WO2012165196A1 - インバータ駆動装置 - Google Patents

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裕基 島野
光一 八幡
賢生 赤石
能登　康雄
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日立オートモティブシステムズ株式会社
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    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration

Definitions

  • the present invention relates to an inverter drive device.
  • an IGBT is used as a power semiconductor element used in a high voltage inverter of a hybrid vehicle (HEV) or an electric vehicle (EV).
  • IGBTs tend to have less short-circuit tolerance than MOSFETs, and short-circuit and overcurrent protection circuits must be designed in consideration of this.
  • Patent Document 1 discloses that an overcurrent is suppressed by clamping a gate voltage of an IGBT using a Zener diode when an overcurrent is detected.
  • the gate voltage may vibrate by repeating the Zener clamp operation and the Zener clamp release. This phenomenon becomes a factor that increases the voltage surge.
  • the gate voltage of the IGBT may oscillate.
  • an inverter drive device acquires a voltage on the emitter electrode side of a power semiconductor element, a drive circuit that outputs a gate voltage of the power semiconductor element based on a PWM signal, and the voltage
  • a predetermined voltage value exceeds a predetermined first predetermined voltage value a fault signal for stopping the output of the gate voltage is output to the drive circuit after the first predetermined time has elapsed after acquiring the voltage on the emitter electrode side.
  • the overcurrent protection circuit and the voltage on the emitter electrode side of the power semiconductor element are acquired, and when the voltage exceeds a predetermined second predetermined voltage value, the second predetermined voltage is acquired after acquiring the voltage on the emitter electrode side.
  • a zener clamp protection circuit that clamps the gate voltage signal of the drive circuit after a lapse of time, and the zener clamp protection circuit obtains the voltage on the emitter electrode side After a predetermined period of time, a latch circuit to continue clamp the gate voltage by the Zener clamping protection circuit.
  • the safety of the inverter system can be improved.
  • FIG. 9 is a timing chart illustrating an example of a voltage waveform when the zener clamp operation is released in a short time in the embodiment of the present invention (FIG. 7).
  • FIG. 7 it is a timing chart figure of an example of a voltage waveform when Zener clamp operation is canceled at the time of fault output.
  • inverter circuit diagram which can add individually overcurrent detection time and Zener clamp operation time by the embodiment of the present invention.
  • It is an inverter circuit diagram which can set an overcurrent detection level and a Zener clamp detection level separately by embodiment of this invention.
  • FIG. 1 is a circuit block diagram of a general HEV inverter system.
  • the inverter system includes power semiconductor elements 104 to 109 that convert a DC voltage of the battery 100 into an AC voltage, a motor 102, a current sensor 103 that detects a current from the power semiconductor elements 104 to 109, a CPU, and a counter circuit.
  • a PWM circuit 101 incorporating an input / output circuit and the like, and gate drive circuits 110 to 115 for driving the power semiconductor elements 104 to 109.
  • the Zener clamp circuit is included in the gate drive circuit described above.
  • the gate drive circuit is configured for each arm.
  • the power semiconductor element is mainly an IGBT.
  • the PWM circuit 101 performs a PWM (pulse width modulation) calculation that makes the deviation between the current value output from the power semiconductor elements 104 to 109 detected by the current sensor 103 and the set value zero.
  • PWM pulse width modulation
  • FIG. 2 is a circuit configuration diagram of a conventional gate driving circuit 110 a for driving the power semiconductor element 104.
  • the overcurrent protection circuit 204 of the commonly used gate driving circuit 110a as shown in FIG. 2 reads the voltage of the mirror emitter detection resistor 202 connected to the mirror emitter terminal of the power semiconductor element 104, An overcurrent abnormality of the power semiconductor element 104 is detected, and the operation of the power semiconductor element 104 is stopped.
  • the overcurrent protection circuit 204 passes a blanking filter 207 for removing recovery surge noise to the mirror voltage read from the mirror emitter detection resistor 202, and detects a predetermined overcurrent detection set in the overcurrent detection comparator 205.
  • a fault signal for stopping the output of the power semiconductor element 104 is output from the fault signal output unit 206.
  • 2 includes a control PWM signal that is a control signal for turning on / off PWM control.
  • FIG. 8 also shows a control PWM off signal for turning off the PWM control for explanation.
  • FIG. 5 shows a timing chart of the overcurrent protection operation in the gate drive circuit 110a shown in FIG.
  • the gate voltage, collector voltage, and mirror voltage (collector current) shown on the vertical axis are the voltage values of the power semiconductor element 104.
  • Va is the overcurrent detection reference voltage Va illustrated in FIG.
  • the power semiconductor is operated during the blanking time Ta of the blanking filter 207. Since the element 104 is not stopped, the short-circuit operation is continued with the control voltage of the drive circuit 200 until the power semiconductor element 104 is stopped due to an overcurrent protection abnormality.
  • the blanking time Ta cannot be set freely, so that there is a possibility that a sufficient safe operation margin cannot be secured.
  • the zener clamp protection circuit 300 includes a zener diode 301 for clamping the gate voltage of the power semiconductor element 104, a zener clamp MOSFET 302 for energizing the zener diode 301, and a blanking filter 307 for zener clamp detection protection. It consists of. Similar to the overcurrent protection circuit 204, the mirror emitter detection resistor 202 is connected to the gate terminal of the MOSFET 302. When the mirror voltage exceeds the threshold voltage of the MOSFET 302 via the blanking filter 307, the Zener clamp Is a circuit configuration that operates.
  • the gate drive circuit 110b of FIG. 3 can perform a Zener clamp operation to clamp the gate voltage of the power semiconductor element 104 and reduce the short circuit energy until the short circuit abnormality is stopped.
  • FIG. 6 shows this unstable operation in a timing chart.
  • the gate voltage, collector voltage, and mirror voltage (collector current) shown on the vertical axis are the respective voltage values of the power semiconductor element 104.
  • the zener clamp on the vertical axis indicates the switching timing of the MOSFET 302.
  • Vb represents the detection reference voltage Vb of the Zener clamp detection comparator of the Zener clamp protection circuit 300 shown in FIG.
  • Tb represents the blanking time Tb of the blanking filter 307.
  • FIG. 4 is a circuit configuration diagram of the gate driving circuit 110 according to the embodiment of the present invention.
  • the zener clamp protection circuit 310 in FIG. 4 includes a blanking filter 307 for detecting zener clamp protection for detecting the voltage of the mirror emitter detection resistor 202 and removing the steady-state recovery surge noise in the same manner as the overcurrent protection circuit 204.
  • a zener clamp operation is performed.
  • the overcurrent protection circuit 204 detects the voltage on the emitter electrode side of the power semiconductor element 104, compares this voltage value with the overcurrent detection reference voltage Va (first predetermined voltage value), and based on the comparison result.
  • a fault signal for stopping output of the gate voltage signal to the drive circuit 200 is output from the fault signal output unit 206.
  • the Zener clamp protection circuit 310 detects the voltage on the emitter electrode side of the power semiconductor element 104, compares this voltage value with the detection reference voltage Vb (second predetermined voltage value), and drives the drive circuit based on the comparison result. Clamp the 200 gate voltage signal.
  • the output of the Zener clamp uses the latch circuit 303 to continue the Zener clamp operation for a certain period regardless of the mirror voltage after the Zener clamp operation, so that the input voltage of the power semiconductor element 104 oscillates. It is possible to eliminate such harmful effects.
  • FIG. 7 shows a timing chart of the overcurrent protection circuit 204 and the Zener clamp protection circuit 310 in FIG.
  • the blanking time of the blanking filter 207 for detecting overcurrent is Ta
  • the detection reference voltage Va of the comparator 205 for detecting overcurrent is Ta
  • Tb is the blanking time of the blanking filter 307 for detecting the zener clamp
  • the zener clamp is set.
  • the detection reference voltage Vb of the detection comparator 305 is used.
  • the blanking time Tb for detecting the zener clamp is set as small as possible. However, it is set longer than the width of the recovery noise that occurs during normal operation.
  • the zener clamp is set to work. This is to prevent the Zener clamp from operating and limiting the output current of the power semiconductor element 104 when an overcurrent is generated that is not greater than the current when the inverter circuit is short-circuited.
  • the time Tzcp for outputting the zener clamp is set longer than the blanking time Ta. This is to prevent the zener clamp from ending and the short-circuit current from increasing again until an overcurrent is detected and stopped after the blanking time has elapsed.
  • the zener clamp output time Tzcp is set to about the short-circuit withstand time of the power semiconductor element 104.
  • FIG. 8 is a first timing chart showing the output timing of the reset signal of the latch circuit 303.
  • the reset signal trigger (latch release signal in FIG. 4) of the latch circuit 303 that generates the Zener clamp time is input in synchronization with the control PWM input to the drive circuit 200 being turned off. In FIG. 8, this synchronization circuit is omitted.
  • Such a control avoids a state in which the zener clamp continues to operate when the next control PWM is turned on when the zener clamp output time Tzcp is larger than the minimum OFF width of the PWM input to the drive circuit 200. It is.
  • FIG. 9 is a second timing chart showing the output timing of the reset signal of the latch circuit 303.
  • the end timing of the output time Tzcp that is, the reset signal trigger of the latch circuit 303 that generates the Zener clamp time is input in synchronization with the timing at which the fault signal output from the fault signal output unit 206 is turned on.
  • the end timing of the output time Tzcp may be synchronized with a signal indicating that another inverter circuit abnormality has been detected.
  • the drive circuit 200 lowers the gate voltage in a soft shut-off state in which the gate voltage is turned off for a longer time than the time for turning off the gate voltage during normal control (after timing A in FIG. 9). ). In this case, since there is no need for a Zener clamp, the Zener clamp latching operation is terminated.
  • FIG. 10 shows a first circuit configuration diagram in the case where the inverter driving apparatus of this embodiment is partially integrated into an IC.
  • the Zener diode 301 and the MOSFET 302 generate heat because the Zener clamp current flows for a long time. Therefore, the overcurrent protection circuit 204 and the Zener clamp protection circuit 310 excluding the Zener diode 301 and the MOSFET 302 are integrated into an IC. Further, it is possible to make additional adjustments individually on the outside of the IC circuit using the filter Tb ′ 401 and the filter Ta ′ 402.
  • FIG. 11 shows a second circuit configuration diagram in the case where the inverter driving apparatus of this embodiment is partially integrated into an IC.
  • the overcurrent detection level and the Zener clamp detection level can be individually adjusted by separately providing the mirror emitter detection resistor 202 and the mirror emitter detection resistor 203. However, the overcurrent detection level is set lower than the Zener clamp detection level.

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Abstract

　本発明によるインバータ駆動装置は、パワー半導体素子のゲート電圧信号を出力するドライブ回路と、パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧が予め定められた第１所定電圧値を越えた場合に、エミッタ電極側の電圧を取得してから第１所定時間経過後に、ドライブ回路にゲート電圧の出力を停止するためのフォルト信号を出力する過電流保護回路と、パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧が予め定められた第２所定電圧値を越えた場合に、エミッタ電極側の電圧を取得してから第２所定時間経過後に、ドライブ回路の前記ゲート電圧のクランプを行うツェナクランプ保護回路と、を備える。ツェナクランプ保護回路は、エミッタ電極側の電圧を取得した後、第１所定時間の期間よりも大きい期間、当該ツェナクランプ保護回路によるゲート電圧のクランプを継続させるラッチ回路を有する。

Description

インバータ駆動装置
　本発明は、インバータ駆動装置に関する。
　従来、ハイブリッド自動車（ＨＥＶ）や電気自動車（ＥＶ）の高電圧インバータに使用されるパワー半導体素子としてＩＧＢＴが用いられている。ＩＧＢＴはＭＯＳＦＥＴと比べ短絡耐量が少ない傾向があり、短絡および過電流保護回路の設計はこれを考慮して行う必要がある。
　インバータの設計において、安全性確保のために短絡耐量の大きいＩＧＢＴを使用することも可能であるが、コスト増加，定常損失の増大などのデメリットが多い。また、短絡時のエネルギーを小さくする目的で、短絡発生時にツェナダイオードを使用してゲート電圧をクランプすることで、ＩＧＢＴの短絡電流を抑制する方法もあるが、ＩＧＢＴの種類によってはゲート電圧が振動してしまうおそれがある。
　特許文献１には、過電流検出時にツェナダイオードを使用してＩＧＢＴのゲート電圧をクランプし過電流を抑制することが開示されている。同方式では、ＩＧＢＴの種類により、ツェナクランプ動作とツェナクランプ解除とを繰り返すことでゲート電圧が振動するおそれがある。この現象は電圧サージを大きくする要因となってしまう。
特開２００８－２３６９０７号公報
　ツェナダイオードを用いてＩＧＢＴのゲート電圧をクランプする従来の方式では、ゲート電圧が振動する可能性があった。
　上記課題を解決するために、本発明に係るインバータ駆動装置は、ＰＷＭ信号に基づいてパワー半導体素子のゲート電圧を出力するドライブ回路と、パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧が予め定められた第１所定電圧値を越えた場合に、エミッタ電極側の電圧を取得してから第１所定時間経過後に、ドライブ回路にゲート電圧の出力を停止するためのフォルト信号を出力する過電流保護回路と、パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧が予め定められた第２所定電圧値を越えた場合に、エミッタ電極側の電圧を取得してから第２所定時間経過後に、ドライブ回路のゲート電圧信号をクランプするツェナクランプ保護回路と、を備え、ツェナクランプ保護回路は、エミッタ電極側の電圧を取得した後、所定時間の間、当該ツェナクランプ保護回路によるゲート電圧のクランプを継続するラッチ回路を有する。
　本発明により、インバータシステムの安全性を向上させることができる。
一般的なＨＥＶ用インバータの回路ブロック図である。 従来のインバータ回路に使用されるパワー半導体素子と過電流検出回路の具体的構成を示す回路図である。 従来のインバータ回路に使用されるパワー半導体素子と過電流検出回路とツェナクランプ保護回路の具体的構成を示す回路図である。 本発明の実施形態によるパワー半導体素子と過電流検出回路とツェナクランプ保護回路の具体的構成を示す回路図である。 従来回路（図２）でのパワー半導体素子のスイッチング動作時の電圧波形例のタイミングチャート図である。 従来回路（図３）でのパワー半導体素子のスイッチング動作時の電圧波形例のタイミングチャート図である。 本発明の実施形態（図４）でのパワー半導体素子のスイッチング動作時の電圧波形例のタイミングチャート図である。 本発明の実施形態（図７）において、短時間の間にツェナクランプ動作が解除された場合の電圧波形例のタイミングチャート図である。 本発明の実施形態（図７）において、フォルト出力時にツェナクランプ動作が解除された場合の電圧波形例のタイミングチャート図である。 本発明の実施形態による、過電流検出時間，ツェナクランプ動作時間を個別追加することが可能なインバータ回路図である。 本発明の実施形態による、過電流検出レベル，ツェナクランプ検出レベルを個別に設定することが可能なインバータ回路図である。
　以下、図１～図１１を参照して本発明によるインバータ駆動装置の実施形態について説明する。
　図１は、一般的なＨＥＶ用インバータシステムの回路ブロック図である。このインバータシステムにはバッテリ１００の直流電圧を交流電圧に変換するパワー半導体素子１０４～１０９と、モータ１０２と、前記パワー半導体素子１０４～１０９からの電流を検出する電流センサ１０３と、ＣＰＵ，カウンタ回路，入出力回路などを内蔵したＰＷＭ回路１０１と、前記パワー半導体素子１０４～１０９を駆動するためのゲート駆動回路１１０～１１５で構成される。ツェナクランプ回路は前述のゲート駆動回路に含まれる。ここでゲート駆動回路はアーム毎に構成される。なお、本実施形態においては、パワー半導体素子は主にＩＧＢＴである。
　図１に示した回路構成では、ＰＷＭ回路１０１が、電流センサ１０３により検出されたパワー半導体素子１０４～１０９が出力する電流値と設定値との偏差を零にするＰＷＭ（パルス幅変調）演算を行う。このＰＷＭ回路１０１からゲート駆動回路１１０～１１５へ、パワー半導体素子１０４～１０９へのオン信号，オフ信号を交互に繰り返すＰＷＭ信号（パルス信号）が出力される。
　図２は、パワー半導体素子１０４を駆動するための従来のゲート駆動回路１１０ａの回路構成図である。図２に示されるような、一般的に使用されるゲート駆動回路１１０ａの過電流保護回路２０４は、パワー半導体素子１０４のミラーエミッタ端子に接続されたミラーエミッタ検出抵抗２０２の電圧を読み取ることで、パワー半導体素子１０４の過電流異常を検出し、パワー半導体素子１０４の動作を停止する。この過電流保護回路２０４は、ミラーエミッタ検出抵抗２０２より読み取るミラー電圧に、リカバリーサージノイズを除去するためのブランキングフィルタ２０７を経由させて、過電流検出コンパレータ２０５において設定された所定の過電流検出基準電圧Ｖａより高い場合に過電流異常と判定し、フォルト信号出力部２０６からパワー半導体素子１０４の出力を停止するためのフォルト信号を出力する。
　なお、図２のＰＷＭ信号には、ＰＷＭ制御をオン／オフする制御信号である制御ＰＷＭ信号も含まれている。また、図８には、説明のためＰＷＭ制御をオフするための制御ＰＷＭオフ信号が示されている。
　図５に図２に示したゲート駆動回路１１０ａにおける過電流保護動作のタイミングチャートを示す。縦軸に示したゲート電圧，コレクタ電圧及びミラー電圧（コレクタ電流）は、パワー半導体素子１０４のそれぞれの電圧値である。Ｖａは、図２にて説示した過電流検出基準電圧Ｖａである。
　従来のゲート駆動回路では、図１に示されたパワー半導体素子１０４とパワー半導体素子１０５とのアーム短絡のような過電流が発生した場合、ブランキングフィルタ２０７のブランキング時間Ｔａの間はパワー半導体素子１０４を停止しないため、過電流保護異常でパワー半導体素子１０４を停止するまでの間は、ドライブ回路２００の制御電圧で短絡動作を継続してしまう。
　そのため、パワー半導体素子１０４として短絡耐量の小さいＩＧＢＴなどを使用する場合、ブランキング時間Ｔａを自由に設定できないため、安全動作マージンが充分に確保できないおそれがある。
　図３は、図２のゲート駆動回路１１０ａにツェナクランプ保護回路３００を追加したゲート駆動回路１１０ｂの回路構成図である。ツェナクランプ保護回路３００は、パワー半導体素子１０４のゲート電圧をクランプするためのツェナダイオード３０１と、このツェナダイオード３０１を通電させる為のツェナクランプ用のＭＯＳＦＥＴ３０２と、ツェナクランプ検出保護用のブランキングフィルタ３０７とにより構成される。ＭＯＳＦＥＴ３０２のゲート端子には、過電流保護回路２０４と同様に、ミラーエミッタ検出抵抗２０２が接続されており、ミラー電圧がブランキングフィルタ３０７を経由してＭＯＳＦＥＴ３０２のスレッシュホールド電圧を超えることで、ツェナクランプが動作する回路構成である。図３のゲート駆動回路１１０ｂは、ツェナクランプ動作を行うことで、短絡異常停止までの間、パワー半導体素子１０４のゲート電圧をクランプし、短絡エネルギーを低減させることが可能である。
　しかしながら、使用するパワー半導体１０４の特性によっては、ツェナクランプの動作と解除とを繰り返すことで、パワー半導体素子１０４の入力電圧が振動してしまい、出力電圧および出力電流を不安定にしてしまうおそれがある。この不安定動作をタイミングチャートで示したものが図６である。
　縦軸に示したゲート電圧，コレクタ電圧及びミラー電圧（コレクタ電流）は、パワー半導体素子１０４のそれぞれの電圧値である。また縦軸のツェナクランプは、ＭＯＳＦＥＴ３０２のスイッチングタイミングを示す。Ｖｂは、図３に示されたツェナクランプ保護回路３００のツェナクランプ検出コンパレータの検出基準電圧Ｖｂを示す。Ｔｂは、ブランキングフィルタ３０７のブランキング時間Ｔｂを示す。
　図４は、本発明の実施形態に係るゲート駆動回路１１０の回路構成図である。図４のツェナクランプ保護回路３１０は、過電流保護回路２０４と同様にミラーエミッタ検出抵抗２０２の電圧を検出し、定常リカバリーのサージノイズを除去するためのツェナクランプ保護検出用のブランキングフィルタ３０７を経由させ、ツェナクランプ検出用のコンパレータ３０５に設定された所定のツェナクランプ検出基準電圧Ｖｂより高い場合に、ツェナクランプ動作をする。
　つまり、過電流保護回路２０４は、パワー半導体素子１０４のエミッタ電極側の電圧を検出し、この電圧値と過電流検出基準電圧Ｖａ（第１所定電圧値）と比較し、当該比較結果に基づいてドライブ回路２００にゲート電圧信号の出力を停止するためのフォルト信号をフォルト信号出力部２０６から出力する。一方、ツェナクランプ保護回路３１０は、パワー半導体素子１０４のエミッタ電極側の電圧を検出し、この電圧値と検出基準電圧Ｖｂ（第２所定電圧値）と比較し、当該比較結果に基づいてドライブ回路２００のゲート電圧信号をクランプする。さらに、ツェナクランプの出力は、ラッチ回路３０３を使用することで、ツェナクランプ動作後のミラー電圧の如何によらず、一定期間ツェナクランプ動作を継続するため、パワー半導体素子１０４の入力電圧が振動するなどの弊害を無くすことができる。
　図４の過電流保護回路２０４およびツェナクランプ保護回路３１０のタイミングチャートを図７に示す。ここで、過電流検出用のブランキングフィルタ２０７のブランキング時間をＴａ、過電流検出用のコンパレータ２０５の検出基準電圧Ｖａ、ツェナクランプ検出用のブランキングフィルタ３０７のブランキング時間をＴｂ、ツェナクランプ検出用のコンパレータ３０５の検出基準電圧Ｖｂとする。
　本実施形態のインバータ駆動装置の特徴として、インバータ回路の短絡時は高速に応答させる必要があるために、ツェナクランプ検出用のブランキング時間Ｔｂはできる限り小さく設定する。ただし、定常時に発生するリカバリーノイズの幅よりも長く設定する。
　また、ツェナクランプの狙い値である検出基準電圧Ｖｂを過電流保護の狙い値である検出基準電圧Ｖａよりも高く設定することで、アーム短絡のような電流値が大きくかつ頻度の低いような異常の場合に、ツェナクランプが働くように設定してある。これは、インバータ回路の短絡時の電流よりは大きくない過電流発生時に、ツェナクランプが動作し、パワー半導体素子１０４の出力電流を制限してしまうことを防ぐためである。
　ツェナクランプを出力する時間Ｔzcpは、ブランキング時間Ｔａよりも長く設定する。これは過電流を検出しブランキング時間経過後に停止するまでの間に、ツェナクランプが終了し、再び短絡電流が増加するのを防ぐためである。
　具体的には、Ｖａを使用した過電流保護をＩＧＢＴの短絡耐量時間以内に終了させているため、ツェナクランプの出力時間Ｔzcpは、パワー半導体素子１０４の短絡耐量時間程度に設定している。
　これにより、パワー半導体素子１０４の入力電圧を安定的にクランプし、短絡エネルギーを低減することが可能になる。
　図８は、ラッチ回路３０３のリセット信号の出力タイミングを示す第１のタイミングチャートである。ツェナクランプ時間を生成するラッチ回路３０３のリセット信号トリガ（図４のラッチ解除信号）は、ドライブ回路２００に入力される制御ＰＷＭのオフと同期されて入力される。なお、図８ではこの同期回路は省略されている。
　このような制御は、ツェナクランプ出力時間Ｔzcpが、ドライブ回路２００に入力されるＰＷＭの最小オフ幅よりも大きい場合に、次の制御ＰＷＭオン時にツェナクランプが動作し続けている状態を回避するためである。
　図９は、ラッチ回路３０３のリセット信号の出力タイミングを示す第２のタイミングチャートである。出力時間Ｔzcpの終了タイミング、つまりツェナクランプ時間を生成するラッチ回路３０３のリセット信号トリガは、フォルト信号出力部２０６から出力されるフォルト信号がオンされるタイミングと同期されて入力される。または、出力時間Ｔzcpの終了タイミングは、その他のインバータ回路の異常が検出されたことを示す信号と同期されてもよい。
　インバータ回路の異常状態を検出した場合、ドライブ回路２００は、ゲート電圧を通常制御時のゲート電圧をオフする時間よりも長い時間でオフするソフト遮断状態でゲート電圧を下げる（図９のタイミングＡ以降）。この場合ツェナクランプの必要性が無いことから、ツェナクランプのラッチ動作を終了する。
　図１０は、本実施形態のインバータ駆動装置を部分的にＩＣ化した場合の第１回路構成図を示す。ツェナダイオード３０１とＭＯＳＦＥＴ３０２は、ツェナクランプ電流が長時間流れるため、発熱する。そこで、ツェナダイオード３０１とＭＯＳＦＥＴ３０２を除いた過電流保護回路２０４およびツェナクランプ保護回路３１０をＩＣ化させている。さらに、ＩＣ回路の外部にフィルタＴｂ′４０１及びフィルタＴａ′４０２にて、個別に追加調整することが可能である。
　図１１は、本実施形態のインバータ駆動装置を部分的にＩＣ化した場合の第２回路構成図を示す。過電流検出レベル，ツェナクランプ検出レベルは、ミラーエミッタ検出抵抗２０２とミラーエミッタ検出抵抗２０３の分割構成をとることで、おのおのに入力される電圧を個別に調整することが可能になる。ただし、過電流検出レベルはツェナクランプ検出レベルよりも低く設定する。
　なお、本発明の特徴を損なわない限り、本発明は上記の実施形態および変形実施例に限定されるものではない。
　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１１年第１２１２１５号（２０１１年５月３１日出願）

Claims (6)

  1. 　パワー半導体素子により構成されるインバータ回路を駆動するインバータ駆動装置であって、
    　ＰＷＭ信号に基づいて前記パワー半導体素子のゲート電圧を出力するドライブ回路と、
    　前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧が予め定められた第１所定電圧値を越えた場合に、前記エミッタ電極側の電圧を取得してから第１所定時間経過後に、前記ドライブ回路に前記ゲート電圧の出力を停止するためのフォルト信号を出力する過電流保護回路と、
    　前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧が予め定められた第２所定電圧値を越えた場合に、前記エミッタ電極側の電圧を取得してから第２所定時間経過後に、前記ドライブ回路の前記ゲート電圧のクランプを行うツェナクランプ保護回路と、を備え、
    　前記ツェナクランプ保護回路は、前記エミッタ電極側の電圧を取得した後、前記第１所定時間の期間よりも大きい期間、当該ツェナクランプ保護回路による前記ゲート電圧のクランプを継続させるラッチ回路を有するインバータ駆動装置。
  2. 　請求項１に記載のインバータ駆動装置であって、
    　前記第２所定電圧値は、前記第１所定電圧値よりも大きく設定されるインバータ駆動装置。
  3. 　請求項１または２に記載のインバータ駆動装置であって、
    　前記第２所定時間は、前記第１所定時間よりも小さく設定されるインバータ駆動装置。
  4. 　請求項１乃至３のいずれか１項に記載のインバータ駆動装置であって、
    　前記ラッチ回路は、前記クランプの継続時間を、前記パワー半導体素子の短絡耐量時間よりも長く設定するインバータ駆動装置。
  5. 　請求項１乃至４のいずれか１項に記載のインバータ駆動装置であって、
    　前記ラッチ回路は、前記ドライブ回路に入力される前記ＰＷＭ信号のオフ信号と同期して、前記ツェナクランプ保護回路による前記ゲート電圧のクランプの解除を行うインバータ駆動装置。
  6. 　請求項１乃至４のいずれか１項に記載のインバータ駆動装置であって、
    　前記ラッチ回路は、前記ドライブ回路に入力される前記フォルト信号と同期して、前記ツェナクランプ保護回路による前記ゲート電圧のクランプの解除を行うインバータ駆動装置。
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