WO2012153434A1 - 映像情報再生部、映像情報再生装置、及び同期制御方法 - Google Patents
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Definitions
- the present invention relates to a video information playback unit, a video information playback device, and a synchronous playback method, and in particular, a video information playback device and a synchronization control method for outputting video signals of content to be played back in synchronization with each other by a plurality of video information playback units.
- the present invention also relates to a video information playback unit used in such a video information playback device.
- the digital signage system as an advertising medium is a system that uses digital technology to control the video to be displayed and the display.
- billboards of commercial facilities such as department stores and supermarkets, signs of public facilities such as railways and roads, etc. Is installed.
- Generally displayed video content includes digitized video data, MPEG2 and H.264.
- each display when displaying a large screen using multiple display units so that they can be viewed from a distance, or by arranging multiple display units horizontally or vertically according to the installation location, each display Various video expressions can be performed, such as in conjunction with.
- the method of storing the digital video data of the video to be displayed on the display unit in the memory and adjusting the read timing has a problem that the capacity of the memory for storing the digital video data becomes extremely large. For example, if a display system is configured such that four 1920 ⁇ 1080 dot display units are arranged to form a large screen of 3840 ⁇ 2160 dots, one digital video data is 3840 ⁇ 2160 dots. A memory to store is required.
- a playback unit that decodes a video signal compliant with H.264 adjusts the time from the start of content decoding to the output of a digital video signal using a PTS (Presentation Time Stamp).
- PTS Presentation Time Stamp
- the timing of digital video signal output may be shifted due to the jitter and insufficient accuracy of the reference clock signal, and even if the same content is input to multiple playback units at the same timing, the displayed video signal is synchronized. In some cases, the video output timing is not correct in a plurality of playback units, resulting in poor quality display.
- the present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a video information playback device configured by a plurality of video information playback units when each video signal is output. It is possible to output a video signal so that videos displayed on a display unit corresponding to the information reproducing unit are synchronized with each other.
- the video information reproducing unit of the present invention A clock generator for generating a decode reference clock signal;
- the decoding reference clock signal supplied from the clock generation unit and content data including video are input, and digital video data, a vertical synchronization signal, a horizontal synchronization signal, and a video clock are output, and the content data is decoded.
- a decoder that outputs a decoding start signal informing that the operation has started, The digital video data, the vertical synchronization signal, the video clock, and the decoding start signal are input, and after the decoding start signal is recognized by the decoding start signal, video is changed based on the change in the digital video data.
- a frame number generation unit for generating a frame number based on the vertical synchronization signal;
- a frame signal combining unit that combines the frame number generated by the frame number generation unit and the vertical synchronization signal output from the decoder to output a frame synchronization signal;
- Input a frame sync signal or a fixed level signal as a reference,
- a frame synchronization signal separation unit that separates the input frame synchronization signal and outputs a reference vertical synchronization signal and a reference frame number;
- the frame number generated by the frame number generation unit is compared with the frame number output from the frame synchronization signal separation unit, and the vertical synchronization signal output from the decoder and the frame synchronization signal
- a clock control unit that compares the timing of generation of the vertical synchronization signal output from the separation unit and generates a clock control signal based on the comparison result;
- the clock generation unit adjusts the frequency of the decode reference clock signal based on the clock control signal output from the clock control unit.
- the frame number and vertical sync signal of the video decoded and displayed by the decoder of one video information playback unit, and the frame number of the video decoded and displayed by the decoder of the other video information playback unit And the vertical synchronization signal can be compared to synchronize the two images, so that high-quality image display can be performed.
- the frame number can be generated using digital video data used for display and a vertical synchronization signal
- a general-purpose decoder can be used.
- FIG. 2 is a block diagram illustrating a configuration example of a frame number generation unit 103 in FIG. 1.
- (A) to (e) are digital video data VDa, video clock VCa, vertical synchronizing signal VSa, horizontal synchronizing signal HSa, and data enable signal generated in the first video information reproducing unit 10 of the first embodiment. It is a figure explaining the relationship of DEa.
- FIGS. 3A to 3E are enlarged views in the time axis direction of portions of the horizontal synchronizing signal HSa shown in FIG. 3C before and after one active period in FIGS. 3A to 3E.
- FIG. 3A to 3E show the portion immediately after the time when the vertical synchronization signal VSa shown in FIG. 3B changes from low to high in FIGS. 3A to 3E, in the time axis direction.
- FIG. (A)-(c) is a figure which shows the digital video data output at the time of the decoding start by the decoder 101 of FIG.
- FIG. 2 is a block diagram illustrating a configuration example of a frame synchronization signal synthesis unit 104 in FIG. 1.
- (A)-(e) is a figure which shows the production
- FIG. 2 is a block diagram illustrating a configuration example of a frame synchronization signal separation unit 205 in FIG. 1.
- FIG. 1 (A)-(e) is a figure which shows the latch process of a frame synchronizing signal in the frame synchronizing signal separation part 205 of FIG. (A)-(c) is a figure which shows one active period and the part before and behind that of a frame synchronizing signal input into the frame synchronizing signal separation part 205 of FIG. (A)-(c) is a figure which shows the timing of the comparison in the clock control part 206 of FIG. It is a flowchart which shows the process in the clock control part 206 of FIG. It is a block diagram which shows the structure of the video information reproducing
- FIG. 10 is a block diagram illustrating a characteristic part of a configuration of a modified example of the video information reproducing apparatus according to the second embodiment. It is a block diagram which shows the structural example of the frame number generation part used with the video information reproducing
- FIG. 10 is a diagram illustrating an example of a display image by the video information reproducing apparatus according to the fourth embodiment.
- FIG. 1 shows a video information reproducing apparatus according to Embodiment 1 of the present invention.
- the illustrated video information reproducing apparatus includes a first video information reproducing unit 10 and a second video information reproducing unit 20, which are connected to a network 90 and input content data CNT via the network 90. Is done.
- the content data CNT input to the first video information playback unit 10 and the content data CNT input to the second video information playback unit 20 may have the same contents or different contents. Can be.
- the first video information playback unit 10 outputs the frame synchronization signal FSa
- the second video information playback unit 20 outputs from the first video information playback unit 10.
- the internal operation timing is adjusted so as to be synchronized with the frame synchronization signal FSa. Therefore, regarding the timing of the operation, it can be grasped that the first video information reproducing unit 10 operates as a master and the second video information reproducing unit 20 operates as a slave.
- the video information reproducing unit 10 includes a decoder 101, a decoder control unit 102, a frame number generation unit 103, a frame synchronization signal synthesis unit 104, and a clock generation unit 107, for displaying video on the display unit 15. Supply the signal.
- the decoder 101 receives the content data CNT, receives the decode reference clock RCa from the clock generator 107, and generates a digital video signal DVSa.
- the digital video signal DVSa output from the decoder 101 is digital video data VDa in which digital data representing a red component (Red), a green component (Green), and a blue component (Blue) in a video signal are each composed of 8-bit data.
- the decoder 101 also outputs a decoding start signal DBa informing that decoding has started.
- the decoder control unit 102 controls the decoding start and stop of the decoder 101.
- the display unit 15 receives the digital video signal DVSa and displays an image.
- the frame number generation unit 103 receives the digital video signal DVSa and the decode start signal DBa output from the decoder 101, and uses the digital video data VDa, the video clock VCa, and the vertical synchronization signal VSa based on the decode start signal DBa. A frame number FNa is generated, and the frame number FNa is supplied to the frame synchronization signal synthesis unit 104.
- the frame synchronization signal combining unit 104 combines the frame number FNa generated by the frame number generation unit 103 and the vertical synchronization signal VSa output from the decoder 101, and outputs the combined result as the frame synchronization signal FSa.
- the synthesis of the frame number FNa and the vertical synchronization signal VSa is performed by superimposing a pulse train representing the frame number FNa on a specific part of the vertical synchronization signal VSa.
- the clock generation unit 107 supplies a clock to each unit in the video information reproduction unit 10.
- the clock includes a decode reference clock RCa supplied to the decoder 101 and a synthesis reference clock RSa supplied to the frame synchronization signal synthesis unit 104.
- the video information reproducing unit 20 includes a decoder 201, a decoder control unit 202, a frame number generation unit 203, a frame synchronization signal separation unit 205, a clock control unit 206, and a clock generation unit 208.
- a signal for displaying an image is supplied.
- the decoder 201 receives the content data CNT and receives a decode reference clock from the clock generator 208 to generate a digital video signal DVSb.
- the digital video signal DVSb output from the decoder 201 includes 8 digital data representing red, green, and blue components in the video signal. It includes digital video data VDb composed of bit data, a reference video clock VCb, a vertical synchronization signal VSb, a horizontal synchronization signal HSb, and a data enable signal DEb indicating a data valid period.
- the decoder 201 also outputs a decoding start signal DBb informing that decoding has started.
- the decoder control unit 202 controls the decoding start and stop of the decoder 201.
- the display unit 25 receives the digital video signal DVSa and displays an image.
- the frame number generation unit 203 receives the digital video signal DVSb and the decode start signal DBb output from the decoder 201, and uses the digital video data VDb, the video clock VCb, and the vertical synchronization signal VSb based on the decode start signal DBb. A frame number FNb is generated, and the frame number FNb is supplied to the clock control unit 206.
- the frame synchronization signal separation unit 205 receives the frame synchronization signal FSa output from the frame synchronization signal synthesis unit 104 of the video information reproduction unit 10 and transmitted via the signal line 115, separates the frame synchronization signal FSa, A vertical synchronization signal LVSa and a frame number LFNa are generated.
- the clock control unit 206 includes a frame number FNb output from the frame number generation unit 203, a vertical synchronization signal VSb output from the decoder 201, a frame number LFNa output from the frame synchronization signal separation unit 205, and a vertical synchronization signal LVSa.
- the frame number FNb and the frame number LFNa are compared, the generation timing of the vertical synchronization signal VSb is compared with the generation timing of the vertical synchronization signal LVSa, and the clock control signal ACb is output based on the result of the comparison To do.
- the clock control signal ACb is When the frame number FNb is larger than the frame number LFNa, and when the frame number FNb matches the frame number LFNa and the vertical synchronization signal VSb is ahead of the vertical synchronization signal LVSa, the clock of the clock generator 208 Control to lower the frequency, When the frame number FNb is smaller than the frame number LFNa, and when the frame number FNb matches the frame number LFNa and the vertical synchronization signal VSb is behind the vertical synchronization signal LVSa, the clock of the clock generator 208 Control to increase the frequency, When the frame number FNb matches the frame number LFNa and the generation timing of the vertical synchronization signal VSb matches the generation timing of the vertical synchronization signal LVSa, the clock frequency of the clock generation unit 208 is the same as before. It is controlled so that it is maintained at a value (not changed).
- the clock generator 208 generates a clock whose frequency is adjusted based on the clock control signal ACb output from the clock controller 206.
- the clock generated by the clock generation unit 208 is supplied to each unit in the video information reproduction unit 20.
- the clock includes a decode reference clock RCb supplied to the decoder 201 and a separation reference clock RRb (40 MHz) supplied to the frame synchronization signal separation unit 205.
- the clock generation unit 208 is configured by a clock oscillator capable of changing a frequency, for example, a voltage controlled crystal oscillator (VCXO: Voltage Controlled Xtal Oscillator).
- VXO Voltage Controlled Xtal Oscillator
- the decoder 101 of the video information reproducing unit 10 starts decoding the content data CNT input from the network 90 based on the control of the decoder control unit 102.
- the decoder 101 outputs a decoding start signal DBa informing that decoding has started.
- the decode start signal DBa may be output in response to reception of the content data CNT. Further, it may be output in response to the decoder control unit 102 controlling the decoder 101 to start decoding.
- the decoder 101 decodes the content data CNT and outputs a digital video signal DVSa including the digital video data VDa, the video clock VCa, the vertical synchronization signal VSa, the horizontal synchronization signal HSa, and the data enable signal DEa.
- the display unit 15 receives the digital video signal DVSa and displays an image.
- the frame number generation unit 103 receives the digital video data VDa, the video clock VCa, the vertical synchronization signal VSa, the horizontal synchronization signal HSa, the data enable signal DEa, and the decode start signal DBa.
- the video clock VCa is a signal that serves as a reference for other signals, and is a signal that constantly changes between a high level and a low level, that is, a pulse train. Since the decoder 101 operates in synchronization with the decode reference clock RCa supplied from the clock generator 107, the video clock VCa is synchronized with the decode reference clock RCa.
- the vertical synchronization signal VSa shown in FIG. 3B is a synchronization signal indicating a frame break
- the horizontal synchronization signal HSa shown in FIG. 3C is a synchronization signal indicating a horizontal line break
- Both are reference signals for displaying video on the display unit 15.
- the vertical synchronization signal VSa and the horizontal synchronization signal HSa are both active periods (vertical synchronization signal active period pVSa, horizontal synchronization signal active period pHSa).
- the horizontal synchronization signal HSa has a higher frequency than the vertical synchronization signal VSa.
- 4 (a) to 4 (e) are diagrams showing the signal waveforms of the portion before and after one horizontal synchronizing signal in FIG. 3 (c) in the time axis direction.
- FIGS. 5A to 5E are diagrams in which the signal waveform in the period immediately after the vertical synchronization signal of FIG. 3B changes from low to high is enlarged in the time axis direction.
- the data enable signal DEa shown in FIG. 3D is a signal indicating the valid range of the digital video data, and is valid (high) only when the vertical synchronization signal VSa and the horizontal synchronization signal HSa are both high (invalid). Become. More specifically, the vertical blanking period pVBa including the vertical synchronizing signal active period pVSa shown in FIG. 3E and the horizontal blanking period pHBa including the horizontal synchronizing signal active period pHSa shown in FIG. 4E. Valid (high) during periods other than.
- the digital video data VDa shown in FIG. 3E is used as valid data for each pixel of the video displayed on the display unit 15 when the data enable signal DEa is high.
- the frame number generation unit 103 recognizes that decoding has started based on the decoding start signal DBa, and then, after the point in time when the vertical synchronization signal VSa changes from valid to invalid (low to high), it is next valid (high).
- the valid data of the digital video data VDa data during a period (valid period) indicated by the data enable signal DEa
- the number of pixels for which valid data has a value other than 0 is counted in each frame, and the number of pixels having a value other than 0 is equal to or greater than a predetermined threshold Cta during the valid period of each frame. Then, it is determined that the video has changed, that is, video display has started.
- the gate unit 131 receives the digital video data VDa only when the data enable signal DEa is valid (high) after the decoding start signal DBa is notified of the decoding start signal. Let it pass.
- the pixel value determination unit 132 determines whether or not the value of each pixel has a value other than 0, and outputs a determination signal indicating that value when it has a value other than 0. This determination signal represents a first value, for example, 1 when the pixel value is a value other than 0, and represents a second value, for example, 0 otherwise.
- the pixel counter 133 is reset to the initial value by the vertical synchronization signal VSa, and then counts the number of times that a signal indicating that the pixel value is a value other than 0 is output from the pixel value determination unit 132.
- the comparison unit 134 determines whether the count value of the pixel counter 133 is equal to or greater than a predetermined threshold value Cta, and outputs a signal indicating that when the count value is equal to or greater than the threshold value Cta.
- 6A to 6C are diagrams for explaining changes in the digital video data VDa output after the decoder 101 starts decoding.
- the horizontal axis represents time, and the time point when the decoder 101 starts decoding is indicated by reference numeral t41.
- the digital video signal DVSa including the digital video data VDa, the video clock VCa, the vertical synchronization signal VSa, the horizontal synchronization signal HSa, and the data enable signal DEa is output from the decoder 101 (FIG. 6C). ).
- the decoder 101 decodes the first video of the content data, and the digital video data VDa cannot be output immediately (this period is indicated by reference sign p42 in FIG. 6B). Therefore, during this period p42, the decoder 101 outputs an initial value as digital data (d43 in FIG. 6B). Generally, 0 (all bit low at the signal level) is output as the initial value at this time. That is, in the initial state, the values of the pixels in the frame represented by the digital data are all 0. After the decoder 101 can output the digital video data VDa, output of valid video data (data representing the contents of the input content CNT) is started (t45 in FIG. 6B).
- the determination unit 132 detects or recognizes this change, the pixel counter 133 counts the number of pixels in which the effective data of the digital video data VDa has a value other than 0, and the comparison unit 134 counts other than 0 in each frame.
- the threshold value Cta (t46)
- the reason for determining that video display has started on the condition that the number of pixels having values other than 0 is equal to or greater than the threshold Cta is that the first video is decoded from the decoder 101 (FIG. 6). This is because it can be considered that the valid data may be a value other than 0 due to noise or the like in p42) of (a), so that it is certain that the video has changed. .
- the frame number generation unit 103 it is possible to detect that video display has been started by the frame number generation unit 103, and then start counting frame numbers (t47). That is, the frame number at that time is set to an initial value, for example, “1”. Thereafter, the frame number is incremented by one for each synchronization timing of the vertical synchronization signal VSa (vertical synchronization signal active period pVSa), thereby counting the frame number. Due to this operation, the frame counter 135 is reset to the initial value by the decode start signal DBa, and when the comparison unit 134 outputs a signal indicating that video display has started, the count value at that time is initialized. The value is set to “1”, for example, and then counted up each time the vertical synchronization signal active period pVSa occurs, and the count value is output as the frame number FNa.
- the video clock VCa shown in FIG. 3A and the horizontal synchronization signal HSa shown in FIG. 3C are used to synchronize the operation of each unit in the frame number generation unit 103.
- the input of each signal to each part is not shown.
- the frame synchronization signal synthesis unit 104 generates a frame synchronization signal FSa using the frame number FNa generated by the frame number generation unit 103 and the vertical synchronization signal VSa output from the decoder 101. This will be described with reference to FIG.
- the 7 includes a frame number register 151, a frame number signal generation unit 152, and a signal synthesis unit 153.
- the frame number register 151 temporarily stores the frame number FNa generated by the frame number generation unit 103.
- the frame number signal generation unit 152 generates a frame number signal SFNa representing the frame number FNa based on the combined reference clock RSa supplied from the clock generation unit 107 and the frame number FNa stored in the frame number register 151.
- the signal synthesis unit 153 synthesizes the frame number signal SFNa generated by the frame number signal generation unit 152 with the vertical synchronization signal VSa output from the decoder 101, and outputs the result of the synthesis as a frame synchronization signal FSa.
- FIGS. 8A to 8E As the synthesized reference clock RSa shown in FIG. 8A, for example, a 5 MHz clock is used.
- the value of the frame number register 151 is “0x0051”
- transmission from the lower bit in order results in “0b1000101000000000”
- the frame number signal SFNa shown in FIG. 8B is generated.
- the signal synthesizer 153 in FIG. 7 synthesizes the frame number signal SFNa (FIG. 8B) generated by the frame number signal generator 152 as described above with the vertical synchronization signal VSa (FIG. 8C). .
- the signal synthesis unit 153 performs a constant period from the rising edge of the vertical synchronization signal VSa in the vertical blanking period pVBa (FIG. 8 (e)), for example, a period of 1 ⁇ s (p52 in FIG. 8 (d)).
- the frame number signal SFNa is superimposed on the subsequent period p53. Except for the vertical synchronization signal active period p51 (corresponding to the period pVSa in FIG.
- the vertical synchronization signal is originally at a high level, but in the illustrated example, the frame number signal SF is superposed due to the superposition of the frame number signal SFNa.
- the period when SFNa is 0 is low, and it is high when the frame number signal SFNa is 1.
- the symbol p55 in FIG. 8E indicates a period other than the vertical blanking period pVBa.
- a period other than the horizontal blanking period pHBa is an effective data period (a period in which the data enable signal DEa in FIGS. 3D and 5D is high).
- the active period p51 of the vertical synchronization signal is generally longer than one horizontal scanning period and is a low period of several tens of microseconds. Further, the portion p53 where the frame number of the vertical synchronization signal is superimposed has a length of 3.2 ⁇ sec. Since this represents 16-bit data with a 5 MHz clock (one period is 0.2 ⁇ sec), it can be seen from the fact that 3.2 ⁇ sec is obtained by 0.2 ⁇ sec ⁇ 16. Thus, the frame number overlapping portion p53 is shorter than the low period (active period) p51 of the vertical synchronization signal.
- the decoder 201 of the video information reproducing unit 20 starts decoding the content data CNT input from the network 90 based on the control of the decoder control unit 202. At the start of decoding, the decoder 201 outputs a decoding start signal DBb informing that decoding has started.
- the decode start signal DBb may be output in response to reception of the content data CNT.
- the decoder control unit 202 may output the decoder 201 in response to controlling the decoder 201 to start decoding.
- the decoder control unit 202 may exchange information about the operation timing with the decoder control unit 102 via the network 90 and may control to start decoding simultaneously with the decoder control unit 102.
- the decoder 201 decodes the content data CNT and outputs a digital video signal DVSb including a digital video data VDb, a video clock VCb, a vertical synchronization signal VSb, a horizontal synchronization signal HSb, and a data enable signal DEb.
- the display unit 25 receives the digital video signal DVSb and displays an image.
- the configuration and operation of the frame number generation unit 203 are the same as those of the frame number generation unit 103 of the video information reproduction unit 10, and digital video data VDb, video clock VCb, vertical synchronization signal VSb, horizontal synchronization signal HSb, and data enable signal DEb. , And the decode start signal DBb.
- the frame number generation unit 203 recognizes that decoding has been started based on the decoding start signal DBb, and then after the time when the vertical synchronization signal VSa changes from valid to invalid (low to high), it is next valid (high).
- valid data of the digital video data VDb data during a period (valid period) indicated by the data enable signal DEa
- the number of pixels for which valid data has a value other than 0 in each frame is counted, and the number of pixels having a value other than 0 in each frame period becomes equal to or greater than a predetermined threshold Ctb. It is determined that the video has changed, that is, video display has started.
- the second display unit 25 has the same screen size (the number of pixels in the screen) as the first display unit 15, and the threshold Ctb used in the second video information reproduction unit 20 is the first
- the threshold value Ctb is assumed to be the same as the threshold value Cta used in one video information reproduction unit 10. It may be different from the threshold value Cta.
- the frame number generation unit 203 can detect that the video display has started, and the frame number at that time is set to an initial value, for example, “1”. Thereafter, the frame number is incremented by 1 for each synchronization timing of the vertical synchronization signal VSb (vertical synchronization signal active period pVSb), thereby counting the frame number.
- the frame synchronization signal separation unit 205 separates the frame synchronization signal FSa output from the frame synchronization signal synthesis unit 104 of the video information reproduction unit 10 to restore and output the frame number and the vertical synchronization signal. If there is no error in signal transmission and signal processing, the frame number and the vertical synchronization signal restored by the frame synchronization signal separation unit 205 are the vertical synchronization signal VSa used for generating the frame synchronization signal FSa by the video information reproduction unit 10 and Although it matches the frame number FNa, it is represented by symbols LFNa and LVSa for distinction. As shown in FIG. 8D, in the frame synchronization signal FSa, one bit of the frame number signal FNa is superimposed on one cycle of the 5 MHz clock (synthesis reference clock RSa) after the vertical synchronization signal rises. .
- the frame synchronization signal separation unit 205 illustrated in FIG. 9 includes a frame synchronization signal latch unit 251, an active period detection unit 252, a frame number extraction unit 253, and a vertical synchronization signal restoration unit 254.
- the frame synchronization signal FSa is transmitted from the video information reproduction unit 10, and the separation reference clock RRb is supplied from the clock generation unit 208.
- the separation reference clock RRb For example, a 40 MHz clock is used as the separation reference clock RRb.
- the frame synchronization signal latch unit 251 latches the frame synchronization signal FSa with the separation reference clock RRb, and detects a signal change point of the frame synchronization signal FSa.
- the frame synchronization signal synthesis unit 104 in the video information reproduction unit 10 Since the frame synchronization signal synthesis unit 104 in the video information reproduction unit 10 generates the frame number signal SFNa using the 5 MHz synthesis reference clock RSa, the frame synchronization signal FSa is latched by the separation reference clock Rb that is eight times the frame number signal SFNa. Thus, the signal change point can be detected sufficiently accurately. This will be described with reference to FIGS. 10 (a) to 10 (e).
- FIG. 10A shows the received frame synchronization signal FSa.
- FIG. 10B shows a separation reference clock RRb (40 MHz) generated in the video information reproducing unit 20.
- Latched data LFDa (FIG. 10D) is obtained by latching the frame synchronization signal FSa at the rising edge of the separation reference clock RRb.
- this latched data LFDa is shown as a waveform, it becomes a latched signal LFSa (FIG. 10C).
- the portion that has changed from 1 to 0 falls (indicated by reference numeral t61 in FIG. 10D), and the portion that has changed from 0 to 1 rises (in FIG. 10D, reference numeral t62). Can be detected).
- the latched data LFDa obtained by the latch (based on FIG. 10D), the longest low level in one vertical scanning period (for example, a period of about 16.6 ms when the vertical synchronization frequency is 60 Hz).
- the period portion is detected by the active period detector 252.
- the operation of the active period detection unit 252 will be described with reference to FIGS. 11A and 11B, the value of the latched data LFDa in FIG. 10D is shown by a signal waveform LFSa, which is the same as the latched signal LFSa in FIG. This corresponds to the frame synchronization signal FSa of 8 (d).
- LFSa signal waveform
- FIGS. 11A and 11B periods p71, p72, and p73 correspond to periods p51, p52, and p53 in FIG. 8D, respectively.
- the active period detection unit 252 detects a part where the frame synchronization signal LFSa continues to be in the low state for the longest time in each vertical scanning period of FIG.
- the latched data LFDa (FIG. 10 (d)) is held for each vertical scanning period, and the number of consecutive 0s is compared with the number of consecutive 0s in each row period. Is determined to be the longest low period, and hence the vertical synchronization signal active period.
- the low period p71 of the vertical synchronization signal generally has a length of one horizontal scanning period or more and is a low period of several tens of microseconds or more.
- the portion p73 where the frame number is superimposed is a pulse train synchronized with a 5 MHz clock and represents 16-bit data, so this period has a length of 0.2 ⁇ sec ⁇ 16, that is, 3.2 ⁇ sec. Have.
- the portion p73 where the frame number is superimposed is low throughout the entire period as shown in FIG. 11B, but the length is 3.2 ⁇ sec. Therefore, the low period portion in the portion p73 where the frame number is superimposed is shorter than the low period p71 of the vertical synchronization signal even if it is the longest. The period p71 is not detected.
- the frame number is extracted or separated from the portion where the frame number is superimposed by the frame number extraction unit 253 in FIG.
- the portion p73 where the frame number is superimposed changes from low to high in the vertical synchronization signal active period p71, and then has a predetermined length, for example, an interval (p72) of 1 ⁇ sec. Since 1-bit information is superimposed, the frame number extraction unit 253 uses the frame synchronization signal latch unit 251 after a predetermined period (1 ⁇ sec) has elapsed from the portion where the vertical synchronization signal active period p71 has changed from low to high.
- the latched data is regarded as representing the frame number, and the frame number is extracted.
- the latched data LFDa is data obtained once in each period of the separation reference clock RRb (40 MHz). That is, when the frame number is separated, the reference clock RRb is 40 MHz. On the other hand, the reference clock RSa when the frame number is superimposed is 5 MHz. Therefore, the reference clock RRb (40 MHz) when separating the frame number is 8 clock pulses. The period corresponds to one clock pulse period when superimposed.
- the frame number LFNa (FIG. 10E) corresponding to the superimposed frame number FNa can be obtained by using the state of the latched data LFDa every 8 clock pulse periods at the time of separation.
- the time after the latched data LFDa changes from 1 to 0 (t61 in FIG. 10) to 0 to 1 (t62 in FIG. 10D) is 0. 8 are arranged, and when converted to a clock of 5 MHz, it can be seen that it is 0 during one clock period. Therefore, eight consecutive zeros are replaced with one zero. If the data value changes during an 8 clock period of 40 MHz corresponding to a 1 clock period of 5 MHz, a process such as determining the value by majority decision is performed. With the above processing, data LFNa (FIG. 10 (e)) having one value in one cycle of 8 MHz is obtained from data LFDa having one value in one cycle of 40 MHz.
- the frame number LFNa (representing data) is reproduced.
- the reproduced frame number LFNa should match the frame number FNa used for synthesis by the frame synchronization signal synthesis unit 105 of the video information reproduction unit 10.
- the frame number extraction unit 253 outputs the data LFNa indicating the frame number as described above, and outputs a signal indicating the period p73 in which the frame number is superimposed.
- the vertical synchronization signal restoration unit 254 receives a signal indicating the period p73 in which the frame number is superimposed from the frame number extraction unit 253, and superimposes the frame number of the latched data output from the frame synchronization signal latch unit 251. All the values of the period p73 are returned to 1 (representing a high level), thereby reproducing the vertical synchronization signal LVSa (FIG. 11C).
- the reproduced vertical synchronization signal LVSa should match the vertical synchronization signal VSa used for synthesis by the frame synchronization signal synthesis unit 105 of the video information reproduction unit 10.
- the frame number FNb and the vertical synchronization signal VSb generated by the frame number generation unit 203 and the frame number LFNa and the vertical synchronization signal LVSa reproduced by the separation by the frame synchronization signal separation unit 205 are used to generate the clock of FIG.
- the control unit 206 compares the frame numbers and the vertical synchronization signal generation timing.
- frame number comparison is performed when the vertical synchronization signal VSb changes from high to low.
- the frame number generation unit 203 counts up the frame number FNb when the vertical synchronization signal VSb changes from high to low as shown in FIG. 12 (c).
- the clock control unit 206 counts up the frame number FNb.
- the subsequent frame number FNb may be used for comparison, and the frame number FNb before counting up may be used for comparison.
- the frame number LFNa extracted or separated from the frame number overlapping period p73 of a certain vertical scanning period of the frame synchronization signal LFSa is converted into the frame synchronization signal shown in FIG.
- the vertical synchronization signal VSb included in FSb is held until the next change from high to low, and the frame number FNb (value before count-up or after count-up) output from the frame number generation unit 203 at that time Compare.
- the retention of the frame number LFNa may be performed in the frame number extraction unit 253, but will be described below as being performed by the clock control unit 206.
- the clock control unit 206 compares the generation timing of the vertical synchronization signal with the comparison of frame numbers. This comparison is performed, for example, by comparing data indicating the falling timing of the vertical synchronization signal (for example, a count value by a clock counter).
- step ST1 a change from high to low of the vertical synchronization signal VSb is detected.
- step ST2 the frame number FNb output from the frame number generation unit 203 at that time is read (step ST2).
- step ST3 the frame number LFNa output and held from the frame synchronization signal separation unit 205 at that time is read.
- step ST3 the frame synchronization including the frame number LFNa is read together with the reading of the frame number LFNa in step ST3.
- Data indicating the generation timing of the vertical synchronization signal LVSa restored from the signal LFSa is acquired from the frame synchronization signal separation unit 205.
- step ST4 the frame number FNb is compared with the frame number LFNa. If the frame number FNb is larger than the frame number LFNa, the process proceeds to step ST6. If the frame number FNb is smaller than the frame number LFNa, the process proceeds to step ST7. If the frame number FNb is the same as the frame number LFNa, the process proceeds to step ST5.
- step ST5 the vertical synchronizing signal VSb is compared with the vertical synchronizing signal LVSa. If the vertical synchronizing signal VSb is advanced with respect to the vertical synchronizing signal LVSa, the process proceeds to step ST6, where the vertical synchronizing signal VSb is converted into the vertical synchronizing signal VSb. If it is delayed with respect to LVSa, the process proceeds to step ST7, and if the generation timing of the vertical synchronization signal VSb matches the timing of the vertical synchronization signal LVSa, the process proceeds to step ST8.
- step ST6 a process of delaying (lowering the frequency) the clock output from the clock generation unit 208 (this includes the clock supplied to the decoder 201) is performed.
- step ST7 a process of accelerating the clock output from the clock generator 208 (increasing the frequency) is performed.
- step ST8 the clock output from the clock generation 208 is maintained at the same value as before (not changed).
- steps ST4 and ST5 the frame number LFNa and the frame number FNb are compared, and the generation timings of the vertical synchronization signal LVSa and the vertical synchronization signal VSb are compared.
- the frame number FNb is smaller than the frame number LFNa. If the frame number FNb is the same as the frame number LFNa and the vertical synchronization signal VSb is advanced with respect to the vertical synchronization signal LVSa, the frequency of the clock output from the clock generator 208 is set in step ST6. make low.
- step ST7 when the frame number FNb is larger than the frame number LFNa, and when the frame number FNb is the same as the frame number LFNa and the vertical synchronization signal VSb is delayed from the vertical synchronization signal LVSa, in step ST7, The frequency of the clock output from the clock generator 208 is increased.
- the frame number FNb is the same as the frame number LFNa and the generation timing of the vertical synchronization signal VSb coincides with the generation timing of the vertical synchronization signal LVSa, it is output from the clock generation unit 208 in step ST8. Keep the clock frequency at the same value as before (do not change).
- the clock control unit 206 supplies the clock generation unit 208 with a clock control signal ACb indicating whether the clock is accelerated, delayed, or maintained at the same value as before. 208 controls the frequency of the clock generated according to the clock control signal ACb.
- the frequency change range of the voltage controlled crystal oscillator is generally about ⁇ 100 ppm. Therefore, even when the frequency is changed, the vertical synchronization signal The timing is adjusted gradually. For example, when the shift is large, the shift is not adjusted at a stretch so as to match in the next frame, but the shift is gradually reduced over a plurality of frames.
- the video information playback units 10 and 20 that receive the same content data CNT, the video frame number, the vertical synchronization signal, and the video information that are decoded by the decoder 101 of the video information playback unit 10 Since the video frame number decoded by the decoder 201 of the playback unit 20 is compared with the vertical synchronization signal to synchronize the two videos, it is possible to prevent the occurrence of a video display timing shift, High video display can be performed.
- a general-purpose decoder is used. can do.
- one video information reproduction unit 10 operates as a master and outputs a frame synchronization signal FSa
- the other video information reproduction unit 20 operates as a slave and receives a frame synchronization signal FSa.
- the frame number generated in the video information playback unit 10 and the vertical synchronization signal are configured to be synchronized with each other, and the video information playback unit 10 and the video information playback unit 20 have different configurations.
- the video information reproducing apparatus of the present invention is not limited to such a configuration, and a plurality of video information reproducing units having the same configuration are prepared, and different operation states are made by switching or changing wiring, and one of them is used as a master. The other may operate as a slave.
- FIG. 14 shows the video information reproducing apparatus of the second embodiment.
- the illustrated video information reproducing apparatus includes a first video information reproducing unit 11 and a second video information reproducing unit 21, which are connected to a network 90, and content data CNT is input via the network 90.
- the illustrated video information reproducing apparatus includes a first video information reproducing unit 11 and a second video information reproducing unit 21, which are connected to a network 90, and content data CNT is input via the network 90.
- the video information playback unit 11 includes a decoder 101, a decoder control unit 102, a frame number generation unit 103, and a frame synchronization signal synthesis unit 104.
- the video information reproduction unit 11 in FIG. 14 further includes a frame synchronization signal separation unit 105, a clock control unit 106, and a clock generation unit 118.
- the frame synchronization signal separation unit 105 and the clock control unit 106 are the same as the frame synchronization signal separation unit 205 and the clock control unit 206 of the video information reproduction unit 20 in FIG.
- the clock generator 118 has its oscillation frequency adjusted by the clock control signal ACa, and the clock output from the clock generator 118 includes the decode reference clock RCa and the 40 MHz separation reference clock RRa. 1 is the same as the clock generation unit 208 of the video information reproduction unit 20 in FIG. 1, but the clock generation unit 118 of FIG. 14 is a composite reference clock of 5 MHz similar to the clock generation unit 107 of the video information reproduction unit 10 in FIG. RSa is also generated.
- the video information reproducing unit 11 in FIG. 14 further includes a switch 109.
- the video information reproducing unit 11 in FIG. 14 is a switch 109.
- the video information playback unit 21 includes a decoder 201, a decoder control unit 202, a frame number generation unit 203, a frame synchronization signal separation unit 205, and a clock control unit 206.
- the video information reproduction unit 21 further includes a frame synchronization signal synthesis unit 204, a clock generation unit 218, and a switch 209.
- the decoder 201, the decoder control unit 202, the frame number generation unit 203, the frame synchronization signal synthesis unit 204, the frame synchronization signal separation unit 205, the clock control unit 206, the clock generation unit 218, and the switch 209 are the decoder of the video information reproduction unit 11 101, the decoder control unit 102, the frame number generation unit 103, the frame synchronization signal synthesis unit 104, the frame synchronization signal separation unit 105, the clock control unit 106, the clock generation unit 118, and the switch 109, respectively. Perform the action.
- the display units 15 and 25 are the same as the display units 15 and 25 of the first embodiment, and perform the same operation.
- the switch 109 selects either the frame synchronization signal FSb output from the frame synchronization signal synthesis unit 204 of the video information reproduction unit 21 and transmitted via the signal line 215 or the fixed level signal Vp, and outputs the frame synchronization signal. This is supplied to the separation unit 105.
- the switch 209 selects either the frame synchronization signal FSa output from the frame synchronization signal combining unit 104 of the video information reproduction unit 11 and transmitted via the signal line 115 or the signal Vp of a fixed level, and outputs the frame synchronization signal. This is supplied to the separation unit 205.
- the switch 209 When the switch 109 is set to select the fixed level signal Vp, the switch 209 is set to select the frame synchronization signal FSb, whereby the video information reproducing unit 11 operates as a master.
- the video information playback unit 21 operates as a slave.
- the switch 109 When the switch 109 is set to select the frame synchronization signal FSb, the switch 209 is set to select the fixed level signal Vp, whereby the video information reproducing unit 11 operates as a slave.
- the video information reproducing unit 21 operates as a master.
- the fixed level signal Vp is, for example, a high fixed signal.
- the high fixed signal here means a signal obtained by connecting to the high potential side power supply line, for example. Switching of the switches 109 and 209 is performed manually, for example.
- each of the switches 109 and 209 may be manually switched, or the switches 109 and 209 may be operated in conjunction with each other when a single switching command is input. Switching of the switches 109 and 209 is performed, for example, when the video information apparatus is installed.
- switches 119 and 219 for connecting and disconnecting signals are used as shown in FIG. If the terminal is connected to the high potential side power supply line LVp via, for example, the resistance element Rp, the input of the frame synchronization signal separation units 105 and 205 becomes a signal of a fixed level when the signal is not connected. .
- the resistance element Rp may be incorporated in the frame synchronization signal separation units 105 and 205.
- the frame synchronization signal separation unit 105 receives the frame number and the vertical synchronization signal. A predetermined signal is output without outputting. If the frame number and the vertical synchronization signal are not transmitted from the frame synchronization signal separation unit 105, the clock control unit 106 does not compare the frame numbers and does not request the clock generation unit 118 to change the frequency (until that time). The clock control signal ACa is output. The clock generator 118 outputs a clock with a fixed frequency.
- the overall operation of the video information reproduction unit 11 is as follows. 10 is the same.
- the frame synchronization signal separation unit 105 operates in the same manner as described for the frame synchronization signal separation unit 205 in FIG. Therefore, the overall operation of the video information playback unit 11 is the same as that of the video information playback unit 20 of FIG.
- the frame synchronization signal separation unit 205 displays the frame number, vertical For example, a predetermined signal is output without outputting a synchronization signal. If the frame number and the vertical synchronization signal are not transmitted from the frame synchronization signal separation unit 205, the clock control unit 206 does not compare the frame numbers and does not request the clock generation unit 218 to change the frequency (until that time). The clock control signal ACb is maintained.
- the overall operation of the video information reproduction unit 21 is as shown in FIG. This is the same as the unit 10.
- the operation of the frame synchronization signal separation unit 205 is the same as that described for the frame synchronization signal separation unit 205 of FIG. Therefore, the overall operation of the video information playback unit 21 is the same as that of the video information playback unit 20 of FIG.
- the video information reproduction unit 21 When a fixed level signal Vp is input to the input terminal of the frame synchronization signal separation unit 105 of the video information reproduction unit 11, the video information reproduction unit 21 outputs the signal Vp from the frame synchronization signal synthesis unit 204.
- the frame synchronization signal FSb is not used.
- the video information reproduction unit 11 Conversely, when a fixed level signal Vp is input to the input terminal of the frame synchronization signal separation unit 205 of the video information reproduction unit 21, the video information reproduction unit 11 outputs the signal Vp from the frame synchronization signal synthesis unit 104.
- the frame synchronization signal FSa is not used.
- the video information playback unit 11 and the video information playback unit 21 have the same configuration, and operate differently by changing their setting state or connection state, one operating as a master and the other as a slave. Works as.
- a signal Vp of a fixed level is input to the signal input terminal to the frame synchronization signal separating unit 105.
- the frame synchronization signal FSa output from the frame synchronization signal synthesis unit 104 in the same video information reproduction unit 11 may be input to the frame synchronization signal separation unit 105.
- the frame synchronization signal FSa is input to the frame synchronization signal separation unit 105 as a reference frame synchronization signal, the frame number and the vertical synchronization signal included in the frame synchronization signal FSa are converted into the frame synchronization signal separation unit 105.
- the clock control unit 106 matches the frame numbers and It is determined that there is no shift in the synchronization signal, and a clock control signal ACa that does not require a frequency change is transmitted to the clock generator 118. For this reason, the clock generator 118 outputs a clock with a fixed frequency.
- the configuration of each video information reproducing unit can be made the same.
- the same video information playback unit may be prepared, so that the construction of the video information playback device can be simplified.
- the video information reproducing unit (11) operating as a master may be configured such that the frame synchronization signal from the other video information reproducing unit (21) is not input to the frame synchronization signal separating unit (105).
- the frame synchronization signal from the frame synchronization signal synthesis unit in the same video information reproduction unit may be input to the frame synchronization signal separation unit. In this way, the display of the other video information playback unit operating as a slave can be synchronized with the display of the video information playback unit operating as a master.
- the frame number generation unit 103 becomes effective next after the vertical synchronization signal VSa changes from low to high after recognizing that decoding is started based on the decoding start signal DBa.
- the valid data of the digital video data VDa (data during the period (valid period) indicated by the data enable signal DEa) is read based on the data enable signal DEa for one frame until the valid data.
- the number of pixels having a value other than 0 is equal to or greater than the threshold value Cta, it is determined that the image has changed, that is, the display of the image has been started.
- the digital video data displays the red, green, and blue components in the video signal. If made of digital data may be subjected to determination using only one of them, may also be performed determined based on only the least significant bit of either one of the color components or the respective color components.
- the determination based only on the least significant bit means that the least significant bit changes most frequently when the video changes. Therefore, the configuration of the frame number generation unit 103 is simplified and the minimum data processing is performed. There is an advantage that the change of the image can be determined.
- the frame number generation unit 103 recognizes that decoding has started based on the decoding start signal DBa, and then the vertical synchronization signal VSa changes from valid to invalid (low to high). From one frame until the next effective, the number of pixels in which the effective data of the digital video data VDa becomes a value other than the initial value 0 based on the data enable signal DEa is equal to or greater than the threshold value Cta.
- the value of valid data is set to a value other than 0 as a predetermined value (initial state value).
- the number of pixels that have become equal may be counted for each frame, and it may be determined whether the counted number is equal to or greater than a predetermined threshold Cta.
- the data value of each pixel is used as a value in the initial state, and it is determined whether the data value of each pixel is different from the value in the initial state of the data of the same pixel in the previous frame. And whether or not the number is equal to or greater than the threshold value Cta may be determined. In any case, it is also possible to determine that the frame in which the number of pixels is equal to or greater than the threshold Cta is changed in the video and recognize the frame as the first video.
- the frame number generation unit 103 is configured as shown in FIG. 16, for example.
- the frame number generation unit 103 shown in FIG. 16 is the same as the frame number generation unit 103 shown in FIG. 2 except that a frame memory 136 is added, and instead of the pixel value determination unit 132.
- a comparison determination unit 137 is provided.
- the frame memory 136 stores data of each frame that has passed through the gate unit 131 (as an initial state value) for one frame.
- the comparison determination unit 137 stores the supplied data of each pixel in the frame memory 131.
- a signal indicating this (for example, a signal representing 1) is output.
- the pixel counter 133 counts the number of times that the signal indicating that the pixel values are different is generated from the comparison determination unit 137.
- the comparison unit 134 determines that the video has changed, that is, display has started.
- the same processing as described above is repeated.
- the data of each pixel that has passed through the gate unit 131 is supplied to the comparison determination unit 137 and used for pixel comparison as described above, and is also supplied to the frame memory 131 to be rewritten.
- the rewritten data is used as the initial value when determining whether or not the pixel value has changed for the next frame.
- Embodiment 4 FIG.
- the example in which the two video information reproducing units 11 and 21 are connected and synchronized has been described.
- two more video information reproducing units 31 and 41 are connected and four video information reproducing units 11 and 21 are connected.
- a large screen display device is configured with the display units 15, 25, 35, and 45
- an example in which a large screen display device is configured by arranging four display units vertically and horizontally, for example, will be described.
- FIG. 17 shows a configuration of a 2 ⁇ 2 large screen display device in which the video information reproducing units 11, 21, 31, and 41 are connected.
- Digital video signals DVSa, DVSb including digital video data, vertical synchronizing signal, horizontal synchronizing signal and data enable signal from the video information reproducing units 11, 21, 31, and 41 to the corresponding display units 15, 25, 35 and 45, respectively.
- DVSc and DVSd are supplied.
- Each of the video information reproducing units 11, 21, 31, and 41 is configured in the same manner as each of the video information reproducing units 11, 21 described with reference to FIGS.
- a fixed level signal Vp is input to the input terminal of the frame synchronization signal separation unit (for example, the same as the frame synchronization signal separation unit 105 shown in FIG.
- the frame synchronization signal FSa output from the frame synchronization signal combining unit for example, the same as the frame synchronization signal combining unit 104 shown in FIG.
- the frame synchronization signal FSb output from the frame synchronization signal synthesis unit of the video information reproduction unit 21 is input to the frame synchronization signal separation unit of the video display information reproduction unit 31,
- the frame synchronization signal FSc output from the frame synchronization signal combining unit of the video information reproduction unit 31 is input to the frame synchronization signal separation unit of the video display information reproduction unit 41,
- the video information reproducing unit 21 is operated so as to be synchronized with the frame synchronization signal FSa output from the video display information reproducing unit 11,
- the video information playback unit 31 is operated so as to be synchronized with the frame synchronization signal FSb output from the video display information playback unit 21;
- the video information reproducing unit 41 is operated so as to be synchronized with the frame synchronization signal FSc output from the video display information reproducing unit 31.
- the video information playback unit 21 is a slave to the video information playback unit 11, and is a master to the video information playback unit 31, and the video information playback unit 31 is connected to the video information playback unit 21. And a master for the video information playback unit 41.
- the display unit 15 performs display based on the digital video signal DVSa output from the video information playback unit 11, and the display unit 25 performs display based on the digital video signal DVSb output from the video information playback unit 21, and the display unit 35. Displays based on the digital video signal DVSc output from the video information playback unit 31, and the display unit 45 performs display based on the digital video signal DVSd output from the video information playback unit 41.
- One of the video information playback units 11, 21, 31, and 41 for example, the video information playback unit 11 is used as a master and the other video information playback unit 11 is used as a slave, that is, other video information playback.
- Each of the units 21, 31 and 41 receives the frame synchronization signal FSa output from the video information reproducing unit 11, and the frame synchronization signals FSb, FSc and FSd generated therein are synchronized with the frame synchronization signal FSa. You may comprise so that it may do.
- the frame number generation unit in each video information playback unit (for example, the same as the frame number generation unit 103 shown in FIG. 14) Can start counting frame numbers at the same timing and synchronize.
- each of the four display units 15, 25, 35, and 45 displays 1 ⁇ 4 of one united image.
- each of the four video information reproducing units 11, 21, 31, and 41 transmits the data in the upper left part of the video, the data in the upper right part, the data in the lower left part, and the data in the lower right part.
- the display units 15, 25, 35, and 45 need to be configured to display.
- the data in the upper right part and the data in the lower right part may start with a black image (pixel value is 0 over the entire screen).
- a black image pixel value is 0 over the entire screen.
- Synchronization can be performed by adopting a configuration in which the start of content video is detected based on the number of pixels whose data in the effective period is different from the frame.
- the least significant bit of the digital video data is set to 1 at an inconspicuous portion of the display screen, for example, at the edge of the screen, before the first frame of the content video of the upper right and lower right display units 25 and 45.
- the frame number generation unit can start counting the frame number, and synchronization can be performed even for black content.
- the number of video information playback units is “2” in the second embodiment and “4” in the fourth embodiment.
- the number is not limited to “2” or “4”. Even in cases other than “2” and “4”, the connection may be made so that one of any pair of video information reproducing units is a master and the other is a slave.
- Video information playback unit 15, 25, 35, 45 display unit, 101, 201 decoder, 102, 202 decoder control unit, 103, 203 frame number generation unit, 104, 204 frames Synchronization signal synthesis unit, 105, 205 frame synchronization signal separation unit, 106, 206 clock control unit, 107, 118, 208, 218 clock generation unit.
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Abstract
Description
デコード基準クロック信号を発生するクロック発生部と、
前記クロック発生部から供給される前記デコード基準クロック信号と、映像を含むコンテンツデータを入力とし、デジタルビデオデータ、垂直同期信号、水平同期信号、及びビデオクロックを出力し、また、前記コンテンツデータに対するデコードを開始したことを知らせるデコード開始信号を出力するデコーダと、
前記デジタルビデオデータ、前記垂直同期信号、及び前記ビデオクロックと、前記デコード開始信号を入力とし、前記デコード開始信号によってデコードが開始されたことを認識した後に、前記デジタルビデオデータの変化に基づき、映像の表示が開始されたことを認識し、前記垂直同期信号に基づきフレーム番号を生成するフレーム番号生成部と、
前記フレーム番号生成部で生成された前記フレーム番号と、前記デコーダから出力された前記垂直同期信号を合成してフレーム同期信号を出力するフレーム信号合成部と、
基準となるフレーム同期信号又は固定レベルの信号を入力とし、
前記基準となるフレーム同期信号が入力されたときは、当該入力されたフレーム同期信号を分離して基準となる垂直同期信号と基準となるフレーム番号とを出力するフレーム同期信号分離部と、
前記フレーム番号生成部で生成された前記フレーム番号と、前記フレーム同期信号分離部から出力された前記フレーム番号とを比較し、さらに、前記デコーダから出力された前記垂直同期信号と、前記フレーム同期信号分離部から出力された前記垂直同期信号の発生のタイミングを比較し、比較結果に基づき、クロック制御信号を発生するクロック制御部とを有し、
前記クロック発生部は、前記クロック制御部から出力される前記クロック制御信号に基づき、前記デコード基準クロック信号の周波数を調整する
ことを特徴とする。
図1は、この発明の実施の形態1の映像情報再生装置を示す。図示の映像情報再生装置は、第1の映像情報再生部10と、第2の映像情報再生部20とを有し、これらはそれぞれネットワーク90に接続され、ネットワーク90を介してコンテンツデータCNTが入力される。
第1の映像情報再生部10に入力されるコンテンツデータCNTと、第2の映像情報再生部20に入力されるコンテンツデータCNTは互いに同じ内容のものである場合もあり、また互いに異なる内容のものである場合もある。
従って、動作のタイミングに関し、第1の映像情報再生部10がマスタとして動作し、第2の映像情報再生部20がスレーブとして動作すると把握することができる。
映像情報再生部10は、デコーダ101と、デコーダ制御部102、フレーム番号生成部103と、フレーム同期信号合成部104と、クロック発生部107とを有し、表示部15に映像を表示させるための信号を供給する。
デコーダ101はまた、デコードを開始したことを知らせるデコード開始信号DBaを出力する。
表示部15は、デジタルビデオ信号DVSaを入力とし、映像を表示する。
映像情報再生部20は、デコーダ201と、デコーダ制御部202、フレーム番号生成部203と、フレーム同期信号分離部205と、クロック制御部206と、クロック発生部208とを有し、表示部25に映像を表示させるための信号を供給する。
デコーダ201はまた、デコードを開始したことを知らせるデコード開始信号DBbを出力する。
表示部25は、デジタルビデオ信号DVSaを入力とし、映像を表示する。
フレーム番号FNbがフレーム番号LFNaよりも大きい場合、及びフレーム番号FNbがフレーム番号LFNaと一致し、かつ垂直同期信号VSbが垂直度同期信号LVSaよりも進んでいる場合には、クロック発生部208のクロック周波数を低めるよう制御し、
フレーム番号FNbがフレーム番号LFNaよりも小さい場合、及びフレーム番号FNbがフレーム番号LFNaと一致し、かつ垂直同期信号VSbが垂直度同期信号LVSaよりも遅れている場合には、クロック発生部208のクロック周波数を高めるよう制御し、
フレーム番号FNbがフレーム番号LFNaと一致し、かつ垂直同期信号VSbの発生のタイミングが垂直同期信号LVSaの発生のタイミングに一致している場合には、クロック発生部208のクロック周波数をそれまでと同じ値に維持する(変更させない)ように制御するものである。
クロック発生部208は、周波数を変更可能なクロック発振器、例えば電圧制御水晶発振器(VCXO:Voltage Controlled Xtal Oscillator)で構成される。
映像情報再生部10のデコーダ101は、デコーダ制御部102の制御に基づき、ネットワーク90から入力されるコンテンツデータCNTに対するデコードを開始する。
デコードの開始時に、デコーダ101は、デコードを開始したことを知らせるデコード開始信号DBaを出力する。
図2に示されるフレーム番号生成部103は、ゲート部131と、画素値判定部132と、画素カウンタ133と、比較部134と、フレームカウンタ135とを有する。
フレーム番号生成部103は、デジタルビデオデータVDa、ビデオクロックVCa、垂直同期信号VSa、水平同期信号HSa、データイネーブル信号DEa、及びデコード開始信号DBaを入力とする。
デコーダ101が、クロック発生部107から供給されるデコード基準クロックRCaに同期して動作するので、ビデオクロックVCaは、デコード基準クロックRCaに同期したものとなる。
図4(a)~(e)は、図3(c)中の一つの水平同期信号の前後の部分の信号波形を時間軸方向に拡大して示す図である。
図5(a)~(e)は、図3(b)の垂直同期信号が、ローからハイに変化した時点の直後の期間における信号波形を時間軸方向に拡大した図である。
図3(e)に示されるデジタルビデオデータVDaは、データイネーブル信号DEaがハイであるときに、表示部15で表示される映像の各画素のための有効なデータとして使用される。
画素値判定部132は、各画素の値が0以外の値になったかどうかを判定し、0以外の値になったときはそのことを示す判定信号を出力する。この判定信号は、画素値が0以外の値であるときに、第1の値、例えば1を表し、そうでないときは第2の値、例えば0を表す。
画素カウンタ133は、垂直同期信号VSaで初期値にリセットされ、その後、画素値判定部132から、画素値が0以外の値であることを示す信号が出力された回数を数える。
比較部134は、画素カウンタ133のカウント値が所定の閾値Cta以上かどうかの判定を行い、閾値Cta以上になったらそのことを示す信号を出力する。
デコード開始の時点t41以降、デジタルビデオデータVDa、ビデオクロックVCa、垂直同期信号VSa、水平同期信号HSa、及びデータイネーブル信号DEaを含むデジタルビデオ信号DVSaがデコーダ101から出力される(図6(c))。
デコーダ101がデジタルビデオデータVDaを出力できるようになった後、有効な映像データ(入力されたコンテンツCNTの内容を表すデータ)の出力が開始される(図6(b)のt45)。
このような動作のため、フレームカウンタ135は、デコード開始信号DBaで初期値にリセットされ、比較部134により映像表示が開始されたことを示す信号が出力されると、そのときのカウント値を初期値、例えば「1」とし、その後垂直同期信号アクティブ期間pVSaが発生するたびにカウントアップし、カウント値をフレーム番号FNaとして出力する。
フレーム番号レジスタ151は、フレーム番号生成部103で生成されたフレーム番号FNaを一時的に保存する。
フレーム番号信号生成部152は、クロック発生部107から供給される合成基準クロックRSaと、フレーム番号レジスタ151に保存されているフレーム番号FNaに基づき、フレーム番号FNaを表すフレーム番号信号SFNaを生成する。
信号合成部153は、フレーム番号信号生成部152で生成されたフレーム番号信号SFNaを、デコーダ101から出力された垂直同期信号VSaに合成し、合成の結果をフレーム同期信号FSaとして出力する。
図8(a)に示される合成基準クロックRSaとしては、例えば、5MHzのクロックが使用される。フレーム番号レジスタ151の値が、「0x0051」の場合、下位ビットから順に伝送すると、「0b1000101000000000」となり、図8(b)に示されるフレーム番号信号SFNaが生成される。
信号合成部153は、この合成に当たり、垂直ブランキング期間pVBa(図8(e))中の、垂直同期信号VSaの立ち上がりから一定期間、例えば1μ秒の期間(図8(d)に符号p52で示す期間)をあけて、それに続く期間p53にフレーム番号信号SFNaを重畳する。垂直同期信号アクティブ期間p51(図3(b)の期間pVSaに相当する)以外では、垂直同期信号は元来ハイレベルであるが、フレーム番号信号SFNaの重畳により、図示の例では、フレーム番号信号SFNaが0である期間はローとなり、フレーム番号信号SFNaが1である期間ではハイとなる。
映像情報再生部20のデコーダ201は、デコーダ制御部202の制御に基づき、ネットワーク90から入力されるコンテンツデータCNTに対するデコードを開始する。
デコードの開始時に、デコーダ201は、デコードを開始したことを知らせるデコード開始信号DBbを出力する。
また、デコーダ制御部202は、ネットワーク90を介してデコーダ制御部102と動作のタイミングについての情報の授受を行い、デコーダ制御部102と同時にデコードを開始するように制御してもよい。
なお、本例では、第2の表示部25が第1の表示部15と同じ画面サイズ(画面中の画素数)を有し、第2の映像情報再生部20で用いられる閾値Ctbが、第1の映像情報再生部10で用いられる閾値Ctaと同じである場合を想定しているが、第2の表示部25と第1の表示部15とが画面サイズが異なる場合には、閾値Ctbが閾値Ctaと異なっていても良い。
フレーム同期信号FSaは、図8(d)に示されるように、垂直同期信号の立ち上がり後に、5MHzのクロック(合成基準クロックRSa)の1周期に、フレーム番号信号FNaの1ビットが重畳されている。
図9に示されるフレーム同期信号分離部205は、フレーム同期信号ラッチ部251と、アクティブ期間検出部252と、フレーム番号抽出部253と、垂直同期信号復元部254とを有する。
フレーム同期信号ラッチ部251は、フレーム同期信号FSaを分離基準クロックRRbでラッチして、フレーム同期信号FSaの信号変化点を検出する。
このラッチ後データLFDaを波形として示すとラッチ後信号LFSa(図10(c))となる。上記のラッチ後データLFDaにおいて、1から0に変化したところを立ち下がり(図10(d)に符号t61で示す)、0から1に変化したところを立ち上がり(図10(d)に符号t62で示す)として検出することができる。
図11(a)及び(b)で、期間p71、p72、p73はそれぞれ図8(d)の期間p51、p52、p53に対応する。アクティブ期間検出部252は、図11(a)の各垂直走査期間においてフレーム同期信号LFSaが、最も長くローの状態を続ける部分を検出する。そのためには、例えば、各垂直走査期間に亘りラッチ後データLFDa(図10(d))を保持し、0が連続した回数を、各ロー期間において、0が連続した回数を比較し、連続回数が最も多いロー期間を最長ロー期間、したがって垂直同期信号アクティブ期間と判定する。
例えば、図10(d)において、ラッチ後データLFDaが1から0に変化したところ(図10のt61)から、0から1に変化するところ(図10(d)のt62)の間は、0が8個並んでおり、5MHzのクロックに換算すると、1クロック期間中0であることが分かる。そこで、そのような連続した8個の0を1個の0に置き換える。
5MHzの1クロック周期に対応する、40MHzの8クロック周期中にデータの値が変化する場合には、多数決でその値を判定するなどの処理を行う。
以上の処理により、40MHzの1周期に1つの値を持つデータLFDaから、8MHzの1周期に1つの値を持つデータLFNa(図10(e))が得られる。
フレーム番号抽出部253は上記のようにフレーム番号を示すデータLFNaを出力するとともに、フレーム番号が重畳された期間p73を示す信号を出力する。
フレーム番号LFNaの保持は、フレーム番号抽出部253内で行っても良いが、以下ではクロック制御部206で行うものとして説明する。
クロック制御部206では、フレーム番号の比較とともに、垂直同期信号の発生のタイミングの比較を行う。この比較は、例えば、垂直同期信号の立下りのタイミングを示すデータ(例えばクロックカウンタによるカウント値)を比較することで行われる。
図13において、まず、ステップST1において、垂直同期信号VSbのハイからローへの変化を検出する。
次に、その時点で、フレーム番号生成部203から出力されているフレーム番号FNbを読み出し(ステップST2)、それとともに、その時点でフレーム同期信号分離部205から出力され、保持されているフレーム番号LFNaを読み出す(ステップST3)。ステップST2におけるフレーム番号FNbの読み出しとともに、デコーダ201から垂直同期信号VSbの発生のタイミングを示すデータを取得し、ステップST3におけるこのフレーム番号LFNaの読み出しとともに、該フレーム番号LFNaが含まれていたフレーム同期信号LFSaから復元された垂直同期信号LVSaの発生のタイミングを示すデータをフレーム同期信号分離部205から取得する。
ステップST7では、クロック発生部208から出力されるクロックを速める(周波数を高くする)処理を行う。
ステップST8では、クロック発生208から出力されるクロックをそれまでと同じ値に維持する(変更しない)。
上記のように、クロック発生部208として、電圧制御水晶発振器が用いられる場合、一般に電圧制御水晶発振器の周波数の変更範囲は、±100ppm程度であるため、周波数を変更する場合にも、垂直同期信号のタイミングの調整は徐々に行われる。例えば、ずれが大きい場合には、次のフレームで一致するように一気に調整されるわけではなく、複数のフレームに亘り、少しずつずれを小さくしていく。
なお、上記の例では、垂直同期信号VSb、LVSaの立下りのタイミングを示すデータを取得して、これらに基づいて比較を行うこととしているが、図11(c)に示される波形の垂直同期信号LVSaをフレーム同期信号分離部205からクロック制御部206に供給し、図8(c)に示されるのと同様の波形を有する垂直同期信号VSbをデコーダ201からクロック制御部206に供給し、クロック制御部206内の位相比較回路(図示しない)で、供給された垂直同期信号LVSaと垂直同期信号VSbを位相比較することとしても良い。
実施の形態1においては、一方の映像情報再生部10がマスタとして動作し、フレーム同期信号FSaを出力するように構成され、他方の映像情報再生部20がスレーブとして動作し、フレーム同期信号FSaを入力として、映像情報再生部10で発生されたフレーム番号と垂直同期信号にタイミングをあわせるように構成されており、映像情報再生部10と映像情報再生部20は異なる構成を有するものとなっている。本発明の映像情報再生装置は、このような構成に限定されず、互いに同じ構成の映像情報再生部を複数個用意し、スイッチの切換え、或いは配線替えなどにより異なる動作状態にし、一方がマスタとして動作し、他方がスレーブとして動作するようにしても良い。
映像情報再生部11は、図1の映像情報再生部10と同様に、デコーダ101、デコーダ制御部102、フレーム番号生成部103、及びフレーム同期信号合成部104を有する。
フレーム同期信号分離部105及びクロック制御部106は、図1における映像情報再生部20のフレーム同期信号分離部205及びクロック制御部206と同様のものである。
クロック発生部118は、クロック制御信号ACaによりその発振周波数が調整されるものであり、クロック発生部118から出力されるクロックに、デコード基準クロックRCa及び40MHzの分離基準クロックRRaが含まれる点で、図1における映像情報再生部20のクロック発生部208と同じであるが、図14のクロック発生部118は、図1における映像情報再生部10のクロック発生部107と同様に、5MHzの合成基準クロックRSaをも発生する。
映像情報再生部21はさらに、フレーム同期信号合成部204、クロック発生部218、及びスイッチ209を有する。
デコーダ201、デコーダ制御部202、フレーム番号生成部203、フレーム同期信号合成部204、フレーム同期信号分離部205、クロック制御部206、クロック発生部218、及びスイッチ209は、映像情報再生部11のデコーダ101、デコーダ制御部102、フレーム番号生成部103、フレーム同期信号合成部104、フレーム同期信号分離部105、クロック制御部106、クロック発生部118、及びスイッチ109とそれぞれ同様のものであり、同様の動作を行う。
スイッチ209は、映像情報再生部11のフレーム同期信号合成部104から出力され、信号線115を介して伝達されるフレーム同期信号FSaまたは固定レベルの信号Vpのいずれかを選択して、フレーム同期信号分離部205に供給する。
スイッチ109が、固定レベルの信号Vpを選択するように設定されているときは、スイッチ209は、フレーム同期信号FSbを選択するように設定され、これにより、映像情報再生部11がマスタとして動作し、映像情報再生部21がスレーブとして動作する。
スイッチ109が、フレーム同期信号FSbを選択するように設定されているときは、スイッチ209は、固定レベルの信号Vpを選択するように設定され、これにより、映像情報再生部11がスレーブとして動作し、映像情報再生部21がマスタとして動作する。
上記の固定レベルの信号Vpは例えばハイ固定信号である。ここで言うハイ固定信号は例えば高電位側電源ラインに接続することで得られる信号を意味する。
スイッチ109及び209の切換えは例えば手動で行われる。この場合、スイッチ109及び209の各々を手動で切り換えるようにしても良く、一つの切換指令を入力すればスイッチ109及び209が連動して動作するように構成されていても良い。
スイッチ109及び209の切換えは、例えば映像情報装置の設置の際に行われる。
さらに、スイッチ119、219の代わりに単に信号線215、115をフレーム同期信号分離部105、205に接続するかどうかにより、即ち、配線替えにより、フレーム同期信号FSb、FSaの入力、非入力状態を切り替えるようにしても良い。
クロック制御部106は、フレーム同期信号分離部105からフレーム番号と垂直同期信号が送信されない場合は、フレーム番号の比較を行わず、クロック発生部118に対して、周波数の変更を要求しない(それまでの周波数を維持させる)クロック制御信号ACaを出力する。クロック発生部118は周波数が固定されたクロックを出力する。
一方、第2の映像情報再生部21からのフレーム同期信号FSbが入力されている場合は、フレーム同期信号分離部105は、図1のフレーム同期信号分離部205について説明したのと同様に動作し、従って、映像情報再生部11の全体的動作は、図1の映像情報再生部20と同様である。
クロック制御部206は、フレーム同期信号分離部205からフレーム番号と垂直同期信号が送信されない場合は、フレーム番号の比較を行わず、クロック発生部218に対して、周波数の変更を要求しない(それまでの周波数を維持させる)クロック制御信号ACbを出力する。
一方、第1の映像情報再生部11からのフレーム同期信号FSaが入力されている場合は、フレーム同期信号分離部205の動作は、図1のフレーム同期信号分離部205について説明したのと同様に動作し、従って、映像情報再生部21の全体的動作は、図1の映像情報再生部20と同様である。
逆に、映像情報再生部21のフレーム同期信号分離部205の入力端子に固定レベルの信号Vpが入力されている場合には、映像情報再生部11においては、フレーム同期信号合成部104から出力されるフレーム同期信号FSaは使用されない。
このため、クロック発生部118は周波数が固定されたクロックを出力する。
また、マスタとして動作する映像情報再生部(11)においては、フレーム同期信号分離部(105)に他方の映像情報再生部(21)からのフレーム同期信号が入力されないように構成しても良く、または、同じ映像情報再生部内のフレーム同期信号合成部からのフレーム同期信号をフレーム同期信号分離部に入力するようにしても良い。
このようにすることで、マスタとして動作する映像情報再生部の表示に、他の、スレーブとして動作する映像情報再生部の表示を同期させることができる。
実施の形態1において、フレーム番号生成部103は、デコード開始信号DBaに基づき、デコードが開始されたことを認識した後、垂直同期信号VSaがローからハイになったときから、次の有効になるまでの1フレーム間、データイネーブル信号DEaに基づいてデジタルビデオデータVDaの有効データ(データイネーブル信号DEaにより有効であることが示される期間(有効期間)中のデータ)を読み取り、このとき、有効データが、0以外の値になった画素の数が、閾値Cta以上になったときに、映像に変化があった、即ち、映像の表示が開始されたと判断するように構成したが、デジタルビデオデータのすべてのデータを読み取らなくてもよく、デジタルビデオデータが映像信号における赤色成分、緑色成分、青色成分を表すデジタルデータから成る場合、そのうちの一つのみを用いて判定を行っても良く、また、いずれかの一つの色成分またはそれぞれの色成分の最下位ビットのみに基づいて判定を行っても良い。
いずれの場合にも、上記画素の数が閾値Cta以上になったフレームを、映像に変化があったと判断し、該フレームを最初の映像と認識することとしても良い。
フレームメモリ136は、ゲート部131を通過した各フレームのデータを(初期状態の値として)1フレーム分記憶する。
フレームメモリ136に記憶されているデータの次のフレームのデータがゲート部131を介して供給されているとき、比較判定部137は、供給されている各画素のデータを、フレームメモリ131に記憶されている1フレーム前の同じ画素と画素値と比較し、異なっていればそのことを示す信号(例えば1を表す信号)を出力する。
画素カウンタ133は、比較判定部137から、上記の画素値が異なっていることを示す信号が発生された回数をカウントする。
比較部134では、各フレームにおける画素カウンタ133のカウント値が所定値Cta以上になったら、映像に変化があった、即ち、表示が開始されたと判断する。
上記の処理のため、ゲート部131を通過した各画素のデータは、比較判定部137に供給されて上記のように画素の比較に用いられるとともに、フレームメモリ131にも供給されて書き換えが行われ、書き換えられたデータは、次のフレームについて画素値の変化があったかどうかの判定の際に初期状態の値として用いられる。
実施の形態2では、2つの映像情報再生部11及び21を接続して同期させる例を説明したが、実施の形態4では、さら2つの映像情報再生部31及び41を接続して、4つの表示部15、25、35及び45で大画面表示装置を構成した場合、例えば4つの表示部を縦横2台ずつ並べて、大画面表示装置を構成した例を説明する。
映像情報再生部11のフレーム同期信号合成部(例えば、図14に示されるフレーム同期信号合成部104と同様のもの。以下同様)から出力されるフレーム同期信号FSaを、映像表示情報再生部21のフレーム同期信号分離部に入力し、
映像情報再生部21のフレーム同期信号合成部から出力されるフレーム同期信号FSbを、映像表示情報再生部31のフレーム同期信号分離部に入力し、
映像情報再生部31のフレーム同期信号合成部から出力されるフレーム同期信号FScを、映像表示情報再生部41のフレーム同期信号分離部に入力し、
映像情報再生部21を、映像表示情報再生部11から出力されるフレーム同期信号FSaに同期するように動作させ、
映像情報再生部31を、映像表示情報再生部21から出力されるフレーム同期信号FSbに同期するように動作させ、
映像情報再生部41を、映像表示情報再生部31から出力されるフレーム同期信号FScに同期するように動作させることとしている。
この場合、映像情報再生部21は、映像情報再生部11に対してスレーブであるとともに、映像情報再生部31に対してはマスタであり、映像情報再生部31は、映像情報再生部21に対してスレーブであるとともに、映像情報再生部41に対してはマスタである。
表示部15は、映像情報再生部11から出力されるデジタルビデオ信号DVSaに基づく表示を行い、表示部25は映像情報再生部21から出力されるデジタルビデオ信号DVSbに基づく表示を行い、表示部35は、映像情報再生部31から出力されるデジタルビデオ信号DVScに基づく表示を行い、表示部45は、映像情報再生部41から出力されるデジタルビデオ信号DVSdに基づく表示を行う。
このように構成することによって、4つの映像情報再生部を有する映像再生装置においても、各表示部における表示の同期を取ることができる。
この場合、黒画で開始するコンテンツについては、最初の映像に黒画以外の映像を挿入し、挿入した映像を初期状態の映像として、実施の形態3で説明したように、各フレームにおいて前のフレームとは有効期間中のデータが異なる画素の数に基づいてコンテンツの映像の開始を検出する構成とすることで、同期あわせを行うことができる。
Claims (9)
- デコード基準クロック信号を発生するクロック発生部と、
前記クロック発生部から供給される前記デコード基準クロック信号と、映像を含むコンテンツデータを入力とし、デジタルビデオデータ、垂直同期信号、水平同期信号、及びビデオクロックを出力し、また、前記コンテンツデータに対するデコードを開始したことを知らせるデコード開始信号を出力するデコーダと、
前記デジタルビデオデータ、前記垂直同期信号、及び前記ビデオクロックと、前記デコード開始信号を入力とし、前記デコード開始信号によってデコードが開始されたことを認識した後に、前記デジタルビデオデータの変化に基づき、映像の表示が開始されたことを認識し、前記垂直同期信号に基づきフレーム番号を生成するフレーム番号生成部と、
前記フレーム番号生成部で生成された前記フレーム番号と、前記デコーダから出力された前記垂直同期信号を合成してフレーム同期信号を出力するフレーム信号合成部と、
基準となるフレーム同期信号又は固定レベルの信号を入力とし、
前記基準となるフレーム同期信号が入力されたときは、当該入力されたフレーム同期信号を分離して基準となる垂直同期信号と基準となるフレーム番号とを出力するフレーム同期信号分離部と、
前記フレーム番号生成部で生成された前記フレーム番号と、前記フレーム同期信号分離部から出力された前記フレーム番号とを比較し、さらに、前記デコーダから出力された前記垂直同期信号と、前記フレーム同期信号分離部から出力された前記垂直同期信号の発生のタイミングを比較し、比較結果に基づき、クロック制御信号を発生するクロック制御部とを有し、
前記クロック発生部は、前記クロック制御部から出力される前記クロック制御信号に基づき、前記デコード基準クロック信号の周波数を調整する
ことを特徴とする映像情報再生部。 - 請求項1に記載の映像情報再生部を複数個備え、
前記複数個の映像情報再生部のうちの一つである第1の映像情報再生部の前記フレーム信号合成部が出力する前記フレーム同期信号を、前記複数個の映像情報再生部の他のものである第2の映像情報再生部の前記フレーム同期信号分離部に、前記基準となる前記フレーム同期信号として入力するように構成した
ことを特徴とする映像情報再生装置。 - 前記複数個の映像情報再生部の各々の前記フレーム同期信号分離部に前記固定レベルの信号が入力された場合、前記フレーム同期信号分離部は、所定の信号を出力し、
前記複数個の映像情報再生部の各々の前記クロック制御部は、当該映像情報再生部の前記フレーム同期信号分離部が前記所定の信号を出力した場合には、前記クロック制御信号として、前記クロック発生部に、前記クロックの周波数を維持させるための信号を出力する
ことを特徴とする
請求項2に記載の映像情報再生装置。 - 前記フレーム番号生成部は、前記デコーダから出力されるデジタルビデオデータが、初期状態に対して変化したときに前記デコード開始後の最初のフレームと判断することを特徴とする請求項1乃至3のいずれかに記載の映像情報再生部。
- 前記フレーム番号生成部は、前記デコーダから出力されるデジタルビデオデータの初期状態を記憶し、前記デコーダから出力されるデジタルビデオデータが前記記憶された初期状態に対して変化したときに前記デコード開始後の最初のフレームと判断する
ことを特徴とする請求項1乃至3のいずれかに記載の映像情報再生部。 - 前記デジタルビデオデータが映像の赤色成分、緑色成分、及び青色成分を表すデジタルデータを含み、
前記フレーム番号生成部は、前記デコーダからから出力される前記赤色成分、緑色成分、及び青色成分のデジタルデータのうちの少なくとも一つの、最下位ビットのみに基づいて前記デジタルビデオデータの変化の有無を判断することを特徴とする請求項4又は5に記載の映像情報再生部。 - 前記第1の映像情報再生部の前記フレーム同期信号合成部が出力するフレーム同期信号を、前記第1の映像情報再生部の前記フレーム同期信号分離部に前記基準となるフレーム同期信号として入力し、
前記第1の映像情報再生部の前記フレーム同期信号分離部は、前記第1の映像情報再生部の前記フレーム同期信号合成部から入力されたフレーム同期信号を分離して、前記基準となるフレーム番号及び前記基準となる垂直同期信号を生成し、
前記第1の映像情報再生部の前記クロック制御部は、前記第1の映像情報再生部の前記フレーム番号生成部が出力した前記フレーム番号を、前記第1の映像情報再生部の前記フレーム同期信号分離部が出力した前記フレーム番号と比較し、前記第1の映像情報再生部の前記デコーダが出力した前記垂直同期信号と前記第1の映像情報再生部の前記フレーム同期信号分離部が出力した前記垂直同期信号の発生のタイミングを比較する
ことを特徴とする請求項2又は3に記載の映像情報再生装置。 - デコード基準クロック信号を発生するクロック発生部と、
前記クロック発生部から供給される前記デコード基準クロック信号と、映像を含むコンテンツデータを入力とし、デジタルビデオデータ、垂直同期信号、水平同期信号、及びビデオクロックを出力し、また、前記コンテンツデータに対するデコードを開始したことを知らせるデコード開始信号を出力するデコーダとを備える映像情報再生部を複数個備えた映像情報再生装置において、
前記複数個の映像情報再生部における映像の出力を同期させる同期制御方法において、
前記複数個の映像情報再生部の各々において、
前記デジタルビデオデータ、前記垂直同期信号、及び前記ビデオクロックと、前記デコード開始信号を入力とし、前記デコード開始信号によってデコードが開始されたことを認識した後に、前記デジタルビデオデータの変化に基づき、映像の表示が開始されたことを認識し、前記垂直同期信号に基づきフレーム番号を生成するフレーム番号生成ステップを実行し、
前記複数個の映像情報再生部のうちの一つである第1の映像情報再生部において、
前記フレーム番号生成ステップで生成された前記フレーム番号と、前記デコーダから出力された前記垂直同期信号を合成してフレーム同期信号を出力するフレーム信号合成ステップを実行し、
前記複数の映像情報再生部の他の一つである第2の映像情報再生部において、
前記第1の映像情報再生部における前記フレーム信号合成ステップで生成された前記フレーム同期信号を分離して垂直同期信号とフレーム番号とを生成するフレーム同期信号分離ステップと、
前記フレーム番号生成ステップで生成された前記フレーム番号と、前記フレーム同期信号分離ステップで生成された前記フレーム番号とを比較し、さらに、前記第2の映像情報再生部の前記デコーダから出力された前記垂直同期信号と、前記フレーム同期信号分離ステップで生成された前記垂直同期信号の発生のタイミングを比較し、比較結果に基づきクロック制御信号を発生するクロック制御ステップとを実行し、
前記第2の映像情報再生部の前記クロック発生部は、前記クロック制御ステップで生成された前記クロック制御信号に基づき、前記デコード基準クロック信号の周波数を調整する
同期制御方法。 - 前記デジタルビデオデータが映像の赤色成分、緑色成分、及び青色成分を表すデジタルデータを含み、
前記第1及び第2の映像情報再生部の各々における前記フレーム番号生成ステップは、当該映像情報再生部の前記デコーダから出力される前記赤色成分、緑色成分、及び青色成分のデジタルデータうちの少なくとも1つの、最下位ビットのみに基づいて前記デジタルビデオデータの変化の有無を判断する
ことを特徴とする請求項8に記載の同期制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/110,832 US9055275B2 (en) | 2011-05-11 | 2011-10-07 | Image information playback unit, image information playback device and synchronization control method |
DE112011105224.3T DE112011105224B4 (de) | 2011-05-11 | 2011-10-07 | Bildinformations-Wiedergabeeinheit, Bildinformations-Wiedergabevorrichtung und Synchronisationskontrollverfahren |
JP2013513898A JP5615430B2 (ja) | 2011-05-11 | 2011-10-07 | 映像情報再生部、映像情報再生装置、及び同期制御方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011-106225 | 2011-05-11 | ||
JP2011106225 | 2011-05-11 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2012153434A1 true WO2012153434A1 (ja) | 2012-11-15 |
Family
ID=47138928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2011/073224 WO2012153434A1 (ja) | 2011-05-11 | 2011-10-07 | 映像情報再生部、映像情報再生装置、及び同期制御方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9055275B2 (ja) |
JP (1) | JP5615430B2 (ja) |
DE (1) | DE112011105224B4 (ja) |
WO (1) | WO2012153434A1 (ja) |
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US20140029910A1 (en) | 2014-01-30 |
US9055275B2 (en) | 2015-06-09 |
JP5615430B2 (ja) | 2014-10-29 |
DE112011105224T5 (de) | 2014-02-20 |
DE112011105224B4 (de) | 2019-02-07 |
JPWO2012153434A1 (ja) | 2014-07-28 |
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Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 11865173 Country of ref document: EP Kind code of ref document: A1 |
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122 | Ep: pct application non-entry in european phase |
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