JPH11177884A - マルチ画面表示装置 - Google Patents
マルチ画面表示装置Info
- Publication number
- JPH11177884A JPH11177884A JP9339966A JP33996697A JPH11177884A JP H11177884 A JPH11177884 A JP H11177884A JP 9339966 A JP9339966 A JP 9339966A JP 33996697 A JP33996697 A JP 33996697A JP H11177884 A JPH11177884 A JP H11177884A
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- JP
- Japan
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- decoder
- signal
- frame memory
- clock
- synchronization signal
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Abstract
(57)【要約】
【課題】 マルチ画面の主画面の同期が乱れても副画面
の同期が乱されないようにする。 【解決手段】 チューナ１で主画面となる放送を受信
し、デコーダ２で分離した映像信号を縮小部３で主画面
サイズに縮小し、ＰＬＬ７よりの信号で書込制御部８に
よりフレームメモリ４に書込み、チューナ11で副画面と
なる複数の放送を順次受信し、デコーダ12で分離した映
像信号をそれぞれ縮小部13で副画面サイズに縮小し、Ｐ
ＬＬ15よりの信号で書込制御部16によりフレームメモリ
14の所要位置に書込む。デコーダ２よりのHD（垂直同期
信号）を基にＰＬＬ９でクロック、HD、VDを生成し、こ
れらの信号を用いて読出制御部10によりフレームメモリ
４の信号を、読出制御部17によりフレームメモリ14の信
号を読出し、合成部５で合成し、表示部６にマルチ画面
を表示する。
の同期が乱されないようにする。 【解決手段】 チューナ１で主画面となる放送を受信
し、デコーダ２で分離した映像信号を縮小部３で主画面
サイズに縮小し、ＰＬＬ７よりの信号で書込制御部８に
よりフレームメモリ４に書込み、チューナ11で副画面と
なる複数の放送を順次受信し、デコーダ12で分離した映
像信号をそれぞれ縮小部13で副画面サイズに縮小し、Ｐ
ＬＬ15よりの信号で書込制御部16によりフレームメモリ
14の所要位置に書込む。デコーダ２よりのHD（垂直同期
信号）を基にＰＬＬ９でクロック、HD、VDを生成し、こ
れらの信号を用いて読出制御部10によりフレームメモリ
４の信号を、読出制御部17によりフレームメモリ14の信
号を読出し、合成部５で合成し、表示部６にマルチ画面
を表示する。
Description
【０００１】
【発明の属する技術分野】本発明はマルチ画面表示装置
に係り、主画面となる入力映像信号の同期が乱れた場合
に副画面の同期が乱れないようにするものに関する。
に係り、主画面となる入力映像信号の同期が乱れた場合
に副画面の同期が乱れないようにするものに関する。
【０００２】
【従来の技術】テレビジョン放送を受信するチューナと
チューナからの信号をデコードするデコーダとを２組設
け、複数画面を同時に表示するマルチ画面表示装置に
は、図３のブロック図に示す例の如くに構成したものが
ある。すなわち、チューナ１で主画面となる放送を受信
し、デコーダ２で映像信号、水平同期信号(HD)および垂
直同期信号(VD)にデコードし、映像信号を縮小部３で縮
小し、書込制御部８よりの信号でフレームメモリ４に書
込み、同時に、チューナ11で副画面となる複数の放送を
所要間隔でチャンネルを切換えて受信し、デコーダ12で
映像信号、HDおよびVDにデコードし、映像信号を縮小部
13で所要サイズに縮小し、書込制御部16よりの信号でフ
レームメモリ14の所要位置に順次書込み、読出制御部21
および22よりの信号でフレームメモリ４および14より読
出した主画面の映像信号および副画面の映像信号を合成
部５で合成し、表示部６により表示する。読出制御部21
および読出制御部22は、ＰＬＬ回路７にてデコーダ２か
らのHDに同期させて生成したHDおよびクロックとデコー
ダ２からのVDとによりフレームメモリ４およびフレーム
メモリ14からの読出しを行うもので、このため、主画面
の同期が乱れたり途切れた場合、デコーダ２からのVDが
乱れ、あるいは途切れるため、デコーダ12からの同期信
号に乱れがない場合でもフレームメモリ14から読出され
る信号の同期が乱れ、同時に表示部６の同期が乱される
という問題がある。
チューナからの信号をデコードするデコーダとを２組設
け、複数画面を同時に表示するマルチ画面表示装置に
は、図３のブロック図に示す例の如くに構成したものが
ある。すなわち、チューナ１で主画面となる放送を受信
し、デコーダ２で映像信号、水平同期信号(HD)および垂
直同期信号(VD)にデコードし、映像信号を縮小部３で縮
小し、書込制御部８よりの信号でフレームメモリ４に書
込み、同時に、チューナ11で副画面となる複数の放送を
所要間隔でチャンネルを切換えて受信し、デコーダ12で
映像信号、HDおよびVDにデコードし、映像信号を縮小部
13で所要サイズに縮小し、書込制御部16よりの信号でフ
レームメモリ14の所要位置に順次書込み、読出制御部21
および22よりの信号でフレームメモリ４および14より読
出した主画面の映像信号および副画面の映像信号を合成
部５で合成し、表示部６により表示する。読出制御部21
および読出制御部22は、ＰＬＬ回路７にてデコーダ２か
らのHDに同期させて生成したHDおよびクロックとデコー
ダ２からのVDとによりフレームメモリ４およびフレーム
メモリ14からの読出しを行うもので、このため、主画面
の同期が乱れたり途切れた場合、デコーダ２からのVDが
乱れ、あるいは途切れるため、デコーダ12からの同期信
号に乱れがない場合でもフレームメモリ14から読出され
る信号の同期が乱れ、同時に表示部６の同期が乱される
という問題がある。
【０００３】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、副画面の映像信号に同期の乱れがない場合、主
画面の映像信号に同期の乱れが生じても少なくともマル
チ画面の副画面は同期が乱れずに表示されるようにする
ことを目的とする。
に鑑み、副画面の映像信号に同期の乱れがない場合、主
画面の映像信号に同期の乱れが生じても少なくともマル
チ画面の副画面は同期が乱れずに表示されるようにする
ことを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のマルチ画面表示装置では、テレビジョン放
送を受信するチューナとチューナからの信号をデコード
するデコーダとを２組有し、第１のチューナで主画面と
なる放送を受信し、第１のデコーダよりの映像信号を第
１縮小部で所要サイズに縮小し、第１のデコーダで分離
された水平同期信号を基に第１ＰＬＬ回路で生成される
クロックと、水平同期信号および第１のデコーダよりの
垂直同期信号とにより第１書込制御部を介し第１フレー
ムメモリに書込み、第２のチューナを所要の時間間隔で
切換えて副画面となる複数の放送を受信し、第２のデコ
ーダよりの各映像信号を第２縮小部でそれぞれ所要サイ
ズに縮小し、第２のデコーダで分離された水平同期信号
を基に第２ＰＬＬ回路で生成されるクロックと、水平同
期信号および第２のデコーダよりの垂直同期信号とによ
り第２書込制御部を介し第２フレームメモリの所要位置
にそれぞれ書込み、前記第１フレームメモリより第１読
出制御部を介して読出した映像信号、および第２フレー
ムメモリより第２読出制御部を介して読出した映像信号
を合成部で合成し表示部によりマルチ画面を表示するも
のにおいて、前記第１のデコーダよりの垂直同期信号を
基にクロック、水平同期信号および垂直同期信号を生成
する第３ＰＬＬ回路を設け、第３ＰＬＬ回路よりのクロ
ックと、水平同期信号および垂直同期信号とにより第２
読出制御部を介し第２フレームメモリより映像信号の読
出しを行う。
め、本発明のマルチ画面表示装置では、テレビジョン放
送を受信するチューナとチューナからの信号をデコード
するデコーダとを２組有し、第１のチューナで主画面と
なる放送を受信し、第１のデコーダよりの映像信号を第
１縮小部で所要サイズに縮小し、第１のデコーダで分離
された水平同期信号を基に第１ＰＬＬ回路で生成される
クロックと、水平同期信号および第１のデコーダよりの
垂直同期信号とにより第１書込制御部を介し第１フレー
ムメモリに書込み、第２のチューナを所要の時間間隔で
切換えて副画面となる複数の放送を受信し、第２のデコ
ーダよりの各映像信号を第２縮小部でそれぞれ所要サイ
ズに縮小し、第２のデコーダで分離された水平同期信号
を基に第２ＰＬＬ回路で生成されるクロックと、水平同
期信号および第２のデコーダよりの垂直同期信号とによ
り第２書込制御部を介し第２フレームメモリの所要位置
にそれぞれ書込み、前記第１フレームメモリより第１読
出制御部を介して読出した映像信号、および第２フレー
ムメモリより第２読出制御部を介して読出した映像信号
を合成部で合成し表示部によりマルチ画面を表示するも
のにおいて、前記第１のデコーダよりの垂直同期信号を
基にクロック、水平同期信号および垂直同期信号を生成
する第３ＰＬＬ回路を設け、第３ＰＬＬ回路よりのクロ
ックと、水平同期信号および垂直同期信号とにより第２
読出制御部を介し第２フレームメモリより映像信号の読
出しを行う。
【０００５】また、前記第３ＰＬＬ回路よりのクロック
と、水平同期信号および垂直同期信号とにより第１読出
制御部を介し第１フレームメモリの映像信号の読出しを
行う。
と、水平同期信号および垂直同期信号とにより第１読出
制御部を介し第１フレームメモリの映像信号の読出しを
行う。
【０００６】そして、前記第３ＰＬＬ回路よりのクロッ
クと、水平同期信号および垂直同期信号とにより前記表
示部の制御を行う。
クと、水平同期信号および垂直同期信号とにより前記表
示部の制御を行う。
【０００７】なお、前記第３ＰＬＬ回路は、第１のデコ
ーダよりの垂直同期信号を自走のクロックを基に生成し
た自走垂直同期信号のタイミングで監視し、第１のデコ
ーダよりの垂直同期信号が判別されない場合、自走のク
ロックと、このクロックを基に生成した水平同期信号お
よび垂直同期信号を出力する。
ーダよりの垂直同期信号を自走のクロックを基に生成し
た自走垂直同期信号のタイミングで監視し、第１のデコ
ーダよりの垂直同期信号が判別されない場合、自走のク
ロックと、このクロックを基に生成した水平同期信号お
よび垂直同期信号を出力する。
【０００８】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１は本発明によるマルチ
画面表示装置の一実施例の要部ブロック図である。図に
おいて、１および11は第１、第２チューナで、第１チュ
ーナ１で主画面となるTV放送を受信し、第２チューナ11
で副画面となるTV放送を所要の時間間隔で順次チャンネ
ルを切換えて受信する。２および12は第１、第２デコー
ダで、第１チューナ１または第２チューナ11よりの複合
映像信号を処理し、HDおよびVDを分離する。３および13
は第１、第２縮小部で、第１デコーダ２または第２デコ
ーダ12よりの映像信号を画素およびラインの間引き等に
よりそれぞれ所要サイズに縮小する。４および14は第
１、第２フレームメモリで、第１縮小部３または第２縮
小部13よりの映像信号を書込む。５は合成部で、第１フ
レームメモリ４および第２フレームメモリ14より読出さ
れた映像信号を１画面に合成する。６は表示部で、合成
部５よりの信号に基づいてマルチ画面を表示する。７は
第１ＰＬＬ回路で、第１デコーダ２よりのHDに同期した
クロックを生成し、このクロックを基にHDを生成する。
８は第１書込制御部で、第１ＰＬＬ回路７よりのクロッ
ク、HDおよび第１デコーダ２よりのVDにより第１フレー
ムメモリ４の書込みを制御する。９は第３ＰＬＬ回路
で、第１デコーダ２よりのVDを基準としてクロックを生
成し、このクロックを基にHDおよびVDを生成する。10は
第１読出制御部で、第３ＰＬＬ回路９よりのクロック、
HDおよびVDにより第１フレームメモリ４の読出しを制御
する。15は第２ＰＬＬ回路で、第２デコーダ12よりのHD
に同期したクロックを生成し、このクロックを基にHDを
生成する。16は第２書込制御部で、第２ＰＬＬ回路15よ
りのクロック、HDおよび第２デコーダ12よりのVDにより
第２フレームメモリ14の書込みを制御する。17は第２読
出制御部で、第３ＰＬＬ回路９よりのクロック、HDおよ
びVDにより第２フレームメモリ14の読出しを制御する。
き図面を参照して説明する。図１は本発明によるマルチ
画面表示装置の一実施例の要部ブロック図である。図に
おいて、１および11は第１、第２チューナで、第１チュ
ーナ１で主画面となるTV放送を受信し、第２チューナ11
で副画面となるTV放送を所要の時間間隔で順次チャンネ
ルを切換えて受信する。２および12は第１、第２デコー
ダで、第１チューナ１または第２チューナ11よりの複合
映像信号を処理し、HDおよびVDを分離する。３および13
は第１、第２縮小部で、第１デコーダ２または第２デコ
ーダ12よりの映像信号を画素およびラインの間引き等に
よりそれぞれ所要サイズに縮小する。４および14は第
１、第２フレームメモリで、第１縮小部３または第２縮
小部13よりの映像信号を書込む。５は合成部で、第１フ
レームメモリ４および第２フレームメモリ14より読出さ
れた映像信号を１画面に合成する。６は表示部で、合成
部５よりの信号に基づいてマルチ画面を表示する。７は
第１ＰＬＬ回路で、第１デコーダ２よりのHDに同期した
クロックを生成し、このクロックを基にHDを生成する。
８は第１書込制御部で、第１ＰＬＬ回路７よりのクロッ
ク、HDおよび第１デコーダ２よりのVDにより第１フレー
ムメモリ４の書込みを制御する。９は第３ＰＬＬ回路
で、第１デコーダ２よりのVDを基準としてクロックを生
成し、このクロックを基にHDおよびVDを生成する。10は
第１読出制御部で、第３ＰＬＬ回路９よりのクロック、
HDおよびVDにより第１フレームメモリ４の読出しを制御
する。15は第２ＰＬＬ回路で、第２デコーダ12よりのHD
に同期したクロックを生成し、このクロックを基にHDを
生成する。16は第２書込制御部で、第２ＰＬＬ回路15よ
りのクロック、HDおよび第２デコーダ12よりのVDにより
第２フレームメモリ14の書込みを制御する。17は第２読
出制御部で、第３ＰＬＬ回路９よりのクロック、HDおよ
びVDにより第２フレームメモリ14の読出しを制御する。
【０００９】次に、本発明によるマルチ画面表示装置の
動作を説明する。例えば、図２に示すように主画面と５
つの副画面〜とを合成してマルチ画面とする場合、
主画面となる放送を第１チューナ１で受信し、第１デコ
ーダ２で映像信号を取出し、第１縮小部３に入力し、ラ
インおよび画素の間引き等によりライン数および各ライ
ンの画素数をそれぞれ３分の２に縮小し、第１ＰＬＬ回
路７よりのクロック、HDおよび第１デコーダ２よりのVD
を用いて第１書込制御部８により第１フレームメモリ４
の所要位置（図２の主画面に対応する位置）に書込み、
第２チューナ11により副画面、、、、となる
各放送チャンネルを所要の時間間隔で順次切換えて受信
し、第２デコーダ12でそれぞれ映像信号を取出し、第２
縮小部13に入力し、ラインおよび画素の間引き等により
ライン数および１ラインの画素数をそれぞれ３分の１に
縮小し、第２ＰＬＬ回路15よりのクロック、HDおよび第
２デコーダ12よりのVDを用いて第２書込制御部16により
第２フレームメモリ14の所要位置（図２の副画面〜
に対応する位置）に順次書込みを行う。そして、第１読
出制御部10により第１フレームメモリ４より主画面の映
像を、第２読出制御部17により第２フレームメモリ14よ
り副画面〜の映像をそれぞれ読出し、合成部５で１
画面に合成し、表示部６に入力し画面に表示する。
動作を説明する。例えば、図２に示すように主画面と５
つの副画面〜とを合成してマルチ画面とする場合、
主画面となる放送を第１チューナ１で受信し、第１デコ
ーダ２で映像信号を取出し、第１縮小部３に入力し、ラ
インおよび画素の間引き等によりライン数および各ライ
ンの画素数をそれぞれ３分の２に縮小し、第１ＰＬＬ回
路７よりのクロック、HDおよび第１デコーダ２よりのVD
を用いて第１書込制御部８により第１フレームメモリ４
の所要位置（図２の主画面に対応する位置）に書込み、
第２チューナ11により副画面、、、、となる
各放送チャンネルを所要の時間間隔で順次切換えて受信
し、第２デコーダ12でそれぞれ映像信号を取出し、第２
縮小部13に入力し、ラインおよび画素の間引き等により
ライン数および１ラインの画素数をそれぞれ３分の１に
縮小し、第２ＰＬＬ回路15よりのクロック、HDおよび第
２デコーダ12よりのVDを用いて第２書込制御部16により
第２フレームメモリ14の所要位置（図２の副画面〜
に対応する位置）に順次書込みを行う。そして、第１読
出制御部10により第１フレームメモリ４より主画面の映
像を、第２読出制御部17により第２フレームメモリ14よ
り副画面〜の映像をそれぞれ読出し、合成部５で１
画面に合成し、表示部６に入力し画面に表示する。
【００１０】第１、第２読出制御部10、17は、第３ＰＬ
Ｌ回路９よりのクロックと、HDおよびVDとを用いてそれ
ぞれのフレームメモリの読出しを行う。第３ＰＬＬ回路
９は第２デコーダ２よりのVDを基準にしてクロックを生
成し、このクロックを基にHDおよびVDを生成するので、
当然、各フレームメモリからの信号の読出し、および表
示部６の駆動に同期の乱れは生じないが、第２デコーダ
２よりのVDを自走のクロックを基準に生成される自走VD
のタイミングで監視しているので、放送波に生じた障害
等でVDの周期に乱れが生じ、VD入力が判別されない場
合、第１、第２読出制御部10、17に自走のクロックとHD
およびVDとを供給する。従って、第１フレームメモリ４
より読出される主画面の信号には同期の乱れがあるのは
当然であるが、第２フレームメモリ14の各副画面が同期
の正常な状態で書込まれている場合はこれら各副画面は
同期の乱れのない状態で読出すことができ、同時にこの
クロック等で表示部６を制御するので少なくとも副画面
は同期が乱れずに表示される。
Ｌ回路９よりのクロックと、HDおよびVDとを用いてそれ
ぞれのフレームメモリの読出しを行う。第３ＰＬＬ回路
９は第２デコーダ２よりのVDを基準にしてクロックを生
成し、このクロックを基にHDおよびVDを生成するので、
当然、各フレームメモリからの信号の読出し、および表
示部６の駆動に同期の乱れは生じないが、第２デコーダ
２よりのVDを自走のクロックを基準に生成される自走VD
のタイミングで監視しているので、放送波に生じた障害
等でVDの周期に乱れが生じ、VD入力が判別されない場
合、第１、第２読出制御部10、17に自走のクロックとHD
およびVDとを供給する。従って、第１フレームメモリ４
より読出される主画面の信号には同期の乱れがあるのは
当然であるが、第２フレームメモリ14の各副画面が同期
の正常な状態で書込まれている場合はこれら各副画面は
同期の乱れのない状態で読出すことができ、同時にこの
クロック等で表示部６を制御するので少なくとも副画面
は同期が乱れずに表示される。
【００１１】なお、第２チューナ11は、例えば、副画面
のチャンネル選局時間を副画面〜のチャンネル選
局時間より長くし、副画面は不完全ながら動画で表示
し、残る副画面〜はコマ落とし画面で表示するよう
にする。
のチャンネル選局時間を副画面〜のチャンネル選
局時間より長くし、副画面は不完全ながら動画で表示
し、残る副画面〜はコマ落とし画面で表示するよう
にする。
【００１２】
【発明の効果】以上に説明したように、本発明によるマ
ルチ画面表示装置によれば、主画面となる映像信号の垂
直同期信号を基準としてＰＬＬ回路で生成される同期信
号を用いて主・副画面の各フレームメモリからの読出
し、および表示部の制御等を行うもので、主画面の同期
が乱れた場合でもＰＬＬ回路で自走で生成される同期信
号を用いるものであるから、主画面の同期が乱れた場合
でも各副画面は同期が乱されずに表示される。
ルチ画面表示装置によれば、主画面となる映像信号の垂
直同期信号を基準としてＰＬＬ回路で生成される同期信
号を用いて主・副画面の各フレームメモリからの読出
し、および表示部の制御等を行うもので、主画面の同期
が乱れた場合でもＰＬＬ回路で自走で生成される同期信
号を用いるものであるから、主画面の同期が乱れた場合
でも各副画面は同期が乱されずに表示される。
【図１】本発明によるマルチ画面表示装置の一実施例の
要部ブロック図である。
要部ブロック図である。
【図２】マルチ画面の一例である。
【図３】従来のマルチ画面表示装置の一例の要部ブロッ
ク図である。
ク図である。
１、11 チューナ ２、12 デコーダ ３、13 縮小部 ４、14 フレームメモリ ５ 合成部 ６ 表示部 ７、９、15 ＰＬＬ回路 ８、16 書込制御部 10、17、21、22 読出制御部
Claims (4)
- 【請求項１】 テレビジョン放送を受信するチューナと
チューナからの信号をデコードするデコーダとを２組有
し、第１のチューナで主画面となる放送を受信し、第１
のデコーダよりの映像信号を第１縮小部で所要サイズに
縮小し、第１のデコーダで分離された水平同期信号を基
に第１ＰＬＬ回路で生成されるクロックと、水平同期信
号および第１のデコーダよりの垂直同期信号とにより第
１書込制御部を介し第１フレームメモリに書込み、第２
のチューナを所要の時間間隔で切換えて副画面となる複
数の放送を受信し、第２のデコーダよりの各映像信号を
第２縮小部でそれぞれ所要サイズに縮小し、第２のデコ
ーダで分離された水平同期信号を基に第２ＰＬＬ回路で
生成されるクロックと、水平同期信号および第２のデコ
ーダよりの垂直同期信号とにより第２書込制御部を介し
第２フレームメモリの所要位置にそれぞれ書込み、前記
第１フレームメモリより第１読出制御部を介して読出し
た映像信号、および第２フレームメモリより第２読出制
御部を介して読出した映像信号を合成部で合成し表示部
によりマルチ画面を表示するものにおいて、前記第１の
デコーダよりの垂直同期信号を基にクロックと、水平同
期信号および垂直同期信号とを生成する第３ＰＬＬ回路
を設け、第３ＰＬＬ回路よりのクロックと、水平同期信
号および垂直同期信号とにより第２読出制御部を介し前
記第２フレームメモリより映像信号の読出しを行うよう
にしたマルチ画面表示装置。 - 【請求項２】 前記第３ＰＬＬ回路よりのクロックと、
水平同期信号および垂直同期信号とにより第１読出制御
部を介し前記第１フレームメモリより映像信号の読出し
を行うようにした請求項１記載のマルチ画面表示装置。 - 【請求項３】 前記第３ＰＬＬ回路よりのクロックと、
水平同期信号および垂直同期信号とにより前記表示部の
制御を行うようにした請求項１または２記載のマルチ画
面表示装置。 - 【請求項４】 前記第３ＰＬＬ回路は、前記第１のデコ
ーダよりの垂直同期信号を自走のクロックを基に生成し
た自走垂直同期信号のタイミングで監視し、第１のデコ
ーダよりの垂直同期信号が判別されない場合、自走のク
ロックと、自走のクロックを基に生成した水平同期信号
および垂直同期信号とを出力するものでなる請求項１、
２または３記載のマルチ画面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9339966A JPH11177884A (ja) | 1997-12-10 | 1997-12-10 | マルチ画面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9339966A JPH11177884A (ja) | 1997-12-10 | 1997-12-10 | マルチ画面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177884A true JPH11177884A (ja) | 1999-07-02 |
Family
ID=18332462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9339966A Pending JPH11177884A (ja) | 1997-12-10 | 1997-12-10 | マルチ画面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177884A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002238019A (ja) * | 2001-02-08 | 2002-08-23 | Aiwa Co Ltd | 集積回路 |
| JP2005538579A (ja) * | 2002-07-18 | 2005-12-15 | トムソン ライセンシング | ビデオ装置 |
| CN100371982C (zh) * | 2004-01-07 | 2008-02-27 | 松下电器产业株式会社 | 显示屏控制电路及显示屏控制方法 |
| US9055275B2 (en) | 2011-05-11 | 2015-06-09 | Mitsubishi Electric Corporation | Image information playback unit, image information playback device and synchronization control method |
-
1997
- 1997-12-10 JP JP9339966A patent/JPH11177884A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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