WO2012074271A2 - 전계방출 표시장치와 그 제조방법 - Google Patents

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Definitions

  • the present invention relates to a field emission display device including a carbon nanotube (CNT) serving as an electron emission source and a method of manufacturing the same.
  • CNT carbon nanotube
  • the field emission display device forms an electric field between electron emitters (Field Emitter) and gate electrodes arranged at regular intervals on the cathode electrode to control the emission of electrons from the electron emitter, and the electrons are fluorescence on the anode electrode.
  • An image is displayed by colliding with a substance.
  • Carbon nanotubes have been considered as electron emission sources of field emission displays because of their very low work function and sharpness.
  • Carbon nanotube synthesis methods include arc-discharge, laser vaporization, and pyrolysis. These methods require complex purification to obtain high purity after synthesizing carbon nanotubes. And structural control and vertical growth are difficult.
  • chemical vapor deposition CVD
  • the CVD method can be classified into thermal CVD method, DC plasma CVD method, RF plasma CVD method, and microwave plasma CVD method. Even in the known CVD method, it is difficult to synthesize carbon nanotubes with a stable structure of carbon nanotubes at a low temperature of 600 ° C. or lower, so that carbon nanotubes having a stable structure can be grown on a low-cost glass substrate mainly used in display devices. There was no.
  • the present invention provides a field emission display device having a structure capable of stably growing vertically grown carbon nanotubes having a single crystal structure at a low temperature, and lowering a threshold voltage at which electrons are emitted from the carbon nanotubes.
  • the field emission display device of the present invention includes an upper plate including an anode electrode and a phosphor formed on an upper substrate, a lower plate opposing the upper plate with a vacuum space gap therebetween and a plurality of thin film patterns formed on the lower substrate, and the upper plate. And a spacer disposed between the substrate and the lower plate to maintain the vacuum space gap.
  • the lower plate may include a cathode electrode formed on a substrate including at least one metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof;
  • a diffusion barrier layer formed on the cathode electrode including any one or a mixture of titanium (Ti), tungsten (W), tantalum (Ta), silicon (Si), and a silicon compound;
  • a gate insulating layer formed on a substrate on which the cathode electrode, the diffusion blocking layer, and the seed metal layer are formed to cover the carbon nanotubes;
  • a gate electrode formed on the gate insulating layer including at least one metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof. An upper end of the carbon nano
  • the method of manufacturing the lower plate may include forming a cathode electrode including molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr) or one or more metals thereof on a substrate and patterning the cathode electrode; A diffusion barrier layer including any one or a mixture of titanium (Ti), tungsten (W), tantalum (Ta), silicon (Si), and a silicon compound is formed on the cathode electrode, and nickel (Ni) and iron (Fe) are formed.
  • Mo molybdenum
  • Al aluminum
  • Cu copper
  • Cr chromium
  • a diffusion barrier layer including any one or a mixture of titanium (Ti), tungsten (W), tantalum (Ta), silicon (Si), and a silicon compound is formed on the cathode electrode, and nickel (Ni) and iron (Fe) are formed.
  • the substrate including the cathode electrode, the diffusion barrier layer, and the seed metal layer is introduced into a chamber of a DC PECVD apparatus, the temperature of the substrate is heated to a temperature of 350 ° C. to 600 ° C., and the plasma energy is 2W / cm 3 in the chamber.
  • the gate insulating layer by forming a gate insulating layer including one of an organic insulating material and an inorganic insulating material on the cathode electrode, the diffusion blocking layer, and the seed metal layer; And forming a gate electrode on the gate insulating layer including at least one metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof, and patterning the gate electrode to form the carbon nano Forming a gate hole through which the top ends of the tubes are exposed.
  • Mo molybdenum
  • Al aluminum
  • Cu copper
  • Cr chromium
  • the carbon nanotube growth process is performed while removing polycrystalline / amorphous carbons acting as an interference element of the single crystal carbon nanotubes (CNT), so that the single crystal carbon nanotubes (CNT) can be stably grown even at a low temperature of less than 600 ° C. have.
  • the present invention lowers the threshold voltage by embedding the carbon nanotubes in the insulating layer and forms a diffusion barrier layer between the cathode electrode and the seed metal layer to prevent the seed metal from diffusing into other metals and disappearing, thereby stably growing the carbon nanotubes. Can be done.
  • the present invention can increase the electron emission efficiency by lowering the threshold voltage by growing the carbon nanotubes (CNT) of the single crystal structure in the form of a cone cone that becomes sharper toward the top.
  • CNT carbon nanotubes
  • the present invention is a crystallization preliminary process that is usually performed to further lower the growth temperature of single crystal carbon nanotubes, and grows single crystal carbon nanotubes (CNT) in a state in which granulation and the above-described photoresist (PR) are left and decomposed.
  • CNT single crystal carbon nanotubes
  • PR photoresist
  • the field emission display device of the present invention since the bottom panel of the field emission display device can be manufactured using the equipment of the TFT LCD production line, the field emission display device can be produced through the TFT LCD production line without additional equipment investment. .
  • the present invention uses the photolithography process and the etching method to produce a spacer by patterning any one of the glass substrate and the ceramic substrate in the form of a mesh.
  • the present invention has a stable structure, can be easily manufactured, and a low cost field emission display spacer can be manufactured.
  • the upper and lower portions of the carbon nanotubes are covered by the gate insulating layer and are not exposed.
  • the gate insulating layer can lower the electron emission threshold voltage of the carbon nanotubes.
  • a separate electrode for drawing electrons is not necessary.
  • FIG. 1 is a cross-sectional view schematically showing a DC PECVD equipment.
  • FIG. 2 is a flowchart illustrating a method of synthesizing carbon nanotubes in accordance with an embodiment of the present invention.
  • FIG. 3 is a flowchart illustrating a method of synthesizing carbon nanotubes in accordance with another embodiment of the present invention.
  • 4A to 4C are cross-sectional views illustrating the growth process of carbon nanotubes step by step.
  • FIG. 5 is a perspective view illustrating an example in which single crystal carbon nanotubes are grown in a cylindrical structure.
  • FIG. 6 is a perspective view illustrating an example in which single crystal carbon nanotubes are grown in a conical structure.
  • FIG. 7 is a plan view illustrating a portion of an electrode structure of a lower plate in a field emission display device according to an exemplary embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a cross-sectional structure of the field emission display according to the first exemplary embodiment of the present invention, taken along the line "I-I '" in FIG. 7.
  • 9A through 9F are cross-sectional views illustrating a method of manufacturing a lower plate of the field emission display shown in FIG. 8.
  • FIG. 10A through 10C are cross-sectional views illustrating a method of growing carbon nanotubes in a state in which a photoresist layer remains on a seed metal layer in the method of manufacturing a bottom panel of the field emission display shown in FIG. 8.
  • FIG. 11 is a cross-sectional view illustrating a bottom plate cross-sectional structure of the field emission display device according to the second exemplary embodiment, taken along the line “I-I” in FIG. 7.
  • 12A through 12F are cross-sectional views illustrating a method of manufacturing a bottom plate of the field emission display shown in FIG. 11.
  • 13A to 13C are cross-sectional views illustrating a method of growing carbon nanotubes in a state in which a photoresist layer remains on a seed metal layer in the lower plate manufacturing method of the field emission display shown in FIG. 11.
  • FIG. 14 and 15 are scanning electron microscope (Scanning Electron Microscope, SEM) images showing single crystal carbon nanotubes grown in a conical structure as a result of the carbon nanotube synthesis method as shown in FIG. 3.
  • 16 is an exploded cross-sectional view illustrating an upper plate, a lower plate, and a spacer in a field emission display device according to an exemplary embodiment of the present invention.
  • FIG. 17 is an exploded perspective view illustrating an upper plate, a lower plate, and a spacer in FIG. 16.
  • 18A to 18C are plan views illustrating various structures of the spacer according to the embodiment of the present invention.
  • 19A and 19B are views illustrating an exhaust path formed in a spacer according to an embodiment of the present invention.
  • 20 is a flowchart illustrating a method of manufacturing a spacer according to an embodiment of the present invention.
  • FIG. 21 is a cross-sectional view illustrating a method of manufacturing the spacer illustrated in FIG. 20.
  • FIG. 22 is a cross-sectional view illustrating an example of an anisotropic wet etching method which may be applied to a method of manufacturing a spacer according to an embodiment of the present invention.
  • FIG. 23 is a diagram illustrating an apparatus for processing the anisotropic wet etching method illustrated in FIG. 22.
  • the field emission display device of the present invention includes an upper plate including an anode electrode and a phosphor formed on an upper substrate, a lower plate opposing the upper plate with a vacuum space gap therebetween and a plurality of thin film patterns formed on the lower substrate, and the upper plate. And a spacer disposed between the substrate and the lower plate to maintain the vacuum space gap.
  • the lower plate may include a cathode electrode formed on a substrate including at least one metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof;
  • a diffusion barrier layer formed on the cathode electrode including any one or a mixture of titanium (Ti), tungsten (W), tantalum (Ta), silicon (Si), and a silicon compound;
  • a gate insulating layer formed on a substrate on which the cathode electrode, the diffusion blocking layer, and the seed metal layer are formed to cover the carbon nanotubes;
  • a gate electrode formed on the gate insulating layer including at least one metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof. An upper end of the carbon nano
  • the present invention can vertically grow carbon nanotubes (CNT) using DC PECVD, which is a modification of PECVD equipment that is also applied to a TFT LCD production line.
  • DC PECVD is a modification of PECVD equipment that is also applied to a TFT LCD production line.
  • the carbon nanotubes (CNT) are grown by the conventional RF PECVD process, the polarity of the electric field is periodically reversed in the chamber.
  • the carbon nanotubes (CNT) are grown by the conventional RF PECVD process, the carbon nanotubes (CNTs) do not grow vertically, but grow in a spiral or twisted shape to increase the threshold voltage and decrease the electron emission efficiency. .
  • the present invention vertically grows carbon nanotubes (CNT) on any one of a glass substrate, a plastic substrate, and a metal substrate at a temperature of 600 ° C. or lower using a DC PECVD apparatus as shown in FIG. 1.
  • the DC PECVD apparatus includes a positive electrode PE and a negative electrode NE for applying a DC electric field into a chamber, a heater HT for raising a temperature of a substrate, a reactive gas supply unit for injecting a reactive gas, and the like.
  • the substrate SUBSL is placed on the negative electrode plate NE.
  • the DC PECVD apparatus generates a plasma energy by supplying a current to the heater HT to heat the substrate SUBSL at about 350 ° C. to 600 ° C. and applying a direct current (DC) electric field into the chamber CH in an atmosphere of thermal energy. .
  • the DC PECVD apparatus heats the substrate SUBSL to crystallize the seed metal formed on the substrate SUBSL, and then the hydrocarbon-based CNT synthesis source gas and the dry etching reaction gas for dry etching the polycrystalline / amorphous carbon residues.
  • the carbon nanotubes CNT having a single crystal structure are vertically grown from the substrate SUBSL by alternately supplying or simultaneously supplying the gases into the chamber CH.
  • FIG. 2 is a flowchart illustrating a method of synthesizing carbon nanotubes in accordance with a first embodiment of the present invention.
  • the present invention deposits a cathode metal on the substrate SUBSL as shown in FIG. 4C, and then patterns the cathode metal to form the cathode electrode CE on the substrate SUBSL.
  • the diffusion barrier material and the seed metal are sequentially formed, and then the diffusion barrier material and the seed metal are patterned together to form a diffusion barrier layer (BAR) and a seed metal layer (SEED).
  • BAR diffusion barrier layer
  • SEED seed metal layer
  • the substrate SUBSL may be selected from a glass substrate, a plastic substrate, and a metal substrate, which may be easily manufactured in a large area and manufactured at low cost.
  • the cathode metal comprises one or more metals of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr) or their alloys and is formed on the substrate SUBSL with a thickness between approximately 1000 kPa and 4000 kPa do.
  • the seed metal comprises one or more metals from nickel (Ni), iron (Fe) or an alloy thereof and is formed on the diffusion barrier material to a thickness between 50 kPa and 400 kPa.
  • the diffusion barrier material is formed between the cathode metal and the seed metal so that the seed metal is not diffused, for example, one or more metals of titanium (Ti), tungsten (W), tantalum (Ta) or alloys thereof, or silicon (Si). ) And a silicon compound, and are formed on the cathode metal to a thickness between approximately 400 kPa and 4000 kPa.
  • the thickness of the diffusion barrier material is preferably about 400 GPa to 2000 GPa.
  • the seed metal when the seed metal is in direct contact with the cathode metal without the diffusion barrier material, atoms of the seed metal diffuse into the cathode metal, so that the seed metal may hardly remain when the growth process time of the carbon nanotubes (CNT) is long.
  • CNT carbon nanotubes
  • the carbon nanotube bundles Refers to a portion where a plurality of carbon nanotubes (CNT) are concentrated.
  • the gate insulating layer may be embedded in the bundle of carbon nanotubes, thereby increasing the dielectric constant of the carbon nanotube bundle, thereby lowering the threshold voltage at which electrons may be emitted.
  • polycrystalline or amorphous carbon residues generated during deposition of carbon nanotubes having a single crystal structure may be ammonia (NH 3 ) or carbon tetrachloride.
  • a dry etching reaction gas comprising at least one of (CCl 4 ), carbon tetrafluoride (CF 4 ), and nitrogen trifluoride (NF 3 ) is alternately fed with the CNT synthesis source gas to remove polycrystalline / amorphous carbon residue.
  • Step S4 is a granulation process of the seed metal layer SEED.
  • a DC electric field is applied to the chamber CH while the substrate temperature is maintained at a temperature of 350 ° C. to 600 ° C. by supplying a current to the heater HT.
  • plasma energy in the chamber CH is 2W / cm 3 to 40. Apply at the W / cm 3 level.
  • the CNT synthesis raw material gas is not supplied into the chamber CH.
  • grains GR in which carbon nanotubes may be grown as single crystals, are formed in the seed metal layer SEED as shown in FIG. 4B.
  • the grains GR are close to each other with a grain boundary in between.
  • the surface of the grains GR has a molecular structure that can bond well with carbon atoms.
  • step S5 the CNT synthesis raw material gas is supplied to the DC PECVD equipment. Carbon atoms of the CNT synthesis source gas decomposed by the plasma energy are deposited on the grains GR of the seed metal layer SEED. As a result, in the step S5, carbon nanotubes (CNT) having a single crystal structure are vertically grown on the grains GR of the seed metal layer SEED. At the same time, undesired but inevitably carbon atoms on the seed metal layer (SEED) mismatch the atoms of the seed metal layer (SEED) in the process, so that polycrystalline or amorphous carbon residues on the seed metal layer (SEED) Is deposited.
  • CNT carbon nanotubes having a single crystal structure
  • Such polycrystalline / amorphous carbon residues act as a factor that hinders the growth of single crystal carbon nanotubes (CNT) at a low temperature of less than 600 °C.
  • the CNT synthesis source gas and the dry etching reaction gas are alternately supplied to the DC PECVD apparatus at a predetermined time interval, thereby alternately performing the deposition process of the carbon atoms and the dry etching process (S5 and S6).
  • the atomic deposition process and the dry etching process may be performed alternately at intervals of about 10 seconds.
  • the substrate temperature is maintained at 350 °C ⁇ 600 °C level and the plasma energy in the chamber (CH) is maintained at 2W / cm 3 ⁇ 40 W / cm 3 level. If the plasma energy is higher than 40 W / cm 3 , arc discharge occurs. If the plasma energy is lower than 2 W / cm 3 , carbon atoms are hardly decomposed in the CNT synthesis source gas, and particles generated by aggregation of the CNT synthesis source gas are generated. Particles may remain on the substrate.
  • step S6 polycrystalline / amorphous carbon residues having a weaker interatomic bonding force than the single crystal carbon nanotubes (CNT) deposited on the grains GR of the seed metal layer SEED are more easily removed by the dry etching reaction gas. It is decomposed and exhausted to the outside, and the single crystal carbon nanotubes remain on the seed metal layer (SEED).
  • Steps S5 and S6 are repeated until the height of the carbon nanotubes grown to single crystal reaches a desired target value as shown in FIG. 4C. (S5 to S7) When the single crystal carbon nanotubes grow by the target value, the process proceeds to the next step.
  • the method for synthesizing carbon nanotubes of the present invention is performed at a temperature of 600 ° C. or less by performing a seed metal granulation process of step S4 and a dry etching process to remove polycrystalline / amorphous carbon residues of step S6.
  • Carbon nanotubes with a single crystal structure can be grown vertically.
  • steps S1 to S4 are substantially the same as those of the first embodiment, and thus a detailed description thereof will be omitted.
  • the CNT synthesis source gas and the dry etching reaction gas are simultaneously introduced into the chamber CH of the DC PECVD apparatus at step S21.
  • the substrate temperature is maintained at 350 °C ⁇ 600 °C level and the plasma energy in the chamber (CH) is maintained at 2W / cm 3 ⁇ 40W / cm 3 level.
  • step S21 the CNT synthesis source gas is decomposed by plasma energy so that carbon atoms are deposited on the grain GR of the seed metal layer SEED so that single crystal carbon nanotubes are vertically grown on the grain GR, and the seed metal layer SEED is grown.
  • the polycrystalline / amorphous impurities deposited on the) react with the dry etching reaction gas to be decomposed and exhausted to the outside.
  • the process of step S21 is continued until the height of the carbon nanotubes grown as single crystal reaches a desired target value as shown in FIG. 4C. (S21 and S22) When the single crystal carbon nanotubes grow by the target value, the process proceeds to the next step.
  • the step S4 is performed.
  • Nickel silicide (NSI) is formed on the seed metal layer SEED as shown in 4c.
  • Grain (GR) of the nickel silicide (NSI) layer serves as a seed of single crystal carbon nanotubes.
  • the single crystal carbon nanotubes (CNTs) grow in a conical structure, electrons can be emitted even at relatively low voltages, resulting in higher electron emission efficiency and lower threshold voltages for emitting electrons than cylindrical carbon nanotubes.
  • titanium (Ti), tungsten (W), and tantalum (Ta) are used in addition to the silicon film as the diffusion barrier layer (BAR)
  • carbon nanotubes (CNT) having a single crystal structure are grown in a cylindrical structure as shown in FIG. Therefore, in consideration of electron emission efficiency and threshold voltage, silicon or a silicon compound is more preferable as the diffusion barrier layer (BAR).
  • the diffusion barrier layer is not limited to silicon or silicon compounds.
  • the lower plate structure includes carbon nanotubes formed by the above-described carbon nanotube synthesis method and may be implemented in various structures.
  • FIG. 7 is a plan view illustrating a portion of an electrode structure of a lower plate in a field emission display device according to an exemplary embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a cross-sectional structure of the lower plate cut along the line "I-I '" in FIG. 7.
  • the field emission display device of the present invention includes an upper plate and a lower plate facing each other with the electron emission space ESP in a vacuum state therebetween.
  • the upper and lower plates are hermetically sealed with a sealant with an electron emission space therebetween.
  • the degree of vacuum of the electron emission space ESP may be approximately 10 ⁇ 5 to 10 ⁇ 7 torr.
  • a plurality of gate holes GHALL is present in the pixel region PIX, and a carbon nanotube bundle including a plurality of carbon nanotubes CNTs is formed in each of the gate holes GHALL. Therefore, even if there are problems with some carbon nanotubes in the pixel region, the pixel defects hardly occur, so that the yield can be increased and the driving reliability can be improved.
  • the top plate includes an anode electrode AE formed on the upper substrate SUBSU and a phosphor PHOS covering the anode electrode AE.
  • a positive voltage of about 4 kV to 12 kV is applied to the anode AE. Since the top structure and its manufacturing method are substantially the same as the existing field emission display device, detailed description thereof will be omitted. Hereinafter, the lower plate structure and the manufacturing method thereof will be described.
  • the lower plate may include the cathode electrode CE, the diffusion barrier layer BAR, the seed metal layer SEED, the carbon nanotubes CNT, the gate insulation layer GI, and the gate electrode GE stacked on the lower substrate SUBSL. Include.
  • Each of the upper substrate SUBSU and the lower substrate SUBSL may be implemented as any one of a glass substrate, a ceramic substrate, a plastic substrate, and a metal substrate, which may be easily manufactured at a large area and manufactured at low cost.
  • Cathode bus lines CBL connecting the cathode electrodes CE and the cathode electrodes CE are formed on the lower substrate SUBSL, and molybdenum (Mo), aluminum (Al), copper (Cu), Chromium (Cr) or one or more metals thereof.
  • the seed metal layer SEED includes one of nickel (Ni) and iron (Fe).
  • a barrier metal layer (BAR) is formed between the cathode electrode CE and the seed metal layer SEED so that the seed metal is not diffused, for example, titanium (Ti), tungsten (W), and tantalum (Ta). At least one metal, or silicon (Si) or a silicon compound.
  • the gate electrode GE is formed on the insulating film GI.
  • the gate bus line GBL connecting the gate electrode GE and the gate electrode GE includes at least one metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof. And partially etched to form the gate hole GHALL.
  • Cathode bus lines CBL and gate bus lines GBL are orthogonal.
  • Carbon nanotubes (CNT) are vertically grown on the grain (GR) of the seed metal layer (SEED) through the above-described carbon nanotube synthesis method.
  • the carbon nanotubes (CNT) have a substantially single crystal structure and are vertically erected on the seed metal layer (SEED).
  • the carbon nanotubes CNT emit electrons when the voltage difference Vgc between the anode voltage and the cathode voltage is greater than or equal to the threshold voltage Vth.
  • the gate insulating layer GI includes an inorganic insulating material or an organic insulating material capable of spin coating or chemical vapor deposition.
  • the gate insulating layer G1 is formed between the cathode electrode CE and the gate electrode GE to insulate the electrodes CE and GE, and also covers the lower portion of the carbon nanotubes CNT to cover electrons. Lower the threshold voltage (Vth) for emitting.
  • the top of the carbon nanotubes CNT exposed above the gate insulating layer GI is gate-insulated by dry etching or ashing after forming the gate insulating layer GI.
  • the thickest portion of the layer GI is cut to be equal to or less than the surface of the gate insulating layer GI.
  • the gate insulating layer GI is etched to a predetermined depth in the gate hole GHALL from which the gate electrode GE is removed.
  • the predetermined depth is set to a depth of 20% to 60% of the thickest portion of the gate insulating layer GI. Accordingly, upper ends of the carbon nanotubes CNT are exposed in the gate hole GHALL formed through the etching process of the gate insulating layer GI.
  • the upper and lower portions thereof are covered by the gate insulating layer GI and thus are not exposed.
  • the electron emission threshold voltage of the carbon nanotubes CNT may be lowered. This is because when the gate insulating layer GI covers the carbon nanotubes CNT, the dielectric constant is increased at the portion where the carbon nanotube bundles are formed, thereby increasing the electric field strength applied to the carbon nanotubes CNT.
  • the dielectric constant is substantially the same at the portion where the carbon nanotube bundle is formed by the gate insulating layer GI covering the carbon nanotubes CNT and at the portion where the carbon nanotube bundle is not formed.
  • the gate insulating layer GI is buried in the gate hole GHALL to make the average dielectric constant of the carbon nanotube bundle portion substantially the same as the average dielectric constant of the carbon nanotube-free portion around the carbon nanotube bundle.
  • the gate insulating layer GI may be selected as an organic / inorganic insulating material having a dielectric constant of about 2 to about 8.
  • the dielectric constant of the portion where the carbon nanotube bundles are formed by the gate insulating layer GI and the dielectric constant of the portion without the carbon nanotube bundles are substantially equal to about 2 to 8.
  • the gate electrode GE of the present invention serves as a focus electrode for focusing the electron beam by applying a negative voltage instead of the electron extraction electrode.
  • electrons are emitted and accelerated into an electric field between the cathode electrode and the anode electrode.
  • the gate insulating layer GI is not formed in the gate hole GHALL.
  • the dielectric constant (vacuum dielectric constant) of the portion where the carbon nanotube bundles are formed is lower than that of the portion without the carbon nanotube bundles (the dielectric constant of the gate insulating layer), so that the electric field strength of the portion where the carbon nanotube bundles is formed is lowered.
  • the threshold voltage for electron emission is high due to the difference in dielectric constant between the bundle of carbon nanotubes and its surroundings. After withdrawing, electrons were accelerated toward the anode electrode by an electric field applied between the cathode electrode and the anode electrode.
  • the field emission display device of the present invention does not need a separate focus electrode because it can focus the electron beam toward the anode electrode AE by applying a negative voltage to the gate electrode GE.
  • the field emission display device of the present invention can express the gray level of the input image by controlling the electron emission amount according to the data voltage of the video data applied to the cathode electrode CE.
  • the threshold voltage Vth is 3 V / ⁇ m or less, and reaches a saturated emission condition at an electric field of about 5 V / ⁇ m.
  • a DC positive voltage (anode voltage) of about 4 to 12 kV is applied to the anode AE, carbon nanotubes ( The electric field applied to the CNT reaches the electron emission saturation region so that the phosphor PHOS emits light with maximum brightness.
  • a video data voltage (or cathode voltage) whose voltage varies depending on the gray value of the input image data is applied to the cathode electrode CE. Therefore, the field emission display device of the present invention can control the electric field applied to the carbon nanotubes CNT through the control of the cathode voltage, and as a result, can adjust the brightness of the phosphor PHOS to express the gray level of the input image. .
  • 9A through 9F are cross-sectional views illustrating a method of manufacturing a lower plate of the field emission display shown in FIG. 8.
  • At least one cathode metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof may be formed using a deposition process such as sputtering on a lower substrate SUBSL. Is deposited to a thickness of between 1000 mV and 4000 mV. Subsequently, the present invention applies a photoresist (PR) on the cathode metal and performs a first photolithography process including a series of first photo mask alignment, exposure, development, and etching processes. ) And the cathode bus line (CBL).
  • Mo molybdenum
  • Al aluminum
  • Cu copper
  • Cr chromium
  • the cathode metal is deposited to a thickness lower than 1000 ⁇ , the resistance of the cathode metal is increased and may be disconnected in the etching process. On the other hand, if the cathode metal is deposited thicker than 4000 ⁇ , the deposition time is excessively consumed, thus increasing the process time and increasing the stress of the substrate.
  • the present invention deposits a diffusion barrier material of at least one of titanium (Ti), tungsten (W), tantalum (Ta), silicon (Si) or a silicon compound using a deposition process such as sputtering to a thickness of 400 kPa to 4000 kPa.
  • a deposition process such as sputtering to a thickness of 400 kPa to 4000 kPa.
  • nickel (Ni) or iron (Fe) which is a seed metal, is subsequently deposited to a thickness of 50 kPa to 400 kPa. If the diffusion barrier material is deposited to a thickness of less than 400 microns, it can diffuse into the cathode metal during the process and cannot serve as a diffusion barrier layer of the seed metal.
  • the present invention provides a diffusion barrier layer (BAR) and a seed metal layer (SEED) through a second photolithography process including applying a photoresist (PR), second photo mask alignment, exposure, development, and etching.
  • BAR diffusion barrier layer
  • SEED seed metal layer
  • the diffusion barrier layer BAR and the seed metal layer SEED are defined in the pixel region PIX as illustrated in FIG. 9B.
  • the pattern in which the diffusion barrier layer BAR and the seed metal layer SEED are stacked is formed in the pixel region PIX including the gate holes GHALL and a peripheral region to be formed in a subsequent process.
  • the present invention provides the single crystal carbon on the grain (GR) of the seed metal layer (SEED) until the height of the single crystal carbon nanotubes (CNT) becomes between 2 ⁇ m and 20 ⁇ m using the aforementioned carbon nanotube synthesis methods. Nanotubes (CNT) are grown vertically.
  • the present invention coats an insulating material to a predetermined thickness on the lower substrate SUBSL to cover the single crystal carbon nanotubes CNT to form the gate insulating layer GI.
  • the insulating material coating method may coat an insulating material including inorganic or organic insulators such as silicon oxide, silicon nitride, and acrylic with a thickness of 0.2 ⁇ m to 10 ⁇ m by spin coating or chemical vapor deposition. The insulating material is cured through a curing process (Fig. 9C).
  • an O 2 plasma, dry etching, or ashing method may be used as shown in FIG. 9D. Ashing is used to completely remove the single crystal carbon nanotubes CNT protruding from the first gate insulating layer GI1.
  • silicon oxide, silicon nitride, acrylic, etc. may be formed by spin coating or chemical vapor deposition on the first gate insulating layer GI1 as shown in FIG. 9E so that the entire single crystal carbon nanotubes may be covered by the insulating layer.
  • the second gate insulating layer GI2 may be further formed by further coating an insulating material including an inorganic or organic insulator to a thickness of about 1000 ⁇ m to about 10 ⁇ m.
  • the process of additionally forming the second gate insulating layer GI2 may be omitted. In other embodiments described below, a process of additionally forming the second gate insulating layer GI2 may be included.
  • the present invention provides a gate insulating layer by depositing 1000 to 4000 microns of gate metal of at least one of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof using a deposition process such as sputtering.
  • the gate electrode GE is formed on the GI1 and GI12.
  • the present invention includes a series of processes including applying photoresist PR, aligning a third photo mask, exposing, developing, and etching to remove the gate electrode GE at the position where the gate hole GHALL is to be formed.
  • the gate metal is patterned through the photolithography process to form the gate electrode GE and the gate hole GHALL.
  • the gate insulating layer GI1 is exposed through the gate holes GHALL passing through the gate electrode GE as shown in FIG. 9F.
  • an upper end of the gate insulating layer GI1 exposed through the gate holes GHALL is etched to a depth of 0.1 ⁇ m or more and 5 ⁇ m or less, using the gate metal pattern as a mask.
  • Each of the GHALLs exposes the top of the carbon nanotubes (CNT).
  • the gate insulating layer GI1 has a thickness of about 0.2 ⁇ m in FIG. 9D
  • the upper end of the gate insulating layer GI1 in the gate hole GHALL is etched to a depth of 0.1 ⁇ m or less.
  • the gate insulating layer GI1 has a thickness of about 10 ⁇ m in FIG.
  • the upper end of the gate insulating layer GI1 in the gate hole GHALL is etched to a depth of 5 ⁇ m or less. Therefore, the upper end of the gate insulating layer GI1 under the gate hole GHALL is removed to a depth less than 1/2 of the thickness of the gate insulating layer GI1.
  • the threshold voltage increases.
  • the method of manufacturing the field emission display device according to the first exemplary embodiment of the present invention may complete the lower plate (or cathode plate) of the field emission display device using only three photolithography processes.
  • the carbon nanotubes CNT may be grown with the photoresist layer remaining on the seed metal layer SEED. This method is described in detail with reference to FIGS. 10A to 10C as follows.
  • FIG. 10A through 10C are cross-sectional views illustrating a method of growing carbon nanotubes in a state in which a photoresist layer remains on a seed metal layer in the method of manufacturing a bottom panel of the field emission display shown in FIG. 8.
  • a diffusion barrier material is deposited on the cathode electrode CE to a thickness of 400 ⁇ s to 4000 ⁇ s, as illustrated in FIG. 10A. Seed metal is deposited on the material to a thickness between 50 kPa and 400 kPa.
  • the present invention is subjected to a photoresist through a second photolithography process including a series of second photo mask alignment, exposure, development, and etching processes.
  • the pattern PR is formed, and portions other than the diffusion barrier layer BAR and the seed metal layer SEED under the pattern resist pattern PR are etched to form a diffusion barrier layer BAR in the pixel region PIX.
  • the seed metal layer SEED is defined.
  • the pattern of the diffusion barrier layer BAR and the seed metal layer SEED may be formed in a single pattern in the pixel region PIX by the second photo mask shape.
  • the present invention provides the single crystal carbon nanotubes using the above-described carbon nanotube synthesis methods in conjunction with FIGS. 2 to 4C while the photoresist pattern PR is covered on the seed metal layer SEED as shown in FIG. 10C.
  • Single crystal carbon nanotubes (CNT) are vertically grown on the grain (GR) of the seed metal layer (SEED) until the height of the (CNT) is between 2 ⁇ m and 20 ⁇ m. Processes after the growth process of carbon nanotubes (CNT) are substantially the same as the processes of FIGS. 9D to 9F, and thus a detailed description thereof will be omitted.
  • the photoresist PR pattern is burned at the process temperature of the DC PECVD process and the photoresist is applied.
  • the carbon component of (PR) acts as a growth catalyst for carbon nanotubes (CNT), thereby lowering the growth temperature of the single crystal carbon nanotubes (CNT) and increasing the growth rate.
  • materials other than carbon in the photoresist PR are decomposed and exhausted out of the chamber of the DC PECVD.
  • the diffusion barrier layer BAR and the seed metal layer SEED are patterned in the pixel region PIX without patterning the gate hole.
  • carbon nanotubes (CNT) are grown on the entire surface in the pixel region, and there is no need to align the gate hole (GHALL) with the carbon nanotube bundles.
  • FIG. 11 is a cross-sectional view illustrating a bottom plate cross-sectional structure of a field emission display device according to a second exemplary embodiment of the present invention.
  • the diffusion barrier layer BAR and the seed metal layer remain only in the gate hole GHALL and the seed metal layer SEED. (SEED) is patterned. Since other features are substantially the same as the first embodiment described above, detailed description thereof will be omitted.
  • 12A through 12F are cross-sectional views illustrating a method of manufacturing a bottom plate of the field emission display shown in FIG. 11.
  • the shape of the second photo mask is different from that of the first embodiment in the patterning process of the diffusion barrier layer BAR and the seed metal layer SEED. It is substantially the same as the embodiment.
  • the present invention provides a thickness of 1000 to 4000 mm of a cathode metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof on the lower substrate SUBSL.
  • a cathode metal of molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), or an alloy thereof on the lower substrate SUBSL.
  • the cathode electrode CE and the cathode bus line CBL are patterned through a first photolithography process.
  • the present invention is to deposit a diffusion barrier material of at least one of titanium (Ti), tungsten (W), tantalum (Ta), silicon (Si), or a silicon compound as shown in Figure 12b and 12c to a thickness of 400 ⁇ 4000 ⁇
  • a seed metal such as nickel (Ni) or iron (Fe) is subsequently deposited to a thickness between 50 kPa and 400 kPa.
  • the present invention provides a diffusion barrier layer (BAR) and a seed metal layer (SEED) through a second photolithography process including applying a photoresist (PR), second photo mask alignment, exposure, development, and etching. Batch patterning.
  • the diffusion barrier layer BAR and the seed metal layer SEED remain only in the gate hole GHALL, and the rest of the rest is removed. Therefore, the pattern in which the diffusion barrier layer BAR and the seed metal layer SEED are stacked is formed only under each of the gate holes GHALL to be formed in a subsequent process.
  • the first gate insulating layer GI1 is formed, and the single crystal carbon nanotubes CNT are formed as the seed metal layer (CNT) as shown in FIG. 12F by using the above-described carbon nanotube synthesis methods.
  • the seed metal layer CNT
  • FIG. 12F Vertical growth on the grain GR of SEED). Carbon nanotubes CNT grow only in the gate hole GHALL.
  • the present invention includes a process of forming a gate electrode GE including a gate hole GHALL by patterning a gate metal using a third photolithography process.
  • 12A to 12F may complete the lower plate of the field emission display device using only three photolithography processes.
  • the carbon nanotubes CNT may be grown with the photoresist layer remaining on the seed metal layer SEED. This method is described in detail with reference to FIGS. 13A to 13C as follows.
  • FIGS. 13A to 13C are cross-sectional views illustrating a method of growing carbon nanotubes in a state in which a photoresist layer remains on a seed metal layer SEED in the method of manufacturing a bottom panel of the field emission display shown in FIG. 11.
  • the remaining photoresist PR may serve as a catalyst for promoting growth of carbon nanotubes (CNT).
  • a diffusion barrier material is deposited on the cathode electrode CE to a thickness between 400 ⁇ s and 4000 ⁇ s, as shown in FIG. 13A, and the diffusion barrier is performed. Seed metal is deposited on the material to a thickness between 50 kPa and 400 kPa. Subsequently, after the photoresist is applied onto the seed metal layer SEED as shown in FIG. 13B, the present invention uses a second photolithography process including a series of second photo mask alignment, exposure, development, and etching processes.
  • a pattern is formed, and the volcanic barrier layer and the seed metal layer except for the diffusion barrier layer (BAR) and the seed metal layer (SEED) under the photoresist pattern are collectively etched to form the diffusion barrier layer (BAR) and the seed metal layer (in the pixel region).
  • Pattern SEED the pattern of the diffusion barrier layer BAR and the seed metal layer SEED may remain only at the gate hole position to be formed in a subsequent process by the second photo mask shape. Thus, the diffusion barrier layer and the seed metal layer are separated into many in the pixel region.
  • the heights of the single crystal carbon nanotubes (CNT) are 2 ⁇ m to ⁇ using the above-described carbon nanotube synthesis methods.
  • Single crystal carbon nanotubes (CNT) are vertically grown on the grain (GR) of the seed metal layer (SEED) until the height is between 20 ⁇ m.
  • the carbon nanotubes CNT are grown only in the gate hole GHALL formed in a subsequent process according to the pattern of the seed metal layer SEED. Since the processes after the growth process of the carbon nanotubes (CNT) are substantially the same as those of FIGS. 12D to 12F, a detailed description thereof will be omitted.
  • 14 and 15 are scanning electron microscope (Scanning Electron Microscope, SEM) images showing single crystal carbon nanotubes grown in a conical structure as a result of the carbon nanotube synthesis method as shown in FIG. 3.
  • 15 is an enlarged image of a part of the image of FIG. 14.
  • the substrate used in this experiment was selected as Samsung Corning's glass substrate, which is widely used as a substrate for TFT LCD.
  • a photoresist PR is formed on a substrate such as a cathode electrode CE, a diffusion barrier layer (BAR) containing silicon (Si), a seed metal layer (SEED) containing nickel (Ni), and a gate insulating film (GI).
  • a substrate such as a cathode electrode CE, a diffusion barrier layer (BAR) containing silicon (Si), a seed metal layer (SEED) containing nickel (Ni), and a gate insulating film (GI).
  • the method of manufacturing the field emission display device of the present invention described above can manufacture the bottom plate of the field emission display device using the equipment of the TFT LCD production line, the field emission display device can be produced through the TFT LCD production line without additional equipment investment. have.
  • the present invention proceeds the carbon nanotube growth process while removing polycrystalline / amorphous carbons acting as a blocking element of the single crystal carbon nanotubes (CNT), so that the single crystal carbon nanotubes are stably at a low temperature below 600 ° C. CNT) can be grown.
  • CNT single crystal carbon nanotubes
  • the carbon nanotubes may be embedded in the insulating layer to lower the threshold voltage, thereby emitting electrons at a low voltage, and by applying a negative voltage to the gate electrode, the electrons may be focused without a separate focus electrode. Furthermore, as shown in FIGS. 14 and 15, since the carbon nanotubes (CNT) having a single crystal structure are grown in a conical cone shape that becomes sharper toward the top, the electron emission efficiency may be increased to lower the threshold voltage.
  • the manufacturing method of the field emission display device of the present invention can manufacture the bottom plate of the field emission display device using only three photo processes using the equipment of the TFT LCD production line, which can significantly lower the equipment investment cost and the bottom plate manufacturing cost.
  • the mass production of the emission display device is increased to enable mass production.
  • the spacer is a structure that maintains the electron emission space ESP formed by the vacuum space gap Gap between the upper plate and the lower plate, and has a great influence on the performance and lifespan of the field emission display device FED.
  • the spacer material must have a mechanical strength that can withstand the pressure difference between the internal vacuum pressure of the display panel and the external atmospheric pressure of the display panel and has an insulation strength that can withstand the anode voltage.
  • the spacers must be manufactured in a precise structure that does not invade the effective opening surface in the pixels of the display panel and have a proper volume resistance so as not to cause electron beam distortion.
  • the spacer of the present invention will be described in detail.
  • the top plate includes the anode electrode AE formed on the upper substrate SUBSU, the phosphors covering the anode electrode AE (PHOS (R), PHOS (G), PHOS (B)), and a black matrix. (BM) and the like.
  • the lower plate includes a cathode electrode CE, an electron emission source, and the like formed on the lower substrate SUBSL. Since the lower plate structure and its manufacturing method are substantially the same as in the above-described embodiment, a detailed description thereof will be omitted.
  • the spacer SP is manufactured based on a glass substrate or a ceramic substrate to maintain a vacuum space gap between the upper and lower plates.
  • the spacer SP is patterned in a mesh shape in which opening holes 10 exposing the lower pixel areas PIX are disposed in a matrix form.
  • the spacer SP may be bonded to the upper substrate SUBSU and the lower substrate SUBSL through the glass frit FR.
  • the top surface of the barrier rib of the spacer SP overlaps the black matrix BM, and the bottom surface of the barrier rib of the spacer SP overlaps the metal bus line BUS.
  • the metal bus line BUS includes a cathode bus line CBL and a gate bus line GBL as shown in FIG. 7.
  • a spacer is manufactured by processing a glass substrate or a ceramic substrate in a mesh form using a photolithography process and an anisotropic etching process.
  • Anisotropic etching methods are widely used in microelectromechanical systems (MEMS) process technology.
  • the glass substrate may be a 0.7 mm thick glass substrate widely used as a substrate of a flat panel display panel such as a TFT LCD.
  • the substrate material can be shared.
  • the ceramic substrate may be a ceramic substrate based on alumina (Al 2 O 3 ).
  • the pixels of the field emission display device may include red (R), green (G), and blue (B) subpixels as shown in FIGS. 18A to 18C.
  • the spacer SP is manufactured in a mesh structure in which the opening holes 10 are arranged in a matrix form.
  • the opening holes 10 of the spacer SP are partitioned with the partition wall therebetween.
  • the partition wall of the spacer SP overlaps the black matrix BM of the upper plate and the metal bus line BUS of the lower plate.
  • the openings 10 of the spacer SP may be partitioned in units of subpixels R, G, and B, as shown in FIG. 18A.
  • the openings 10 of the spacer SP may be partitioned in pixel units including RGB subpixels as shown in FIG. 18B.
  • 18A and 18B, Px and Py represent the horizontal and vertical pitches of the pixel.
  • the openings 10 of the spacer SP may be divided into two or more pixel units as shown in FIG. 18C.
  • the manufacturing process of the field emission display device includes an exhaust process of exhausting internal gas existing between the upper and lower plates after joining the upper and lower plates in order to maintain an appropriate degree of vacuum in the display panel.
  • the spacer SP may include grooves 12 formed in the partition walls in both directions (x and y directions) as shown in FIG. 19A so that exhaust of the internal gas may be smoothed in the exhaust process.
  • the grooves 12 pass through the partition walls of the spacer SP in the exhaust process to form an exhaust path.
  • Such grooves 12 may be formed in partition walls in two directions (x and y directions) orthogonal to each other as shown in FIG. 19B.
  • a photo mask (PM) is applied thereon.
  • the substrate GLS may be a glass substrate or a ceramic substrate.
  • the photo mask PM includes a light transmitting portion facing the opening hole 10 of the spacer SP and a light blocking portion facing the partition portion of the spacer SP.
  • the photo mask PM may be selected as a half tone mask.
  • the halftone mask includes a light transmitting portion facing the opening hole 10 of the spacer SP, a light blocking portion facing the partition wall portion of the spacer SP, and a halftone transmitting portion facing the exhaust groove 12.
  • the photoresist PR is exposed through the photomask PM and then developed to leave the photoresist pattern PRP on the substrate GLS.
  • the substrate GLS is etched by using an anisotropic etching method.
  • an anisotropic etching method a dry etching method such as a plasma etching method, or an anisotropic wet etching method may be applied.
  • reactive gases capable of etching the substrate GLS include HF 6 , NF 3 , HCl 4 , and HNO 3 .
  • an etchant capable of etching the substrate GLS includes an HF solution and a BHF solution.
  • the wet etching method may apply a known anisotropic wet etching method, and may also apply the wet etching method of FIGS. 22 and 23 newly developed by the applicant of the present application.
  • the etching ratio of the thickness direction (or vertical direction) of the substrate GLS is higher than that of the surface direction (or horizontal direction) of the substrate GLS. For this reason, the substrate GLS is etched more vertically at portions other than the photoresist pattern PRP in the anisotropic etching process.
  • the photoresist pattern PRP is removed in the strip process (S34).
  • step S36 In the step S36 in which the spacer SP is bonded to the upper plate and the lower plate, the degree of vacuum is reduced. It may be carried out in a vacuum chamber on the order of 10 -5 to 10 -7 torr. The vacuum chamber is heated to approximately 400 ° C. to 500 ° C., which is the temperature at which the glass frit can be sintered.
  • the present invention aligns the spacer SP with the upper plate and the lower plate such that the alignment key formed on the spacer SP coincides with an alignment key formed on at least one of the upper plate and the lower plate coated with glass frit. .
  • the upper plate and the lower plate are loaded and fixed in the heated vacuum chamber, and then maintained for a predetermined time, the glass frit is sintered to firmly bond the spacer SP to the upper plate and the lower plate.
  • the present invention facilitates the development and selection of a glass frit for vacuum sealing by using the same glass substrate or ceramic substrate as the upper and lower substrates as the spacer material.
  • the present invention manufactures a spacer using a MEMS process technology or a wet etching technique, it is possible to accurately manufacture a high-definition spacer SP having an aperture hole 10 of 50,000 ⁇ m 2 or less at low cost.
  • FIG. 22 is a cross-sectional view illustrating an example of an anisotropic wet etching method.
  • the manufacturing method of this spacer is processed by the wet etching apparatus as shown in FIG.
  • the anisotropic wet etching method of the present invention applies a laser beam to the substrate GLS in an exposed portion (opening portion) not covered by the photoresist pattern PRP.
  • Micropores IH penetrating the substrate GLS are formed by irradiating or using a mechanical processing method or a conventional photolithography process and an etching method.
  • the fine holes IH have a diameter smaller than the opening holes (10 in FIGS. 7 and 8) of the finished spacer SP.
  • the present invention aligns the nozzle NZ to the fine hole IH and injects the etchant ETC to the fine hole IH through the nozzle NZ.
  • the etchant ETC injected into the fine holes IH flows down through the fine holes IH and is discharged to the outside to etch the sidewall of the fine holes IH to enlarge the size of the fine holes IH.
  • the etchant ETC is simultaneously sprayed into a plurality of neighboring micropores IH. 22 and 23, the nozzle NZ is represented with a smaller size than actually.
  • the photoresist pattern PRP protects the substrate GLS from the etchant to define the size and shape of the opening 10 exposed to the etchant ETC. .
  • the photoresist pattern PRP is removed in the strip process. The completed spacer SP is bonded to the upper plate and the lower plate which are already manufactured through glass frit powder.
  • the etchant (ETC) is recovered through the fine hole (IH) to the recovery vessel (TNK) with the substrate particles etched, as shown in Figure 23 after the foreign matter is removed through the filter (FIL) through the circulation pipe (CIR) It is supplied to the nozzle NZ and recycled. Substrate particles caught in the filter FIL may be supplied to the collector COL and recycled to manufacture the substrate. Accordingly, the etching system as shown in FIG. 23 may minimize material waste and implement an eco-friendly spacer manufacturing process.
  • the present invention can stably grow single crystal carbon nanotubes (CNT) using carbon nanotubes used as an electron emission source in a field emission display device, and embeds carbon nanotubes in an insulating layer to lower a threshold voltage and a cathode electrode and a seed metal layer. By forming a diffusion barrier layer therebetween, it is possible to stably prevent the seed metal from diffusing into the other metal and disappearing.
  • CNT single crystal carbon nanotubes

Landscapes

  • Engineering & Computer Science (AREA)
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  • Cold Cathode And The Manufacture (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

본 발명은 전계방출 표시장치와 그 제조방법에 관한 것으로, 그 하판은 기판 상에 형성되는 캐소드전극; 상기 캐소드전극 상에 형성되는 확산 차단층; 상기 확산 차단층 상에 형성되는 씨드 금속층; 상기 씨드 금속층의 그레인들 상에서 단결정으로 성장된 탄소나노튜브들; 상기 탄소나노튜브들을 덮도록 상기 캐소드전극, 상기 확산 차단층, 및 상기 씨드 금속층이 형성된 기판 상에 형성되는 게이트 절연층; 및 상기 게이트 절연층 상에 형성된 게이트전극을 포함한다.

Description

전계방출 표시장치와 그 제조방법
본 발명은 전자 방출원으로 작용하는 탄소나노튜브(Carbon Nano Tube, CNT)를 포함한 전계방출 표시장치와 그 제조방법에 관한 것이다.
전계방출 표시장치(FED)는 캐소드 전극 위에 일정한 간격으로 배열된 전자 방출원(Field Emitter)과 게이트전극 사이에 전기장을 형성하여 전자 방출원으로부터 전자의 방출을 제어하고, 이 전자를 애노드 전극 상의 형광물질에 충돌시킴으로써 화상을 표시한다.
탄소나노튜브(CNT)는 일함수(Work function)가 매우 낮고, 날카로운(Sharpness) 구조를 갖기 때문에 전계방출 표시장치의 전자 방출원으로 검토되어 왔다. 탄소나노튜브 합성 방법은 전기방전법(arc-discharge), 레이저증착법(laser vaporization), 열분해법(pyrolysis) 등이 있고, 이러한 방법은 탄소나노튜브를 합성한 후에 고순도를 얻기 위하여 복잡한 정제과정을 거쳐야 하고 구조 제어와 수직 성장이 어렵다. 최근에는 탄소나노튜브를 수직배향으로 합성할 수 있는 화학기상증착법(Chemical Vapor Deposition, CVD)이 개발되고 있다. CVD법은 열 CVD법, DC 플라즈마 CVD법, RF 플라즈마 CVD법, 마이크로파 플라즈마 CVD법으로 구분할 수 있다. 지금까지 알려진 CVD 법에서도 600℃ 이하의 저온에서 탄소나노튜브를 안정한 구조로 탄소나노튜브를 합성하기가 어렵기 때문에 표시장치에서 주로 사용되는 저가의 유리 기판 상에서 안정된 구조의 탄소나노튜브를 성장시킬 수 없었다.
본 발명은 저온에서 단결정 구조의 탄소나노튜브를 안정적으로 수직 성장시킬 수 있고, 탄소나노튜브로부터 전자가 방출되게 하는 문턱전압을 낮출 수 있는 구조의 전계방출 표시장치와 그 제조방법을 제공한다.
본 발명의 전계방출 표시장치는 상부 기판 상에 형성된 애노드 전극과 형광체를 포함한 상판, 진공 공간 갭을 사이에 두고 상기 상판과 대향하고 하부기판 상에 형성된 다수의 박막 패턴을 포함하는 하판, 및 상기 상판과 상기 하판 사이에 배치되어 상기 진공 공간 갭을 유지하는 스페이서를 포함한다.
상기 하판은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함하여 기판 상에 형성되는 캐소드전극; 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 실리콘(Si), 실리콘 화합물 중 어느 하나 또는 그 혼합물을 포함하여 상기 캐소드전극 상에 형성되는 확산 차단층; 니켈(Ni)과 철(Fe) 중 어느 하나로 상기 확산 차단층 상에 형성되고 입상화된 그레인들을 포함하는 씨드 금속층; 상기 씨드 금속층의 그레인들 상에서 단결정으로 성장된 탄소나노튜브들; 상기 탄소나노튜브들을 덮도록 상기 캐소드전극, 상기 확산 차단층, 및 상기 씨드 금속층이 형성된 기판 상에 형성되는 게이트 절연층; 및 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나의 이상의 금속을 포함하여 상기 게이트 절연층 상에 형성된 게이트전극을 포함한다. 상기 게이트홀을 통해 상기 탄소나노튜브들의 상단이 노출된다.
상기 하판의 제조방법은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함한 캐소드전극을 기판 상에 형성하고 상기 캐소드전극을 패터닝하는 단계; 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 실리콘(Si), 실리콘 화합물 중 어느 하나 또는 그 혼합물을 포함한 확산 차단층을 상기 캐소드전극 상에 형성하고, 니켈(Ni)과 철(Fe) 중 어느 하나를 포함한 씨드 금속층을 상기 확산 차단층 상에 형성하는 단계; 상기 확산 차단층과 상기 씨드 금속층을 패터닝하는 단계; 상기 캐소드전극, 상기 확산 차단층 및 상기 씨드 금속층을 포함한 상기 기판을 DC PECVD 장비의 챔버 내에 투입하고 상기 기판의 온도를 350℃ ~ 600℃ 의 온도로 가열하고 상기 챔버 내에 플라즈마 에너지를 2W/cm3 ~ 40W/cm3 수준으로 인가하여 상기 씨드 금속층에 입상화된 그레인들을 형성하는 단계; 상기 기판의 온도를 350℃ ~ 600℃ 의 온도로 유지하고 상기 챔버 내에 플라즈마 에너지를 2W/cm3 ~ 40W/cm3 수준으로 유지한 상태에서 탄화 수소를 포함한 CNT 합성 원료 가스와, 암모니아(NH3), 사염화탄소(CCl4), 사불화탄소(CF4), 및 삼불화질소(NF3) 중 적어도 어느 하나를 포함한 건식 식각 반응 가스를 상기 챔버 내에 공급하여 상기 씨드 금속층의 그레인들 상에 탄소나노튜브들을 단결정 구조로 성장시키는 단계; 상기 캐소드전극, 상기 확산 차단층, 및 상기 씨드 금속층이 형성된 기판 상에 유기 절연물질과 무기 절연물질 중 어느 하나를 포함한 게이트 절연층을 형성하여 상기 탄소나노튜브들을 상기 게이트 절연층으로 매립하는 단계; 및 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함한 게이트전극을 상기 게이트 절연층 상에 형성하고, 상기 게이트전극을 패터닝하여 상기 탄소나노튜브들의 최상단이 노출되는 게이트홀을 형성하는 단계를 포함한다.
본 발명은 단결정 탄소나노튜브(CNT)의 방해 요소로 작용하는 다결정/비정질 탄소들을 제거하면서 탄소나노튜브 성장 공정을 진행하므로 600℃ 이하의 저온에서도 안정적으로 단결정 탄소나노튜브(CNT)를 성장시킬 수 있다.
본 발명은 탄소나노튜브들을 절연층에 매립하여 문턱전압을 낮추고 캐소드전극과 씨드 금속층 사이에 확산 차단층을 형성함으로써 씨드 금속이 다른 금속으로 확산되어 사라지는 현상을 방지하여 탄소나노튜브들의 성장을 안정적으로 수행할 수 있다. 또한, 본 발명은 단결정 구조의 탄소나노튜브들(CNT)을 상단으로 갈수록 뾰족해지는 원추형 콘(Cone) 형태로 성장시킴으로써 전자 방출 효율을 높여 문턱 전압을 더 낮출 수 있다.
본 발명은 단결정 탄소나노튜브의 성장 온도를 더 낮추기 위하여 통상 실시 하는 결정화 예비 과정으로서 입상화(Granulation)와 전술한 포토레지스트(PR)을 잔류 시켜 분해한 상태에서 단결정 탄소나노튜브(CNT)를 성장시킴으로써, 포토레지스트의 촉매 효과로 인하여 더 낮은 온도에서 단결정 탄소나노튜브를 빠르게 성장시킬 수 있다.
본 발명의 전계방출 표시장치의 제조방법은 TFT LCD 생산 라인의 장비들을 이용하여 전계방출 표시장치의 하판을 제조할 수 있이므로 추가 장비 투자 없이 TFT LCD 생산라인을 통해 전계방출 표시장치를 생산할 수 있다.
본 발명은 포토리소그래피공정과 식각 방법을 이용하여 유리기판과 세라믹기판 중 어느 하나를 메쉬 형태로 패터닝함으로써 스페이서를 제작한다. 그 결과, 본 발명은 안정된 구조를 가지며 제조가 쉽고 저가의 전계방출 표시장치용 스페이서를 제작할 수 있다.
본 발명은 탄소나노튜브들에서 상단 아래 부분들은 게이트 절연층에 의해 덮여 있어 노출되지 않는다. 이렇게 게이트 절연층으로 탄소나노튜브들(CNT)의 일부를 매립하면 탄소나노튜브의 전자 방출 문턱전압을 낮출 수 있다. 그 결과, 이렇게 문턱전압이 낮아지게 되면, 전자를 인출하기 위한 별도의 전극이 필요 없다.
도 1은 DC PECVD 장비를 개략적으로 보여 주는 단면도이다.
도 2는 본 발명의 실시예에 따른 탄소나노튜브 합성 방법을 단계적으로 보여 주는 흐름도이다.
도 3은 본 발명의 다른 실시예에 따른 탄소나노튜브 합성 방법을 단계적으로 보여 주는 흐름도이다.
도 4a 내지 도 4c는 탄소나노튜브의 성장 과정을 단계적으로 보여 주는 단면도들이다.
도 5는 단결정 탄소나노튜브가 원통형 구조로 성장되는 예를 보여 주는 사시도이다.
도 6은 단결정 탄소나노튜브가 원추형 구조로 성장되는 예를 보여 주는 사시도이다.
도 7은 본 발명의 실시예에 따른 전계방출 표시장치에서 하판의 전극 구조 일부를 보여 주는 평면도이다.
도 8은 도 7에서 선 "I-I'"을 따라 절취하여 본 발명의 제1 실시예에 따른 전계방출 표시장치의 단면 구조를 보여 주는 단면도이다.
도 9a 내지 도 9f는 도 8에 도시된 전계방출 표시장치의 하판 제조방법을 단계적으로 보여 주는 단면도들이다.
도 10a 내지 도 10c는 도 8에 도시된 전계방출 표시장치의 하판 제조방법에서 포토레지스트층이 씨드 금속층 상에 잔류된 상태에서 탄소나노튜브들을 성장시키는 방법을 단계적으로 보여 주는 단면도들이다.
도 11은 도 7에서 선 "I-I'"을 따라 절취하여 본 발명의 제2 실시예에 따른 전계방출 표시장치의 하판 단면 구조를 보여 주는 단면도이다.
도 12a 내지 도 12f는 도 11에 도시된 전계방출 표시장치의 하판 제조방법을 단계적으로 보여 주는 단면도들이다.
도 13a 내지 도 13c는 도 11에 도시된 전계방출 표시장치의 하판 제조방법에서 포토레지스트층이 씨드 금속층 상에 잔류된 상태에서 탄소나노튜브들을 성장시키는 방법을 단계적으로 보여 주는 단면도들이다.
도 14 및 도 15는 도 3과 같은 탄소나노튜브 합성 방법의 실험 결과로서 원추형 구조로 성장된 단결정 탄소나노튜브들을 보여 주는 주사전자현미경(Scaning Electron Microscope, SEM) 이미지이다.
도 16은 본 발명의 실시예에 따른 전계방출 표시장치에서 상판, 하판 및 스페이서를 분해하여 보여 주는 단면도이다.
도 17은 도 16에서 상판, 하판 및 스페이서를 분해하여 보여 주는 사시도이다.
도 18a 내지 도 18c는 본 발명의 실시예에 따른 스페이서의 다양한 구조를 보여 주는 평면도들이다.
도 19a 및 도 19b는 본 발명의 실시예에 따른 스페이서에 형성된 배기로를 보여 주는 도면들이다.
도 20은 본 발명의 실시예에 따른 스페이서의 제조 방법을 보여 주는 흐름도이다.
도 21은 도 20에 도시된 스페이서의 제조 방법을 보여 주는 단면도이다.
도 22는 본 발명의 실시예에 따른 스페이서의 제조 방법에 적용될 수 있는 비등방성 습식 식각 방법의 일예를 보여 주는 단면도이다.
도 23은 도 22에 도시된 비등방성 습식 식각 방법을 처리하는 장치를 보여 주는 도면이다.
본 발명의 전계방출 표시장치는 상부 기판 상에 형성된 애노드 전극과 형광체를 포함한 상판, 진공 공간 갭을 사이에 두고 상기 상판과 대향하고 하부기판 상에 형성된 다수의 박막 패턴을 포함하는 하판, 및 상기 상판과 상기 하판 사이에 배치되어 상기 진공 공간 갭을 유지하는 스페이서를 포함한다.
상기 하판은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함하여 기판 상에 형성되는 캐소드전극; 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 실리콘(Si), 실리콘 화합물 중 어느 하나 또는 그 혼합물을 포함하여 상기 캐소드전극 상에 형성되는 확산 차단층; 니켈(Ni)과 철(Fe) 중 어느 하나로 상기 확산 차단층 상에 형성되고 입상화된 그레인들을 포함하는 씨드 금속층; 상기 씨드 금속층의 그레인들 상에서 단결정으로 성장된 탄소나노튜브들; 상기 탄소나노튜브들을 덮도록 상기 캐소드전극, 상기 확산 차단층, 및 상기 씨드 금속층이 형성된 기판 상에 형성되는 게이트 절연층; 및 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함하여 상기 게이트 절연층 상에 형성된 게이트전극을 포함한다. 상기 게이트홀을 통해 상기 탄소나노튜브들의 상단이 노출된다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명은 TFT LCD 생산라인에서도 적용하고 있는 PECVD 장비를 개조한 DC PECVD를 이용하여 탄소나노튜브들(CNT)을 수직 성장시킬 수 있다. 한편, 기존의 RF PECVD 공정으로 탄소나노튜브들(CNT)을 성장시키면 챔버 내에서 전기장의 극성이 주기적으로 반전된다. 그 결과, 기존의 RF PECVD 공정으로 탄소나노튜브들(CNT)을 성장시키면 탄소나노튜브들(CNT)이 수직으로 곧게 성장되지 않고 나선 형태 또는 꼬인 형태로 성장하여 문턱전압이 높아지고 전자 방출 효율이 떨어진다.
본 발명은 도 1과 같은 DC PECVD 장비를 이용하여 600℃ 이하의 온도에서 유리 기판, 플라스틱 기판, 금속 기판 중 어느 한 기판 상에 탄소나노튜브(CNT)를 수직 성장시킨다. DC PECVD 장비는 DC 전계를 챔버 내에 인가하기 위한 양극(PE) 및 음극(NE), 기판의 온도를 높이기 위한 히터(HT), 반응 가스를 주입하기 위한 반응 가스 공급부 등을 포함한다. 기판(SUBSL)은 음극판(NE)에 놓여진다.
DC PECVD 장비는 히터(HT)에 전류를 공급하여 350℃ ~ 600℃ 정도로 기판(SUBSL)을 가열하고 이러한 열 에너지의 분위기에서 챔버(CH) 내에 직류(DC) 전계를 인가하여 플라즈마 에너지를 발생한다. DC PECVD 장비는 기판(SUBSL)을 가열하여 기판(SUBSL) 상에 형성된 씨드 금속을 결정화한 후에, 탄화 수소 계열의 CNT 합성 원료 가스와, 다결정/비정질 탄소 찌꺼기를 건식 식각하기 위한 건식 식각 반응 가스를 교대로 공급하거나 그 가스들을 동시에 챔버(CH) 내로 공급하여 단결정 구조의 탄소나노튜브(CNT)를 기판(SUBSL)으로부터 수직으로 성장시킨다.
이러한 탄소나노튜브의 합성 방법을 도 2 내지 도 4c를 결부하여 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 탄소나노튜브 합성 방법을 단계적으로 보여 주는 흐름도이다.
도 2, 및 도 4a 내지 도 4c를 참조하면, 본 발명은 도 4c와 같이 기판(SUBSL) 상에 캐소드 금속을 증착한 후에 그 캐소드 금속을 패터닝하여 캐소드 전극(CE)을 기판(SUBSL) 상에 형성한 후에, 확산 차단 물질과 씨드 금속을 순차적으로 형성한 후에 그 확산 차단 물질과 씨드 금속을 일괄 패터닝하여 확산 차단층(BAR)과 씨드 금속층(SEED)을 형성한다.(S1~S3) 확산 차단 물질과 씨드 금속이 일괄 패터닝 되므로 도 2에서 S2 및 S3 단계는 실질적으로 동시에 진행된다.
기판(SUBSL)은 대면적으로 제조하기가 용이하고 저가로 제작할 수 있는 유리 기판, 플라스틱 기판, 금속 기판 중 어느 하나로 선택할 수 있다. 캐소드 금속은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 그들 합금 중에서 하나 이상의 금속을 포함하고, 대략 1000 Å ~ 4000 Å 사이의 두께로 기판(SUBSL) 상에 형성된다. 씨드 금속은 니켈(Ni), 철(Fe) 또는 그 합금 중에서 하나 이상의 금속을 포함하고, 50 Å ~ 400 Å 사이의 두께로 확산 차단 물질 상에 형성된다.
확산 차단 물질은 캐소드 금속과 씨드 금속 사이에 형성되어 씨드 금속이 확산되지 않은 금속 예를 들어, 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 중 하나 이상의 금속 또는 그들의 합금, 또는 실리콘(Si)이나 실리콘 화합물을 포함하고, 대략 400 Å ~ 4000 Å 사이의 두께로 캐소드 금속 상에 형성된다. 확산 차단 물질로서 실리콘이나 그 화합물을 사용하면, 확산 차단 물질의 두께는 대략 400 Å ~ 2000 Å 정도가 적당하다. 한편, 씨드 금속이 확산 차단 물질 없이 캐소드 금속과 직접 접촉되면 씨드 금속의 원자들이 캐소드 금속으로 확산되어 탄소나노튜브(CNT)의 성장 공정 시간이 길어지면 씨드 금속이 거의 남지 않게 될 수 있다.
본 발명의 제조 방법은 600℃ 이하의 온도에서 탄소나노튜브(CNT)를 기판(SUBSL) 상에 성장시키기 위하여, 소정의 온도로 기판을 가열하여 캐소드 금속을 결정화환 후에, C2H2, C4H4, CxHy 등과 같은 탄화 수소 계열의 CNT 합성 원료 가스를 챔버 내에 공급하여 씨드 금속층(SEED) 상에 단결정 구조의 탄소나노튜브 다발을 수직으로 성장시킨다.(S4) 탄소나노튜브 다발은 다수의 탄소나노튜브들(CNT)이 밀집된 부분을 의미한다. 후술하는 바와 같이 탄소나노튜브 다발에는 게이트 절연층이 매립되어 종래 기술에 비하여 유전율 값이 상승하여 전자 방출이 가능한 문턱전압을 낮출 수 있다.
본 발명은 600℃ 이하의 온도에서 탄소나노튜브(CNT)를 기판(SUBSL) 상에 성장시키기 위하여, 단결정 구조의 탄소나노튜브 증착 시에 발생되는 다결정 또는 비정질 탄소 찌꺼기를 암모니아(NH3), 사염화탄소(CCl4), 사불화탄소(CF4), 및 삼불화질소(NF3) 중 적어도 어느 하나를 포함한 건식 식각 반응 가스를 CNT 합성 원료 가스와 교대로 공급하여 다결정/비정질 탄소 찌꺼기를 제거한다.(S5~S7)
S4 단계는 씨드 금속층(SEED)의 입상화(granulation) 공정이다. S4 단계는 히터(HT)에 전류를 공급하여 기판 온도를 350℃ ~ 600℃ 수준으로 유지한 상태에서 DC 전계를 챔버(CH) 내에 인가하여 챔버(CH) 내에 플라즈마 에너지를 2W/cm3 ~ 40 W/cm3 수준으로 인가한다. S4 단계에서 CNT 합성 원료 가스는 챔버(CH) 내로 공급되지 않는다. S4 단계에서, 씨드 금속층(SEED)에는 재결정화 과정에서 도 4b와 같이 탄소나노튜브가 단결정으로 성장될 수 있는 그레인들(Grain, GR)이 형성된다. 그레인들(GR)은 결정립 경계(Grain boundary)를 사이에 두고 서로 근접한다. 그레인들(GR)의 표면은 탄소 원자들과 잘 결합될 수 있는 분자 구조를 갖게 된다.
S5 단계에서, DC PECVD 장비에 CNT 합성 원료 가스가 공급된다. 플라즈마 에너지에 의해 분해된 CNT 합성 원료 가스의 탄소 원자는 씨드 금속층(SEED)의 그레인(GR) 상에 증착된다. 그 결과, S5 단계에서 씨드 금속층(SEED)의 그레인(GR) 상에서 단결정 구조의 탄소나노튜브(CNT)가 수직으로 성장된다. 이와 동시에, 원치 않지만 공정 상에서 필연적으로 씨드 금속층(SEED) 상에 탄소 원자들이 씨드 금속층(SEED)의 원자들과 부정합을 일으켜 다결정(Polycrystalline) 또는 비정질(Amorphous) 탄소 찌꺼기가 씨드 금속층(SEED) 상에 증착된다. 이러한 다결정/비정질 탄소 찌꺼기는 600℃ 이하의 저온에서 단결정 탄소나노튜브(CNT)의 성장을 방해하는 요소로 작용한다. 본 발명은 CNT 합성 원료 가스와 건식 식각 반응 가스를 DC PECVD 장비에 소정 시간차를 두고 교대로 공급하여 탄소 원자의 증착 공정과 건식 식각 공정을 교대로 실시한다.(S5 및 S6) 예를 들어, 탄소 원자의 증착 공정과 건식 식각 공정은 대략 10 초 정도의 간격으로 교대로 실시될 수 있다.
S4 ~ S7 단계에서 기판 온도는 350℃ ~ 600℃ 수준으로 유지되고 챔버(CH) 내의 플라즈마 에너지는 2W/cm3 ~ 40 W/cm3 수준으로 유지된다. 플라즈마 에너지가 40 W/cm3 보다 높으면 아크(Arc) 방전이 일어나게 되고, 플라즈마 에너지가 2W/cm3 보다 낮으면 CNT 합성 원료 가스에서 탄소 원자가 잘 분해되지 않고 CNT 합성 원료 가스의 응집으로 생성된 파티클(particle)이 기판 상에 잔류될 수 있다.
S6 단계의 건식 식각 공정에서, 씨드 금속층(SEED)의 그레인(GR) 상에 증착된 단결정 탄소나노튜브(CNT)에 비하여 원자간 결합력이 약한 다결정/비정질 탄소 찌꺼기가 건식 식각 반응 가스에 의해 더 쉽게 분해되어 외부로 배기되고 단결정 탄소나노튜브는 씨드 금속층(SEED) 상에서 잔류된다.
S5 및 S6 단계는 도 4c와 같이 단결정으로 성장되는 탄소나노튜브의 높이가 원하는 목표치에 도달할 때까지 반복된다.(S5~S7) 단결정 탄소나노튜브가 목표치만큼 성장하면, 후속 공정으로 이행된다.
이상에서 살펴 본 바와 같이, 본 발명의 탄소나노튜브 합성 방법은 S4 단계의 씨드 금속 입상화 공정과, S6 단계의 다결정/비정질 탄소 찌꺼기를 제거하기 위한 건식 식각 공정을 실시함으로써 600 ℃ 이하의 온도에서 단결정 구조의 탄소나노튜브를 수직 성장시킬 수 있다.
도 3은 본 발명의 제2 실시예에 따른 탄소나노튜브 합성 방법을 단계적으로 보여 주는 흐름도이다. 본 발명의 제2 실시예에 따른 탄소나노튜브 합성 방법에서 S1~S4 단계는 전술한 제1 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
본 발명의 제2 실시예에 따른 탄소나노튜브 합성 방법은 S4 단계 이후에 S21 단계에서 CNT 합성 원료 가스와 건식 식각 반응 가스를 DC PECVD 장비의 챔버(CH) 내에 동시에 투입한다. S4 ~ S22 단계에서 기판 온도는 350℃ ~ 600 ℃ 수준으로 유지되고 챔버(CH) 내의 플라즈마 에너지는 2W/cm3 ~ 40W/cm3 수준으로 유지된다.
S21 단계에서, CNT 합성 원료 가스는 플라즈마 에너지에 의해 분해되어 탄소 원자들이 씨드 금속층(SEED)의 그레인(GR) 상에서 증착되어 그레인(GR) 상에서 단결정 탄소나노튜브가 수직 성장됨과 동시에, 씨드 금속층(SEED) 상에 퇴적된 다결정/비정질 분순물이 건식 식각 반응 가스와 반응하여 분해되어 외부로 배기된다. 도 4c와 같이 단결정으로 성장되는 탄소나노튜브의 높이가 원하는 목표치에 도달할 때까지 S21 단계의 공정이 지속된다.(S21 및 S22) 단결정 탄소나노튜브가 목표치만큼 성장하면, 후속 공정으로 이행된다.
본 발명의 제2 실시예에 따른 탄소나노튜브 합성 방법은 S21 및 S22 단계와 같이 단결정 탄소나노튜브 성장과 다결정/비정질 탄소 찌꺼기의 제거가 동시에 처리되므로 전술한 제1 실시예에 비하여, 공정 시간을 단축시킬 수 있다.
제1 및 제2 실시예 각각에서 확산 차단층(BAR)으로서 실리콘이나 실리콘 화합물을 사용하고 씨드 금속층(SEED)으로서 니켈 층을 형성하여 S4 단계를 실시하면, 니켈과 그 하부의 실리콘이 반응하여 도 4c와 같이 씨드 금속층(SEED)에 니켈실리사이드(Nickelsilicide, NSI)가 형성된다. 니켈실리사이드(NSI) 층의 그레인(GR)은 단결정 탄소나노튜브의 씨드로 작용한다. 니켈실리사이드(NSI) 상에서 단결정 탄소나노튜브가 성장하면, 그 단결정 탄소나노튜브(CNT)는 도 6과 같이 원추형 구조로 씨드 금속층(SEED) 상에 수직으로 성장된다. 이렇게 단결정 탄소나노튜브(CNT)가 원추형 구조로 성장하면 비교적 낮은 전압에서도 전자가 방출될 수 있으므로 원통형 탄소나노튜브에 비하여 전자 방출 효율이 더 높고 전자를 방출시키기 위한 문턱 전압이 낮아진다. 확산 차단층(BAR)으로서 실리콘 막 이외에 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta)을 사용하면, 단결정 구조의 탄소나노튜브(CNT)가 도 5와 같이 원통형 구조로 성장된다. 따라서, 전자 방출 효율과 문턱 전압을 고려할 때, 확산 차단층(BAR)으로서 실리콘이나 실리콘 화합물이 더 바람직하다. 한편, 확산 차단층(BAR)으로서, 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 실리콘이나 실리콘 화합물 중 어느 것을 적용하더라도 씨드 금속이 캐소드 금속으로 확산되는 현상을 방지할 수 있으므로 확산 차단층(BAR)은 실리콘이나 실리콘 화합물에 한정되지 않는다는 것에 주의하여야 한다.
탄소나노튜브(CNT) 성장 이후의 후속 공정(도 2의 S8, 도 3의 S23)을 포함한 전계방출 표시장치의 하판 제조방법에 대하여 설명하기로 한다. 본 발명의 전계방출 표시장치에서 하판 구조는 전술한 탄소나노튜브 합성 방법으로 형성된 탄소나노튜브를 포함하고 다양한 구조로 구현될 수 있다.
도 7은 본 발명의 실시예에 따른 전계방출 표시장치에서 하판의 전극 구조 일부를 보여 주는 평면도이다. 도 8은 도 7에서 선 "I-I'"을 따라 절취한 하판의 단면 구조를 보여 주는 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 전계방출 표시장치는 진공 상태의 전자방출공간(ESP)을 사이에 두고 대향하는 상판 및 하판을 포함한다. 상판과 하판은 전자방출공간을 사이에 두고 밀봉제(Sealant)로 기밀 봉지된다. 전자방출공간(ESP)의 진공도는 대략 10-5 ~ 10-7 torr 일 수 있다.
픽셀 영역(PIX) 내에는 다수의 게이트홀(GHALL)이 존재하며, 그 게이트홀들(GHALL) 각각에 다수의 탄소나노튜브들(CNT)을 포함하는 탄소나노튜브 다발이 형성되어 있다. 따라서, 본 발명은 픽셀 영역 내에서 일부 탄소나노튜브에 문제가 있더라도 화소 불량이 거의 발생되지 않으므로 수율을 높일 수 있고 구동의 신뢰성을 높일 수 있다.
상판은 상부 기판(SUBSU)에 형성된 애노드전극(AE), 애노드전극(AE)을 덮는 형광체(PHOS)를 포함한다. 애노드전극(AE)에는 대략 4 kV ~ 12 kV 정도의 양의 전압이 인가된다. 상판 구조와 그 제조방법은 기존의 전계방출 표시장치와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. 이하에서, 하판 구조와 그 제조 방법에 대하여 설명하기로 한다.
하판은 하부 기판(SUBSL)에 적층된 캐소드전극(CE), 확산 차단층(BAR), 씨드 금속층(SEED), 탄소나노튜브(CNT), 게이트 절연층(GI), 게이트전극(GE) 등을 포함한다. 상부 기판(SUBSU)과 하부 기판(SUBSL) 각각은 대면적으로 제조하기가 용이하고 저가로 제작할 수 있는 유리 기판, 세라믹 기판, 플라스틱 기판, 금속 기판 중 어느 하나로 구현될 수 있다.
캐소드전극들(CE)과 그 캐소드전극들(CE)을 연결하는 캐소드 버스 라인들(CBL)은 하부 기판(SUBSL) 상에 형성되고, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 그들 합금 중에서 하나 이상의 금속을 포함한다. 씨드 금속층(SEED)은 니켈(Ni), 철(Fe) 중 어느 하나를 포함한다. 확산 차단층(Barrier metal, BAR)은 캐소드전극(CE)과 씨드 금속층(SEED) 사이에 형성되어 씨드 금속이 확산되지 않은 금속 예를 들어, 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 중 하나 이상의 금속, 또는 실리콘(Si)이나 실리콘 화합물을 포함한다.
게이트전극(GE)은 절연막(GI) 상에 형성된다. 게이트전극(GE)과 그 게이트전극(GE)을 연결하는 게이트 버스 라인(GBL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 그들 합금 중에서 하나 이상의 금속을 포함하고, 게이트홀(GHALL)이 형성되도록 부분적으로 식각된다. 캐소드 버스 라인들(CBL)과 게이트 버스 라인들(GBL)은 직교한다.
탄소나노튜브들(CNT)은 전술한 탄소나노튜브 합성 방법을 통해 씨드 금속층(SEED)의 그레인(GR) 상에 수직 성장된다. 이 탄소나노튜브들(CNT)은 실질적으로 단결정 구조를 가지며, 씨드 금속층(SEED) 상에서 수직으로 세워진다. 탄소나노튜브들(CNT)은 애노드전압과 캐소드전압의 전압차(Vgc)가 문턱전압(Vth) 이상일 때 전자를 방출한다.
게이트 절연층(GI)은 스핀 코팅 또는 화학적 기상 증착이 가능한 무기 절연물질 또는 유기 절연물질을 포함한다. 게이트 절연층(G1)은 캐소드전극(CE)과 게이트전극(GE) 사이에 형성되어 그 전극들(CE, GE)을 절연시키고 또한, 탄소나노튜브들(CNT)의 최상단 아래 부분을 덮어 전자를 방출시키기 위한 문턱전압(Vth)을 낮춘다.
게이트 절연층(GI)의 위로 노출된 탄소 나노튜브들(CNT)의 최상단은 게이트 절연층(GI) 형성 후에, 드라이 에칭(Dry Etching) 또는 에싱(Ashing)등의 방법을 통해 그 높이가 게이트 절연층(GI)의 가장 두꺼운 부분에서 그 게이트 절연층(GI)의 표면과 같거나 그 이하가 되도록 절단된다.
게이트 절연층(GI)은 게이트전극(GE)이 형성된 이후에 게이트전극(GE)이 제거된 게이트홀(GHALL) 내에서 그 상면이 소정 깊이로 식각된다. 상기 소정 깊이는 게이트 절연층(GI)의 가장 두꺼운 부분 대비 20% ~ 60 % 의 깊이로 설정된다. 따라서, 게이트 절연층(GI)의 식각 공정을 통해 형성된 게이트홀(GHALL) 내에서 탄소나노튜브들(CNT)의 상단이 노출된다.
탄소나노튜브들(CNT)에서 상단 아래 부분들은 게이트 절연층(GI)에 의해 덮여 있어 노출되지 않는다. 이렇게 게이트 절연층(GI)으로 탄소나노튜브들(CNT)의 일부를 매립하면 탄소나노튜브(CNT)의 전자 방출 문턱전압을 낮출 수 있다. 이는 게이트 절연층(GI)이 탄소나노튜브들(CNT)을 덮으면 탄소나노튜브 다발이 형성된 부분에서 유전율이 높아져 탄소나노튜브들(CNT)에 인가되는 전계 강도를 높일 수 있기 때문이다. 탄소나노튜브들(CNT)을 덮은 게이트 절연층(GI)에 의해 탄소나노튜브 다발이 형성된 부분과 그렇지 않은 부분에서 유전율이 실질적으로 동일하게 된다.
이를 상세히 하면, 게이트 절연층(GI)은 게이트홀(GHALL) 내에 매립되어 탄소나노튜브 다발 부분의 평균 유전율을 탄소나노튜브 다발 주변에서 탄소나노튜브들이 없는 부분의 평균 유전율과 실질적으로 동일하게 한다. 예를 들어, 게이트 절연층(GI)은 유전율이 2~8 정도인 유/무기 절연 물질로 선택될 수 있다. 이 경우에, 게이트 절연층(GI)에 의해 탄소나노튜브 다발이 형성된 부분의 유전율과, 탄소나노튜브 다발이 없는 부분의 유전율은 2~8 정도로 실질적으로 동일하게 된다.
게이트홀(GHALL) 내에 게이트 절연층(GI)이 매립되면, 상판과 하판 사이에 인가되는 전계 강도가 탄소나노튜브 다발이 형성된 부분과 그렇지 않은 부분에서 균일하게 되므로 전자 방출을 위한 문턱 전압이 낮아진다. 이렇게 문턱전압이 낮아지게 되면, 전자를 인출하기 위한 별도의 전극이 필요 없다. 따라서, 본 발명의 게이트전극(GE)은 전자 인출 전극이 아니라 음의 전압이 인가되어 전자빔을 집속(focus)하는 포커스 전극 역할을 한다. 본 발명에서 전자는 캐소드전극과 애노드전극 사이의 전계로 방출되고 가속된다.
종래 기술에서는 게이트 절연층(GI)이 게이트홀(GHALL)에 형성되지 않았다. 이 경우에, 탄소나노튜브 다발이 형성된 부분의 유전율(진공 유전율)이 탄소나노튜브 다발이 없는 부분의 유전율(게이트 절연층의 유전율)보다 낮아져서 탄소나노튜브 다발이 형성된 부분의 전계 강도가 낮아진다. 이로 인하여, 종래 기술에서는 탄소나노튜브 다발 주변에서 유전율이 높기 때문에 전계가 탄소나노튜브 다발 주변으로 집중하는 전계 왜곡 현상이 나타난다. 따라서, 종래 기술에서는 탄소나노튜브 다발과 그 주변의 유전율 차로 인하여 전자 방출을 위한 문턱 전압이 높고 그 결과, 게이트전극에 양전압을 인가하여 캐소드전극과 게이트전극 사이의 전계로 전자를 전자 방출원으로부터 인출시킨 후에, 캐소드전극과 애노드전극 사이에 인가되는 전계로 전자를 애노드전극 쪽으로 가속시켰다.
전술한 바와 같이, 본 발명의 전계방출 표시장치는 게이트전극(GE)에 음 전압을 인가하여 애노드전극(AE) 쪽으로 향하는 전자빔을 집속할 수 있으므로 별도의 포커스 전극을 필요로 하지 않는다. 본 발명의 전계방출 표시장치는 캐소드전극(CE)에 인가되는 비디오 데이터의 데이터전압에 따라 전자 방출양을 제어하여 입력 영상의 계조를 표현할 수 있다.
본 발명의 전계방출 표시장치에서 문턱전압(Vth)은 3 V/μm 이하이고, 5 V/μm 정도의 전계에서 포화 방출 조건에 도달한다. 애노드전극(AE)과 캐소드전극(CE) 사이의 간격을 0.5mm~2mm 로 설정하고, 애노드전극(AE)에 4~12 kV 정도의 직류 양전압(애노드 전압)을 인가하면 탄소나노튜브들(CNT)에 인가되는 전계는 전자 방출 포화 영역에 도달하게 되어 형광체(PHOS)는 최대 밝기로 발광한다. 게이트전극(GE)에는 전자빔의 집속을 위한 0V 이하의 음 전압 예를 들어 -50V ~ 0V 사이의 직류 전압이 인가된다. 캐소드전극(CE)에는 입력 영상 데이터의 계조값에 따라 전압이 달라지는 비디오 데이터 전압(또는 캐소드전압)이 인가된다. 따라서, 본 발명의 전계방출 표시장치는 캐소드전압의 제어를 통해 탄소나노튜브들(CNT)에 인가되는 전계를 제어하고 그 결과, 형광체(PHOS)의 밝기를 조절하여 입력 영상의 계조를 표현할 수 있다.
도 9a 내지 도 9f는 도 8에 도시된 전계방출 표시장치의 하판 제조방법을 단계적으로 보여 주는 단면도들이다.
본 발명은 도 9a와 같이, 하부 기판(SUBSL) 상에 스퍼터링과 같은 증착 공정을 이용하여 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 그들 합금 중 하나 이상의 캐소드 금속을 1000Å~4000Å 사이의 두께로 증착한다. 이어서, 본 발명은 캐소드 금속 위에 포토레지스트(Photoresist, PR)를 도포하고 제1 포토 마스크 정렬, 노광, 현상, 식각의 일련의 과정을 포함한 제1 포토리소그래피 공정(photolithography)을 실시하여 캐소드전극(CE)과 캐소드 버스 라인(CBL)을 패터닝한다. 캐소드 금속이 1000Å 보다 낮은 두께로 증착되면 캐소드 금속의 저항이 커지고 식각 공정에서 단선될 수 있다. 반면에, 캐소드 금속이 4000Å 보다 두껍게 증착되면 증착 시간이 과도하게 소비되어 공정시간을 길게 하고 기판의 스트레스(stress)를 높일 수 있다.
이어서, 본 발명은 스퍼터링과 같은 증착 공정을 이용하여 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 실리콘(Si) 또는 실리콘 화합물 중 하나 이상의 확산 차단 물질을 400Å ~ 4000Å 사이의 두께로 증착한 후에, 연이어 씨드 금속인 니켈(Ni)이나 철(Fe)을 50Å ~ 400Å 사이의 두께로 증착한다. 확산 차단 물질이 400Å 보다 낮은 두께로 증착되면 공정 중에 캐소드 금속 내로 확산되어 씨드 금속의 확산 차단층 역할을 할 수 없다. 반면에, 확산 차단 금속이 4000Å 보다 두껍게 증착되면 확산 차단층의 평탄도가 나빠지고 공정시간이 과도하게 길어진다. 씨드 금속이 50Å 보다 낮은 두께로 증착되면 공정 중에 씨드 금속이 확산 차단층과 캐소드 금속 내로 확산되어 탄소나노튜브들(CNT)이 안정되게 성장할 수 없고, 씨드 금속이 400Å 보다 두껍게 증착되면 탄소나노튜브들(CNT)이 원하는 설계치 직경으로 성장될 수 없다. 그 다음, 본 발명은 포토레지스트(PR) 도포, 제2 포토 마스크 정렬, 노광, 현상, 식각의 일련의 과정을 포함한 제2 포토리소그래피 공정을 통해 확산 차단층(BAR)과 씨드 금속층(SEED)을 일괄 패터닝하여 도 9b와 같이 픽셀 영역(PIX) 내에서 확산 차단층(BAR)과 씨드 금속층(SEED)을 정의한다. 확산 차단층(BAR)과 씨드 금속층(SEED)이 적층된 패턴은 후속 공정에서 형성될 게이트홀들(GHALL)과 그 주변 영역을 포함한 픽셀 영역(PIX)에 형성된다.
이어서, 본 발명은 전술한 탄소나노튜브 합성 방법들을 이용하여 단결정 탄소나노튜브들(CNT)의 높이가 2μm ~ 20μm 사이의 높이가 될 때까지 씨드 금속층(SEED)의 그레인(GR) 상에 단결정 탄소나노튜브들(CNT)을 수직 성장시킨다.
이어서, 본 발명은 게이트 절연층(GI)을 형성하기 위하여 단결정 탄소나노튜브들(CNT)을 덮도록 하부 기판(SUBSL) 상에 절연물질을 소정 두께로 코팅한다. 절연물질 코팅 방법은 스핀 코팅 또는 화학적 기상 성장법 등으로 산화 실리콘, 질화 실리콘, 아크릴 등의 무기 또는 유기 절연물을 포함한 절연물질을 0.2μm ~ 10μm 사이의 두께로 코팅할 수 있다. 그 절연물질은 경화 공정을 거쳐 경화된다(도 9c).
이어서, 본 발명은 캐소드전극(CE)과 게이트전극(GE)이 탄소나노튜브들(CNT)을 통해 단락(short circuit)되지 않도록 도 9d와 같이 O2 플라즈마, 드라이 에칭(Dry Etching) 또는 애싱(Ashing) 공정을 이용하여 제1 게이트 절연층(GI1) 위로 돌출된 단결정 탄소나노튜브들(CNT)을 완전히 제거한다.
본 발명은 단결정 탄소나노튜브들 전체가 절연층에 의해 덮여질 수 있도록 도 9e와 같이 제1 게이트 절연층(GI1) 상에 스핀 코팅, 또는 화학적 기상 증착 방법으로 산화 실리콘, 질화 실리콘, 아크릴 등의 무기 또는 유기 절연물을 포함한 절연물질을 1000Å ~ 10μm 정도의 두께로 추가 코팅하여 제2 게이트 절연층(GI2)을 추가로 형성할 수 있다. 제2 게이트 절연층(GI2)을 추가로 형성하는 공정은 생략될 수도 있다. 후술하는 다른 실시예들에서도 제2 게이트 절연층(GI2)을 추가로 형성하는 공정이 포함될 수 있다.
이어서, 본 발명은 스퍼터링과 같은 증착 공정을 이용하여 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 그들 합금 중 하나 이상의 게이트 금속을 1000Å ~ 4000Å 증착하여 게이트 절연층(GI1, GI12) 상에 게이트전극(GE)을 형성한다. 그 다음, 본 발명은 게이트홀(GHALL)이 형성될 위치에서 게이트전극(GE)을 제거하기 위하여 포토레지스트(PR) 도포, 제3 포토 마스크 정렬, 노광, 현상, 식각의 일련의 과정을 포함한 제3 포토리소그래피 공정을 통해 게이트 금속을 패터닝하여 게이트 전극(GE)과 게이트홀(GHALL)을 형성한다. 그 결과, 도 9f와 같이 게이트 전극(GE)을 관통하는 게이트홀들(GHALL)을 통해 게이트 절연층(GI1)이 노출된다.
마지막으로, 본 발명은 도 9f와 같이 게이트 금속 패턴을 마스크로 하여 게이트홀들(GHALL)을 통해 노출된 게이트 절연층(GI1)의 상단을 0.1 μm 이상 5 μm 이하의 깊이로 식각하여, 게이트홀들(GHALL) 각각에서 탄소나노튜브들(CNT)의 상단을 노출시킨다. 게이트 절연층(GI1)이 도 9d에서 0.2 μm 정도의 두께일 때, 게이트홀(GHALL) 내에서 게이트 절연층(GI1)의 상단은 0.1 μm 이하의 깊이로 식각된다. 게이트 절연층(GI1)이 도 9d에서 10 μm 정도의 두께일 때, 게이트홀(GHALL) 내에서 게이트 절연층(GI1)의 상단은 5μm 이하의 깊이로 식각된다. 따라서, 게이트홀(GHALL) 아래에서 게이트 절연층(GI1)의 상단이 게이트 절연층(GI1)의 두께 대비 1/2 이하의 깊이로 제거된다. 게이트홀(GHALL)에서 게이트 절연층(GI1)이 너무 깊게 식각되면 문턱전압이 높아진다.
이상에서 살펴 본 바와 같이, 본 발명의 제1 실시예에 따른 전계방출 표시장치의 제조방법은 3 차례의 포토리소그래피 공정만으로 전계방출표시장치의 하판(또는 캐소드판)을 완성할 수 있다.
도 9b 및 도 9c의 공정에서, 탄소나노튜브들(CNT)은 포토레지스트층이 씨드 금속층(SEED) 상에 잔류된 상태에서 성장될 수 있다. 이 방법을 도 10a 내지 도 10c를 결부하여 상세히 설명하면 다음과 같다.
도 10a 내지 도 10c는 도 8에 도시된 전계방출 표시장치의 하판 제조방법에서 포토레지스트층이 씨드 금속층 상에 잔류된 상태에서 탄소나노튜브들을 성장시키는 방법을 단계적으로 보여 주는 단면도들이다.
하부 기판(SUBSL) 상에 증착된 캐소드 금속이 제1 포토리소그래피 공정을 통해 패터닝된 후에 도 10a와 같이 캐소드 전극(CE) 상에 확산 차단 물질이 400Å ~ 4000Å 사이의 두께로 증착되고, 그 확산 차단 물질 상에 씨드 금속이 50Å ~ 400Å 사이의 두께로 증착된다.
이어서, 본 발명은 도 10b와 같이, 포토레지스트를 씨드 금속층(SEED) 상에 도포한 후에, 제2 포토 마스크 정렬, 노광, 현상, 식각의 일련의 과정을 포함한 제2 포토리소그래피 공정을 통해 포토레지스트 패턴(PR)을 형성하고, 그 패터레지스트 패턴(PR) 아래의 확산 차단층(BAR)과 씨드 금속층(SEED)을 제외한 나머지 부분을 식각하여 픽셀 영역(PIX) 내에서 확산 차단층(BAR)과 씨드 금속층(SEED)을 정의한다. 여기서, 제2 포토 마스크 형상에 의해 확산 차단층(BAR)과 씨드 금속층(SEED)의 패턴은 픽셀 영역(PIX) 내에서 단일 패턴으로 형성된다.
이어서, 본 발명은 도 10c와 같이 포토레지스트 패턴(PR)이 씨드 금속층(SEED) 상에 덮여진 상태에서 도 2 내지 도 4c를 결부하여 전술한 탄소나노튜브 합성 방법들을 이용하여 단결정 탄소나노튜브들(CNT)의 높이가 2μm ~ 20μm 사이의 높이가 될 때까지 씨드 금속층(SEED)의 그레인(GR) 상에 단결정 탄소나노튜브들(CNT)을 수직 성장시킨다. 탄소나노튜브들(CNT)의 성장 공정 이후의 공정들은 도 9d 내지 도 9f의 공정들과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
도 10a 내지 도 10c와 같이 포토레지스트 패턴(PR)이 씨드 금속층(SEED) 상에 덮여진 상태에서 DC PECVD 공정을 적용하면, DC PECVD 공정의 공정 온도에서 포토레지스트(PR) 패턴이 태워지고 포토레지스트(PR)의 탄소 성분이 탄소나노튜브들(CNT)의 성장 촉매로 작용하여 단결정 탄소나노튜브들(CNT)의 성장 온도를 더 낮추고 성장 속도를 빠르게 할 수 있다. 350℃ ~ 600℃의 온도에서, 포토레지스트(PR)의 탄소 이외의 다른 물질들은 분해되어 DC PECVD의 챔버 외부로 배기된다.
도 9a 내지 도 10c와 같은 전계방출 표시장치의 하판 제조방법은 확산 차단층(BAR)과 씨드 금속층(SEED)을 게이트홀 단위로 패터닝하지 않고 픽셀 영역(PIX) 단위로 패터닝한다. 그 결과, 탄소나노튜브들(CNT)이 픽셀 영역 내의 전면에 성장되고, 게이트홀(GHALL)을 탄소나노튜브 다발과 얼라인(align)할 필요가 없다.
도 11은 본 발명의 제2 실시예에 따른 전계방출 표시장치의 하판 단면 구조를 보여 주는 단면도이다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 전계방출 표시장치는 게이트홀(GHALL)에서만 확산 차단층(BAR)과 씨드 금속층(SEED)이 잔류하도록 확산 차단층(BAR)과 씨드 금속층(SEED)이 패터닝된다. 이 이외의 다른 특징들은 전술한 제1 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
도 12a 내지 도 12f는 도 11에 도시된 전계방출 표시장치의 하판 제조방법을 단계적으로 보여 주는 단면도들이다.
본 발명의 제2 실시예에 따른 전계방출 표시장치와 그 제조방법은 확산 차단층(BAR)과 씨드 금속층(SEED)의 패터닝 공정에서 제2 포토 마스크의 형상이 제1 실시예와 다를 뿐 전술한 실시예와 실질적으로 동일하다.
도 12a와 같이, 본 발명은 하부 기판(SUBSL) 상에 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 그들 합금 중 하나 이상의 캐소드 금속을 1000Å~4000Å 사이의 두께로 증착하고, 제1 포토리소그래피 공정을 통해 캐소드전극(CE)과 캐소드 버스 라인(CBL)을 패터닝한다.
이어서, 본 발명은 도 12b 및 도 12c와 같이 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 실리콘(Si) 또는 실리콘 화합물 중 하나 이상의 확산 차단 물질을 400Å ~ 4000Å 사이의 두께로 증착 한 후에, 연이어 니켈(Ni)이나 철(Fe)과 같은 씨드 금속을 50Å ~ 400Å 사이의 두께로 증착한다. 그 다음, 본 발명은 포토레지스트(PR) 도포, 제2 포토 마스크 정렬, 노광, 현상, 식각의 일련의 과정을 포함한 제2 포토리소그래피 공정을 통해 확산 차단층(BAR)과 씨드 금속층(SEED)을 일괄 패터닝한다. 이 패터닝 공정에서 확산 차단층(BAR)과 씨드 금속층(SEED)은 게이트홀(GHALL)에서만 잔류하고 그 외 나머지 부분이 제거된다. 따라서, 확산 차단층(BAR)과 씨드 금속층(SEED)이 적층된 패턴은 후속 공정에서 형성될 게이트홀들(GHALL) 각각의 아래에만 형성된다.
이어서, 본 발명은 도 12d 및 도 12e와 같이 제1 게이트 절연층(GI1)을 형성하고, 전술한 탄소나노튜브 합성 방법들을 이용하여 도 12f와 같이 단결정 탄소나노튜브들(CNT)을 씨드 금속층(SEED)의 그레인(GR) 상에 수직 성장시킨다. 탄소나노튜브들(CNT)은 게이트홀(GHALL) 내에서만 성장한다.
마지막으로, 본 발명은 제3 포토리소그래피 공정을 이용하여 게이트금속을 패터닝하여 게이트홀(GHALL)을 포함한 게이트전극(GE)을 형성하는 공정을 포함한다.
도 12a 내지 도 12f의 공정은 3 차례의 포토리소그래피 공정만으로 전계방출표시장치의 하판을 완성할 수 있다.
도 12b 및 도 12c의 공정에서, 탄소나노튜브들(CNT)은 포토레지스트층이 씨드 금속층(SEED) 상에 잔류된 상태에서 성장될 수 있다. 이 방법을 도 13a 내지 도 13c를 결부하여 상세히 설명하면 다음과 같다.
도 13a 내지 도 13c는 도 11에 도시된 전계방출 표시장치의 하판 제조방법에서 포토레지스트층이 씨드 금속층(SEED) 상에 잔류된 상태에서 탄소나노튜브들을 성장시키는 방법을 단계적으로 보여 주는 단면도들이다. 잔류한 포토레지스트(PR)는 탄소나노튜브들(CNT)의 성장을 촉진하는 촉매 역할을 할 수 있다.
하부 기판(SUBSL) 상에 증착된 캐소드 금속이 제1 포토리소그래피 공정을 통해 패터닝된 후에 도 13a와 같이 캐소드 전극(CE) 상에 확산 차단 물질이 400Å ~ 4000Å 사이의 두께로 증착되고, 그 확산 차단 물질 상에 씨드 금속이 50Å ~ 400Å 사이의 두께로 증착된다. 이어서, 본 발명은 도 13b와 같이, 포토레지스트를 씨드 금속층(SEED) 상에 도포한 후에, 제2 포토 마스크 정렬, 노광, 현상, 식각의 일련의 과정을 포함한 제2 포토리소그래피 공정을 통해 포토레지스트 패턴을 형성하고, 그 포토레지스트 패턴 아래의 확산 차단층(BAR)과 씨드 금속층(SEED)을 제외한 나머지 화산 차단층과 씨드 금속층을 일괄 식각하여 픽셀 영역 내에서 확산 차단층(BAR)과 씨드 금속층(SEED)을 패터닝한다. 여기서, 제2 포토 마스크 형상에 의해 확산 차단층(BAR)과 씨드 금속층(SEED)의 패턴은 후속 공정에서 형성될 게이트홀 위치에서만 잔류한다. 따라서, 확산 차단층과 씨드 금속층은 픽셀 영역 내에서 다수로 분리된다.
이어서, 본 발명은 도 13c와 같이 포토레지스트 패턴(PR)이 씨드 금속층(SEED) 상에 덮여진 상태에서 전술한 탄소나노튜브 합성 방법들을 이용하여 단결정 탄소나노튜브들(CNT)의 높이가 2μm ~ 20μm 사이의 높이가 될 때까지 씨드 금속층(SEED)의 그레인(GR) 상에 단결정 탄소나노튜브들(CNT)을 수직 성장시킨다. 탄소나노튜브들(CNT)은 씨드 금속층(SEED)의 패턴에 따라 후속 공정에서 형성되는 게이트홀(GHALL) 내에서만 성장된다. 탄소나노튜브들(CNT)의 성장 공정 이후의 공정들은 도 12d 내지 도 12f의 공정들과 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
도 14 및 도 15는 도 3과 같은 탄소나노튜브 합성 방법의 실험 결과로서 원추형 구조로 성장된 단결정 탄소나노튜브들을 보여 주는 주사전자현미경(Scaning Electron Microscope, SEM) 이미지이다. 도 15는 도 14의 이미지 일부를 확대한 이미지이다. 이 실험에서 사용되는 기판은 TFT LCD용 기판으로 널리 사용되고 있는 삼성 코닝사의 유리 기판으로 선택되었다. 이 실험에서, 기판 위에는 캐소드전극(CE), 실리콘(Si)을 포함한 확산 차단층(BAR), 니켈(Ni)을 포함한 씨드 금속층(SEED), 게이트 절연막(GI) 등의 구조 위에 포토레지스트(PR)를 잔류시킨 상태에서 탄화 수소(C4H4) 및 건식 반응 가스(NH3)를 DC PECVD의 챔버에 동시에 공급하였다. 이 실험에서 기판 온도는 550℃로 유지되었고, DC 플라즈마 에너지는 약 4W/cm3로 설정되었다. 이 공정 시간은 대략 10 분이었다. 이 실험 결과 에서 명백히 알 수 있는 바와 같이, 본 발명은 600℃ 이하의 저온에서 불순물 없이 원추형 구조의 단결정 탄소나노튜브들을 비교적 빠르게 원하는 높이로 성장시킬 수 있었다.
전술한 본 발명의 전계방출 표시장치의 제조방법들은 TFT LCD 생산 라인의 장비들을 이용하여 전계방출 표시장치의 하판을 제조할 수 있으므로 추가 장비 투자 없이 TFT LCD 생산라인을 통해 전계방출 표시장치를 생산할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 단결정 탄소나노튜브(CNT) 의 방해 요소로 작용하는 다결정/비정질 탄소들을 제거하면서 탄소나노튜브 성장 공정을 진행하므로 600℃ 이하의 저온에서도 안정적으로 단결정 탄소나노튜브(CNT)를 성장시킬 수 있다.
본 발명은 탄소나노튜브들을 절연층에 매립하여 문턱전압을 낮출 수 있어 저전압으로 전자를 방출할 수 있고, 게이트 전극에 음 전압을 인가하여 별도의 포커스 전극 없이 전자를 집속할 수 있다. 나아가, 도 14 및 도 15와 같이 단결정 구조의 탄소나노튜브들(CNT)이 상단으로 갈수록 뾰족해지는 원추형 콘(Cone) 형태로 성장되기 때문에 전자 방출 효율이 높아져 문턱 전압이 더욱 낮아질 수 있다.
본 발명의 전계방출 표시장치의 제조방법은 TFT LCD 생산 라인의 장비들을 이용하여 3 개의 포토 공정 만으로 전계방출 표시장치의 하판을 제조할 수 있으므로 장비 투자 비용과 하판 제조 비용을 획기적으로 낮출 수 있어 전계방출 표시장치의 양산성을 높여 대량 생산을 가능하게 한다.
스페이서는 상판과 하판 사이에서 진공 공간 갭(Gap)으로 형성된 전자방출공간(ESP)을 일정하게 유지하는 구조체로서, 전계방출 표시장치(FED)의 성능과 수명에 큰 영향을 끼친다. 스페이서 물질은 표시패널의 내부 진공압과 표시패널의 외부 대기압 간의 압력차를 견딜 수 있는 정도의 기계적 강도를 가져야 하고 또한, 애노드 전압에 견딜 수 있는 절연내력을 가져야 한다. 또한, 스페이서는 표시패널의 픽셀들에서 유효 개구면을 침범하지 않는 정밀한 구조로 제작되어야 하고 전자선 왜곡을 유발하지 않도록 적절한 체적 저항을 가져야 한다. 이하에서, 본 발명의 스페이서에 대하여 상세히 설명하기로 한다.
도 16 및 도 17에서, 상판은 상부 기판(SUBSU)에 형성된 애노드전극(AE), 애노드전극(AE)을 덮는 형광체(PHOS(R), PHOS(G), PHOS(B)), 및 블랙 매트릭스(BM) 등을 포함한다. 하판은 하부 기판(SUBSL)에 형성된 캐소드전극(CE), 전자 방출원 등을 포함한다. 하판 구조와 그 제조 방법은 전술한 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.
스페이서(SP)는 유리 기판이나, 세라믹 기판을 기반으로 제작되어 상판과 하판 사이의 진공 공간 갭을 유지한다. 스페이서(SP)는 하판의 픽셀 영역(PIX)들을 노출시키는 개구공들(10)이 매트릭스 형태로 배치되는 메쉬 형태로 패터닝된다. 이러한 스페이서(SP)는 글라스 프릿(FR)을 통해 상부 기판(SUBSU)과 하부 기판(SUBSL)에 접합될 수 있다. 표시패널의 픽셀 어레이에서, 스페이서(SP)의 격벽 상면은 블랙 매트릭스(BM)와 중첩되고, 스페이서(SP)의 격벽 하면은 금속 버스 라인(BUS)과 중첩된다. 금속 버스 라인(BUS)은 도 7과 같은 캐소드 버스 라인(CBL)과 게이트 버스 라인(GBL)을 포함한다.
본 발명은 포토리소그래피 공정과 비등방성 식각 공정을 이용하여 유리기판이나 세라믹 기판을 메쉬(mesh) 형태로 가공하여 스페이서(SP)를 제작한다. 비등방성 식각 방법은 MEMS(Microelectromechanical Systems) 공정 기술에 많이 이용되고 있다. 유리 기판은 TFT LCD와 같은 평판 표시패널의 기판으로 널리 사용되는 0.7mm 두께의 유리 기판일 수 있다. 이 경우, 본 발명은 상부 기판(SUBSU), 하부 기판(SUBSL) 및 스페이서(SP)를 동일한 재료와 동일한 두께를 갖는 유리 또는 세라믹 기판으로 제작할 수 있으므로 기판 재료를 공용화할 수 있다. 세라믹 기판은 알루미나(Al2O3)를 기반으로 한 세라믹 기판일 수 있다.
전계방출 표시장치의 픽셀들은 도 18a 내지 도 18c와 같이 적색(R), 녹색(G) 및 청색(B) 서브 픽셀들을 포함할 수 있다. 스페이서(SP)는 개구공들(10)이 매트릭스 형태로 배열된 매쉬 구조로 제작된다. 스페이서(SP)의 개구공들(10)은 격벽을 사이에 두고 구획된다. 스페이서(SP)의 격벽은 상판의 블랙 매트릭스(BM)와 하판의 금속 버스 라인(BUS)과 중첩된다.
스페이서(SP)의 개구공들(10)은 도 18a와 같이 서브 픽셀(R, G, B) 단위로 구획될 수 있다. 또한, 스페이서(SP)의 개구공들(10)은 도 18b와 같이 RGB 서브 픽셀들을 포함하는 픽셀 단위로 구획될 수 있다. 도 18a 및 도 18b에서, Px 및 Py 는 픽셀의 가로 및 세로 피치를 나타낸다. 또한, 스페이서(SP)의 개구공들(10)은 도 18c와 같이 두 개 이상의 픽셀 단위로 구획될 수 있다.
전계방출 표시장치의 제조공정은 표시패널 내부에 적정한 진공도를 유지하기 위하여 상판과 하판을 접합한 후에 상판과 하판 사이에 존재하는 내부 가스를 배기하는 배기 공정을 포함한다. 배기 공정에서 내부 가스의 배기가 원할하게 될 수 있도록 스페이서(SP)는 도 19a와 같이 양 방향(x 및 y 방향)의 격벽들에 형성된 홈들(12)을 포함할 수 있다. 홈들(12)은 배기 공정에서 스페이서(SP)의 격벽들을 관통하여 배기로를 형성한다. 이러한 홈들(12)은 도 19b와 같이 서로 직교하는 두 방향(x 및 y 방향)의 격벽들에 형성될 수도 있다.
도 20 및 도 21은 스페이서(SP)의 제조 방법을 보여 주는 도면들이다.
도 20 및 도 21을 참조하면, 본 발명의 실시예에 따른 스페이서(SP)의 제조 방법은 기판(GLS) 상에 포토레지스트(PR)를 도포한 후에, 그 위에 포토 마스크(Photo-mask, PM)를 정렬한다.(S31 및 S32) 기판(GLS)은 유리 기판이나 세라믹 기판일 수 있다. 포토 마스크(PM)는 스페이서(SP)의 개구공(10)과 대향하는 광투과부와, 스페이서(SP)의 격벽 부분과 대향하는 광차단부를 포함한다. 스페이서(SP)의 격벽들에 배기로를 형성하기 위한 배기 홈(12)을 형성하는 경우에, 포토 마스크(PM)는 하프톤(Half tone) 마스크로 선택될 수 있다. 하프톤 마스크는 스페이서(SP)의 개구공(10)과 대향하는 광투과부, 스페이서(SP)의 격벽 부분과 대향하는 광차단부, 및 배기 홈(12)과 대향하는 하프 톤 투과부를 포함한다.
이어서, 스페이서(SP)의 제조 방법은 포토 마스크(PM)를 통해 포토레지스트(PR)를 노광한 후에 현상하여 기판(GLS) 상에 포토레지스트 패턴(PRP)을 잔류시킨다.(S33)
이어서, 스페이서(SP)의 제조 방법은 비등방성 식각 방법을 이용하여 기판(GLS)을 식각한다. 비등방성 식각 방법으로, 플라즈마 식각 방법과 같은 건식 식각 방법, 또는 비등방성 습식 식각 방법이 적용될 수 있다. 건식 식각 방법에서 기판(GLS)을 식각할 수 있는 반응 가스는 HF6, NF3, HCl4, HNO3 등이 있다. 습식 식각 방법에서 기판(GLS)을 식각할 수 있는 식각액(etchant)은 HF 용액, BHF 용액 등이 있다. 습식 식각 방법은 공지된 비등방성 습식 식각 방법을 적용할 수 있고 또한, 본원 출원인에 의해 새로 개발된 도 22 및 도 23의 습식 식각 방법을 적용할 수 있다. 이러한 식각 방법에서, 기판(GLS)의 두께 방향(또는 수직 방향)의 식각비(Etching ratio)는 기판(GLS)의 표면 방향(또는 수평 방향)의 그것 보다 높다. 이 때문에 기판(GLS)은 비등방성 식각 공정에서 포토레지스트 패턴(PRP) 이외의 부분에서 수직으로 더 많이 식각된다. 식각 공정이 완료되면, 스트립(strip) 공정에서 포토레지스트 패턴(PRP)이 제거된다.(S34)
S31 내지 S34 공정을 거쳐 스페이서(SP)가 완성되면(S35), 이미 제작된 상판과 하판에 글라스 프릿(Glass frit)이 도포되고, 그 글라스 프릿 상에 스페이서(SP)가 정렬된다. 이 상태에서 글라스 프릿이 소결되면, 글라스 프릿(FR)과 스페이서(SP)를 통해 표시패널의 상판과 하판이 접합된다.(S36) 스페이서(SP)가 상판과 하판에 접합되는 S36 공정은, 진공도 10-5 ~ 10-7 torr 정도의 진공 챔버 내에서 실시될 수 있다. 진공 챔버는 글라스 프릿의 소결이 가능한 온도인 대략 400℃ ~ 500℃로 가열된다. 본 발명은 글라스 프릿이 도포된 상판과 하판 중 적어도 어느 하나의 기판에 형성된 얼라인 키(Align key)에 스페이서(SP)에 형성된 얼라인 키가 일치되도록 스페이서(SP)를 상판과 하판에 정렬한다. 정렬된 스페이서(SP), 상판 및 하판이 가열된 진공 챔버 내에 로딩되어 고정된 다음, 일정 시간 유지되면 글라스 프릿이 소결되어 스페이서(SP)가 상판과 하판에 견고하게 접합된다.
본 발명은 상판과 하판의 기판과 동일한 유리 기판이나 세라믹 기판을 스페이서 재료로 사용함으로써 진공 씰링(sealing)을 하기 위한 글라스 프릿의 개발과 선택이 용이하다. 또한, 본 발명은 MEMS 공정 기술, 또는 습식 식각 기술 이용하여 스페이서를 제작하므로 50,000μm2 이하의 개구공(10)을 갖는 고정세 스페이서(SP)를 저가로 정밀하게 제작할 수 있다.
도 22는 비등방성 습식 식각 방법의 일 예를 보여 주는 단면도이다. 이 스페이서의 제조 방법은 도 23과 같은 습식 식각 장치에 의해 처리된다.
도 22 및 도 23을 참조하면, 본 발명의 비등방성 습식 식각 방법은 포토 레지스트 패턴(PRP)에 의해 덮여지지 않은 노출 부분(개구공 부분) 내에서 기판(GLS)에 레이져 빔(laser beam)을 조사하거나 기계적 가공 방법 또는 기존의 포토리소그래피 공정과 식각 방법을 이용하여 기판(GLS)을 관통하는 미세 구멍(IH)을 형성한다. 미세 구멍(IH)은 최종 완성된 스페이서(SP)의 개구공(도 7 및 도 8의 10) 보다 작은 직경을 갖는다.
이어서, 본 발명은 노즐(NZ)을 미세 구멍(IH)에 정렬하고 그 노즐(NZ)을 통해 미세 구멍(IH)에 식각액(ETC)을 분사한다. 미세 구멍(IH) 내로 주입된 식각액(ETC)은 그 미세 구멍(IH)을 통해 흘러 내려 외부로 배출되면서 미세 구멍(IH)의 측벽을 식각하여 그 미세 구멍(IH)의 크기를 확대한다. 식각액(ETC)은 이웃하는 다수의 미세 구멍들(IH)에 동시에 분사된다. 도 22와 도 23에서 노즐(NZ)은 실제 보다 작은 크기로 표현되어 있다. 노즐(NZ)을 통해 식각액이 분사될 때, 포토레지스트 패턴(PRP)은 식각액(ETC)으로부터 기판(GLS)을 보호하여 식각액(ETC)에 노출되는 개구공(10)의 크기와 형상을 정의한다. 식각 공정이 완료되면 스트립 공정에서 포토레지스트 패턴(PRP)이 제거된다. 이렇게 완성된 스페이서(SP)는 글라스 프릿 분말을 통해 이미 제작된 상판과 하판에 접합된다.
식각액(ETC)은 도 23과 같이 미세 구멍(IH)을 통과하여 식각된 기판 입자와 함께 회수 용기(TNK)로 회수된 후에 필터(FIL)를 통해 이물질이 제거된 후에 순환 배관(CIR)을 통해 노즐(NZ)로 공급되어 재활용된다. 필터(FIL) 내에서 걸려진 기판 입자는 포집기(COL)로 공급되어 기판 제작에 재활용될 수 있다. 따라서, 도 23과 같은 식각 시스템은 재료 낭비를 최소화하여 친환경적인 스페이서 제조 공정을 구현할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
본 발명은 전계방출 표시장치에서 전자 방출원으로 이용되는 탄소나노튜브들을 단결정 탄소나노튜브(CNT)를 안정적으로 성장시킬 수 있고 탄소나노튜브들을 절연층에 매립하여 문턱전압을 낮추고 캐소드전극과 씨드 금속층 사이에 확산 차단층을 형성함으로써 씨드 금속이 다른 금속으로 확산되어 사라지는 현상을 방지하여 탄소나노튜브들의 성장을 안정적으로 수행할 수 있다.

Claims (20)

  1. 상부 기판 상에 형성된 애노드 전극과 형광체를 포함한 상판, 진공 공간 갭을 사이에 두고 상기 상판과 대향하고 하부기판 상에 형성된 다수의 박막 패턴을 포함하는 하판, 및 상기 상판과 상기 하판 사이에 배치되어 상기 진공 공간 갭을 유지하는 스페이서를 포함하는 전계방출 표시장치에 있어서,
    상기 하판은,
    몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함하여 기판 상에 형성되는 캐소드전극;
    티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 실리콘(Si), 실리콘 화합물 중 어느 하나 또는 그 혼합물을 포함하여 상기 캐소드전극 상에 형성되는 확산 차단층;
    니켈(Ni)과 철(Fe) 중 어느 하나로 상기 확산 차단층 상에 형성되고 입상화된 그레인들을 포함하는 씨드 금속층;
    상기 씨드 금속층의 그레인들 상에서 단결정으로 성장된 탄소나노튜브들;
    상기 탄소나노튜브들을 덮도록 상기 캐소드전극, 상기 확산 차단층, 및 상기 씨드 금속층이 형성된 기판 상에 형성되는 게이트 절연층; 및
    몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함하여 상기 게이트 절연층 상에 형성된 게이트전극을 포함하고,
    상기 게이트전극 내의 게이트홀을 통해 상기 탄소나노튜브들의 상단이 노출되는 것을 특징으로 하는 전계방출 표시장치.
  2. 제 1 항에 있어서,
    상기 확산 차단층이 상기 실리콘(Si)과 상기 실리콘 화합물 중 어느 하나로 상기 캐소드전극과 상기 게이트전극 사이에 형성되면,
    상기 씨드 금속층은 니켈실리사이드를 포함하는 것을 특징으로 하는 전계방출 표시장치.
  3. 제 1 항에 있어서,
    상기 확산 차단층과 상기 씨드 금속층이 적층된 패턴은 상기 게이트홀 아래에만 형성되는 것을 특징으로 하는 전계방출 표시장치.
  4. 제 1 항에 있어서,
    상기 확산 차단층과 상기 씨드 금속층이 적층된 패턴은 상기 게이트홀과 그 주변 영역을 포함한 픽셀 영역에 형성되는 것을 특징으로 하는 전계방출 표시장치.
  5. 제 1 항에 있어서,
    상기 캐소드전극의 두께는 1000Å~4000Å 사이의 두께이고,
    상기 확산 차단층의 두께는 400Å ~ 4000Å 사이의 두께이고,
    상기 씨드 금속층의 두께는 50Å ~ 400Å 사이의 두께이고,
    상기 탄소나노튜브들의 높이는 2μm ~ 20μm 사이의 높이이고,
    상기 게이트 절연층의 두께는 0.2μm ~ 20μm 사이의 두께이고,
    상기 게이트전극의 두께는 1000Å~4000Å 사이의 두께이고,
    상기 탄소나노튜브들을 덮은 상기 게이트 절연층에 의해 상기 탄소나노튜브들이 밀집된 탄소나노튜브 다발 부분의 유전율과, 상기 탄소나노튜브 다발 주변에서 탄소나노튜브들이 없는 부분의 유전율이 2~8 정도로 실질적으로 동일한 것을 특징으로 하는 전계방출 표시장치.
  6. 제 1 항에 있어서,
    상기 게이트홀 아래에서 상기 게이트 절연층의 상단이 상기 게이트 절연층의 두께 대비 1/2 이하의 깊이로 제거되고,
    상기 탄소나노튜브들의 최상단은 상기 게이트 절연층에서 가장 두꺼운 부분의 표면 이하에 위치하는 것을 특징으로 하는 전계방출 표시장치.
  7. 제 1 항에 있어서,
    상기 탄소나노튜브들은 원추형 구조와 원통형 구조 중 어느 한 구조로 상기 씨드 금속층 상에서 수직으로 세워진 것을 특징으로 하는 전계방출 표시장치.
  8. 제 1 항에 있어서,
    상기 스페이서는,
    유리와 세라믹 중 어느 하나를 주성분으로 하고, 매트릭스 형태로 배치된 개구공들을 포함하고,
    상기 스페이서의 개구공들 각각의 피치는 상기 하판에 매트릭스 형태로 배치된 픽셀이나 서브픽셀의 피치와 실질적으로 동일한 것을 특징으로 하는 전계방출 표시장치.
  9. 제 8 항에 있어서,
    상기 상부 기판, 상기 하부 기판 및 상기 스페이서는 동일한 재료와 동일한 두께를 갖는 것을 특징으로 하는 전계방출 표시장치.
  10. 제 8 항에 있어서,
    상기 스페이서는,
    상기 개구공들을 구획하기 위한 격벽들; 및
    상기 격벽들에 소정 깊이로 형성되어 배기로를 형성하는 배기 홈들을 포함하는 것을 특징으로 하는 전계방출 표시장치.
  11. 상부 기판 상에 형성된 애노드 전극과 형광체를 포함한 상판, 진공 공간 갭을 사이에 두고 상기 상판과 대향하고 하부기판 상에 형성된 다수의 박막 패턴을 포함하는 하판, 및 상기 상판과 상기 하판 사이에 배치되어 상기 진공 공간 갭을 유지하는 스페이서를 포함하는 전계방출 표시장치의 제조 방법에 있어서,
    상기 하판의 제조 방법은,
    몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함한 캐소드전극을 기판 상에 형성하고 상기 캐소드전극을 패터닝하는 단계;
    티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 실리콘(Si), 실리콘 화합물 중 어느 하나 또는 그 혼합물을 포함한 확산 차단층을 상기 캐소드전극 상에 형성하고, 니켈(Ni)과 철(Fe) 중 어느 하나를 포함한 씨드 금속층을 상기 확산 차단층 상에 형성하는 단계;
    상기 확산 차단층과 상기 씨드 금속층을 패터닝하는 단계;
    상기 캐소드전극, 상기 확산 차단층 및 상기 씨드 금속층을 포함한 상기 기판을 DC PECVD 장비의 챔버 내에 투입하고 상기 기판의 온도를 350℃ ~ 600℃ 의 온도로 가열하고 상기 챔버 내에 플라즈마 에너지를 2W/cm3 ~ 40W/cm3 수준으로 인가하여 상기 씨드 금속층에 입상화된 그레인들을 형성하는 단계;
    상기 기판의 온도를 350℃ ~ 600℃ 의 온도로 유지하고 상기 챔버 내에 플라즈마 에너지를 2W/cm3 ~ 40W/cm3 수준으로 유지한 상태에서 탄화 수소를 포함한 CNT 합성 원료 가스와, 암모니아(NH3), 사염화탄소(CCl4), 사불화탄소(CF4), 및 삼불화질소(NF3) 중 적어도 어느 하나를 포함한 건식 식각 반응 가스를 상기 챔버 내에 공급하여 상기 씨드 금속층의 그레인들 상에 탄소나노튜브들을 단결정 구조로 성장시키는 단계;
    상기 캐소드전극, 상기 확산 차단층, 및 상기 씨드 금속층이 형성된 기판 상에 유기 절연물질과 무기 절연물질 중 어느 하나를 포함한 게이트 절연층을 형성하여 상기 탄소나노튜브들을 상기 게이트 절연층으로 매립하는 단계; 및
    몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 또는 이들 합금 중에서 하나 이상의 금속을 포함한 게이트전극을 상기 게이트 절연층 상에 형성하고, 상기 게이트전극을 패터닝하여 상기 탄소나노튜브들의 최상단이 노출되는 게이트홀을 형성하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 탄소나노튜브들을 단결정 구조로 성장시키는 단계는,
    상기 CNT 합성 원료 가스와 상기 건식 식각 반응 가스를 소정 시간 간격으로 교대로 상기 챔버 내에 공급하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 탄소나노튜브들을 단결정 구조로 성장시키는 단계는,
    상기 CNT 합성 원료 가스와 상기 건식 식각 반응 가스를 동시에 공급하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  14. 제 11 항에 있어서,
    상기 게이트 절연층을 형성한 후에 상기 탄소나노튜브들의 최상단이 상기 게이트 절연층에서 가장 두꺼운 부분의 표면 이하에 위치하도록 상기 게이트 절연층 위에 돌출된 탄소나노튜브들을 식각하는 단계;
    상기 탄소나노튜브들을 완전히 덮을 수 있도록 1000Å~10μm 정도의 두께로 제2 게이트 절연층을 상기 게이트 절연층 상에 추가 코팅하는 단계; 및
    상기 게이트전극과 상기 게이트홀을 마스크로 하여 상기 게이트홀 아래에 위치하는 상기 게이트 절연층의 상단 일부를 상기 게이트 절연층의 두께 대비 1/2 이하의 깊이로 제거하는 단계를 더 포함하는 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 캐소드전극의 두께는 1000Å~4000Å 사이의 두께이고,
    상기 확산 차단층의 두께는 400Å ~ 4000Å 사이의 두께이고,
    상기 씨드 금속층의 두께는 50Å ~ 400Å 사이의 두께이고,
    상기 탄소나노튜브들의 높이는 2μm ~ 20μm 사이의 높이이고,
    상기 절연층의 두께는 0.2μm ~ 20μm 사이의 두께이며,
    상기 게이트전극의 두께는 1000Å~4000Å 사이의 두께이고,
    상기 탄소나노튜브들을 덮은 상기 게이트 절연층에 의해 상기 탄소나노튜브들이 밀집된 탄소나노튜브 다발 부분의 유전율과, 상기 탄소나노튜브 다발 주변에서 탄소나노튜브들이 없는 부분의 유전율이 2~8 정도로 실질적으로 동일한 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  16. 제 11 항에 있어서,
    상기 확산 차단층과 상기 씨드 금속층을 패터닝하는 단계는,
    상기 씨드 금속층 상에 포토레지스트를 도포하고 포토리소그래피 공정을 실시하여 포토레지스트 패턴을 상기 씨드 금속층 상에 형성하고 상기 확산 차단층과 상기 씨드 금속층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 탄소나노튜브들을 단결정 구조로 성장시키는 단계는,
    상기 포토레지스트 패턴이 잔류한 상태에서 상기 씨드 금속층 상에 탄소나노튜브들을 단결정 구조로 성장시키는 단계를 포함하는 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  18. 제 11 항에 있어서,
    상기 스페이서는,
    유리와 세라믹 중 어느 하나를 주성분으로 하고, 매트릭스 형태로 배치된 개구공들을 포함하고,
    상기 스페이서의 개구공들 각각의 피치는 상기 하판에 매트릭스 형태로 배치된 픽셀이나 서브픽셀의 피치와 실질적으로 동일한 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 상부 기판, 상기 하부 기판 및 상기 스페이서는 동일한 재료와 동일한 두께를 갖는 것을 특징으로 하는 전계방출 표시장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 스페이서는,
    상기 개구공들을 구획하기 위한 격벽들; 및
    상기 격벽들에 소정 깊이로 형성되어 배기로를 형성하는 배기 홈들을 포함하는 것을 특징으로 하는 전계방출 표시장치의 제조방법.
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