WO2012014648A1 - 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法 - Google Patents

基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法 Download PDF

Info

Publication number
WO2012014648A1
WO2012014648A1 PCT/JP2011/065545 JP2011065545W WO2012014648A1 WO 2012014648 A1 WO2012014648 A1 WO 2012014648A1 JP 2011065545 W JP2011065545 W JP 2011065545W WO 2012014648 A1 WO2012014648 A1 WO 2012014648A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
capacitor
dielectric layer
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/065545
Other languages
English (en)
French (fr)
Inventor
野口　仁志
江崎　賢一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to CN201180037590XA priority Critical patent/CN103053002A/zh
Priority to US13/812,348 priority patent/US20130120902A1/en
Priority to JP2012526399A priority patent/JPWO2012014648A1/ja
Publication of WO2012014648A1 publication Critical patent/WO2012014648A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/14—Organic dielectrics
    • H01G4/18—Organic dielectrics of synthetic material, e.g. derivatives of cellulose
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors (thin- or thick-film circuits; capacitors without a potential-jump or surface barrier specially adapted for integrated circuits, details thereof, multistep manufacturing processes therefor)
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09609—Via grid, i.e. two-dimensional array of vias or holes in a single plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0338—Transferring metal or conductive material other than a circuit pattern, e.g. bump, solder, printed component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making
    • Y10T29/435—Solid dielectric type

Definitions

  • the present invention relates to a substrate built-in capacitor built into a substrate, a capacitor built-in substrate provided with the same, and a method of manufacturing the above-mentioned substrate built-in capacitor.
  • a capacitor (so-called capacitor) to be mounted on a printed wiring board inside the board without mounting it on the surface of the board.
  • a substrate built-in capacitor built in a substrate has a structure in which metal-insulator-metal are stacked in this order, that is, a structure in which an insulator layer is sandwiched between electrode layers (for example, Patent Documents). 1).
  • the electrodes constituting the capacitor by sandwiching the dielectric layer are respectively connected to the wiring (circuit) through one via. ing.
  • the lower electrode provided on the lower surface of the dielectric layer is electrically connected to the wiring provided below the lower electrode via a via.
  • the upper electrode provided on the upper surface of the dielectric layer is electrically connected to a wiring provided above the upper electrode through a via.
  • a substrate 109 shown in FIG. 11 includes a capacitor 101 incorporated therein, and the capacitor 101 includes a first electrode 110, a dielectric layer 130 provided on the first electrode 110, and a dielectric layer 130.
  • a first electrode 110 and a second electrode 120 facing each other are provided.
  • a wiring 171 electrically connected to the first electrode 110 and a wiring 172 electrically connected to the second electrode 120 are formed on one surface of the substrate 109.
  • the second electrode 120 constituting the upper electrode is connected to the wiring 172 through one via 162.
  • the first electrode 110 constituting the lower electrode is connected to the wiring 173 provided on the surface opposite to the wiring 171 through the via 163, and the wiring 173 is connected to the wiring 171 through the via 161.
  • the first electrode 110 is connected to the wiring 171.
  • the capacitor 101 shown in FIG. 11 is built in the substrate 109, in order to connect the wiring 171 provided on one surface of the substrate 109 to the first electrode 110, the one surface of the substrate 109 is connected to the other surface.
  • the via 161 reaching the first electrode 110 is formed, and the via 163 extending from the other surface to the first electrode 110 is formed.
  • the conductive path from one surface of the substrate 109 to the first electrode 110 is long.
  • FIG. 1 As a capacitor that can connect the wiring provided on one surface of the substrate to the first electrode and the second electrode without forming a via from one surface of the substrate to the other surface, for example, FIG. The following can be considered.
  • a capacitor 201 built in the substrate 209 shown in FIG. 12 includes a first electrode 210 having a size larger than that of the dielectric layer 230 and the second electrode 220, and the second electrode 220 constituting the upper electrode has one via 262.
  • the first electrode 210 constituting the lower electrode is also connected to the wiring 271 through one via 261.
  • the first electrode 210 and the second electrode 220 It becomes difficult to properly form the vias 261 and 262 to be connected.
  • the vias connected to the first electrode 210 and the second electrode 220 are not limited to the lengths of the vias 261 and 262, and the materials forming the first electrode 210 and the second electrode 220 are different from each other. It becomes difficult to form 261,262 appropriately.
  • the vias connected to the first electrode and the second electrode constituting the substrate built-in capacitor cannot be properly formed, the vias formed on the substrate cannot be connected well to the first electrode and the second electrode. There is a problem.
  • the present invention has been made in view of such circumstances, and an object thereof is to satisfactorily connect a via formed in a substrate to the first electrode and the second electrode, and to reduce the thickness.
  • An object of the present invention is to provide a substrate built-in capacitor, a capacitor built-in substrate, and a method for manufacturing the substrate built-in capacitor.
  • a substrate built-in capacitor according to the present invention includes a first electrode extending in a predetermined direction, a dielectric layer provided on the first electrode, and a dielectric layer provided on the dielectric layer.
  • An electrode layer, and an end of the second electrode in the predetermined direction is connected to the electrode layer, and the surface of the electrode layer is disposed on the same plane as the surface of the first electrode. It is characterized by being.
  • a substrate with a built-in capacitor is a substrate with a built-in capacitor in which a built-in capacitor is built-in, wherein the built-in capacitor has a first electrode extending in a predetermined direction, A dielectric layer provided on one electrode; and an end provided on the dielectric layer, facing the first electrode through the dielectric layer and projecting from the dielectric layer in the predetermined direction.
  • a second electrode having an electrode layer spaced from the first electrode in the predetermined direction, an end of the second electrode and the electrode layer are connected, and the electrode layer and the first electrode One electrode is formed of the same material.
  • a method of manufacturing a capacitor for incorporating a substrate according to the present invention includes a dielectric layer forming step of forming a dielectric layer on a first electrode layer, and the dielectric on the dielectric layer.
  • the via formed in the substrate, the first electrode and the second electrode can be satisfactorily connected, the substrate built-in capacitor can be thinned, and the second from the one surface of the substrate.
  • the conductive path leading to the electrode can be shortened.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a substrate built-in capacitor according to an embodiment of the present invention and a capacitor built-in substrate in which the capacitor is built.
  • the top view which shows the capacitor for a board
  • Sectional drawing which shows schematic structure of the capacitor for a board
  • Sectional drawing which shows schematic structure of the capacitor for a board
  • a capacitor 1 according to the present invention is a substrate built-in capacitor built in a substrate 9.
  • An arrow X in the figure indicates a surface direction X that is a predetermined linear direction.
  • An arrow Y in the drawing indicates a thickness direction Y that is a direction perpendicular to the surface direction X.
  • the capacitor 1 includes a first electrode 10, a dielectric layer 30 provided on the first electrode 10, and a second electrode provided on the dielectric layer 30 and facing the first electrode 10 through the dielectric layer 30. 20 and an electrode layer 40 which is connected to the second electrode 20 and located on the same plane as the first electrode 10.
  • FIG. 2 which is a plan view of the capacitor 1, in the present embodiment, the first electrode 10, the second electrode 20, and the dielectric layer 30 have a rectangular shape.
  • a portion indicated by a broken line H1 indicates a portion to which the via 61 shown in FIG. 1 is connected.
  • a portion indicated by a broken line H2 indicates a portion to which the via 62 shown in FIG. 1 is connected.
  • the first electrode 10 made of a conductive material such as metal is formed of a metal foil made of a metal such as copper, nickel, aluminum, or platinum, or a metal foil made of an alloy containing two or more of these metals. .
  • the thin flat plate-like first electrode 10 has a surface 11 on which the dielectric layer 30 is provided and a surface 12 to which the via 61 is connected.
  • the second electrode 20 made of a conductive material such as metal is formed of a metal film made of a metal such as copper, nickel, aluminum, or platinum, or a metal film made of an alloy containing two or more of these metals. .
  • the thin film-like second electrode 20 is formed so as to sandwich the dielectric layer 30 together with the first electrode 10 in the thickness direction Y.
  • the second electrode 20 has a larger dimension in the plane direction X than the first electrode 10 and the dielectric layer 30.
  • the second electrode 20 extending in the plane direction X covers the lower part of the dielectric layer 30 as a lower electrode in FIG. Further, the second electrode 20 protrudes from both end portions of the dielectric layer 30 in the surface direction X and covers both end surfaces of the dielectric layer 30 in the surface direction X.
  • both end portions of the second electrode 20 in the plane direction X are connected to the electrode layer 40. That is, the second electrode 20 has an end protruding from the dielectric layer 30 in the plane direction X, and the end of the second electrode 20 in the plane direction X is connected to the electrode layer 40.
  • the dielectric layer 30 formed of a dielectric is formed of, for example, an oxide ceramic. Specifically, for example, metal oxides such as barium titanate, lithium niobate, lithium borate, lead zirconate titanate, strontium titanate, lead lanthanum zirconate titanate, lithium tantalate, zinc oxide, tantalum oxide, etc. Thus, the dielectric layer 30 is formed.
  • the dielectric layer 30 may contain an additive for improving the dielectric characteristics in addition to the above metal oxide.
  • the dielectric layer 30 provided on the surface 11 of the first electrode 10 has a size larger than that of the first electrode 10 in the surface direction X, and protrudes from both ends of the first electrode 10 in the surface direction X.
  • the electrode layer 40 made of a conductive material such as a metal is formed of a metal foil such as a copper foil or a nickel foil, and is formed of the same material as the first electrode 10.
  • the thin flat electrode layer 40 has a surface 41 to which the second electrode 20 is connected and a surface 42 to which the via 62 is connected.
  • the electrode layer 40 extending in the plane direction X is formed so as to sandwich both end portions of the dielectric layer 30 together with the second electrode 20 in the thickness direction Y, and is provided at a distance from the first electrode 10 in the plane direction X. ing.
  • a rectangular frame-shaped separation groove D is provided between the first electrode 10 and the electrode layer 40.
  • Separation grooves D provided at portions other than the periphery of the dielectric layer 30 include end surfaces of the first electrode 10 and the electrode layer 40 in the surface direction X where the first electrode 10 and the electrode layer 40 face each other, and the dielectric layer. And a part of the surface of the dielectric layer 30 and having the surface of the dielectric layer 30 as a bottom surface.
  • a part of the electrode layer 40 is provided at the end of the dielectric layer 30 in the plane direction X, and the part of the electrode layer 40 and the second electrode 20 face each other with the dielectric layer 30 in between.
  • a separation groove D that electrically separates the first electrode 10 and the second electrode 20 is formed between the electrode layer 40 and the first electrode 10 with the portion excluding the periphery of the dielectric layer 30 as a bottom surface. ing.
  • the first electrode 10 and the electrode layer 40 have the same thickness (dimension in the thickness direction Y). Therefore, the surface 11 of the first electrode 10 and the surface 41 of the electrode layer 40 are located on the same plane, and the surface 12 of the first electrode 10 and the surface 42 of the electrode layer 40 are located on the same plane. .
  • the substrate 9 is a capacitor built-in substrate in which the capacitor 1 having the above-described configuration is built.
  • the substrate 9 includes a capacitor 1 and an insulating substrate 60 in which the capacitor 1 is built.
  • a via 61 electrically connected to the first electrode 10 is formed, and the second electrode 20 is formed.
  • a via 62 electrically connected to is formed.
  • the via 62 is electrically connected to the second electrode 20 by being connected to the electrode layer 40.
  • a wiring 71 electrically connected to the first electrode 10 and a wiring 72 connected to the second electrode 20 are formed on the surface of the insulating substrate 60.
  • the wirings 71 and 72 are provided on one surface of the substrate 9.
  • FIGS. 3 (a), 4 (a), and 6 (a) are views along the alternate long and short dash line in FIGS. 3 (b), 4 (b), and 6 (b), respectively. It is sectional drawing.
  • a first electrode layer 10A having a predetermined thickness that is easy to handle and hardly deforms in an annealing process described later is prepared.
  • 10 A of 1st electrode layers are metal foil, Comprising: It is preferable that it is copper foil with high electroconductivity and easy acquisition.
  • a dielectric layer 30 is formed on a part of the surface 11A of the first electrode layer 10A. That is, the dielectric layer 30 is formed on the first electrode layer 10A as a base (dielectric layer forming step).
  • the dielectric layer 30 is formed by a powder spray coating method in which a powdery dielectric is sprayed.
  • a powder spray coating method for example, an aerosol deposition method or a powder jet deposition method can be used.
  • a powder jet deposition method In order to easily form the dielectric layer 30 in a room temperature and atmospheric pressure environment, it is preferable to use a powder jet deposition method.
  • the dielectric layer 30 is annealed (annealing step).
  • the annealing process is performed by, for example, laser irradiation to the dielectric layer 30, microwave heating, heating in an annealing furnace, or the like.
  • a second electrode layer 20A that covers the dielectric layer 30 and is connected to the first electrode layer 10A is formed on the dielectric layer 30 (electrode).
  • the second electrode layer 20A having a size larger than that of the dielectric layer 30 in the plane direction X is provided on the surface of the dielectric layer 30, and the end of the second electrode layer 20A in the plane direction X is a dielectric.
  • the both end surfaces of the layer 30 are covered and provided on the surface of the first electrode layer 10 ⁇ / b> A around the dielectric layer 30.
  • the second electrode layer 20A is preferably formed of the same material (that is, copper) as the first electrode layer 10A, but may be formed of a material different from that of the first electrode layer 10A.
  • the second electrode layer 20A which is a metal film, is formed by, for example, sputtering, vapor deposition, conductive paste printing, plating, or a film forming method combining these.
  • a film forming method in the electrode layer forming step it is preferable to adopt a method having high adhesion at the interface between the first electrode layer 10A and the dielectric layer 30 and the second electrode layer 20A.
  • the first electrode layer 10A provided with the dielectric layer 30 and the second electrode layer 20A is inverted (inversion process).
  • the first electrode layer 10A is thinned (thinning step). That is, the dimension of the first electrode layer 10A in the thickness direction Y is uniformly reduced in the plane direction X.
  • the thinning process is an etching process in which the first electrode layer 10A is thinned by etching.
  • Etching is chemical polishing using a chemical reaction that dissolves metal.
  • dry etching using an etching gas or wet etching using an etching solution can be used as the etching in the etching step.
  • the first electrode layer 10 ⁇ / b> A has a separation groove D that is a portion excluding the periphery of the dielectric layer 30 and has the surface of the dielectric layer 30 as a bottom surface.
  • a separation groove D is formed in the first electrode layer 10A to electrically separate a portion facing the second electrode layer 20A via the dielectric layer 30 and a portion to which the second electrode layer 20A is connected. (Separation groove forming step).
  • the first electrode 10 and the second electrode 20 which are not electrically connected are formed.
  • the portion of the first electrode layer 10A that faces the second electrode layer 20A via the dielectric layer 30 becomes the first electrode 10, and the second electrode layer 20A.
  • the portion of the first electrode layer 10 ⁇ / b> A to which both ends of the second electrode layer 20 ⁇ / b> A are connected becomes the electrode layer 40.
  • the separation groove forming step is an electrode forming step in which the first electrode 10 and the second electrode 20 are formed by forming the separation groove D.
  • the first electrode layer 10 ⁇ / b> A constitutes the first electrode 10 and the electrode layer 40
  • the second electrode layer 20 ⁇ / b> A constitutes the second electrode 20.
  • the surface 11A of the first electrode layer 10A constitutes the surfaces 11 and 41 of the first electrode 10 and the electrode layer 40
  • the surface 12A of the first electrode layer 10A is the surface of the first electrode 10 and the electrode layer 40. 12 and 42 are configured.
  • the method for manufacturing the capacitor 1 includes the dielectric layer forming step, the annealing step, the electrode layer forming step, the inversion step, the thinning step (etching step), and the separation groove forming step. Through these steps, the capacitor 1 is manufactured.
  • the insulator 50 includes a core material and a pair of prepregs that sandwich the core material.
  • the capacitor 1 is pressure-bonded to the semi-cured prepreg by heating and pressurizing the insulator 50.
  • the insulator 50 may be prepared in advance, and the capacitor 1 may be laminated on the cured prepreg via an adhesive layer (not shown).
  • the internal wiring 40a is formed by etching the electrode layer 40 (internal wiring forming step). That is, the electrode layer 40 included in the capacitor 1 constitutes an internal wiring 40 a provided in the substrate 9.
  • the internal wiring 40 a may be a wiring that is not connected to the capacitor 1 or may be a wiring that is connected to the electrode layer 40.
  • another insulator 50 is stacked on the insulator 50 provided with the capacitor 1 by heating and pressing (insulator stacking layer step).
  • insulator stacking layer step By performing the insulator stacking step, as shown in FIG. 9, an insulating substrate 60 is formed by the stacked insulators 50, and the substrate 9 in which the capacitor 1 is built is obtained.
  • the method for manufacturing the substrate 9 includes the capacitor lamination process, the internal wiring formation process, the insulator lamination process, the via formation process, and the wiring formation process. Through these steps, the substrate 9 shown in FIG. 1 is manufactured.
  • the capacitor 1 has a first electrode 10, a dielectric layer 30, and an end portion that projects from the dielectric layer 30 in the plane direction X while facing the first electrode 10 through the dielectric layer 30.
  • a second electrode 20 and an electrode layer 40 provided at a distance from the first electrode 10 in the plane direction X are provided.
  • the end of the second electrode 20 in the plane direction X is connected to the electrode layer 40, and the surface 42 that is the surface of the electrode layer 40 is positioned on the same plane as the surface 12 that is the surface of the first electrode 10. It is provided to do.
  • the capacitor 1 having such a configuration is built in the substrate 9, in order to connect the wirings 71 and 72 provided on one surface of the substrate 9 to the first electrode 10 and the second electrode 20, Vias 61 and 62 extending from one surface of the electrode layer 40 to the surface of the electrode layer 40 and the surface of the first electrode 10 are formed in the substrate 9. Then, by connecting the via 62 to the electrode layer 40, the wiring 72 provided on one surface of the substrate 9 and the second electrode 20 are connected, and the via 61 is directly connected to the first electrode 10. Thus, the wiring 71 provided on one surface of the substrate 9 and the first electrode 10 are connected.
  • the surface 42 of the electrode layer 40 connected to the second electrode 20 is provided so as to be located on the same plane as the surface 12 of the first electrode 10.
  • the length of the via 61 electrically connected to the first electrode 10 and the length of the via 62 electrically connected to the second electrode 20 can be made the same.
  • the capacitor 1 is built in the substrate 9, and the wirings 71 and 72 provided on one surface of the substrate 9 through the vias 61 and 62 formed in the substrate 9 are connected to the first electrode 10 and the second electrode 20.
  • the vias 61 and 62 connected to the first electrode 10 and the second electrode 20 can be easily formed as compared with the case where the lengths of the vias 61 and 62 are different.
  • the vias 61 and 62 formed in the substrate 9 and the first electrode 10 and the second electrode 20 can be satisfactorily connected. Further, when the capacitor 1 having the above configuration is built in the substrate 9, it is not necessary to form a via whose bottom surface is the surface of the second electrode 20, and the surface of the electrode layer 40 and the surface of the first electrode 10 are the bottom surface. The vias 61 and 62 may be formed. For this reason, it is not necessary to secure the thickness of the second electrode 20 in preparation for the formation of the vias 61 and 62, and the increase in the thickness of the second electrode 20 can be suppressed. Therefore, the capacitor 1 can be thinned.
  • a part of the electrode layer 40 is provided at the end of the dielectric layer 30, and the part of the electrode layer 40 and the second electrode 20 face each other with the dielectric layer 30 interposed therebetween.
  • a separation groove D for electrically separating the first electrode 10 and the second electrode 20 is provided between the first electrode 10 and the portion excluding the periphery of the dielectric layer 30 as a bottom surface. For this reason, since the edge part of the dielectric material layer 30 is pinched
  • the vias 61 and 62 connected to 20 can be easily formed, and the vias 61 and 62 and the first electrode 10 and the second electrode 20 can be connected well. That is, even when the surface 42 of the electrode layer 40 and the surface 12 of the first electrode 10 are not completely located on the same plane, the vias 61 connected to the first electrode 10 and the second electrode 20, 62 can be formed easily.
  • the thin substrate 9 can be used as a component built in an electronic device (not shown). As described in (4) above, in a state where the capacitor 1 is built in the substrate 9, the surface 42 of the electrode layer 40 is completely located on the same plane as the surface 12 of the first electrode 10. It does not have to be.
  • the manufacturing method of the capacitor 1 includes a dielectric layer forming step of forming the dielectric layer 30, and an electrode layer formation of covering the dielectric layer 30 and forming the second electrode layer 20A connected to the first electrode layer 10A.
  • the process includes a separation groove forming step of forming, in the first electrode layer 10A, a separation groove D that electrically separates a portion facing the second electrode layer 20A and a portion to which the second electrode layer 20A is connected.
  • the separation groove D is formed in the first electrode layer 10A to which the second electrode layer 20A covering the dielectric layer 30 is connected, so that the first electrode layer 10A has the dielectric layer 30 interposed therebetween.
  • the portion facing the second electrode layer 20 ⁇ / b> A becomes the first electrode 10
  • the second electrode layer 20 ⁇ / b> A becomes the second electrode 20.
  • the portion of the first electrode layer 10 ⁇ / b> A to which the second electrode layer 20 ⁇ / b> A is connected becomes the electrode layer 40 that is provided at a distance from the first electrode 10.
  • the electrode layer 40 formed through the separation groove forming step is a part of the first electrode layer 10A before the separation groove forming step, and the electrode layer 40 is connected to the first electrode 10. It is provided similarly.
  • the surface 42 of the electrode layer 40 connected to the first electrode 10 is provided so as to be located on the same plane as the surface 12 of the first electrode 10, and the electrode layer 40 and the first electrode 10 are the same. It is made of material. For this reason, the effect according to said (1), (2), and (4) can be acquired.
  • the separation groove D is formed in a portion excluding the peripheral edge of the dielectric layer 30 and a part of the dielectric layer 30 is a bottom surface. Accordingly, a part of the electrode layer 40 is provided at the end of the dielectric layer 30, and the part of the electrode layer 40 and the second electrode 20 face each other with the dielectric layer 30 interposed therebetween. The end portion is sandwiched between a part of the electrode layer 40 and the second electrode 20. For this reason, the effect according to said (3) can be acquired.
  • the method for manufacturing the capacitor 1 includes a thinning step for thinning the first electrode layer 10A after the dielectric layer forming step. This facilitates handling of the first electrode layer 10A until the dielectric layer 30 is formed, including when the dielectric layer 30 is formed. Further, since the first electrode layer 10A is thinned in the thinning step, the capacitor 1 can be thinned (so-called low profile).
  • the method for manufacturing the capacitor 1 includes an annealing step of annealing the dielectric layer 30 after the dielectric layer forming step. For this reason, the ferroelectric characteristics of the dielectric layer 30 can be improved. If the thinning process is performed after the annealing process, the oxide film formed on the first electrode layer 10A due to the annealing process can be removed in the thinning process. As a result, it is possible to increase the maximum heating temperature in the annealing process that has been set low in order to suppress the formation of the oxide film. If the thinning process is performed after the annealing process, the thickness of the first electrode layer 10A can be ensured in the annealing process. As a result, it is possible to reduce the height of the capacitor 1 while suppressing the deformation of the first electrode layer 10A due to the annealing treatment.
  • the dielectric layer 30 is formed by a powder spray coating method. For this reason, the dielectric layer 30 can be formed at room temperature by an aerosol deposition method, a powder jet deposition method, or the like. As a result, a metal having a low melting point can be used as the first electrode layer 10A serving as a base.
  • the thinning process is an etching process in which the first electrode layer 10A is thinned by etching. For this reason, the first electrode layer 10A can be thinned to a desired thickness by chemical polishing.
  • the method for manufacturing the substrate 9 includes an internal wiring forming step of forming the internal wiring 40 a by etching the electrode layer 40. Therefore, the electrode layer 40 included in the capacitor 1 can be used for the internal wiring 40 a provided in the substrate 9.
  • the separation groove D may not be formed in the first electrode layer 10A. That is, the manufacturing process of the capacitor 1 may be included in the manufacturing process of the substrate 9. The manufacturing process of the capacitor 1 and the substrate 9 in this case will be described below.
  • the first electrode layer 10A obtained through the dielectric layer forming step, the annealing step, the electrode layer forming step, the inversion step, and the thinning step is laminated on the surface of the insulator 50 composed of the core material and the prepreg (electrode) Layer lamination step).
  • the second electrode layer 20A and the first electrode layer 10A are pressure-bonded to the semi-cured prepreg by heating and pressurizing the insulator 50.
  • the electrode layer stacking step the insulator 50 provided with the exposed first electrode layer 10A in which the separation groove D is not formed is obtained.
  • a separation groove D is formed in the first electrode layer 10A provided in the insulator 50 (separation groove forming step).
  • a substrate 9 shown in FIG. 9 is obtained by performing an internal wiring formation step and an insulator lamination step. And the board
  • a separation groove forming step that is an electrode forming step is performed. Since the capacitance of the capacitor 1 depends on the area of the portion where the first electrode 10 and the second electrode 20 face each other, the formation position of the separation groove D is related to the capacitance of the capacitor 1. Therefore, by performing the separation groove forming step after the electrode layer stacking step, the capacitor 1 having a desired capacitance can be obtained when the substrate 9 is manufactured.
  • the electrode layer 40 included in the capacitor 1 may not be used for the internal wiring 40 a provided in the substrate 9. That is, for example, as shown in FIG. 10, an electrode layer 40 having a smaller dimension in the surface direction X than the electrode layer 40 in the above embodiment may be used.
  • the capacitor 1 is laminated on the surface of the insulator 50 in the same manner as the capacitor lamination step, and the insulator lamination step, via formation step, and wiring formation step are performed without going through the internal wiring formation step. After that, as shown in FIG. 10, the substrate 9 without the internal wiring 40a is manufactured.
  • a plurality of dielectric layers 30 may be formed on one first electrode layer 10A.
  • the first electrode layer 10A is cut in accordance with the shape of the dielectric layer 30, thereby manufacturing the plurality of capacitors 1 from one first electrode layer 10A. Also good.
  • the second electrode 20 may be formed of a metal foil made of a metal such as copper, nickel, aluminum, or platinum, or a metal foil made of an alloy containing two or more of these metals. That is, the second electrode layer 20A may be composed of a metal foil. In this case, the second electrode is formed by attaching the metal foil to the first electrode layer 10A and the dielectric layer 30 in the electrode layer forming step. Layer 20A is formed.
  • the metal foil constituting the first electrode layer 10A may be plated. Moreover, when the 2nd electrode layer 20A is comprised with metal foil as mentioned above, plating may be given to this metal foil.
  • the dielectric layer 30 may be formed by a method other than the powder spray coating method.
  • the dielectric layer 30 may be formed by sputtering, vapor deposition, sol-gel method, or the like.
  • the annealing step may be omitted.
  • the first electrode layer 10A may be thinned by a method other than etching. That is, the method for thinning the first electrode layer 10A is not limited to chemical polishing.
  • the first electrode layer 10A may be thinned by mechanical polishing or chemical mechanical polishing.
  • D Separation groove
  • X Surface direction
  • Y Thickness direction
  • 1 Substrate built-in capacitor
  • 9 Capacitor built-in substrate
  • 10 First electrode, 11, 12 ... Surface
  • 10A First electrode layer
  • 11A, 12A ... surface
  • 20 ... second electrode 20A ... second electrode layer
  • 30 ... dielectric layer
  • 40 ... electrode layer, 40a internal wiring, 41, 42 ... surface, 50 ... insulator, 60 ... insulating substrate, 61, 62 ... via, 71, 72 ... wiring.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

基板内蔵用キャパシタは、所定方向に延びた第１電極と、前記第１電極に設けられた誘電体層と、前記誘電体層に設けられて、この誘電体層を介して前記第１電極と対向するとともに、前記誘電体層から前記所定方向において突出する端部を有する第２電極と、前記所定方向において前記第１電極から間隔を空けて設けられた電極層とを備え、前記所定方向における前記第２電極の端部が前記電極層に接続されるとともに、前記電極層の表面が、前記第１電極の表面と同一平面上に位置するように設けられていることを特徴とする。

Description

基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法
　本願発明は、基板に内蔵される基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び上記基板内蔵用キャパシタの製造方法に関する。
　情報通信機器の小型化を背景に、プリント配線基板に搭載するキャパシタ（いわゆるコンデンサ）を、基板の表面に実装せずに、基板の内部に埋め込むことが提案されている。一般的に、基板に内蔵される基板内蔵用キャパシタは、金属－絶縁体－金属の順に積層された構造、即ち、絶縁体層を電極層により挟み込んだ構造を有している（例えば、特許文献１参照）。
特開２００６－１３５０３６号公報
　上記特許文献１に記載されるキャパシタが基板に内蔵された状態においては、誘電体層を挟むことによりキャパシタを構成している電極が、それぞれ、１つのビアを介して配線（回路）に接続されている。具体的には、上記特許文献１の図５には、誘電体層の下側表面に設けられた下部電極が、この下部電極よりも下方に設けられる配線にビアを介して電気的に接続され、誘電体層の上側表面に設けられた上部電極が、この上部電極よりも上方に設けられる配線にビアを介して電気的に接続されることが記載されている。
　しかしながら、上記特許文献１に記載されるキャパシタにおいては、同一の層、即ち同じ面に形成された配線が、キャパシタを構成する上部電極及び下部電極である第１電極及び第２電極に電気的に接続される構成ではない。
　基板の一方の面に設けられた配線が、基板に内蔵されたキャパシタを構成する第１電極及び第２電極に接続される構造としては、例えば図１１に示す構造が考えられる。
　図１１に示す基板１０９は、その内部に内蔵されたキャパシタ１０１を備え、キャパシタ１０１は、第１電極１１０と、第１電極１１０に設けられた誘電体層１３０と、誘電体層１３０を介して第１電極１１０と対向する第２電極１２０とを備えている。基板１０９が有する一方の面には、第１電極１１０に電気的に接続される配線１７１と、第２電極１２０に電気的に接続される配線１７２とが形成されている。
　キャパシタ１０１において、上部電極を構成する第２電極１２０は、１つのビア１６２を介して配線１７２に接続されている。これに対して、下部電極を構成する第１電極１１０は、ビア１６３を介して配線１７１と反対側の面に設けられた配線１７３に接続され、この配線１７３がビア１６１を介して配線１７１に接続されることによって、第１電極１１０が配線１７１に接続されている。
　即ち、図１１に示すキャパシタ１０１が基板１０９に内蔵されたときには、基板１０９の一方の面に設けられた配線１７１を第１電極１１０に接続するために、基板１０９の一方の面から他方の面に至るビア１６１を形成して、さらにこの他方の面から第１電極１１０に至るビア１６３を形成する構成となる。このような構成においては、基板１０９の一方の面から第１電極１１０に至る導電経路が長い。高周波領域におけるキャパシタ内蔵基板のインピーダンス特性を向上するためには、配線が設けられる基板の一方の面から電極に至る導電経路を短くすることにより、キャパシタ内蔵基板に生じるインダクタンスを小さくすることが好ましい。
　そこで、基板の一方の面に設けられた配線を、基板の一方の面から他方の面に至るビアを形成せずに、第１電極及び第２電極に接続可能とするキャパシタとして、例えば図１２に示すものが考えられる。
　図１２に示す基板２０９に内蔵されたキャパシタ２０１は、誘電体層２３０及び第２電極２２０よりも寸法の大きい第１電極２１０を備え、上部電極を構成する第２電極２２０は、１つのビア２６２を介して配線２７２に接続され、下部電極を構成する第１電極２１０も、１つのビア２６１を介して配線２７１に接続されている。
　しかしながら、図１２に示すように、第１電極２１０に接続されるビア２６１の長さと、第２電極２２０に接続されるビア２６２の長さが異なると、第１電極２１０及び第２電極２２０に接続されるビア２６１，２６２を適切に形成することが難しくなる。また、ビア２６１，２６２の長さが異なることに限らず、第１電極２１０と第２電極２２０を形成する材料が互いに異なることによっても、第１電極２１０及び第２電極２２０に接続されるビア２６１，２６２を適切に形成することが難しくなる。即ち、基板にビアを形成するときには、ビアの底面となる材料や形成すべきビアの長さ等に配慮する必要があり、第１電極及び第２電極のそれぞれに接続されるビアを形成するために、各ビアの形成に適したビア形成条件を確立する必要がある。このため図１２に示すビア２６１，２６２を適切に形成することは難しい。
　基板内蔵用キャパシタを構成する第１電極及び第２電極に接続されるビアを適切に形成することができなければ、基板に形成されるビアと第１電極及び第２電極を良好に接続できなくなるという問題がある。
　また、従来、基板に形成されるビアを第１電極及び第２電極に接続するために、第１電極及び第２電極の双方の厚みを確保する必要があるため、キャパシタの全体の厚みが大きくなってしまうという問題があった。
　本発明は、こうした実情に鑑みてなされたものであり、その目的は、基板に形成されるビアと第１電極及び第２電極を良好に接続することができ、また、薄型化を図ることができる基板内蔵用キャパシタ、キャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法を提供することにある。
　上記目的を達成するため、本発明の基板内蔵用キャパシタは、所定方向に延びた第１電極と、前記第１電極に設けられた誘電体層と、前記誘電体層に設けられて、この誘電体層を介して前記第１電極と対向するとともに、前記誘電体層から前記所定方向において突出する端部を有する第２電極と、前記所定方向において前記第１電極から間隔を空けて設けられた電極層とを備え、前記所定方向における前記第２電極の端部が前記電極層に接続されるとともに、前記電極層の表面が、前記第１電極の表面と同一平面上に位置するように設けられていることを特徴とする。
　上記目的を達成するため、本発明のキャパシタ内蔵基板は、基板内蔵用キャパシタが内蔵されているキャパシタ内蔵基板であって、前記基板内蔵用キャパシタは、所定方向に延びた第１電極と、前記第１電極に設けられた誘電体層と、前記誘電体層に設けられて、この誘電体層を介して前記第１電極と対向するとともに、前記誘電体層から前記所定方向において突出する端部を有する第２電極と、前記所定方向において前記第１電極から間隔を空けて設けられた電極層とを備え、前記第２電極の端部と前記電極層とが接続され、前記電極層と前記第１電極とが同一材料により形成されていることを特徴とする。
　上記目的を達成するため、本発明の基板内蔵用キャパシタの製造方法は、第１電極層の上に誘電体層を形成する誘電体層形成工程と、前記誘電体層の上に、前記誘電体層を覆って前記第１電極層に接続される第２電極層を形成する電極層形成工程と、前記第１電極層に、前記誘電体層を介して第２電極層に対向する部位と、前記第２電極層が接続される部位とを電気的に分離する分離溝を形成する分離溝形成工程とを含むことを特徴とする。
　本発明によれば、基板に形成されるビアと第１電極及び第２電極を良好に接続することができ、基板内蔵用キャパシタの薄型化を図ることができ、基板の一方の面から第２電極に至る導電経路を短くすることができる。
本発明の一実施形態に係る基板内蔵用キャパシタと、このキャパシタが内蔵されたキャパシタ内蔵基板の概略構成を示す断面図。 同実施形態に係る基板内蔵用キャパシタを示す平面図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための断面図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 本発明の第２変形例に係る基板内蔵用キャパシタの製造方法を説明するための断面図。 比較例に係る基板内蔵用キャパシタと、このキャパシタが内蔵されたキャパシタ内蔵基板の概略構成を示す断面図。 他の比較例に係る基板内蔵用キャパシタと、このキャパシタが内蔵されたキャパシタ内蔵基板の概略構成を示す断面図。
　以下、本発明を具体化した一実施形態について図面を参照しながら説明する。
　図１に示すように、本発明に係るキャパシタ１は、基板９に内蔵される基板内蔵用キャパシタである。図中の矢印Ｘは、所定の直線方向である面方向Ｘを示している。また、図中の矢印Ｙは、面方向Ｘに垂直な方向である厚み方向Ｙを示している。
　キャパシタ１は、第１電極１０と、第１電極１０に設けられた誘電体層３０と、誘電体層３０に設けられて、誘電体層３０を介して第１電極１０に対向する第２電極２０と、第２電極２０に接続されるととともに第１電極１０と同一平面上に位置する電極層４０とを備えている。
　キャパシタ１の平面図である図２に示すように、本実施形態においては、第１電極１０、第２電極２０、及び誘電体層３０は、矩形状を有している。なお、図２において破線Ｈ１で示す箇所は、図１中に示すビア６１が接続される部位を示している。また、図２において破線Ｈ２で示す箇所は、図１中に示すビア６２が接続される部位を示している。
　金属等の導電性材料からなる第１電極１０は、銅、ニッケル、アルミニウム、または白金等の金属からなる金属箔、またはこれらの金属を二種以上含む合金からなる金属箔等により形成されている。図１に示すように、薄い平板状の第１電極１０は、誘電体層３０が設けられる面１１と、ビア６１が接続される面１２とを有している。所定方向である面方向Ｘに延びた第１電極１０は、図１中においては、上部電極として誘電体層３０の上部を覆っている。
　金属等の導電性材料からなる第２電極２０は、銅、ニッケル、アルミニウム、または白金等の金属からなる金属膜、またはこれらの金属を二種以上含む合金からなる金属膜等により形成されている。薄膜状の第２電極２０は、厚み方向Ｙにおいて、第１電極１０とともに誘電体層３０を挟み込むように形成されている。第２電極２０は、面方向Ｘにおいて第１電極１０及び誘電体層３０に比べて大きい寸法を有している。面方向Ｘに延びる第２電極２０は、図１中においては、下部電極として誘電体層３０の下部を覆っている。さらに、第２電極２０は、誘電体層３０の両端部から面方向Ｘに突出して、面方向Ｘにおける誘電体層３０の両端面を覆っている。そして、面方向Ｘにおける第２電極２０の両端部が電極層４０に接続されている。即ち、第２電極２０は、誘電体層３０から面方向Ｘにおいて突出する端部を有するとともに、面方向Ｘにおける第２電極２０の端部が電極層４０に接続されている。
　誘電体により形成される誘電体層３０は、例えば酸化物系のセラミックスにより形成されている。具体的には、例えば、チタン酸バリウム、ニオブ酸リチウム、ホウ酸リチウム、チタン酸ジルコン酸鉛、チタン酸ストロンチウム、チタン酸ジルコン酸ランタン鉛、タンタル酸リチウム、酸化亜鉛、酸化タンタル等の金属酸化物により誘電体層３０が形成される。なお、誘電体層３０には、上記の金属酸化物に加えて、誘電特性を向上させるための添加物が含まれていてもよい。第１電極１０の面１１に設けられた誘電体層３０は、面方向Ｘにおいて第１電極１０に比べて大きい寸法を有するとともに、第１電極１０の両端部から面方向Ｘに突出している。
　金属等の導電性材料からなる電極層４０は、銅箔やニッケル箔等の金属箔により形成され、第１電極１０と同一材料により形成されている。薄い平板状の電極層４０は、第２電極２０が接続される面４１と、ビア６２が接続される面４２とを有している。面方向Ｘに延びる電極層４０は、厚み方向Ｙにおいて第２電極２０とともに誘電体層３０の両端部を挟み込むように形成されるとともに、面方向Ｘにおいて第１電極１０から間隔を空けて設けられている。
　本実施形態においては、図１及び図２に示すように、第１電極１０と電極層４０との間に、四角枠形状の分離溝Ｄが設けられている。誘電体層３０の周縁を除く部位に設けられている分離溝Ｄは、第１電極１０と電極層４０とが対向する面方向Ｘにおける第１電極１０及び電極層４０の端面と、誘電体層３０の表面の一部とにより構成され、誘電体層３０の表面を底面とする溝である。
　即ち、電極層４０の一部は、面方向Ｘにおける誘電体層３０の端部に設けられて、誘電体層３０を介して電極層４０の一部と第２電極２０とが対向している。そして、電極層４０と第１電極１０との間に、誘電体層３０の周縁を除く部位を底面として、第１電極１０と第２電極２０とを電気的に分離する分離溝Ｄが形成されている。
　また、本実施形態においては、第１電極１０と電極層４０の厚み（厚み方向Ｙにおける寸法）は同じである。従って、第１電極１０の面１１と電極層４０の面４１とは同一平面上に位置するとともに、第１電極１０の面１２と電極層４０の面４２とは同一平面上に位置している。
　基板９は、上記構成を備えたキャパシタ１を内蔵したキャパシタ内蔵基板である。基板９は、キャパシタ１と、キャパシタ１が内蔵される絶縁基板６０とを備え、絶縁基板６０には、第１電極１０に電気的に接続されるビア６１が形成されるとともに、第２電極２０に電気的に接続されるビア６２が形成されている。本実施形態においては、ビア６２は、電極層４０に接続されることによって、第２電極２０に電気的に接続されている。
　絶縁基板６０の表面上には、第１電極１０に電気的に接続される配線７１と、第２電極２０に接続される配線７２とが形成されている。配線７１，７２は、基板９が有する一方の面に設けられている。
　図３～図６を参照しながら、キャパシタ１の製造方法の一例を説明する。なお、図３（ａ）、図４（ａ）、及び図６（ａ）は、それぞれ、図３（ｂ）、図４（ｂ）、及び図６（ｂ）における一点鎖線に沿った矢視断面図である。
　まず、ハンドリングが容易であって、かつ、後述のアニール工程において変形が発生しにくい所定の厚みを有する第１電極層１０Ａを用意する。第１電極層１０Ａは金属箔であって、高い導電性を有し入手が容易な銅箔であることが好ましい。
　次いで、図３（ａ）及び（ｂ）に示すように、第１電極層１０Ａが有する面１１Ａの一部に誘電体層３０を形成する。即ち、下地となる第１電極層１０Ａの上に誘電体層３０を形成する（誘電体層形成工程）。
　誘電体層形成工程においては、粉末状の誘電体を噴射する粉末噴射コーティング法により誘電体層３０が形成される。粉末噴射コーティング法としては、例えば、エアロゾルデポジション法、パウダージェットデポジション法を用いることができる。常温大気圧環境下で誘電体層３０を容易に形成するためには、パウダージェットデポジション法を用いることが好ましい。
　次いで、誘電体層３０の強誘電特性を向上させるために、誘電体層３０に対してアニール処理を施す（アニール工程）。アニール工程においては、例えば、誘電体層３０へのレーザ照射、マイクロ波加熱、アニール炉内における加熱等により、アニール処理が施される。
　次いで、図４（ａ）及び（ｂ）に示すように、誘電体層３０の上に、誘電体層３０を覆って第１電極層１０Ａに接続される第２電極層２０Ａを形成する（電極層形成工程）。面方向Ｘにおいて誘電体層３０に比べて大きい寸法を有する第２電極層２０Ａは、誘電体層３０の表面上に設けられて、面方向Ｘにおける第２電極層２０Ａの端部が、誘電体層３０の両端面を覆って、誘電体層３０の周囲における第１電極層１０Ａの表面に設けられる。第２電極層２０Ａは、第１電極層１０Ａと同じ材料（即ち、銅）により形成されることが好ましいが、第１電極層１０Ａと異なる材料により形成されていてもよい。
　電極層形成工程においては、例えば、スパッタリング、蒸着、導電性ペーストの印刷、めっき、またはこれらを組み合わせた成膜方法等により金属膜である第２電極層２０Ａが形成される。電極層形成工程における成膜方法は、第１電極層１０Ａ及び誘電体層３０と第２電極層２０Ａとの界面における密着性が高い方法を採用することが好ましい。
　次いで、誘電体層３０及び第２電極層２０Ａが設けられた第１電極層１０Ａを反転する
（反転工程）。
　次いで、図５に示すように、第１電極層１０Ａが有する面１１Ａに対して他方の面１２Ａ、即ち、誘電体層３０及び第２電極層２０Ａが設けられていない面１２Ａを研磨することにより、第１電極層１０Ａを薄くする（薄化工程）。即ち、厚み方向Ｙにおける第１電極層１０Ａの寸法を、面方向Ｘにおいて一様に小さくする。
　本実施形態においては、薄化工程は、エッチングにより第１電極層１０Ａを薄くするエッチング工程である。エッチングは、金属を溶解する化学的反応を利用した化学的研磨である。エッチング工程におけるエッチングとしては、エッチングガスを用いたドライエッチング、または、エッチング液を用いたウェットエッチングを用いることができる。
　そして、図６（ａ）及び（ｂ）に示すように、第１電極層１０Ａに、誘電体層３０の周縁を除く部位であって、誘電体層３０の表面を底面とする分離溝Ｄを形成する。即ち、第１電極層１０Ａに、誘電体層３０を介して第２電極層２０Ａに対向する部位と、第２電極層２０Ａが接続される部位とを電気的に分離する分離溝Ｄを形成する（分離溝形成工程）。
　分離溝Ｄが形成されることによって、電気的に接続されていない第１電極１０と第２電極２０とが形成される。このようにして第１電極層１０Ａが分離されることにより、第１電極層１０Ａにおいて誘電体層３０を介して第２電極層２０Ａと対向する部位は第１電極１０となり、第２電極層２０Ａは第２電極２０となる。また、第１電極層１０Ａにおいて第２電極層２０Ａの両端部が接続される部位は、電極層４０となる。
　即ち、分離溝形成工程は、分離溝Ｄを形成することによって第１電極１０と第２電極２０とを形成する電極形成工程である。従って、第１電極層１０Ａは第１電極１０及び電極層４０を構成するとともに、第２電極層２０Ａは第２電極２０を構成する。そして、第１電極層１０Ａの面１１Ａは、第１電極１０及び電極層４０の面１１，４１を構成するとともに、第１電極層１０Ａの面１２Ａは、第１電極１０及び電極層４０の面１２，４２を構成する。
　以上のように、キャパシタ１の製造方法は、誘電体層形成工程、アニール工程、電極層形成工程、反転工程、薄化工程（エッチング工程）、分離溝形成工程を備えている。これらの工程を経て、キャパシタ１が製造される。
　図７～図９を参照しながら、キャパシタ１が内蔵される基板９の製造方法の一例を説明する。
　図７に示すように、キャパシタ１を絶縁体５０の表面に積層する（キャパシタ積層工程）。絶縁体５０は、コア材と、このコア材を挟み込む一対のプリプレグにより構成されている。
　キャパシタ積層工程においては、絶縁体５０を加熱及び加圧することにより、半硬化状態のプリプレグにキャパシタ１が圧着される。なお、絶縁体５０を予め用意しておいて、硬化しているプリプレグに接着剤層（不図示）を介してキャパシタ１を積層してもよい。
　次いで、図８に示すように、電極層４０をエッチングすることにより、内部配線４０ａを形成する（内部配線形成工程）。即ち、キャパシタ１が備える電極層４０は、基板９内に設けられる内部配線４０ａを構成する。この内部配線４０ａは、キャパシタ１に接続されない配線であってもよく、電極層４０に接続される配線であってもよい。
　次いで、上記キャパシタ積層工程と同じようにして、キャパシタ１が設けられた絶縁体５０に、他の絶縁体５０を加熱及び加圧して積層する（絶縁体積層層工程）。絶縁体積層工程を行うことにより、図９に示すように、積層された絶縁体５０によって絶縁基板６０が形成され、キャパシタ１が内蔵された基板９が得られる。
　次いで、絶縁基板６０に貫通孔を設けてビア６１，６２を形成する（ビア形成工程）。そして、絶縁基板６０の一方の面に配線７１，７２を形成する（配線形成工程）。
　以上のように、基板９の製造方法は、キャパシタ積層工程、内部配線形成工程、絶縁体積層工程、ビア形成工程、配線形成工程を備えている。これらの工程を経て、図１に示す基板９が製造される。
　本実施形態によれば、以下の効果を得ることができる。
　（１）キャパシタ１は、第１電極１０と、誘電体層３０と、誘電体層３０を介して第１電極１０と対向するとともに、誘電体層３０から面方向Ｘにおいて突出する端部を有する第２電極２０と、面方向Ｘにおいて第１電極１０から間隔を空けて設けられた電極層４０とを備えている。そして、面方向Ｘにおける第２電極２０の端部が電極層４０に接続されるとともに、電極層４０の表面である面４２が、第１電極１０の表面である面１２と同一平面上に位置するように設けられている。このような構成のキャパシタ１が基板９に内蔵された場合には、基板９の一方の面に設けられた配線７１，７２を第１電極１０及び第２電極２０に接続するために、基板９の一方の面から電極層４０の表面及び第１電極１０の表面に至るビア６１，６２が基板９に形成される。そして、電極層４０にビア６２が接続されることにより、基板９の一方の面に設けられた配線７２と第２電極２０とが接続され、第１電極１０にビア６１が直接接続されることにより、基板９の一方の面に設けられた配線７１と第１電極１０とが接続される構成となる。このとき、上記構成によれば、第２電極２０に接続された電極層４０が有する面４２が、第１電極１０が有する面１２と同一平面上に位置するように設けられているため、第１電極１０に電気的に接続されるビア６１の長さと、第２電極２０に電気的に接続されるビア６２の長さが同じとなるようにすることができる。従って、キャパシタ１が基板９に内蔵されて、基板９に形成されたビア６１，６２を介して基板９の一方の面に設けられた配線７１，７２が第１電極１０及び第２電極２０に接続されるときに、ビア６１，６２の各々の長さが異なっている場合に比べて、第１電極１０及び第２電極２０に接続されるビア６１，６２を容易に形成することができる。その結果、基板９に形成されるビア６１，６２と第１電極１０及び第２電極２０を良好に接続することができる。また、上記構成のキャパシタ１が基板９に内蔵された場合には、第２電極２０の表面を底面とするビアを形成する必要はなく、電極層４０の表面及び第１電極１０の表面を底面とするビア６１，６２を形成すればよい。このため、ビア６１，６２の形成に備えて第２電極２０の厚みを確保する必要が無く、第２電極２０の厚みが大きくなることを抑制することができる。従って、キャパシタ１の薄型化を図ることができる。
　（２）また、基板９の一方の面に設けられた配線７２を第２電極２０に接続するためには、基板９の一方の面から電極層４０の表面に延びるビア６２を形成する構成となる。このため、基板９の一方の面から他方の面に至るビアを形成して、さらにこの他方の面から第２電極２０に至るビアを形成する構成と比べて、基板９の一方の面から第２電極２０に至る導電経路を短くすることができる。従って、ビア６１，６２は、それぞれ、配線７１，７２が設けられた基板９の面とキャパシタ１との最短距離の寸法である。その結果、基板９に生じるインダクタンスが小さくなり、高周波領域における基板９のインピーダンス特性が向上する。
　（３）電極層４０の一部は、誘電体層３０の端部に設けられて、誘電体層３０を介して電極層４０の一部と第２電極２０とが対向し、電極層４０と第１電極１０との間に、誘電体層３０の周縁を除く部位を底面として、第１電極１０と第２電極２０とを電気的に分離する分離溝Ｄが設けられている。このため、誘電体層３０の端部は、電極層４０の一部と第２電極２０とにより挟まれるため、誘電体層３０が第１電極１０及び電極層４０から剥離することを抑制することができる。
　（４）キャパシタ１が基板９に内蔵された場合には、基板９の一方の面から電極層４０の面４２及び第１電極１０の面１２に至るビア６１，６２が形成され、電極層４０にビア６２が接続されることにより、第２電極２０とビア６２とが接続され、第１電極１０にビア６１が直接接続されることにより、第１電極１０とビア６１とが接続される構成となる。従って、電極層４０と第１電極１０とが同一材料により形成されていることにより、ビア６１，６２の接続対象が異質材料によって形成されている場合に比べて、第１電極１０及び第２電極２０に接続されるビア６１，６２を容易に形成することができ、ビア６１，６２と第１電極１０及び第２電極２０を良好に接続することができる。即ち、電極層４０の面４２と第１電極１０の面１２とが同一平面上に完全に位置していない場合であっても、第１電極１０及び第２電極２０に接続されるビア６１，６２を容易に形成することができる。
　（５）基板９には上記構成を有するキャパシタ１が内蔵されているため、電子機器（図示略）に内蔵される部品として、薄型の基板９を利用することができる。なお、上記（４）に記載したように、基板９にキャパシタ１が内蔵された状態においては、電極層４０の面４２は、第１電極１０の面１２と同一平面上に完全に位置していなくてもよい。
　（６）キャパシタ１の製造方法は、誘電体層３０を形成する誘電体層形成工程、誘電体層３０を覆って第１電極層１０Ａに接続される第２電極層２０Ａを形成する電極層形成工程、第１電極層１０Ａに、第２電極層２０Ａに対向する部位と、第２電極層２０Ａが接続される部位とを電気的に分離する分離溝Ｄを形成する分離溝形成工程を含む。上記構成によれば、誘電体層３０を覆う第２電極層２０Ａが接続されている第１電極層１０Ａに分離溝Ｄが形成されることにより、第１電極層１０Ａにおいて誘電体層３０を介して第２電極層２０Ａに対向する部位が第１電極１０となり、第２電極層２０Ａが第２電極２０となる。また、第１電極層１０Ａにおいて第２電極層２０Ａが接続される部位は、第１電極１０から間隔を空けて設けられた電極層４０となる。このとき、上記構成によれば、分離溝形成工程を経て形成される電極層４０は、分離溝形成工程前において第１電極層１０Ａの一部であって、電極層４０は第１電極１０と同様にして設けられている。即ち、第１電極１０に接続された電極層４０が有する面４２が、第１電極１０が有する面１２と同一平面上に位置するように設けられ、電極層４０と第１電極１０とが同一材料により形成されている。このため、上記（１）、（２）、及び（４）に準じた効果を得ることができる。
　（７）分離溝形成工程において、分離溝Ｄが、誘電体層３０の周縁を除く部位であって誘電体層３０の一部が底面となる部位に形成される。従って、電極層４０の一部は、誘電体層３０の端部に設けられて、誘電体層３０を介して電極層４０の一部と第２電極２０とが対向し、誘電体層３０の端部は、電極層４０の一部と第２電極２０とにより挟まれる。このため、上記（３）に準じた効果を得ることができる。
　（８）キャパシタ１の製造方法は、誘電体層形成工程後において第１電極層１０Ａを薄くする薄化工程を備える。このため、誘電体層３０が形成される時を含めて誘電体層３０が形成されるまでの第１電極層１０Ａのハンドリングが容易となる。また、薄化工程において第１電極層１０Ａが薄くなるため、キャパシタ１の薄型化（いわゆる低背化）を図ることができる。
　（９）キャパシタ１の製造方法は、誘電体層形成工程後に誘電体層３０に対してアニール処理を施すアニール工程を備える。このため、誘電体層３０の強誘電特性を向上することができる。また、アニール工程後において上記薄化工程が行われれば、アニール処理に起因して第１電極層１０Ａに形成された酸化膜を、薄化工程において除去することが可能となる。その結果、酸化膜の形成を抑制するために低く設定されていたアニール処理における加熱の最高温度を上げることが可能となる。また、アニール工程後に薄化工程が行われれば、アニール工程においては第１電極層１０Ａの厚みを確保することができる。その結果、アニール処理に起因する第１電極層１０Ａの変形を抑制しながらも、キャパシタ１の低背化を図ることができる。
　（１０）誘電体層形成工程において、粉末噴射コーティング法により誘電体層３０が形成される。このため、エアロゾルデポジション法やパウダージェットデポジション法等により、常温で誘電体層３０を形成することができる。その結果、下地となる第１電極層１０Ａとして、融点の低い金属を使用することができる。
　（１１）薄化工程は、エッチングにより第１電極層１０Ａを薄くするエッチング工程である。このため、化学的研磨により第１電極層１０Ａを所望の厚みに薄くすることができる。
　（１２）基板９の製造方法は、電極層４０をエッチングすることにより、内部配線４０ａを形成する内部配線形成工程を備えている。従って、キャパシタ１が備える電極層４０を、基板９内に設けられる内部配線４０ａに利用することができる。
　なお、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々の設計変更をすることが可能であり、それらを本発明の範囲から除外するものではない。例えば、上記実施形態を以下のように変更してもよく、以下の変更を組み合わせて実施してもよい。
　（第１変形例）
　・キャパシタ積層工程において、第１電極層１０Ａに分離溝Ｄが形成されていなくてもよい。即ち、基板９の製造工程にキャパシタ１の製造工程が含まれていてもよい。この場合のキャパシタ１及び基板９の製造工程を以下に説明する。
　誘電体層形成工程、アニール工程、電極層形成工程、反転工程、薄化工程を経て得られた第１電極層１０Ａを、コア材及びプリプレグにより構成される絶縁体５０の表面に積層する（電極層積層工程）。
　電極層積層工程においては、絶縁体５０を加熱及び加圧することにより、半硬化状態のプリプレグに第２電極層２０Ａ及び第１電極層１０Ａが圧着される。電極層積層工程を行うことにより、分離溝Ｄが形成されていない露出した第１電極層１０Ａが設けられている絶縁体５０が得られる。
　次いで、上記分離溝形成工程と同様にして、絶縁体５０に設けられた第１電極層１０Ａに分離溝Ｄを形成する（分離溝形成工程）。次いで、内部配線形成工程及び絶縁体積層工程を行うことにより、図９に示す基板９が得られる。そして、ビア形成工程、配線形成工程を経て、図１に示す基板９を製造することができる。
　即ち、本変形例においては、第１電極層１０Ａを絶縁体５０に設けた後（電極層積層工程後）に、電極形成工程である分離溝形成工程を行っている。
　キャパシタ１の静電容量は第１電極１０と第２電極２０とが対向する部位の面積に依存するため、分離溝Ｄの形成位置はキャパシタ１の静電容量と関連する。従って、電極層積層工程後に分離溝形成工程を行うことにより、基板９の製造時に所望の静電容量を有するキャパシタ１を得ることができる。
　（第２変形例）
　・キャパシタ１が備える電極層４０を、基板９内に設けられる内部配線４０ａに利用しなくてもよい。即ち、例えば図１０に示すように、上記実施形態における電極層４０に比べて面方向Ｘにおいて寸法の小さい電極層４０を用いてもよい。
　本変形例においては、上記キャパシタ積層工程と同様にして、キャパシタ１を絶縁体５０の表面に積層して、内部配線形成工程を経ずに、絶縁体積層工程、ビア形成工程、配線形成工程を経て、図１０に示すように、内部配線４０ａを備えない基板９が製造される。
　・１つの第１電極層１０Ａの上に複数の誘電体層３０を形成してもよい。この場合、複数の誘電体層３０を形成した後に、誘電体層３０の形状に合わせて第１電極層１０Ａを裁断することにより、１つの第１電極層１０Ａから複数のキャパシタ１を製造してもよい。
　・第２電極２０が、銅、ニッケル、アルミニウム、または白金等の金属からなる金属箔、またはこれらの金属を二種以上含む合金からなる金属箔等により形成されていてもよい。即ち、第２電極層２０Ａが金属箔により構成されてもよく、この場合には、電極層形成工程において、金属箔を第１電極層１０Ａ及び誘電体層３０に張り付けることにより、第２電極層２０Ａが形成される。
　・第１電極層１０Ａを構成する金属箔にめっきが施されていてもよい。また、上述のごとく第２電極層２０Ａが金属箔により構成される場合には、この金属箔にめっきが施されていてもよい。
　・電極層形成工程前に薄化工程を行うことも可能である。また、分離溝形成工程後に薄化工程を行うことも可能である。
　・誘電体層形成工程において、粉末噴射コーティング法以外の方法により誘電体層３０を形成してもよい。例えば、スパッタリング、蒸着、ゾル－ゲル法等により誘電体層３０を形成してもよい。
　・所望の強誘電特性を得ることができるのであれば、アニール工程を省いてもよい。
　・薄化工程において、エッチング以外の方法により第１電極層１０Ａを薄くしてもよい。即ち、第１電極層１０Ａを薄くするための方法は化学的研磨に限定されず、例えば機械研磨や化学機械研磨により第１電極層１０Ａを薄くしてもよい。
　Ｄ…分離溝、Ｘ…面方向、Ｙ…厚み方向、１…基板内蔵用キャパシタ、９…キャパシタ内蔵基板、１０…第１電極、１１，１２…面、１０Ａ…第１電極層、１１Ａ，１２Ａ…面、２０…第２電極、２０Ａ…第２電極層、３０…誘電体層、４０…電極層、４０ａ…内部配線、４１，４２…面、５０…絶縁体、６０…絶縁基板、６１，６２…ビア、７１，７２…配線。

Claims (14)

  1. 　所定方向に延びた第１電極と、
    　前記第１電極に設けられた誘電体層と、
    　前記誘電体層に設けられて、この誘電体層を介して前記第１電極と対向するとともに、前記誘電体層から前記所定方向において突出する端部を有する第２電極と、
    　前記所定方向において前記第１電極から間隔を空けて設けられた電極層とを備え、
    　前記所定方向における前記第２電極の端部が前記電極層に接続されるとともに、前記電極層の表面が、前記第１電極の表面と同一平面上に位置するように設けられている
    　ことを特徴とする基板内蔵用キャパシタ。
  2. 　前記電極層の一部は、前記誘電体層の端部に設けられて、前記誘電体層を介して前記電極層の一部と前記第２電極とが対向し、
    　前記電極層と前記第１電極との間に、前記誘電体層の周縁を除く部位を底面として、前記第１電極と前記第２電極とを電気的に分離する分離溝が設けられている
    　ことを特徴とする請求項１に記載の基板内蔵用キャパシタ。
  3. 　前記電極層と前記第１電極とが同一材料により形成されている
    　ことを特徴とする請求項１に記載の基板内蔵用キャパシタ。
  4. 　前記電極層と前記第１電極とが同一材料により形成されている
    　ことを特徴とする請求項２に記載の基板内蔵用キャパシタ。
  5. 　請求項１に記載の基板内蔵用キャパシタが内蔵されていることを特徴とするキャパシタ内蔵基板。
  6. 　基板内蔵用キャパシタが内蔵されているキャパシタ内蔵基板であって、
    　前記基板内蔵用キャパシタは、所定方向に延びた第１電極と、前記第１電極に設けられた誘電体層と、前記誘電体層に設けられて、この誘電体層を介して前記第１電極と対向するとともに、前記誘電体層から前記所定方向において突出する端部を有する第２電極と、前記所定方向において前記第１電極から間隔を空けて設けられた電極層とを備え、
    　前記第２電極の端部と前記電極層とが接続され、前記電極層と前記第１電極とが同一材料により形成されている
    　ことを特徴とするキャパシタ内蔵基板。
  7. 　第１電極層の上に誘電体層を形成する誘電体層形成工程と、
    　前記誘電体層の上に、前記誘電体層を覆って前記第１電極層に接続される第２電極層を形成する電極層形成工程と、
    　前記第１電極層に、前記誘電体層を介して第２電極層に対向する部位と、前記第２電極層が接続される部位とを電気的に分離する分離溝を形成する分離溝形成工程とを含む
    　ことを特徴とする基板内蔵用キャパシタの製造方法。
  8. 　前記分離溝形成工程において、前記分離溝を、前記誘電体層の周縁を除く部位であって前記誘電体層の一部が底面となる部位に形成する
    　ことを特徴とする請求項７に記載の基板内蔵用キャパシタの製造方法。
  9. 　前記誘電体層形成工程後において前記第１電極層を薄くする薄化工程を含む
    　ことを特徴とする請求項７に記載の基板内蔵用キャパシタの製造方法。
  10. 　前記誘電体層形成工程後において前記第１電極層を薄くする薄化工程を含む
    　ことを特徴とする請求項８に記載の基板内蔵用キャパシタの製造方法。
  11. 　前記誘電体層形成工程後に前記誘電体層に対してアニール処理を施すアニール工程を含む
    　ことを特徴とする請求項７に記載の基板内蔵用キャパシタの製造方法。
  12. 　前記誘電体層形成工程後に前記誘電体層に対してアニール処理を施すアニール工程を含む
    　ことを特徴とする請求項１０に記載の基板内蔵用キャパシタの製造方法。
  13. 　前記誘電体層形成工程において、粉末噴射コーティング法により前記誘電体層を形成する
    　ことを特徴とする請求項７に記載の基板内蔵用キャパシタの製造方法。
  14. 　前記誘電体層形成工程において、粉末噴射コーティング法により前記誘電体層を形成する
    　ことを特徴とする請求項１２に記載の基板内蔵用キャパシタの製造方法。
PCT/JP2011/065545 2010-07-30 2011-07-07 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法 Ceased WO2012014648A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201180037590XA CN103053002A (zh) 2010-07-30 2011-07-07 基板内置用电容器、具备其的电容器内置基板及基板内置用电容器的制造方法
US13/812,348 US20130120902A1 (en) 2010-07-30 2011-07-07 Substrate-incorporated capacitor, capacitor-incorporating substrate provided with the same, and method for manufacturing substrate-incorporated capacitor
JP2012526399A JPWO2012014648A1 (ja) 2010-07-30 2011-07-07 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-173037 2010-07-30
JP2010173037 2010-07-30

Publications (1)

Publication Number Publication Date
WO2012014648A1 true WO2012014648A1 (ja) 2012-02-02

Family

ID=45529866

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/065545 Ceased WO2012014648A1 (ja) 2010-07-30 2011-07-07 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法

Country Status (4)

Country Link
US (1) US20130120902A1 (ja)
JP (1) JPWO2012014648A1 (ja)
CN (1) CN103053002A (ja)
WO (1) WO2012014648A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018137311A (ja) * 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
US10178717B2 (en) 2017-03-09 2019-01-08 Dongming Li Lamp-control circuit for lamp array emitting constant light output

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160000753A (ko) * 2014-06-25 2016-01-05 삼성전기주식회사 박막형 커패시터 소자 및 이의 제조 방법
US10468187B2 (en) * 2016-08-05 2019-11-05 Samsung Electro-Mechanics Co., Ltd. Thin-film ceramic capacitor having capacitance forming portions separated by separation slit
KR101912282B1 (ko) 2016-08-05 2018-10-29 삼성전기 주식회사 박막 커패시터

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126943A (ja) * 1997-06-30 1999-01-29 Kyocera Corp 多層配線基板およびその製造方法
JP2000049041A (ja) * 1998-07-31 2000-02-18 Sony Corp コンデンサ
JP2007035975A (ja) * 2005-07-27 2007-02-08 Mitsui Mining & Smelting Co Ltd 支持基板付キャパシタ層形成材及びキャパシタ層形成材並びにこれらの製造方法
JP2010157529A (ja) * 2008-12-26 2010-07-15 Tdk Corp 誘電体薄膜素子の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0286111A (ja) * 1988-09-22 1990-03-27 Nippon Oil & Fats Co Ltd 単一面に端子引き出し可能なコンデンサ
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
JPH1092689A (ja) * 1996-09-13 1998-04-10 Toshiba Corp キャパシタおよびその製造方法
US6404615B1 (en) * 2000-02-16 2002-06-11 Intarsia Corporation Thin film capacitors
JP4239526B2 (ja) * 2002-08-30 2009-03-18 Ｔｏｔｏ株式会社 コンデンサ、複合回路基板及びコンデンサの製造方法
US20050063135A1 (en) * 2003-09-18 2005-03-24 Borland William J. High tolerance embedded capacitors
US20040099999A1 (en) * 2002-10-11 2004-05-27 Borland William J. Co-fired capacitor and method for forming ceramic capacitors for use in printed wiring boards
US7456459B2 (en) * 2005-10-21 2008-11-25 Georgia Tech Research Corporation Design of low inductance embedded capacitor layer connections
US7705423B2 (en) * 2005-10-21 2010-04-27 Georgia Tech Research Corporation Device having an array of embedded capacitors for power delivery and decoupling of high speed input/output circuitry of an integrated circuit
US20070236859A1 (en) * 2006-04-10 2007-10-11 Borland William J Organic encapsulant compositions for protection of electronic components
US20080308309A1 (en) * 2007-06-14 2008-12-18 Phoenix Precision Technology Corporation Structure of packaging substrate having capacitor embedded therein and method for fabricating the same
US8391017B2 (en) * 2009-04-28 2013-03-05 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
US8088658B2 (en) * 2009-04-28 2012-01-03 E. I. Du Pont De Nemours And Company Thin film capacitor and method of fabrication thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126943A (ja) * 1997-06-30 1999-01-29 Kyocera Corp 多層配線基板およびその製造方法
JP2000049041A (ja) * 1998-07-31 2000-02-18 Sony Corp コンデンサ
JP2007035975A (ja) * 2005-07-27 2007-02-08 Mitsui Mining & Smelting Co Ltd 支持基板付キャパシタ層形成材及びキャパシタ層形成材並びにこれらの製造方法
JP2010157529A (ja) * 2008-12-26 2010-07-15 Tdk Corp 誘電体薄膜素子の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018137311A (ja) * 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
US10178717B2 (en) 2017-03-09 2019-01-08 Dongming Li Lamp-control circuit for lamp array emitting constant light output

Also Published As

Publication number Publication date
JPWO2012014648A1 (ja) 2013-09-12
CN103053002A (zh) 2013-04-17
US20130120902A1 (en) 2013-05-16

Similar Documents

Publication Publication Date Title
US11375620B2 (en) Multi-layer ceramic electronic component, method of producing a multi-layer ceramic electronic component, and substrate with a built-in electronic component
US10079108B2 (en) Multilayer capacitor and mounting structure
JP5206440B2 (ja) セラミック電子部品
JP5533387B2 (ja) セラミック電子部品
US11145464B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
JP2018018938A (ja) 積層セラミック電子部品
CN108231336B (zh) 电感器
KR101886332B1 (ko) 전자부품 및 전자부품 내장형 기판
CN104347270A (zh) 多层陶瓷电子部件、其上安装有该部件的板及其制造方法
CN104051155A (zh) 嵌入式多层陶瓷电子元件和具有该电子元件的印刷电路板
CN103903855A (zh) 多层陶瓷电容器及其制造方法
JP2001196228A (ja) 積層セラミック電子部品の製造方法及び積層セラミック電子部品
JP2017108057A (ja) 積層セラミックコンデンサ
US20170287642A1 (en) Multi-layer ceramic electronic component and method of producing the same
JP2014187216A (ja) 積層セラミックコンデンサの製造方法
JP2015076600A (ja) 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板
JP2012009679A (ja) セラミック電子部品及びその製造方法
JP2022032641A (ja) 部品内蔵基板
JPWO2012014648A1 (ja) 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法
US20230207220A1 (en) Multilayer electronic component
JP2012227240A (ja) 積層構造体及びその製造方法
WO2012014647A1 (ja) 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法
WO2012014646A1 (ja) 基板内蔵用キャパシタの製造方法、及びこれを備えたキャパシタ内蔵基板
JP2004289085A (ja) 薄膜積層電子部品及びその製造方法
JP2015088616A (ja) セラミック電子部品

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180037590.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11812240

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012526399

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 13812348

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11812240

Country of ref document: EP

Kind code of ref document: A1