WO2011148655A1

WO2011148655A1 - シフトレジスタ

Info

Publication number: WO2011148655A1
Application number: PCT/JP2011/050088
Authority: WO
Inventors: 菊池　哲郎; 田中　信也; 純也嶋田; 周郎山崎
Original assignee: シャープ株式会社
Priority date: 2010-05-24
Filing date: 2011-01-06
Publication date: 2011-12-01
Also published as: EP2579260A1; CN102834871A; US20130028370A1; JP5420072B2; CN102834871B; JPWO2011148655A1; US8781059B2

Abstract

　単位回路１１を多段接続して、シフトレジスタを構成する。単位回路１１に含まれる容量Ｃａｐ２の一方の電極はトランジスタＴ２のゲート端子（ノードＮ１）に接続され、他方の電極はノードＮ２に接続される。トランジスタＴ３～Ｔ５で構成された補償回路は、ノードＮ１の電位がローレベルのときはノードＮ２にクロック信号ＣＫＢを与え、ノードＮ１の電位がハイレベルのときにはノードＮ２にローレベル電位を印加する。これにより、クロック信号ＣＫの変化に伴いトランジスタＴ２のゲート電位が変化するときでも、その変化を相殺する信号を容量Ｃａｐ２を介して与え、トランジスタＴ２のゲート電位を安定化させる。このようにして、クロック信号の変化に伴う出力トランジスタの制御端子電位の変化を防止する。

Description

シフトレジスタ

　本発明は、シフトレジスタに関し、特に、表示装置の駆動回路などに好適に使用されるシフトレジスタに関する。

　アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に対して映像信号に応じた階調電圧を書き込むことにより、画像を表示する。このような表示装置には、画素回路を行単位で選択するために、シフトレジスタを含む走査信号線駆動回路が設けられる。

　また、表示装置を小型化する方法として、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、走査信号線駆動回路を画素回路と共に表示パネル上に一体形成する方法が知られている。走査信号線駆動回路は、例えば、アモルファスシリコンＴＦＴを用いて形成される。走査信号線駆動回路を一体形成した表示パネルは、ゲートドライバモノリシックパネルとも呼ばれる。

　走査信号線駆動回路に含まれるシフトレジスタについては、従来から各種の回路が知られている（例えば、特許文献１～３）。特許文献１には、図１５に示す単位回路９１を多段接続したシフトレジスタが記載されている。単位回路９１は、５個のトランジスタＱ１～Ｑ５、および、容量Ｃ１を含んでいる。トランジスタＱ２は、シフトレジスタの出力信号ＯＵＴを所定レベル（ここでは、ハイレベル）に変化させる出力トランジスタとして機能する。特許文献２および３にも、出力トランジスタを含む単位回路を多段接続したシフトレジスタが記載されている。

　図１６は、出力トランジスタの接続形態を示す図である。図１６に示すように、出力トランジスタＱｏのドレイン端子にはクロック信号ＣＫが与えられ、ゲート端子はノードＮ１に接続され、ソース端子は出力端子ＯＵＴに接続される。この回路では、出力トランジスタＱｏのゲート－ドレイン間に寄生容量Ｃｐが発生する。このため、クロック信号ＣＫが変化すると、寄生容量Ｃｐを介して、ノードＮ１の電位も変化する。特に、ノードＮ１の電位がローレベルである間にクロック信号ＣＫがハイレベルに変化すると、ノードＮ１の電位は通常のローレベル電位よりも高くなる。このため、出力トランジスタＱｏのリーク電流が増加し、出力信号ＯＵＴのローレベル電位が不安定になる。

　この問題を解決するために、単位回路９１はトランジスタＱ５を含んでいる。単位回路９１では、クロック信号ＣＫがハイレベルになると、トランジスタＱ５がオン状態になり、出力信号ＯＵＴのローレベル電位がノードＮ１に印加される。このようにノードＮ１にローレベル電位を繰り返し印加することにより、出力信号ＯＵＴのローレベル電位を安定化させることができる。

日本国特開２００５－５０５０２号公報国際公開第９２／１５９９２号パンフレット日本国特開平８－８７８９７号公報

　しかしながら、単位回路９１を多段接続した従来のシフトレジスタには、以下の問題がある。単位回路９１では、トランジスタＱ５の閾値電圧はエージング（経年劣化）によって高くなる。このため、従来のシフトレジスタを長時間動作させると、トランジスタＱ５のオン電流が減少するために、クロック信号ＣＫのハイレベル期間にノードＮ１の電位をローレベルに引き下げることができなくなる。また、トランジスタＱ５のゲート－ドレイン間に新たな寄生容量が発生するので、クロック信号ＣＫが変化したときにノードＮ１の電位がより変化しやすくなるという問題もある。

　それ故に、本発明は、クロック信号の変化に伴う出力トランジスタの制御端子電位の変化を防止したシフトレジスタを提供することを目的とする。

　本発明の第１の局面は、複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタであって、
　前記単位回路は、
　　第１の導通端子に一のクロック信号が与えられ、第２の導通端子が出力ノードに接続された出力トランジスタと、
　　与えられたセット信号に従い、前記出力トランジスタの制御端子にオン電位を印加するセットトランジスタと、
　　与えられたリセット信号に従い、前記出力トランジスタの制御端子にオフ電位を印加するリセットトランジスタと、
　　一方の電極が前記出力トランジスタの制御端子に接続され、他方の電極に前記出力トランジスタの制御端子のオフ電位を安定化させるための信号が与えられた容量とを含むことを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記容量の他方の電極には、前記出力トランジスタに与えられたクロック信号とは逆方向に変化する信号が与えられることを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記単位回路は、前記出力トランジスタの制御端子電位がオフ電位のときには、前記容量の他方の電極に接続されたノードに前記出力トランジスタに与えられたクロック信号とは逆相の逆相クロック信号を与え、前記制御端子電位がオン電位のときには前記ノードにオフ電位を印加する補償回路をさらに含むことを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記補償回路は、前記クロック信号に従い、前記ノードにオフ電位を印加する第１トランジスタと、前記逆相クロック信号に従い、前記ノードにオン電位を印加する第２トランジスタと、前記出力トランジスタの制御端子電位がオン電位のときに、前記ノードにオフ電位を印加する第３トランジスタとを含むことを特徴とする。

　本発明の第５の局面は、本発明の第４の局面において、
　前記補償回路は、前記ノードの電位がオン電位のときに、前記出力トランジスタの制御端子にオフ電位を印加する第４トランジスタをさらに含むことを特徴とする。

　本発明の第６の局面は、本発明の第２の局面において、
　前記容量は、前記出力トランジスタの第１の導通端子と制御端子の間の寄生容量と同程度の静電容量を有することを特徴とする。

　本発明の第７の局面は、本発明の第１の局面において、
　前記容量の他方の電極には、次段の単位回路の出力信号が与えられることを特徴とする。

　本発明の第８の局面は、本発明の第１の局面において、
　前記単位回路に含まれるトランジスタはボトムゲート型トランジスタで構成され、
　前記容量は、前記出力トランジスタの制御端子に接続されたトランジスタとは別個に形成されていることを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　前記単位回路に含まれるトランジスタはボトムゲート型トランジスタで構成され、
　前記容量は、前記出力トランジスタの制御端子に接続された一のトランジスタの制御端子と一方の導通端子と間の寄生容量として形成されていることを特徴とする。

　本発明の第１０の局面は、本発明の第１の局面において、
　前記単位回路は、前記リセット信号に従い、前記出力ノードにオフ電位を印加する出力リセットトランジスタをさらに含むことを特徴とする。

　本発明の第１の局面によれば、出力トランジスタの制御端子には、当該制御端子のオフ電位を安定化させるための信号が、容量を介して与えられる。これにより、クロック信号の変化に伴い出力トランジスタの制御端子電位が変化するときでも、その変化を相殺する信号を容量を介して与え、出力トランジスタの制御端子電位を安定化させることができる。また、出力トランジスタの制御端子に上記信号を与えるときに容量を用いることにより、長時間経過後でも出力トランジスタの制御端子電位を安定化させる能力を維持することができる。

　本発明の第２の局面によれば、出力トランジスタの制御端子には、出力トランジスタに与えられたクロック信号とは逆方向に変化する信号が、容量を介して与えられる。これにより、クロック信号の変化に伴い出力トランジスタの制御端子電位が変化するときでも、その変化を相殺する信号を容量を介して与え、出力トランジスタの制御端子電位を安定化させることができる。

　本発明の第３の局面によれば、出力トランジスタの制御端子電位に応じて逆相クロック信号とオフ電位を切り替えて与える補償回路を用いることにより、制御端子電位がオン電位のときには出力信号を正しく出力し、制御端子電位がオフ電位のときには制御端子電位をオフ電位に安定化させることができる。

　本発明の第４の局面によれば、３個のトランジスタを用いて、出力トランジスタの制御端子電位に応じて逆相クロック信号とオフ電位を切り替えて与える補償回路を構成することができる。

　本発明の第５の局面によれば、第４トランジスタを設けることにより、出力信号の変化に伴う出力トランジスタの制御端子電位の変化を防止することができる。

　本発明の第６の局面によれば、出力トランジスタの第１の導通端子と制御端子の間の寄生容量と同程度の静電容量を有する容量を設けることにより、クロック信号の変化に伴う出力トランジスタの制御端子電位の変化を効果的に防止することができる。

　本発明の第７の局面によれば、容量の他方の電極に次段の単位回路の出力信号を与えることにより、クロック信号の変化に伴い出力トランジスタの制御端子電位が変化するときでも、その変化を相殺する信号を容量を介して与え、出力トランジスタの制御端子電位を安定化させることができる。

　本発明の第８または第９の局面によれば、ボトムゲート型トランジスタと同じ製造工程を用いて、一方の電極が出力トランジスタの制御端子に接続された容量を容易に形成することがきる。

　本発明の第１０の局面によれば、出力リセットトランジスタを設けることにより、出力信号の電位をより確実にオフ電位に制御することができる。

本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図２に示すシフトレジスタに入力されるクロック信号を示すタイミングチャートである。図２に示すシフトレジスタの単位回路の回路図である。図２に示すシフトレジスタのタイミングチャートである。図４に示す単位回路の一部を示す図である。図５に示すタイミングチャートの一部を拡大して示す図である。本発明の第２の実施形態に係るシフトレジスタの単位回路の回路図である。図８に示す単位回路の一部を示す図である。図８に示す単位回路に含まれるトランジスタと容量のレイアウト図（第１例）である。図８に示す単位回路に含まれるトランジスタと容量のレイアウト図（第２例）である。本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。図１１に示すシフトレジスタの単位回路の回路図である。図１１に示すシフトレジスタのタイミングチャートである。図１２に示す単位回路に含まれるトランジスタと容量のレイアウト図（第１例）である。図１２に示す単位回路に含まれるトランジスタと容量のレイアウト図（第２例）である。従来のシフトレジスタの単位回路の回路図である。シフトレジスタの単位回路に含まれる出力トランジスタの接続形態を示す図である。

　図１は、本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置は、電源１、ＤＣ／ＤＣコンバータ２、表示制御回路３、走査信号線駆動回路４、映像信号線駆動回路５、共通電極駆動回路６、および、画素領域７を備えたアクティブマトリクス型の表示装置である。走査信号線駆動回路４および映像信号線駆動回路５は、それぞれ、ゲートドライバ回路およびソースドライバ回路とも呼ばれる。以下、ｍおよびｎは２以上の整数であるとする。

　画素領域７は、ｍ本の走査信号線ＧＬ１～ＧＬｍ、ｎ本の映像信号線ＳＬ１～ＳＬｎ、および、（ｍ×ｎ）個の画素回路Ｐを含んでいる。走査信号線ＧＬ１～ＧＬｍは互いに平行に配置され、映像信号線ＳＬ１～ＳＬｎは走査信号線ＧＬ１～ＧＬｍと直交するように互いに平行に配置される。（ｍ×ｎ）個の画素回路Ｐは、走査信号線ＧＬ１～ＧＬｍと映像信号線ＳＬ１～ＳＬｎの交差点に対応して２次元状に配置される。

　画素回路Ｐは、トランジスタＴｐ、および、液晶容量Ｃｌｃを含んでいる。トランジスタＴｐのゲート端子は対応する走査信号線に接続され、ソース端子は対応する映像信号線に接続され、ドレイン端子は液晶容量Ｃｌｃの一方の電極に接続される。液晶容量Ｃｌｃの他方の電極は、すべての画素回路Ｐに対向する対向電極Ｅｃである。画素回路Ｐは、１個の画素（あるいは、１個のサブ画素）として機能する。なお、画素回路Ｐは、液晶容量Ｃｌｃと並列に補助容量を含んでいてもよい。

　電源１は、ＤＣ／ＤＣコンバータ２、表示制御回路３および共通電極駆動回路６に対して、所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ２は、電源１から供給された電源電圧に基づき所定の直流電圧を生成し、走査信号線駆動回路４と映像信号線駆動回路５に供給する。共通電極駆動回路６は、共通電極Ｅｃに所定の電位Ｖｃｏｍを印加する。

　表示制御回路３は、外部から与えられた画像信号ＤＡＴとタイミング信号群ＴＧに基づき、デジタル映像信号ＤＶと複数の制御信号を出力する。タイミング信号群ＴＧには、水平同期信号や垂直同期信号などが含まれる。表示制御回路３から出力される制御信号には、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートクロック信号ＧＣＫ、ゲートスタートパルス信号ＧＳＰ、および、ゲートエンドパルス信号ＧＥＰが含まれる。

　走査信号線駆動回路４は、表示制御回路３から出力されたゲートクロック信号ＧＣＫ、ゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰに基づき、走査信号線ＧＬ１～ＧＬｍの中から１本の走査信号線を順に選択し、選択した走査信号線にトランジスタＴｐがオン状態となる電位（ハイレベル電位）を印加する。これにより、選択した走査信号線に接続されたｎ個の画素回路Ｐが一括して選択される。

　映像信号線駆動回路５は、表示制御回路３から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫおよびラッチストローブ信号ＬＳに基づき、映像信号線ＳＬ１～ＳＬｎに対してデジタル映像信号ＤＶに応じたｎ個の階調電圧をそれぞれ印加する。これにより、走査信号線駆動回路４を用いて選択されたｎ個の画素回路Ｐに、ｎ個の階調電圧がそれぞれ書き込まれる。走査信号線駆動回路４と映像信号線駆動回路５を用いて画素領域７内のすべての画素回路Ｐに階調電圧を書き込むことにより、画像信号ＤＡＴに基づく画像を画素領域７に表示することができる。

　走査信号線駆動回路４は、画素領域７を形成した液晶パネル８上に一体形成される。走査信号線駆動回路４に含まれるトランジスタ（ＴＦＴ）は、例えば、アモルファスシリコンを用いて形成される。なお、液晶表示装置に含まれる他の回路の全部または一部を液晶パネル８上に一体形成してもよい。

　走査信号線駆動回路４は、複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタを含んでいる。本発明の実施形態に係る液晶表示装置は、走査信号線駆動回路４に含まれるシフトレジスタの回路構成に特徴がある。以下、走査信号線駆動回路４に含まれるシフトレジスタについて説明する。

　（第１の実施形態）
　図２は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図２に示すシフトレジスタ１０は、１次元状に並べて配置されたｍ個の単位回路１１を含んでいる。以下、ｉ番目（ｉは１以上ｍ以下の整数）に配置された単位回路１１をｉ番目の単位回路という。

　シフトレジスタ１０には、ゲートクロック信号ＧＣＫとして２本のゲートクロック信号ＧＣＫ１、ＧＣＫ２が供給される。また、シフトレジスタ１０には、ゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、および、ローレベル電位ＶＳＳが供給される。図３は、ゲートクロック信号ＧＣＫ１、ＧＣＫ２のタイミングチャートである。図３に示すように、ゲートクロック信号ＧＣＫ２は、ゲートクロック信号ＧＣＫ１とは逆相のクロック信号である。ゲートクロック信号ＧＣＫ１、ＧＣＫ２の周期は、２水平走査期間である。

　各単位回路１１にはクロック信号ＣＫ、ＣＫＢ、セット信号Ｓ、リセット信号Ｒ、および、ローレベル電位ＶＳＳが入力され、各単位回路１１からは出力信号Ｑが出力される。より詳細には、奇数番目の単位回路には、クロック信号ＣＫ、ＣＫＢとして、ゲートクロック信号ＧＣＫ１、ＧＣＫ２がそれぞれ入力される。偶数番目の単位回路には、クロック信号ＣＫ、ＣＫＢとして、ゲートクロック信号ＧＣＫ２、ＧＣＫ１がそれぞれ入力される。１番目の単位回路には、セット信号Ｓとして、ゲートスタートパルス信号ＧＳＰが入力される。１番目以外の単位回路には、セット信号Ｓとして、前段の単位回路の出力信号Ｑが入力される。ｍ番目の単位回路には、リセット信号Ｒとして、ゲートエンドパルス信号ＧＥＰが入力される。ｍ番目以外の単位回路には、リセット信号Ｒとして、次段の単位回路の出力信号Ｑが入力される。

　図４は、単位回路１１の回路図である。単位回路１１は、図４に示すように、７個のトランジスタＴ１～Ｔ７、および、２個の容量Ｃａｐ１、Ｃａｐ２を含んでいる。トランジスタＴ１～Ｔ７は、Ｎチャネル型ＴＦＴである。Ｎチャネル型ＴＦＴでは、ハイレベル電位がオン電位となり、ローレベル電位がオフ電位となる。

　トランジスタＴ１のソース端子、トランジスタＴ６のドレイン端子、トランジスタＴ２、Ｔ４のゲート端子、および、容量Ｃａｐ１、Ｃａｐ２の一方の電極は、１個のノード（以下、ノードＮ１という）に接続される。トランジスタＴ３のソース端子、トランジスタＴ４、Ｔ５のドレイン端子、および、容量Ｃａｐ２の他方の電極は、別のノード（以下、ノードＮ２という）に接続される。トランジスタＴ２のソース端子、トランジスタＴ７のドレイン端子、および、容量Ｃａｐ１の他方の電極は、出力端子Ｑに接続される。

　トランジスタＴ１のゲート端子とドレイン端子には、セット信号Ｓが与えられる。トランジスタＴ２のドレイン端子とトランジスタＴ５のゲート端子には、クロック信号ＣＫが与えられる。トランジスタＴ３のゲート端子とドレイン端子には、クロック信号ＣＫＢが与えられる。トランジスタＴ６、Ｔ７のゲート端子には、リセット信号Ｒが与えられる。トランジスタＴ４～Ｔ７のソース端子には、ローレベル電位ＶＳＳが固定的に印加される。トランジスタＴ１、Ｔ２、Ｔ６、Ｔ７は、それぞれ、セットトランジスタ、出力トランジスタ、リセットトランジスタ、および、出力リセットトランジスタとして機能する。

　図５は、シフトレジスタ１０のタイミングチャートである。図５に示すように、単位回路１１に入力されるクロック信号ＣＫ、ＣＫＢは、１水平走査期間ごとにハイレベルになる。時刻ｔ１の直前では、ノードＮ１、Ｎ２の電位はローレベルである。時刻ｔ１において、セット信号Ｓ（前段の単位回路の出力信号）がハイレベルに変化する。トランジスタＴ１はダイオード接続されているので、セット信号Ｓがハイレベルになると、ノードＮ１の電位はハイレベルになる。これに伴い、トランジスタＴ２、Ｔ４はオン状態になる。

　また、時刻ｔ１において、クロック信号ＣＫはローレベルに変化し、クロック信号ＣＫＢはハイレベルに変化する。トランジスタＴ３はダイオード接続されているので、クロック信号ＣＫＢがハイレベルになると、ノードＮ２の電位はハイレベル方向に引かれる。また、時刻ｔ１以降、トランジスタＴ４はオン状態であるので、ノードＮ２の電位はローレベル方向にも引かれる。トランジスタＴ３、Ｔ４の駆動能力は、このときにノードＮ２の電位がローレベルとなるように決定される。このため、ノードＮ２の電位は、時刻ｔ１以降もローレベルのままである。

　時刻ｔ２において、クロック信号ＣＫはハイレベルに変化し、クロック信号ＣＫＢとセット信号Ｓはローレベルに変化する。これに伴い、トランジスタＴ１、Ｔ３はオフ状態になる。トランジスタＴ２のドレイン端子にはクロック信号ＣＫが印加され、トランジスタＴ２のゲート－ドレイン間には寄生容量（図示せず）が存在する。また、このときノードＮ１はフローティング状態である。このため、トランジスタＴ２のドレイン電位が上昇すると、ノードＮ１の電位は上昇し、通常のハイレベル電位よりも高くなる（ブートストラップ効果）。クロック信号ＣＫは時刻ｔ２～ｔ３でハイレベルになるので、ノードＮ１の電位はほぼ同じ期間で通常のハイレベル電位よりも高くなり、出力信号Ｑはほぼ同じ期間でハイレベルになる。このとき、出力信号Ｑが印加された走査信号線が選択状態になり、当該走査信号線に接続された複数の画素回路Ｐに対して映像信号の書き込みが行われる。

　時刻ｔ３において、クロック信号ＣＫはローレベルに変化し、クロック信号ＣＫＢとリセット信号Ｒ（次段の単位回路の出力信号）はハイレベルに変化する。リセット信号Ｒがハイレベルになると、トランジスタＴ６、Ｔ７はオン状態になる。トランジスタＴ６がオン状態になると、ノードＮ１の電位はローレベルになり、トランジスタＴ４はオフ状態になる。トランジスタＴ７がオン状態になると、出力信号Ｑはローレベルになる。また、トランジスタＴ４はオフ状態であるので、クロック信号ＣＫＢがハイレベルになると、ノードＮ２の電位はハイレベルになる。

　時刻ｔ４において、クロック信号ＣＫはハイレベルに変化し、クロック信号ＣＫＢとリセット信号Ｒはローレベルに変化する。これに伴い、トランジスタＴ５はオン状態になり、トランジスタＴ６、Ｔ７はオフ状態になる。トランジスタＴ５がオン状態になると、ノードＮ２の電位はローレベルになる。ノードＮ２のローレベル電位は、容量Ｃａｐ２を介してノードＮ１に印加される。

　時刻ｔ３以降、次にセット信号Ｓがハイレベルになるまでの間（以下、非選択期間という）、ノードＮ１の電位はローレベルのままである。したがって、非選択期間においてクロック信号ＣＫがハイレベルになっても、出力信号Ｑはローレベルのままである。また、非選択期間では、トランジスタＴ４は常にオフ状態である。したがって、非選択期間では、ノードＮ２の電位は、クロック信号ＣＫがハイレベルに変化するとローレベルになり、クロック信号ＣＫＢがハイレベルに変化するとハイレベルになる。

　トランジスタＴ３～Ｔ５の作用により、ノードＮ２の電位は、ノードＮ１の電位がハイレベルのときにはローレベルになり、ノードＮ１の電位がローレベルのときにはクロック信号ＣＫＢの電位に等しくなる。図６は、単位回路１１の一部を示す図である。図６には、トランジスタＴ３～Ｔ５と同じ機能を有する論理ゲート１２が記載されている。論理ゲート１２の一方の入力端子はノードＮ１に接続され、他方の入力端子にはクロック信号ＣＫＢが与えられる。容量Ｃａｐ２の一方の電極はノードＮ１に接続され、論理ゲート１２の出力端子は容量Ｃａｐ２の他方の電極に接続される。このようにトランジスタＴ３～Ｔ５は、トランジスタＴ２のゲート電位がローレベルのときにはクロック信号ＣＫＢを容量Ｃａｐ２の他方の電極に与え、当該ゲート電位がハイレベルのときにはローレベル電位を容量Ｃａｐ２の他方の電極に印加する補償回路として機能する。

　以下、図６および図７を参照して、本実施形態に係るシフトレジスタ１０の効果を説明する。図６に示すように、トランジスタＴ２のゲート－ドレイン間には、寄生容量Ｃｐが発生する。このため、クロック信号ＣＫが変化すると、寄生容量Ｃｐを介して、ノードＮ１の電位も変化する。特に、ノードＮ１の電位がローレベルである間にクロック信号ＣＫがハイレベルに変化すると、ノードＮ１の電位は通常のローレベル電位よりも高くなる（クロック信号ＣＫによる突き上げ。図７を参照）。このため、トランジスタＴ２のリーク電流が増加し、出力信号Ｑのローレベル電位が不安定になる。

　この問題を解決するために、単位回路１１は、トランジスタＴ３～Ｔ５で構成された補償回路、および、容量Ｃａｐ２を含んでいる。補償回路は、ノードＮ１の電位がローレベルのときにはノードＮ２にクロック信号ＣＫＢ（トランジスタＴ２に与えられたクロック信号とは逆相のクロック信号）を与え、ノードＮ１の電位がハイレベルのときにはノードＮ２にローレベル電位を印加する。ノードＮ２の電位は、容量Ｃａｐ２を介して、ノードＮ１に印加される。

　図７に示すように、クロック信号ＣＫがハイレベルに変化するときに、クロック信号ＣＫＢはローレベルに変化する。このため、ノードＮ１の電位がローレベルである間にクロック信号ＣＫがハイレベルに変化すると、ノードＮ２の電位はローレベルに変化する。ノードＮ２のローレベル電位は、容量Ｃａｐ２を介してノードＮ１に印加される。これにより、ノードＮ１の電位は低くなる方向に引かれる（ノードＮ２による突き下げ）。したがって、クロック信号ＣＫとは逆相のクロック信号ＣＫＢを容量Ｃａｐ２を介してノードＮ１に与えることにより、クロック信号ＣＫによる突き上げをノードＮ２による突き下げで相殺し、ノードＮ１のローレベル電位を安定化させることができる。これにより、出力信号Ｑのローレベル電位を安定化させることができる。

　また、ノードＮ１の電位がハイレベルである間にクロック信号ＣＫＢが変化したときには、ノードＮ２の電位はローレベルのままである。このため、クロック信号ＣＫＢが変化しても、ノードＮ１の電位はその影響を受けない。したがって、ノードＮ１の電位は、ブートストラップ効果によって通常のハイレベル電位よりも高くなり、出力信号Ｑの電位は正しくハイレベルになる。

　また、図１５に示す単位回路９１を多段接続した従来のシフトレジスタでは、トランジスタＱ５を介してノードＮ１に出力信号ＯＵＴのローレベル電位が印加される。このため、従来のシフトレジスタでは、ノードＮ１の電位をローレベルに安定化させる能力がエージングによって低下する。これに対して、本実施形態に係るシフトレジスタ１０では、出力信号Ｑのローレベル電位をノードＮ１に印加するときに、容量Ｃａｐ２が使用される。容量Ｃａｐ２では、エージングによって閾値電圧が高くなったり、オン電流が減少したりすることは起こりえない。したがって、本実施形態に係るシフトレジスタ１０によれば、長時間経過後でもノードＮ１の電位を安定化させる能力を維持することができる。

　なお、本実施形態に係るシフトレジスタ１０では、クロック信号ＣＫの電位の振幅とノードＮ２の電位の振幅とはほぼ等しい。したがって、クロック信号ＣＫの変化に伴うノードＮ１の電位の変化を効果的に防止するためには、容量Ｃａｐ２はトランジスタＴ２のゲート－ドレイン間の寄生容量Ｃｐと同程度の静電容量を有することが好ましい。

　（第２の実施形態）
　本発明の第２の実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタと同じ構成（図２）を有し、第１の実施形態に係るシフトレジスタとは異なる単位回路を含んでいる。以下、本実施形態と第１の実施形態との相違点を説明する。

　図８は、本実施形態に係るシフトレジスタに含まれる単位回路の回路図である。図８に示す単位回路２１は、第１の実施形態に係る単位回路１１（図４）にトランジスタＴ８を追加したものである。トランジスタＴ８のドレイン端子はノードＮ１に接続され、ゲート端子はノードＮ２に接続される。トランジスタＴ８のソース端子には、ローレベル電位ＶＳＳが固定的に印加される。トランジスタＴ８は、ノードＮ２の電位がハイレベルのときに、ノードＮ１にローレベル電位を印加する。

　図９は、単位回路２１の一部を示す図である。単位回路２１では、トランジスタＴ２のゲート－ソース間に容量Ｃａｐ１が設けられ、トランジスタＴ２のゲート－ドレイン間には寄生容量Ｃｐが発生する。また、トランジスタＴ２のゲート－ソース間にも、寄生容量Ｃｑが発生する、図９では、容量Ｃａｐ１と寄生容量Ｃｑは、１個の容量として記載されている。

　上述したように、トランジスタＴ２のドレイン端子に与えられるクロック信号ＣＫが変化すると、寄生容量Ｃｐを介して、ノードＮ１の電位は変化する。これに加えて、トランジスタＴ２のソース端子から出力される出力信号Ｑが変化したときにも、容量Ｃａｐ１と寄生容量Ｃｑを介して、ノードＮ１の電位は変化する。特に、ノードＮ１の電位がローレベルであり、出力信号Ｑがローレベルである間に出力信号Ｑがわずかに高くなると、ノードＮ１の電位は通常のローレベル電位よりも高くなる（出力信号Ｑによる突き上げ）。クロック信号ＣＫによる突き上げが起こるタイミングと、出力信号Ｑによる突き上げが起こるタイミングは異なる。このため、第１の実施形態に係るシフトレジスタ１０では、出力信号Ｑによる突き上げによって、トランジスタＴ２のゲート電位が変化することがある。

　そこで、本実施形態に係るシフトレジスタは、トランジスタＴ８を含む単位回路２１を含んでいる。トランジスタＴ８は、ノードＮ２の電位がハイレベルのときに、ノードＮ１にローレベル電位を印加する。したがって、本実施形態に係るシフトレジスタによれば、クロック信号ＣＫによる突き上げだけでなく、出力信号Ｑによる突き上げが起こる場合でも、ノードＮ１のローレベル電位を安定化させることができる。

　なお、単位回路２１に含まれるＴＦＴをボトムゲート型トランジスタで形成する場合には、図１０Ａに示すように、トランジスタＴ８と容量Ｃａｐ２を別個に形成してもよい。あるいは、図１０Ｂに示すように、トランジスタＴ８のドレイン電極（ノードＮ１）とゲート電極（ノードＮ２）の間の寄生容量を大きくし、当該寄生容量を容量Ｃａｐ２として用いてもよい。

　（第３の実施形態）
　図１１は、本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。図１１に示すシフトレジスタ３０は、１次元状に並べて配置されたｍ個の単位回路３１を含んでいる。以下、本実施形態と第１の実施形態との相違点を説明する。

　各単位回路３１にはクロック信号ＣＫ、セット信号Ｓ、リセット信号Ｒ、および、ローレベル電位ＶＳＳが入力され、各単位回路３１からは出力信号Ｑが出力される。奇数番目の単位回路には、クロック信号ＣＫとして、ゲートクロック信号ＧＣＫ１が入力される。偶数番目の単位回路には、クロック信号ＣＫとして、ゲートクロック信号ＧＣＫ２が入力される。

　図１２は、単位回路３１の回路図である。図１２に示す単位回路３１は、第１の実施形態に係る単位回路１１（図４）からトランジスタＴ３～Ｔ５と容量Ｃａｐ２を削除し、容量Ｃａｐ３を追加したものである。容量Ｃａｐ３の一方の電極はノードＮ１に接続され、他方の電極にはリセット信号Ｒ（次段の単位回路の出力信号）が与えられる。

　図１３は、シフトレジスタ３０のタイミングチャートである。シフトレジスタ３０では、ある段の単位回路（以下、自段の単位回路という）のノードＮ１と次段の単位回路の出力端子Ｑとの間に、容量Ｃａｐ３が設けられている。自段の単位回路のノードＮ１には、容量Ｃａｐ３を介して、次段の単位回路の出力信号Ｑが与えられる。

　次段の単位回路の出力信号Ｑがローレベルに変化するのは、自段の単位回路に与えられるクロック信号ＣＫがハイレベルに変化するときである。また、次段の単位回路の出力信号Ｑがローレベルに変化したときに、自段の単位回路のノードＮ１の電位は低くなる方向に引かれる（次段の単位回路の出力信号Ｑによる突き下げ。図１３を参照）。したがって、次段の単位回路の出力信号Ｑを容量Ｃａｐ３を介して自段の単位回路のノードＮ１に与えることにより、クロック信号ＣＫによる突き上げを次段の単位回路の出力信号Ｑによる突き下げで相殺し、ノードＮ１のローレベル電位を安定化させることができる。

　また、クロック信号による突き上げによって、次段の単位回路の出力信号Ｑのローレベル電位が不安定になったとする。次段の単位回路の出力信号Ｑは、次段の単位回路に与えられるクロック信号ＣＫがローレベルに変化するとき（すなわち、自段の単位回路に与えられるクロック信号がハイレベルに変化するとき）に、ローレベルに変化する。このときにも、自段の単位回路のノードＮ１の電位は低くなる方向に引かれる。したがって、次段の単位回路の出力信号Ｑが通常のローレベルに戻るときの突き下げによって、クロック信号ＣＫによる突き上げを相殺し、ノードＮ１のローレベル電位を安定化させることもできる。

　なお、単位回路３１に含まれるＴＦＴをボトムゲート型トランジスタで形成する場合には、図１４Ａに示すように、トランジスタＴ６と容量Ｃａｐ３を別個に形成してもよい。あるいは、図１４Ｂに示すように、トランジスタＴ６のドレイン電極（ノードＮ１）とゲート電極（次段Ｑ）の間の寄生容量を大きくし、当該寄生容量を容量Ｃａｐ３として用いてもよい。

　以上の説明では、本発明の実施形態に係るシフトレジスタを液晶表示装置の走査信号線駆動回路として使用することとしたが、これらのシフトレジスタを液晶表示装置以外の表示装置や撮像装置などにも使用することができる。

　以上に示すように、本発明のシフトレジスタによれば、出力トランジスタの制御端子に容量を介して、出力トランジスタの制御端子のオフ電位を安定化させる信号を与えることにより、クロック信号が変化したときの出力トランジスタの制御端子の電位の変動を防止することができる。

　本発明のシフトレジスタは、クロック信号が変化したときの出力トランジスタの制御端子の電位の変動を防止できるという特徴を有するので、例えば表示装置や撮像装置のの駆動回路などに利用することができる。

　１…電源
　２…ＤＣ／ＤＣコンバータ
　３…表示制御回路
　４…走査信号線駆動回路
　５…映像信号線駆動回路
　６…共通電極駆動回路
　７…画素領域
　８…液晶パネル
　１０、３０…シフトレジスタ
　１１、２１、３１…単位回路
　１２…論理ゲート

Claims

　複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタであって、
　前記単位回路は、
　　第１の導通端子に一のクロック信号が与えられ、第２の導通端子が出力ノードに接続された出力トランジスタと、
　　与えられたセット信号に従い、前記出力トランジスタの制御端子にオン電位を印加するセットトランジスタと、
　　与えられたリセット信号に従い、前記出力トランジスタの制御端子にオフ電位を印加するリセットトランジスタと、
　　一方の電極が前記出力トランジスタの制御端子に接続され、他方の電極に前記出力トランジスタの制御端子のオフ電位を安定化させるための信号が与えられた容量とを含むことを特徴とする、シフトレジスタ。
　前記容量の他方の電極には、前記出力トランジスタに与えられたクロック信号とは逆方向に変化する信号が与えられることを特徴とする、請求項１に記載のシフトレジスタ。
　前記単位回路は、前記出力トランジスタの制御端子電位がオフ電位のときには、前記容量の他方の電極に接続されたノードに前記出力トランジスタに与えられたクロック信号とは逆相の逆相クロック信号を与え、前記制御端子電位がオン電位のときには前記ノードにオフ電位を印加する補償回路をさらに含むことを特徴とする、請求項２に記載のシフトレジスタ。
　前記補償回路は、前記クロック信号に従い、前記ノードにオフ電位を印加する第１トランジスタと、前記逆相クロック信号に従い、前記ノードにオン電位を印加する第２トランジスタと、前記出力トランジスタの制御端子電位がオン電位のときに、前記ノードにオフ電位を印加する第３トランジスタとを含むことを特徴とする、請求項３に記載のシフトレジスタ。
　前記補償回路は、前記ノードの電位がオン電位のときに、前記出力トランジスタの制御端子にオフ電位を印加する第４トランジスタをさらに含むことを特徴とする、請求項４に記載のシフトレジスタ。
　前記容量は、前記出力トランジスタの第１の導通端子と制御端子の間の寄生容量と同程度の静電容量を有することを特徴とする、請求項２に記載のシフトレジスタ。
　前記容量の他方の電極には、次段の単位回路の出力信号が与えられることを特徴とする、請求項１に記載のシフトレジスタ。
　前記単位回路に含まれるトランジスタはボトムゲート型トランジスタで構成され、
　前記容量は、前記出力トランジスタの制御端子に接続されたトランジスタとは別個に形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
　前記単位回路に含まれるトランジスタはボトムゲート型トランジスタで構成され、
　前記容量は、前記出力トランジスタの制御端子に接続された一のトランジスタの制御端子と一方の導通端子と間の寄生容量として形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
　前記単位回路は、前記リセット信号に従い、前記出力ノードにオフ電位を印加する出力リセットトランジスタをさらに含むことを特徴とする、請求項１に記載のシフトレジスタ。