WO2011114502A1 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
WO2011114502A1
WO2011114502A1 PCT/JP2010/054771 JP2010054771W WO2011114502A1 WO 2011114502 A1 WO2011114502 A1 WO 2011114502A1 JP 2010054771 W JP2010054771 W JP 2010054771W WO 2011114502 A1 WO2011114502 A1 WO 2011114502A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
nth
charge storage
layers
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/054771
Other languages
English (en)
French (fr)
Inventor
章輔 藤井
究 佐久間
潤 藤木
敦寛 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to PCT/JP2010/054771 priority Critical patent/WO2011114502A1/ja
Publication of WO2011114502A1 publication Critical patent/WO2011114502A1/ja
Priority to US13/622,612 priority patent/US8987807B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof.
  • NAND-type flash memory is widely used as a large-capacity data storage device.
  • cost reduction per bit and capacity increase are being promoted by miniaturizing memory cells, and further miniaturization is required in the future.
  • problems to be solved such as lithography technology development, short channel effect, inter-element interference, and suppression of inter-element variation. For this reason, it is likely that it will be difficult to continuously improve the storage density only by developing a simple in-plane miniaturization technique.
  • a three-dimensional stacked semiconductor memory has been proposed as a new method for increasing the capacity without relying on the miniaturization of lithography technology (see, for example, Patent Documents 1 to 4).
  • This three-dimensional stacked semiconductor memory has the advantage that the memory cells can be three-dimensional without a significant increase in the number of processes, and a large memory capacity can be realized at low cost.
  • SONOS® silicon / oxide / nitride / oxide / silicon
  • SONOS® silicon / oxide / nitride / oxide / silicon
  • problems in putting SONOS type memory cells into practical use include improvements in write / erase characteristics and cycling resistance. That is, the improvement of the write / erase characteristics and cycling resistance is important for the practical application of a three-dimensional stacked semiconductor memory using SONOS type memory cells.
  • silicon-rich SiN is said to have a relatively shallow trap level in the film, and it is known that trapped electrons are likely to diffuse due to hopping conduction between trap levels.
  • the charge storage layers of a plurality of memory cells are physically coupled.
  • a structure in which a plurality of charge storage layers are made independent for each memory cell in the memory cell array of the three-dimensional stacked semiconductor memory may be used.
  • an insulator such as silicon-rich SiN that is expected to improve characteristics can be adopted as a charge storage layer in the three-dimensional stacked semiconductor memory. It is also possible to employ a conductor as a floating gate in an electrically floating state as a charge storage layer.
  • the present invention proposes a structure in which a charge storage layer is independent for each memory cell in a three-dimensional stacked semiconductor memory, and a manufacturing method for forming the structure without a significant increase in the number of processes.
  • a nonvolatile semiconductor memory device includes a semiconductor substrate and a second semiconductor substrate stacked in a mutually insulated manner in a first direction perpendicular to the surface of the semiconductor substrate and parallel to the surface of the semiconductor substrate.
  • First to nth semiconductor layers (n is a natural number of 2 or more) extending in the direction and side surfaces of the first to nth semiconductor layers perpendicular to the third direction intersecting the first and second directions
  • An electrode extending in the first direction along with the first to nth charge storage layers disposed between the first to nth semiconductor layers and the electrode, and the first to nth charge storage layers.
  • the charge storage layers are physically separated from each other between the first to nth semiconductor layers.
  • a method for manufacturing a nonvolatile semiconductor memory device includes a first insulating layer, a first semiconductor layer,..., An nth insulating layer in a first direction perpendicular to the surface of a semiconductor substrate.
  • the nth charge storage layer, the nth insulating layer,..., The first charge storage layer are sequentially etched in the first direction, whereby the first to nth charge storage layers are etched. Physically separating the layers from each other in the second direction.
  • a method for manufacturing a nonvolatile semiconductor memory device includes a first temporary layer, a first semiconductor layer,..., An nth temporary layer in a first direction perpendicular to the surface of a semiconductor substrate.
  • a method for manufacturing a nonvolatile semiconductor memory device includes a first temporary layer, a first semiconductor layer,..., An nth temporary layer in a first direction perpendicular to the surface of a semiconductor substrate.
  • a method for manufacturing a nonvolatile semiconductor memory device includes a first insulating layer, a first semiconductor layer,..., An nth insulating layer in a first direction perpendicular to the surface of a semiconductor substrate.
  • first to nth charge storage layers Forming recesses, and forming first to nth charge storage layers filling the first to nth recesses on the third direction side of the side surfaces of the first to nth semiconductor layers, respectively.
  • first to (n + 1) th insulating layer side in the third direction Is etched in the third direction to expose side surfaces of the first to nth charge storage layers in the first direction, and the first of the first to nth charge storage layers is exposed. Extending in the third direction on the direction side, extending in the first direction on the third direction side of the first to nth charge storage layers, and extending in the first direction on the first direction to the nth charge storage layer.
  • the high reliability of the three-dimensional stacked semiconductor memory can be realized by forming the structure in which the charge storage layer is independent for each memory cell without significantly increasing the number of processes.
  • the perspective view which shows the whole structure of a 1st Example The perspective view which shows the principal part of the structure of a 1st Example.
  • the perspective view which shows the 1st modification of a 1st Example The perspective view which shows the 2nd modification of a 1st Example.
  • the perspective view which shows the 1st example of a NAND cell unit structure Sectional drawing which follows the VI-VI line of FIG. Sectional drawing which follows the VII-VII line of FIG.
  • the perspective view which shows the 2nd example of NAND cell unit structure Sectional drawing which follows the IX-IX line of FIG. Sectional drawing which follows the XX line of FIG.
  • the perspective view which shows the 3rd example of a NAND cell unit structure The perspective view which shows the 3rd example of a NAND cell unit structure.
  • FIG. 1st Example Sectional drawing which follows the XII-XII line
  • the figure which shows the 1st example of the manufacturing method of a 1st Example The figure which shows the 1st example of the manufacturing method of a 1st Example.
  • the figure which shows the 1st example of the manufacturing method of a 1st Example The figure which shows the 1st example of the manufacturing method of a 1st Example.
  • the figure which shows the 1st example of the manufacturing method of a 1st Example The figure which shows the 1st example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The figure which shows the 2nd example of the manufacturing method of a 1st Example.
  • the figure which shows the 2nd example of the manufacturing method of a 1st Example The perspective view which shows the whole structure of a 2nd Example.
  • the perspective view which shows the modification of a 2nd Example The figure which shows the manufacturing method of a 2nd Example.
  • the figure which shows the manufacturing method of a 2nd Example The figure which shows the manufacturing method of a 2nd Example.
  • the figure which shows the manufacturing method of a 2nd Example. The figure which shows the manufacturing method of a 2nd Example.
  • the figure which shows the manufacturing method of a 2nd Example The perspective view which shows the whole structure of a 3rd Example.
  • the perspective view which shows the 1st modification of a 3rd Example The perspective view which shows the 2nd example of the manufacturing method of a 3rd Example.
  • the perspective view which shows the 2nd modification of a 3rd Example The figure which shows the manufacturing method of a 3rd Example.
  • the figure which shows the manufacturing method of a 3rd Example. The figure which shows the manufacturing method of a 3rd Example.
  • the figure which shows the manufacturing method of a 3rd Example. The figure which shows the manufacturing method of a 3rd Example.
  • the figure which shows the manufacturing method of a 3rd Example. The figure which shows the manufacturing method of a 3rd Example.
  • the figure which shows the manufacturing method of a 3rd Example The figure which shows the manufacturing method of a 3rd Example.
  • the figure which shows the manufacturing method of a 3rd Example. The figure which shows the manufacturing method of a 3rd Example.
  • the figure which shows the manufacturing method of a 3rd Example. The figure which shows the manufacturing method of a 3rd Example.
  • the figure which shows the manufacturing method of a 3rd Example. The figure which shows the manufacturing method of a 3rd Example.
  • the basic idea of the present invention is that the first to nth semiconductor layers (stacked in a first direction perpendicular to the surface of the semiconductor substrate are insulated from each other and extend in a second direction parallel to the surface of the semiconductor substrate).
  • n is a natural number of 2 or more
  • electrodes extending in the first direction along the side surfaces of the first to nth semiconductor layers in the third direction intersecting the first and second directions, and the first to second
  • the first to nth charge storage layers are made independent of each other, and writing / erasing is performed.
  • the aim is to improve characteristics and cycling resistance.
  • the first to nth charge storage layers are independent of each other, that the first to nth charge storage layers are physically separated, specifically, the first to nth charge storage layers. It means that there are elements different from the elements constituting them between the charge storage layers.
  • the first to nth charge storage layers are generally physically coupled to each other.
  • this causes a problem that the electrons injected into the charge storage layer of a certain memory cell diffuse to the charge storage layers of other memory cells adjacent to the memory cell and data is lost.
  • the first to nth charge storage layers are made independent from each other to improve the write / erase characteristics and the cycling resistance.
  • the independence of the charge storage layer in the present invention cannot be realized by simply diverting the independence of the charge storage layer employed in the conventional two-dimensional NAND flash memory. This is because it is impossible to directly change a two-dimensional memory cell into a three-dimensional memory cell.
  • the independence of the charge storage layer in the present invention is based on the elements of the first to nth semiconductor layers and the first to nth charge storage layers from the viewpoint of memory cell characteristics and the prevention of complexity of the number of manufacturing steps. This is realized by physically separating the first to nth charge storage layers from each other by one of oxides of constituent materials.
  • the present invention proposes a structure in which the charge storage layer is independent for each memory cell, for example, as a SONOS type memory cell using silicon-rich SiN as a charge storage layer, as an electrically floating floating gate
  • the present invention can also be applied to a floating gate type memory cell using the above-described conductor as a charge storage layer.
  • FIG. 1 shows a nonvolatile semiconductor memory device as a first embodiment.
  • FIG. 2 shows a structure in which the second gate insulating layer 6 (1) c and the control gate electrode 6 (1) d are removed from the structure of FIG.
  • the semiconductor substrate 1 is, for example, a silicon substrate. On the semiconductor substrate 1, a fin-type stacked structure extending in the y direction parallel to the surface of the semiconductor substrate 1 is disposed.
  • This fin-type stacked structure has a first insulating layer 2, a first semiconductor layer 3a, a second insulating layer 4a, and a second semiconductor layer 3b that are stacked in the z direction perpendicular to the surface of the semiconductor substrate 1. , A third insulating layer 4b, a third semiconductor layer 3c, a fourth insulating layer 4c, a fourth semiconductor layer 3d, and a fifth insulating layer 5.
  • the first to fifth insulating layers 2, 4a to 4c, 5 may be anything as long as they are insulators.
  • silicon oxide can be used.
  • the first to fourth semiconductor layers 3a to 3d are made of, for example, silicon.
  • the first gate insulating layer 6 (1) a On the x direction side of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d), the first gate insulating layer 6 (1) a, the charge storage layer 6 (1) b, A stacked structure 6 (1) is disposed in which the second gate insulating layer 6 (1) c and the control gate electrode 6 (1) d are stacked in this order.
  • the first gate insulating layer 6 (1) a is a tunnel insulating layer through which a tunnel current flows, and is made of, for example, silicon oxide.
  • the charge storage layer 6 (1) b is a layer that stores charges, and the amount of charges is controlled by a tunnel current.
  • the charge storage layer 6 (1) b is made of an insulator or a conductor.
  • the memory cell is a SONOS type, and when the charge storage layer 6 (1) a is a conductor (for example, conductive polysilicon).
  • the memory cell becomes a floating gate type.
  • the charge storage layer 6 (1) b is independent for each memory cell.
  • the four charge storage layers 6 (1) b,... Arranged side by side in the z direction are elements between the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d), in this example,
  • the second to fourth insulating layers 4 (4a, 4b, 4c) are physically separated from each other.
  • the second gate insulating layer 6 (1) c prevents a leakage current between the charge storage layer 6 (1) b and the control gate electrode 6 (1) d.
  • the second gate insulating layer 6 (1) c is formed of, for example, a stacked structure or a high dielectric constant material in order to increase the coupling ratio of the memory cell and improve the write / erase characteristics. .
  • the second gate insulating layer 6 (1) c is generally called a block insulating layer, and when the memory cell is a floating gate type, the second gate insulating layer 6 (1). c is generally referred to as an interelectrode insulating layer.
  • the control gate electrode 6 (1) d functions as a word line, extends in the x-direction on the z-direction side of the fifth insulating layer 5, and the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) Extends in the z direction on the x direction side.
  • control gate electrode 6 (1) d covers the four charge storage layers 6 (1) b,... And straddles the fin-type stacked structure in the x direction.
  • the laminated structures 6 (2) and 6 (3) have the same structure as the laminated structure 6 (1).
  • each of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) has a plurality of memory cell columns connected in series in the y direction, that is, NAND columns. It is formed.
  • the NAND string formed in the first semiconductor layer 3a is NAND1
  • the NAND string formed in the second semiconductor layer 3b is NAND2
  • the NAND string formed in the third semiconductor layer 3c is NAND3.
  • the NAND string formed in the fourth semiconductor layer 3d is NAND4.
  • the charge storage layer 6 (1) b is independent for each memory cell. That is, the plurality of charge storage layers 6 (1) b,... Are physically separated from each other by the second to fourth insulating layers 4 (4a, 4b, 4c). Therefore, the reliability of the three-dimensional stacked semiconductor memory can be improved.
  • the first gate insulating layer 6 (1) a is made of SiO 2
  • the charge storage layer 6 (1) b is made of Si 3 N 4
  • the second gate insulating layer 6 (1) c is made of Al 2 O 3 and the control gate electrode 6 (1) d can be NiSi.
  • the first gate insulating layer 6 (1) a may have silicon oxynitride, a stacked structure of silicon oxide and silicon nitride, or the like.
  • the first gate insulating layer 6 (1) a may contain silicon nanoparticles, metal ions, or the like.
  • the charge storage layer 6 (1) b is composed of Si x N y , silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), and aluminum oxynitride (AlON) in which the composition ratio x and y of silicon and nitrogen are arbitrary.
  • Hafnia HfO 2
  • hafnium aluminate HfAlO 3
  • hafnia nitride HfON
  • nitrided hafnium aluminate HfAlON
  • hafnium silicate HfSiO
  • nitrided hafnium silicate HfSiON
  • lanthanum oxide La 2 O 3
  • at least one of lanthanum aluminate LaAlO 3
  • the charge storage layer 6 (1) b may be made of a conductor such as polysilicon or metal doped with impurities.
  • the second gate insulating layer 6 (1) c includes silicon oxide (SiO 2 ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), aluminum oxynitride (AlON), hafnia (HfO 2 ), and hafnium. ⁇ Aluminate (HfAlO 3 ), Hafnia nitride (HfON), Hafnium nitride aluminate (HfAlON), Hafnium silicate (HfSiO), Hafnium nitride silicate (HfSiON), Lanthanum oxide (La 2 O 3 ), Lanthanum aluminum Nate (LaAlO 3 ) and lanthanum aluminum silicate (LaAlSiO) may be used.
  • the control gate electrode 6 (1) d is a metal compound such as tantalum nitride (TaN), tantalum carbide (TaC), or titanium nitride (TiN), or V, Cr, Mn, Y, Mo, Ru, Rh, Hf, Ta, W, Ir, Co, Ti, Er, Pt, Pd, Zr, Gd, Dy, Ho and their silicides can be used.
  • TaN tantalum nitride
  • TaC tantalum carbide
  • TiN titanium nitride
  • V Cr, Mn, Y, Mo, Ru, Rh, Hf, Ta, W, Ir, Co, Ti, Er, Pt, Pd, Zr, Gd, Dy, Ho and their silicides
  • FIG. 3 shows a first modification of the first embodiment.
  • a feature of the first modification is that a dummy cell as a non-memory cell is formed on the uppermost layer of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d), that is, the fourth semiconductor layer 3d.
  • the dummy layer is to be DUMMY.
  • the fourth semiconductor layer 3d as the uppermost layer is easily damaged because it is used as an etching mask in one step of the first and second manufacturing methods described later. For this reason, the NAND string formed in the fourth semiconductor layer 3d is not used as a memory cell but a dummy cell as a non-memory cell.
  • the width of the fourth semiconductor layer 3d in the z direction is the width of the first to third semiconductor layers 3a, 3b, 3c in the z direction. It is preferable to make it wider.
  • FIG. 4 shows a second modification of the first embodiment.
  • the feature of the second modification is that the four charge storage layers 6 (1) b,... Arranged side by side in the z direction are physically separated from each other by a cavity (for example, an air gap). That is, in the second modification, the element between the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) is a cavity.
  • the parasitic capacitance generated between the plurality of charge storage layers 6 (1) b increases, causing malfunction due to mutual interference.
  • all of the first to fifth insulating layers 2, 4a to 4c, 5 in the first embodiment are changed to cavities, but only some of them are changed to cavities. May be.
  • the cavity is preferably a complete cavity, but an insulator may partially remain.
  • the cavity can be changed to a porous insulator.
  • FIG. 5 shows a first example of a NAND cell unit structure.
  • 6 is a cross-sectional view taken along line VI-VI in FIG. 5
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • This example shows a NAND cell unit structure as an application example of the first embodiment (FIGS. 1 and 2). Accordingly, the same elements as those in the first embodiment are denoted by the same reference numerals. This example is different from the first embodiment in that the number of NAND strings NAND1, NAND2, NAND3 is three.
  • the fin-type stacked structure 9 includes a first insulating layer 2, a first semiconductor layer 3a, a second insulating layer 4a, a second semiconductor layer 3b, and a third insulating layer, which are stacked on the semiconductor substrate 1 in the z direction.
  • the layer 4b, the third semiconductor layer 3c, and the fifth insulating layer 5 are included.
  • the one end of the fin type laminated structure 9 in the y direction has a staircase structure. At one end in the y direction of the fin-type stacked structure 9, the side surfaces in the z direction of the first to third semiconductor layers 3 (3a, 3b, 3c) are exposed. The contact plugs 7a, 7b, 7c are in contact with the side surfaces in the z direction of the first to third semiconductor layers 3 (3a, 3b, 3c), respectively.
  • the contact plugs 7a, 7b, and 7c connect the bit lines BLa, BLb, and BLc to the NAND series NAND1, NAND2, and NAND3, respectively.
  • the contact plug 8 penetrates the first to third semiconductor layers 3 (3a, 3b, 3c) and contacts them.
  • the contact plug 8 connects the source line SL to the NAND series NAND1, NAND2, NAND3.
  • the stacked structures 6 (1),... 6 (n-1), 6 (n) each constitute a memory cell.
  • the stacked structure 6 (1) includes a first gate insulating layer 6 (1) a, a charge storage layer 6 (1) b, a second gate insulating layer 6 (1) c, and a control gate electrode 6 (1) d. Composed.
  • the other stacked structures 6 (2),... 6 (n-1), 6 (n) also have the same structure as the stacked structure 6 (1).
  • the laminated structures 10 and 11 also have the same structure as the laminated structure 6 (1).
  • the stacked structures 10 and 11 each constitute a selection transistor.
  • the stacked structure 10 constitutes a drain side select transistor, and the stacked structure 11 constitutes a source side select transistor.
  • the NAND cell unit can be configured using the NAND string of the first embodiment, a highly reliable three-dimensional NAND flash memory can be realized.
  • FIG. 8 shows a second example of the NAND cell unit structure.
  • 9 is a cross-sectional view taken along line IX-IX in FIG. 8
  • FIG. 10 is a cross-sectional view taken along line XX in FIG.
  • This example shows a NAND cell unit structure as an application example of the first modification (FIG. 3). Accordingly, the same elements as those in the first modification are denoted by the same reference numerals. This example is different from the first modification in that the number of NAND strings NAND1, NAND2, NAND3 is three.
  • the fin-type stacked structure 9 includes a first insulating layer 2, a first semiconductor layer 3a, a second insulating layer 4a, a second semiconductor layer 3b, and a third insulating layer, which are stacked on the semiconductor substrate 1 in the z direction.
  • the layer 4b, the third semiconductor layer 3c, and the fifth insulating layer 5 are included.
  • the one end of the fin type laminated structure 9 in the y direction has a staircase structure. At one end in the y direction of the fin-type stacked structure 9, the side surfaces in the z direction of the first to third semiconductor layers 3 (3a, 3b, 3c) are exposed. The contact plugs 7a and 7b are in contact with the side surfaces in the z direction of the first and second semiconductor layers 3a and 3b, respectively.
  • the contact plugs 7a and 7b connect the bit lines BLa and BLb to the NAND strings NAND1 and NAND2, respectively.
  • the third semiconductor layer 3c is a dummy layer DUMMY, no contact plug is connected thereto.
  • the contact plug 8 penetrates the first to third semiconductor layers 3 (3a, 3b, 3c) and contacts them.
  • the contact plug 8 connects the source line SL to the NAND series NAND1, NAND2, NAND3.
  • the stacked structures 6 (1),... 6 (n-1), 6 (n) each constitute a memory cell. However, the dummy cell formed in the third semiconductor layer 3c as the dummy layer DUMMY is excluded.
  • the stacked structure 6 (1) includes a first gate insulating layer 6 (1) a, a charge storage layer 6 (1) b, a second gate insulating layer 6 (1) c, and a control gate electrode 6 (1) d. Composed.
  • the other stacked structures 6 (2),... 6 (n-1), 6 (n) also have the same structure as the stacked structure 6 (1).
  • the laminated structures 10 and 11 also have the same structure as the laminated structure 6 (1).
  • the stacked structures 10 and 11 each constitute a selection transistor. However, the dummy transistor formed in the third semiconductor layer 3c as the dummy layer DUMMY is excluded.
  • the stacked structure 10 constitutes a drain side select transistor, and the stacked structure 11 constitutes a source side select transistor.
  • the NAND cell unit can be configured by using the NAND string of the first modification, a highly reliable three-dimensional NAND flash memory can be realized.
  • FIG. 11 shows a third example of the NAND cell unit structure.
  • 12 is a cross-sectional view taken along line XII-XII in FIG. 11
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • This example is a modification of the first example of the NAND cell unit structure. Accordingly, the same elements as those in FIGS. 5 to 7 are denoted by the same reference numerals.
  • the laminated structure 10 includes three laminated structures 10a, 10b, and 10c.
  • the stacked structures 10a, 10b, and 10c are the same as the stacked structure 10 shown in FIGS.
  • an impurity region 13a is provided so that the drain side select transistor is always on (normally on).
  • an impurity region 13b is provided in the portion covered with the stacked structure 10b in the second semiconductor layer 3b so that the drain side select transistor is normally on.
  • an impurity region 13c is provided in a portion of the third semiconductor layer 3c covered with the stacked structure 10c so that the drain side select transistor is normally on.
  • the contact plug 7 can be shared also at one end in the y direction of the fin-type laminated structure 9. That is, the contact plug 7 penetrates through and contacts the first to third semiconductor layers 3 (3a, 3b, 3c).
  • the contact plug 7 connects the bit line BL to the NAND series NAND1, NAND2, NAND3.
  • NAND cell unit structure In the first embodiment (FIGS. 1 and 2), laminated structures 10a, 10b, and 10c as shown in FIGS. 11 to 13 may be employed.
  • laminated structures 10a, 10b, and 10c as shown in FIGS. 11 to 13 may be employed.
  • the cell unit structure as shown in FIGS. 5 to 7 the cell unit structure as shown in FIGS. 8 to 10
  • the stack as shown in FIGS. Structures 10a, 10b, and 10c may be employed.
  • FIGS. 14A to 14L A method of manufacturing the structure according to the first embodiment (FIGS. 1 and 2) and the first modification (FIG. 3) will be described below with reference to FIGS. 14A to 14L.
  • (a) is a plan view
  • (b) is a side view when viewed from the x direction
  • (c) is a side view when viewed from the y direction.
  • the first insulating layer 2, the first semiconductor layer 3a, the second insulating layer 4a, and the second semiconductor layer 3b are arranged in the z direction perpendicular to the surface of the semiconductor substrate 1.
  • the third insulating layer 4b, the third semiconductor layer 3c, the fourth insulating layer 4c, the fourth semiconductor layer 3d, and the fifth insulating layer 5 are sequentially formed.
  • the semiconductor substrate 1 is a p-type silicon substrate having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm
  • the first to fifth insulating layers 2, 4a to 4c, and 5 are made of silicon oxide
  • the first to fourth semiconductor layers 3a to 3d are made of silicon.
  • the first to fifth insulating layers 2, 4a to 4c, 5 and the first to fourth semiconductor layers 3a to 3d are processed by PEP (photo-engraving process) and anisotropic dry etching to obtain a semiconductor substrate.
  • PEP photo-engraving process
  • anisotropic dry etching to obtain a semiconductor substrate.
  • a fin-type laminated structure extending in the y direction parallel to the surface of 1 is formed.
  • the side surfaces of the first to fourth semiconductor layers 3a to 3d in the x direction are selectively etched in the x direction by isotropic dry etching.
  • the side surfaces in the x direction of the first to fourth semiconductor layers 3a to 3d recede, and the first to fourth recesses 21a to 21d extending in the y direction are formed.
  • a first gate insulating layer (for example, silicon oxide) 6a is formed on each side.
  • a charge storage layer 6b covering the fin-type stacked structure is formed.
  • a material such as silicon nitride or conductive polysilicon can be used for the charge storage layer 6b.
  • the charge storage layer 6b is selectively etched by anisotropic dry etching. As a result, the charge storage layer 6b remains only in the first to fourth recesses 21a to 21d on the side surface in the x direction of the first to fourth semiconductor layers 3a to 3d.
  • the fifth insulating layer 5 is exposed. Therefore, if the charge storage layer 6b is further etched using the fifth insulating layer 5 as a mask, the first through First to fourth charge storage layers 6b are formed in the fourth recesses 21a to 21d, respectively.
  • the width of the fifth insulating layer 5 in the z direction is the first to fourth insulating layers 2 and 4a. It may be larger than the width in the z direction of 4c.
  • the fifth insulating layer 5 places importance on the function as a mask and is different from the first to fourth insulating layers 2 and 4a to 4c in a different method or a different material (for example, a laminated structure including a plurality of different insulating layers). ).
  • the first to fourth charge storage layers 6b are separated in the z direction.
  • a second gate insulating layer 6c and a control gate electrode 6d that cover the fin-type stacked structure (including the first to fourth charge storage layers 6b) are formed.
  • a material such as aluminum oxide can be used for the second gate insulating layer 6c, and a material such as nickel silicide can be used for the control gate electrode 6d.
  • the second gate insulating layer 6c and the control gate electrode 6d are processed by PEP and anisotropic dry etching to form a plurality of control gate electrodes (word lines) 6d,. .
  • the plurality of control gate electrodes (word lines) 6d,... Extend in the x direction on the z direction side of the fifth insulating layer 5, and in the z direction on the x direction side of the first to fourth charge storage layers 6b. Extend.
  • the fifth insulating layer 5 is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... Function as a mask for anisotropic dry etching. Therefore, the fifth insulating layer 5 is selectively removed in a portion not covered with the plurality of control gate electrodes 6d,... And the side surfaces in the z direction of the fourth semiconductor layer 3d and the fourth charge storage layer 6b. Are exposed.
  • the fourth charge storage layer 6b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the fourth semiconductor layer 3d is separated in the y direction on the x direction side.
  • a plurality of fourth charge storage layers 6b,... Are formed.
  • the fourth insulating layer 4c is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the fourth insulating layer 4c is selectively removed in a portion not covered with the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d, and the side surface in the z direction of the third charge storage layer 6b. Are exposed.
  • the third charge storage layer 6b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the portion of the third charge storage layer 6b not covered by the plurality of control gate electrodes 6d,... is selectively removed, so that the third semiconductor layer 3c is separated in the y direction on the x direction side.
  • a plurality of third charge storage layers 6b,... Are formed.
  • a plurality of second charge storage layers 6b,... Separated in the y direction are formed on the x direction side of the second semiconductor layer 3b, and the y direction side of the first semiconductor layer 3a is formed on the y direction side.
  • a plurality of first charge storage layers 6b,... Separated in the direction are formed.
  • the fourth semiconductor layer 3d as the uppermost layer functions as an etching mask during the etching for realizing the independence of the charge storage layer. .
  • the fourth semiconductor layer 3d is a dummy layer, and the width of the fourth semiconductor layer 3d in the z direction is larger than the width of the first to third semiconductor layers 3a to 3c in the z direction. preferable.
  • FIG. 4 is a plan view
  • FIGS. 15A to 15N are views of the structure according to the second modification.
  • (a) is a plan view
  • (b) is a side view when viewed from the x direction
  • (c) is a side view when viewed from the y direction.
  • the first temporary layer 12a in the z direction perpendicular to the surface of the semiconductor substrate 1, the first temporary layer 12a, the first semiconductor layer 3a, the second temporary layer 12b, and the second semiconductor layer 3b.
  • the third temporary layer 12c, the third semiconductor layer 3c, the fourth temporary layer 12d, the fourth semiconductor layer 3d, and the fifth temporary layer 12e are sequentially formed.
  • the semiconductor substrate 1 is, for example, a p-type silicon substrate having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm, and the first to fifth temporary layers 12a to 12e are made of silicon germanium.
  • the semiconductor layers 3a to 3d are made of silicon.
  • single crystal silicon can be obtained by alternately stacking both layers by epitaxial growth. For this reason, variation in characteristics between the first to fourth semiconductor layers (silicon channels) 3a to 3d is reduced, and the channel mobility of the silicon channel can be improved.
  • first to fifth temporary layers 12a to 12e and the first to fourth semiconductor layers 3a to 3d are processed by PEP and anisotropic dry etching so as to be parallel to the surface of the semiconductor substrate 1 in the y direction.
  • An extending fin-type stacked structure is formed.
  • the side surfaces of the first to fourth semiconductor layers 3a to 3d in the x direction are selectively etched in the x direction by isotropic dry etching.
  • the side surfaces in the x direction of the first to fourth semiconductor layers 3a to 3d recede, and the first to fourth recesses 21a to 21d extending in the y direction are formed.
  • a first gate insulating layer (for example, silicon oxide) 6a is formed on each side.
  • a charge storage layer 6b covering the fin-type stacked structure is formed.
  • a material such as silicon nitride or conductive polysilicon can be used for the charge storage layer 6b.
  • the charge storage layer 6b is selectively etched by anisotropic dry etching. As a result, the charge storage layer 6b remains only in the first to fourth recesses 21a to 21d on the side surface in the x direction of the first to fourth semiconductor layers 3a to 3d.
  • the fifth temporary layer 12e is exposed when the uppermost charge storage layer 6b is removed, if the charge storage layer 6b is further etched using the fifth temporary layer 12e as a mask, the first through First to fourth charge storage layers 6b are formed in the fourth recesses 21a to 21d, respectively.
  • the width of the fifth temporary layer 12e in the z direction is the first to fourth temporary layers 12a to 12d. It may be larger than the width in the z direction.
  • the fifth temporary layer 12e may be configured by a different method or a different material from the first to fourth temporary layers 12a to 12d, focusing on the function as a mask.
  • the first to fourth charge storage layers 6b are separated in the z direction.
  • a second gate insulating layer 6c and a control gate electrode 6d that cover the fin-type stacked structure (including the first to fourth charge storage layers 6b) are formed.
  • a material such as aluminum oxide can be used for the second gate insulating layer 6c, and a material such as nickel silicide can be used for the control gate electrode 6d.
  • the second gate insulating layer 6c and the control gate electrode 6d are processed by PEP and anisotropic dry etching to form a plurality of control gate electrodes (word lines) 6d,. .
  • the plurality of control gate electrodes (word lines) 6d,... Extend in the x direction on the z direction side of the fifth temporary layer 12e, and extend in the z direction on the x direction side of the first to fourth charge storage layers 6b. Extend.
  • the fifth temporary layer 12e is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... Function as a mask for anisotropic dry etching. Therefore, the fifth temporary layer 12e is selectively removed in a portion not covered with the plurality of control gate electrodes 6d,..., And the side surfaces in the z direction of the fourth semiconductor layer 3d and the fourth charge storage layer 6b. Are exposed.
  • the fourth charge storage layer 6b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the fourth semiconductor layer 3d is separated in the y direction on the x direction side.
  • a plurality of fourth charge storage layers 6b,... Are formed.
  • the fourth temporary layer 12d is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the fourth temporary layer 12d is selectively removed in the portion not covered with the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d, and the side surface of the third charge storage layer 6b in the z direction is removed. Are exposed.
  • the third charge storage layer 6b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the portion of the third charge storage layer 6b not covered by the plurality of control gate electrodes 6d,... is selectively removed, so that the third semiconductor layer 3c is separated in the y direction on the x direction side.
  • a plurality of third charge storage layers 6b,... Are formed.
  • a plurality of second charge storage layers 6b,... Separated in the y direction are formed on the x direction side of the second semiconductor layer 3b, and the y direction side of the first semiconductor layer 3a is formed on the y direction side.
  • a plurality of first charge storage layers 6b,... Separated in the direction are formed.
  • the first to fifth temporary layers 12a to 12e are selectively removed by isotropic dry etching, and the upper and lower sides of the first to fourth semiconductor layers 3a to 3d ( Cavities 22,... are respectively formed on the z direction side).
  • the first to fifth temporary layers 12a to 12e are spaces between the plurality of control gate electrodes 6d, and further, the first to fourth semiconductor layers 3a to 3d (first to fourth). Are exposed in the space between the charge storage layers 6b,(7) And can be easily removed by isotropic dry etching.
  • the cavities 22 may be left as they are, but as shown in FIG. 15N, the cavities 22 may be filled with an insulating layer (for example, silicon oxide) 13. At this time, the insulating layer 13 may be a porous insulating layer.
  • an insulating layer for example, silicon oxide
  • the fourth semiconductor layer 3d as the uppermost layer functions as an etching mask during etching for realizing the independence of the charge storage layer. To do.
  • the fourth semiconductor layer 3d is a dummy layer, and the width of the fourth semiconductor layer 3d in the z direction is larger than the width of the first to third semiconductor layers 3a to 3c in the z direction. preferable.
  • high reliability of the three-dimensional stacked semiconductor memory can be realized by forming the structure in which the charge storage layer is independent for each memory cell without significantly increasing the number of processes. .
  • FIG. 16 shows a nonvolatile semiconductor memory device as a second embodiment.
  • FIG. 17 shows a structure in which the second gate insulating layer 6 (1) c and the control gate electrode 6 (1) d are removed from the structure of FIG.
  • the semiconductor substrate 1 is, for example, a silicon substrate. On the semiconductor substrate 1, a fin-type stacked structure extending in the y direction parallel to the surface of the semiconductor substrate 1 is disposed.
  • This fin-type stacked structure has a first insulating layer 2, a first semiconductor layer 3a, a second insulating layer 4a, and a second semiconductor layer 3b that are stacked in the z direction perpendicular to the surface of the semiconductor substrate 1. , A third insulating layer 4b, a third semiconductor layer 3c, a fourth insulating layer 4c, a fourth semiconductor layer 3d, and a fifth insulating layer 5.
  • the first to fifth insulating layers 2, 4a to 4c, 5 may be anything as long as they are insulators.
  • silicon oxide can be used.
  • the first to fourth semiconductor layers 3a to 3d are made of, for example, silicon.
  • the first gate insulating layer 6 (1) a On the x direction side of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d), the first gate insulating layer 6 (1) a, the charge storage layer 6 (1) b, A stacked structure 6 (1) is disposed in which the second gate insulating layer 6 (1) c and the control gate electrode 6 (1) d are stacked in this order.
  • the first gate insulating layer 6 (1) a is a tunnel insulating layer through which a tunnel current flows, and is made of, for example, silicon oxide.
  • the charge storage layer 6 (1) b is a layer that stores charges, and the amount of charges is controlled by a tunnel current.
  • the charge storage layer 6 (1) b is made of an insulator or a conductor.
  • the memory cell is a SONOS type, and when the charge storage layer 6 (1) a is a conductor (for example, conductive polysilicon).
  • the memory cell becomes a floating gate type.
  • the charge storage layer 6 (1) b is independent for each memory cell.
  • the four charge storage layers 6 (1) b,... Arranged side by side in the z-direction are oxides of materials constituting the four charge storage layers 6 (1) b,.
  • the layer 6 (1) b is silicon nitride, it is physically separated from each other by silicon oxynitride 14).
  • the second gate insulating layer 6 (1) c prevents a leakage current between the charge storage layer 6 (1) b and the control gate electrode 6 (1) d.
  • the second gate insulating layer 6 (1) c is formed of, for example, a stacked structure or a high dielectric constant material in order to increase the coupling ratio of the memory cell and improve the write / erase characteristics. .
  • the second gate insulating layer 6 (1) c is generally called a block insulating layer, and when the memory cell is a floating gate type, the second gate insulating layer 6 (1). c is generally referred to as an interelectrode insulating layer.
  • the control gate electrode 6 (1) d functions as a word line, extends in the x-direction on the z-direction side of the fifth insulating layer 5, and the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) Extends in the z direction on the x direction side.
  • control gate electrode 6 (1) d covers the four charge storage layers 6 (1) b,... And straddles the fin-type stacked structure in the x direction.
  • the laminated structures 6 (2) and 6 (3) have the same structure as the laminated structure 6 (1).
  • each of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) has a plurality of memory cell columns connected in series in the y direction, that is, NAND columns. It is formed.
  • the NAND string formed in the first semiconductor layer 3a is NAND1
  • the NAND string formed in the second semiconductor layer 3b is NAND2
  • the NAND string formed in the third semiconductor layer 3c is NAND3.
  • the NAND string formed in the fourth semiconductor layer 3d is NAND4.
  • the charge storage layer 6 (1) b is independent for each memory cell. That is, the plurality of charge storage layers 6 (1) b,... Are physically separated from each other by the oxide 14 of the material constituting the four charge storage layers 6 (1) b,. Therefore, the reliability of the three-dimensional stacked semiconductor memory can be improved.
  • first gate insulating layer 6 (1) a For material examples of the first gate insulating layer 6 (1) a, the charge storage layer 6 (1) b, the second gate insulating layer 6 (1) c, and the control gate electrode 6 (1) d, Since it is the same as the embodiment, its description is omitted here.
  • FIG. 18 shows a modification of the second embodiment.
  • the feature of this modification is that the four charge storage layers 6 (1) b,... Arranged side by side in the z direction are physically separated from each other by a cavity (for example, an air gap). That is, in this modification, the element between the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) is a cavity.
  • the parasitic capacitance generated between the plurality of charge storage layers 6 (1) b increases, causing malfunction due to mutual interference.
  • all of the first to fifth insulating layers 2, 4a to 4c, 5 in the second embodiment are changed to cavities, but only some of them are changed to cavities. May be.
  • the cavity is preferably a complete cavity, but an insulator may partially remain.
  • the cavity can be changed to a porous insulator.
  • Example of NAND cell unit structure The NAND cell unit structure to which the second embodiment (FIGS. 16 and 17) is applied can be the NAND cell unit structure of FIGS. 5 to 7 or the NAND cell unit structure of FIGS. . However, in these NAND cell unit structures, the NAND cell unit portion needs to be changed to the structure shown in FIGS.
  • the cell unit structure as shown in FIGS. 5 to 7 or the cell unit structure as shown in FIGS. 11 to 13 can be adopted.
  • the NAND cell unit portion needs to be changed to the structure shown in FIG.
  • FIGS. 19A to 19E Manufacturing method A method of manufacturing a structure according to the second embodiment (FIGS. 16 and 17) and its modification (FIG. 18) will be described below with reference to FIGS. 19A to 19E.
  • (a) is a plan view
  • (b) is a side view when viewed from the x direction
  • (c) is a side view when viewed from the y direction.
  • the first temporary layer 12a in the z direction perpendicular to the surface of the semiconductor substrate 1, the first temporary layer 12a, the first semiconductor layer 3a, the second temporary layer 12b, and the second semiconductor layer 3b.
  • the third temporary layer 12c, the third semiconductor layer 3c, the fourth temporary layer 12d, the fourth semiconductor layer 3d, and the fifth temporary layer 12e are sequentially formed.
  • the semiconductor substrate 1 is, for example, a p-type silicon substrate having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm, and the first to fifth temporary layers 12a to 12e are made of silicon germanium.
  • the semiconductor layers 3a to 3d are made of silicon.
  • single crystal silicon can be obtained by alternately stacking both layers by epitaxial growth. For this reason, variation in characteristics between the first to fourth semiconductor layers (silicon channels) 3a to 3d is reduced, and the channel mobility of the silicon channel can be improved.
  • first to fifth temporary layers 12a to 12e and the first to fourth semiconductor layers 3a to 3d are processed by PEP and anisotropic dry etching so as to be parallel to the surface of the semiconductor substrate 1 in the y direction.
  • An extending fin-type stacked structure is formed.
  • the side surfaces in the x direction of the first to fourth semiconductor layers 3a to 3d, the side surfaces in the x direction of the first to fourth temporary layers 12a to 12d, and the fifth side by thermal oxidation are oxidized to form the first gate insulating layer (for example, silicon oxide) 6a on the side surfaces in the x direction of the first to fourth semiconductor layers 3a to 3d.
  • the first gate insulating layer for example, silicon oxide
  • a combined charge storage layer 6b, a second gate insulating layer 6c, and a control gate electrode 6d that cover the fin-type stacked structure (first gate insulating layer 6a) are sequentially formed.
  • the coupled charge storage layer 6b for example, a material such as silicon nitride or conductive polysilicon can be used. Further, for example, a material such as aluminum oxide can be used for the second gate insulating layer 6c, and a material such as nickel silicide can be used for the control gate electrode 6d.
  • the first gate insulating layer 6a, the combined charge storage layer 6b, the second gate insulating layer 6c, and the control gate electrode 6d are processed by PEP and anisotropic dry etching, and a plurality of control gate electrodes (word lines) are processed. ) 6d,.
  • the plurality of control gate electrodes (word lines) 6d,... Extend in the x direction on the z direction side of the fifth temporary layer 12e, and extend in the z direction on the x direction side of the first to fourth charge storage layers 6b. Extend.
  • the first gate insulating layer 6a, the combined charge storage layer 6b, and the second gate insulating layer 6c have the same shape as the control gate electrode 6d and are covered with the control gate electrode 6d.
  • the first to fifth temporary layers 12a to 12e are selectively removed by isotropic dry etching, and the upper and lower sides of the first to fourth semiconductor layers 3a to 3d ( Cavities 22,... are respectively formed on the z direction side).
  • the first to fifth temporary layers 12a to 12e are spaces between the plurality of control gate electrodes 6d, and further, the first to fourth semiconductor layers 3a to 3d (first to fourth). Are exposed in the space between the charge storage layers 6b,(7) And can be easily removed by isotropic dry etching.
  • the combined charge storage layer 6b is selectively oxidized from the region where the first to fifth temporary layers 12a to 12e are removed.
  • oxidation of the combined charge storage layer 6b proceeds from the region where the first to fifth temporary layers 12a to 12e are removed.
  • the coupled charge storage layer 6b is not oxidized between the first to fourth semiconductor layers 3a to 3d and the control gate electrode 6d. Therefore, the combined charge storage layer 6b is changed into a plurality of charge storage layers 6b,... Physically separated from each other by the oxide 14 of the combined charge storage layer 6b.
  • the side surfaces in the x direction of the plurality of charge storage layers 6b,... are covered with the first to fourth semiconductor layers 3a to 3d and the control gate electrode 6d, and the side surfaces in the y direction and the z direction are coupled.
  • the charge storage layer 6 b is covered with the oxide 14.
  • the cavities 22 may be left as they are, but as shown in FIG. 19E, the cavities 22 may be filled with an insulating layer (for example, silicon oxide) 15. At this time, the insulating layer 15 may be a porous insulating layer.
  • an insulating layer for example, silicon oxide
  • the high reliability of the three-dimensional stacked semiconductor memory can be realized by forming the structure in which the charge storage layer is independent for each memory cell without significantly increasing the number of processes. .
  • FIG. 20 shows a nonvolatile semiconductor memory device as a third embodiment.
  • FIG. 21 shows a structure in which the second gate insulating layer 6 (1) c and the control gate electrode 6 (1) d are removed from the structure of FIG.
  • the semiconductor substrate 1 is, for example, a silicon substrate. On the semiconductor substrate 1, a fin-type stacked structure extending in the y direction parallel to the surface of the semiconductor substrate 1 is disposed.
  • This fin-type stacked structure has a first insulating layer 2, a first semiconductor layer 3a, a second insulating layer 4a, and a second semiconductor layer 3b that are stacked in the z direction perpendicular to the surface of the semiconductor substrate 1. , A third insulating layer 4b, a third semiconductor layer 3c, a fourth insulating layer 4c, a fourth semiconductor layer 3d, and a fifth insulating layer 5.
  • the first to fifth insulating layers 2, 4a to 4c, 5 may be anything as long as they are insulators.
  • silicon oxide can be used.
  • the first to fourth semiconductor layers 3a to 3d are made of, for example, silicon.
  • the first gate insulating layer 6 (1) a On the x direction side of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d), the first gate insulating layer 6 (1) a, the charge storage layer 6 (1) b, A stacked structure 6 (1) is disposed in which the second gate insulating layer 6 (1) c and the control gate electrode 6 (1) d are stacked in this order.
  • the first gate insulating layer 6 (1) a is a tunnel insulating layer through which a tunnel current flows, and is made of, for example, silicon oxide.
  • the charge storage layer 6 (1) b is a layer that stores charges, and the amount of charges is controlled by a tunnel current.
  • the charge storage layer 6 (1) b is made of an insulator or a conductor.
  • the memory cell is a SONOS type, and when the charge storage layer 6 (1) a is a conductor (for example, conductive polysilicon).
  • the memory cell becomes a floating gate type.
  • the charge storage layer 6 (1) b is independent for each memory cell.
  • the four charge storage layers 6 (1) b,... Arranged side by side in the z direction are elements between the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d), in this example,
  • the second to fourth insulating layers 4 (4a, 4b, 4c) are physically separated from each other.
  • the second gate insulating layer 6 (1) c prevents a leakage current between the charge storage layer 6 (1) b and the control gate electrode 6 (1) d.
  • the second gate insulating layer 6 (1) c is formed of, for example, a stacked structure or a high dielectric constant material in order to increase the coupling ratio of the memory cell and improve the write / erase characteristics. .
  • the second gate insulating layer 6 (1) c is generally called a block insulating layer, and when the memory cell is a floating gate type, the second gate insulating layer 6 (1). c is generally referred to as an interelectrode insulating layer.
  • the control gate electrode 6 (1) d functions as a word line, extends in the x-direction on the z-direction side of the fifth insulating layer 5, and the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) Extends in the z direction on the x direction side.
  • control gate electrode 6 (1) d covers the four charge storage layers 6 (1) b,... And straddles the fin-type stacked structure in the x direction.
  • the side surfaces in the x direction of the four charge storage layers 6 (1) b are the side surfaces in the x direction of the first to fifth insulating layers 2, 4a to 4c, 5 arranged in the vertical direction. Than protruding. Therefore, the control gate electrode 6 (1) d covers the side surface in the x direction and the side surface in the z direction of the four charge storage layers 6 (1) b,. / Erasing characteristics can be improved.
  • the laminated structures 6 (2) and 6 (3) have the same structure as the laminated structure 6 (1).
  • each of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) has a plurality of memory cell columns connected in series in the y direction, that is, NAND columns. It is formed.
  • the NAND string formed in the first semiconductor layer 3a is NAND1
  • the NAND string formed in the second semiconductor layer 3b is NAND2
  • the NAND string formed in the third semiconductor layer 3c is NAND3.
  • the NAND string formed in the fourth semiconductor layer 3d is NAND4.
  • the charge storage layer 6 (1) b is independent for each memory cell. That is, the plurality of charge storage layers 6 (1) b,... Are physically separated from each other by the second to fourth insulating layers 4 (4a, 4b, 4c). Therefore, the reliability of the three-dimensional stacked semiconductor memory can be improved.
  • first gate insulating layer 6 (1) a For material examples of the first gate insulating layer 6 (1) a, the charge storage layer 6 (1) b, the second gate insulating layer 6 (1) c, and the control gate electrode 6 (1) d, Since it is the same as the embodiment, its description is omitted here.
  • FIG. 22 shows a first modification of the third embodiment.
  • a feature of the first modification is that a dummy cell as a non-memory cell is formed on the uppermost layer of the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d), that is, the fourth semiconductor layer 3d.
  • the dummy layer is to be DUMMY.
  • the fourth semiconductor layer 3d as the uppermost layer is easily damaged because it is used as an etching mask in one step of the manufacturing method described later. For this reason, the NAND string formed in the fourth semiconductor layer 3d is not used as a memory cell but a dummy cell as a non-memory cell.
  • the width of the fourth semiconductor layer 3d in the z direction is the width of the first to third semiconductor layers 3a, 3b, 3c in the z direction. It is preferable to make it wider.
  • FIG. 23 shows a second modification of the third embodiment.
  • the feature of the second modification is that the four charge storage layers 6 (1) b,... Arranged side by side in the z direction are physically separated from each other by a cavity (for example, an air gap). That is, in the second modification, the element between the first to fourth semiconductor layers 3 (3a, 3b, 3c, 3d) is a cavity.
  • the parasitic capacitance generated between the plurality of charge storage layers 6 (1) b increases, causing malfunction due to mutual interference.
  • all of the first to fifth insulating layers 2, 4a to 4c, 5 in the third embodiment are changed to cavities, but only some of them are changed to cavities. May be.
  • the cavity is preferably a complete cavity, but an insulator may partially remain.
  • the cavity can be changed to a porous insulator.
  • NAND cell unit structure to which the third embodiment (FIGS. 20 and 21) is applied can be the NAND cell unit structure of FIGS. 5 to 7 or the NAND cell unit structure of FIGS. .
  • the NAND cell unit structure to which the first modification (FIG. 22) is applied can be the NAND cell unit structure of FIGS. 8 to 10 or the NAND cell unit structure of FIGS.
  • the NAND cell unit structure to which the second embodiment (FIG. 23) is applied is the NAND cell unit structure of FIGS. 5 to 7, the NAND cell unit structure of FIGS. 8 to 10, or the NAND cell unit structure of FIGS. A cell unit structure can be adopted.
  • FIGS. 20 and 21 The structure according to the first embodiment (FIGS. 20 and 21) and the first modification (FIG. 22) can be manufactured by the same method as in FIGS. 14A to 14L. Further, the structure according to the second modification (FIG. 23) can be manufactured by the same method as in FIGS. 15A to 15N.
  • FIGS. 24A to 24M are plan views
  • (b) is a side view when viewed from the x direction
  • (c) is a side view when viewed from the y direction.
  • the first insulating layer 2 in the z direction perpendicular to the surface of the semiconductor substrate 1, the first insulating layer 2, the first semiconductor layer 3a, the second insulating layer 4a, and the second semiconductor layer 3b.
  • the third insulating layer 4b, the third semiconductor layer 3c, the fourth insulating layer 4c, the fourth semiconductor layer 3d, and the fifth insulating layer 5 are sequentially formed.
  • the semiconductor substrate 1 is a p-type silicon substrate having a plane orientation (100) and a specific resistance of 10 to 20 ⁇ cm
  • the first to fifth insulating layers 2, 4a to 4c, and 5 are made of silicon oxide
  • the first to fourth semiconductor layers 3a to 3d are made of silicon.
  • the first to fifth insulating layers 2, 4 a to 4 c, 5 and the first to fourth semiconductor layers 3 a to 3 d are processed by PEP and anisotropic dry etching to be parallel to the surface of the semiconductor substrate 1.
  • a fin-type laminated structure extending in the y direction is formed.
  • the side surfaces of the first to fourth semiconductor layers 3a to 3d in the x direction are selectively etched in the x direction by isotropic dry etching.
  • the side surfaces in the x direction of the first to fourth semiconductor layers 3a to 3d recede, and the first to fourth recesses 21a to 21d extending in the y direction are formed.
  • a first gate insulating layer (for example, silicon oxide) 6a is formed on each side.
  • a charge storage layer 6b covering the fin-type stacked structure is formed.
  • a material such as silicon nitride or conductive polysilicon can be used for the charge storage layer 6b.
  • the charge storage layer 6b is selectively etched by anisotropic dry etching. As a result, the charge storage layer 6b remains only in the first to fourth recesses 21a to 21d on the side surface in the x direction of the first to fourth semiconductor layers 3a to 3d.
  • the fifth insulating layer 5 is exposed. Therefore, if the charge storage layer 6b is further etched using the fifth insulating layer 5 as a mask, the first through First to fourth charge storage layers 6b are formed in the fourth recesses 21a to 21d, respectively.
  • the width of the fifth insulating layer 5 in the z direction is the first to fourth insulating layers 2 and 4a. It may be larger than the width in the z direction of 4c.
  • the fifth insulating layer 5 places importance on the function as a mask and is different from the first to fourth insulating layers 2 and 4a to 4c in a different method or a different material (for example, a laminated structure including a plurality of different insulating layers). ).
  • the first to fourth charge storage layers 6b are separated in the z direction.
  • the first to fifth insulating layers 2, 4a to 4c, 5 are selectively etched by isotropic dry etching. Therefore, the side surfaces in the x direction of the first to fifth insulating layers 2, 4a to 4c, 5 recede in the x direction, and the side surface in the x direction of the charge storage layer 6b corresponds to the first to fifth insulating layers 2, 2. 4a to 4c, 5 project from the side surface in the x direction.
  • a second gate insulating layer 6c and a control gate electrode 6d that cover the fin-type stacked structure (including the first to fourth charge storage layers 6b) are formed.
  • a material such as aluminum oxide can be used for the second gate insulating layer 6c, and a material such as nickel silicide can be used for the control gate electrode 6d.
  • the second gate insulating layer 6c and the control gate electrode 6d are processed by PEP and anisotropic dry etching to form a plurality of control gate electrodes (word lines) 6d,. .
  • the plurality of control gate electrodes (word lines) 6d,... Extend in the x direction on the z direction side of the fifth insulating layer 5, and in the z direction on the x direction side of the first to fourth charge storage layers 6b. Extend.
  • the plurality of control gate electrodes (word lines) 6d,... Cover the memory cell cup to cover at least part of the side surface in the x direction and the side surface in the z direction of the first to fourth charge storage layers 6b.
  • the ring ratio can be improved.
  • the fifth insulating layer 5 is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... Function as a mask for anisotropic dry etching. Therefore, the fifth insulating layer 5 is selectively removed in a portion not covered with the plurality of control gate electrodes 6d,... And the side surfaces in the z direction of the fourth semiconductor layer 3d and the fourth charge storage layer 6b. Are exposed.
  • the fourth charge storage layer 6b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the fourth semiconductor layer 3d is separated in the y direction on the x direction side.
  • a plurality of fourth charge storage layers 6b,... Are formed.
  • the fourth insulating layer 4c is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the fourth insulating layer 4c is selectively removed in a portion not covered with the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d, and the side surface in the z direction of the third charge storage layer 6b. Are exposed.
  • the third charge storage layer 6b is selectively etched by anisotropic dry etching.
  • the plurality of control gate electrodes 6d,... And the fourth semiconductor layer 3d each function as a mask for anisotropic dry etching.
  • the portion of the third charge storage layer 6b not covered by the plurality of control gate electrodes 6d,... is selectively removed, so that the third semiconductor layer 3c is separated in the y direction on the x direction side.
  • a plurality of third charge storage layers 6b,... Are formed.
  • a plurality of second charge storage layers 6b,... Separated in the y direction are formed on the x direction side of the second semiconductor layer 3b, and the y direction side of the first semiconductor layer 3a is formed on the y direction side.
  • a plurality of first charge storage layers 6b,... Separated in the direction are formed.
  • the fourth semiconductor layer 3d as the uppermost layer functions as an etching mask during etching for realizing independence of the charge storage layer. .
  • the fourth semiconductor layer 3d is a dummy layer, and the width of the fourth semiconductor layer 3d in the z direction is larger than the width of the first to third semiconductor layers 3a to 3c in the z direction. preferable.
  • high reliability of the three-dimensional stacked semiconductor memory can be realized by forming the structure in which the charge storage layer is independent for each memory cell without significantly increasing the number of processes. .
  • the degree of integration of the memory cells is further improved, and the capacity of the memory can be increased.
  • FIG. 25 the same elements as those shown in FIG. 11 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the high reliability of the three-dimensional stacked semiconductor memory can be realized by forming a structure in which the charge storage layer is independent for each memory cell without significantly increasing the number of processes.
  • the example of the present invention is not limited to the above-described embodiment, and can be embodied by modifying each component without departing from the scope of the invention.
  • various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the above-described embodiments, or constituent elements of different embodiments may be appropriately combined.
  • the present invention relates to a file memory capable of high-speed random writing, a portable terminal capable of high-speed download, a portable player capable of high-speed download, a semiconductor memory for broadcasting equipment, a drive recorder, a home video, a large capacity buffer memory for communication, and a semiconductor memory for security camera
  • a file memory capable of high-speed random writing a portable terminal capable of high-speed download
  • a portable player capable of high-speed download a semiconductor memory for broadcasting equipment, a drive recorder, a home video, a large capacity buffer memory for communication, and a semiconductor memory for security camera
  • the industrial merit is great.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

　本発明の例に係わる不揮発性半導体記憶装置は、半導体基板（１）と、半導体基板（１）の表面に対して垂直な第１の方向に互いに絶縁されて積み重ねられ、半導体基板（１）の表面に平行な第２の方向に延びる第１乃至第ｎの半導体層（ｎは２以上の自然数）（３ａ，３ｂ，３ｃ，３ｄ）と、第１及び第２の方向に交差する第３方向に垂直な第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）の側面に沿って第１の方向に延びる電極（６（１）ｄ）と、第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）と電極（６（１）ｄ）との間に配置される第１乃至第ｎの電荷蓄積層（６（１）ｂ）とを備える。第１乃至第ｎの電荷蓄積層（６（１）ｂ）は、第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）間において互いに物理的に切り離される。

Description

不揮発性半導体記憶装置及びその製造方法
　本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
　NAND型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、メモリセルを微細化することによってビット当たりのコスト削減や大容量化が進められており、今後の一層の微細化が進展することが要求されている。しかしながら、フラッシュメモリをさらに微細化するためには、リソグラフィー技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
　そのため、リソグラフィー技術の微細化に頼らない新たな大容量化の手法として、三次元積層型半導体メモリが提案されている（例えば、特許文献１～４を参照）。この三次元積層型半導体メモリは、大幅な工程増を伴わずにメモリセルを三次元化でき、低コストで大メモリ容量を実現できる、という利点がある。
　三次元積層型半導体メモリのメモリセルとしては、一般的には、SONOS (silicon/oxide/nitride/oxide/silicon)型が採用される。また、SONOS型メモリセルを実用化する上での問題点としては、書き込み／消去特性とサイクリング耐性の改善が挙げられる。即ち、書き込み／消去特性とサイクリング耐性の改善は、SONOS型メモリセルを用いた三次元積層型半導体メモリの実用化にとって重要である。
　この点について我々が鋭意研究を重ねた結果、これら特性を改善するには、電荷蓄積層として窒化シリコンを用いる場合、その組成は、化学量論組成比よりもシリコン過剰側へずらす（シリコンリッチSiNとする）のが好ましいことが明らかとなった。
　しかしながら、シリコンリッチSiNは、膜中のトラップ準位が比較的浅い、と言われており、トラップされた電子がトラップ準位間のホッピング伝導などによって拡散しやすいことが知られている。その一方で、三次元積層型半導体メモリにおいては、複数のメモリセルの電荷蓄積層は、物理的に結合されている。
　そのため、シリコンリッチSiNを電荷蓄積層とするSONOS型メモリセルにより三次元積層型半導体メモリを形成するときは、あるメモリセルの電荷蓄積層へ注入した電子がそれに隣接する他のメモリセルの電荷蓄積層へ拡散して、データが失われる、という問題が発生する。
　これを防ぐには、三次元積層型半導体メモリのメモリセルアレイにおいて、複数の電荷蓄積層をメモリセルごとに独立させた構造とすればよい。
　このような新たなデバイス構造及びそれを実現するための製造方法を開発すれば、三次元積層型半導体メモリにおいて、特性改善が見込まれるシリコンリッチSiNなどの絶縁体を電荷蓄積層として採用できる他、電気的にフローティング状態のフローティングゲートとしての導電体を電荷蓄積層として採用することも可能になる。
特開２００９－２３８８７４号公報 特開２００９－２７１３６号公報 特開２００８－７８４０４号公報 特開２００４－１５２８９３号公報
　本発明は、三次元積層型半導体メモリにおいて、電荷蓄積層がメモリセルごとに独立した構造と、それを工程数の大幅な増加なしに形成するための製造方法とを提案する。
　本発明の例に係わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に互いに絶縁されて積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる第１乃至第ｎの半導体層（ｎは２以上の自然数）と、前記第１及び第２の方向に交差する第３方向に垂直な前記第１乃至第ｎの半導体層の側面に沿って前記第１の方向に延びる電極と、前記第１乃至第ｎの半導体層と前記電極との間に配置される第１乃至第ｎの電荷蓄積層とを備え、前記第１乃至第ｎの電荷蓄積層は、前記第１乃至第ｎの半導体層間において互いに物理的に切り離される。
　本発明の例に係わる不揮発性半導体記憶装置の製造方法は、半導体基板の表面に対して垂直な第１の方向に、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる積層構造を形成する工程と、前記第１及び第２の方向に交差する第３方向に垂直な前記第１乃至第ｎの半導体層の側面を前記第３の方向にエッチングすることにより、前記第２の方向に延びる第１乃至第ｎの凹部を形成する工程と、前記第１乃至第ｎの半導体層の側面の前記第３の方向側にそれぞれ前記第１乃至第ｎの凹部を埋める第１乃至第ｎの電荷蓄積層を形成する工程と、前記第（ｎ＋１）の絶縁層の前記第１の方向側において前記第３の方向に延び、前記第１乃至第ｎの電荷蓄積層の前記第３の方向側において前記第１の方向に延びる電極を形成する工程と、前記電極をマスクにして前記第（ｎ＋１）の絶縁層を前記第１の方向にエッチングすることにより、前記第１の方向において前記第ｎの半導体層及び前記第ｎの電荷蓄積層を露出させる工程と、前記電極及び前記第ｎの半導体層をマスクにして、前記第ｎの電荷蓄積層、前記第ｎの絶縁層、…前記第１の電荷蓄積層を、順次、前記第１の方向にエッチングすることにより、前記第１乃至第ｎの電荷蓄積層を前記第２の方向において互いに物理的に切り離す工程とを備える。
　本発明の例に係わる不揮発性半導体記憶装置の製造方法は、半導体基板の表面に対して垂直な第１の方向に、第１のテンポラリ層、第１の半導体層、…第ｎのテンポラリ層、第ｎの半導体層、第（ｎ＋１）のテンポラリ層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる積層構造を形成する工程と、前記第１及び第２の方向に交差する第３方向に垂直な前記第１乃至第ｎの半導体層の側面を前記第３の方向にエッチングすることにより、前記第２の方向に延びる第１乃至第ｎの凹部を形成する工程と、前記第１乃至第ｎの半導体層の側面の前記第３の方向側にそれぞれ前記第１乃至第ｎの凹部を埋める第１乃至第ｎの電荷蓄積層を形成する工程と、前記第（ｎ＋１）のテンポラリ層の前記第１の方向側において前記第３の方向に延び、前記第１乃至第ｎの電荷蓄積層の前記第３の方向側において前記第１の方向に延びる電極を形成する工程と、前記電極をマスクにして前記第（ｎ＋１）のテンポラリ層を前記第１の方向にエッチングすることにより、前記第１の方向において前記第ｎの半導体層及び前記第ｎの電荷蓄積層を露出させる工程と、前記電極及び前記第ｎの半導体層をマスクにして、前記第ｎの電荷蓄積層、前記第ｎのテンポラリ層、…前記第１の電荷蓄積層を、順次、前記第１の方向にエッチングすることにより、前記第１乃至第ｎの電荷蓄積層を前記第２の方向において互いに物理的に切り離す工程と、前記第１乃至第（ｎ＋１）のテンポラリ層を選択的に除去する工程とを備える。
　本発明の例に係わる不揮発性半導体記憶装置の製造方法は、半導体基板の表面に対して垂直な第１の方向に、第１のテンポラリ層、第１の半導体層、…第ｎのテンポラリ層、第ｎの半導体層、第（ｎ＋１）のテンポラリ層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる積層構造を形成する工程と、前記第（ｎ＋１）のテンポラリ層の前記第１の方向側において前記第１及び第２の方向に交差する第３の方向に延び、前記第１乃至第ｎの半導体層の前記第３の方向側において前記第１の方向に延び、第１のゲート絶縁層、結合電荷蓄積層、第２のゲート絶縁層及び電極の順番で積み重ねられる積層構造を形成する工程と、前記第１乃至第（ｎ＋１）のテンポラリ層を選択的に除去する工程と、前記第１乃至第（ｎ＋１）のテンポラリ層が除去された領域から前記結合電荷蓄積層を選択的に酸化することにより、互いに物理的に切り離された第１乃至第ｎの電荷蓄積層を形成する工程とを備える。
　本発明の例に係わる不揮発性半導体記憶装置の製造方法は、半導体基板の表面に対して垂直な第１の方向に、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる積層構造を形成する工程と、前記第１及び第２の方向に交差する第３方向に垂直な前記第１乃至第ｎの半導体層の側面を前記第３の方向にエッチングすることにより、前記第２の方向に延びる第１乃至第ｎの凹部を形成する工程と、前記第１乃至第ｎの半導体層の側面の前記第３の方向側にそれぞれ前記第１乃至第ｎの凹部を埋める第１乃至第ｎの電荷蓄積層を形成する工程と、前記第３方向における前記第１乃至第（ｎ＋１）の絶縁層の側面を前記第３の方向にエッチングすることにより、前記第１の方向における前記第１乃至第ｎの電荷蓄積層の側面を露出させる工程と、前記第１乃至第ｎの電荷蓄積層の前記第１の方向側において前記第３の方向に延び、前記第１乃至第ｎの電荷蓄積層の前記第３の方向側において前記第１の方向に延び、前記第１乃至第ｎの電荷蓄積層の前記第１及び第３方向の側面をそれぞれ覆う電極を形成する工程と、前記電極をマスクにして前記第（ｎ＋１）の絶縁層を前記第１の方向にエッチングすることにより、前記第１の方向において前記第ｎの半導体層及び前記第ｎの電荷蓄積層を露出させる工程と、前記電極及び前記第ｎの半導体層をマスクにして、前記第ｎの電荷蓄積層、前記第ｎの絶縁層、…前記第１の電荷蓄積層を、順次、前記第１の方向にエッチングすることにより、前記第１乃至第ｎの電荷蓄積層を前記第２の方向において互いに物理的に切り離す工程とを備える。
　本発明によれば、電荷蓄積層がメモリセルごとに独立した構造を、工程数の大幅な増加なしに形成することにより、三次元積層型半導体メモリの高信頼性を実現できる。
第１の実施例の構造の全体を示す斜視図。 第１の実施例の構造の要部を示す斜視図。 第１の実施例の第１の変形例を示す斜視図。 第１の実施例の第２の変形例を示す斜視図。 NANDセルユニット構造の第１の例を示す斜視図。 図５のVI-VI線に沿う断面図。 図５のVII-VII線に沿う断面図。 NANDセルユニット構造の第２の例を示す斜視図。 図８のIX-IX線に沿う断面図。 図８のX-X線に沿う断面図。 NANDセルユニット構造の第３例を示す斜視図。 図１１のXII-XII線に沿う断面図。 図１１のXIII-XIII線に沿う断面図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第１の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第１の実施例の製造方法の第２の例を示す図。 第２の実施例の構造の全体を示す斜視図。 第２の実施例の構造の要部を示す斜視図。 第２の実施例の変形例を示す斜視図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第３の実施例の構造の全体を示す斜視図。 第３の実施例の構造の要部を示す斜視図。 第３の実施例の第１の変形例を示す斜視図。 第３の実施例の第２の変形例を示す斜視図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第４の実施例の構造の全体を示す斜視図。
　以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
　１．　基本思想　
　本発明の基本思想は、半導体基板の表面に対して垂直な第１の方向に互いに絶縁されて積み重ねられ、半導体基板の表面に平行な第２の方向に延びる第１乃至第ｎの半導体層（ｎは２以上の自然数）と、第１及び第２の方向に交差する第３の方向における第１乃至第ｎの半導体層の側面に沿って第１の方向に延びる電極と、第１乃至第ｎの半導体層と電極との間に配置される第１乃至第ｎの電荷蓄積層とを備える三次元積層型半導体メモリにおいて、第１乃至第ｎの電荷蓄積層を互いに独立させ、書き込み／消去特性とサイクリング耐性の改善を図る、ということにある。
　ここで、第１乃至第ｎの電荷蓄積層が互いに独立であるとは、第１乃至第ｎの電荷蓄積層が物理的に切り離されていること、具体的には、第１乃至第ｎの電荷蓄積層間にそれらを構成する要素とは異なる要素が存在することを意味する。
　コンベンショナルな三次元積層型半導体メモリにおいては、第１乃至第ｎの電荷蓄積層は、互いに物理的に結合されているのが一般的である。しかしながら、このことは、あるメモリセルの電荷蓄積層へ注入した電子がそれに隣接する他のメモリセルの電荷蓄積層へ拡散して、データが失われる、という問題を発生させる。
　そこで、本発明では、三次元積層型半導体メモリにおいて、第１乃至第ｎの電荷蓄積層を互いに独立させ、書き込み／消去特性とサイクリング耐性の改善を図る。
　ところで、本発明における電荷蓄積層の独立性は、コンベンショナルな二次元NANDフラッシュメモリにおいて採用されている電荷蓄積層の独立性の単なる転用では実現することはできない。なぜなら、二次元構造のメモリセルをそのまま三次元構造のメモリセルとすることは不可能だからである。
　従って、本発明における電荷蓄積層の独立性は、メモリセル特性や、製造工程数の複雑化防止の観点から、第１乃至第ｎの半導体層間の要素及び第１乃至第ｎの電荷蓄積層を構成する材料の酸化物のうちの一つにより、第１乃至第ｎの電荷蓄積層を互いに物理的に切り離す、ということにより実現する。
　尚、本発明の三次元積層型半導体メモリを実現するための具体的な製造方法については、以下の実施例で詳述することにする。
　本発明は、電荷蓄積層がメモリセルごとに独立した構造を提案するものであるため、例えば、シリコンリッチSiNを電荷蓄積層とするSONOS型メモリセルの他、電気的にフローティング状態のフローティングゲートとしての導電体を電荷蓄積層とするフローティングゲート型メモリセルにも適用可能である。
　２．　実施例　
　(1) 　第１の実施例　
　　A.　構造　
　図１は、第１の実施例としての不揮発性半導体記憶装置を示している。図２は、図１の構造から第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄを取り除いた構造を示している。
　半導体基板１は、例えば、シリコン基板である。半導体基板１上には、半導体基板１の表面に平行なｙ方向に延びるフィン型積層構造が配置される。
　このフィン型積層構造は、半導体基板１の表面に対して垂直なｚ方向に積み重ねられる、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ、第４の絶縁層４ｃ、第４の半導体層３ｄ及び第５の絶縁層５から構成される。
　第１乃至第５の絶縁層２，４ａ～４ｃ，５は、絶縁体であれば何でもよいが、例えば、酸化シリコンを用いることができる。第１乃至第４の半導体層３ａ～３ｄは、例えば、シリコンから構成される。
　第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）のｘ方向側には、ｘ方向に、第１のゲート絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄの順で積み重ねられる積層構造６（１）が配置される。
　第１のゲート絶縁層６（１）ａは、トンネル電流が流れるトンネル絶縁層であり、例えば、酸化シリコンから構成される。電荷蓄積層６（１）ｂは、電荷を蓄積する層であり、その電荷量は、トンネル電流により制御される。
　電荷蓄積層６（１）ｂは、絶縁体又は導電体から構成される。電荷蓄積層６（１）ａが絶縁体（例えば、窒化シリコン）のとき、メモリセルは、SONOS型になり、電荷蓄積層６（１）ａが導電体（例えば、導電性ポリシリコン）のとき、メモリセルは、フローティングゲート型になる。
　電荷蓄積層６（１）ｂは、メモリセルごとに独立している。特に、ｚ方向に並んで配置される４つの電荷蓄積層６（１）ｂ，…は、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）間の要素、本例では、第２乃至第４の絶縁層４（４ａ，４ｂ，４ｃ）により、互いに物理的に切り離されている。
　第２のゲート絶縁層６（１）ｃは、電荷蓄積層６（１）ｂとコントロールゲート電極６（１）ｄとの間のリーク電流を防止する。また、第２のゲート絶縁層６（１）ｃは、メモリセルのカップリング比を大きくし、書き込み／消去特性を向上させるために、例えば、積層構造や、高誘電率材料などから構成される。
　メモリセルがSONOS型のとき、第２のゲート絶縁層６（１）ｃは、一般的にブロック絶縁層と呼ばれ、メモリセルがフローティングゲート型のとき、第２のゲート絶縁層６（１）ｃは、一般的に電極間絶縁層と呼ばれる。
　コントロールゲート電極６（１）ｄは、ワード線として機能し、第５の絶縁層５のｚ方向側においてｘ方向に延び、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）のｘ方向側においてｚ方向に延びる。
　即ち、コントロールゲート電極６（１）ｄは、４つの電荷蓄積層６（１）ｂ，…を覆うと共に、フィン型積層構造をｘ方向に跨がる。
　積層構造６（２），６（３）は、積層構造６（１）と同じ構造を有する。
　以上のようなデバイス構造により、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）には、それぞれ、ｙ方向に直列接続される複数のメモリセルの列、即ち、NAND列が形成される。ここでは、第１の半導体層３ａに形成されるNAND列をNAND1とし、第２の半導体層３ｂに形成されるNAND列をNAND2とし、第３の半導体層３ｃに形成されるNAND列をNAND3とし、第４の半導体層３ｄに形成されるNAND列をNAND4とする。
　これらNAND列を構成する複数のメモリセルは、電荷蓄積層６（１）ｂがメモリセルごとに独立している。即ち、複数の電荷蓄積層６（１）ｂ，…は、第２乃至第４の絶縁層４（４ａ，４ｂ，４ｃ）により、互いに物理的に切り離されている。従って、三次元積層型半導体メモリの信頼性の向上を実現できる。
　　B.　材料例　
　図１及び図２のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
　例えば、第１のゲート絶縁層６（１）ａは、SiO2とし、電荷蓄積層６（１）ｂは、Si3N4とし、第２のゲート絶縁層６（１）ｃは、Al2O3とし、コントロールゲート電極６（１）ｄは、NiSiとすることができる。
　第１のゲート絶縁層６（１）ａは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などとしてもよい。また、第１のゲート絶縁層６（１）ａは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
　電荷蓄積層６（１）ｂは、シリコンと窒素の組成比ｘ、ｙが任意であるSiｘNｙ、酸窒化シリコン(SiON)、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、及び、ランタン・アルミネート（LaAlO3）のうちの少なくとも１つから構成してもよい。
　電荷蓄積層６（１）ｂは、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
　第２のゲート絶縁層６（１）ｃは、酸化シリコン（SiO2）、酸窒化シリコン（SiON）、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、ランタン・アルミネート（LaAlO3）、及び、ランタンアルミシリケート(LaAlSiO)のうちの少なくとも１つから構成してもよい。
　コントロールゲート電極６（１）ｄは、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho及びこれらのシリサイドから構成できる。
　　C.　第１の変形例　
　図３は、第１の実施例の第１の変形例を示している。
　第１の変形例の特徴は、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）のうち最上層、即ち、第４の半導体層３ｄを、非メモリセルとしてのダミーセルが形成されるダミー層DUMMYとしたことにある。
　最上層としての第４の半導体層３ｄは、後述する第１及び第２の製造方法の一工程において、エッチングマスクとして用いられるため、ダメージを受け易い。このため、第４の半導体層３ｄに形成されるNAND列は、メモリセルとして使用せず、非メモリセルとしてのダミーセルとする。
　この場合、第４の半導体層３ｄのマスクとしての機能を向上させるため、ｚ方向における第４の半導体層３ｄの幅は、ｚ方向における第１乃至第３の半導体層３ａ，３ｂ，３ｃの幅よりも広くするのが好ましい。
　　D.　第２の変形例　
　図４は、第１の実施例の第２の変形例を示している。
　第２の変形例の特徴は、ｚ方向に並んで配置される４つの電荷蓄積層６（１）ｂ，…を、キャビティ（例えば、エアギャップ）により、互いに物理的に切り離したことにある。即ち、第２の変形例では、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）間の要素は、キャビティとなっている。
　メモリセルが微細化されると、複数の電荷蓄積層６（１）ｂ間に発生する寄生容量が増え、相互干渉による誤動作の原因になる。これを防ぐには、複数の電荷蓄積層６（１）ｂの間を、低誘電率のキャビティとするのが好ましい。
　本例では、第１の実施例（図１及び図２）における第１乃至第５の絶縁層２，４ａ～４ｃ，５の全てをキャビティに変更したが、そのうちの一部のみをキャビティに変更してもよい。また、キャビティは、完全なキャビティであるのが好ましいが、部分的に絶縁体が残っていても構わない。
　また、キャビティは、ポーラス絶縁体(porous insulator)に変えることもできる。
　　E.　NANDセルユニット構造の第１の例　
　図５は、NANDセルユニット構造の第１の例を示している。図６は、図５のVI-VI線に沿う断面図、図７は、図５のVII-VII線に沿う断面図である。
　本例は、第１の実施例（図１及び図２）の応用例としてのNANDセルユニット構造を示すものである。従って、第１の実施例と同じ要素には同じ符号を付してある。本例が第１の実施例と異なる点は、NAND列 NAND1,NAND2,NAND3の数が３つであることにある。
　フィン型積層構造９は、半導体基板１上にｚ方向に積み重ねられる、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ及び第５の絶縁層５から構成される。
　フィン型積層構造９のｙ方向の一端は、階段構造を有する。フィン型積層構造９のｙ方向の一端では、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）のｚ方向の側面がそれぞれ露出する。コンタクトプラグ７ａ，７ｂ，７ｃは、それぞれ、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）のｚ方向の側面にコンタクトする。
　コンタクトプラグ７ａ，７ｂ，７ｃは、それぞれ、ビット線ＢＬａ，ＢＬｂ，ＢＬｃとNAND列 NAND1, NAND2, NAND3とを接続する。
　フィン型積層構造９のｙ方向の他端では、コンタクトプラグ８は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を貫通し、これらにコンタクトする。コンタクトプラグ８は、ソース線ＳＬとNAND列 NAND1, NAND2, NAND3とを接続する。
　積層構造６（１），…６（ｎ－１），６（ｎ）は、それぞれ、メモリセルを構成する。
　積層構造６（１）は、第１のゲート絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄから構成される。その他の積層構造６（２），…６（ｎ－１），６（ｎ）も、積層構造６（１）と同じ構造を有する。
　また、積層構造１０，１１も、積層構造６（１）と同じ構造を有する。
　積層構造１０，１１は、それぞれ、選択トランジスタを構成する。積層構造１０は、ドレイン側選択トランジスタを構成し、積層構造１１は、ソース側選択トランジスタを構成する。
　このように、第１の実施例のNAND列を用いてNANDセルユニットを構成することができるため、高信頼性の三次元NANDフラッシュメモリを実現できる。
　　F.　NANDセルユニット構造の第２の例　
　図８は、NANDセルユニット構造の第２の例を示している。図９は、図８のIX-IX線に沿う断面図、図１０は、図８のX-X線に沿う断面図である。
　本例は、第１の変形例（図３）の応用例としてのNANDセルユニット構造を示すものである。従って、第１の変形例と同じ要素には同じ符号を付してある。本例が第１の変形例と異なる点は、NAND列 NAND1,NAND2,NAND3の数が３つであることにある。
　フィン型積層構造９は、半導体基板１上にｚ方向に積み重ねられる、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ及び第５の絶縁層５から構成される。
　フィン型積層構造９のｙ方向の一端は、階段構造を有する。フィン型積層構造９のｙ方向の一端では、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）のｚ方向の側面がそれぞれ露出する。コンタクトプラグ７ａ，７ｂは、それぞれ、第１及び第２の半導体層３ａ，３ｂのｚ方向の側面にコンタクトする。
　コンタクトプラグ７ａ，７ｂは、それぞれ、ビット線ＢＬａ，ＢＬｂとNAND列 NAND1, NAND2とを接続する。
　第３の半導体層３ｃは、ダミー層DUMMYであるため、これにコンタクトプラグは接続されない。
　フィン型積層構造９のｙ方向の他端では、コンタクトプラグ８は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を貫通し、これらにコンタクトする。コンタクトプラグ８は、ソース線ＳＬとNAND列 NAND1, NAND2, NAND3とを接続する。
　積層構造６（１），…６（ｎ－１），６（ｎ）は、それぞれ、メモリセルを構成する。但し、ダミー層DUMMYとしての第３の半導体層３ｃに形成されるダミーセルを除く。
　積層構造６（１）は、第１のゲート絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄから構成される。その他の積層構造６（２），…６（ｎ－１），６（ｎ）も、積層構造６（１）と同じ構造を有する。
　また、積層構造１０，１１も、積層構造６（１）と同じ構造を有する。
　積層構造１０，１１は、それぞれ、選択トランジスタを構成する。但し、ダミー層DUMMYとしての第３の半導体層３ｃに形成されるダミートランジスタを除く。積層構造１０は、ドレイン側選択トランジスタを構成し、積層構造１１は、ソース側選択トランジスタを構成する。
　このように、第１の変形例のNAND列を用いてNANDセルユニットを構成することができるため、高信頼性の三次元NANDフラッシュメモリを実現できる。
　　G.　NANDセルユニット構造の第３の例　
　図１１は、NANDセルユニット構造の第３の例を示している。図１２は、図１１のXII-XII線に沿う断面図、図１３は、図１１のXIII-XIII線に沿う断面図である。
　本例は、NANDセルユニット構造の第１の例の変形例である。従って、図５～図７と同じ要素には同じ符号を付してある。
　本例がNANDセルユニット構造の第１の例と異なる点は、ドレイン側選択トランジスタを直列接続される３つのトランジスタから構成したことにある。具体的には、積層構造１０は、３つの積層構造１０ａ，１０ｂ，１０ｃから構成する。積層構造１０ａ，１０ｂ，１０ｃは、図５～図７の積層構造１０と同じ構造とする。
　第１の半導体層３ａ内の積層構造１０ａに覆われた部分には、ドレイン側選択トランジスタが常にオン（ノーマリオン）となるように不純物領域１３ａが設けられる。
　同様に、第２の半導体層３ｂ内の積層構造１０ｂに覆われた部分には、ドレイン側選択トランジスタがノーマリオンとなるように不純物領域１３ｂが設けられる。また、第３の半導体層３ｃ内の積層構造１０ｃに覆われた部分には、ドレイン側選択トランジスタがノーマリオンとなるように不純物領域１３ｃが設けられる。
　このような構成にすると、フィン型積層構造９のｙ方向の一端においても、コンタクトプラグ７を共有化することができる。即ち、コンタクトプラグ７は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を貫通し、これらにコンタクトする。
　コンタクトプラグ７は、ビット線ＢＬとNAND列 NAND1, NAND2, NAND3とを接続する。
　NANDセルユニット構造の第３の例の詳細については、例えば、国際特許出願（PCT/JP2009/060803）に記載されている。
　　H.　NANDセルユニット構造のその他の例　
　第１の実施例（図１及び図２）において、図１１乃至図１３に示すような積層構造１０ａ，１０ｂ，１０ｃを採用することもできる。
　第１の変形例（図３）において、図１１乃至図１３に示すような積層構造１０ａ，１０ｂ，１０ｃを採用することもできる。
　第２の変形例（図４）において、図５乃至図７に示すようなセルユニット構造、図８乃至図１０に示すようなセルユニット構造、さらには、図１１乃至図１３に示すような積層構造１０ａ，１０ｂ，１０ｃを採用することもできる。
　これらを組み合わせて使用することも可能である。
　　I.　第１の製造方法　
　第１の実施例（図１及び図２）及び第１の変形例（図３）に係わる構造を製造する方法について、図１４Ａ乃至図１４Ｌを参照しつつ以下に説明する。これらの図において、（ａ）は、平面図、（ｂ）は、ｘ方向から見たときの側面図、（ｃ）は、ｙ方向から見たときの側面図である。
　まず、図１４Ａに示すように、半導体基板１の表面に対して垂直なｚ方向に、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ、第４の絶縁層４ｃ、第４の半導体層３ｄ、及び、第５の絶縁層５を、順次形成する。
　ここで、半導体基板１は、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型シリコン基板とし、第１乃至第５の絶縁層２，４ａ～４ｃ，５は、酸化シリコンとし、第１乃至第４の半導体層３ａ～３ｄは、シリコンとする。
　この後、ＰＥＰ(photo engraving process)及び異方性ドライエッチングにより、第１乃至第５の絶縁層２，４ａ～４ｃ，５及び第１乃至第４の半導体層３ａ～３ｄを加工し、半導体基板１の表面に平行なｙ方向に延びるフィン型積層構造を形成する。
　次に、図１４Ｂに示すように、等方性ドライエッチングにより、ｘ方向における第１乃至第４の半導体層３ａ～３ｄの側面をｘ方向に選択的にエッチングする。その結果、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面は後退し、ｙ方向に延びる第１乃至第４の凹部２１ａ～２１ｄが形成される。
　次に、図１４Ｃに示すように、熱酸化により、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面を酸化し、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面側にそれぞれ第１のゲート絶縁層（例えば、酸化シリコン）６ａを形成する。
　次に、図１４Ｄに示すように、フィン型積層構造を覆う電荷蓄積層６ｂを形成する。電荷蓄積層６ｂとしては、例えば、窒化シリコン、導電性ポリシリコンなどの材料を用いることができる。
　次に、図１４Ｅに示すように、異方性ドライエッチングにより、電荷蓄積層６ｂを選択的にエッチングする。その結果、電荷蓄積層６ｂは、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面側において、第１乃至第４の凹部２１ａ～２１ｄ内のみに残存する。
　即ち、最上部の電荷蓄積層６ｂが除去されると、第５の絶縁層５が露出するため、さらに続けて、第５の絶縁層５をマスクに電荷蓄積層６ｂをエッチングすると、第１乃至第４の凹部２１ａ～２１ｄ内にそれぞれ第１乃至第４の電荷蓄積層６ｂが形成される。
　ここで、第５の絶縁層５は、電荷蓄積層６ｂをエッチングするときのマスクとして機能するため、第５の絶縁層５のｚ方向の幅は、第１乃至第４の絶縁層２，４ａ～４ｃのｚ方向の幅より大きくしてもよい。
　また、第５の絶縁層５は、マスクとしての機能を重視し、第１乃至第４の絶縁層２，４ａ～４ｃとは異なる方法又は異なる材料（例えば、異なる複数の絶縁層による積層構造など）により構成してもよい。
　この時点で、第１乃至第４の電荷蓄積層６ｂは、ｚ方向に切り離される。
　次に、図１４Ｆに示すように、フィン型積層構造（第１乃至第４の電荷蓄積層６ｂを含む）を覆う第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを形成する。第２のゲート絶縁層６ｃとしては、例えば、酸化アルミニウムなどの材料、コントロールゲート電極６ｄとしては、例えば、ニッケルシリサイドなどの材料を用いることができる。
　次に、図１４Ｇに示すように、ＰＥＰ及び異方性ドライエッチングにより、第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを加工し、複数のコントロールゲート電極（ワード線）６ｄ，…を形成する。複数のコントロールゲート電極（ワード線）６ｄ，…は、それぞれ、第５の絶縁層５のｚ方向側においてｘ方向に延び、第１乃至第４の電荷蓄積層６ｂのｘ方向側においてｚ方向に延びる。
　次に、図１４Ｈに示すように、異方性ドライエッチングにより、第５の絶縁層５を選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…は、異方性ドライエッチングのマスクとして機能する。従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分において、第５の絶縁層５が選択的に除去され、第４の半導体層３ｄ及び第４の電荷蓄積層６ｂのｚ方向の側面がそれぞれ露出する。
　続けて、図１４Ｉに示すように、異方性ドライエッチングにより、第４の電荷蓄積層６ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分の第４の電荷蓄積層６ｂが選択的に除去されるため、第４の半導体層３ｄのｘ方向側には、ｙ方向に切り離された複数の第４の電荷蓄積層６ｂ，…が形成される。
　さらに続けて、図１４Ｊに示すように、異方性ドライエッチングにより、第４の絶縁層４ｃを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄにより覆われていない部分において、第４の絶縁層４ｃが選択的に除去され、第３の電荷蓄積層６ｂのｚ方向の側面がそれぞれ露出する。
　続けて、図１４Ｋに示すように、異方性ドライエッチングにより、第３の電荷蓄積層６ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分の第３の電荷蓄積層６ｂが選択的に除去されるため、第３の半導体層３ｃのｘ方向側には、ｙ方向に切り離された複数の第３の電荷蓄積層６ｂ，…が形成される。
　同様にして、第２の半導体層３ｂのｘ方向側に、ｙ方向に切り離された複数の第２の電荷蓄積層６ｂ，…を形成し、第１の半導体層３ａのｘ方向側に、ｙ方向に切り離された複数の第１の電荷蓄積層６ｂ，…を形成する。
　以上の工程により、図１４Ｌに示すように、メモリセルごとに物理的に切り離された複数の電荷蓄積層６ｂ，…が形成される。これにより、第１乃至第４の電荷蓄積層６ｂ，…において、ある電荷蓄積層内の電荷が他の電荷蓄積層に移動する、という事態が発生することはなく、良好なデータ保持特性を得ることができる。
　尚、本例の製造方法では、図１４Ｉ乃至図１４Ｋから明らかなように、電荷蓄積層の独立性を実現するためのエッチング時に、最上層としての第４の半導体層３ｄがエッチングマスクとして機能する。
　このため、第４の半導体層３ｄは、ダミー層とし、第４の半導体層３ｄのｚ方向の幅は、第１乃至第３の半導体層３ａ～３ｃのｚ方向の幅よりも大きくするのが好ましい。
　　J.　第２の製造方法　
　第２の変形例（図４）に係わる構造を製造する方法について、図１５Ａ乃至図１５Ｎを参照しつつ以下に説明する。これらの図において、（ａ）は、平面図、（ｂ）は、ｘ方向から見たときの側面図、（ｃ）は、ｙ方向から見たときの側面図である。
　まず、図１５Ａに示すように、半導体基板１の表面に対して垂直なｚ方向に、第１のテンポラリ層１２ａ、第１の半導体層３ａ、第２のテンポラリ層１２ｂ、第２の半導体層３ｂ、第３のテンポラリ層１２ｃ、第３の半導体層３ｃ、第４のテンポラリ層１２ｄ、第４の半導体層３ｄ、及び、第５のテンポラリ層１２ｅを、順次形成する。
　ここで、半導体基板１は、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型シリコン基板とし、第１乃至第５のテンポラリ層１２ａ～１２ｅは、シリコンゲルマニウムとし、第１乃至第４の半導体層３ａ～３ｄは、シリコンとする。
　シリコンとシリコンゲルマニウムの積層構造とするとき、エピタキシャル成長により両者を交互に積層し、単結晶シリコンを得ることができる。このため、第１乃至第４の半導体層（シリコンチャネル）３ａ～３ｄ間の特性のバラツキが軽減され、かつ、シリコンチャネルのチャネル移動度を向上させることができる。
　この後、ＰＥＰ及び異方性ドライエッチングにより、第１乃至第５のテンポラリ層１２ａ～１２ｅ及び第１乃至第４の半導体層３ａ～３ｄを加工し、半導体基板１の表面に平行なｙ方向に延びるフィン型積層構造を形成する。
　次に、図１５Ｂに示すように、等方性ドライエッチングにより、ｘ方向における第１乃至第４の半導体層３ａ～３ｄの側面をｘ方向に選択的にエッチングする。その結果、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面は後退し、ｙ方向に延びる第１乃至第４の凹部２１ａ～２１ｄが形成される。
　次に、図１５Ｃに示すように、熱酸化により、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面を酸化し、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面側にそれぞれ第１のゲート絶縁層（例えば、酸化シリコン）６ａを形成する。
　次に、図１５Ｄに示すように、フィン型積層構造を覆う電荷蓄積層６ｂを形成する。電荷蓄積層６ｂとしては、例えば、窒化シリコン、導電性ポリシリコンなどの材料を用いることができる。
　次に、図１５Ｅに示すように、異方性ドライエッチングにより、電荷蓄積層６ｂを選択的にエッチングする。その結果、電荷蓄積層６ｂは、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面側において、第１乃至第４の凹部２１ａ～２１ｄ内のみに残存する。
　即ち、最上部の電荷蓄積層６ｂが除去されると、第５のテンポラリ層１２ｅが露出するため、さらに続けて、第５のテンポラリ層１２ｅをマスクに電荷蓄積層６ｂをエッチングすると、第１乃至第４の凹部２１ａ～２１ｄ内にそれぞれ第１乃至第４の電荷蓄積層６ｂが形成される。
　ここで、第５のテンポラリ層１２ｅは、電荷蓄積層６ｂをエッチングするときのマスクとして機能するため、第５のテンポラリ層１２ｅのｚ方向の幅は、第１乃至第４のテンポラリ層１２ａ～１２ｄのｚ方向の幅より大きくしてもよい。
　また、第５のテンポラリ層１２ｅは、マスクとしての機能を重視し、第１乃至第４のテンポラリ層１２ａ～１２ｄとは異なる方法又は異なる材料により構成してもよい。
　この時点で、第１乃至第４の電荷蓄積層６ｂは、ｚ方向に切り離される。
　次に、図１５Ｆに示すように、フィン型積層構造（第１乃至第４の電荷蓄積層６ｂを含む）を覆う第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを形成する。第２のゲート絶縁層６ｃとしては、例えば、酸化アルミニウムなどの材料、コントロールゲート電極６ｄとしては、例えば、ニッケルシリサイドなどの材料を用いることができる。
　次に、図１５Ｇに示すように、ＰＥＰ及び異方性ドライエッチングにより、第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを加工し、複数のコントロールゲート電極（ワード線）６ｄ，…を形成する。複数のコントロールゲート電極（ワード線）６ｄ，…は、それぞれ、第５のテンポラリ層１２ｅのｚ方向側においてｘ方向に延び、第１乃至第４の電荷蓄積層６ｂのｘ方向側においてｚ方向に延びる。
　次に、図１５Ｈに示すように、異方性ドライエッチングにより、第５のテンポラリ層１２ｅを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…は、異方性ドライエッチングのマスクとして機能する。従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分において、第５のテンポラリ層１２ｅが選択的に除去され、第４の半導体層３ｄ及び第４の電荷蓄積層６ｂのｚ方向の側面がそれぞれ露出する。
　続けて、図１５Ｉに示すように、異方性ドライエッチングにより、第４の電荷蓄積層６ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分の第４の電荷蓄積層６ｂが選択的に除去されるため、第４の半導体層３ｄのｘ方向側には、ｙ方向に切り離された複数の第４の電荷蓄積層６ｂ，…が形成される。
　さらに続けて、図１５Ｊに示すように、異方性ドライエッチングにより、第４のテンポラリ層１２ｄを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄにより覆われていない部分において、第４のテンポラリ層１２ｄが選択的に除去され、第３の電荷蓄積層６ｂのｚ方向の側面がそれぞれ露出する。
　続けて、図１５Ｋに示すように、異方性ドライエッチングにより、第３の電荷蓄積層６ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分の第３の電荷蓄積層６ｂが選択的に除去されるため、第３の半導体層３ｃのｘ方向側には、ｙ方向に切り離された複数の第３の電荷蓄積層６ｂ，…が形成される。
　同様にして、第２の半導体層３ｂのｘ方向側に、ｙ方向に切り離された複数の第２の電荷蓄積層６ｂ，…を形成し、第１の半導体層３ａのｘ方向側に、ｙ方向に切り離された複数の第１の電荷蓄積層６ｂ，…を形成する。
　以上の工程により、図１５Ｌに示すように、メモリセルごとに物理的に切り離された複数の電荷蓄積層６ｂ，…が形成される。これにより、第１乃至第４の電荷蓄積層６ｂ，…において、ある電荷蓄積層内の電荷が他の電荷蓄積層に移動する、という事態が発生することはなく、良好なデータ保持特性を得ることができる。
　この後、図１５Ｍに示すように、等方性ドライエッチングにより、第１乃至第５のテンポラリ層１２ａ～１２ｅを選択的に除去し、第１乃至第４の半導体層３ａ～３ｄの上下側（ｚ方向側）にそれぞれキャビティ２２，…を形成する。
　図１５Ｌにおいて、第１乃至第５のテンポラリ層１２ａ～１２ｅは、複数のコントロールゲート電極６ｄ，…の間のスペース、さらには、第１乃至第４の半導体層３ａ～３ｄ（第１乃至第４の電荷蓄積層６ｂ，…）の間のスペースに剥き出しになっているため、等方性ドライエッチングにより容易に除去できる。
　キャビティ２２，…は、そのままでもよいが、図１５Ｎに示すように、キャビティ２２，…に絶縁層（例えば、酸化シリコン）１３を満たしてもよい。この時、絶縁層１３は、ポーラス絶縁層となっても構わない。
　尚、本例の製造方法においても、図１５Ｉ乃至図１５Ｋから明らかなように、電荷蓄積層の独立性を実現するためのエッチング時に、最上層としての第４の半導体層３ｄがエッチングマスクとして機能する。
　このため、第４の半導体層３ｄは、ダミー層とし、第４の半導体層３ｄのｚ方向の幅は、第１乃至第３の半導体層３ａ～３ｃのｚ方向の幅よりも大きくするのが好ましい。
　　K.　まとめ　
　以上、第１の実施例によれば、電荷蓄積層がメモリセルごとに独立した構造を、工程数の大幅な増加なしに形成することにより、三次元積層型半導体メモリの高信頼性を実現できる。
　(2) 　第２の実施例　
　　A.　構造　
　図１６は、第２の実施例としての不揮発性半導体記憶装置を示している。図１７は、図１６の構造から第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄを取り除いた構造を示している。
　半導体基板１は、例えば、シリコン基板である。半導体基板１上には、半導体基板１の表面に平行なｙ方向に延びるフィン型積層構造が配置される。
　このフィン型積層構造は、半導体基板１の表面に対して垂直なｚ方向に積み重ねられる、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ、第４の絶縁層４ｃ、第４の半導体層３ｄ及び第５の絶縁層５から構成される。
　第１乃至第５の絶縁層２，４ａ～４ｃ，５は、絶縁体であれば何でもよいが、例えば、酸化シリコンを用いることができる。第１乃至第４の半導体層３ａ～３ｄは、例えば、シリコンから構成される。
　第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）のｘ方向側には、ｘ方向に、第１のゲート絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄの順で積み重ねられる積層構造６（１）が配置される。
　第１のゲート絶縁層６（１）ａは、トンネル電流が流れるトンネル絶縁層であり、例えば、酸化シリコンから構成される。電荷蓄積層６（１）ｂは、電荷を蓄積する層であり、その電荷量は、トンネル電流により制御される。
　電荷蓄積層６（１）ｂは、絶縁体又は導電体から構成される。電荷蓄積層６（１）ａが絶縁体（例えば、窒化シリコン）のとき、メモリセルは、SONOS型になり、電荷蓄積層６（１）ａが導電体（例えば、導電性ポリシリコン）のとき、メモリセルは、フローティングゲート型になる。
　電荷蓄積層６（１）ｂは、メモリセルごとに独立している。特に、ｚ方向に並んで配置される４つの電荷蓄積層６（１）ｂ，…は、それぞれ、４つの電荷蓄積層６（１）ｂ，…を構成する材料の酸化物（例えば、電荷蓄積層６（１）ｂが窒化シリコンのときは、酸窒化シリコン）１４により、互いに物理的に切り離されている。
　第２のゲート絶縁層６（１）ｃは、電荷蓄積層６（１）ｂとコントロールゲート電極６（１）ｄとの間のリーク電流を防止する。また、第２のゲート絶縁層６（１）ｃは、メモリセルのカップリング比を大きくし、書き込み／消去特性を向上させるために、例えば、積層構造や、高誘電率材料などから構成される。
　メモリセルがSONOS型のとき、第２のゲート絶縁層６（１）ｃは、一般的にブロック絶縁層と呼ばれ、メモリセルがフローティングゲート型のとき、第２のゲート絶縁層６（１）ｃは、一般的に電極間絶縁層と呼ばれる。
　コントロールゲート電極６（１）ｄは、ワード線として機能し、第５の絶縁層５のｚ方向側においてｘ方向に延び、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）のｘ方向側においてｚ方向に延びる。
　即ち、コントロールゲート電極６（１）ｄは、４つの電荷蓄積層６（１）ｂ，…を覆うと共に、フィン型積層構造をｘ方向に跨がる。
　積層構造６（２），６（３）は、積層構造６（１）と同じ構造を有する。
　以上のようなデバイス構造により、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）には、それぞれ、ｙ方向に直列接続される複数のメモリセルの列、即ち、NAND列が形成される。ここでは、第１の半導体層３ａに形成されるNAND列をNAND1とし、第２の半導体層３ｂに形成されるNAND列をNAND2とし、第３の半導体層３ｃに形成されるNAND列をNAND3とし、第４の半導体層３ｄに形成されるNAND列をNAND4とする。
　これらNAND列を構成する複数のメモリセルは、電荷蓄積層６（１）ｂがメモリセルごとに独立している。即ち、複数の電荷蓄積層６（１）ｂ，…は、それぞれ、４つの電荷蓄積層６（１）ｂ，…を構成する材料の酸化物１４により、互いに物理的に切り離されている。従って、三次元積層型半導体メモリの信頼性の向上を実現できる。
　　B.　材料例　
　図１６及び図１７のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
　第１のゲート絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄの材料例については、第１の実施例と同じであるので、ここでは、その説明については、省略する。
　　C.　変形例　
　図１８は、第２の実施例の変形例を示している。
　この変形例の特徴は、ｚ方向に並んで配置される４つの電荷蓄積層６（１）ｂ，…を、キャビティ（例えば、エアギャップ）により、互いに物理的に切り離したことにある。即ち、この変形例では、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）間の要素は、キャビティとなっている。
　メモリセルが微細化されると、複数の電荷蓄積層６（１）ｂ間に発生する寄生容量が増え、相互干渉による誤動作の原因になる。これを防ぐには、複数の電荷蓄積層６（１）ｂの間を、低誘電率のキャビティとするのが好ましい。
　本例では、第２の実施例（図１６及び図１７）における第１乃至第５の絶縁層２，４ａ～４ｃ，５の全てをキャビティに変更したが、そのうちの一部のみをキャビティに変更してもよい。また、キャビティは、完全なキャビティであるのが好ましいが、部分的に絶縁体が残っていても構わない。
　また、キャビティは、ポーラス絶縁体に変えることもできる。
　　D.　NANDセルユニット構造の例　
　第２の実施例（図１６及び図１７）が適用されたNANDセルユニット構造は、図５乃至図７のNANDセルユニット構造、又は、図１１乃至図１３のNANDセルユニット構造とすることができる。但し、これらNANDセルユニット構造において、NANDセルユニット部は、図１６及び図１７の構造に変更することが必要である。
　また、第２の実施例の変形例（図１８）において、図５乃至図７に示すようなセルユニット構造、又は、図１１乃至図１３に示すようなセルユニット構造を採用することもできる。但し、これらNANDセルユニット構造において、NANDセルユニット部は、図１８の構造に変更することが必要である。
　　E.　製造方法　
　第２の実施例（図１６及び図１７）及びその変形例（図１８）に係わる構造を製造する方法について、図１９Ａ乃至図１９Ｅを参照しつつ以下に説明する。これらの図において、（ａ）は、平面図、（ｂ）は、ｘ方向から見たときの側面図、（ｃ）は、ｙ方向から見たときの側面図である。
　まず、図１９Ａに示すように、半導体基板１の表面に対して垂直なｚ方向に、第１のテンポラリ層１２ａ、第１の半導体層３ａ、第２のテンポラリ層１２ｂ、第２の半導体層３ｂ、第３のテンポラリ層１２ｃ、第３の半導体層３ｃ、第４のテンポラリ層１２ｄ、第４の半導体層３ｄ、及び、第５のテンポラリ層１２ｅを、順次形成する。
　ここで、半導体基板１は、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型シリコン基板とし、第１乃至第５のテンポラリ層１２ａ～１２ｅは、シリコンゲルマニウムとし、第１乃至第４の半導体層３ａ～３ｄは、シリコンとする。
　シリコンとシリコンゲルマニウムの積層構造とするとき、エピタキシャル成長により両者を交互に積層し、単結晶シリコンを得ることができる。このため、第１乃至第４の半導体層（シリコンチャネル）３ａ～３ｄ間の特性のバラツキが軽減され、かつ、シリコンチャネルのチャネル移動度を向上させることができる。
　この後、ＰＥＰ及び異方性ドライエッチングにより、第１乃至第５のテンポラリ層１２ａ～１２ｅ及び第１乃至第４の半導体層３ａ～３ｄを加工し、半導体基板１の表面に平行なｙ方向に延びるフィン型積層構造を形成する。
　次に、図１９Ｂに示すように、熱酸化により、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面、第１乃至第４のテンポラリ層１２ａ～１２ｄのｘ方向の側面及び第５のテンポラリ層１２ｅのｘ方向及びｚ方向の側面をそれぞれ酸化し、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面側に第１のゲート絶縁層（例えば、酸化シリコン）６ａを形成する。
　続けて、フィン型積層構造（第１のゲート絶縁層６ａ）を覆う結合電荷蓄積層(combined charge storage layer)６ｂ、第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを順次形成する。
　結合電荷蓄積層６ｂとしては、例えば、窒化シリコン、導電性ポリシリコンなどの材料を用いることができる。また、第２のゲート絶縁層６ｃとしては、例えば、酸化アルミニウムなどの材料、コントロールゲート電極６ｄとしては、例えば、ニッケルシリサイドなどの材料を用いることができる。
　この後、ＰＥＰ及び異方性ドライエッチングにより、第１のゲート絶縁層６ａ、結合電荷蓄積層６ｂ、第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを加工し、複数のコントロールゲート電極（ワード線）６ｄ，…を形成する。複数のコントロールゲート電極（ワード線）６ｄ，…は、それぞれ、第５のテンポラリ層１２ｅのｚ方向側においてｘ方向に延び、第１乃至第４の電荷蓄積層６ｂのｘ方向側においてｚ方向に延びる。
　この段階において、第１のゲート絶縁層６ａ、結合電荷蓄積層６ｂ及び第２のゲート絶縁層６ｃは、コントロールゲート電極６ｄと同じ形状を有し、かつ、コントロールゲート電極６ｄに覆われる。
　次に、図１９Ｃに示すように、等方性ドライエッチングにより、第１乃至第５のテンポラリ層１２ａ～１２ｅを選択的に除去し、第１乃至第４の半導体層３ａ～３ｄの上下側（ｚ方向側）にそれぞれキャビティ２２，…を形成する。
　図１９Ｂにおいて、第１乃至第５のテンポラリ層１２ａ～１２ｅは、複数のコントロールゲート電極６ｄ，…の間のスペース、さらには、第１乃至第４の半導体層３ａ～３ｄ（第１乃至第４の電荷蓄積層６ｂ，…）の間のスペースに剥き出しになっているため、等方性ドライエッチングにより容易に除去できる。
　次に、図１９Ｄに示すように、第１乃至第５のテンポラリ層１２ａ～１２ｅが除去された領域から結合電荷蓄積層６ｂを選択的に酸化する。
　例えば、酸素を含む雰囲気中でアニールを実行することにより、第１乃至第５のテンポラリ層１２ａ～１２ｅが除去された領域から結合電荷蓄積層６ｂの酸化が進行する。
　この時、第１乃至第４の半導体層３ａ～３ｄとコントロールゲート電極６ｄとの間において、結合電荷蓄積層６ｂは、酸化されることがない。従って、結合電荷蓄積層６ｂは、結合電荷蓄積層６ｂの酸化物１４により互いに物理的に切り離された複数の電荷蓄積層６ｂ，…に変化する。
　ここで、複数の電荷蓄積層６ｂ，…は、ｘ方向の側面が第１乃至第４の半導体層３ａ～３ｄとコントロールゲート電極６ｄとにより覆われ、かつ、ｙ方向及びｚ方向の側面が結合電荷蓄積層６ｂの酸化物１４により覆われる。
　このため、この後の工程、例えば、層間絶縁層を形成する工程などにおいて、カーボンなどの不純物が複数の電荷蓄積層６ｂ，…に拡散するのを有効に防止できる。
　ところで、キャビティ２２，…は、そのままでもよいが、図１９Ｅに示すように、キャビティ２２，…に絶縁層（例えば、酸化シリコン）１５を満たしてもよい。この時、絶縁層１５は、ポーラス絶縁層となっても構わない。
　　F.　まとめ　
　以上、第２の実施例によれば、電荷蓄積層がメモリセルごとに独立した構造を、工程数の大幅な増加なしに形成することにより、三次元積層型半導体メモリの高信頼性を実現できる。
　(3) 　第３の実施例　
　　A.　構造　
　図２０は、第３の実施例としての不揮発性半導体記憶装置を示している。図２１は、図２０の構造から第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄを取り除いた構造を示している。
　半導体基板１は、例えば、シリコン基板である。半導体基板１上には、半導体基板１の表面に平行なｙ方向に延びるフィン型積層構造が配置される。
　このフィン型積層構造は、半導体基板１の表面に対して垂直なｚ方向に積み重ねられる、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ、第４の絶縁層４ｃ、第４の半導体層３ｄ及び第５の絶縁層５から構成される。
　第１乃至第５の絶縁層２，４ａ～４ｃ，５は、絶縁体であれば何でもよいが、例えば、酸化シリコンを用いることができる。第１乃至第４の半導体層３ａ～３ｄは、例えば、シリコンから構成される。
　第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）のｘ方向側には、ｘ方向に、第１のゲート絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄの順で積み重ねられる積層構造６（１）が配置される。
　第１のゲート絶縁層６（１）ａは、トンネル電流が流れるトンネル絶縁層であり、例えば、酸化シリコンから構成される。電荷蓄積層６（１）ｂは、電荷を蓄積する層であり、その電荷量は、トンネル電流により制御される。
　電荷蓄積層６（１）ｂは、絶縁体又は導電体から構成される。電荷蓄積層６（１）ａが絶縁体（例えば、窒化シリコン）のとき、メモリセルは、SONOS型になり、電荷蓄積層６（１）ａが導電体（例えば、導電性ポリシリコン）のとき、メモリセルは、フローティングゲート型になる。
　電荷蓄積層６（１）ｂは、メモリセルごとに独立している。特に、ｚ方向に並んで配置される４つの電荷蓄積層６（１）ｂ，…は、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）間の要素、本例では、第２乃至第４の絶縁層４（４ａ，４ｂ，４ｃ）により、互いに物理的に切り離されている。
　第２のゲート絶縁層６（１）ｃは、電荷蓄積層６（１）ｂとコントロールゲート電極６（１）ｄとの間のリーク電流を防止する。また、第２のゲート絶縁層６（１）ｃは、メモリセルのカップリング比を大きくし、書き込み／消去特性を向上させるために、例えば、積層構造や、高誘電率材料などから構成される。
　メモリセルがSONOS型のとき、第２のゲート絶縁層６（１）ｃは、一般的にブロック絶縁層と呼ばれ、メモリセルがフローティングゲート型のとき、第２のゲート絶縁層６（１）ｃは、一般的に電極間絶縁層と呼ばれる。
　コントロールゲート電極６（１）ｄは、ワード線として機能し、第５の絶縁層５のｚ方向側においてｘ方向に延び、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）のｘ方向側においてｚ方向に延びる。
　即ち、コントロールゲート電極６（１）ｄは、４つの電荷蓄積層６（１）ｂ，…を覆うと共に、フィン型積層構造をｘ方向に跨がる。
　ここで、４つの電荷蓄積層６（１）ｂ，…のｘ方向の側面は、それらの上下方向に配置される第１乃至第５の絶縁層２，４ａ～４ｃ，５のｘ方向の側面よりも突出している。従って、コントロールゲート電極６（１）ｄは、４つの電荷蓄積層６（１）ｂ，…のｘ方向の側面とｚ方向の側面とを覆うため、メモリセルのカップリング比の向上により、書き込み／消去特性を向上させることができる。
　積層構造６（２），６（３）は、積層構造６（１）と同じ構造を有する。
　以上のようなデバイス構造により、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）には、それぞれ、ｙ方向に直列接続される複数のメモリセルの列、即ち、NAND列が形成される。ここでは、第１の半導体層３ａに形成されるNAND列をNAND1とし、第２の半導体層３ｂに形成されるNAND列をNAND2とし、第３の半導体層３ｃに形成されるNAND列をNAND3とし、第４の半導体層３ｄに形成されるNAND列をNAND4とする。
　これらNAND列を構成する複数のメモリセルは、電荷蓄積層６（１）ｂがメモリセルごとに独立している。即ち、複数の電荷蓄積層６（１）ｂ，…は、第２乃至第４の絶縁層４（４ａ，４ｂ，４ｃ）により、互いに物理的に切り離されている。従って、三次元積層型半導体メモリの信頼性の向上を実現できる。
　　B.　材料例　
　図２０及び図２１のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
　第１のゲート絶縁層６（１）ａ、電荷蓄積層６（１）ｂ、第２のゲート絶縁層６（１）ｃ及びコントロールゲート電極６（１）ｄの材料例については、第１の実施例と同じであるので、ここでは、その説明については、省略する。
　　C.　第１の変形例　
　図２２は、第３の実施例の第１の変形例を示している。
　第１の変形例の特徴は、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）のうち最上層、即ち、第４の半導体層３ｄを、非メモリセルとしてのダミーセルが形成されるダミー層DUMMYとしたことにある。
　最上層としての第４の半導体層３ｄは、後述する製造方法の一工程において、エッチングマスクとして用いられるため、ダメージを受け易い。このため、第４の半導体層３ｄに形成されるNAND列は、メモリセルとして使用せず、非メモリセルとしてのダミーセルとする。
　この場合、第４の半導体層３ｄのマスクとしての機能を向上させるため、ｚ方向における第４の半導体層３ｄの幅は、ｚ方向における第１乃至第３の半導体層３ａ，３ｂ，３ｃの幅よりも広くするのが好ましい。
　　D.　第２の変形例　
　図２３は、第３の実施例の第２の変形例を示している。
　第２の変形例の特徴は、ｚ方向に並んで配置される４つの電荷蓄積層６（１）ｂ，…を、キャビティ（例えば、エアギャップ）により、互いに物理的に切り離したことにある。即ち、第２の変形例では、第１乃至第４の半導体層３（３ａ，３ｂ，３ｃ，３ｄ）間の要素は、キャビティとなっている。
　メモリセルが微細化されると、複数の電荷蓄積層６（１）ｂ間に発生する寄生容量が増え、相互干渉による誤動作の原因になる。これを防ぐには、複数の電荷蓄積層６（１）ｂの間を、低誘電率のキャビティとするのが好ましい。
　本例では、第３の実施例（図２０及び図２１）における第１乃至第５の絶縁層２，４ａ～４ｃ，５の全てをキャビティに変更したが、そのうちの一部のみをキャビティに変更してもよい。また、キャビティは、完全なキャビティであるのが好ましいが、部分的に絶縁体が残っていても構わない。
　また、キャビティは、ポーラス絶縁体に変えることもできる。
　　E.　NANDセルユニット構造の例　
　第３の実施例（図２０及び図２１）が適用されたNANDセルユニット構造は、図５乃至図７のNANDセルユニット構造、又は、図１１乃至図１３のNANDセルユニット構造とすることができる。
　第１の変形例（図２２）が適用されたNANDセルユニット構造は、図８乃至図１０のNANDセルユニット構造、又は、図１１乃至図１３のNANDセルユニット構造とすることができる。
　第２の実施例（図２３）が適用されたNANDセルユニット構造は、図５乃至図７のNANDセルユニット構造、図８乃至図１０のNANDセルユニット構造、又は、図１１乃至図１３のNANDセルユニット構造とすることができる。
　但し、これらNANDセルユニット構造において、NANDセルユニット部は、図２０乃至図２３の構造に変更することが必要である。
　　F.　製造方法　
　第１の実施例（図２０及び図２１）及び第１の変形例（図２２）に係わる構造は、図１４Ａ乃至図１４Ｌと同様の方法により製造することができる。また、第２の変形例（図２３）に係わる構造は、図１５Ａ乃至図１５Ｎと同様の方法により製造することができる。
　以下では、第１の実施例（図２０及び図２１）に係わる構造を製造する方法について、図２４Ａ乃至図２４Ｍを参照しつつ以下に説明する。これらの図において、（ａ）は、平面図、（ｂ）は、ｘ方向から見たときの側面図、（ｃ）は、ｙ方向から見たときの側面図である。
　まず、図２４Ａに示すように、半導体基板１の表面に対して垂直なｚ方向に、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ、第４の絶縁層４ｃ、第４の半導体層３ｄ、及び、第５の絶縁層５を、順次形成する。
　ここで、半導体基板１は、例えば、面方位（１００）、比抵抗１０～２０Ωｃｍのｐ型シリコン基板とし、第１乃至第５の絶縁層２，４ａ～４ｃ，５は、酸化シリコンとし、第１乃至第４の半導体層３ａ～３ｄは、シリコンとする。
　この後、ＰＥＰ及び異方性ドライエッチングにより、第１乃至第５の絶縁層２，４ａ～４ｃ，５及び第１乃至第４の半導体層３ａ～３ｄを加工し、半導体基板１の表面に平行なｙ方向に延びるフィン型積層構造を形成する。
　次に、図２４Ｂに示すように、等方性ドライエッチングにより、ｘ方向における第１乃至第４の半導体層３ａ～３ｄの側面をｘ方向に選択的にエッチングする。その結果、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面は後退し、ｙ方向に延びる第１乃至第４の凹部２１ａ～２１ｄが形成される。
　次に、図２４Ｃに示すように、熱酸化により、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面を酸化し、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面側にそれぞれ第１のゲート絶縁層（例えば、酸化シリコン）６ａを形成する。
　次に、図２４Ｄに示すように、フィン型積層構造を覆う電荷蓄積層６ｂを形成する。電荷蓄積層６ｂとしては、例えば、窒化シリコン、導電性ポリシリコンなどの材料を用いることができる。
　次に、図２４Ｅに示すように、異方性ドライエッチングにより、電荷蓄積層６ｂを選択的にエッチングする。その結果、電荷蓄積層６ｂは、第１乃至第４の半導体層３ａ～３ｄのｘ方向の側面側において、第１乃至第４の凹部２１ａ～２１ｄ内のみに残存する。
　即ち、最上部の電荷蓄積層６ｂが除去されると、第５の絶縁層５が露出するため、さらに続けて、第５の絶縁層５をマスクに電荷蓄積層６ｂをエッチングすると、第１乃至第４の凹部２１ａ～２１ｄ内にそれぞれ第１乃至第４の電荷蓄積層６ｂが形成される。
　ここで、第５の絶縁層５は、電荷蓄積層６ｂをエッチングするときのマスクとして機能するため、第５の絶縁層５のｚ方向の幅は、第１乃至第４の絶縁層２，４ａ～４ｃのｚ方向の幅より大きくしてもよい。
　また、第５の絶縁層５は、マスクとしての機能を重視し、第１乃至第４の絶縁層２，４ａ～４ｃとは異なる方法又は異なる材料（例えば、異なる複数の絶縁層による積層構造など）により構成してもよい。
　この時点で、第１乃至第４の電荷蓄積層６ｂは、ｚ方向に切り離される。
　次に、図２４Ｆに示すように、等方性ドライエッチングにより、第１乃至第５の絶縁層２，４ａ～４ｃ，５を選択的にエッチングする。従って、第１乃至第５の絶縁層２，４ａ～４ｃ，５のｘ方向の側面がｘ方向に後退し、電荷蓄積層６ｂのｘ方向の側面は、第１乃至第５の絶縁層２，４ａ～４ｃ，５のｘ方向の側面よりも突出する。
　次に、図２４Ｇに示すように、フィン型積層構造（第１乃至第４の電荷蓄積層６ｂを含む）を覆う第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを形成する。第２のゲート絶縁層６ｃとしては、例えば、酸化アルミニウムなどの材料、コントロールゲート電極６ｄとしては、例えば、ニッケルシリサイドなどの材料を用いることができる。
　次に、図２４Ｈに示すように、ＰＥＰ及び異方性ドライエッチングにより、第２のゲート絶縁層６ｃ及びコントロールゲート電極６ｄを加工し、複数のコントロールゲート電極（ワード線）６ｄ，…を形成する。複数のコントロールゲート電極（ワード線）６ｄ，…は、それぞれ、第５の絶縁層５のｚ方向側においてｘ方向に延び、第１乃至第４の電荷蓄積層６ｂのｘ方向側においてｚ方向に延びる。
　ここで、複数のコントロールゲート電極（ワード線）６ｄ，…は、第１乃至第４の電荷蓄積層６ｂのｘ方向の側面とｚ方向の側面の少なくとも一部とを覆うため、メモリセルのカップリング比を向上させることができる。
　次に、図２４Ｉに示すように、異方性ドライエッチングにより、第５の絶縁層５を選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…は、異方性ドライエッチングのマスクとして機能する。従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分において、第５の絶縁層５が選択的に除去され、第４の半導体層３ｄ及び第４の電荷蓄積層６ｂのｚ方向の側面がそれぞれ露出する。
　続けて、図２４Ｊに示すように、異方性ドライエッチングにより、第４の電荷蓄積層６ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分の第４の電荷蓄積層６ｂが選択的に除去されるため、第４の半導体層３ｄのｘ方向側には、ｙ方向に切り離された複数の第４の電荷蓄積層６ｂ，…が形成される。
　さらに続けて、図２４Ｋに示すように、異方性ドライエッチングにより、第４の絶縁層４ｃを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄにより覆われていない部分において、第４の絶縁層４ｃが選択的に除去され、第３の電荷蓄積層６ｂのｚ方向の側面がそれぞれ露出する。
　続けて、図２４Ｌに示すように、異方性ドライエッチングにより、第３の電荷蓄積層６ｂを選択的にエッチングする。この時、複数のコントロールゲート電極６ｄ，…及び第４の半導体層３ｄは、それぞれ異方性ドライエッチングのマスクとして機能する。
　従って、複数のコントロールゲート電極６ｄ，…により覆われていない部分の第３の電荷蓄積層６ｂが選択的に除去されるため、第３の半導体層３ｃのｘ方向側には、ｙ方向に切り離された複数の第３の電荷蓄積層６ｂ，…が形成される。
　同様にして、第２の半導体層３ｂのｘ方向側に、ｙ方向に切り離された複数の第２の電荷蓄積層６ｂ，…を形成し、第１の半導体層３ａのｘ方向側に、ｙ方向に切り離された複数の第１の電荷蓄積層６ｂ，…を形成する。
　以上の工程により、図２４Ｍに示すように、メモリセルごとに物理的に切り離された複数の電荷蓄積層６ｂ，…が形成される。これにより、第１乃至第４の電荷蓄積層６ｂ，…において、ある電荷蓄積層内の電荷が他の電荷蓄積層に移動する、という事態が発生することはなく、良好なデータ保持特性を得ることができる。
　尚、本例の製造方法では、図２４Ｊ乃至図２４Ｌから明らかなように、電荷蓄積層の独立性を実現するためのエッチング時に、最上層としての第４の半導体層３ｄがエッチングマスクとして機能する。
　このため、第４の半導体層３ｄは、ダミー層とし、第４の半導体層３ｄのｚ方向の幅は、第１乃至第３の半導体層３ａ～３ｃのｚ方向の幅よりも大きくするのが好ましい。
　　G.　まとめ　
　以上、第３の実施例によれば、電荷蓄積層がメモリセルごとに独立した構造を、工程数の大幅な増加なしに形成することにより、三次元積層型半導体メモリの高信頼性を実現できる。
　３．　その他（第４の実施例）　
　上述の全ての実施例は、フィン型積層構造のｘ方向の両側面にそれぞれ電荷蓄積層が配置されるダブルゲート型メモリセルに関する。しかし、これら全ての実施例において、図２５に示すように、フィン型積層構造内に絶縁層１９を設け、シングルゲート型メモリセルを有する三次元積層型半導体メモリを形成することも可能である。
　このような構造とすることによって、さらにメモリセルの集積度が向上し、メモリの大容量化が可能となる。
　尚、図２５において、図１１に示される要素と同じ要素には同じ符号が付すことにより、詳しい説明については省略する。
　４．　むすび　
　本発明によれば、電荷蓄積層がメモリセルごとに独立した構造を、工程数の大幅な増加なしに形成することにより、三次元積層型半導体メモリの高信頼性を実現できる。
　本発明の例は、上述の実施例に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施例に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施例に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施例の構成要素を適宜組み合わせてもよい。
　本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
　１：　半導体基板、　２，４ａ，４ｂ，４ｃ，５，１３，１５：　絶縁層、　３ａ，３ｂ，３ｃ，３ｄ：　半導体層、　６（１），６（２），６（３）：　積層構造、　６（１）ａ：　ゲート絶縁層、　６（１）ｂ：　電荷蓄積層、　６（１）ｃ：　ブロック絶縁層（電極間絶縁層）、　６（１）ｄ：　コントロールゲート電極（ワード線）、　７，７ａ，７ｂ，７ｃ：　ドレイン電極、　８：　ソース電極、　９：　不揮発性半導体記憶装置（メモリセルアレイ）、　１０，１０ａ，１０ｂ，１０ｃ　：　ドレイン側選択トランジスタ、　１１：　ソース側選択トランジスタ、　１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ：　テンポラリ層、　１４：　酸化層（酸窒化シリコン層）。

Claims (11)

  1. 　半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に互いに絶縁されて積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる第１乃至第ｎの半導体層（ｎは２以上の自然数）と、
    　前記第１及び第２の方向に交差する第３方向に垂直な前記第１乃至第ｎの半導体層の側面に沿って前記第１の方向に延びる電極と、
    　前記第１乃至第ｎの半導体層と前記電極との間に配置される第１乃至第ｎの電荷蓄積層とを具備し、
    　前記第１乃至第ｎの電荷蓄積層は、前記第１乃至第ｎの半導体層間において互いに物理的に切り離されることを特徴とする不揮発性半導体記憶装置。
  2. 　前記第１乃至第ｎの半導体層のうち最上層は、非メモリセルとしてのダミーセルが形成されるダミー層であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記第１の方向における前記最上層の幅は、前記第１方向における前記最上層以外の半導体層の幅よりも広いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 　前記第１乃至第ｎの電荷蓄積層は、前記第１乃至第ｎの半導体層間の絶縁体により物理的に切り離されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  5. 　前記第１乃至第ｎの電荷蓄積層は、前記第１乃至第ｎの電荷蓄積層を構成する材料の酸化物により物理的に切り離されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  6. 　前記第１乃至第ｎの電荷蓄積層は、前記第１乃至第ｎの半導体層間のキャビティにより物理的に切り離されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  7. 　前記第１乃至第ｎの電荷蓄積層は、窒化シリコンであり、酸窒化シリコンにより物理的に切り離されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  8. 　半導体基板の表面に対して垂直な第１の方向に、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる積層構造を形成する工程と、
    　前記第１及び第２の方向に交差する第３方向に垂直な前記第１乃至第ｎの半導体層の側面を前記第３の方向にエッチングすることにより、前記第２の方向に延びる第１乃至第ｎの凹部を形成する工程と、
    　前記第１乃至第ｎの半導体層の側面の前記第３の方向側にそれぞれ前記第１乃至第ｎの凹部を埋める第１乃至第ｎの電荷蓄積層を形成する工程と、
    　前記第（ｎ＋１）の絶縁層の前記第１の方向側において前記第３の方向に延び、前記第１乃至第ｎの電荷蓄積層の前記第３の方向側において前記第１の方向に延びる電極を形成する工程と、
    　前記電極をマスクにして前記第（ｎ＋１）の絶縁層を前記第１の方向にエッチングすることにより、前記第１の方向において前記第ｎの半導体層及び前記第ｎの電荷蓄積層を露出させる工程と、
    　前記電極及び前記第ｎの半導体層をマスクにして、前記第ｎの電荷蓄積層、前記第ｎの絶縁層、…前記第１の電荷蓄積層を、順次、前記第１の方向にエッチングすることにより、前記第１乃至第ｎの電荷蓄積層を前記第２の方向において互いに物理的に切り離す工程と
    　を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
  9. 　半導体基板の表面に対して垂直な第１の方向に、第１のテンポラリ層、第１の半導体層、…第ｎのテンポラリ層、第ｎの半導体層、第（ｎ＋１）のテンポラリ層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる積層構造を形成する工程と、
    　前記第１及び第２の方向に交差する第３方向に垂直な前記第１乃至第ｎの半導体層の側面を前記第３の方向にエッチングすることにより、前記第２の方向に延びる第１乃至第ｎの凹部を形成する工程と、
    　前記第１乃至第ｎの半導体層の側面の前記第３の方向側にそれぞれ前記第１乃至第ｎの凹部を埋める第１乃至第ｎの電荷蓄積層を形成する工程と、
    　前記第（ｎ＋１）のテンポラリ層の前記第１の方向側において前記第３の方向に延び、前記第１乃至第ｎの電荷蓄積層の前記第３の方向側において前記第１の方向に延びる電極を形成する工程と、
    　前記電極をマスクにして前記第（ｎ＋１）のテンポラリ層を前記第１の方向にエッチングすることにより、前記第１の方向において前記第ｎの半導体層及び前記第ｎの電荷蓄積層を露出させる工程と、
    　前記電極及び前記第ｎの半導体層をマスクにして、前記第ｎの電荷蓄積層、前記第ｎのテンポラリ層、…前記第１の電荷蓄積層を、順次、前記第１の方向にエッチングすることにより、前記第１乃至第ｎの電荷蓄積層を前記第２の方向において互いに物理的に切り離す工程と、
    　前記第１乃至第（ｎ＋１）のテンポラリ層を選択的に除去する工程と
    　を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
  10. 　半導体基板の表面に対して垂直な第１の方向に、第１のテンポラリ層、第１の半導体層、…第ｎのテンポラリ層、第ｎの半導体層、第（ｎ＋１）のテンポラリ層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる積層構造を形成する工程と、
    　前記第（ｎ＋１）のテンポラリ層の前記第１の方向側において前記第１及び第２の方向に交差する第３の方向に延び、前記第１乃至第ｎの半導体層の前記第３の方向側において前記第１の方向に延び、第１のゲート絶縁層、結合電荷蓄積層、第２のゲート絶縁層及び電極の順番で積み重ねられる積層構造を形成する工程と、
    　前記第１乃至第（ｎ＋１）のテンポラリ層を選択的に除去する工程と、
    　前記第１乃至第（ｎ＋１）のテンポラリ層が除去された領域から前記結合電荷蓄積層を選択的に酸化することにより、互いに物理的に切り離された第１乃至第ｎの電荷蓄積層を形成する工程と
    　を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
  11. 　半導体基板の表面に対して垂直な第１の方向に、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延びる積層構造を形成する工程と、
    　前記第１及び第２の方向に交差する第３方向に垂直な前記第１乃至第ｎの半導体層の側面を前記第３の方向にエッチングすることにより、前記第２の方向に延びる第１乃至第ｎの凹部を形成する工程と、
    　前記第１乃至第ｎの半導体層の側面の前記第３の方向側にそれぞれ前記第１乃至第ｎの凹部を埋める第１乃至第ｎの電荷蓄積層を形成する工程と、
    　前記第３方向に垂直な前記第１乃至第（ｎ＋１）の絶縁層の側面を前記第３の方向にエッチングすることにより、前記第１の方向に垂直な前記第１乃至第ｎの電荷蓄積層の側面を露出させる工程と、
    　前記第１乃至第ｎの電荷蓄積層の前記第１の方向側において前記第３の方向に延び、前記第１乃至第ｎの電荷蓄積層の前記第３の方向側において前記第１の方向に延び、前記第１乃至第ｎの電荷蓄積層の前記第１方向の側面の少なくとも一部及び前記第３方向の側面をそれぞれ覆う電極を形成する工程と、
    　前記電極をマスクにして前記第（ｎ＋１）の絶縁層を前記第１の方向にエッチングすることにより、前記第１の方向において前記第ｎの半導体層及び前記第ｎの電荷蓄積層を露出させる工程と、
    　前記電極及び前記第ｎの半導体層をマスクにして、前記第ｎの電荷蓄積層、前記第ｎの絶縁層、…前記第１の電荷蓄積層を、順次、前記第１の方向にエッチングすることにより、前記第１乃至第ｎの電荷蓄積層を前記第２の方向において互いに物理的に切り離す工程と
    　を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
PCT/JP2010/054771 2010-03-19 2010-03-19 不揮発性半導体記憶装置及びその製造方法 Ceased WO2011114502A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2010/054771 WO2011114502A1 (ja) 2010-03-19 2010-03-19 不揮発性半導体記憶装置及びその製造方法
US13/622,612 US8987807B2 (en) 2010-03-19 2012-09-19 Nonvolatile semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/054771 WO2011114502A1 (ja) 2010-03-19 2010-03-19 不揮発性半導体記憶装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/622,612 Continuation US8987807B2 (en) 2010-03-19 2012-09-19 Nonvolatile semiconductor memory device and method of manufacturing the same

Publications (1)

Publication Number Publication Date
WO2011114502A1 true WO2011114502A1 (ja) 2011-09-22

Family

ID=44648630

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/054771 Ceased WO2011114502A1 (ja) 2010-03-19 2010-03-19 不揮発性半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US8987807B2 (ja)
WO (1) WO2011114502A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230975B2 (en) 2014-03-04 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9293470B2 (en) 2014-01-16 2016-03-22 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US9305936B2 (en) 2013-07-03 2016-04-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9768380B2 (en) 2011-07-15 2017-09-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9805927B2 (en) 2015-07-31 2017-10-31 Toshiba Memory Corporation Nonvolatile semiconductor memory device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011114503A1 (ja) * 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
JP2013239622A (ja) 2012-05-16 2013-11-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20150214239A1 (en) * 2013-12-05 2015-07-30 Conversant Intellectual Property Management Inc. Three dimensional non-volatile memory with charge storage node isolation
US9252153B1 (en) * 2014-09-22 2016-02-02 Macronix International Co., Ltd. Method of word-line formation by semi-damascene process with thin protective conductor layer
JP2019050069A (ja) 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置の制御方法
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128390A (ja) * 2004-10-28 2006-05-18 Toshiba Corp 半導体装置及びその製造方法
JP2007317920A (ja) * 2006-05-26 2007-12-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP2008199013A (ja) * 2007-02-12 2008-08-28 Samsung Electronics Co Ltd ポリシリコンフィンを有する不揮発性メモリトランジスタ、前記トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び前記装置の製造方法
WO2009119527A1 (ja) * 2008-03-26 2009-10-01 株式会社 東芝 半導体メモリ及びその製造方法
JP2009295617A (ja) * 2008-06-02 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置
JP2009295837A (ja) * 2008-06-06 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010021191A (ja) * 2008-07-08 2010-01-28 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010040122A (ja) * 2008-08-06 2010-02-18 Toshiba Corp 不揮発性半導体記憶装置の駆動方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4403356B2 (ja) 2002-10-29 2010-01-27 ソニー株式会社 半導体メモリ及びその製造方法
US7352018B2 (en) * 2005-07-22 2008-04-01 Infineon Technologies Ag Non-volatile memory cells and methods for fabricating non-volatile memory cells
US8779495B2 (en) 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
JP5456036B2 (ja) * 2009-06-12 2014-03-26 株式会社東芝 不揮発性半導体記憶装置
JP2012234980A (ja) 2011-05-02 2012-11-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP5694129B2 (ja) * 2011-11-29 2015-04-01 株式会社東芝 半導体装置及びその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128390A (ja) * 2004-10-28 2006-05-18 Toshiba Corp 半導体装置及びその製造方法
JP2007317920A (ja) * 2006-05-26 2007-12-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP2008199013A (ja) * 2007-02-12 2008-08-28 Samsung Electronics Co Ltd ポリシリコンフィンを有する不揮発性メモリトランジスタ、前記トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び前記装置の製造方法
WO2009119527A1 (ja) * 2008-03-26 2009-10-01 株式会社 東芝 半導体メモリ及びその製造方法
JP2009295617A (ja) * 2008-06-02 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置
JP2009295837A (ja) * 2008-06-06 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010021191A (ja) * 2008-07-08 2010-01-28 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010040122A (ja) * 2008-08-06 2010-02-18 Toshiba Corp 不揮発性半導体記憶装置の駆動方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768380B2 (en) 2011-07-15 2017-09-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9305936B2 (en) 2013-07-03 2016-04-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9293470B2 (en) 2014-01-16 2016-03-22 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US9711518B2 (en) 2014-01-16 2017-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US10008509B2 (en) 2014-01-16 2018-06-26 Toshiba Memory Corporation Non-volatile semiconductor memory device
US9230975B2 (en) 2014-03-04 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9373631B2 (en) 2014-03-04 2016-06-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9805927B2 (en) 2015-07-31 2017-10-31 Toshiba Memory Corporation Nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
US20130015519A1 (en) 2013-01-17
US8987807B2 (en) 2015-03-24

Similar Documents

Publication Publication Date Title
TWI663715B (zh) 立體垂直通道nand記憶體之串列選擇閘極的氧化方法
US8987807B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US9324725B2 (en) Semiconductor device and a manufacturing method thereof
JP5734744B2 (ja) 半導体装置およびその製造方法
JP5472894B2 (ja) 不揮発性半導体記憶装置
JP6629142B2 (ja) 半導体装置およびその製造方法
CN108962902A (zh) 立体存储器元件的制作方法及其结构
TW200524083A (en) Apparatus and method for split gate NROM memory
WO2009119527A1 (ja) 半導体メモリ及びその製造方法
JP5210675B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP6416053B2 (ja) 不揮発性半導体記憶装置
WO2011114503A1 (ja) 不揮発性半導体記憶装置及びその製造方法
US20100190315A1 (en) Method of manufacturing semiconductor memory device
US9373631B2 (en) Nonvolatile semiconductor memory device
TWI655750B (zh) 記憶體元件及其製作方法
KR20150055219A (ko) 반도체 장치 제조방법
CN109003987B (zh) 存储器元件及其制作方法
JP2019050255A (ja) 半導体装置およびその製造方法
JP2010147410A (ja) 不揮発性半導体記憶装置およびその製造方法
JP5132330B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP5351274B2 (ja) 不揮発性半導体記憶装置
TW202224158A (zh) 半導體裝置
CN109860198B (zh) 存储器元件及其制作方法
JP5297556B2 (ja) 不揮発性半導体記憶装置
CN107644874A (zh) 非挥发性存储器结构及其制作方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10847913

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10847913

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP