WO2011072528A1 - 用于绝缘体上硅技术的mos型esd保护结构及其制作方法 - Google Patents

用于绝缘体上硅技术的mos型esd保护结构及其制作方法 Download PDF

Info

Publication number
WO2011072528A1
WO2011072528A1 PCT/CN2010/075160 CN2010075160W WO2011072528A1 WO 2011072528 A1 WO2011072528 A1 WO 2011072528A1 CN 2010075160 W CN2010075160 W CN 2010075160W WO 2011072528 A1 WO2011072528 A1 WO 2011072528A1
Authority
WO
WIPO (PCT)
Prior art keywords
esd protection
protection structure
silicon
soi
layer
Prior art date
Application number
PCT/CN2010/075160
Other languages
English (en)
French (fr)
Inventor
陈静
罗杰馨
伍青青
宁冰旭
薛忠营
黄晓橹
王曦
Original Assignee
中国科学院上海微系统与信息技术研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中国科学院上海微系统与信息技术研究所 filed Critical 中国科学院上海微系统与信息技术研究所
Priority to US13/055,553 priority Critical patent/US20110221002A1/en
Publication of WO2011072528A1 publication Critical patent/WO2011072528A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Definitions

  • the invention belongs to the field of microelectronics and solid electronic technology, and relates to a semiconductor device, in particular to a MOS type ESD protection structure for silicon-on-insulator technology and a manufacturing method thereof. Background technique
  • CMOS uses a silicon-on-insulator (SIL) substrate for lower power and higher speed.
  • SIL silicon-on-insulator
  • a semiconductor integrated circuit usually uses a resistor ESD circuit composed of a diode as an input/output protection element, but in order to prevent an external current of an external ESD event from flowing into the internal circuit, internal components are broken down, usually at the internal circuit and the external input/output terminal.
  • the M0S type ESD protection structure is set between.
  • the ESD implementation mechanism in the S0I process is significantly different from that observed in the bulk silicon CMOS process.
  • the substrate is physically isolated from the semiconductor device by a buried oxide layer (BOX). The existence of the BOX area has greatly changed the ESD effectiveness mode and mechanism.
  • BOX buried oxide layer
  • the SOI M0S type ESD protection structure has been proposed.
  • the original structure of the ESD protection device is fabricated in the same active region as the intrinsic device.
  • the shortcoming of this structure is: In the ESD event, the leakage current will raise the potential of the active region of the intrinsic device and enhance the floating body effect of the intrinsic SOI MOS device. , affects the output characteristics of the intrinsic SOI M0S device.
  • Another structure is to isolate the ESD protection device from the intrinsic MOS device by the shallow trench isolation (STI) process.
  • STI shallow trench isolation
  • the disadvantage of this structure is: In the ESD event, the ESD protection device surrounded by the BOX and the STI dissipates the device. Low, ESD protection devices are easily damaged by the heat generated by leakage current.
  • the technical problem to be solved by the present invention is to provide a MOS type ESD protection structure for silicon-on-insulator technology and a fabrication method thereof.
  • the present invention employs the following technical solutions.
  • An ESD protection structure includes an epitaxial silicon layer directly connected to a body region of the SOI substrate; a side oxygen barrier wall on both sides of the epitaxial silicon layer, the side oxygen isolation wall is used to divide the ESD protection structure and the intrinsic active structure
  • the top left and right ends of the epitaxial silicon layer are respectively the source and drain regions of the ESD protection structure; the polysilicon gate with the ESD protection structure grown upward at the top center position of the epitaxial silicon layer; the polysilicon gate of the ESD protection structure and the epitaxial silicon layer are sandwiched between A silicon dioxide gate dielectric having an ESD protection structure; a polysilicon gate of an ESD protection structure and a silicon dioxide gate dielectric having an ESD protection structure are provided with side oxygen barrier walls on both sides.
  • a MOS type ESD protection structure for silicon-on-insulator technology comprising an ESD protection structure comprising an epitaxial silicon layer directly connected to a body region of the SOI substrate; sides of the epitaxial silicon layer being side The oxygen isolation wall, the side oxygen barrier wall is used to divide the ESD protection structure and the intrinsic active structure; the top left and right ends of the epitaxial silicon layer are respectively the source and drain regions of the ESD protection structure; the top center position of the epitaxial silicon layer is upward a polysilicon gate having an ESD protection structure; a silicon dioxide gate dielectric having an ESD protection structure between the polysilicon gate of the ESD protection structure and the epitaxial silicon layer; a polysilicon gate of the ESD protection structure and a silicon dioxide gate dielectric of the ESD protection structure Side oxygen barriers are provided on both sides.
  • the protection structure further includes an SOI substrate, wherein the SOI substrate is a S0I substrate body region from bottom to top, a SOI substrate buried oxide layer, and a top silicon film.
  • the protection structure further includes an intrinsic SOI MOS structure, the intrinsic SOI MOS structure being separated from the ESD protection structure by a side oxygen barrier;
  • the intrinsic SOI MOS structure includes : source/drain regions of intrinsic SOI M0S structures respectively disposed at the top left and right ends of the top silicon film; polysilicon gates of intrinsic SOI M0S structures grown above the top center of the top silicon film; sandwiched between intrinsic SOI M0S structures Insulating SOI MOS structure between the polysilicon gate and the top silicon film; a silicon gate dielectric grown on the intrinsic SOI M0S structure and the side oxygen on both sides of the intrinsic SOI M0S structure of the silicon dioxide gate dielectric The wall.
  • the top side silicon film of the intrinsic SOI MOS structure is connected to the side oxygen barrier wall on the left side and the shallow trench isolation wall is connected on the right side.
  • a method for fabricating an ESD protection structure includes the following steps:
  • Step one sequentially growing the S0I substrate body region from bottom to top, the S0I substrate buried oxide layer, and the top silicon film forming the SOI substrate; thermally oxidizing on the SOI substrate to form a silicon dioxide buffer layer;
  • Step two depositing a silicon nitride layer on the silicon dioxide buffer layer
  • Step 3 using a photolithography process to open the ESD protection cell region, the ESD protection cell region is deep from the silicon nitride layer to the buried oxide layer of the SOI substrate;
  • Step 4 fabricating a side oxygen barrier wall for dividing the ESD protection unit and the intrinsic active structure; and step 5, selectively growing the epitaxial silicon by using a rapid annealing chemical vapor deposition process in the ESD protection unit region;
  • Step six using chemical mechanical polishing to smooth the surface of the top silicon film
  • Step 7 fabricating a polysilicon gate, a source region, and a drain region of the ESD protection structure on the epitaxial silicon.
  • the side oxygen barrier wall is formed by first isotropically growing a layer of silicon dioxide on the basis of the third step; then anisotropically etching the silicon dioxide.
  • a method for fabricating a M0S type ESD protection structure for silicon-on-insulator technology includes the following steps:
  • Step A sequentially growing the S0I substrate body region from bottom to top, the S0I substrate buried oxide layer, and the top silicon film forming the SOI substrate; thermally oxidizing on the SOI substrate to form a silicon dioxide buffer layer;
  • Step B depositing a silicon nitride layer on the silicon dioxide buffer layer
  • Step C using a photolithography process to open the ESD protection cell region, the ESD protection cell region is deep from the silicon nitride layer to the buried oxide layer of the SOI substrate;
  • Step D fabricating a side oxygen barrier wall for dividing the ESD protection unit and the intrinsic active structure
  • Step E selectively growing in the ESD protection unit region by using a rapid annealing chemical vapor deposition process
  • Step F using chemical mechanical polishing to smooth the surface of the top silicon film
  • Step G forming a polysilicon gate, a source region, and a drain region of the ESD protection structure on the epitaxial silicon.
  • the side oxygen barrier wall is fabricated by first isotropically growing a layer of silicon dioxide on the basis of step three; then anisotropically etching the silicon dioxide.
  • the method further includes the step H of fabricating a polysilicon gate, a source region, and a drain region of the intrinsic SOI MOS device on the top silicon film; the ESD protection structure is a MOS type.
  • the ESD protection structure is directly connected to the SO I substrate body region, so that the leakage current can sink to the SOI substrate; on the other hand, the ESD protection structure and the active region intrinsic MOS tube are placed by the epitaxial process. The same plane, which facilitates the processing of subsequent processes.
  • Figure 1 is a schematic view of the structure of the S0I substrate
  • FIG. 2 is a cross-sectional view showing growth of a silicon dioxide buffer layer and a silicon nitride barrier layer according to the present invention
  • FIG. 3 is a schematic view showing etching of an ESD protection unit window and a fabrication of a silicon dioxide isolation wall according to the present invention
  • FIG. 4 is a schematic cross-sectional view showing an epitaxial silicon of a body region of a SOI substrate according to the present invention
  • Fig. 5 is a cross-sectional view showing the ESD protection structure and the intrinsic SOI MOS structure according to the present invention.
  • ESD protection structure 10. Intrinsic SOI M0S structure;
  • the intrinsic SOI M0S structure of polysilicon 16, the source and drain regions of the intrinsic SOI M0S structure; 17.
  • Intrinsic SOI MOS structure side oxide spacer 18 intrinsic SOI M0S structure of silicon dioxide off the wall; gate dielectric;
  • the embodiment provides an ESD protection structure including an epitaxial silicon layer 8 directly connected to the SOI substrate body region 1; and two sides of the epitaxial silicon layer 8 are side oxygen barrier walls 19, the side oxygen
  • the partition wall 19 is used for dividing the ESD protection structure 9 and the intrinsic active region; the top left and right ends of the epitaxial silicon layer 8 are respectively the source and drain regions 12 of the ESD protection structure; and the ESD is grown upward at the top center position of the epitaxial silicon layer 8.
  • This embodiment further provides a MOS type ESD protection structure for silicon-on-insulator technology, the protection structure including an ESD protection structure 9 including an epitaxial silicon layer 8 directly connected to the SOI substrate body region 1.
  • the side of the epitaxial silicon layer 8 is a side oxygen barrier wall 19, and the side oxygen barrier wall 19 is used to divide the ESD protection structure 9 and the intrinsic active region; the top left and right ends of the epitaxial silicon layer 8 are respectively ESD protection structures.
  • the gate dielectric 14; the polysilicon gate 11 of the ESD protection structure and the silicon dioxide gate dielectric 14 of the ESD protection structure are provided with side oxygen barrier walls 13 on both sides.
  • the protection structure further includes an SOI substrate, wherein the SOI substrate is a SOI substrate body region 1 from the bottom to the top, a SOI substrate buried oxide layer 2, and a top silicon film 3.
  • the protection structure further includes an intrinsic SOI MOS structure 10, the intrinsic SOI MOS structure 10 being separated from the ESD protection structure 9 by a side oxygen barrier 19; the intrinsic SOI MOS structure 10 includes: The top left and right of the silicon film 3 a source-drain region 16 of an intrinsic SOI MOS structure; a polysilicon gate 15 of an intrinsic SOI MOS structure grown at a top center position of the top silicon film 3; a polysilicon gate 15 sandwiched between the intrinsic SOI MOS structure and a top silicon film A silicon dioxide gate dielectric 18 between the intrinsic SOI MOS structures of 3; a side oxide spacer wall 17 grown on both sides of the polysilicon gate 15 of the intrinsic SOI MOS structure and the silicon dioxide gate dielectric 18 of the intrinsic SOI MOS structure .
  • this embodiment provides a method for fabricating an ESD protection structure, including the following steps:
  • Step one sequentially growing the S0I substrate body region from bottom to top, the S0I substrate buried oxide layer, and the top silicon film forming the SOI substrate; thermally oxidizing on the SOI substrate to form a silicon dioxide buffer layer;
  • Step two depositing a silicon nitride layer on the silicon dioxide buffer layer
  • Step 3 using a photolithography process to open the ESD protection cell region, the ESD protection cell region is deep from the silicon nitride layer to the buried oxide layer of the SOI substrate;
  • Step 4 fabricating a side oxygen barrier wall for dividing the ESD protection unit and the intrinsic active region; Step 5, selectively growing the epitaxial silicon by using a rapid annealing chemical vapor deposition process in the ESD protection unit region;
  • Step six using chemical mechanical polishing to smooth the surface of the top silicon film
  • Step 7 fabricating a polysilicon gate, a source region, and a drain region of the ESD protection structure on the epitaxial silicon.
  • the side oxygen barrier wall is manufactured by first isotropically growing a layer of silicon dioxide on the basis of step three; then anisotropically etching the silicon dioxide.
  • the embodiment further provides a method for fabricating a MOS type ESD protection structure for silicon-on-insulator technology, comprising the following steps:
  • Step A sequentially growing the S0I substrate body region from bottom to top, the S0I substrate buried oxide layer, and the top silicon film forming the SOI substrate; thermally oxidizing on the SOI substrate to form a silicon dioxide buffer layer;
  • Step B depositing a silicon nitride layer on the silicon dioxide buffer layer
  • Step C using a photolithography process to open the ESD protection cell region, the ESD protection cell region is deep from the silicon nitride layer to the buried oxide layer of the SOI substrate;
  • Step D fabricating a side oxygen barrier wall for dividing the ESD protection unit and the intrinsic active region;
  • Step E selectively growing in the ESD protection unit region by using a rapid annealing chemical vapor deposition process;
  • Step F using chemical mechanical polishing to smooth the surface of the top silicon film
  • Step G fabricating a polysilicon gate, a source region, and a drain region of the ESD protection structure on the epitaxial silicon.
  • the side oxygen barrier wall is manufactured by first isotropically growing a layer of silicon dioxide on the basis of step three; then anisotropically etching the silicon dioxide.
  • the method further includes a step H of fabricating a polysilicon gate, a source region, and a drain region of the intrinsic SOI MOS device on the top silicon film; the ESD protection structure is a MOS type.
  • the ESD protection structure of the embodiment is directly connected to the S0I substrate body region, so that the leakage current can sink to the SOI substrate; on the other hand, the ESD protection structure is in the same plane as the active region intrinsic M0S tube by the epitaxial process. This facilitates the processing of subsequent processes.
  • Embodiment 2 is directly connected to the S0I substrate body region, so that the leakage current can sink to the SOI substrate; on the other hand, the ESD protection structure is in the same plane as the active region intrinsic M0S tube by the epitaxial process. This facilitates the processing of subsequent processes.
  • the manufacturing method of the M0S type ESD protection structure for silicon-on-insulator technology provided by this embodiment is as follows:
  • thermal oxidation generates a buffer layer of silicon dioxide layer, and the role of the silicon dioxide buffer layer is to relieve the tensile stress between the silicon nitride layer and the top silicon film of the continuous process;
  • a layer of silicon nitride is deposited on the silicon dioxide buffer layer, and the silicon nitride layer serves to prevent the top silicon film from being thermally oxidized in the subsequent heat treatment process;
  • a side oxygen barrier wall is created, which is used to divide the M0S type ESD protection unit and the intrinsic SOI M0S device.
  • the side oxygen barrier wall is made by: firstly isotropically growing a layer of silicon dioxide, and then anisotropically etching the silicon dioxide; on this basis, selectively growing epitaxial silicon by rapid annealing chemical vapor deposition process Due to the epitaxial nature, epitaxial silicon has the same characteristics as the substrate silicon; ⁇ chemical mechanical polishing (CMP) smoothes the surface of the top silicon film.
  • CMP chemical mechanical polishing
  • a SOI M0S type ESD protection structure is fabricated on epitaxial silicon, and an intrinsic SOI M0S transistor is fabricated on the top silicon film.
  • the present invention relates to a silicon-on-insulator (S0I) field effect transistor (MOS) type electrostatic discharge (ESD) protection structure and a fabrication method thereof. The method directly fabricates a MOSFET type ESD protection structure on a semiconductor support substrate, placed between the internal circuit and the input/output protection component, to prevent external current from flowing into the internal circuit due to an external ESD event.
  • This structure prevents the leakage current from flowing in the component, ensuring that the leakage current sinks to the substrate body during the ESD event, otherwise the current will raise the potential of the active body region, causing the ESD protection component to break down easily, and on the other hand
  • the performance of the intrinsic device is compatible with the SOI CMOS process and does not affect subsequent processes.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

用于绝缘体上硅技术的 M0S型 ESD保护结构及其制作方法 技术领域
本发明属于微电子与固体电子技术领域， 涉及一种半导体器件， 尤其涉 及一种用于绝缘体上硅技术的 M0S型 ESD保护结构及其制作方法。 背景技术
CMOS 为了较低的功率和较高的速度而釆用绝缘体上硅 （S i l icon On Insula tor , SOI )衬底。 为了提高器件的可靠性， 电路的设计与应用必须考 虑静电放电 （Electros ta t i c Di scharge , ESD )保护问题。 半导体集成电路 通常釆用二极管组成的电阻 ESD电路作为输入 /输出的保护元件， 但是为了避 免外部 ESD事件的额外电流流入内部电路造成内部元件的击穿， 通常在内部 电路和外部输入 /输出端之间设置 M0S型 ESD保护结构。 S0I工艺中的 ESD实 效机制与体硅 CMOS工艺所观察到的有着明显的区别。衬底用隐埋氧化层（ BOX ) 与半导体器件进行物理隔离。 BOX区的存在极大地改变了 ESD实效模式和机制。
SOI M0S型 ESD保护结构已经提出。 最初结构的 ESD保护器件与本征器件 制作于同一有源区， 这种结构的不足在于： 在 ESD事件中， 泄露电流会抬高 本征器件有源区的电势，加强本征 SOI M0S器件的浮体效应，影响本征 SOI M0S 器件的输出特性。 另一种结构是把 ESD保护器件与本征 M0S器件用浅沟槽隔 离（STI)工艺隔离开， 这种结构的不足在于： 在 ESD事件中， 由于 BOX与 STI 包围的 ESD保护器件耗散能力低， ESD保护器件容易被泄露电流产生的热量击 为了获得足够的 ESD强度的 ESD保护器件， 通常有两种途径： 一种是增 大 ESD保护元件或者是增加 ESD保护元件数量， 这种方法不利在于保护电路 和芯片区域的增加； 另一种方法是部分移除 S0I 衬底的半导体顶层硅膜以及 对应的隐埋氧化层， 在暴露的 S0I衬底体区制作 ESD保护结构， 这种方法的 不足在于暴露的 S0I衬底体区制作保护结构对后续工艺有影响。 发明内容
本发明所要解决的技术问题是： 提供一种用于绝缘体上硅技术的 M0S型 ESD保护结构及其制作方法。
为解决上述技术问题， 本发明釆用如下技术方案。
一种 ESD保护结构， 其包括直接连接 S0I衬底体区的外延硅层； 外延硅 层的两侧为侧氧隔离墙， 所述侧氧隔离墙用以划分 ESD保护结构与本征有源 结构； 外延硅层的顶部左右两端分别为 ESD保护结构的源漏区； 外延硅层的 顶部中心位置处向上生长有 ESD保护结构的多晶硅栅； ESD保护结构的多晶硅 栅与外延硅层之间夹有 ESD保护结构的二氧化硅栅介质； ESD保护结构的多晶 硅栅与 ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。
一种用于绝缘体上硅技术的 M0S型 ESD保护结构 ,所述保护结构包括 ESD 保护结构， 所述 ESD保护结构包括直接连接 S0I衬底体区的外延硅层； 外延 硅层的两侧为侧氧隔离墙， 所述侧氧隔离墙用以划分 ESD保护结构与本征有 源结构； 外延硅层的顶部左右两端分别为 ESD保护结构的源漏区； 外延硅层 的顶部中心位置处向上生长有 ESD保护结构的多晶硅栅； ESD保护结构的多晶 硅栅与外延硅层之间夹有 ESD保护结构的二氧化硅栅介质； ESD保护结构的多 晶硅栅与 ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。
作为本发明的一种优选方案， 所述保护结构还包括 S0I 衬底， 所述 S0I 衬底由下到上分别为 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅膜。
作为本发明的另一种优选方案， 所述保护结构还包括本征 SOI M0S结构， 所述本征 SOI M0S结构通过侧氧隔离墙与所述 ESD保护结构分隔； 所述本征 SOI M0S结构包括： 分别设于顶层硅膜的顶部左右两端的本征 SOI M0S结构的 源漏区； 生长于顶层硅膜的顶部中心位置处上方的本征 SOI M0S 结构的多晶 硅栅； 夹于本征 SOI M0S结构的多晶硅栅与顶层硅膜之间的本征 SOI M0S结 构的二氧化硅栅介质； 生长于本征 SOI M0S 结构的多晶硅栅与本征 SOI M0S 结构的二氧化硅栅介质的两侧的侧氧隔离墙。 作为本发明的再一种优选方案， 所述本征 SOI M0S 结构的顶层硅膜左侧 连接侧氧隔离墙， 右侧连接浅沟槽隔离墙。
一种 ESD保护结构的制作方法， 包括以下步骤：
步骤一， 由下到上依次生长 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅 膜构成 S0I衬底； 在 S0I衬底上热氧化生成一层二氧化硅緩冲层；
步骤二， 在二氧化硅緩冲层上沉积一层氮化硅层；
步骤三， 利用一道光刻工艺开口 ESD保护单元区域， 所述 ESD保护单元 区域从氮化硅层深入到 S0I衬底隐埋氧化层；
步骤四， 制作侧氧隔离墙， 用以划分 ESD保护单元和本征有源结构； 步骤五， 在 ESD保护单元区域利用快速退火化学气相淀积工艺选择性生 长外延硅；
步骤六， 釆用化学机械抛光使顶层硅膜表面平滑；
步骤七， 在外延硅上制作 ESD保护结构的多晶硅栅、 源区、 漏区。
作为本发明的一种优选方案， 所述侧氧隔离墙的制作方法为： 首先在步 骤三的基础上各向同性生长一层二氧化硅； 然后各向异性刻蚀二氧化硅。
一种用于绝缘体上硅技术的 M0S型 ESD保护结构的制作方法， 包括以下 步骤：
步骤 A, 由下到上依次生长 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅 膜构成 S0I衬底； 在 S0I衬底上热氧化生成一层二氧化硅緩冲层；
步骤 B, 在二氧化硅緩冲层上沉积一层氮化硅层；
步骤 C, 利用一道光刻工艺开口 ESD保护单元区域， 所述 ESD保护单元区 域从氮化硅层深入到 S0I衬底隐埋氧化层；
步骤 D, 制作侧氧隔离墙， 用以划分 ESD保护单元和本征有源结构； 步骤 E ,在 ESD保护单元区域利用快速退火化学气相淀积工艺选择性生长 夕卜延石圭；
步骤 F, 釆用化学机械抛光使顶层硅膜表面平滑；
步骤 G, 在外延硅上制作 ESD保护结构的多晶硅栅、 源区、 漏区。 作为本发明的一种优选方案， 所述侧氧隔离墙的制作方法为： 首先在步 骤三的基础上各向同性生长一层二氧化硅； 然后各向异性刻蚀二氧化硅。
作为本发明的另一种优选方案， 所述方法还包括步骤 H , 在顶层硅膜上制 造本征 SOI M0S型器件的多晶硅栅、 源区、 漏区； 所述 ESD保护结构为 M0S 型。
本发明的有益效果在于： ESD保护结构直接连接 SO I衬底体区， 因此泄露 电流能够下沉至 S0I衬底； 另一方面， 通过外延工艺使得 ESD保护结构与有 源区本征 M0S管处于同一平面， 这样便于后续工艺的处理。 附图说明
图 1为 S0I衬底结构示意图；
图 2为本发明涉及的二氧化硅緩冲层以及氮化硅阻挡层的生长截面图； 图 3为本发明涉及的 ESD保护单元窗口的刻蚀以及二氧化硅隔离墙的制 作示意图；
图 4为本发明涉及的 S0I衬底体区外延硅截面示意图；
图 5为本发明涉及的 ESD保护结构以及本征 SOI M0S结构的截面图。 主要组件符号说明：
1、 S0I衬底体区； 2、 SO I衬底隐埋氧化层；
3、 顶层硅膜； 4、 二氧化硅緩冲层；
5、 氮化硅阻挡层； 6、 浅沟槽隔离墙；
7、 各向同性生长的二氧化硅； 8、 外延硅层；
9、 ESD保护结构； 10、 . 本征 SOI M0S结构；
11 . . ESD保护结构的多晶硅栅； 12、 . ESD保护结构的源漏区；
1 3. . ESD保护结构的侧氧隔离墙； 14、 . ESD 保护结构的二氧化硅栅介
15、 本征 SOI M0S结构的多晶硅 16、 本征 SOI M0S结构的源漏区; 栅； 17、 本征 SOI MOS结构的侧氧隔 18、 本征 SOI M0S结构的二氧化硅 离墙； 栅介质； 。
19、 侧氧隔离墙。 具体实施方式
下面结合附图对本发明的具体实施方式作进一步详细说明。 实施例一
如图 5所示， 本实施例提供一种 ESD保护结构， 其包括直接连接 S0I衬 底体区 1的外延硅层 8 ; 外延硅层 8的两侧为侧氧隔离墙 19 , 所述侧氧隔离 墙 19用以划分 ESD保护结构 9与本征有源区； 外延硅层 8的顶部左右两端分 别为 ESD保护结构的源漏区 12 ;外延硅层 8的顶部中心位置处向上生长有 ESD 保护结构的多晶硅栅 11 ; ESD保护结构的多晶硅栅 11与外延硅层 8之间夹有 ESD保护结构的二氧化硅栅介质 14 ; ESD保护结构的多晶硅栅 11与 ESD保护 结构的二氧化硅栅介质 14的两侧设有侧氧隔离墙 1 3。
本实施例还提供一种用于绝缘体上硅技术的 M0S型 ESD保护结构， 所述 保护结构包括 ESD保护结构 9 ,所述 ESD保护结构 9包括直接连接 S0I衬底体 区 1的外延硅层 8 ; 外延硅层 8的两侧为侧氧隔离墙 19 , 所述侧氧隔离墙 19 用以划分 ESD保护结构 9与本征有源区； 外延硅层 8的顶部左右两端分别为 ESD保护结构的源漏区 12 ; 外延硅层 8的顶部中心位置处向上生长有 ESD保 护结构的多晶硅栅 1 1； ESD保护结构的多晶硅栅 11与外延硅层 8之间夹有 ESD 保护结构的二氧化硅栅介质 14 ; ESD保护结构的多晶硅栅 11与 ESD保护结构 的二氧化硅栅介质 14的两侧设有侧氧隔离墙 1 3。
所述保护结构还包括 S0I衬底， 所述 S0 I衬底由下到上分别为 S0I衬底 体区 1 , S0I衬底隐埋氧化层 2 ,顶层硅膜 3。所述保护结构还包括本征 SOI M0S 结构 10 , 所述本征 SOI M0S结构 10通过侧氧隔离墙 19与所述 ESD保护结构 9分隔； 所述本征 SOI M0S结构 10包括： 分别设于顶层硅膜 3的顶部左右两 端的本征 SOI MOS结构的源漏区 16; 生长于顶层硅膜 3的顶部中心位置处上 方的本征 SOI M0S结构的多晶硅栅 15; 夹于本征 SOI M0S结构的多晶硅栅 15 与顶层硅膜 3之间的本征 SOI M0S结构的二氧化硅栅介质 18 ;生长于本征 S0I M0S结构的多晶硅栅 15与本征 SOI M0S结构的二氧化硅栅介质 18的两侧的侧 氧隔离墙 17。 所述本征 SOI M0S结构 10的顶层硅膜 3左侧连接侧氧隔离墙 19 , 右侧连接浅沟槽隔离墙 6。
如图 1至 5所示， 本实施例提供一种 ESD保护结构的制作方法， 包括以 下步骤：
步骤一， 由下到上依次生长 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅 膜构成 S0I衬底； 在 S0I衬底上热氧化生成一层二氧化硅緩冲层；
步骤二， 在二氧化硅緩冲层上沉积一层氮化硅层；
步骤三， 利用一道光刻工艺开口 ESD保护单元区域， 所述 ESD保护单元 区域从氮化硅层深入到 S0I衬底隐埋氧化层；
步骤四， 制作侧氧隔离墙， 用以划分 ESD保护单元和本征有源区； 步骤五， 在 ESD保护单元区域利用快速退火化学气相淀积工艺选择性生 长外延硅；
步骤六， 釆用化学机械抛光使顶层硅膜表面平滑；
步骤七， 在外延硅上制作 ESD保护结构的多晶硅栅、 源区、 漏区。
所述侧氧隔离墙的制作方法为： 首先在步骤三的基础上各向同性生长一 层二氧化硅； 然后各向异性刻蚀二氧化硅。
本实施例还提供一种用于绝缘体上硅技术的 M0S型 ESD保护结构的制作 方法， 包括以下步骤：
步骤 A, 由下到上依次生长 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅 膜构成 S0I衬底； 在 S0I衬底上热氧化生成一层二氧化硅緩冲层；
步骤 B, 在二氧化硅緩冲层上沉积一层氮化硅层；
步骤 C, 利用一道光刻工艺开口 ESD保护单元区域， 所述 ESD保护单元区 域从氮化硅层深入到 S0I衬底隐埋氧化层； 步骤 D, 制作侧氧隔离墙， 用以划分 ESD保护单元和本征有源区； 步骤 E ,在 ESD保护单元区域利用快速退火化学气相淀积工艺选择性生长 夕卜延石圭；
步骤 F , 釆用化学机械抛光使顶层硅膜表面平滑；
步骤 G , 在外延硅上制作 ESD保护结构的多晶硅栅、 源区、 漏区。
所述侧氧隔离墙的制作方法为： 首先在步骤三的基础上各向同性生长一 层二氧化硅； 然后各向异性刻蚀二氧化硅。 所述方法还包括步骤 H , 在顶层硅 膜上制造本征 SOI M0S型器件的多晶硅栅、 源区、 漏区； 所述 ESD保护结构 为 M0S型。
本实施例所述 ESD保护结构直接连接 S0I衬底体区， 因此泄露电流能够 下沉至 S0I衬底； 另一方面， 通过外延工艺使得 ESD保护结构与有源区本征 M0S管处于同一平面， 这样便于后续工艺的处理。 实施例二
本实施例提供的用于绝缘体上硅技术的 M0S型 ESD保护结构的制作方法 下：
首先在 S0I 衬底上， 热氧化生成一层二氧化硅层緩冲层， 这一层二氧化 硅緩冲层的作用在于緩解续工艺的氮化硅层与顶层硅膜之间的张应力；
其次在二氧化硅緩冲层上沉积一层氮化硅， 氮化硅层的作用在于防止顶 层硅膜在后续热处理工艺中热氧化；
然后利用一道光刻工艺开口 ESD保护单元区域；
接下来制作侧氧隔离墙， 这层侧氧隔离墙用于划分 M0S型 ESD保护单元 与本征 SOI M0S 器件。 侧氧隔离墙的制作方法为： 首先是各向同性性生长一 层二氧化硅， 然后各向异性刻蚀二氧化硅； 在此基础上， 利用快速退火化学 气相淀积工艺选择性生长外延硅； 由于外延的特性， 外延硅与衬底硅拥有相 同的特性； 釆用化学机械抛光（CMP )使顶层硅膜表面平滑。 至此， M0S型 ESD 保护单元与本征 M0S器件有源区被隔离开来。 M0S型 ESD保护单元直接连接衬 底体区， ESD事件中确保泄露电流能下沉至衬底体区， 防止 M0S型 ESD保护单 元被电流产生的热量击穿。
最后在外延硅上制作 SOI M0S型 ESD保护结构， 在顶层硅膜上制造本征 SOI M0S型晶体管。 本发明涉及一种绝缘体上硅（ S0I )场效应晶体管（M0S )型静电放电（ESD) 保护结构以及制作方法。 该方法直接在半导体支撑衬底上制作 M0S型 ESD保 护结构， 置于内部电路和输入 /输出保护元件之间， 用以避免外部 ESD事件的 额外电流流入内部电路造成内部元件的击穿。 这种结构能阻止泄露电流在元 件中流动， 确保 ESD事件中泄露电流下沉至衬底体区， 否则电流会抬高有源 体区的电势导致 ESD保护元件容易击穿， 另一方面会影响本征器件的性能。 本发明的制作方法与 SOI CMOS工艺兼容， 并且不会对后续工艺产生影响。
这里本发明的描述和应用是说明性的， 并非想将本发明的范围限制在上 述实施例中。 这里所披露的实施例的变形和改变是可能的， 对于那些本领域 的普通技术人员来说实施例的替换和等效的各种部件是公知的。 本领域技术 人员应该清楚的是， 在不脱离本发明的精神或本质特征的情况下， 本发明可 以以其他形式、 结构、 布置、 比例， 以及用其他元件、 材料和部件来实现。

Claims

权利要 求书
1. 一种 ESD保护结构， 其特征在于， 所述 ESD保护结构包括直接连接 S0I 衬底体区的外延硅层； 外延硅层的两侧为侧氧隔离墙， 所述侧氧隔离墙 用以划分 ESD保护结构与本征有源结构； 外延硅层的顶部左右两端分别 为 ESD保护结构的源漏区； 外延硅层的顶部中心位置处向上生长有 ESD 保护结构的多晶硅栅； ESD保护结构的多晶硅栅与外延硅层之间夹有 ESD 保护结构的二氧化硅栅介质； ESD保护结构的多晶硅栅与 ESD保护结构的 二氧化硅栅介质的两侧设有侧氧隔离墙。
2. 一种用于绝缘体上硅技术的 M0S型 ESD保护结构， 其特征在于： 所述 ESD 保护结构包括直接连接 S0I衬底体区的外延硅层； 外延硅层的两侧为侧 氧隔离墙， 所述侧氧隔离墙用以划分 ESD保护结构与本征有源结构； 外 延硅层的顶部左右两端分别为 ESD保护结构的源漏区； 外延硅层的顶部 中心位置处向上生长有 ESD保护结构的多晶硅栅； ESD保护结构的多晶硅 栅与外延硅层之间夹有 ESD保护结构的二氧化硅栅介质； ESD保护结构的 多晶硅栅与 ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。
3. 根据权利要求 2所述的用于绝缘体上硅技术的 M0S型 ESD保护结构， 其 特征在于： 所述保护结构还包括 S0I衬底， 所述 S0I衬底由下到上分别 为 SO I衬底体区， SO I衬底隐埋氧化层， 顶层硅膜。
4. 根据权利要求 3所述的用于绝缘体上硅技术的 M0S型 ESD保护结构， 其 特征在于： 所述保护结构还包括本征 SOI M0S 结构， 所述本征 SOI M0S 结构通过侧氧隔离墙与所述 ESD保护结构分隔； 所述本征 SOI M0S结构 包括：
本征 SOI M0S结构的源漏区， 分别设于顶层硅膜顶部左右两端； 本征 SOI M0S结构的多晶硅栅， 生长于顶层硅膜的顶部中心位置处 上方； 本征 SOI MOS结构的二氧化硅栅介质， 夹于本征 SOI M0S结构的多 晶硅栅与顶层硅膜之间；
侧氧隔离墙， 生长于本征 SOI M0S 结构的多晶硅栅与本征 SOI M0S 结构的二氧化娃栅介质的两侧。
5. 根据权利要求 4所述的用于绝缘体上硅技术的 M0S型 ESD保护结构， 其 特征在于： 所述本征 SOI M0S 结构的顶层硅膜左侧连接侧氧隔离墙， 右 侧连接浅沟槽隔离墙。
6. 一种 ESD保护结构的制作方法， 其特征在于， 包括以下步骤：
步骤一， 由下到上依次生长 S0I衬底体区， S0I衬底隐埋氧化层， 顶层硅膜构成 S0I衬底；在 S0I衬底上热氧化生成一层二氧化硅緩冲层； 步骤二， 在二氧化硅緩冲层上沉积一层氮化硅层；
步骤三， 利用一道光刻工艺开口 ESD保护单元区域， 所述 ESD保护 单元区域从氮化硅层深入到 S0I衬底隐埋氧化层；
步骤四， 制作侧氧隔离墙， 用以划分 ESD保护单元和本征有源结构； 步骤五， 在 ESD保护单元区域利用快速退火化学气相淀积工艺选择 性生长外延硅；
步骤六， 釆用化学机械抛光使顶层硅膜表面平滑；
步骤七， 在外延硅上制作 ESD保护结构的多晶硅栅、 源区、 漏区。
7. 根据权利要求 6所述的 ESD保护结构的制作方法， 其特征在于， 所述侧 氧隔离墙的制作方法为： 首先在步骤三的基础上各向同性生长一层二氧 化硅； 然后各向异性刻蚀二氧化硅。
8. 一种用于绝缘体上硅技术的 M0S型 ESD保护结构的制作方法， 其特征在 于， 包括以下步骤： 步骤 A, 由下到上依次生长 SOI衬底体区， S0I衬底隐埋氧化层， 顶 层硅膜构成 S0I衬底； 在 S0I衬底上热氧化生成一层二氧化硅緩冲层； 步骤 B, 在二氧化硅緩冲层上沉积一层氮化硅层；
步骤 C , 利用一道光刻工艺开口 ESD保护单元区域， 所述 ESD保护 单元区域从氮化硅层深入到 S0I衬底隐埋氧化层；
步骤 D, 制作侧氧隔离墙， 用以划分 ESD保护单元和本征有源结构； 步骤 E, 在 ESD保护单元区域利用快速退火化学气相淀积工艺选择 性生长外延硅；
步骤 F, 釆用化学机械抛光使顶层硅膜表面平滑；
步骤 G, 在外延硅上制作 ESD保护结构的多晶硅栅、 源区、 漏区。
9. 根据权利要求 8所述的用于绝缘体上硅技术的 M0S型 ESD保护结构的制 作方法， 其特征在于， 所述侧氧隔离墙的制作方法为： 首先在步骤三的 基础上各向同性生长一层二氧化硅； 然后各向异性刻蚀二氧化硅。
10.根据权利要求 8所述的用于绝缘体上硅技术的 M0S型 ESD保护结构的制 作方法，其特征在于：所述方法还包括步骤 H,在顶层硅膜上制造本征 S0I M0S型器件的多晶硅栅、 源区、 漏区； 所述 ESD保护结构为 M0S型。
PCT/CN2010/075160 2009-12-17 2010-07-14 用于绝缘体上硅技术的mos型esd保护结构及其制作方法 WO2011072528A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/055,553 US20110221002A1 (en) 2009-12-17 2010-07-14 Mos-type esd protection device in soi and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN2009102013310A CN102104048B (zh) 2009-12-17 2009-12-17 用于绝缘体上硅技术的mos型esd保护结构及其制作方法
CN200910201331.0 2009-12-17

Publications (1)

Publication Number Publication Date
WO2011072528A1 true WO2011072528A1 (zh) 2011-06-23

Family

ID=44156706

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2010/075160 WO2011072528A1 (zh) 2009-12-17 2010-07-14 用于绝缘体上硅技术的mos型esd保护结构及其制作方法

Country Status (3)

Country Link
US (1) US20110221002A1 (zh)
CN (1) CN102104048B (zh)
WO (1) WO2011072528A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102915947B (zh) * 2012-10-09 2015-09-30 哈尔滨工程大学 一种用于有源像素传感器的绝缘体上硅结构形成方法
US9564436B2 (en) * 2013-11-18 2017-02-07 United Microelectronics Corp. Semiconductor device
CN104392992B (zh) * 2014-12-05 2017-04-19 中国科学院上海微系统与信息技术研究所 一种基于soi的硅控整流器esd保护器件结构
CN107039459A (zh) * 2016-02-03 2017-08-11 上海硅通半导体技术有限公司 Soi和体硅混合晶圆结构及其制备方法
CN107887447B (zh) * 2017-11-09 2021-01-19 中国电子科技集团公司第五十五研究所 一种mos型器件的制造方法
CN111326568A (zh) * 2020-03-10 2020-06-23 苏州晶界半导体有限公司 带保护环结构的氮化物器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
CN1964069A (zh) * 2006-11-15 2007-05-16 四川绵阳信益科技有限公司 多晶硅/体硅esd结构保护的垂直双扩散金属氧化物半导体功率器件
US7388255B2 (en) * 2005-11-14 2008-06-17 Denso Corporation Semiconductor device having separation region
CN101276788A (zh) * 2007-03-28 2008-10-01 中国科学院微电子研究所 一种改善绝缘体上硅电路静电放电防护性能的方法
CN101283452A (zh) * 2005-10-06 2008-10-08 Nxp股份有限公司 静电放电保护器件
CN101326638A (zh) * 2005-04-15 2008-12-17 德州仪器公司 用于静电放电保护的防护墙结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567631A (en) * 1995-11-13 1996-10-22 Taiwan Semiconductor Manufacturing Company Method of forming gate spacer to control the base width of a lateral bipolar junction transistor using SOI technology
US6541821B1 (en) * 2000-12-07 2003-04-01 Advanced Micro Devices, Inc. SOI device with source/drain extensions and adjacent shallow pockets
JP4996166B2 (ja) * 2006-08-09 2012-08-08 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
CN101326638A (zh) * 2005-04-15 2008-12-17 德州仪器公司 用于静电放电保护的防护墙结构
CN101283452A (zh) * 2005-10-06 2008-10-08 Nxp股份有限公司 静电放电保护器件
US7388255B2 (en) * 2005-11-14 2008-06-17 Denso Corporation Semiconductor device having separation region
CN1964069A (zh) * 2006-11-15 2007-05-16 四川绵阳信益科技有限公司 多晶硅/体硅esd结构保护的垂直双扩散金属氧化物半导体功率器件
CN101276788A (zh) * 2007-03-28 2008-10-01 中国科学院微电子研究所 一种改善绝缘体上硅电路静电放电防护性能的方法

Also Published As

Publication number Publication date
CN102104048A (zh) 2011-06-22
US20110221002A1 (en) 2011-09-15
CN102104048B (zh) 2012-05-30

Similar Documents

Publication Publication Date Title
TWI404145B (zh) 拉緊的絕緣層上覆矽層結構及其製備方法
KR101438291B1 (ko) 비-리세싱된 쉘로우 트렌치 아이솔레이션(ＳＴＩ) 상의 더미 게이트를 갖는 ＦｉｎＦＥＴ
TWI603444B (zh) 具有絕緣體下之互連件之絕緣體上半導體積體電路
JP4644577B2 (ja) 半導体装置および半導体装置の製造方法
JP6004888B2 (ja) エアギャップを備えるグラフェントランジスタ、それを備えるハイブリッドトランジスタ及びその製造方法
JP4029885B2 (ja) 半導体装置の製造方法
WO2011072528A1 (zh) 用于绝缘体上硅技术的mos型esd保护结构及其制作方法
JP2006148141A (ja) 自己整合ダブルゲートデバイス及びその形成方法
TWI480976B (zh) 在多層晶圓中之溝渠結構
TWI690025B (zh) 絕緣體上半導體基底、其形成方法以及積體電路
JP2007027232A (ja) 半導体装置及びその製造方法
JP2004140274A (ja) 半導体装置及びその製造方法
US10896958B2 (en) Silicon-on-insulator backside contacts
WO2011131028A1 (zh) 一种体区接触的soi晶体管结构及其制备方法
KR100296130B1 (ko) 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터 제조방법
JP4704416B2 (ja) Ｓｏｉ基板を用いた半導体装置及びその製造方法
US7374980B2 (en) Field effect transistor with thin gate electrode and method of fabricating same
WO2014059564A1 (zh) 半导体器件制造方法
US10680065B2 (en) Field-effect transistors with a grown silicon-germanium channel
US20140021554A1 (en) Source/drain-to-source/drain recessed strap and methods of manufacture of same
JP4696640B2 (ja) 半導体装置の製造方法
JP2005012087A (ja) 半導体装置
JP2007134548A (ja) 半導体装置および半導体装置の製造方法
JP4894245B2 (ja) 半導体装置の製造方法
JP2007194315A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 13055553

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10836965

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10836965

Country of ref document: EP

Kind code of ref document: A1