WO2011067872A1 - 発光素子およびその製造方法 - Google Patents

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iii
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福井孝志
冨岡克広
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国立大学法人北海道大学
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    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
    • H01S5/18344—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL] characterized by the mesa, e.g. dimensions or shape of the mesa
    • H01S5/1835—Non-circular mesa
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    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
    • H01S5/18361—Structure of the reflectors, e.g. hybrid mirrors
    • H01S5/18369—Structure of the reflectors, e.g. hybrid mirrors based on dielectric materials

Definitions

  • the present invention relates to a light emitting device having a nanowire made of a III-V compound semiconductor and a method for manufacturing the same.
  • Semiconductor light-emitting elements such as light-emitting diodes and semiconductor lasers generally have a configuration in which an n-type semiconductor and a p-type semiconductor are joined on a semiconductor substrate. Such a light-emitting element emits light by using light-emitting recombination of electron-hole pairs generated at a pn junction.
  • a III-V compound semiconductor is mainly used as a semiconductor material of the light emitting element. This is because the band gap (forbidden band width) of many III-V compound semiconductors is in the visible region of light. Another reason is that the quantum well structure including the pn junction of the III-V compound semiconductor can be easily produced by the progress of the crystal growth technology in recent years.
  • the first problem is low power consumption. Although the semiconductor light emitting element has a relatively longer light emission lifetime than a lighting device using a filament or a fluorescent tube, it has a problem that power consumption is large.
  • the second problem is high brightness. Since these two problems are contradictory, a conventional light emitting device having a planar pn junction cannot simultaneously solve these two problems. That is, in a conventional light emitting device having a planar pn junction, if the area of the pn junction is increased in order to increase luminance, power consumption and self-absorption increase, and effective light emission efficiency decreases. On the other hand, if the current injection amount is reduced, the luminance is lowered.
  • semiconductor nanowire structures such as semiconductor nanowires are attracting attention.
  • Semiconductor nanowires have a feature that a large aspect ratio between diameter and height causes small self-absorption, and most of the generated light is easily emitted to the outside. Therefore, the luminous efficiency can be greatly improved by using semiconductor nanowires. Further, since the semiconductor nanowire has a very small diameter, it is possible to realize luminescence recombination of electron-hole pairs with a small current injection. To date, various light-emitting elements using semiconductor nanowires have been proposed (see, for example, Patent Documents 1 to 6).
  • Patent Document 1 describes a method of manufacturing a light-emitting element by forming a pn junction in the growth direction (long axis direction) of a semiconductor nanowire.
  • nanowires are produced by the VLS method.
  • Patent Document 2 and Patent Document 3 describe a method for manufacturing a light-emitting element having a quantum well structure in a nanowire.
  • a pn junction is formed in the nanowire growth direction, and a nanolayer made of a semiconductor having a smaller band gap than the pn junction is inserted between the pn junctions to form a quantum well structure in the nanowire growth direction. is doing.
  • the emission intensity is enhanced by combining the crystal growth in the radial direction and utilizing the passivation effect on the semiconductor surface.
  • nanowires are produced by the VLS method.
  • Patent Documents 4 and 5 describe light-emitting elements having pin junctions in the growth direction of nanowires.
  • Patent Document 6 describes a method for manufacturing a light emitting element array having a red light emitting element, a green light emitting element, and a blue light emitting element by simultaneously forming a plurality of semiconductor nanowires having different compositions and band gaps on one substrate. ing. In this method, a plurality of semiconductor nanowires having different compositions and band gaps are simultaneously formed on the same substrate by utilizing the difference in diffusion length of each raw material on the insulating film during crystal growth.
  • the area of the pn junction (pin junction) is the same as the cross-sectional area in the radial direction of the nanowire and the resistance is large, so that high luminance and low power consumption are achieved. There was a problem that it was not fully realized.
  • the light-emitting elements of Patent Documents 1 to 4 have a problem in that high luminance and low power consumption cannot be sufficiently realized because a large number of nanowires cannot be arranged at high density.
  • the light-emitting elements of Patent Documents 1 to 3 in which nanowires are formed by the VLS method have a problem in that low power consumption cannot be sufficiently realized because a metal catalyst is mixed in the nanowires to increase resistance. It was.
  • the present invention has been made in view of such a point, and an object thereof is to provide a light emitting element that emits light with low power consumption and high luminance, and a method for manufacturing the light emitting element.
  • the inventor made 1) a nanowire made of a III-V compound semiconductor on the (111) plane of a group IV semiconductor substrate, 2) the nanowire has a core multishell structure, and 3) the side surface of the nanowire is a metal electrode.
  • the present inventors have found that the above-mentioned problems can be solved by coating, and have further studied to complete the present invention.
  • the first of the present invention relates to the following light emitting elements.
  • An IV group semiconductor substrate having a (111) plane and doped to a first conductivity type; an insulating layer covering the (111) plane of the group IV semiconductor substrate and having one or more openings
  • a second electrode connected to the side surface of the core multishell nanowire, wherein the core multishell nanowire is a III-V group of the first conductivity type
  • the light emitting device wherein a long axis of the central nanowire is perpendicular to a (111) plane of the group IV semiconductor substrate.
  • the III-V group compound semiconductor contained in the first barrier layer and the second barrier layer is a ternary compound semiconductor or a quaternary compound semiconductor; from the central nanowire side to the quantum well layer side
  • the composition of the group III element or group V element in the first barrier layer gradually changes from the central nanowire side toward the quantum well layer side so that the band gap gradually decreases toward the surface;
  • the composition of the group III element or group V element in the second barrier layer is such that the band gap gradually decreases from the capping layer side toward the quantum well layer side.
  • the ratio of the area of the side surface covered by the second electrode to the total area of the side surface of the core multishell nanowire is in the range of 10 to 100%.
  • the gap between the core multishell nanowires covered with the second electrode is filled with an insulator, a semi-insulating semiconductor, or a metal, according to any one of [1] to [5] Light emitting element.
  • the light emitting device according to any one of [1] to [5], wherein a gap between the core multishell nanowires covered with the second electrode is filled with a semi-insulating semiconductor or metal.
  • the III-V compound semiconductor included in the first barrier layer and the second barrier layer has a higher refractive index than the III-V compound semiconductor included in the quantum well layer; Includes a transparent insulating film; of the two end faces of the core multishell nanowire, an end face not in contact with the insulating film is exposed to an external atmosphere or covered with a transparent insulating film; Of the two end faces of the two coating films, the end face in contact with the insulating film forms an interface with the transparent insulating film included in the insulating film;
  • the light emitting device according to any one of [1] to [7], wherein an end surface not in contact with the insulating film forms an interface with an external atmosphere or a transparent insulating film covering the end surface of the core multishell nanowire.
  • the insulating film is divided into two or more regions; an opening is formed in each of the two or more regions of the insulating film; a distance between centers of the openings or the opening.
  • the second aspect of the present invention relates to the following method for producing a light emitting device.
  • a method for producing a light-emitting device having a group IV semiconductor substrate and one or more core multishell nanowires made of a group III-V compound semiconductor comprising: a group IV semiconductor substrate having a (111) plane; Providing a substrate that covers an (111) surface and includes an insulating film having one or more openings; and subjecting the substrate to low-temperature heat treatment to convert the (111) surface into a (111) 1 ⁇ 1 surface Supplying a group III material or a group V material to the substrate under a low temperature condition to convert the (111) plane into a (111) A plane or a (111) B plane; and the group IV Growing a central nanowire made of a group III-V compound semiconductor of a first conductivity type from the (111) plane of a semiconductor substrate through the opening; and III included in the central nanowire on a side surface of the central nanowire Forming a first barrier layer having a band
  • a III-V compound by alternately supplying a group V material and a group III material to the (111) 1 ⁇ 1 surface converted to the (111) A surface or the (111) B surface
  • the step of setting the (111) plane as a (111) 1 ⁇ 1 plane and the step of converting the (111) plane into the (111) A plane or the (111) B plane are sequentially performed. Alternatively, the production method according to any one of [10] to [12], which is performed simultaneously.
  • the insulating film is divided into two or more regions; an opening is formed in each of the two or more regions of the insulating film; The manufacturing method according to any one of [10] to [18], wherein the center-to-center distance or the size of the opening is different for each of the two or more regions.
  • a light emitting element that emits light with low power consumption and high luminance can be provided.
  • energy saving and reduction of environmental load can be realized by using the light emitting element of the present invention as an image display device or the like.
  • FIG. 2A is a schematic diagram showing a (111) 2 ⁇ 1 plane.
  • FIG. 2B is a schematic diagram showing a (111) 1 ⁇ 1 plane.
  • 3 is a cross-sectional view illustrating a structure of a light-emitting element according to Embodiment 1.
  • FIG. 4 is a cross-sectional view of a core multishell nanowire of the light-emitting element according to Embodiment 1.
  • FIG. 8A is a cross-sectional view illustrating a structure of the light-emitting element of Embodiment 2.
  • FIG. 8B is a cross-sectional view of the core multishell nanowire of the light-emitting element according to Embodiment 2.
  • 6 is a cross-sectional view illustrating a configuration of a light-emitting element according to Embodiment 3.
  • FIG. 11 is a schematic diagram illustrating a manufacturing process of the light-emitting element according to Embodiment 3.
  • FIG. 11A is a scanning electron micrograph of a silicon substrate on which core multishell nanowires are periodically arranged.
  • FIG. 11B is a schematic cross-sectional view showing the configuration of the core multishell nanowire.
  • FIG. 11C is a scanning electron micrograph showing a cross section of the core multishell nanowire.
  • FIG. 12A is a scanning electron micrograph of the element surface after exposing the tip of the core multishell nanowire.
  • FIG. 12B is a scanning electron micrograph of the element surface after the Cr / Au multilayer film is formed.
  • FIG. 12C is a scanning electron micrograph of the element surface after polishing the tip of the core multishell nanowire. It is a cross-sectional schematic diagram which shows the structure of the light emitting element produced in the Example.
  • the light-emitting device of the present invention has a group IV semiconductor substrate, an insulating film, a core multishell nanowire made of a III-V compound semiconductor, a first electrode, and a second electrode.
  • the nanowire is disposed on the (111) plane of the group IV semiconductor substrate, 2) the nanowire has a core multishell structure, and 3) the side surface of the nanowire is It is covered with a metal electrode (second electrode).
  • the group IV semiconductor substrate is a substrate having a (111) plane made of a group IV semiconductor such as silicon or gallium.
  • the group IV semiconductor substrate is doped to a first conductivity type (n-type or p-type).
  • Examples of the group IV semiconductor substrate include an n-type silicon (111) substrate and a p-type silicon (111) substrate.
  • the insulating film covers the (111) surface of the group IV semiconductor substrate and has one or more openings.
  • the insulating film functions as a mask pattern when a central nanorod (described later) is grown from the (111) plane of the group IV semiconductor substrate.
  • the material of the insulating film is not particularly limited as long as it can inhibit the growth of the central nanorod and is an insulator. Examples of the material of the insulating film include silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), and the like.
  • the insulating film may be a single layer or may be composed of two or more layers.
  • the thickness of the insulating film is not particularly limited as long as the insulating performance can be exhibited.
  • the film thickness of the insulating film is 20 nm, for example.
  • the insulating film has one or more openings.
  • the opening penetrates to the (111) plane of the group IV semiconductor substrate, and the (111) plane of the group IV semiconductor substrate is exposed in the opening.
  • the opening defines the growth position, thickness, and shape of the central nanorod when manufacturing the light emitting device of the present invention.
  • the shape of the opening is not particularly limited and can be arbitrarily determined. Examples of the shape of the opening include a triangle, a quadrangle, a hexagon, and a circle.
  • the diameter of the opening may be about 2 to 500 nm. When the number of openings is two or more, the distance between the centers of the openings may be about several tens of nm to several ⁇ m.
  • the core multishell nanowire is a structure made of a III-V compound semiconductor and having a diameter of 40 to 520 nm and a length of 100 nm to 100 ⁇ m.
  • the core multi-shell nanowire is on the insulating film (and the (111) plane of the IV group semiconductor substrate exposed in the opening), and its long axis is on the surface of the insulating film ((111) plane of the IV group semiconductor substrate). It is arranged to be vertical.
  • the end face on the substrate (insulating film) side is referred to as the “lower end face” and the opposite side
  • the end face is called “upper end face”.
  • the nanowires can be arranged perpendicular to the (111) plane, and the nanowires can be arranged at high density. it can. More than 1 billion core multi-shell nanowires can be arranged per 1 cm 2 of the surface of the group IV semiconductor substrate.
  • the light-emitting element of the present invention is characterized in that the nanowire has a core multishell structure. That is, the core multishell nanowire includes a central nanowire, a first barrier layer that covers a side surface of the central nanowire (a surface that does not intersect with the long axis direction center line), and a quantum well layer that covers the first barrier layer. And a second barrier layer covering the quantum well layer and a capping layer covering the second barrier layer. All the covering layers (first barrier layer, quantum well layer, second barrier layer, capping layer) cover the side surfaces of the central nanowire, but do not cover the two end surfaces of the central nanowire. All coating layers covering the central nanowire and its side surfaces form end faces at both ends of the core multishell nanowire.
  • the film thickness of the entire coating layer is not particularly limited, but may be about 20 to 300 nm.
  • the central nanowire and the first barrier layer are made of a III-V group compound semiconductor of the same first conductivity type (n-type or p-type) as the group IV semiconductor substrate.
  • the second barrier layer and the capping layer are made of a III-V group compound semiconductor of a second conductivity type (p-type or n-type) different from the first conductivity type. Therefore, in the core multishell nanowire, a pn junction (or pin junction) is formed in the radial direction, and a pn junction (pin junction) is formed on the entire side surface of the central nanowire.
  • the area (light emitting area) of the pn junction can be significantly increased as compared with the conventional light emitting element (4 to 10 times that of the light emitting element having a planar pn junction), and the luminance is increased. Can be realized.
  • the center nanowire and each coating layer will be described in more detail.
  • the central nanowire is made of a III-V group compound semiconductor having the same first conductivity type as the group IV semiconductor substrate, and extends upward from the (111) plane of the group IV semiconductor substrate through the opening of the insulating film.
  • the group III-V compound semiconductor constituting the central nanowire may be any of a binary compound semiconductor, a ternary compound semiconductor, a quaternary compound semiconductor, and a semiconductor composed of more elements. Examples of binary compound semiconductors include InAs, InP, GaAs, GaN, InSb, GaSb, and AlSb.
  • ternary compound semiconductors include AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, and AlInSb.
  • the quaternary compound semiconductor include InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb, and AlInGaPSb.
  • the diameter of the central nanowire may be about 2 to 500 nm.
  • the length of the central nanowire may be about 100 nm to 100 ⁇ m.
  • the first barrier layer covers the side surface of the central nanowire.
  • the first barrier layer is in contact with the insulating film, but is not in contact with the group IV semiconductor substrate.
  • the first barrier layer is made of a first-conductivity-type III-V compound semiconductor having a larger band gap than the III-V compound semiconductor constituting the central nanowire.
  • the first barrier layer functions as a barrier layer having a quantum well structure. Therefore, the group III-V compound semiconductor constituting the first barrier layer must have a larger band gap than the group III-V compound semiconductor constituting the quantum well layer. However, if band discontinuity is formed at the interface between the group III-V compound semiconductor constituting the first barrier layer and the group III-V compound semiconductor constituting the quantum well layer, the resistance of the light emitting element increases. End up.
  • the band gap of the III-V compound semiconductor constituting the first barrier layer is gradually reduced from the central nanowire side toward the quantum well layer side, and the first barrier is formed in the vicinity of the interface with the quantum well layer. It is preferable that the band gap of the III-V compound semiconductor constituting the layer and the band gap of the III-V compound semiconductor constituting the quantum well layer are equal. Thus, the resistance of the light emitting element can be reduced.
  • the group III-V compound semiconductor constituting the first barrier layer is particularly limited as long as the band gap is larger than the group III-V compound semiconductor constituting the central nanowire and the group III-V compound semiconductor constituting the quantum well layer. Any of a binary compound semiconductor, a ternary compound semiconductor, a quaternary compound semiconductor, and a semiconductor composed of more elements may be used. As described above, when the band gap of the group III-V compound semiconductor constituting the first barrier layer is gradually reduced from the central nanowire side toward the quantum well layer side, the III barrier layer constituting the first barrier layer is formed.
  • the -V group compound semiconductor is preferably either a ternary compound semiconductor or a quaternary compound semiconductor.
  • the III-V group constituting the first barrier layer by gradually changing the composition of the group III element or group V element in the ternary compound semiconductor or quaternary compound semiconductor from the central nanowire side to the quantum well layer side This is because the band gap of the compound semiconductor can be gradually reduced from the central nanowire side toward the quantum well layer side.
  • the first barrier layer is made of AlGaAs
  • the proportion of Al (group III element) is gradually increased by gradually increasing the proportion of Ga (group III element) from the central nanowire side to the quantum well layer side.
  • the band gap of AlGaAs can be gradually reduced from the central nanowire side to the quantum well layer side.
  • the proportion of P (Group V element) is gradually increased by gradually increasing the proportion of As (Group V element) from the central nanowire side to the quantum well layer side.
  • the InAsP band gap can be gradually reduced from the central nanowire side toward the quantum well layer side.
  • the thickness of the first barrier layer is not particularly limited as long as it is thicker than the thickness of the depletion layer formed at the pn junction interface, and may be, for example, 5 nm or more.
  • the quantum well layer covers the first barrier layer.
  • the quantum well layer is in contact with the insulating film, but not in contact with the group IV semiconductor substrate.
  • the quantum well layer is made of a group III-V compound semiconductor constituting the first barrier layer and a group III-V compound semiconductor having a smaller band gap than the group III-V compound semiconductor constituting the second barrier layer.
  • the group III-V compound semiconductor constituting the quantum well layer may be doped with the first conductivity type or the second conductivity type, or may be an intrinsic semiconductor.
  • the quantum well layer functions as a quantum well layer having a quantum well structure.
  • the film thickness of the quantum well layer may be about 1 to 50 nm.
  • the second barrier layer covers the quantum well layer.
  • the second barrier layer is in contact with the insulating film, but is not in contact with the group IV semiconductor substrate.
  • the second barrier layer is a group III-V compound semiconductor having the same composition as the group III-V compound semiconductor constituting the first barrier layer.
  • the group III-V compound semiconductor constituting the quantum well layer is doped to the second conductivity type. Similar to the first barrier layer, the second barrier layer functions as a barrier layer having a quantum well structure.
  • the group III-V compound semiconductor constituting the second barrier layer has a band gap larger than that of the group III-V compound semiconductor constituting the quantum well layer, similarly to the group III-V compound semiconductor constituting the first barrier layer. Is big.
  • the band gap of the III-V group compound semiconductor constituting the second barrier layer is gradually reduced from the capping layer side to the quantum well layer side, and the second barrier is formed in the vicinity of the interface with the quantum well layer. It is preferable that the band gap of the III-V compound semiconductor constituting the layer and the band gap of the III-V compound semiconductor constituting the quantum well layer are equal. Thus, the resistance of the light emitting element can be reduced.
  • the composition of the group III element or group V element in the ternary compound semiconductor or the quaternary compound semiconductor is gradually changed from the capping layer side to the quantum well layer side, whereby the second The band gap of the III-V compound semiconductor constituting the barrier layer can be gradually reduced from the capping layer side to the quantum well layer side.
  • the film thickness of the second barrier layer may be about 5 to 100 nm, for example.
  • the capping layer covers the second barrier layer.
  • the capping layer is in contact with the insulating film, but is not in contact with the group IV semiconductor substrate.
  • the capping layer includes a layer made of a III-V group compound semiconductor of the same second conductivity type as the second barrier layer, and facilitates the formation of an ohmic connection with the second electrode.
  • the capping layer is a layer made of a III-V group compound semiconductor of the second conductivity type or a layer made of a group III-V compound semiconductor of the second conductivity type and the second conductivity type and having a high impurity concentration. It is a laminate with a layer made of a III-V compound semiconductor.
  • the thickness of the capping layer may be about 5 to 10 nm.
  • the first electrode is connected to the group IV semiconductor substrate so as not to contact the core multishell nanowire.
  • the first electrode is disposed on the back surface of the group IV semiconductor substrate.
  • the material of the first electrode is not particularly limited as long as it is a metal that can be ohmic-connected to the group IV semiconductor substrate.
  • the first electrode when the substrate is made of an n-type IV group semiconductor, the first electrode may be a Ti / Au multilayer film, a Ti / Al multilayer film, or the like.
  • the first electrode may be a Cr / Au multilayer film, an AuZn alloy film, or the like.
  • the film thickness of the first electrode is not particularly limited and may be about 1 to 1000 nm.
  • the second electrode covers the side surface of the core multishell nanowire and is connected to the capping layer of the core multishell nanowire. Since the second electrode covers the side surface of the core multishell nanowire, current can be efficiently injected into the pn junction formed on the side surface of the central nanowire. Thereby, low power consumption is realized. Further, since the second electrode reflects light on the side surface of the core multishell nanowire, the light generated in the core multishell nanowire can be confined in the core multishell nanowire. The light confined in the core multishell nanowire is efficiently emitted to the outside from the upper end face of the core multishell nanowire. Thereby, high luminance is realized.
  • the ratio of the area covered by the second electrode to the total area of the side surface of the core multishell nanowire is preferably in the range of 10 to 100% from the viewpoint of achieving both low power consumption and high brightness, and 20 to 100 % Is more preferable, and a range of 50 to 100% is particularly preferable.
  • a region of the side surface of the core multishell nanowire that is not covered with the second electrode is preferably covered with a dielectric film.
  • the dielectric film include a SiO 2 film and an Al 2 O 3 film.
  • the material of the second electrode is not particularly limited as long as it is a metal that can be ohmic-connected to the capping layer.
  • the second electrode when the capping layer is made of an n-type III-V group compound semiconductor, the second electrode may be a Ti / Au multilayer film, a Ti / Al multilayer film, or the like.
  • the capping layer is made of a p-type III-V compound semiconductor, the second electrode may be a Cr / Au multilayer film, an AuZn alloy film, or the like.
  • the thickness of the second electrode is not particularly limited, and may be about 1 to 1000 nm.
  • the gap between the core multishell nanowires covered with the second electrode is preferably filled with an insulator, a semi-insulating semiconductor, or a metal.
  • an insulator By filling the space between the core multishell nanowires with these materials, the strength of the entire light emitting element can be improved.
  • the core multishell nanowires by filling the gaps between the core multishell nanowires with an insulator or a semi-insulating semiconductor, the core multishell nanowires can be electrically separated reliably and the reliability of the light emitting element can be improved.
  • the insulator include an insulating resin such as a BCB resin. These materials are not particularly limited as long as they are solid, but transparent materials are preferable from the viewpoint of efficiently extracting light generated in the core multishell nanowire.
  • the gap between the core multishell nanowires covered with the second electrode is made of a semi-insulating semiconductor or metal having a higher thermal conductivity than the insulating resin. It is preferable that it is filled.
  • the thermal conductivity of BCB resin which is an insulating resin
  • the thermal conductivity of Si which is a semi-insulating semiconductor
  • the thermal conductivity of GaAs is 55 W / m ⁇ K.
  • the types of semi-insulating semiconductor and metal are not particularly limited, but those having high thermal conductivity are preferable.
  • Examples of semi-insulating semiconductors having high thermal conductivity include the aforementioned III-V group compound semiconductors in addition to Si and Ge.
  • Examples of metals with high thermal conductivity include silver, copper, gold and the like.
  • the nanowire is disposed on the (111) plane of the group IV semiconductor substrate, 2) the nanowire has a core multishell structure, and 3) the side surface of the nanowire is a metal electrode (second electrode). Electrode).
  • the nanowire is disposed on the (111) plane of the group IV semiconductor substrate, the nanowire is oriented in a direction perpendicular to the surface of the substrate. Therefore, in the light-emitting element of the present invention, nanowires serving as light-emitting units can be arranged at a high density (1 billion lines / cm 2 or more), and the luminance of the entire light-emitting element can be improved.
  • the nanowire has a core multi-shell structure, the area of the pn junction is large. Therefore, in the light emitting device of the present invention, the light emitting area per unit area of the substrate can be increased, and the luminance of the entire light emitting device can be improved.
  • the light emitting device of the present invention since the side surface of the nanowire is covered with the metal electrode (second electrode), current can be efficiently injected over the entire surface of the pn junction. Therefore, in the light emitting element of the present invention, low power consumption can be realized. Moreover, since the side surface of nanowire is coat
  • the light emitting device of the present invention can achieve both high luminance and low power consumption, which could not be realized by conventional semiconductor light emitting devices.
  • the light-emitting element of the present invention can also operate as a laser oscillator (see Examples).
  • a laser oscillator In order to operate the light emitting device of the present invention as a laser oscillator, it is necessary to repeatedly reflect light in the long axis direction of the nanowire in the quantum well layer.
  • the interface between the lower end face of the quantum well layer and the insulating film covering the substrate is preferably a “III-V compound semiconductor / total reflection insulating film”. That is, it is preferable that the outermost layer of the insulating film in contact with the lower end face of the quantum well layer is a total reflection insulating film.
  • the interface including the upper end face of the quantum well layer is preferably “III-V compound semiconductor / air” or “III-V compound semiconductor / partial reflection insulating film”.
  • the upper end face of the core multishell nanowire is directly exposed to the external atmosphere or covered with a partially reflective insulating film.
  • a partially reflective insulating film By doing so, light can be reciprocated between the upper end face and the lower end face in the quantum well layer, and the amplified light can be extracted from the upper end face of the core multishell nanowire.
  • the material of the total reflection insulating film and the partial reflection insulating film is made of an insulator having optical transparency (transparent or translucent) and having a refractive index smaller than that of the group III-V compound semiconductor constituting the second barrier layer. preferable.
  • Examples of the material of the total reflection insulating film and the partial reflection insulating film include SiO 2 , SiN, Al 2 O 3 and the like.
  • the light emitting device of the present invention can be operated as a laser oscillator.
  • the light emitting device of the present invention can not only achieve both high luminance and low power consumption, but can also operate as a laser oscillator.
  • the light emitting device of the present invention can be manufactured by any method as long as the effects of the present invention are not impaired.
  • the light emitting device of the present invention can be manufactured by the manufacturing method of the present invention described below.
  • the manufacturing method of the light emitting device of the present invention includes 1) a first step of preparing a substrate, 2) a second step of forming a core multishell nanowire, and 3) a first step. A third step of forming an electrode and a second electrode;
  • a substrate including an IV group semiconductor substrate having a (111) plane and an insulating film covering the (111) plane is prepared.
  • the type of group IV semiconductor substrate is not particularly limited as long as it has a (111) plane, and is, for example, an n-type silicon (111) substrate or a p-type silicon (111) substrate.
  • the (111) plane of the group IV semiconductor substrate is covered with an insulating film having an opening.
  • the material of the insulating film covering the (111) plane is not particularly limited as long as it can inhibit the growth of the central nanorod and is an insulator. Examples of the material of the insulating film include SiO 2 , SiN, Al 2 O 3 and the like.
  • the thickness of the insulating film covering the (111) plane is not particularly limited, but may be about 20 nm, for example.
  • the silicon oxide film can be formed, for example, by thermally oxidizing a silicon substrate. Of course, the insulating film may be formed by an ordinary thin film forming method such as sputtering.
  • One or more openings are formed in the insulating film covering the (111) surface of the group IV semiconductor substrate.
  • the opening can be formed by using a fine pattern processing technique such as electron beam lithography, photolithography, or nanoimprint lithography.
  • the (111) plane of the group IV semiconductor substrate is exposed to the outside through the opening.
  • the shape of the opening is not particularly limited and can be arbitrarily determined. Examples of the shape of the opening include a triangle, a quadrangle, a hexagon, and a circle.
  • the diameter of the opening may be about 2 to 500 nm. If the diameter of the opening is too large, a large number of dislocations or defects may be formed at the bonding interface between the (111) plane of the group IV semiconductor substrate and the central nanowire. When the number of openings is two or more, the distance between the centers of the openings may be about several tens of nm to several ⁇ m.
  • a natural oxide film is formed on the surface of the group IV semiconductor substrate.
  • the natural oxide film is preferably removed because it inhibits the growth of the central nanowire. Therefore, it is preferable to remove the natural oxide film formed on the surface of the IV semiconductor substrate by providing an opening in the insulating film covering the (111) surface of the IV semiconductor substrate and then performing high-temperature heat treatment.
  • the high-temperature heat treatment may be performed at about 900 ° C. in an inert gas atmosphere such as hydrogen gas, nitrogen gas, or argon gas.
  • the (111) plane after the high temperature heat treatment has a 1 ⁇ 1 structure.
  • an irregular atomic arrangement is formed on the substrate surface as shown in the classification (compound semiconductor growth temperature range) shown in FIG.
  • the substrate surface is restored to the 1 ⁇ 1 structure again. Therefore, in the manufacturing method of the present invention, the substrate temperature is once lowered to a low temperature (about 400 ° C.) after the high temperature heat treatment.
  • low temperature refers to a temperature lower than the temperature required for growing compound semiconductor nanowires.
  • the (111) 2 ⁇ 1 plane of the group IV semiconductor substrate can be converted to a (111) 1 ⁇ 1 plane.
  • the “(111) 2 ⁇ 1 plane” refers to a plane in which the minimum unit constituting the atomic arrangement is 2 atomic intervals ⁇ 1 atomic interval, as shown in FIG. 2A.
  • “(111) 1 ⁇ 1 plane” means a plane in which the minimum unit constituting the atomic arrangement is 1 atomic interval ⁇ 1 atomic interval, as shown in FIG. 2B.
  • the (111) 1 ⁇ 1 plane of the group IV semiconductor substrate is converted into a (111) A plane or a (111) B plane by a group III element or a group V element.
  • the “(111) A plane” refers to a plane on which a group III element is arranged.
  • the “(111) B surface” refers to a surface on which a group V element is arranged.
  • the III-V group compound semiconductor can be easily grown from that plane.
  • the (111) A plane or (111) B plane of the III-V group compound semiconductor has a (111) 2 ⁇ 2 plane, that is, a structure in which the minimum unit is a period of 2 atomic intervals ⁇ 2 atomic intervals. Therefore, when a group III element or a group V element is arranged on the surface of a group IV semiconductor substrate with a minimum unit smaller than 2 atom intervals ⁇ 2 atom intervals, a group III-V compound semiconductor is likely to grow on the surface. .
  • the stable structure of the (111) plane that is likely to occur by heat-treating the silicon substrate is reported to be the (111) 7 ⁇ 7 plane (Surf. Sci. Vol.164, (1985), p.367). -392).
  • the minimum unit is an array period of 7 atomic intervals ⁇ 7 atomic intervals. This minimum unit is larger than the minimum unit of the arrangement period in the crystal structure of the III-V compound semiconductor. Therefore, the III-V compound semiconductor is difficult to grow on the surface.
  • the low-temperature heat treatment for changing the (111) 2 ⁇ 1 surface of the group IV semiconductor substrate to the (111) 1 ⁇ 1 surface may be performed at a temperature of about 350 to 450 ° C. (for example, about 400 ° C.).
  • the low-temperature heat treatment is preferably performed in an atmosphere of an inert gas such as hydrogen gas, nitrogen gas, argon gas, or helium gas.
  • the (111) 2 ⁇ 1 surface of the group IV semiconductor substrate is converted into a (111) 1 ⁇ 1 surface by low-temperature heat treatment, and a group III material or a group V material is supplied to the surface of the IV semiconductor substrate. Or it converts into (111) B surface.
  • the group III raw material is preferably a gas containing boron, aluminum, gallium, indium or titanium (which may be an organometallic compound).
  • the group III raw material is, for example, an organic alkyl metal compound such as trimethylgallium or trimethylindium.
  • the group V raw material is preferably a gas containing nitrogen, phosphorus, arsenic, antimony or bismuth (which may be an organometallic compound).
  • the group V raw material is, for example, arsenic hydride (arsine; AsH 3 ).
  • the supply of the group III material or the group V material is preferably performed at 400 to 500 ° C.
  • the step of converting the surface of the group IV semiconductor substrate into the (111) A plane or the (111) B plane may be performed after the step of converting the surface of the group IV semiconductor substrate into the (111) 1 ⁇ 1 plane.
  • the group IV semiconductor substrate is heat-treated at a high temperature (for example, 900 ° C.) to remove the natural oxide film, oxygen atoms are removed from the (111) plane.
  • a high temperature for example, 900 ° C.
  • oxygen atoms are removed from the (111) plane.
  • the (111) 1 ⁇ 1 plane is formed in a state where oxygen atoms are removed, a portion where bonds between group IV elements are broken is formed.
  • the (111) plane after the high temperature heat treatment has a 1 ⁇ 1 structure, and when the temperature is lowered as it is, atomic arrays with various irregular periods are formed on the surface. Further, by lowering the temperature to about 400 ° C., the (111) plane is restored to a 1 ⁇ 1 structure.
  • the recovered 1 ⁇ 1 structure is thermodynamically unstable, and when a group III element or group V element is supplied to this state, the group III element or group V element is converted to an outermost group IV atom (for example, a silicon atom).
  • the surface is adsorbed so as to replace (), and the (111) A surface or (111) B surface is formed. Therefore, the (111) A surface or the (111) B surface can be formed relatively easily.
  • core multishell nanowires are formed on an insulating film. More specifically, a central nanowire is grown from the (111) plane of the group IV semiconductor substrate exposed through the opening, and then a plurality of coating layers are formed on the side surfaces of the central nanowire. At this time, it is preferable to form a III-V compound semiconductor thin film on the (111) plane of the IV group semiconductor substrate by the alternating source supply modulation method before growing the central nanowire.
  • a source gas containing a group III element and a source gas containing a group V element are alternately provided on a group IV semiconductor substrate (hereinafter referred to as an “alternate source supply modulation method”) and exposed through the opening of the insulating film (111)
  • a thin film of a III-V compound semiconductor is formed on the A plane or the (111) B plane.
  • the thin film formation by this alternate material supply modulation method is preferably performed at a temperature lower than the temperature necessary for growing the central nanowire.
  • thin film formation by the alternating material supply modulation method may be performed at about 400 ° C. or while the temperature is increased from 400 ° C.
  • the (111) A plane is formed on the group IV semiconductor substrate, first, a source gas containing a group III element is supplied, and then a source gas containing a group V element is supplied. Further, a source gas containing a group III element and a source gas containing a group V element are alternately and repeatedly supplied.
  • the (111) B surface is formed on the group IV semiconductor substrate, first, a source gas containing a group V element is supplied, and then a source gas containing a group III element is supplied. Further, a source gas containing a group V element and a source gas containing a group III element are alternately and repeatedly supplied.
  • the supply time of the source gas containing the group V element and the supply time of the source gas containing the group III element may be about several seconds each. Further, it is preferable to provide an interval of several seconds between the supply of the source gas containing the group V element and the supply of the source gas containing the group III element.
  • the source gas containing the group V element and the source gas containing the group III element may be alternately supplied until the thin film of the group III-V compound semiconductor has a desired thickness. By repeatedly supplying the gas several times, a thin film of a III-V compound semiconductor is formed.
  • the substrate temperature is raised to grow the semiconductor nanowires.
  • the group III elements and group IV elements adsorbed on the substrate are separated by heat. To prevent that.
  • a central nanowire made of the III-V compound semiconductor is grown from the surface of the group IV semiconductor substrate through the opening of the insulating film.
  • the growth of the central nanowire is performed by, for example, a metal organic chemical vapor phase epitaxy method (hereinafter also referred to as “MOVPE method”) or a molecular beam epitaxy method (hereinafter also referred to as “MBE method”).
  • MOVPE method metal organic chemical vapor phase epitaxy method
  • MBE method molecular beam epitaxy method
  • the growth of the central nanowire is performed by the MOVPE method.
  • the growth of the central nanowire is inhibited by the insulating film.
  • Formation of semiconductor nanowires by the MOVPE method can be performed using a normal MOVPE apparatus. That is, a source gas containing a group III element and a source gas containing a group V element may be provided at a predetermined temperature and under reduced pressure.
  • a source gas containing a group III element and a source gas containing a group V element may be provided at a predetermined temperature and under reduced pressure.
  • a gas containing trimethylindium and arsenic hydride may be provided at about 540 ° C.
  • a gas containing trimethylgallium and arsenic hydride may be provided at about 750 ° C.
  • the central nanowire made of a III-V compound semiconductor can be formed on the (111) plane of the group IV semiconductor substrate so that the major axis is perpendicular to the (111) plane.
  • the junction interface between the central nanowire thus formed and the (111) plane of the group IV semiconductor substrate is basically dislocation-free and defect-free.
  • the central nanowire is doped to a first conductivity type (n-type or p-type).
  • the central nanowire can be doped with an n-type dopant or a p-type dopant by supplying a doping gas or a doping organic metal while the central nanowire is formed by the MOVPE method.
  • an n-type central nanowire can be formed by simultaneously supplying a gas containing a group IV atom or an organic metal material and a central nanowire material by the MOVPE method.
  • a p-type central nanowire can be formed by simultaneously supplying a gas or organometallic material containing a group VI atom and a material of the central nanowire.
  • the doping gas and the kind of the doping organic metal are not particularly limited as long as they contain C, Si, Ge, Sn, O, S, Se, or Te when doping to n-type; There is no particular limitation as long as it contains C, Zn, or Te.
  • an n-type central nanowire can be formed by implanting ions of group IV atoms into the central nanowire by an ion implantation method.
  • a p-type central nanowire can be formed by implanting ions consisting of group VI atoms into the central nanowire.
  • the carrier concentration is not particularly limited, and may be about 1 ⁇ 10 16 to 5 ⁇ 10 20 cm ⁇ 3 .
  • a coating layer is formed on the side surface of the central nanowire. More specifically, a first barrier layer is formed on the side surface of the central nanowire, and then a quantum well layer, a second barrier layer, and a capping layer are stacked in this order on the first barrier layer.
  • the coating layer is formed by, for example, a metal organic chemical vapor phase epitaxy method (hereinafter also referred to as “MOVPE method”), a molecular beam epitaxy method (hereinafter also referred to as “MBE method”), or the like. From the viewpoint of reducing work steps, the method for forming the coating layer is preferably the same as the method for producing the central nanowire.
  • MOVPE method metal organic chemical vapor phase epitaxy method
  • MBE method molecular beam epitaxy method
  • the substrate temperature may be lowered by about 50 to 200 ° C. from the temperature at which the central nanowire is grown. Thereby, the growth rate on the side surface of the nanorod becomes larger than the growth rate in the length direction of the nanorod, and lateral growth in which a coating layer is formed on the side surface of the central nanowire can be realized.
  • the growth in the vertical direction does not have to be completely inhibited, and when the coating layer is formed so as to cover the upper end surface of the central nanowire, the end surfaces of the central nanowire and each coating layer are not removed by mechanical polishing or the like. Expose it.
  • the type of source gas supplied in the process of forming the coating layer may be switched.
  • the type of source gas supplied in the process of forming the coating layer may be switched.
  • trimethylaluminum gas, trimethylgallium gas, and arsenic hydride gas are supplied at 750 ° C.
  • AlGaAs is grown by supplying trimethylgallium gas and arsenic hydride gas at 700 ° C .; then, trimethylaluminum gas, trimethylgallium gas and arsenic hydride gas are supplied and AlGaAs is grown at 750 ° C. Then, trimethylgallium gas and arsenic hydride gas may be supplied to grow GaAs at 750 ° C. Further, in the first barrier layer and the second barrier layer, in order to gradually change the composition of the group III element or the group V element in the ternary compound semiconductor or the quaternary compound semiconductor, the group III element or the group V element What is necessary is just to change the composition of source gas with time.
  • the first barrier layer, the second barrier layer, and the capping layer are doped to a first conductivity type (n-type or p-type) or a second conductivity type (p-type or n-type).
  • the quantum well layer may or may not be doped to a first conductivity type (n-type or p-type) or a second conductivity type (p-type or n-type).
  • An n-type coating layer can be formed by simultaneously supplying a gas or organometallic material containing a group IV atom and a coating layer material by the MOVPE method.
  • a p-type coating layer can be formed by simultaneously supplying a gas or an organometallic material containing a group VI atom and the coating layer material.
  • the doping gas and the kind of the doping organic metal are not particularly limited as long as they contain C, Si, Ge, Sn, O, S, Se, or Te when doping to n-type; There is no particular limitation as long as it contains C, Zn, or Te.
  • the carrier concentration is not particularly limited, and may be about 1 ⁇ 10 16 to 5 ⁇ 10 20 cm ⁇ 3 .
  • the first electrode may be formed on the group IV semiconductor substrate so as not to contact the core multishell nanowire.
  • the method for forming the first electrode on the group IV semiconductor substrate is not particularly limited. For example, using a photolithography method, mask the regions other than the electrode formation planned site with a resist film, deposit metal such as gold, platinum, titanium, chromium, aluminum, palladium, molybdenum, and remove the resist film (lift-off) do it. Alternatively, after depositing chromium, titanium, or the like, gold may be further deposited to form an electrode having a two-layer structure.
  • the second electrode may be formed on the side surface (capping layer) of the core multishell nanowire so as not to contact the group IV semiconductor substrate.
  • the method for forming the second electrode on the side surface of the core multishell nanowire is not particularly limited.
  • a core multishell nanowire when embedding a core multishell nanowire in an insulator or semi-insulating semiconductor, 1) the surface of the core multishell nanowire is covered with a dielectric film having a predetermined thickness, and 2) the dielectric film is covered. Embedded core multi-shell nanowires in an insulator or semi-insulating semiconductor, 3) the tip of core multi-shell nanowires covered with a dielectric film by removing a part of the insulator or semi-insulating semiconductor 4) The dielectric film covering the core multishell nanowire is removed to form a void between the core multishell nanowire and the insulator or semi-insulating semiconductor, and 5) the void formed in 4).
  • a second electrode may be formed by depositing a metal (see Embodiments 1 and 3).
  • the core of the core multishell nanowire is covered with a metal capable of forming an ohmic electrode, and 2) a core covered with a metal capable of forming an ohmic electrode.
  • the multishell nanowire may be embedded in the same or different metal from the metal that can form the ohmic electrode.
  • a metal that can form an ohmic electrode that covers the side surface of the core multishell nanowire functions as the second electrode.
  • the strength of the entire light-emitting element can be improved by filling the gaps between the core multishell nanowires with an insulator, a semi-insulating semiconductor, or a metal.
  • an insulator e.g., a silicon-oxide-semiconductor
  • a semi-insulating semiconductor or metal e.g., silicon-semiconductor
  • the method for embedding the core multishell nanowire in an insulator, semi-insulating semiconductor, or metal is not particularly limited.
  • the surface of the core multishell nanowire may be coated with a dielectric film, and then the resin composition may be applied on the group IV semiconductor substrate.
  • a layer made of a semi-insulating semiconductor is cored on the side of the core multi-shell nanowire in the same manner as the method of forming a coating layer on the side of the central nano-wire. What is necessary is just to make it grow in the radial direction of a multishell nanowire.
  • the substrate temperature may be lowered by about 50 to 200 ° C. from the temperature at which the central nanowire is grown.
  • the substrate temperature may be lowered by about 50 to 200 ° C. from the temperature at which the central nanowire is grown.
  • the substrate temperature may be lowered by about 50 to 200 ° C. from the temperature at which the central nanowire is grown.
  • the core multishell nanowire in Si or Ge after coating the surface of the core multishell nanowire with a dielectric film, for example, supplying silane gas or germanium hydride gas at 300 to 500 ° C.
  • Ge may be grown in the radial direction.
  • the III-V compound semiconductor when embedding the core multishell nanowire in the III-V compound semiconductor, the III-V compound semiconductor can be grown in the radial direction under the same conditions as when the coating layer is formed on the side surface of the central nanowire. That's fine.
  • the metal when embedding the core multishell nanowire in a metal, the metal may be deposited in the gap between the core multishell
  • the second electrode covers the core multishell nanowire by adjusting the degree (area) of removing the dielectric film.
  • the area can be adjusted. For example, when the dielectric film that covers the upper 80% of the core multishell nanowire is removed from the dielectric film that covers the core multishell nanowire, the second electrode is formed on the upper 80% of the core multishell nanowire. The part will be covered. In this case, the lower 20% portion of the core multishell nanowire remains covered with the dielectric film.
  • the upper end surface of the core multishell nanowire (particularly, the upper end surface of the quantum well layer) is not covered with a metal film (light shielding material), and the second electrode is made of the core multishell nanowire. It is necessary to be connected only to the side surface (fourth coating film). Therefore, when the upper end surface of the core multishell nanowire is covered with the metal film when forming the second electrode, it is preferable to expose the end surface of the core multishell nanowire by mechanical polishing or the like.
  • the light emitting element of the present invention can be manufactured by the above procedure.
  • the core multishell nanowires can be oriented in a direction perpendicular to the surface of the substrate, and therefore the core multishell nanowires are arranged at a high density (1 billion wires / cm 2 or more). be able to. Moreover, since the manufacturing method of the light emitting element of the present invention forms the central nanowire without using a metal catalyst, the core multishell nanowire can be formed with a high-quality crystal structure without being affected by metal contamination.
  • the method for manufacturing a light emitting device of the present invention includes 1) a first step of preparing a substrate, 2) a second step of forming a core multishell nanowire, and 3) a first electrode and a second.
  • a third step of forming a second electrode when the distance between the centers of the openings of the insulating film and / or the size of the openings is changed in the first step, the composition of the central nanowire and each coating layer and the film of each coating layer are changed in the second step. The thickness changes (the reason will be described later).
  • the composition (band gap) and film thickness of the first barrier layer, quantum well layer, and second barrier layer change, the emission wavelength of the light emitting element changes. Accordingly, by dividing the insulating film into two or more regions in one substrate and changing the distance between the centers of the openings and / or the size of the openings for each region, the emission wavelength of the light emitting element can be changed for each region. Can do.
  • a substrate including a group IV semiconductor substrate having a (111) plane and an insulating film covering the (111) plane is prepared.
  • the insulating film is divided into two or more regions.
  • Change the size (diameter) of the opening in order to change the composition of the core multi-shell nanowire (central nanowire and each coating layer) and the thickness of each coating layer for each region of the insulating film, Change the size (diameter) of the opening.
  • a core multishell nanowire is formed on the insulating film. More specifically, the central nanowire is grown from the (111) plane of the group IV semiconductor substrate exposed through the opening, and then each coating layer is formed on the side surface of the central nanowire.
  • the central nanowire and each coating layer are formed by, for example, the MOVPE method or the MBE method. Preferably, the central nanowire and each coating layer are formed by the MOVPE method.
  • the formation of semiconductor nanowires by the MOVPE method may be performed by providing a source gas containing a group III element and a source gas containing a group V element under a predetermined temperature and reduced pressure. For example, when an InGaAs layer is formed, a gas containing trimethylindium, trimethylgallium, and arsenic hydride may be provided.
  • gases containing trimethylindium, trimethylgallium and arsenic hydride When gases containing trimethylindium, trimethylgallium and arsenic hydride are supplied, these gases undergo a thermal decomposition reaction in the vicinity of the substrate surface, and the decomposed elements (In, Ga and As) are formed in the insulating film at the opening of the insulating film. Move around the surface and gather. Crystal growth does not occur in the region covered with the insulating film, and crystal growth occurs in a portion where the semiconductor crystal is exposed in the opening. Since the substrate is heated on the surface of the insulating film, the elements and the source gas adhering to the surface are dispersed from the substrate surface into the gas phase after a certain time.
  • the surface movement distance of In on the surface of the insulating film is longer than the surface movement distance of Ga, among elements attached at positions away from the opening, In reaches the opening more than Ga.
  • the In ratio is large and the InGaAs layer is thin.
  • the distance between the centers of the openings is small, the surface movement distance of In and the surface movement distance of Ga are longer than the distance between the centers of the openings, the Ga ratio is large, and the InGaAs layer is thick. This principle also holds true when growing other group III-V compound semiconductors.
  • the composition of the central nanowire and each coating layer and the respective coatings for each region in the second step can be changed.
  • the first electrode and the second electrode are formed.
  • the insulating film on the substrate is divided into two or more regions, the distance between the centers of the openings formed in the insulating film and / or the size varies from region to region, and the composition of the core multishell nanowires also varies. Different light-emitting elements (including laser oscillators) can be manufactured for each region.
  • a plurality of laser oscillators having different emission wavelengths can be simultaneously manufactured on the same substrate.
  • Embodiment 1 In Embodiment Mode 1, an example of a light-emitting element of the present invention having an n-type silicon (111) substrate is shown.
  • FIG. 3 is a cross-sectional view showing the configuration of the light-emitting element of the first embodiment.
  • 4 is a cross-sectional view (a cross-sectional view parallel to the substrate surface) of the core multishell nanowire of the light-emitting element according to Embodiment 1.
  • FIG. 3 is a cross-sectional view showing the configuration of the light-emitting element of the first embodiment.
  • 4 is a cross-sectional view (a cross-sectional view parallel to the substrate surface) of the core multishell nanowire of the light-emitting element according to Embodiment 1.
  • the light-emitting element 100 of Embodiment 1 includes an n-type silicon substrate 110, an insulating film 120, a core multishell nanowire 130, an insulating resin 140, a first electrode 150, a second electrode 160, A dielectric film 170 is provided. As shown in FIGS.
  • the core multishell nanowire 130 includes a central nanowire 131 made of an n-type III-V compound semiconductor, a first barrier layer 132 made of an n-type III-V compound semiconductor, i It includes a quantum well layer 133 made of a type III-V group compound semiconductor, a second barrier layer 134 made of a p-type group III-V compound semiconductor, and a capping layer 135 made of a p-type group III-V compound semiconductor.
  • the light emitting device 100 emits light from the lower end side of the core multishell nanowire 130 toward the upper end side (in the direction of the white arrow in FIG. 3).
  • the n-type silicon substrate 110 is an n-type doped silicon (111) substrate.
  • the insulating film 120 is an insulating film that covers the surface ((111) surface) on which the core multishell nanowire 130 is disposed of the n-type silicon substrate 110.
  • the insulating film 120 is a SiO 2 film having a thickness of 20 nm, for example. Since the n-type silicon substrate 110 and the central nanowire 131 are in direct contact, the insulating film 120 does not exist at the interface.
  • the core multishell nanowire 130 is a core multishell nanowire made of a III-V compound semiconductor.
  • the central nanowire 131 is made of an n-type III-V group compound semiconductor (for example, n-type GaAs), and its major axis is substantially perpendicular to the (111) plane on the (111) plane of the n-type silicon substrate 110. It is arranged to be.
  • the first barrier layer 132 is made of an n-type group III-V compound semiconductor (for example, n-type AlGaAs) and covers the side surface of the central nanowire 131.
  • the quantum well layer 133 is made of an i-type III-V group compound semiconductor (for example, i-type GaAs) and covers the first barrier layer 132.
  • the second barrier layer 134 is made of a p-type III-V compound semiconductor (for example, p-type AlGaAs) and covers the quantum well layer 133.
  • the capping layer 135 is made of a p-type group III-V compound semiconductor (for example, p-type GaAs) and covers the second barrier layer 134.
  • the first barrier layer 132, the quantum well layer 133, the second barrier layer 134, and the capping layer 135 cover only the side surface of the central nanowire 131, and do not cover the end surface of the central nanowire 131. Therefore, the upper end faces of the central nanowire 131, the first barrier layer 132, the quantum well layer 133, the second barrier layer 134, and the capping layer 135 are all exposed to the ambient atmosphere.
  • the insulating resin 140 is disposed on the n-type silicon substrate 110 (insulating film 120) so as to fill the gaps between the core multishell nanowires 130, and electrically separates the core multishell nanowires 130.
  • the insulating resin 140 is not in direct contact with the core multishell nanowire 130, and the second electrode 160 or the dielectric film 170 is disposed between the insulating resin 140 and the core multishell nanowire 130.
  • the material of the insulating resin 140 is not particularly limited as long as it is an insulating resin, but a transparent insulating resin is preferable. This is to efficiently extract light generated in the core multishell nanowire 130.
  • the first electrode 150 is disposed on the n-type silicon substrate 110 and is connected to the n-type silicon substrate 110.
  • the first electrode 150 is preferably ohmically connected to the n-type silicon substrate 110.
  • the first electrode 150 is, for example, a Ti / Au multilayer film or a Ti / Al multilayer film.
  • the second electrode 160 is disposed between the insulating resin 140 and the core multishell nanowire 130 and on the insulating resin 140.
  • the second electrode 160 covers a part (upper part) of the side surface of the core multishell nanowire 130 and is connected to the side surface (capping layer 135) of the core multishell nanowire 130.
  • the second electrode 160 is preferably ohmically connected to the side surface (capping layer 135) of the core multishell nanowire 130.
  • the second electrode 160 is, for example, a Cr / Au multilayer film or an AuZn alloy film.
  • the dielectric film 170 includes a part of the side surface of the core multishell nanowire 130 (a lower part not covered with the second electrode) and a part of the insulating film 120 (a part where the core multishell nanowire 130 is not disposed). ).
  • the dielectric film 170 is, for example, a laminated film of a 15 nm thick Al 2 O 3 film and a 50 nm thick SiO 2 film, or a 50 nm thick SiO 2 film.
  • the light emitting device 100 of the first embodiment light is generated at the pn junction formed on the entire side surface of the central nanowire 131. Since the generated light is reflected by the second electrode 160, it is emitted to the outside from the upper end face instead of the side face of the core multishell nanowire 130 (white arrow in FIG. 3).
  • the light-emitting element 100 of Embodiment 1 can also operate as a laser oscillator.
  • the quantum well layer 133 is formed so that the upper end face (A in FIG. 3) and the lower end face (B in FIG. 3) of the quantum well layer 133 can function as a resonator mirror. It is preferable to select a material for the group V compound semiconductor and the insulating film 120. By doing so, light is repeatedly reflected between the upper end face (A in FIG. 3) and the lower end face (B in FIG. 3) of the quantum well layer 133 to amplify the light. Can do.
  • FIG. 5 is a schematic diagram showing a process of forming the core multishell nanowire 130.
  • FIG. 6 is a perspective view of the substrate after the core multishell nanowire 130 is formed.
  • FIG. 7 is a schematic diagram showing a process of forming the first electrode 150 and the second electrode 160. In FIG. 7, the coating layers 132 to 135 of the core multishell nanowire 130 are omitted.
  • an n-type silicon substrate 110 is prepared. On this n-type silicon substrate 110, an insulating film 120 made of SiO 2 and having a thickness of 20 nm is formed by a thermal oxidation method. Next, as shown in FIG. 5B, an opening is formed in the insulating film 120 on the n-type silicon substrate 110 by using a photolithography method or the like. Next, as shown in FIG. 5C, the central nanowire 131 is grown from the (111) plane of the n-type silicon substrate 110 exposed through the opening by MOVPE.
  • the central nanowire 131 is grown, it is preferable to form a III-V group compound semiconductor thin film on the (111) plane of the n-type silicon substrate 110 by the alternating source supply modulation method.
  • the first barrier layer 132, the quantum well layer 133, the second barrier layer 134, and the capping layer 135 are formed on the side surface of the central nanowire 131.
  • the core multishell nanowire 130 can be formed on the n-type silicon substrate 110 as shown in FIG.
  • the periphery of the core multishell nanowire 130 is covered with a dielectric film 170.
  • a dielectric film 170 For example, an Al 2 O 3 film having a thickness of 15 nm may be formed by an ALD method, and then an SiO 2 film having a thickness of 50 nm may be formed by a sputtering method.
  • the reason why the Al 2 O 3 film is formed by the ALD method is to prevent the core multishell nanowire 130 from being damaged when forming the SiO 2 film. Therefore, if damage to the core multishell nanowire 130 can be prevented, only the SiO 2 film may be formed by plasma CVD or the like without forming the Al 2 O 3 film.
  • the dielectric film 170 protects the core multishell nanowire 130 during gas etching (see FIG. 7D), and also forms a gap for forming the second electrode 160 between the core multishell nanowire 130 and the insulating resin 140. (See FIG. 7E).
  • the core multishell nanowire 130 covered with the dielectric film 170 is embedded in the insulating resin 140.
  • the insulating resin 140 is partially removed by gas etching or the like to expose the tip portion of the core multishell nanowire 130.
  • the dielectric film 170 around the core multishell nanowire 130 is selectively removed by wet etching or the like to expose the upper end surface and side surfaces of the core multishell nanowire 130. By adjusting the etching time, the exposed area of the side surface of the core multishell nanowire 130 can be arbitrarily adjusted.
  • a second electrode 160 is formed by depositing metal in the gap between the core multishell nanowire 130 and the insulating resin 140. In order to achieve ohmic connection, it is preferable to perform annealing after the second electrode 160 is formed.
  • the metal deposited on the top of the core multishell nanowire 130 is mechanically polished together with the core multishell nanowire 130 to expose the upper end face of the core multishell nanowire 130. Accordingly, the second electrode 160 covers only the side surface of the core multishell nanowire 130.
  • metal is deposited on the back surface of the n-type silicon substrate 110 to form the first electrode 150.
  • the light emitting element 100 of Embodiment 1 can be manufactured by the above procedure.
  • nanowires are arranged on the (111) plane of the group IV semiconductor substrate, 2) the nanowires have a core multishell structure, and 3) the side surfaces of the nanowires are metal electrodes ( Since it is covered with the second electrode), it is possible to achieve both high luminance and low power consumption, which could not be realized with conventional semiconductor light emitting devices.
  • Embodiment 2 In Embodiment Mode 2, an example of a light-emitting element of the present invention having a p-type silicon (111) substrate is shown.
  • FIG. 8A is a cross-sectional view illustrating a configuration of the light-emitting element according to Embodiment 2.
  • FIG. 8B is a cross-sectional view (a cross-sectional view parallel to the substrate surface) of the core multishell nanowire of the light-emitting element according to Embodiment 2.
  • the same components as those of the light-emitting element of Embodiment 1 are denoted by the same reference numerals, and description of overlapping portions is omitted.
  • the light-emitting element 200 of Embodiment 2 includes a p-type silicon substrate 210, an insulating film 120, a core multishell nanowire 220, an insulating resin 140, a first electrode 230, a second electrode 240, A dielectric film 170 is provided. As shown in FIGS.
  • the core multishell nanowire 220 includes a central nanowire 221 made of a p-type III-V compound semiconductor, a first barrier layer 222 made of a p-type III-V compound semiconductor, i A quantum well layer 223 made of a type III-V compound semiconductor, a second barrier layer 224 made of an n-type group III-V compound semiconductor, and a capping layer 225 made of an n-type group III-V compound semiconductor are included.
  • the p-type silicon substrate 210 is a p-type doped silicon (111) substrate.
  • the core multishell nanowire 220 is a core multishell nanowire made of a III-V compound semiconductor.
  • the core multishell nanowire 220 of the light emitting device 200 of the second embodiment is the same as the core multishell nanowire of the light emitting device of the first embodiment except that the conductivity types of the constituent elements are opposite. That is, the central nanowire 221 is made of a p-type III-V group compound semiconductor (for example, p-type GaAs).
  • the first barrier layer 222 is made of a p-type III-V group compound semiconductor (for example, p-type AlGaAs).
  • the quantum well layer 223 is made of an i-type III-V group compound semiconductor (for example, i-type GaAs).
  • the second barrier layer 224 is made of an n-type III-V group compound semiconductor (for example, n-type AlGaAs).
  • the capping layer 225 is made of an n-type III-V group compound semiconductor (for example, n-type GaAs).
  • the first electrode 230 is disposed on the p-type silicon substrate 210 and is connected to the p-type silicon substrate 210.
  • the first electrode 230 is preferably ohmically connected to the p-type silicon substrate 210.
  • the first electrode 230 is, for example, a Cr / Au multilayer film or an AuZn alloy film.
  • the second electrode 240 is disposed between the insulating resin 140 and the core multishell nanowire 220 and on the insulating resin 140.
  • the second electrode 240 covers a part of the side surface of the core multishell nanowire 220 and is connected to the side surface (capping layer 225) of the core multishell nanowire 220.
  • the second electrode 240 is preferably ohmically connected to the side surface (capping layer 225) of the core multishell nanowire 220.
  • the second electrode 240 is, for example, a Ti / Au multilayer film or a Ti / Al multilayer film.
  • the light-emitting element 200 of Embodiment 2 can be manufactured in the same procedure as the light-emitting element 100 of Embodiment 1.
  • the light-emitting element of Embodiment 2 can achieve both high luminance and low power consumption in the same manner as the light-emitting element of Embodiment 1.
  • Embodiment 3 shows an example of the light-emitting element of the present invention in which the gap between core multishell nanowires is filled with a semi-insulating semiconductor.
  • FIG. 9 is a cross-sectional view showing the configuration of the light-emitting element of the third embodiment.
  • the same components as those of the light-emitting element of Embodiment 1 are denoted by the same reference numerals, and description of overlapping portions is omitted.
  • the light-emitting element 300 of Embodiment 3 includes an n-type silicon substrate 110, an insulating film 120, a core multishell nanowire 130, a semi-insulating semiconductor 310, a first electrode 150, and a second electrode. 160 and a dielectric film 170. As shown in FIG. 9, the light-emitting element 300 of Embodiment 3 includes an n-type silicon substrate 110, an insulating film 120, a core multishell nanowire 130, a semi-insulating semiconductor 310, a first electrode 150, and a second electrode. 160 and a dielectric film 170. As shown in FIG.
  • the core multishell nanowire 130 includes a central nanowire 131 made of an n-type III-V compound semiconductor, a first barrier layer 132 made of an n-type III-V compound semiconductor, an i-type III- A quantum well layer 133 made of a group V compound semiconductor, a second barrier layer 134 made of a p-type III-V group compound semiconductor, and a capping layer 135 made of a p-type group III-V compound semiconductor are included.
  • the semi-insulating semiconductor 310 is disposed on the n-type silicon substrate 110 (insulating film 120) so as to fill the gaps between the core multishell nanowires 130, and electrically isolates the core multishell nanowires 130. .
  • the semi-insulating semiconductor 310 is not in direct contact with the core multishell nanowire 130, and the second electrode 160 or the dielectric film 170 is disposed between the semi-insulating semiconductor 310 and the core multishell nanowire 130.
  • Examples of the semi-insulating semiconductor 310 include undoped Si or Ge, undoped III-V compound semiconductor, and the like.
  • the semi-insulating semiconductor 310 is grown in the radial direction as shown in FIGS. 10B and 10C. Thereby, the space between the core multishell nanowires 130 is filled with the semi-insulating semiconductor 310.
  • the semi-insulating semiconductor 310 is partially removed by gas etching or the like to expose the tip portion of the core multishell nanowire 130.
  • the dielectric film 170 around the core multishell nanowire 130 is selectively removed by wet etching or the like to expose the upper end surface and side surfaces of the core multishell nanowire 130. By adjusting the etching time, the exposed area of the side surface of the core multishell nanowire 130 can be arbitrarily adjusted.
  • a second electrode 160 is formed by depositing a metal in the gap between the core multishell nanowire 130 and the semi-insulating semiconductor 310. In order to achieve ohmic connection, it is preferable to perform annealing after the second electrode 160 is formed.
  • the metal deposited on the top of the core multishell nanowire 130 is mechanically polished together with the core multishell nanowire 130 to expose the upper end face of the core multishell nanowire 130. Accordingly, the second electrode 160 covers only the side surface of the core multishell nanowire 130.
  • metal is deposited on the back surface of the n-type silicon substrate 110 to form the first electrode 150.
  • the light-emitting element 300 of Embodiment 3 can be manufactured.
  • the light-emitting element of Embodiment 3 can achieve both high luminance and low power consumption, similarly to the light-emitting element of Embodiment 1.
  • the light-emitting element of Embodiment 3 has excellent heat dissipation, it is possible to suppress deterioration in light-emitting characteristics and deterioration of the light-emitting element due to Joule heat.
  • Example 1 Production of Light-Emitting Element (1) Preparation of Substrate An n-type silicon (111) substrate was thermally oxidized to form a 20 nm-thickness SiO 2 film (insulating film) on the surface (see FIG. 5A). Openings were periodically formed in the SiO 2 film by electron beam lithography and wet chemical etching to expose the (111) plane of the silicon substrate (see FIG. 5B). The shape of the opening was hexagonal, and the diameter of the opening was 100 nm. The distance between the centers of the openings was 400 nm.
  • a GaAs thin film was formed on the surface of the silicon substrate in the opening by the alternating source supply modulation method.
  • trimethylgallium gas and arsenic hydride gas were alternately supplied. Specifically, while raising the temperature of the silicon substrate from 400 ° C. to 750 ° C., the trimethylgallium gas is supplied for 2 seconds, the hydrogen gas interval is 1 second, the arsenic hydride gas is supplied for 2 seconds, and the hydrogen gas is supplied. The interval was repeated 30 times over 3 minutes, with a 1 second combination as one cycle.
  • the partial pressure of trimethylindium was 1.0 ⁇ 10 ⁇ 6 atm, and the partial pressure of arsenic hydride was 2.5 ⁇ 10 ⁇ 4 atm.
  • an n-type GaAs nanowire (center nanowire) was grown from the silicon substrate surface through the opening (see FIG. 5C).
  • the temperature of the silicon substrate was set to 750 ° C.
  • trimethylgallium gas, arsenic hydride gas and monosilane gas were supplied together with hydrogen gas to grow GaAs nanowires having a diameter of 100 nm from the silicon substrate surface through the opening.
  • the partial pressure of trimethylgallium was 2.5 ⁇ 10 ⁇ 6 atm
  • the partial pressure of arsenic hydride was 1.0 ⁇ 10 ⁇ 4 atm.
  • the carrier concentration of the n-type GaAs nanowires was set to 7 ⁇ 10 17 to 2.0 ⁇ 10 18 cm ⁇ 3 .
  • an n-type AlGaAs layer (first barrier layer), a p-type GaAs layer (quantum well layer), and a p-type AlGaAs layer (second barrier) are formed around (mainly the side surfaces) of the n-type GaAs nanowire (center nanowire).
  • Layer) and a p-type GaAs layer were formed in this order (see FIG. 5D).
  • the temperature of the silicon substrate is set to 700 ° C., and trimethylaluminum gas, trimethylgallium gas, arsenic hydride gas, and monosilane gas are supplied together with hydrogen gas, and the film thickness of 22 nm is formed on the side surface of the n-type GaAs nanowire (center nanowire) An n-type AlGaAs layer (first barrier layer) was formed.
  • trimethylgallium gas, arsenic hydride gas and dimethylzinc are supplied together with hydrogen gas to form a p-type GaAs layer (quantum well layer) having a thickness of 3 nm on the n-type AlGaAs layer (first barrier layer). did.
  • trimethylaluminum gas, trimethylgallium gas, arsenic hydride gas, and dimethylzinc are supplied together with hydrogen gas, and a p-type AlGaAs layer (second barrier) having a thickness of 22 nm is formed on the p-type GaAs layer (quantum well layer). Layer).
  • trimethylgallium gas, arsenic hydride gas and dimethylzinc were supplied together with hydrogen gas to form a p-type GaAs layer (capping layer) having a thickness of 10 nm on the p-type AlGaAs layer (second barrier layer). .
  • the partial pressure of trimethylaluminum was 7.5 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium was 8.2 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm.
  • the carrier concentration of the n-type AlGaAs layer is 7 ⁇ 10 17 to 2.0 ⁇ 10 18 cm ⁇ 3, and the carrier concentration of the p-type GaAs layer (quantum well layer) is 4.8 ⁇ and 10 18 cm -3, the carrier concentration of the p-type AlGaAs layer (second barrier layer), and 4.8 ⁇ 10 18 cm -3, the carrier concentration of the p-type GaAs layer (capping layer), 4.8 ⁇ 10 18 cm -3 .
  • a core multishell nanowire having a length of 3 ⁇ m was formed on the surface of the silicon substrate.
  • the density of the core multishell nanowire on the silicon substrate is 1 billion wires / cm 2 or more.
  • the long axis of the core multishell nanowire was perpendicular to the surface of the silicon substrate.
  • FIG. 11A is a scanning electron micrograph (perspective image) of a silicon substrate on which core multishell nanowires are periodically arranged.
  • FIG. 11B is a schematic cross-sectional view showing the configuration of the core multishell nanowire. As shown in FIG. 11B, the n-type GaAs nanowire (center nanowire) 431 grows from the (111) plane of the n-type silicon substrate 410 through the opening of the SiO 2 film (insulating film) 420.
  • FIG. 11C is a scanning electron micrograph showing a cross section of the core multishell nanowire (the AA ′ line in FIG. 11B). From the photograph of FIG. 11C, it can be seen that the core multishell structure shown in FIG. 11B is formed.
  • a dielectric film was formed on a silicon substrate on which a core multishell nanowire was formed (see FIG. 7B). Specifically, an Al 2 O 3 film having a thickness of 15 nm was formed by an ALD method, and then an SiO 2 film having a thickness of 50 nm was formed by a sputtering method.
  • FIG. 12A is a scanning electron micrograph (perspective image) of the element surface after exposing the tip of the core multishell nanowire.
  • the dielectric film on the upper part of the core multishell nanowire and part of the side surface (upper part) was selectively removed by wet etching (see FIG. 7E).
  • ammonium silicon substrate: hydrogen peroxide was etched by dipping for 2 seconds in ultrapure water mixed solution.
  • FIG. 12B is a scanning electron micrograph (perspective image) of the element surface after the Cr / Au multilayer film is formed.
  • FIG. 12C is a scanning electron micrograph (perspective image) of the element surface after polishing the tip of the core multishell nanowire.
  • FIG. 13 is a schematic cross-sectional view illustrating the structure of the manufactured light-emitting element.
  • the p-type GaAs layer (quantum well layer) 433 forms an interface with the SiO 2 film 420 at the lower end face and forms an interface with the external atmosphere (air) at the upper end face.
  • a dielectric film 470, an insulating resin 440, and a Cr / Au multilayer film (second electrode) 460 are formed on the SiO 2 film 420.
  • the Cr / Au multilayer film (second electrode) 460 is connected to the side surface (p-type GaAs layer (capping layer) 435) of the core multishell nanowire 430.
  • the Ti / Au multilayer film or the Ti / Al multilayer film (first electrode) 450 is connected to the n-type silicon substrate 410.
  • FIG. 14 is a graph showing a current-voltage curve of the manufactured light-emitting element.
  • the interior drawing is converted to a semilogarithmic graph.
  • a light emitting device in which the length of the core multishell nanowire is 3 ⁇ m and the side surface of the upper 2 ⁇ m portion is covered with the second electrode is used. From these graphs, it can be seen that the manufactured light-emitting element functions as a pn junction diode having a rising voltage of 1.4V.
  • FIG. 15 is a graph showing a current injection emission spectrum of the manufactured light emitting device (room temperature; direct current drive).
  • a shows an emission spectrum when the injection current is 0.50 mA ( ⁇ 30).
  • b shows an emission spectrum when the injection current is 0.65 mA ( ⁇ 20).
  • c shows an emission spectrum when the injection current is 1.30 mA ( ⁇ 3.0).
  • d shows the emission spectrum when the injection current is 1.84 mA ( ⁇ 1.5).
  • e represents an emission spectrum when the injection current is 4.00 mA.
  • f shows the photoluminescence spectrum of this structure at room temperature. From this graph, the light emission threshold is 0.5 mA (current density: 3.2 A / cm 2 ), and it can be seen that the manufactured light-emitting element emits light with a current smaller than that of a commercially available GaAs LED.
  • FIG. 16 is a graph showing a laser oscillation spectrum of the manufactured light emitting element (room temperature; direct current drive).
  • a light-emitting element in which the length of the III-V compound semiconductor nanowire was 5 ⁇ m and the side surface of the upper 3 ⁇ m portion was covered with the second electrode was used.
  • the light emission threshold at this time was 0.3 mA (current density 5 A / cm 2 ).
  • the injection voltage during laser oscillation was 46 mA (current density 750 A / cm 2 ). From this result, it can be seen that the manufactured light-emitting element can also function as a laser oscillator.
  • FIG. 17 is a graph showing the relationship between the depth of the void around the core multishell nanowire formed by wet etching (the length of the portion covered with the second electrode) and the threshold current of the light emitting element ( Room temperature; DC current drive).
  • the length of the core multi shell nanowire using a light-emitting element 5 [mu] m From this graph, the depth of the air gap deeper, as the contact area of the second electrode is large, it can be seen that light emission at a low current.
  • Example 2 In Example 1, an example in which a light-emitting element in which a gap between core multishell nanowires was filled with an insulating resin (BCB resin) was shown.
  • Example 2 shows an example in which a light-emitting element in which a gap between core multishell nanowires is filled with a semi-insulating semiconductor (GaAs) is shown.
  • a core multishell nanowire was produced on an n-type silicon (111) substrate in the same procedure as in Example 1 (see FIG. 11).
  • a dielectric film was formed on a silicon substrate on which a core multishell nanowire was formed (see FIG. 10A). Specifically, an Al 2 O 3 film having a thickness of 15 nm was formed by an ALD method, and then an SiO 2 film having a thickness of 50 nm was formed by a sputtering method.
  • FIG. 10B to 10C a semi-insulating GaAs layer was formed around (mainly the side surface) of the core multi-shell nanowire covered with the dielectric film, and the core multi-shell nanowire was embedded in the semi-insulating GaAs (FIGS. 10B to 10C). reference).
  • the temperature of the silicon substrate is set to 700 ° C.
  • trimethylgallium gas and arsenic hydride gas are supplied together with hydrogen gas, and a GaAs layer is formed on the SiO 2 film (dielectric film) on the side surface of the core multishell nanowire.
  • the partial pressure of trimethylgallium was 8.2 ⁇ 10 ⁇ 7 atm, and the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm.
  • FIG. 18 is a scanning electron micrograph of the device surface after the semi-insulating GaAs layer is formed around the core multishell nanowire (mainly the side surface).
  • the dielectric film on the upper part and part of the side surface (upper part) of the core multishell nanowire was selectively removed by wet etching (see FIG. 10E). Specifically, etching was performed by immersing the silicon substrate in a mixed aqueous solution of ammonium: hydrogen peroxide: ultra pure water for 2 seconds.
  • a Cr / Au multilayer film having a film thickness of 150 nm was formed as a second electrode on the surface where the core multishell nanowire was exposed (see FIG. 10F).
  • a metal vapor deposition device having a sample rotation mechanism was used so that the metal efficiently enters the gap between the core multishell nanowire and the semi-insulating GaAs.
  • annealing was performed in a nitrogen atmosphere at 400 ° C. for 5 minutes.
  • the tip portion of the core multishell nanowire was mechanically polished together with the Cr / Au multilayer film to expose the upper end face of the core multishell nanowire.
  • a 100 nm-thick Ti / Au multilayer film or Ti / Al multilayer film was formed as a first electrode on the back surface of the silicon substrate (the surface on which the core multishell nanowire was not formed) (see FIG. 10H).
  • FIG. 18 is a scanning electron micrograph of the element surface after the semi-insulating GaAs layer is formed around the core multishell nanowire (mainly the side surface). From this photograph, it can be seen that in the light emitting device of Example 2, the gap between the core multishell nanowires is filled with a semi-insulating semiconductor (GaAs).
  • GaAs semi-insulating semiconductor
  • Light-emitting element of the present invention are useful for example as the semiconductor light emitting element to be utilized such as an image display device and lighting equipment. Further, by using the light-emitting device of the present invention, it is also possible to replace the signal transmission between LSI chips optical wiring.

Abstract

本発明は、低消費電力かつ高輝度に発光する発光素子に関する。本発明の発光素子は、IV族半導体基板と、前記IV族半導体基板上に配置された２以上のコアマルチシェルナノワイヤと、前記IV族半導体基板に接続された第１の電極と、前記コアマルチシェルナノワイヤの側面を被覆し、かつ前記コアマルチシェルナノワイヤの側面に接続された第２の電極とを有する。コアマルチシェルナノワイヤは、第１の導電型のIII－Ｖ族化合物半導体からなる中心ナノワイヤと、前記第１の導電型のIII－Ｖ族化合物半導体からなる第１のバリア層と、III－Ｖ族化合物半導体からなる量子井戸層と、第２の導電型のIII－Ｖ族化合物半導体からなる第２のバリア層と、第２の導電型のIII－Ｖ族化合物半導体からなるキャッピング層とを有する。

Description

発光素子およびその製造方法
　本発明は、III－Ｖ族化合物半導体からなるナノワイヤを有する発光素子およびその製造方法に関する。
　発光ダイオードや半導体レーザーなどの半導体発光素子は、一般的に半導体基板上でｎ型半導体とｐ型半導体とを接合した構成を有する。このような発光素子は、ｐｎ接合で生じる電子－正孔対の発光性再結合を利用して発光している。発光素子の半導体材料としては、III－Ｖ族化合物半導体が主に使用されている。これは、多くのIII－Ｖ族化合物半導体のバンドギャップ（禁制帯幅）が光の可視領域にあるためである。また、近年の結晶成長技術の進展により、III－Ｖ族化合物半導体のｐｎ接合を含む量子井戸構造を容易に作製できるようになったことも原因の一つである。
　近年の半導体発光素子の解決すべき課題は二つある。一つ目の課題は、低消費電力化である。半導体発光素子は、フィラメントや蛍光管を用いた照明機器よりも発光寿命が比較的長いが、消費電力が大きいという問題を有している。二つ目の課題は、高輝度化である。これら二つの課題は相反するため、従来の平面型ｐｎ接合を有する発光素子では、これらの二つの課題を同時に解決することはできなかった。すなわち、従来の平面型ｐｎ接合を有する発光素子では、輝度を高めるためにｐｎ接合の面積を大きくすると、消費電力および自己吸収が増大してしまい、実効的な発光効率が減少してしまう。一方、電流の注入量を低減させると、輝度が低下してしまう。
　これら二つの課題を同時に克服できる構造として、半導体ナノワイヤなどの半導体ナノ細線構造が注目されている。半導体ナノワイヤは、直径と高さのアスペクト比が大きいため、自己吸収が小さく、生成された光の多くが外部に放出されやすいという特徴を有する。したがって、半導体ナノワイヤを用いることで、発光効率を大幅に向上させることができる。また、半導体ナノワイヤは、その直径が非常に小さいため、少ない電流注入で電子－正孔対の発光再結合を実現することができる。現在までに、半導体ナノワイヤを利用した様々な発光素子が提案されている（例えば、特許文献１～６参照）。
　特許文献１には、半導体ナノワイヤの成長方向（長軸方向）にｐｎ接合を形成して、発光素子を製造する方法が記載されている。特許文献１の方法では、ＶＬＳ法でナノワイヤを作製している。
　特許文献２および特許文献３には、ナノワイヤ内に量子井戸構造を有する発光素子の製造方法が記載されている。これらの方法では、ナノワイヤの成長方向にｐｎ接合を形成するとともに、ｐｎ接合の間にｐｎ接合よりもバンドギャップの小さな半導体からなるナノ層を挿入して、ナノワイヤの成長方向に量子井戸構造を形成している。また、特許文献３の方法では、動径方向の結晶成長を組み合わせて半導体表面のパッシベーション効果を利用することで発光強度を強めている。特許文献２，３の方法では、ＶＬＳ法でナノワイヤを作製している。
　特許文献４および特許文献５には、ナノワイヤの成長方向にｐｉｎ接合を有する発光素子が記載されている。
　特許文献６には、１の基板上に互いに組成およびバンドギャップの異なる複数の半導体ナノワイヤを同時に形成し、赤色発光素子、緑色発光素子および青色発光素子を有する発光素子アレーを製造する方法が記載されている。この方法では、結晶成長させる際の絶縁膜上における各原料の拡散長の違いを利用して、同一の基板上に互いに組成およびバンドギャップの異なる複数の半導体ナノワイヤを同時に形成している。
米国特許出願公開第２００５／００６６７３号 国際公開第２００４／０８８７５５号パンフレット 国際公開第２００８／０７９０７９号パンフレット 特開２００９－１２９９４１号公報 特開２００９－１４７１４０号公報 特開２００９－０４９２０９号公報
　しかしながら、特許文献１～６の発光素子には、ｐｎ接合（ｐｉｎ接合）の面積がナノワイヤの動径方向の断面積と同一であり、かつ抵抗が大きいため、高輝度化および低消費電力化を十分に実現できていないという問題があった。また、特許文献１～４の発光素子には、多数のナノワイヤを高密度に配列することができないため、高輝度化および低消費電力化を十分に実現できていないという問題もあった。さらに、ナノワイヤをＶＬＳ法で形成する特許文献１～３の発光素子には、ナノワイヤ内に金属触媒が混入して抵抗が大きくなるため、低消費電力化を十分に実現できていないという問題もあった。
　本発明は、かかる点に鑑みてなされたものであり、低消費電力かつ高輝度に発光する発光素子およびその製造方法を提供することを目的とする。
　本発明者は、１）IV族半導体基板の（１１１）面にIII－Ｖ族化合物半導体からなるナノワイヤを作製し、２）ナノワイヤをコアマルチシェル構造とし、かつ３）ナノワイヤの側面を金属電極で被覆することで上記課題を解決しうることを見出し、さらに検討を加えて本発明を完成させた。
　すなわち、本発明の第一は、以下の発光素子に関する。
　［１］（１１１）面を有し、第１の導電型にドープされたIV族半導体基板と；前記IV族半導体基板の（１１１）面を被覆し、１または２以上の開口部を有する絶縁膜と；前記絶縁膜上に配置され、III－Ｖ族化合物半導体からなる１または２以上のコアマルチシェルナノワイヤと；前記IV族半導体基板に接続された第１の電極と；前記コアマルチシェルナノワイヤの側面を被覆し、かつ前記コアマルチシェルナノワイヤの側面に接続された第２の電極と；を有する発光素子であって：前記コアマルチシェルナノワイヤは、前記第１の導電型のIII－Ｖ族化合物半導体からなり、前記IV族半導体基板の（１１１）面から前記開口部を通って上方に延伸する、中心ナノワイヤと；前記中心ナノワイヤに含まれるIII－Ｖ族化合物半導体よりもバンドギャップが大きく、かつ前記第１の導電型のIII－Ｖ族化合物半導体からなり、前記絶縁膜上において前記中心ナノワイヤの側面を被覆する第１のバリア層と；前記第１のバリア層に含まれるIII－Ｖ族化合物半導体よりもバンドギャップが小さいIII－Ｖ族化合物半導体からなり、第１のバリア層を被覆する量子井戸層と；前記第１のバリア層に含まれるIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体であり、かつ前記第１の導電型と異なる第２の導電型のIII－Ｖ族化合物半導体からなり、前記量子井戸層を被覆する第２のバリア層と；前記第２の導電型のIII－Ｖ族化合物半導体からなる層を含み、前記第２の電極とオーミック接続を形成できる、前記第２のバリア層を被覆するキャッピング層と；を有する、発光素子。
　［２］前記中心ナノワイヤの長軸は、前記IV族半導体基板の（１１１）面に対して垂直である、［１］に記載の発光素子。
　［３］前記第１のバリア層および前記第２のバリア層に含まれるIII－Ｖ族化合物半導体は、３元化合物半導体または４元化合物半導体であり；前記中心ナノワイヤ側から前記量子井戸層側に向けてバンドギャップが徐々に小さくなるように、前記第１のバリア層におけるIII族元素またはＶ族元素の組成は、前記中心ナノワイヤ側から前記量子井戸層側に向けて徐々に変化しており；かつ前記キャッピング層側から前記量子井戸層側に向けてバンドギャップが徐々に小さくなるように、前記第２のバリア層におけるIII族元素またはＶ族元素の組成は、前記キャッピング層側から前記量子井戸層側に向けて徐々に変化している、［１］または［２］に記載の発光素子。
　［４］前記コアマルチシェルナノワイヤの側面の総面積に占める前記第２の電極が被覆している前記側面の面積の割合は、１０～１００％の範囲内である、［１］～［３］のいずれかに記載の発光素子。
　［５］前記コアマルチシェルナノワイヤは、前記IV族半導体基板の表面１ｃｍ２あたり１０億本以上配置されている、［１］～［４］のいずれかに記載の発光素子。
　［６］前記第２の電極で被覆されているコアマルチシェルナノワイヤ間の空隙は、絶縁体、半絶縁性半導体または金属で充填されている、［１］～［５］のいずれかに記載の発光素子。
　［７］前記第２の電極で被覆されているコアマルチシェルナノワイヤ間の空隙は、半絶縁性半導体または金属で充填されている、［１］～［５］のいずれかに記載の発光素子。
　［８］前記第１のバリア層および前記第２のバリア層に含まれるIII－Ｖ族化合物半導体は、前記量子井戸層に含まれるIII－Ｖ族化合物半導体よりも屈折率が大きく；前記絶縁膜は、透明絶縁膜を含み；前記コアマルチシェルナノワイヤの２つの端面のうち、前記絶縁膜に接触していない端面は、外部雰囲気に露出しているか、透明絶縁膜で被覆されており；前記第２の被覆膜の２つの端面のうち、前記絶縁膜に接触している端面は、前記絶縁膜に含まれる透明絶縁膜と界面を形成し；前記第２の被覆膜の２つの端面のうち、前記絶縁膜に接触していない端面は、外部雰囲気または前記コアマルチシェルナノワイヤの端面を被覆する透明絶縁膜と界面を形成する、［１］～［７］のいずれかに記載の発光素子。
　［９］前記絶縁膜は、２以上の領域に区分されており；前記絶縁膜の２以上の領域のそれぞれには、開口部が形成されており；前記開口部の中心間距離または前記開口部のサイズは、前記２以上の領域ごとに異なり；前記コアマルチシェルナノワイヤの組成は、前記２以上の領域ごとに異なる、［１］～［８］のいずれかに記載の発光素子。
　また、本発明の第二は、以下の発光素子の製造方法に関する。
　［１０］IV族半導体基板とIII－Ｖ族化合物半導体からなる１または２以上のコアマルチシェルナノワイヤとを有する発光素子の製造方法であって：（１１１）面を有するIV族半導体基板と、前記（１１１）面を被覆し、１または２以上の開口部を有する絶縁膜とを含む基板を準備するステップと；前記基板を低温熱処理して、前記（１１１）面を（１１１）１×１面とするステップと；前記基板に低温条件下でIII族原料またはＶ族原料を供給して、前記（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップと；前記IV族半導体基板の（１１１）面から前記開口部を通して、第１導電型のIII－Ｖ族化合物半導体からなる中心ナノワイヤを成長させるステップと；前記中心ナノワイヤの側面に、前記中心ナノワイヤに含まれるIII－Ｖ族化合物半導体よりもバンドギャップが大きく、かつ前記第１の導電型のIII－Ｖ族化合物半導体からなる第１のバリア層を形成するステップと；前記第１のバリア層の上に、前記第１のバリア層に含まれるIII－Ｖ族化合物半導体よりもバンドギャップが小さいIII－Ｖ族化合物半導体からなる量子井戸層を形成するステップと；前記量子井戸層の上に、前記第１のバリア層に含まれるIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体であり、かつ前記第１の導電型と異なる第２の導電型のIII－Ｖ族化合物半導体からなる第２のバリア層を形成するステップと；前記第２のバリア層の上に、前記第２の導電型のIII－Ｖ族化合物半導体からなるキャッピング層を形成するステップと；前記IV族半導体基板上に第１の電極を形成し、かつ前記キャッピング層上に第２の電極を形成するステップと；を含む、発光素子の製造方法。
　［１１］前記基板を低温熱処理するステップの前に、前記基板を高温熱処理することにより、前記IV族半導体基板の表面に形成された自然酸化膜を除去するステップをさらに含む、［１０］に記載の製造方法。
　［１２］前記（１１１）Ａ面または前記（１１１）Ｂ面に変換された（１１１）１×１面に、Ｖ族原料とIII族原料とを交互に供給することで、III－Ｖ族化合物半導体の薄膜を形成するステップをさらに含む、［１０］または［１１］に記載の製造方法。
　［１３］前記（１１１）面を（１１１）１×１面とするステップと、前記（１１１）面を前記（１１１）Ａ面または（１１１）Ｂ面に変換するステップとを、順に行なうか、または同時に行う、［１０］～［１２］のいずれかに記載の製造方法。
　［１４］前記III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタンを含むガスである、［１０］～［１３］のいずれかに記載の製造方法。
　［１５］前記Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマスを含むガスである、［１０］～［１４］のいずれかに記載の製造方法。
　［１６］前記（１１１）面を被覆する絶縁膜は、前記IV族半導体基板の表面の熱酸化膜である、［１０］～［１５］のいずれかに記載の製造方法。
　［１７］前記コアマルチシェルナノワイヤ間の空隙に、絶縁体、半絶縁性半導体または金属を充填するステップをさらに含む、［１０］～［１６］のいずれかに記載の製造方法。
　［１８］前記コアマルチシェルナノワイヤ間の空隙に、半絶縁性半導体または金属を充填するステップをさらに含む、［１０］～［１６］のいずれかに記載の製造方法。
　［１９］前記基板を準備するステップにおいて、前記絶縁膜は、２以上の領域に区分されており；前記絶縁膜の２以上の領域のそれぞれには、開口部が形成されており；前記開口部の中心間距離または前記開口部のサイズは、前記２以上の領域ごとに異なる、［１０］～［１８］のいずれかに記載の製造方法。
　本発明によれば、低消費電力かつ高輝度に発光する発光素子を提供することができる。たとえば、本発明の発光素子を画像表示装置など使用することで、省エネルギーおよび環境負荷の低減を実現することができる。
基板温度を上昇させたとき、および基板温度を高温から減少させたときに生じるシリコン表面の再構成構造（表面原子の配列周期が変化する現象）の分類図である。 図２Ａは（１１１）２×１面を示す模式図である。図２Ｂは（１１１）１×１面を示す模式図である。 実施の形態１の発光素子の構成を示す断面図である。 実施の形態１の発光素子のコアマルチシェルナノワイヤの断面図である。 コアマルチシェルナノワイヤの形成過程を示す模式図である。 コアマルチシェルナノワイヤを形成した後の基板の斜視図である。 第１の電極および第２の電極の形成過程を示す模式図である。 図８Ａは実施の形態２の発光素子の構成を示す断面図である。図８Ｂは実施の形態２の発光素子のコアマルチシェルナノワイヤの断面図である。 実施の形態３の発光素子の構成を示す断面図である。 実施の形態３の発光素子の製造過程を示す模式図である。 図１１Ａはコアマルチシェルナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真である。図１１Ｂはコアマルチシェルナノワイヤの構成を示す断面模式図である。図１１Ｃはコアマルチシェルナノワイヤの断面を示す走査電子顕微鏡写真である。 図１２Ａはコアマルチシェルナノワイヤの先端を露出させた後の素子表面の走査電子顕微鏡写真である。図１２ＢはＣｒ／Ａｕ多層膜を形成した後の素子表面の走査電子顕微鏡写真である。図１２Ｃはコアマルチシェルナノワイヤの先端部分を研磨した後の素子表面の走査電子顕微鏡写真である。 実施例で作製した発光素子の構成を示す断面模式図である。 実施例で作製した発光素子の電流電圧曲線を示すグラフである。 実施例で作製した発光素子の電流注入発光スペクトルを示すグラフである。 実施例で作製した発光素子のレーザー発振スペクトルを示すグラフである。 ウェットエッチングで形成したコアマルチシェルナノワイヤの周囲の空隙の深さと発光素子の閾値電流との関係を示すグラフである。 コアマルチシェルナノワイヤの周囲に半絶縁性ＧａＡｓ層を形成した後の素子表面の走査電子顕微鏡写真である。
　１．本発明の発光素子
　本発明の発光素子は、IV族半導体基板、絶縁膜、III－Ｖ族化合物半導体からなるコアマルチシェルナノワイヤ、第１の電極および第２の電極を有する。後述するように、本発明の発光素子は、１）ナノワイヤがIV族半導体基板の（１１１）面上に配置されており、２）ナノワイヤがコアマルチシェル構造であり、かつ３）ナノワイヤの側面が金属電極（第２の電極）で被覆されていることを特徴とする。
　IV族半導体基板は、シリコンやガリウムなどのIV族半導体からなる、（１１１）面を有する基板である。IV族半導体基板は、第１の導電型（ｎ型またはｐ型）にドープされている。IV族半導体基板の例には、ｎ型シリコン（１１１）基板およびｐ型シリコン（１１１）基板が含まれる。
　絶縁膜は、IV族半導体基板の（１１１）面を被覆しており、１または２以上の開口部を有している。絶縁膜は、中心ナノロッド（後述）をIV族半導体基板の（１１１）面から成長させる際にマスクパタンとして機能する。絶縁膜の材料は、中心ナノロッドの成長を阻害することができ、かつ絶縁体であれば特に限定されない。絶縁膜の材料の例には、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）などが含まれる。絶縁膜は、１層であってもよいし、２層以上からなっていてもよい。絶縁膜の膜厚は、絶縁性能を発揮しうる限り特に限定されない。絶縁膜の膜厚は、例えば２０ｎｍである。
　前述の通り、絶縁膜には、１または２以上の開口部が形成されている。開口部はIV族半導体基板の（１１１）面まで貫通しており、開口部内ではIV族半導体基板の（１１１）面が露出している。開口部は、本発明の発光素子を製造する際に、中心ナノロッドの成長位置、太さおよび形状を規定する。開口部の形状は、特に限定されず、任意に決定することができる。開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の直径は、２～５００ｎｍ程度であればよい。開口部の数が２以上の場合、開口部の中心間距離は、数十ｎｍ～数μｍ程度であればよい。
　コアマルチシェルナノワイヤは、III－Ｖ族化合物半導体からなる、直径４０～５２０ｎｍ、長さ１００ｎｍ～１００μｍの構造体である。コアマルチシェルナノワイヤは、絶縁膜（および開口部内で露出しているIV族半導体基板の（１１１）面）上に、その長軸が絶縁膜の表面（IV族半導体基板の（１１１）面）に垂直になるように配置されている。本明細書では、コアマルチシェルナノワイヤの２つの端面（長軸方向の中心線と交わる２つの面）のうち、基板（絶縁膜）側の端面を「下側の端面」といい、その反対側の端面を「上側の端面」という。後述するように、IV族半導体基板の（１１１）面上にナノワイヤを形成することで、ナノワイヤを（１１１）面に垂直になるように配置することができ、ナノワイヤを高密度に配置することができる。コアマルチシェルナノワイヤは、IV族半導体基板の表面１ｃｍ２あたり１０億本以上配置されうる。
　前述の通り、本発明の発光素子は、ナノワイヤがコアマルチシェル構造であることを一つの特徴とする。すなわち、コアマルチシェルナノワイヤは、中心ナノワイヤと、前記中心ナノワイヤの側面（長軸方向の中心線と交わらない面）を被覆する第１のバリア層と、第１のバリア層を被覆する量子井戸層と、量子井戸層を被覆する第２のバリア層と、第２のバリア層を被覆するキャッピング層とを有する。すべての被覆層（第１のバリア層、量子井戸層、第２のバリア層、キャッピング層）は、中心ナノワイヤの側面を被覆しているが、中心ナノワイヤの２つの端面は被覆していない。中心ナノワイヤおよびその側面を被覆するすべての被覆層は、コアマルチシェルナノワイヤの両端部において端面を形成している。被覆層全体の膜厚は、特に限定されないが、２０～３００ｎｍ程度であればよい。
　中心ナノワイヤおよび第１のバリア層は、IV族半導体基板と同じ第１の導電型（ｎ型またはｐ型）のIII－Ｖ族化合物半導体からなる。一方、第２のバリア層およびキャッピング層は、第１の導電型と異なる第２の導電型（ｐ型またはｎ型）のIII－Ｖ族化合物半導体からなる。したがって、コアマルチシェルナノワイヤ内では、動径方向にｐｎ接合（またはｐｉｎ接合）が形成されており、中心ナノワイヤの側面全面上においてｐｎ接合（ｐｉｎ接合）が形成されている。このような構成とすることで、従来の発光素子よりもｐｎ接合の面積（発光面積）を大幅に増大させることができ（平面型ｐｎ接合を有する発光素子の４～１０倍）、高輝度化を実現することができる。次に、中心ナノワイヤおよび各被覆層についてより詳細に説明する。
　中心ナノワイヤは、IV族半導体基板と同じ第１の導電型のIII－Ｖ族化合物半導体からなり、IV族半導体基板の（１１１）面から絶縁膜の開口部を通って上方に延伸している。中心ナノワイヤを構成するIII－Ｖ族化合物半導体は、２元化合物半導体、３元化合物半導体、４元化合物半導体、それ以上の元素からなる半導体のいずれでもよい。２元化合物半導体の例には、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂおよびＡｌＳｂが含まれる。３元化合物半導体の例には、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂおよびＡｌＩｎＳｂが含まれる。４元化合物半導体の例には、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂおよびＡｌＩｎＧａＰＳｂが含まれる。中心ナノワイヤの直径は、２～５００ｎｍ程度であればよい。また、中心ナノワイヤの長さは、１００ｎｍ～１００μｍ程度であればよい。
　第１のバリア層は、中心ナノワイヤの側面を被覆している。第１のバリア層は、絶縁膜に接触しているが、IV族半導体基板には接触していない。第１のバリア層は、中心ナノワイヤを構成するIII－Ｖ族化合物半導体よりもバンドギャップが大きい、第１の導電型のIII－Ｖ族化合物半導体からなる。第１のバリア層は、量子井戸構造のバリア層として機能する。したがって、第１のバリア層を構成するIII－Ｖ族化合物半導体は、量子井戸層を構成するIII－Ｖ族化合物半導体よりもバンドギャップが大きくなければならない。ただし、第１のバリア層を構成するIII－Ｖ族化合物半導体と量子井戸層を構成するIII－Ｖ族化合物半導体との界面にバンド不連続性が形成されると、発光素子の抵抗が増大してしまう。したがって、第１のバリア層を構成するIII－Ｖ族化合物半導体のバンドギャップを中心ナノワイヤ側から量子井戸層側に向けて徐々に小さくして、量子井戸層との界面付近では、第１のバリア層を構成するIII－Ｖ族化合物半導体のバンドギャップと量子井戸層を構成するIII－Ｖ族化合物半導体のバンドギャップとを等しくすることが好ましい。このようにすることで、発光素子の抵抗を低減させることができる。
　第１のバリア層を構成するIII－Ｖ族化合物半導体は、中心ナノワイヤを構成するIII－Ｖ族化合物半導体および量子井戸層を構成するIII－Ｖ族化合物半導体よりもバンドギャップが大きければ特に限定されず、２元化合物半導体、３元化合物半導体、４元化合物半導体、それ以上の元素からなる半導体のいずれでもよい。前述のように、第１のバリア層を構成するIII－Ｖ族化合物半導体のバンドギャップを中心ナノワイヤ側から量子井戸層側に向けて徐々に小さくする場合は、第１のバリア層を構成するIII－Ｖ族化合物半導体は、３元化合物半導体または４元化合物半導体のいずれかが好ましい。３元化合物半導体または４元化合物半導体におけるIII族元素またはＶ族元素の組成を中心ナノワイヤ側から量子井戸層側に向けて徐々に変化させることで、第１のバリア層を構成するIII－Ｖ族化合物半導体のバンドギャップを中心ナノワイヤ側から量子井戸層側に向けて徐々に小さくすることができるからである。たとえば、第１のバリア層がＡｌＧａＡｓからなる場合、中心ナノワイヤ側から量子井戸層側に向けてＧａ（III族元素）の割合を徐々に大きくすることで（Ａｌ（III族元素）の割合を徐々に小さくすることで）、ＡｌＧａＡｓのバンドギャップを中心ナノワイヤ側から量子井戸層側に向けて徐々に小さくすることができる。また、第１のバリア層がＩｎＡｓＰからなる場合、中心ナノワイヤ側から量子井戸層側に向けてＡｓ（Ｖ族元素）の割合を徐々に大きくすることで（Ｐ（Ｖ族元素）の割合を徐々に小さくすることで）、ＩｎＡｓＰのバンドギャップを中心ナノワイヤ側から量子井戸層側に向けて徐々に小さくすることができる。第１のバリア層の膜厚は、ｐｎ接合界面に形成される空乏層の厚さよりも厚ければ特に限定されず、例えば５ｎｍ以上であればよい。
　量子井戸層は、第１のバリア層を被覆している。量子井戸層は、絶縁膜に接触しているが、IV族半導体基板には接触していない。量子井戸層は、第１のバリア層を構成するIII－Ｖ族化合物半導体および第２のバリア層を構成するIII－Ｖ族化合物半導体よりもバンドギャップが小さいIII－Ｖ族化合物半導体からなる。量子井戸層を構成するIII－Ｖ族化合物半導体は、第１の導電型または第２の導電型にドープされていてもよいし、真性半導体であってもよい。量子井戸層は、量子井戸構造の量子井戸層として機能する。量子井戸層の膜厚は、１～５０ｎｍ程度であればよい。
　第２のバリア層は、量子井戸層を被覆している。第２のバリア層は、絶縁膜に接触しているが、IV族半導体基板には接触していない。第２のバリア層は、第１のバリア層を構成するIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体である。量子井戸層を構成するIII－Ｖ族化合物半導体は、第２の導電型にドープされている。第２のバリア層は、第１のバリア層と同様に、量子井戸構造のバリア層として機能する。第２のバリア層を構成するIII－Ｖ族化合物半導体は、第１のバリア層を構成するIII－Ｖ族化合物半導体と同様に、量子井戸層を構成するIII－Ｖ族化合物半導体よりもバンドギャップが大きい。第１のバリア層と同様に、第２のバリア層を構成するIII－Ｖ族化合物半導体と量子井戸層を構成するIII－Ｖ族化合物半導体との界面にバンド不連続性が形成されると、発光素子の抵抗が増大してしまう。したがって、第２のバリア層を構成するIII－Ｖ族化合物半導体のバンドギャップをキャッピング層側から量子井戸層側に向けて徐々に小さくして、量子井戸層との界面付近では、第２のバリア層を構成するIII－Ｖ族化合物半導体のバンドギャップと量子井戸層を構成するIII－Ｖ族化合物半導体のバンドギャップとを等しくすることが好ましい。このようにすることで、発光素子の抵抗を低減させることができる。第１のバリア層と同様に、３元化合物半導体または４元化合物半導体におけるIII族元素またはＶ族元素の組成をキャッピング層側から量子井戸層側に向けて徐々に変化させることで、第２のバリア層を構成するIII－Ｖ族化合物半導体のバンドギャップをキャッピング層側から量子井戸層側に向けて徐々に小さくすることができる。第２のバリア層の膜厚は、例えば５～１００ｎｍ程度であればよい。
　キャッピング層は、第２のバリア層を被覆している。キャッピング層は、絶縁膜に接触しているが、IV族半導体基板には接触していない。キャッピング層は、第２のバリア層と同じ第２の導電型のIII－Ｖ族化合物半導体からなる層を含み、第２の電極との間でオーミック接続を形成しやすくする。たとえば、キャッピング層は、第２の導電型のIII－Ｖ族化合物半導体からなる層か、または第２の導電型のIII－Ｖ族化合物半導体からなる層と第２の導電型で不純物濃度の高いIII－Ｖ族化合物半導体からなる層との積層体である。キャッピング層の膜厚は、５～１０ｎｍ程度であればよい。
　第１の電極は、コアマルチシェルナノワイヤと接触しないように、IV族半導体基板に接続されている。たとえば、第１の電極は、IV族半導体基板の裏面に配置されている。第１の電極の材料は、IV族半導体基板とオーミック接続できる金属であれば特に限定されない。たとえば、基板がｎ型IV族半導体からなる場合、第１の電極は、Ｔｉ／Ａｕ多層膜、Ｔｉ／Ａｌ多層膜などであればよい。また、基板がｐ型IV族半導体からなる場合、第１の電極は、Ｃｒ／Ａｕ多層膜、ＡｕＺｎ合金膜などであればよい。第１の電極の膜厚は、特に限定されず、１～１０００ｎｍ程度であればよい。
　第２の電極は、コアマルチシェルナノワイヤの側面を被覆しており、コアマルチシェルナノワイヤのキャッピング層に接続されている。第２の電極は、コアマルチシェルナノワイヤの側面を被覆しているため、中心ナノワイヤの側面に形成されたｐｎ接合に効率よく電流を注入することができる。これにより、低消費電力化が実現される。また、第２の電極は、コアマルチシェルナノワイヤの側面において光を反射するため、コアマルチシェルナノワイヤ内で生じた光をコアマルチシェルナノワイヤ内に閉じ込めることができる。コアマルチシェルナノワイヤ内に閉じ込められた光は、コアマルチシェルナノワイヤの上側の端面から外部に効率的に放出される。これにより、高輝度化が実現される。
　コアマルチシェルナノワイヤの側面の総面積に占める第２の電極が被覆する面積の割合は、低消費電力化および高輝度化を両立する観点から、１０～１００％の範囲内が好ましく、２０～１００％の範囲内がより好ましく、５０～１００％の範囲内が特に好ましい。コアマルチシェルナノワイヤの側面のうち第２の電極で被覆されていない領域は、誘電体膜で被覆されていることが好ましい。たとえば、コアマルチシェルナノワイヤの側面のうち上端側の８０％が第２の電極で被覆されている場合、下端側（基板側）の２０％は誘電体膜で被覆されていることが好ましい。このようにすることで、第２の電極とIV族半導体基板との間にリーク電流が流れることをより確実に防ぐことができる。誘電体膜の例には、ＳｉＯ２膜やＡｌ２Ｏ３膜などが含まれる。
　第２の電極の材料は、キャッピング層とオーミック接続できる金属であれば特に限定されない。たとえば、キャッピング層がｎ型III－Ｖ族化合物半導体からなる場合、第２の電極は、Ｔｉ／Ａｕ多層膜、Ｔｉ／Ａｌ多層膜などであればよい。また、キャッピング層がｐ型III－Ｖ族化合物半導体からなる場合、第２の電極は、Ｃｒ／Ａｕ多層膜、ＡｕＺｎ合金膜などであればよい。第２の電極の膜厚は、特に限定されず、１～１０００ｎｍ程度であればよい。
　第２の電極で被覆されているコアマルチシェルナノワイヤ間の空隙は、絶縁体、半絶縁性半導体または金属で充填されていることが好ましい。これらの材料でコアマルチシェルナノワイヤ間の空隙を充填することで、発光素子全体の強度を向上させることができる。また、絶縁体または半絶縁性半導体でコアマルチシェルナノワイヤ間の空隙を充填することで、コアマルチシェルナノワイヤ間を電気的に確実に分離して発光素子の信頼性を向上させることができる。絶縁体の例には、ＢＣＢ樹脂などの絶縁樹脂が含まれる。これらの材料は、固体であれば特に限定されないが、コアマルチシェルナノワイヤ内で発生した光を効率よく取り出す観点からは透明な材料が好ましい。
　また、ジュール熱による発光素子の劣化を抑制する観点からは、第２の電極で被覆されているコアマルチシェルナノワイヤ間の空隙は、絶縁樹脂よりも熱伝導率が高い半絶縁性半導体または金属で充填されていることが好ましい。たとえば、絶縁樹脂であるＢＣＢ樹脂の熱伝導率は０.２９Ｗ／ｍ・Ｋである。一方、半絶縁性半導体であるＳｉの熱伝導率は１６３.３Ｗ／ｍ・Ｋであり、ＧａＡｓの熱伝導率は５５Ｗ／ｍ・Ｋである。半絶縁性半導体および金属の種類は、特に限定されないが、熱伝導率が高いものが好ましい。熱伝導率が高い半絶縁性半導体の例には、Ｓｉ、Ｇｅのほかに、前述のIII－Ｖ族化合物半導体などが含まれる。熱伝導率が高い金属の例には、銀、銅、金などが含まれる。このように熱伝導率が高い半絶縁性半導体または金属でコアマルチシェルナノワイヤ間の空隙を充填することで、コアマルチシェルナノワイヤ内で生じたジュール熱をコアマルチシェルナノワイヤ外に効率よく放出させることが可能となり、ジュール熱による発光特性の低下および発光素子の劣化を抑制することができる。また、ジュール熱による発光素子の劣化を抑制することができるため、高電流を注入することが可能となり、発光素子の出力をさらに向上させることもできる。
　本発明の発光素子は、１）ナノワイヤがIV族半導体基板の（１１１）面上に配置されており、２）ナノワイヤがコアマルチシェル構造であり、かつ３）ナノワイヤの側面が金属電極（第２の電極）で被覆されている。
　１）本発明の発光素子では、ナノワイヤがIV族半導体基板の（１１１）面上に配置されているため、ナノワイヤが基板の表面に対して垂直方向に配向している。したがって、本発明の発光素子では、発光単位となるナノワイヤを高密度（１０億本／ｃｍ２以上）に配置することができ、発光素子全体の輝度を向上させることができる。
　２）本発明の発光素子では、ナノワイヤがコアマルチシェル構造であるため、ｐｎ接合の面積が大きい。したがって、本発明の発光素子では、基板の単位面積当たりの発光面積を増大させることができ、発光素子全体の輝度を向上させることができる。
　３）本発明の発光素子では、ナノワイヤの側面が金属電極（第２の電極）で被覆されているため、ｐｎ接合全面に効率よく電流を注入することができる。したがって、本発明の発光素子では、低消費電力化を実現することができる。また、本発明の発光素子は、ナノワイヤの側面が金属電極（第２の電極）で被覆されているため、ナノワイヤ内で生じた光をナノワイヤ内に閉じ込めることができる。したがって、本発明の発光素子では、ナノワイヤ内で生じた光をナノワイヤの上側の端面から効率的に放出させることができ、発光素子全体の輝度を向上させることができる。
　以上のように、本発明の発光素子は、従来の半導体発光素子では実現できなかった高輝度化および低消費電力化を両立することができる。
　本発明の発光素子は、レーザー発振器としても動作することができる（実施例参照）。本発明の発光素子をレーザー発振器として動作させるには、量子井戸層内においてナノワイヤの長軸方向に光を繰り返し反射させる必要がある。そのためには、まず、第１のバリア層および第２のバリア層の屈折率が量子井戸層の屈折率よりも大きくなるように、各層を構成するIII－Ｖ族化合物半導体を選択することが好ましい。このようにすることで、量子井戸層で生じた光を量子井戸層内に閉じ込めることができる。
　また、量子井戸層の２つの端面（上側の端面および下側の端面）が共振器ミラーとして機能できるように、量子井戸層を構成するIII－Ｖ族化合物半導体、基板を被覆する絶縁膜を選択することが好ましい。具体的には、量子井戸層の下側の端面と基板を被覆する絶縁膜との界面を「III－Ｖ族化合物半導体／全反射絶縁膜」とすることが好ましい。すなわち、量子井戸層の下側の端面と接触する絶縁膜の最表層を全反射絶縁膜とすることが好ましい。また、量子井戸層の上側の端面を含む界面を「III－Ｖ族化合物半導体／空気」または「III－Ｖ族化合物半導体／部分反射絶縁膜」とすることが好ましい。すなわち、コアマルチシェルナノワイヤの上側の端面を外部雰囲気に直接露出させるか、部分反射絶縁膜で被覆することが好ましい。このようにすることで、量子井戸層内において上側の端面と下側の端面との間で光を往復させるとともに、増幅した光をコアマルチシェルナノワイヤの上側の端面から取り出すことができる。全反射絶縁膜および部分反射絶縁膜の材料は、光透過性を有し（透明または半透明）、かつ第２のバリア層を構成するIII－Ｖ族化合物半導体よりも屈折率の小さい絶縁体が好ましい。全反射絶縁膜および部分反射絶縁膜の材料の例には、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３などが含まれる。
　上記構成を採用することで、量子井戸層内で光を増幅させることが可能となり、本発明の発光素子をレーザー発振器として動作させることができるようになる。
　以上のように、本発明の発光素子は、高輝度化および低消費電力化を両立することができるだけでなく、レーザー発振器としても動作することができる。
　本発明の発光素子は、本発明の効果を損なわない限り任意の方法で製造されうる。たとえば、本発明の発光素子は、次に説明する本発明の製造方法で製造されうる。
　２．本発明の発光素子の製造方法
　本発明の発光素子の製造方法は、１）基板を準備する第１のステップと、２）コアマルチシェルナノワイヤを形成する第２のステップと、３）第１の電極および第２の電極を形成する第３のステップを含む。
　１）基板の準備
　第１のステップでは、（１１１）面を有するIV族半導体基板と前記（１１１）面を被覆する絶縁膜とを含む基板を準備する。IV族半導体基板の種類は、（１１１）面を有するものであれば特に限定されず、例えばｎ型シリコン（１１１）基板やｐ型シリコン（１１１）基板である。
　IV族半導体基板の（１１１）面は、開口部を有する絶縁膜で被覆されている。（１１１）面を被覆する絶縁膜の材料は、中心ナノロッドの成長を阻害することができ、かつ絶縁体であれば特に限定されない。絶縁膜の材料の例には、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３などなどが含まれる。（１１１）面を被覆する絶縁膜の厚さは、特に限定されないが、例えば２０ｎｍ程度であればよい。酸化シリコン膜は、例えばシリコン基板を熱酸化することで形成されうる。もちろん、絶縁膜は、スパッタ法などの通常の薄膜形成法により形成されてもよい。
　IV族半導体基板の（１１１）面を被覆する絶縁膜には、１または２以上の開口部が形成される。開口部は、電子ビームリソグラフィーや、フォトリソグラフィー、ナノインプリントリソグラフィーなどの微細パターン加工技術を用いることで形成されうる。IV族半導体基板の（１１１）面は、開口部を通して外部に露出している。開口部の形状は、特に限定されず、任意に決定することができる。開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の直径は、２～５００ｎｍ程度であればよい。開口部の直径が大きすぎると、IV族半導体基板の（１１１）面と中心ナノワイヤとの接合界面に多数の転位または欠陥が形成されるおそれがある。開口部の数が２以上の場合、開口部の中心間距離は、数十ｎｍ～数μｍ程度であればよい。
　通常、IV族半導体基板の表面には、自然酸化膜が形成されている。この自然酸化膜は、中心ナノワイヤの成長を阻害するので、除去することが好ましい。そこで、IV半導体基板の（１１１）面を覆う絶縁膜に開口部を設けた後、高温熱処理することにより、IV半導体基板の表面に形成された自然酸化膜を除去することが好ましい。高温熱処理は、例えば水素ガスや窒素ガス、アルゴンガスなどの不活性ガス雰囲気中で約９００℃の条件で熱処理すればよい。このように高温熱処理を行うことにより、開口部を通して露出した（１１１）面を被覆する自然酸化膜が除去されるとともに、IV族半導体と自然酸化膜との界面における結晶構造から、酸素原子が除去される。この酸素原子が除去された箇所には、酸素原子の代わりにIII族原子またはＶ族原子が吸着する（後述）。
　高温熱処理後の（１１１）面は、１×１構造で構成される。ところが、そのまま基板の温度を下げると、図１に示される分類（化合物半導体成長温度範囲）のように不規則な原子配列が基板表面に形成される。しかしながら、さらに温度を４００℃程度にまで下げると、再び基板表面が１×１構造に回復する。そこで、本発明の製造方法では、高温熱処理後に、基板温度を一旦低温（約４００℃程度）に下げる。ここで「低温」とは、化合物半導体ナノワイヤを成長させるのに必要な温度よりも低い温度をいう。このように基板温度を低下させることにより、IV族半導体基板の（１１１）２×１面を（１１１）１×１面に変換することができる。「（１１１）２×１面」とは、図２Ａに示されるように、原子配列を構成する最小単位が２原子間隔×１原子間隔となっている面をいう。一方、「（１１１）１×１面」とは、図２Ｂに示されるように、原子配列を構成する最小単位が１原子間隔×１原子間隔となっている面をいう。
　後述の通り、IV族半導体基板の（１１１）１×１面は、III族元素またはＶ族元素により、（１１１）Ａ面または（１１１）Ｂ面に変換される。ここで、「（１１１）Ａ面」とは、表面にIII族元素が配置されている面をいう。また、「（１１１）Ｂ面」とは、表面にＶ族元素が配置されている面をいう。
　IV族半導体基板の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面にすることで、その面からIII－Ｖ族化合物半導体を成長させやすくすることができる。III－Ｖ族化合物半導体の（１１１）Ａ面または（１１１）Ｂ面は、（１１１）２×２面、つまり最小単位が２原子間隔×２原子間隔の周期で構成された構造である。よって、IV族半導体基板の表面に、２原子間隔×２原子間隔よりも小さい最小単位でIII族元素またはＶ族元素が配置されていると、その表面にIII－V族化合物半導体が成長しやすい。
　一方、シリコン基板を熱処理することによって生じやすい（１１１）面の安定構造は、（１１１）７×７面であると報告されている（Surf. Sci. Vol.164, (1985), p.367-392）。（１１１）７×７面を、（１１１）Ａ面または（１１１）Ｂ面に変換しても、最小単位が７原子間隔×７原子間隔の配列周期となる。この最小単位は、III－Ｖ族化合物半導体の結晶構造における配列周期の最小単位よりも大きい。よって、その表面にIII－Ｖ族化合物半導体が成長しにくい。
　IV族半導体基板の（１１１）２×１面を（１１１）１×１面にするための低温熱処理は、約３５０～４５０℃（例えば、約４００℃）の温度で行えばよい。低温熱処理は、水素ガス、窒素ガス、アルゴンガス、ヘリウムガスなどの不活性ガス囲気下で行うことが好ましい。
　IV族半導体基板の（１１１）２×１面を低温熱処理により（１１１）１×１面に変換するとともに、III族原料またはＶ族原料をIV半導体基板の表面に供給して（１１１）Ａ面または（１１１）Ｂ面に変換する。III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタン（有機金属化合物であってもよい）を含むガスであることが好ましい。III族原料は、例えばトリメチルガリウムやトリメチルインジウムなどの有機アルキル金属化合物である。Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマス（有機金属化合物であってもよい）を含むガスであることが好ましい。Ｖ族原料は、例えば水素化ヒ素（アルシン；ＡｓＨ３）である。III族原料またはＶ族原料の供給は、４００～５００℃にて行われることが好ましい。
　IV族半導体基板の表面を（１１１）Ａ面または（１１１）Ｂ面に変換する工程は、IV族半導体基板の表面を（１１１）１×１面に変換する工程の後に行ってもよいが、（１１１）１×１面に変換する工程と同時に行ってもよい。すなわち、IV族半導体基板の（１１１）面を約４００℃での低温熱処理により（１１１）１×１面に変換しながら、III族原料またはＶ族原料も供給して（１１１）Ａ面または（１１１）Ｂ面に変換してもよい。
　前述の通り、IV族半導体基板を高温（例えば９００℃）で熱処理して自然酸化膜を除去するときに、（１１１）面から酸素原子が除去される。酸素原子が除去された状態で（１１１）１×１面とすると、IV族元素同士の結合が切れている部分が形成される。図１に示されるように、高温熱処理した後の（１１１）面は１×１構造で構成され、そのまま温度を下げると、様々な不規則な周期の原子配列が表面に形成される。さらに温度を４００℃程度まで下げることで、（１１１）面は１×１構造に回復する。回復した１×１構造は、熱力学的に不安定であり、この状態にIII族元素またはＶ族元素を供給すると、III族元素またはＶ族元素は、最表面のIV族原子（例えばシリコン原子）と置き換わるように表面吸着して、（１１１）Ａ面または（１１１）Ｂ面を形成する。したがって、比較的容易に（１１１）Ａ面または（１１１）Ｂ面を形成することができる。
　２）コアマルチシェルナノワイヤの作製
　第２のステップでは、絶縁膜上にコアマルチシェルナノワイヤを形成する。より具体的には、開口部を通して露出したIV族半導体基板の（１１１）面から中心ナノワイヤを成長させ、次いで前記中心ナノワイヤの側面に複数の被覆層を形成する。このとき、中心ナノワイヤを成長させる前に、交互原料供給変調法によりIV族半導体基板の（１１１）面にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい。
　［交互原料供給変調法］
　IV族半導体基板にIII族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に提供して（以下「交互原料供給変調法」という）、絶縁膜の開口部を通して露出した（１１１）Ａ面または（１１１）Ｂ面にIII－Ｖ族化合物半導体の薄膜を形成する。この交互原料供給変調法による薄膜形成は、中心ナノワイヤを成長させるために必要な温度よりも低い温度にて行われることが好ましい。たとえば、交互原料供給変調法による薄膜形成は、約４００℃で行うか、または４００℃から昇温しながら行えばよい。
　具体的には、IV族半導体基板に（１１１）Ａ面が形成されている場合は、まずIII族元素を含む原料ガスを供給し、その後Ｖ族元素を含む原料ガスを供給する。さらに、III族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に繰り返し供給する。一方、IV族半導体基板に（１１１）Ｂ面が形成されている場合は、まずＶ族元素を含む原料ガスを供給し、その後III族元素を含む原料ガスを供給する。さらに、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に繰り返し供給する。
　Ｖ族元素を含む原料ガスの供給時間およびIII族元素を含む原料ガスの供給時間は、それぞれ数秒程度であればよい。また、Ｖ族元素を含む原料ガスの供給とIII族元素を含む原料ガスの供給との間に、数秒のインターバルを設けることが好ましい。III－Ｖ族化合物半導体の薄膜が所望の厚さになるまで、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に供給すればよい。何回か繰り返してガスを供給することにより、III－Ｖ化合物半導体の薄膜が形成される。
　この交互原料供給変調法は、IV族半導体基板の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面に変換したときに変換できなかった部位があったとしても、（１１１）Ａ面または（１１１）Ｂ面を再形成することができるという補償効果もある。交互原料供給変調法により、IV族元素とIII族元素またはＶ族元素とが結合するからである。
　この後、半導体ナノワイヤを成長させるために基板温度を上げるが、交互原料供給変調法により形成されたIII－Ｖ化合物半導体の薄膜は、基板に吸着したIII族元素やIV族元素が熱で乖離することを防ぐ。
　［中心ナノワイヤの形成］
　III－Ｖ化合物半導体の薄膜を形成した後に、IV族半導体基板の表面から絶縁膜の開口部を通してIII－Ｖ族化合物半導体からなる中心ナノワイヤを成長させる。中心ナノワイヤの成長は、例えば有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や、分子線エピタキシ法（以下「ＭＢＥ法」ともいう）などにより行われる。好ましくは、中心ナノワイヤの成長は、ＭＯＶＰＥ法により行われる。なお、開口部以外の領域では、絶縁膜により中心ナノワイヤの成長は阻害される。
　ＭＯＶＰＥ法による半導体ナノワイヤの形成は、通常のＭＯＶＰＥ装置を用いて行うことができる。つまり、所定の温度かつ減圧条件下で、III族元素を含む原料ガスおよびＶ族元素を含む原料ガスを提供すればよい。たとえば、ＩｎＡｓナノワイヤを形成するときは、約５４０℃でトリメチルインジウムおよび水素化ヒ素を含むガスを提供すればよい。また、ＧａＡｓナノワイヤを形成するときは、約７５０℃でトリメチルガリウムおよび水素化ヒ素を含むガスを提供すればよい。
　以上の手順によりIII－Ｖ族化合物半導体からなる中心ナノワイヤを、その長軸が（１１１）面に対して垂直になるようにIV族半導体基板の（１１１）面上に形成することができる。このようにして形成された中心ナノワイヤとIV族半導体基板の（１１１）面との接合界面は、基本的に無転位かつ無欠陥である。
　中心ナノワイヤは、第１の導電型（ｎ型またはｐ型）にドープされる。たとえば、ＭＯＶＰＥ法で中心ナノワイヤを形成している間にドーピングガスまたはドーピング有機金属を供給することで、中心ナノワイヤにｎ型ドーパントまたはｐ型ドーパントをドープすることができる。具体的には、ＭＯＶＰＥ法でIV族原子を含むガスまたは有機金属材料と中心ナノワイヤの材料とを同時に供給することで、ｎ型の中心ナノワイヤを形成することができる。同様に、VI族原子を含むガスまたは有機金属材料と中心ナノワイヤの材料とを同時に供給することで、ｐ型の中心ナノワイヤを形成することができる。ドーピングガスおよびドーピング有機金属の種類は、ｎ型にドープする場合はＣ、Ｓｉ、Ｇｅ、Ｓｎ、Ｏ、Ｓ、ＳｅまたはＴｅを含むものであれば特に限定されず；ｐ型にドープする場合はＣ、ＺｎまたはＴｅを含むものであれば特に限定されない。この他にも、中心ナノワイヤに対してIV族原子からなるイオンをイオン注入法で打ち込むことで、ｎ型の中心ナノワイヤを形成することができる。同様に、中心ナノワイヤに対してVI族原子からなるイオンを打ち込むことで、ｐ型の中心ナノワイヤを形成することができる。キャリアの濃度は、特に限定されず、１×１０１６～５×１０２０ｃｍ－３程度であればよい。
　［被覆層の形成］
　第２のステップでは、中心ナノワイヤの側面に被覆層を形成する。より具体的には、中心ナノワイヤの側面に第１のバリア層を形成し、次いで第１のバリア層の上に量子井戸層、第２のバリア層およびキャッピング層をこの順番で積層させる。被覆層の形成は、例えば有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や、分子線エピタキシ法（以下「ＭＢＥ法」ともいう）などにより行われる。作業工程を減らす観点からは、被覆層の形成方法は、中心ナノワイヤの製造方法と同じであることが好ましい。
　中心ナノワイヤの側面に被覆層を形成するためには、中心ナノワイヤの長さ方向よりも動径方向の成長を促進させることが好ましい。動径方向の成長を促進させるには、基板温度を中心ナノワイヤを成長させた際の温度から５０～２００℃程度低下させればよい。これにより、ナノロッドの側面における成長速度がナノロッドの長さ方向の成長速度よりも大きくなり、中心ナノワイヤの側面に被覆層を形成する横方向成長を実現できる。縦方向の成長は完全に阻害されていなければならないわけではなく、中心ナノワイヤの上側の端面を被覆するように被覆層が形成された場合は、機械研磨などにより中心ナノワイヤおよび各被覆層の端面を露出させればよい。
　第１のバリア層、量子井戸層、第２のバリア層およびキャッピング層を順に形成するには、被覆層の形成過程において供給する原料ガスの種類を切り替えればよい。たとえば、中心ナノワイヤ側から動径方向にＡｌＧａＡｓ、ＧａＡｓ、ＡｌＧａＡｓ、ＧａＡｓの順で積層した構造の被覆層を形成するには、トリメチルアルミニウムガス、トリメチルガリウムガスおよび水素化ヒ素ガスを供給して７５０℃でＡｌＧａＡｓを成長させ；次いでトリメチルガリウムガスおよび水素化ヒ素ガスを供給して７００℃でＧａＡｓを成長させ；次いでトリメチルアルミニウムガス、トリメチルガリウムガスおよび水素化ヒ素ガスを供給して７５０℃でＡｌＧａＡｓを成長させ；次いでトリメチルガリウムガスおよび水素化ヒ素ガスを供給して７５０℃でＧａＡｓを成長させればよい。また、第１のバリア層および第２のバリア層において、３元化合物半導体または４元化合物半導体におけるIII族元素またはＶ族元素の組成を徐々に変化させるには、III族元素またはＶ族元素の原料ガスの組成を経時的に変化させればよい。
　第１のバリア層、第２のバリア層およびキャッピング層は、第１の導電型（ｎ型またはｐ型）または第２の導電型（ｐ型またはｎ型）にドープされる。量子井戸層は、第１の導電型（ｎ型またはｐ型）または第２の導電型（ｐ型またはｎ型）にドープされることもあれば、ドープされないこともある。ＭＯＶＰＥ法でIV族原子を含むガスまたは有機金属材料と被覆層の材料とを同時に供給することで、ｎ型の被覆層を形成することができる。同様に、VI族原子を含むガスまたは有機金属材料と被覆層の材料とを同時に供給することで、ｐ型の被覆層を形成することができる。ドーピングガスおよびドーピング有機金属の種類は、ｎ型にドープする場合はＣ、Ｓｉ、Ｇｅ、Ｓｎ、Ｏ、Ｓ、ＳｅまたはＴｅを含むものであれば特に限定されず；ｐ型にドープする場合はＣ、ＺｎまたはＴｅを含むものであれば特に限定されない。キャリアの濃度は、特に限定されず、１×１０１６～５×１０２０ｃｍ－３程度であればよい。
　３）第１の電極および第２の電極の形成
　第３のステップでは、第１の電極および第２の電極を形成する。
　第１の電極は、コアマルチシェルナノワイヤと接触しないようにIV族半導体基板上に形成すればよい。第１の電極をIV族半導体基板上に形成する方法は特に限定されない。たとえば、フォトリソグラフィー法を用いて、電極形成予定部位以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属を蒸着させ、レジスト膜を除去（リフトオフ）すればよい。また、クロムやチタンなどを蒸着した後、さらに金を蒸着して二層構造の電極としてもよい。
　第２の電極は、IV族半導体基板と接触しないようにコアマルチシェルナノワイヤの側面（キャッピング層）上に形成すればよい。第２の電極をコアマルチシェルナノワイヤの側面に形成する方法は特に限定されない。
　たとえば、コアマルチシェルナノワイヤを絶縁体または半絶縁性半導体中に包埋する場合は、１）コアマルチシェルナノワイヤの表面を所定の膜厚の誘電体膜で被覆し、２）誘電体膜で被覆されたコアマルチシェルナノワイヤを絶縁体または半絶縁性半導体中に包埋し、３）絶縁体または半絶縁性半導体の一部を除去して誘電体膜で被覆されたコアマルチシェルナノワイヤの先端部分を露出させ、４）コアマルチシェルナノワイヤを被覆する誘電体膜を除去してコアマルチシェルナノワイヤと絶縁体または半絶縁性半導体との間に空隙を形成し、５）４）で形成された空隙に金属を堆積させて第２の電極を形成すればよい（実施の形態１、３参照）。
　また、コアマルチシェルナノワイヤを金属中に包埋する場合は、１）コアマルチシェルナノワイヤの側面をオーミック電極を形成しうる金属で被覆し、２）オーミック電極を形成しうる金属で被覆されたコアマルチシェルナノワイヤを、前記オーミック電極を形成しうる金属と同一または異なる金属中に包埋すればよい。この場合は、コアマルチシェルナノワイヤの側面を被覆するオーミック電極を形成しうる金属が、第２の電極として機能する。
　前述の通り、コアマルチシェルナノワイヤ間の空隙に絶縁体、半絶縁性半導体または金属を充填することで、発光素子全体の強度を向上させることができる。特に、コアマルチシェルナノワイヤ間の空隙に半絶縁性半導体または金属を充填することで、ジュール熱による発光特性の低下および発光素子の劣化を抑制することもできる。
　コアマルチシェルナノワイヤを絶縁体、半絶縁性半導体または金属中に包埋する方法は、特に限定されない。たとえば、コアマルチシェルナノワイヤを絶縁樹脂中に包埋する場合は、コアマルチシェルナノワイヤの表面を誘電体膜で被覆した後に、IV族半導体基板上に樹脂組成物を塗布すればよい。また、コアマルチシェルナノワイヤを半絶縁性半導体中に包埋する場合は、中心ナノワイヤの側面に被覆層を形成した方法と同様に、コアマルチシェルナノワイヤの側面に半絶縁性半導体からなる層をコアマルチシェルナノワイヤの動径方向に成長させればよい。前述の通り、動径方向の成長を促進させるには、基板温度を中心ナノワイヤを成長させた際の温度から５０～２００℃程度低下させればよい。たとえば、コアマルチシェルナノワイヤをＳｉまたはＧｅ中に包埋する場合は、コアマルチシェルナノワイヤの表面を誘電体膜で被覆した後に、例えばシランガスまたは水素化ゲルマニウムガスを供給して３００～５００℃でＳｉまたはＧｅを動径方向に成長させればよい。また、コアマルチシェルナノワイヤをIII－Ｖ族化合物半導体中に包埋する場合は、中心ナノワイヤの側面に被覆層を形成する場合と同じ条件でIII－Ｖ族化合物半導体を動径方向に成長させればよい。また、コアマルチシェルナノワイヤを金属中に包埋する場合は、コアマルチシェルナノワイヤ間の空隙に金属を堆積させればよい。
　また、コアマルチシェルナノワイヤを絶縁体または半絶縁性半導体中に包埋する場合は、誘電体膜を除去する程度（面積）を調整することで、第２の電極がコアマルチシェルナノワイヤを被覆する面積を調整することができる。たとえば、コアマルチシェルナノワイヤを被覆する誘電体膜のうち、コアマルチシェルナノワイヤの上側８０％の部分を被覆する誘電体膜を除去した場合、第２の電極はコアマルチシェルナノワイヤの上側８０％の部分を被覆することになる。この場合、コアマルチシェルナノワイヤの下側２０％の部分は、誘電体膜で被覆されたままとなる。
　本発明の発光素子では、コアマルチシェルナノワイヤの上側の端面（特に量子井戸層の上側の端面）が金属膜（遮光物）で被覆されておらず、かつ第２の電極がコアマルチシェルナノワイヤの側面（第４の被覆膜）にのみ接続されていることを要する。したがって、第２の電極を形成する際にコアマルチシェルナノワイヤの上側の端面が金属膜で被覆されてしまった場合は、機械研磨などによりコアマルチシェルナノワイヤの端面を露出させることが好ましい。
　以上の手順により、本発明の発光素子を製造することができる。
　本発明の発光素子の製造方法は、コアマルチシェルナノワイヤを基板の表面に対して垂直方向に配向させることができるため、コアマルチシェルナノワイヤを高密度（１０億本／ｃｍ２以上）で配置することができる。また、本発明の発光素子の製造方法は、金属触媒を用いずに中心ナノワイヤを形成するため、金属汚染の影響を受けることなく高品位の結晶構造でコアマルチシェルナノワイヤを形成することができる。
　３．複数の発光素子の製造方法
　本発明の発光素子（レーザー発振器を含む）の製造方法では、互いに発光波長が異なる複数の発光素子を１つの基板上に同時に製造することができる。
　前述の通り、本発明の発光素子の製造方法は、１）基板を準備する第１のステップと、２）コアマルチシェルナノワイヤを形成する第２のステップと、３）第１の電極および第２の電極を形成する第３のステップを含む。ここで、第１のステップにおいて、絶縁膜の開口部の中心間距離および／または開口部のサイズを変化させると、第２のステップにおいて、中心ナノワイヤおよび各被覆層の組成ならびに各被覆層の膜厚が変わる（理由は後述）。第１のバリア層、量子井戸層および第２のバリア層の組成（バンドギャップ）および膜厚が変わると、発光素子の発光波長が変わる。したがって、１つの基板において絶縁膜を２以上の領域に区分し、その領域ごとに開口部の中心間距離および／または開口部のサイズを変えることで、発光素子の発光波長を領域ごとに変えることができる。
　以下、互いに発光波長が異なる複数の発光素子を１つの基板上に同時に製造する方法について、より詳細に説明する。「２．本発明の発光素子の製造方法」で説明した事項と重複する事項については、説明を省略する。
　第１のステップでは、（１１１）面を有するIV族半導体基板と前記（１１１）面を被覆する絶縁膜とを含む基板を準備する。前述の通り、絶縁膜は２以上の領域に区分されている。後述するように、絶縁膜の領域ごとにコアマルチシェルナノワイヤ（中心ナノワイヤおよび各被覆層）の組成および各被覆層の膜厚を変えるために、絶縁膜の領域ごとに開口部の中心間距離および／または開口部のサイズ（直径）を変える。
　第２のステップでは、絶縁膜上にコアマルチシェルナノワイヤを形成する。より具体的には、開口部を通して露出したIV族半導体基板の（１１１）面から中心ナノワイヤを成長させ、次いで前記中心ナノワイヤの側面に各被覆層を形成する。中心ナノワイヤおよび各被覆層の形成は、例えばＭＯＶＰＥ法や、ＭＢＥ法などにより行われる。好ましくは、中心ナノワイヤおよび各被覆層の形成は、ＭＯＶＰＥ法により行われる。ＭＯＶＰＥ法による半導体ナノワイヤの形成は、所定の温度かつ減圧条件下で、III族元素を含む原料ガスおよびＶ族元素を含む原料ガスを提供すればよい。たとえば、ＩｎＧａＡｓ層を形成するときは、トリメチルインジウム、トリメチルガリウムおよび水素化ヒ素を含むガスを提供すればよい。
　トリメチルインジウム、トリメチルガリウムおよび水素化ヒ素を含むガスを供給すると、これらのガスは基板表面付近で熱分解反応を起こし、分解した元素（Ｉｎ、ＧａおよびＡｓ）は絶縁膜の開口部に絶縁膜の表面を移動して集まる。絶縁膜で被覆された領域では結晶成長が起こらず、開口部内で半導体結晶が露出している部分で結晶成長が起こる。絶縁膜の表面では基板が加熱されているため、表面に付着した元素や原料ガスは、一定時間経過した後に、基板表面から気相中へと離散する。絶縁膜の表面におけるＩｎの表面移動距離はＧａの表面移動距離よりも長いため、開口部から離れた位置に付着した元素のうち、Ｉｎの方がＧａよりも多く開口部に到達する。このように開口部の中心間距離が大きい場合には、Ｉｎの割合が大きく、膜厚が薄いＩｎＧａＡｓ層となる。一方、開口部の中心間距離が小さい場合、Ｉｎの表面移動距離およびＧａの表面移動距離が開口部の中心間距離よりも長くなり、Ｇａの割合が大きく、膜厚が厚いＩｎＧａＡｓ層となる。この原理は、他のIII－V族化合物半導体を成長させる場合も成り立つ。
　このように、第１のステップで領域ごとに開口部の中心間距離および／または開口部のサイズを変化させることで、第２のステップで領域ごとに中心ナノワイヤおよび各被覆層の組成ならびに各被覆層の膜厚を変えることができる。
　第３のステップでは、第１の電極および第２の電極を形成する。
　以上の手順により、基板上の絶縁膜が２以上の領域に区分されており、絶縁膜に形成された開口部の中心間距離および／またはサイズが領域ごとに異なり、コアマルチシェルナノワイヤの組成も領域ごとに異なる発光素子（レーザー発振器を含む）を製造することができる。
　たとえば、本発明の製造方法によれば、互いに発光波長の異なる複数のレーザー発振器を同一基板上に同時に製造することができる。
　以下、図面を参照して本発明の発光素子をより詳細に説明する。
　（実施の形態１）
　実施の形態１では、ｎ型シリコン（１１１）基板を有する本発明の発光素子の例を示す。
　図３は、実施の形態１の発光素子の構成を示す断面図である。図４は、実施の形態１の発光素子のコアマルチシェルナノワイヤの断面図（基板面と平行な断面の図）である。
　図３に示されるように、実施の形態１の発光素子１００は、ｎ型シリコン基板１１０、絶縁膜１２０、コアマルチシェルナノワイヤ１３０、絶縁樹脂１４０、第１の電極１５０、第２の電極１６０、誘電体膜１７０を有する。図３および図４に示されるように、コアマルチシェルナノワイヤ１３０は、ｎ型III－Ｖ族化合物半導体からなる中心ナノワイヤ１３１、ｎ型III－Ｖ族化合物半導体からなる第１のバリア層１３２、ｉ型III－Ｖ族化合物半導体からなる量子井戸層１３３、ｐ型III－Ｖ族化合物半導体からなる第２のバリア層１３４およびｐ型III－Ｖ族化合物半導体からなるキャッピング層１３５を含む。この発光素子１００は、コアマルチシェルナノワイヤ１３０の下端側から上端側（図３において白矢印の方向）に向けて光を放出する。
　ｎ型シリコン基板１１０は、ｎ型にドープされたシリコン（１１１）基板である。
　絶縁膜１２０は、ｎ型シリコン基板１１０のコアマルチシェルナノワイヤ１３０が配置されている面（（１１１）面）を被覆する絶縁性の膜である。絶縁膜１２０は、例えば膜厚２０ｎｍのＳｉＯ２膜である。ｎ型シリコン基板１１０と中心ナノワイヤ１３１とは直接接触しているので、その界面に絶縁膜１２０は存在しない。
　コアマルチシェルナノワイヤ１３０は、III－Ｖ族化合物半導体からなるコアマルチシェル構造のナノワイヤである。中心ナノワイヤ１３１は、ｎ型III－Ｖ族化合物半導体（例えば、ｎ型ＧａＡｓ）からなり、ｎ型シリコン基板１１０の（１１１）面上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。第１のバリア層１３２は、ｎ型III－Ｖ族化合物半導体（例えば、ｎ型ＡｌＧａＡｓ）からなり、中心ナノワイヤ１３１の側面を被覆する。量子井戸層１３３は、ｉ型III－Ｖ族化合物半導体（例えば、ｉ型ＧａＡｓ）からなり、第１のバリア層１３２を被覆する。第２のバリア層１３４は、ｐ型III－Ｖ族化合物半導体（例えば、ｐ型ＡｌＧａＡｓ）からなり、量子井戸層１３３を被覆する。キャッピング層１３５は、ｐ型III－Ｖ族化合物半導体（例えば、ｐ型ＧａＡｓ）からなり、第２のバリア層１３４を被覆する。第１のバリア層１３２、量子井戸層１３３、第２のバリア層１３４およびキャッピング層１３５は、中心ナノワイヤ１３１の側面のみを被覆し、中心ナノワイヤ１３１の端面は被覆しない。したがって、中心ナノワイヤ１３１、第１のバリア層１３２、量子井戸層１３３、第２のバリア層１３４およびキャッピング層１３５の上側の端面は、いずれも外界雰囲気に露出している。
　絶縁樹脂１４０は、ｎ型シリコン基板１１０（絶縁膜１２０）上においてコアマルチシェルナノワイヤ１３０間の空隙を埋めるように配置されており、各コアマルチシェルナノワイヤ１３０を電気的に分離している。絶縁樹脂１４０は、コアマルチシェルナノワイヤ１３０と直接接触しておらず、絶縁樹脂１４０とコアマルチシェルナノワイヤ１３０との間には、第２の電極１６０または誘電体膜１７０が配置されている。絶縁樹脂１４０の材料は、絶縁性を有する樹脂であれば特に限定されないが、透明絶縁樹脂が好ましい。コアマルチシェルナノワイヤ１３０内で発生した光を効率よく取り出すためである。
　第１の電極１５０は、ｎ型シリコン基板１１０上に配置されており、ｎ型シリコン基板１１０に接続されている。第１の電極１５０は、ｎ型シリコン基板１１０にオーミック接続されていることが好ましい。第１の電極１５０は、例えばＴｉ／Ａｕ多層膜やＴｉ／Ａｌ多層膜などである。
　第２の電極１６０は、絶縁樹脂１４０とコアマルチシェルナノワイヤ１３０との間および絶縁樹脂１４０上に配置されている。第２の電極１６０は、コアマルチシェルナノワイヤ１３０の側面の一部（上側の部分）を被覆するとともに、コアマルチシェルナノワイヤ１３０の側面（キャッピング層１３５）に接続されている。第２の電極１６０は、コアマルチシェルナノワイヤ１３０の側面（キャッピング層１３５）にオーミック接続されていることが好ましい。第２の電極１６０は、例えばＣｒ／Ａｕ多層膜やＡｕＺｎ合金膜などである。
　誘電体膜１７０は、コアマルチシェルナノワイヤ１３０の側面の一部（第２の電極で被覆されていない下側の部分）および絶縁膜１２０の一部（コアマルチシェルナノワイヤ１３０が配置されていない部分）を被覆する絶縁性の膜である。誘電体膜１７０は、例えば膜厚１５ｎｍのＡｌ２Ｏ３膜および膜厚５０ｎｍのＳｉＯ２膜の積層膜、または膜厚５０ｎｍのＳｉＯ２膜である。
　実施の形態１の発光素子１００では、中心ナノワイヤ１３１の側面全面に形成されたｐｎ接合において光が発生する。発生した光は、第２の電極１６０で反射されるため、コアマルチシェルナノワイヤ１３０の側面ではなく上側の端面から外部に放出される（図３中の白矢印）。
　実施の形態１の発光素子１００は、レーザー発振器としても動作することができる。そのためには、１）第１のバリア層１３２および第２のバリア層１３４の屈折率が量子井戸層１３３の屈折率よりも大きくなるように、各層を構成するIII－Ｖ族化合物半導体を選択し、かつ２）量子井戸層１３３の上側の端面（図３中のＡ）および下側の端面（図３中のＢ）が共振器ミラーとして機能できるように、量子井戸層１３３を構成するIII－Ｖ族化合物半導体、絶縁膜１２０の材料を選択することが好ましい。このようにすることで、量子井戸層１３３の上側の端面（図３中のＡ）と下側の端面（図３中のＢ）との間で光を繰り返し反射させて、光を増幅させることができる。
　以下、図５～７を参照して実施の形態の１の発光素子１００の製造方法について説明する。図５は、コアマルチシェルナノワイヤ１３０の形成過程を示す模式図である。図６は、コアマルチシェルナノワイヤ１３０を形成した後の基板の斜視図である。図７は、第１の電極１５０および第２の電極１６０の形成過程を示す模式図である。図７では、コアマルチシェルナノワイヤ１３０の被覆層１３２～１３５を省略している。
　まず、図５Ａに示されるように、ｎ型シリコン基板１１０を準備する。このｎ型シリコン基板１１０上には、ＳｉＯ２からなる膜厚２０ｎｍの絶縁膜１２０が熱酸化法により形成されている。次いで、図５Ｂに示されるように、ｎ型シリコン基板１１０上の絶縁膜１２０に、フォトリソグラフィー法などを用いて開口部を形成する。次いで、図５Ｃに示されるように、ＭＯＶＰＥ法により、開口部を通して露出したｎ型シリコン基板１１０の（１１１）面から中心ナノワイヤ１３１を成長させる。このとき、中心ナノワイヤ１３１を成長させる前に、交互原料供給変調法によりｎ型シリコン基板１１０の（１１１）面にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい。次に、図５Ｄに示されるように、中心ナノワイヤ１３１の側面に第１のバリア層１３２、量子井戸層１３３、第２のバリア層１３４およびキャッピング層１３５を形成する。以上の手順により、図６に示されるように、ｎ型シリコン基板１１０上にコアマルチシェルナノワイヤ１３０を形成することができる。
　次に、図７Ａ（図５Ｄと同じ状態）および図７Ｂに示されるように、コアマルチシェルナノワイヤ１３０の周囲を誘電体膜１７０で被覆する。たとえば、ＡＬＤ法で膜厚１５ｎｍのＡｌ２Ｏ３膜を形成した後、スパッタリング法で膜厚５０ｎｍのＳｉＯ２膜を形成すればよい。ＡＬＤ法でＡｌ２Ｏ３膜を形成するのは、ＳｉＯ２膜を形成する際にコアマルチシェルナノワイヤ１３０が損傷を受けないようにするためである。したがって、コアマルチシェルナノワイヤ１３０の損傷を防止できれば、Ａｌ２Ｏ３膜を形成せずに、プラズマＣＶＤ法などでＳｉＯ２膜のみを形成してもよい。誘電体膜１７０は、ガスエッチングの際にコアマルチシェルナノワイヤ１３０を保護するとともに（図７Ｄ参照）、コアマルチシェルナノワイヤ１３０と絶縁樹脂１４０との間に第２の電極１６０を形成するための空隙を確保する役割を担っている（図７Ｅ参照）。
　次に、図７Ｃに示されるように、誘電体膜１７０で被覆されたコアマルチシェルナノワイヤ１３０を絶縁樹脂１４０中に包埋する。次いで、図７Ｄに示されるように、ガスエッチングなどにより絶縁樹脂１４０を部分除去して、コアマルチシェルナノワイヤ１３０の先端部分を露出させる。次いで、図７Ｅに示されるように、ウェットエッチングなどによりコアマルチシェルナノワイヤ１３０の周囲の誘電体膜１７０を選択的に除去して、コアマルチシェルナノワイヤ１３０の上側の端面および側面を露出させる。エッチング時間を調整することにより、コアマルチシェルナノワイヤ１３０の側面の露出面積を任意に調整することができる。
　次に、図７Ｆに示されるように、コアマルチシェルナノワイヤ１３０と絶縁樹脂１４０との間の空隙に金属を堆積して第２の電極１６０を形成する。オーミック接続とするため、第２の電極１６０を形成した後アニーリングすることが好ましい。次いで、図７Ｇに示されるように、コアマルチシェルナノワイヤ１３０の上部に堆積した金属をコアマルチシェルナノワイヤ１３０ごと機械研磨して、コアマルチシェルナノワイヤ１３０の上側の端面を露出させる。これにより、第２の電極１６０は、コアマルチシェルナノワイヤ１３０の側面のみを被覆するようになる。最後に、図７Ｈに示されるように、ｎ型シリコン基板１１０の裏面に金属を堆積して第１の電極１５０を形成する。
　以上の手順により、実施の形態１の発光素子１００を製造することができる。
　実施の形態１の発光素子は、１）ナノワイヤがIV族半導体基板の（１１１）面上に配置されており、２）ナノワイヤがコアマルチシェル構造であり、かつ３）ナノワイヤの側面が金属電極（第２の電極）で被覆されているため、従来の半導体発光素子では実現できなかった高輝度化および低消費電力化を両立することができる。
　（実施の形態２）
　実施の形態２では、ｐ型シリコン（１１１）基板を有する本発明の発光素子の例を示す。
　図８Ａは、実施の形態２の発光素子の構成を示す断面図である。図８Ｂは、実施の形態２の発光素子のコアマルチシェルナノワイヤの断面図（基板面と平行な断面の図）である。実施の形態１の発光素子と同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
　図８Ａに示されるように、実施の形態２の発光素子２００は、ｐ型シリコン基板２１０、絶縁膜１２０、コアマルチシェルナノワイヤ２２０、絶縁樹脂１４０、第１の電極２３０、第２の電極２４０、誘電体膜１７０を有する。図８Ａおよび図８Ｂに示されるように、コアマルチシェルナノワイヤ２２０は、ｐ型III－Ｖ族化合物半導体からなる中心ナノワイヤ２２１、ｐ型III－Ｖ族化合物半導体からなる第１のバリア層２２２、ｉ型III－Ｖ族化合物半導体からなる量子井戸層２２３、ｎ型III－Ｖ族化合物半導体からなる第２のバリア層２２４およびｎ型III－Ｖ族化合物半導体からなるキャッピング層２２５を含む。
　ｐ型シリコン基板２１０は、ｐ型にドープされたシリコン（１１１）基板である。
　コアマルチシェルナノワイヤ２２０は、III－Ｖ族化合物半導体からなるコアマルチシェル構造のナノワイヤである。実施の形態２の発光素子２００のコアマルチシェルナノワイヤ２２０は、各構成要素の導電型が反対である点を除いては実施の形態１の発光素子のコアマルチシェルナノワイヤと同じである。すなわち、中心ナノワイヤ２２１は、ｐ型III－Ｖ族化合物半導体（例えば、ｐ型ＧａＡｓ）からなる。第１のバリア層２２２は、ｐ型III－Ｖ族化合物半導体（例えば、ｐ型ＡｌＧａＡｓ）からなる。量子井戸層２２３は、ｉ型III－Ｖ族化合物半導体（例えば、ｉ型ＧａＡｓ）からなる。第２のバリア層２２４は、ｎ型III－Ｖ族化合物半導体（例えば、ｎ型ＡｌＧａＡｓ）からなる。キャッピング層２２５は、ｎ型III－Ｖ族化合物半導体（例えば、ｎ型ＧａＡｓ）からなる。
　第１の電極２３０は、ｐ型シリコン基板２１０上に配置されており、ｐ型シリコン基板２１０に接続されている。第１の電極２３０は、ｐ型シリコン基板２１０にオーミック接続されていることが好ましい。第１の電極２３０は、例えばＣｒ／Ａｕ多層膜やＡｕＺｎ合金膜などである。
　第２の電極２４０は、絶縁樹脂１４０とコアマルチシェルナノワイヤ２２０との間および絶縁樹脂１４０上に配置されている。第２の電極２４０は、コアマルチシェルナノワイヤ２２０の側面の一部を被覆するとともに、コアマルチシェルナノワイヤ２２０の側面（キャッピング層２２５）に接続されている。第２の電極２４０は、コアマルチシェルナノワイヤ２２０の側面（キャッピング層２２５）にオーミック接続されていることが好ましい。第２の電極２４０は、例えばＴｉ／Ａｕ多層膜やＴｉ／Ａｌ多層膜などである。
　実施の形態２の発光素子２００は、実施の形態１の発光素子１００と同様の手順で作製することができる。
　実施の形態２の発光素子は、実施の形態１の発光素子と同様に、高輝度化および低消費電力化を両立することができる。
　（実施の形態３）
　実施の形態３では、コアマルチシェルナノワイヤ間の空隙が半絶縁性半導体で充填されている本発明の発光素子の例を示す。
　図９は、実施の形態３の発光素子の構成を示す断面図である。実施の形態１の発光素子と同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
　図９に示されるように、実施の形態３の発光素子３００は、ｎ型シリコン基板１１０、絶縁膜１２０、コアマルチシェルナノワイヤ１３０、半絶縁性半導体３１０、第１の電極１５０、第２の電極１６０、誘電体膜１７０を有する。図９に示されるように、コアマルチシェルナノワイヤ１３０は、ｎ型III－Ｖ族化合物半導体からなる中心ナノワイヤ１３１、ｎ型III－Ｖ族化合物半導体からなる第１のバリア層１３２、ｉ型III－Ｖ族化合物半導体からなる量子井戸層１３３、ｐ型III－Ｖ族化合物半導体からなる第２のバリア層１３４およびｐ型III－Ｖ族化合物半導体からなるキャッピング層１３５を含む。
　半絶縁性半導体３１０は、ｎ型シリコン基板１１０（絶縁膜１２０）上においてコアマルチシェルナノワイヤ１３０間の空隙を埋めるように配置されており、各コアマルチシェルナノワイヤ１３０を電気的に分離している。半絶縁性半導体３１０は、コアマルチシェルナノワイヤ１３０と直接接触しておらず、半絶縁性半導体３１０とコアマルチシェルナノワイヤ１３０との間には、第２の電極１６０または誘電体膜１７０が配置されている。半絶縁性半導体３１０の例には、ドープされていないＳｉまたはＧｅ、ドープされていないIII－Ｖ族化合物半導体などが含まれる。
　以下、図１０を参照して実施の形態の３の発光素子３００の製造方法について説明する。コアマルチシェルナノワイヤ１３０を形成するまでの手順は、実施例１と同様であるため（図５～図７Ｂ参照）、説明を省略する。
　図１０Ａに示されるように、コアマルチシェルナノワイヤ１３０の表面を誘電体膜１７０で被覆した後に、図１０Ｂ、図１０Ｃに示されるように、半絶縁性半導体３１０を動径方向に成長させる。これにより、コアマルチシェルナノワイヤ１３０間の空隙が、半絶縁性半導体３１０で充填される。次いで、図１０Ｄに示されるように、ガスエッチングなどにより半絶縁性半導体３１０を部分除去して、コアマルチシェルナノワイヤ１３０の先端部分を露出させる。次いで、図１０Ｅに示されるように、ウェットエッチングなどによりコアマルチシェルナノワイヤ１３０の周囲の誘電体膜１７０を選択的に除去して、コアマルチシェルナノワイヤ１３０の上側の端面および側面を露出させる。エッチング時間を調整することにより、コアマルチシェルナノワイヤ１３０の側面の露出面積を任意に調整することができる。
　次に、図１０Ｆに示されるように、コアマルチシェルナノワイヤ１３０と半絶縁性半導体３１０との間の空隙に金属を堆積して第２の電極１６０を形成する。オーミック接続とするため、第２の電極１６０を形成した後アニーリングすることが好ましい。次いで、図１０Ｇに示されるように、コアマルチシェルナノワイヤ１３０の上部に堆積した金属をコアマルチシェルナノワイヤ１３０ごと機械研磨して、コアマルチシェルナノワイヤ１３０の上側の端面を露出させる。これにより、第２の電極１６０は、コアマルチシェルナノワイヤ１３０の側面のみを被覆するようになる。最後に、図１０Ｈに示されるように、ｎ型シリコン基板１１０の裏面に金属を堆積して第１の電極１５０を形成する。
　以上の手順により、実施の形態３の発光素子３００を製造することができる。
　実施の形態３の発光素子は、実施の形態１の発光素子と同様に、高輝度化および低消費電力化を両立することができる。また、実施の形態３の発光素子は、放熱性に優れているため、ジュール熱による発光特性の低下および発光素子の劣化を抑制することもできる。
　以下、本発明について実施例を参照して詳細に説明するが、本発明はこれらの実施例により限定されない。
　［実施例１］
　１．発光素子の作製
　（１）基板の準備
　ｎ型シリコン（１１１）基板を、熱酸化処理して、表面に膜厚２０ｎｍのＳｉＯ２膜（絶縁膜）を形成した（図５Ａ参照）。電子線ビームリソグラフィーおよびウェットケミカルエッチングによりＳｉＯ２膜に周期的に開口部を形成して、シリコン基板の（１１１）面を露出させた（図５Ｂ参照）。開口部の形状は六角形とし、開口部の直径は１００ｎｍとした。開口部の中心間距離は、４００ｎｍとした。
　（２）コアマルチシェルナノワイヤの作製
　絶縁膜を形成したシリコン基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。シリコン基板の温度を９２５℃に上昇させて５分間維持することで、開口部内のシリコン基板表面に形成された自然酸化膜を除去した。次いで、シリコン基板の温度を９２５℃から４００℃に低下させた。水素化ヒ素ガスを水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、交互原料供給変調法により開口部内のシリコン基板表面にＧａＡｓの薄膜を形成した。この工程では、トリメチルガリウムガスと水素化ヒ素ガスとを交互に供給した。具体的には、シリコン基板の温度を４００℃から７５０℃に上昇させながら、トリメチルガリウムガスの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素ガスの供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、３分間かけて３０回繰り返した。トリメチルインジウムの分圧は１.０×１０－６ａｔｍとし、水素化ヒ素の分圧は２.５×１０－４ａｔｍとした。
　次に、シリコン基板表面から開口部を通してｎ型ＧａＡｓナノワイヤ（中心ナノワイヤ）を成長させた（図５Ｃ参照）。具体的には、シリコン基板の温度を７５０℃としてトリメチルガリウムガス、水素化ヒ素ガスおよびモノシランガスを水素ガスとともに供給して、シリコン基板表面から開口部を通して直径１００ｎｍのＧａＡｓナノワイヤを成長させた。トリメチルガリウムの分圧は２.５×１０－６ａｔｍとし、水素化ヒ素の分圧は１.０×１０－４ａｔｍとした。ｎ型ＧａＡｓナノワイヤのキャリア濃度は、７×１０１７～２.０×１０１８ｃｍ－３とした。
　次に、ｎ型ＧａＡｓナノワイヤ（中心ナノワイヤ）の周囲（主として側面）に、ｎ型ＡｌＧａＡｓ層（第１のバリア層）、ｐ型ＧａＡｓ層（量子井戸層）、ｐ型ＡｌＧａＡｓ層（第２のバリア層）およびｐ型ＧａＡｓ層（キャッピング層）をこの順番で形成した（図５Ｄ参照）。具体的には、シリコン基板の温度を７００℃としてトリメチルアルミニウムガス、トリメチルガリウムガス、水素化ヒ素ガスおよびモノシランガスを水素ガスとともに供給して、ｎ型ＧａＡｓナノワイヤ（中心ナノワイヤ）の側面に膜厚２２ｎｍのｎ型ＡｌＧａＡｓ層（第１のバリア層）を形成した。次いで、トリメチルガリウムガス、水素化ヒ素ガスおよびジメチル亜鉛を水素ガスとともに供給して、ｎ型ＡｌＧａＡｓ層（第１のバリア層）の上に膜厚３ｎｍのｐ型ＧａＡｓ層（量子井戸層）を形成した。次いで、トリメチルアルミニウムガス、トリメチルガリウムガス、水素化ヒ素ガスおよびジメチル亜鉛を水素ガスとともに供給して、ｐ型ＧａＡｓ層（量子井戸層）の上に膜厚２２ｎｍのｐ型ＡｌＧａＡｓ層（第２のバリア層）を形成した。次いで、トリメチルガリウムガス、水素化ヒ素ガスおよびジメチル亜鉛を水素ガスとともに供給して、ｐ型ＡｌＧａＡｓ層（第２のバリア層）の上に膜厚１０ｎｍのｐ型ＧａＡｓ層（キャッピング層）を形成した。トリメチルアルミニウムの分圧は７.５×１０－７ａｔｍとし、トリメチルガリウムの分圧は８.２×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。ｎ型ＡｌＧａＡｓ層（第１のバリア層）のキャリア濃度は、７×１０１７～２.０×１０１８ｃｍ－３とし、ｐ型ＧａＡｓ層（量子井戸層）のキャリア濃度は、４.８×１０１８ｃｍ－３とし、ｐ型ＡｌＧａＡｓ層（第２のバリア層）のキャリア濃度は、４.８×１０１８ｃｍ－３とし、ｐ型ＧａＡｓ層（キャッピング層）のキャリア濃度は、４.８×１０１８ｃｍ－３とした。
　この工程により、長さ３μｍのコアマルチシェルナノワイヤがシリコン基板表面に形成された。シリコン基板上のコアマルチシェルナノワイヤの密度は、１０億本／ｃｍ２以上である。コアマルチシェルナノワイヤの長軸は、シリコン基板の表面に対して垂直であった。
　図１１Ａは、コアマルチシェルナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真（斜視像）である。図１１Ｂは、コアマルチシェルナノワイヤの構成を示す断面模式図である。図１１Ｂに示されるように、ｎ型ＧａＡｓナノワイヤ（中心ナノワイヤ）４３１は、ｎ型シリコン基板４１０の（１１１）面からＳｉＯ２膜（絶縁膜）４２０の開口部を通して成長している。このｎ型ＧａＡｓナノワイヤ（中心ナノワイヤ）４３１の側面に、ｎ型ＡｌＧａＡｓ層（第１のバリア層）４３２、ｐ型ＧａＡｓ層（量子井戸層）４３３、ｐ型ＡｌＧａＡｓ層（第２のバリア層）４３４およびｐ型ＧａＡｓ層（キャッピング層）４３５が積層されている。図１１Ｃは、コアマルチシェルナノワイヤの断面（図１１ＢのＡ－Ａ’線）を示す走査電子顕微鏡写真である。図１１Ｃの写真から、図１１Ｂに示されるコアマルチシェル構造が形成されていることがわかる。
　（３）発光素子の作製
　コアマルチシェルナノワイヤを形成したシリコン基板上に誘電体膜を形成した（図７Ｂ参照）。具体的には、ＡＬＤ法により、膜厚１５ｎｍのＡｌ２Ｏ３膜を形成した後、スパッタリング法により、膜厚５０ｎｍのＳｉＯ２膜を形成した。
　次に、誘電体膜を形成したシリコン基板上に絶縁樹脂（ＢＣＢ樹脂）膜を形成して、シリコン基板上のコアマルチシェルナノワイヤを絶縁樹脂中に包埋した（図７Ｃ参照）。次いで、反応性イオンエッチングにより絶縁樹脂の上側の一部を除去して、コアマルチシェルナノワイヤの先端を露出させた（図７Ｄ参照）。図１２Ａは、コアマルチシェルナノワイヤの先端を露出させた後の素子表面の走査電子顕微鏡写真（斜視像）である。
　次に、ウェットエッチングにより、コアマルチシェルナノワイヤの上部および側面の一部（上側部分）の誘電体膜を選択的に除去した（図７Ｅ参照）。具体的には、シリコン基板をアンモニウム：過酸化水素：超純水混合水溶液に２秒間浸漬してエッチングを行った。
　次に、コアマルチシェルナノワイヤが露出した面に第２の電極として膜厚１５０ｎｍのＣｒ／Ａｕ多層膜を形成した（図７Ｆ参照）。第２の電極を形成する際には、コアマルチシェルナノワイヤと絶縁樹脂との空隙に金属が効率的に入り込むように、試料回転機構を有する金属蒸着器を用いた。また、オーミック電極を形成するために、４００℃で５分間、窒素雰囲気中でアニールした。図１２Ｂは、Ｃｒ／Ａｕ多層膜を形成した後の素子表面の走査電子顕微鏡写真（斜視像）である。
　次に、コアマルチシェルナノワイヤの先端部分をＣｒ／Ａｕ多層膜とともに機械的に研磨して、コアマルチシェルナノワイヤの上側の端面を露出させた。図１２Ｃは、コアマルチシェルナノワイヤの先端部分を研磨した後の素子表面の走査電子顕微鏡写真（斜視像）である。
　最後に、シリコン基板の裏面（コアマルチシェルナノワイヤが形成されていない面）に第１の電極として膜厚１００ｎｍのＴｉ／Ａｕ多層膜またはＴｉ／Ａｌ多層膜を形成した（図７Ｈ参照）。
　図１３は、作製した発光素子の構成を示す断面模式図である。図１３に示されるように、ｐ型ＧａＡｓ層（量子井戸層）４３３は、下端側の端面においてＳｉＯ２膜４２０と界面を形成し、上側の端面において外部雰囲気（空気）と界面を形成している。ＳｉＯ２膜４２０の上には、誘電体膜４７０、絶縁樹脂４４０およびＣｒ／Ａｕ多層膜（第２の電極）４６０が形成されている。Ｃｒ／Ａｕ多層膜（第２の電極）４６０は、コアマルチシェルナノワイヤ４３０の側面（ｐ型ＧａＡｓ層（キャッピング層）４３５）に接続されている。また、Ｔｉ／Ａｕ多層膜またはＴｉ／Ａｌ多層膜（第１の電極）４５０は、ｎ型シリコン基板４１０に接続されている。
　２．作製した発光素子の特性
　図１４は、作製した発光素子の電流電圧曲線を示すグラフである。内装図は、片対数グラフに変換したものである。この実験では、コアマルチシェルナノワイヤの長さは３μｍであり、そのうち上部２μｍの部分の側面が第２の電極で被覆されている発光素子を使用した。これらのグラフから、作製した発光素子は、立ち上がり電圧が１.４Ｖのｐｎ接合ダイオードとして機能していることがわかる。
　図１５は、作製した発光素子の電流注入発光スペクトルを示すグラフである（室温；直流電流駆動）。この実験では、コアマルチシェルナノワイヤの長さは３μｍであり、そのうち上部２μｍの部分の側面が第２の電極で被覆されている発光素子を使用した。ａは、注入電流が０.５０ｍＡのときの発光スペクトルを示す（×３０）。ｂは、注入電流が０.６５ｍＡのときの発光スペクトルを示す（×２０）。ｃは、注入電流が１.３０ｍＡのときの発光スペクトルを示す（×３.０）。ｄは、注入電流が１.８４ｍＡのときの発光スペクトルを示す（×１.５）。ｅは、注入電流が４.００ｍＡのときの発光スペクトルを示す。ｆは、この構造の室温におけるフォトルミネセンススペクトルを示す。このグラフから、発光の閾値は、０.５ｍＡ（電流密度３.２Ａ／ｃｍ２）であり、作製した発光素子は、市販のＧａＡｓ－ＬＥＤよりも小さな電流で発光することがわかる。
　図１６は、作製した発光素子のレーザー発振スペクトルを示すグラフである（室温；直流電流駆動）。この実験では、III－Ｖ族化合物半導体ナノワイヤの長さは５μｍであり、そのうち上部３μｍの部分の側面が第２の電極で被覆されている発光素子を使用した。このときの発光の閾値は、０.３ｍＡ（電流密度５Ａ／ｃｍ２）であった。また、レーザー発振時の注入電圧は、４６ｍＡ（電流密度７５０Ａ／ｃｍ２）であった。この結果から、作製した発光素子は、レーザー発振器としても機能できることがわかる。
　図１７は、ウェットエッチングで形成したコアマルチシェルナノワイヤの周囲の空隙の深さ（第２の電極で被覆されている部分の長さ）と発光素子の閾値電流との関係を示すグラフである（室温；直流電流駆動）。この実験では、コアマルチシェルナノワイヤの長さは５μｍの発光素子を使用した。このグラフから、空隙の深さが深く、第２の電極の接触面積が大きいほど、低電流で発光できることがわかる。
　［実施例２］
　実施例１では、コアマルチシェルナノワイヤ間の空隙を絶縁樹脂（ＢＣＢ樹脂）で充填した発光素子を作製した例を示した。実施例２では、コアマルチシェルナノワイヤ間の空隙を半絶縁性半導体（ＧａＡｓ）で充填した発光素子を作製した例を示す。
　（１）基板の準備およびコアマルチシェルナノワイヤの作製
　実施例１と同様の手順で、ｎ型シリコン（１１１）基板の上にコアマルチシェルナノワイヤを作製した（図１１参照）。
　（２）発光素子の作製
　コアマルチシェルナノワイヤを形成したシリコン基板上に誘電体膜を形成した（図１０Ａ参照）。具体的には、ＡＬＤ法により、膜厚１５ｎｍのＡｌ２Ｏ３膜を形成した後、スパッタリング法により、膜厚５０ｎｍのＳｉＯ２膜を形成した。
　次に、誘電体膜で被覆されたコアマルチシェルナノワイヤの周囲（主として側面）に半絶縁性ＧａＡｓ層を形成して、コアマルチシェルナノワイヤを半絶縁性ＧａＡｓ中に包埋した（図１０Ｂ～１０Ｃ参照）。具体的には、シリコン基板の温度を７００℃として、トリメチルガリウムガスおよび水素化ヒ素ガスを水素ガスとともに供給して、コアマルチシェルナノワイヤ側面のＳｉＯ２膜（誘電体膜）の上にＧａＡｓ層を形成した。トリメチルガリウムの分圧は８.２×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。図１８は、コアマルチシェルナノワイヤの周囲（主として側面）に半絶縁性ＧａＡｓ層を形成した後の素子表面の走査電子顕微鏡写真である。
　次に、反応性イオンエッチングにより半絶縁性ＧａＡｓの上側の一部を除去して、コアマルチシェルナノワイヤの先端を露出させた（図１０Ｄ参照）。
　次に、ウェットエッチングにより、コアマルチシェルナノワイヤの上部および側面の一部（上側部分）の誘電体膜を選択的に除去した（図１０Ｅ参照）。具体的には、シリコン基板をアンモニウム：過酸化水素：超純水混合水溶液に２秒間浸漬してエッチングを行った。
　次に、コアマルチシェルナノワイヤが露出した面に第２の電極として膜厚１５０ｎｍのＣｒ／Ａｕ多層膜を形成した（図１０Ｆ参照）。第２の電極を形成する際には、コアマルチシェルナノワイヤと半絶縁性ＧａＡｓとの空隙に金属が効率的に入り込むように、試料回転機構を有する金属蒸着器を用いた。また、オーミック電極を形成するために、４００℃で５分間、窒素雰囲気中でアニールした。
　次に、コアマルチシェルナノワイヤの先端部分をＣｒ／Ａｕ多層膜とともに機械的に研磨して、コアマルチシェルナノワイヤの上側の端面を露出させた。
　最後に、シリコン基板の裏面（コアマルチシェルナノワイヤが形成されていない面）に第１の電極として膜厚１００ｎｍのＴｉ／Ａｕ多層膜またはＴｉ／Ａｌ多層膜を形成した（図１０Ｈ参照）。
　前述の通り、図１８は、コアマルチシェルナノワイヤの周囲（主として側面）に半絶縁性ＧａＡｓ層を形成した後の素子表面の走査電子顕微鏡写真である。この写真から、実施例２の発光素子では、コアマルチシェルナノワイヤ間の空隙が半絶縁性半導体（ＧａＡｓ）で充填されていることがわかる。
　本出願は、２００９年１２月１日出願の特願２００９－２７３５６１に基づく優先権を主張する。当該出願明細書および図面に記載された内容は、すべて本願明細書に援用される。
　本発明の発光素子は、例えば画像表示機器や照明機器などに利用される半導体発光素子として有用である。また、本発明の発光素子を用いれば、ＬＳＩチップ間の信号伝達を光配線に置き換えることもできる。
　１００、２００　発光素子
　１１０、４１０　ｎ型シリコン基板
　１２０　絶縁膜
　１３０、２２０、４３０　コアマルチシェルナノワイヤ
　１３１、２２１　中心ナノワイヤ
　１３２、２２２　第１のバリア層
　１３３、２２３　量子井戸層
　１３４、２２４　第２のバリア層
　１３５、２２５　キャッピング層
　１４０、４４０　絶縁樹脂
　１５０、２３０　第１の電極
　１６０、２４０　第２の電極
　１７０、４７０　誘電体膜
　２１０、４１０　ｎ型シリコン基板
　３１０　半絶縁性半導体
　４２０　ＳｉＯ２膜
　４３１　ｎ型ＧａＡｓナノワイヤ
　４３２　ｎ型ＡｌＧａＡｓ層
　４３３　ｐ型ＧａＡｓ層
　４３４　ｐ型ＡｌＧａＡｓ層
　４３５　ｐ型ＧａＡｓ層
　４５０　Ｔｉ／Ａｕ多層膜またはＴｉ／Ａｌ多層膜
　４６０　Ｃｒ／Ａｕ多層膜

Claims (19)

  1. 　（１１１）面を有し、第１の導電型にドープされたIV族半導体基板と、
    　前記IV族半導体基板の（１１１）面を被覆し、１または２以上の開口部を有する絶縁膜と、
    　前記絶縁膜上に配置され、III－Ｖ族化合物半導体からなる１または２以上のコアマルチシェルナノワイヤと、
    　前記IV族半導体基板に接続された第１の電極と、
    　前記コアマルチシェルナノワイヤの側面を被覆し、かつ前記コアマルチシェルナノワイヤの側面に接続された第２の電極と、
    　を有する発光素子であって、
    　前記コアマルチシェルナノワイヤは、
    　前記第１の導電型のIII－Ｖ族化合物半導体からなり、前記IV族半導体基板の（１１１）面から前記開口部を通って上方に延伸する、中心ナノワイヤと、
    　前記中心ナノワイヤに含まれるIII－Ｖ族化合物半導体よりもバンドギャップが大きく、かつ前記第１の導電型のIII－Ｖ族化合物半導体からなり、前記絶縁膜上において前記中心ナノワイヤの側面を被覆する第１のバリア層と、
    　前記第１のバリア層に含まれるIII－Ｖ族化合物半導体よりもバンドギャップが小さいIII－Ｖ族化合物半導体からなり、第１のバリア層を被覆する量子井戸層と、
    　前記第１のバリア層に含まれるIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体であり、かつ前記第１の導電型と異なる第２の導電型のIII－Ｖ族化合物半導体からなり、前記量子井戸層を被覆する第２のバリア層と、
    　前記第２の導電型のIII－Ｖ族化合物半導体からなる層を含み、前記第２の電極とオーミック接続を形成できる、前記第２のバリア層を被覆するキャッピング層と、を有する、
    　発光素子。
  2. 　前記中心ナノワイヤの長軸は、前記IV族半導体基板の（１１１）面に対して垂直である、請求項１に記載の発光素子。
  3. 　前記第１のバリア層および前記第２のバリア層に含まれるIII－Ｖ族化合物半導体は、３元化合物半導体または４元化合物半導体であり、
    　前記中心ナノワイヤ側から前記量子井戸層側に向けてバンドギャップが徐々に小さくなるように、前記第１のバリア層におけるIII族元素またはＶ族元素の組成は、前記中心ナノワイヤ側から前記量子井戸層側に向けて徐々に変化しており、かつ
    　前記キャッピング層側から前記量子井戸層側に向けてバンドギャップが徐々に小さくなるように、前記第２のバリア層におけるIII族元素またはＶ族元素の組成は、前記キャッピング層側から前記量子井戸層側に向けて徐々に変化している、
    　請求項１に記載の発光素子。
  4. 　前記コアマルチシェルナノワイヤの側面の総面積に占める前記第２の電極が被覆している前記側面の面積の割合は、１０～１００％の範囲内である、請求項１に記載の発光素子。
  5. 　前記コアマルチシェルナノワイヤは、前記IV族半導体基板の表面１ｃｍ２あたり１０億本以上配置されている、請求項１に記載の発光素子。
  6. 　前記第２の電極で被覆されているコアマルチシェルナノワイヤ間の空隙は、絶縁体、半絶縁性半導体または金属で充填されている、請求項１に記載の発光素子。
  7. 　前記第２の電極で被覆されているコアマルチシェルナノワイヤ間の空隙は、半絶縁性半導体または金属で充填されている、請求項１に記載の発光素子。
  8. 　前記第１のバリア層および前記第２のバリア層に含まれるIII－Ｖ族化合物半導体は、前記量子井戸層に含まれるIII－Ｖ族化合物半導体よりも屈折率が大きく、
    　前記絶縁膜は、全反射絶縁膜を含み、
    　前記コアマルチシェルナノワイヤの２つの端面のうち、前記絶縁膜に接触していない端面は、外部雰囲気に露出しているか、部分反射絶縁膜で被覆されており、
    　前記第２の被覆膜の２つの端面のうち、前記絶縁膜に接触している端面は、前記絶縁膜に含まれる全反射絶縁膜と界面を形成し、
    　前記第２の被覆膜の２つの端面のうち、前記絶縁膜に接触していない端面は、外部雰囲気または前記部分反射絶縁膜と界面を形成する、
    　請求項１に記載の発光素子。
  9. 　前記絶縁膜は、２以上の領域に区分されており、
    　前記絶縁膜の２以上の領域のそれぞれには、開口部が形成されており、
    　前記開口部の中心間距離または前記開口部のサイズは、前記２以上の領域ごとに異なり、
    　前記コアマルチシェルナノワイヤの組成は、前記２以上の領域ごとに異なる、
    　請求項８に記載の発光素子。
  10. 　IV族半導体基板とIII－Ｖ族化合物半導体からなる１または２以上のコアマルチシェルナノワイヤとを有する発光素子の製造方法であって、
    　（１１１）面を有するIV族半導体基板と、前記（１１１）面を被覆し、１または２以上の開口部を有する絶縁膜とを含む基板を準備するステップと、
    　前記基板を低温熱処理して、前記（１１１）面を（１１１）１×１面とするステップと、
    　前記基板に低温条件下でIII族原料またはＶ族原料を供給して、前記（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップと、
    　前記IV族半導体基板の（１１１）面から前記開口部を通して、第１の導電型のIII－Ｖ族化合物半導体からなる中心ナノワイヤを成長させるステップと、
    　前記中心ナノワイヤの側面に、前記中心ナノワイヤに含まれるIII－Ｖ族化合物半導体よりもバンドギャップが大きく、かつ前記第１の導電型のIII－Ｖ族化合物半導体からなる第１のバリア層を形成するステップと、
    　前記第１のバリア層の上に、前記第１のバリア層に含まれるIII－Ｖ族化合物半導体よりもバンドギャップが小さいIII－Ｖ族化合物半導体からなる量子井戸層を形成するステップと、
    　前記量子井戸層の上に、前記第１のバリア層に含まれるIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体であり、かつ前記第１の導電型と異なる第２の導電型のIII－Ｖ族化合物半導体からなる第２のバリア層を形成するステップと、
    　前記第２のバリア層の上に、前記第２の導電型のIII－Ｖ族化合物半導体からなるキャッピング層を形成するステップと、
    　前記IV族半導体基板上に第１の電極を形成し、かつ前記キャッピング層上に第２の電極を形成するステップと、
    　を含む、発光素子の製造方法。
  11. 　前記基板を低温熱処理するステップの前に、前記基板を高温熱処理することにより、前記IV族半導体基板の表面に形成された自然酸化膜を除去するステップをさらに含む、請求項１０に記載の製造方法。
  12. 　前記（１１１）Ａ面または前記（１１１）Ｂ面に変換された（１１１）１×１面に、Ｖ族原料とIII族原料とを交互に供給することで、III－Ｖ族化合物半導体の薄膜を形成するステップをさらに含む、請求項１０に記載の製造方法。
  13. 　前記（１１１）面を（１１１）１×１面とするステップと、前記（１１１）面を前記（１１１）Ａ面または（１１１）Ｂ面に変換するステップとを、順に行なうか、または同時に行う、請求項１０に記載の製造方法。
  14. 　前記III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタンを含むガスである、請求項１０に記載の製造方法。
  15. 　前記Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマスを含むガスである、請求項１０に記載の製造方法。
  16. 　前記（１１１）面を被覆する絶縁膜は、前記IV族半導体基板の表面の熱酸化膜である、請求項１０に記載の製造方法。
  17. 　前記コアマルチシェルナノワイヤ間の空隙に、絶縁体、半絶縁性半導体または金属を充填するステップをさらに含む、請求項１０に記載の製造方法。
  18. 　前記コアマルチシェルナノワイヤ間の空隙に、半絶縁性半導体または金属を充填するステップをさらに含む、請求項１０に記載の製造方法。
  19. 　前記基板を準備するステップにおいて、
    　前記絶縁膜は、２以上の領域に区分されており、
    　前記絶縁膜の２以上の領域のそれぞれには、開口部が形成されており、
    　前記開口部の中心間距離または前記開口部のサイズは、前記２以上の領域ごとに異なる、
    　請求項１０に記載の製造方法。
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