WO2011042965A1 - 半導体装置および半導体論理回路装置 - Google Patents

半導体装置および半導体論理回路装置 Download PDF

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Definitions

  • the present invention generally relates to a semiconductor device, and more particularly to a semiconductor device using a dynamic threshold MOS transistor (hereinafter referred to as a Dt-MOS transistor) and a semiconductor logic circuit device using a Dt-MOS transistor.
  • a Dt-MOS transistor dynamic threshold MOS transistor
  • a gate electrode is short-circuited to a semiconductor layer or well region in which a channel region is formed, and an input signal is applied simultaneously to the semiconductor layer or well region in which the gate electrode and the channel region are formed.
  • the MOS transistor is capable of realizing a low off-state current and a large on-state current with a low threshold, and is suitable for low power consumption operation with a low power supply voltage.
  • a semiconductor layer or well region in which a channel region is formed may be referred to as a body.
  • FIG. 1 is a diagram for explaining the principle of a general Dt-MOS transistor
  • FIG. 2 is a graph showing the operating characteristics of the Dt-MOS transistor 10 of FIG.
  • a Dt-MOS transistor 10 is an n-channel MOS transistor on a silicon substrate 11 on which a p-type well 11P including an n-type doped source region 11S and a drain region 11D is formed.
  • a gate electrode 13 made of, for example, n-type polysilicon is formed on a channel region 11C between the source region 11S and the drain region 11D via a gate insulating film 12. Is formed.
  • the gate electrode 13 is further electrically connected to the p-type well 11P, that is, the body, and the signal voltage applied to the gate electrode 13 is also applied to the body 11P. Is done.
  • the signal voltage acts to lower the threshold voltage of the Dt-MOS transistor 10
  • the operating characteristic of the Dt-MOS transistor 10 is that of the MOS transistor having a low threshold voltage as the signal voltage increases. Asymptotically. Therefore, the Dt-MOS transistor 10 is switched on with a low signal voltage.
  • the Dt-MOS transistor 10 when the signal voltage is 0V or a low voltage in the vicinity thereof, the potential of the body 11P is 0V or in the vicinity thereof, and the operating characteristics of the Dt-MOS transistor 10 are the operating characteristics of the MOS transistor having a high threshold voltage. Asymptotically. That is, the threshold voltage of the Dt-MOS transistor 10 is not different from that of a normal n-channel MOS transistor having a high threshold voltage. As a result, the Dt-MOS transistor 10 has a low off-current or leakage as shown in FIG. The switch-off operation characterized by current is shown.
  • a Dt-MOS transistor When such a Dt-MOS transistor is formed on a normal silicon substrate (hereinafter referred to as a silicon bulk substrate) cut from a single crystal silicon ingot, the leakage current of the source and drain increases. In addition, there is a problem that the junction capacitance increases between the source region or drain region and the body, and the operation speed of the Dt-MOS transistor decreases due to the influence of the time constant. For this reason, conventionally, a Dt-MOS transistor is generally formed on an SOI substrate (Non-patent Document 1). The characteristics shown in FIG. 2 are for the Dt-MOSS transistor described on Non-Patent Document 2 and formed on such an SOI substrate.
  • a dynamic threshold like a Dt-MOS transistor is formed on the same substrate.
  • various other transistors need to be integrated, and some of them may include input / output transistors that do not want to perform a dynamic threshold operation, analog transistors, and the like.
  • the Dt-MOS transistor is formed on the SOI substrate, the film thickness of the silicon film 11P constituting the body is reduced, which increases the resistance of the body, and the operation speed of the transistor due to the effect of the time constant. There arises a problem of reduction.
  • Non-Patent Document 2 a source region and a drain region are formed as an elevated source / drain structure on an element isolation structure to avoid an increase in the element area, and between the source region or the drain region and the body. A configuration for reducing the junction capacitance is proposed.
  • this conventional structure solves the problems of increased source leakage current and increased junction capacitance, the current path between the body and the source or drain region is narrowed, resulting in increased source resistance.
  • the gate electrode is formed so as to face the source region or the drain region through the insulating film, there is a problem that the parasitic capacitance between the gate electrode and the source region or the drain region increases. The manufacturing process is complicated.
  • a semiconductor device is formed in a silicon bulk substrate having an element region defined by an element isolation region, a first dynamic threshold MOS transistor formed in the element region, and the element region.
  • a second dynamic threshold MOS transistor wherein the element region comprises a well having a first conductivity type, and the first dynamic threshold MOS transistor has a first gate on the surface of the silicon bulk substrate.
  • a first gate electrode formed through an insulating film; a first diffusion region formed on a first side of the first gate electrode in the well; and the first gate electrode with respect to the first gate electrode.
  • the S transistor includes a second gate electrode formed on a surface of the silicon bulk substrate on the second side of the first gate electrode via a second gate insulating film, the well, A third diffusion region formed on the first gate electrode side with respect to the second gate electrode, and a fourth diffusion region formed on the opposite side of the third diffusion region with respect to the second gate electrode.
  • the first and second gate electrodes and the first to fourth diffusion regions have a second conductivity type opposite to that of the well, and the second diffusion region
  • the third diffusion region is composed of the same diffusion region formed in the well, and the first to fourth diffusion regions are in contact with the lower ends of the first to fourth diffusion regions.
  • a fourth insulating region is formed, and the second insulating region and the third insulating region are formed.
  • the edge region is composed of the same insulating region, and the first dynamic threshold MOS is provided between the first insulating region and the second insulating region along the first gate electrode.
  • a first body region of the first conductivity type that constitutes a body of the transistor extends as a part of the element region, and is between the third insulating region and the fourth insulating region.
  • the second body region of the first conductivity type constituting the body of the second dynamic threshold MOS transistor extends as a part of the element region along the second gate electrode.
  • the first gate electrode is connected to the first region, the second gate electrode is connected to the second region, and the lower ends of the first to fourth insulating regions are The first and second bodies;
  • the lower end of the region is set deeper than the lower end of the region, and the lower ends of the first and second body regions are set deeper than the lower ends of the first to fourth diffusion regions.
  • the insulating region is located immediately below the diffusion region serving as the source or drain of each Dt-MOS transistor, and the diffusion region corresponding to each insulating region.
  • the junction capacitance associated with these diffusion regions is reduced, and the junction leakage current is reduced.
  • the element area can be reduced by sharing the diffusion region of one Dt-MOS transistor with the diffusion region of the other Dt-MOS transistor. .
  • the body regions of these two Dt-MOS transistors can be electrically independent. Further, by forming the lower ends of these body regions deeper than the lower ends of the respective diffusion regions, it is possible to suppress a short circuit between the diffusion regions and the wells constituting the element regions.
  • FIG. 1 is an equivalent circuit diagram of a semiconductor logic circuit device according to a first embodiment.
  • FIG. 4 is a plan view showing a layout of the semiconductor logic circuit device of FIG. 3.
  • FIG. 5 is a cross-sectional view taken along line AA ′ in FIG.
  • FIG. 5 is a sectional view taken along line BB ′ in FIG.
  • FIG. 5 is a cross-sectional view taken along line CC ′ in FIG.
  • FIG. 5 is a sectional view taken along line DD ′ in FIG.
  • FIG. 5 is a sectional view taken along line EE ′ in FIG.
  • FIG. 5 is a sectional view (No. 1) showing a manufacturing process of the semiconductor logic circuit device of FIG. 4;
  • FIG. 5 is a sectional view (No. 2) showing a manufacturing process of the semiconductor logic circuit device of FIG. 4;
  • FIG. 6 is a sectional view (No. 3) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 6 is a sectional view (No. 4) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 6 is a sectional view (No. 5) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 6 is a sectional view (No. 6) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 7 is a sectional view (No.).
  • FIG. 9 is a sectional view (No. 8) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 9 is a sectional view (No. 9) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 10 is a sectional view (No. 10) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 11 is a sectional view (No. 11) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 13 is a sectional view (No. 12) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 13 is a sectional view (No.
  • FIG. 15 is a sectional view (No. 14) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 15 is a sectional view (No. 15) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 17 is a cross-sectional view (No. 16) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 17 is a sectional view (No. 17) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 19 is a sectional view (No. 18) showing a manufacturing step of the semiconductor logic circuit device of FIG. 4;
  • FIG. 19 is a sectional view (No.).
  • FIG. 10A is a diagram (part 1) for explaining the ion implantation process of FIGS. 10O to 10R; FIG.
  • FIG. 10D is a diagram (part 2) illustrating the ion implantation process of FIGS. 10O to 10R.
  • FIG. 10D is a diagram (No. 3) for explaining the ion implantation step in FIGS. 10O to 10R;
  • FIG. 10D is a diagram (part 4) for explaining the ion implantation step of FIGS. 10O to 10R; It is a figure which shows one modification of 1st Embodiment. It is a top view which shows the other modification of 1st Embodiment.
  • FIG. 13B is a sectional view taken along line XX ′ in FIG. 13B. It is a top view which shows another modification of 1st Embodiment.
  • FIG. 10D is a diagram (part 2) illustrating the ion implantation process of FIGS. 10O to 10R.
  • FIG. 10D is a diagram (No. 3) for explaining the ion implantation step in FIGS. 10O to 10R;
  • FIG. 10D is
  • FIG. 13B is a cross-sectional view taken along line YY ′ in FIG. 13B. It is a top view which shows another modification of 1st Embodiment.
  • FIG. 6A is a sectional view (No. 1) showing a manufacturing process of the semiconductor logic circuit of FIG. 4 according to the second embodiment.
  • FIG. 5D is a cross-sectional view (part 2) illustrating the manufacturing process of the semiconductor logic circuit of FIG. 4 according to the second embodiment.
  • FIG. 5D is a cross-sectional view (part 3) illustrating the manufacturing process of the semiconductor logic circuit of FIG. 4 according to the second embodiment.
  • FIG. 6A is a diagram (part 1) illustrating a manufacturing process of the semiconductor logic circuit of FIG. 4 according to the third embodiment; FIG.
  • FIG. 6A is a diagram (part 2) illustrating a manufacturing process of the semiconductor logic circuit of FIG.
  • FIG. 10 is a diagram (part 3) illustrating a manufacturing process of the semiconductor logic circuit of FIG. 4 according to the third embodiment
  • FIG. 6A is a diagram (part 4) illustrating a manufacturing process of the semiconductor logic circuit of FIG. 4 according to the third embodiment
  • It is a top view which shows the layout of the semiconductor logic integrated circuit device by 4th Embodiment.
  • FIG. 10 is an equivalent circuit diagram showing a transfer gate according to a fifth embodiment.
  • FIG. 3 shows an equivalent circuit diagram of the semiconductor logic circuit device 20 according to the first embodiment
  • FIG. 4 is a plan view showing the layout thereof.
  • 5 to 9 are sectional views taken along lines AA ′, BB ′, CC ′, DD ′, and EE ′ in FIG. 4, respectively.
  • the semiconductor logic circuit device 20 is a two-input NAND device, which includes two p-channel MOS transistors PMOS1 and PMOS2 connected in parallel and two serially connected devices.
  • the n-channel MOS transistors NOS1 and NMOS2 are configured.
  • the p-channel MOS transistors PMOS1 and PMOS2 and the n-channel MOS transistors NMOS1 and NMOS2 are p - type doped silicon bulk substrate 21 (FIG. 5 to FIG. 5). (See FIG. 9).
  • the source S of the p-channel MOS transistors PMOS1 and PMOS2 which is the parallel connection is connected to the power supply V CC to the common, the drain D of the p-channel MOS transistors PMOS1 and PMOS2 are common, drains D of the n-channel MOS transistor NMOS1 Connected to.
  • the source S of the n-channel MOS transistor NMOS1 is connected to the drain D of the n-channel MOS transistor NMOS2, and the source S of the n-channel MOS transistor NMOS2 is connected to the ground power supply GND.
  • a first input signal IN1 is supplied to the gate electrodes of the p-channel MOS transistor PMOS2 and the n-channel MOS transistor NMOS1, and the gate electrodes of the p-channel MOS transistor PMOS1 and the n-channel MOS transistor NMOS2 are supplied to the gate electrodes. Is supplied with the second input signal IN1, and a logic output signal is obtained at the connection node N between the drains D of the p-channel MOS transistors PMOS1 and PMOS2 and the drain D of the n-channel MOS transistor NMOS1.
  • a first element region 21A and a second element region 21B are defined in the silicon bulk substrate 21 by an element isolation region 21I having an STI structure.
  • the n-channel MOS transistor NMOS1 is formed using the polysilicon pattern 21G1 as a gate electrode
  • the n-channel MOS transistor NMOS2 is formed using the polysilicon pattern 21G2 as a gate electrode.
  • the polysilicon patterns 21G1 and 21G2 further extend to the element region 21B.
  • the polysilicon pattern 21G1 and the polysilicon pattern 21G2 are used as the gate electrodes, respectively.
  • MOS transistors PMOS2 and PMOS1 are formed.
  • the polysilicon pattern 21G1 is electrically connected to the element regions 21A and 21B at the via contacts VC1 and VC2, respectively.
  • the polysilicon pattern 21G2 is electrically connected to the element regions at the via contacts VC3 and VC4, respectively. It is electrically connected to 21A and 21B.
  • the n-channel MOS transistors NMOS1 and NMOS2 and the p-channel MOS transistors PMOS1 and PMOS2 all exhibit the dynamic threshold operation as described above with reference to FIG.
  • the p-channel MOS transistor PMOS1 shares its drain with the drain of the p-channel MOS transistor PMOS2, and the n-channel MOS transistor NMOS1 shares its source with the drain of the n-channel MOS transistor NMOS2.
  • the p-channel MOS transistors PMOS1 and PMOS2 and the n-channel MOS transistors NMOS1 and NMOS2 are formed in the element regions of the semiconductor logic circuit device 20 as compared with the case where the element regions are separated by the element isolation structure. The area can be greatly reduced.
  • a via contact VC5 to which the input signal A is supplied is formed on the element isolation region 21I between the element regions 21A and 21B, though not visible in the plan view of FIG. (See FIG. 7).
  • a via contact VC6 to which the input signal B is supplied is formed in the polysilicon pattern 21G2 on the element isolation region 21I between the element regions 21A and 21B.
  • each of the source region S of the p-channel MOS transistors PMOS1 and PMOS 2 each of the power pattern - supplying the power supply voltage V CC from the emission PW1 and PW2 Via contacts VC7 and VC8 are formed, and the drain D of the p-channel MOS transistors PMOS1 and PMOS2 connected in common is connected to the via contact VC10 provided in the drain D of the n-channel MOS transistor NMOS1. They are connected via the VC 9 and the wiring pattern WP.
  • the source region of the n-channel MOS transistor NMOS2 is connected to GND via a via contact VC11 and a ground pattern GD1, and the output of the semiconductor logic circuit 20 is obtained on the wiring pattern WP. It is done.
  • the element region 21A is formed with an insulating pattern SB1 that separates the via contacts VC1 and VC3 from each other and also from the via contacts VC10 and VC11.
  • the insulating pattern SB1 functions as a silicide block structure.
  • a silicide layer (not shown) is formed in the element region 21A, a short circuit between the via contact VC1 and the via contacts VC3, VC10, VC11 is avoided. Is done.
  • a silicide layer (not shown) is formed in the element region 21A as a result of forming the insulating pattern SB1, a short circuit between the via contact VC3 and the via contacts VC1, VC10, VC11 is avoided.
  • an insulating pattern SB2 that separates the via contacts VC2 and VC4 from each other and also separates from the via contacts VC7 and VC8 is formed.
  • the insulating pattern SB2 also functions as a silicide block structure. As a result, even when a silicide layer (not shown) is formed in the element region 21B, a short circuit between the via contact VC2 and the via contacts VC4, VC7, VC8 is avoided. Is done.
  • the insulating patterns SB1 and SB2 can be formed by adding a mask process when forming sidewall insulating films on the polysilicon patterns 21G1 and 21G2.
  • FIG. 5 is a sectional view taken along line AA ′ in the plan view of FIG.
  • a deep n-type well 21DNW is formed in the element region 21A, and an n-type doped gate composed of the polysilicon pattern 21G1 is formed on the surface portion of the n-type well 21DNW.
  • a p-type well 21PW is formed.
  • the surface portions of the p-type bodies 21BY1 and 21BY2 correspond to the channel region CH1 of the MOS transistor NMOS1 immediately below the gate electrode 23G1N and the channel region CH2 of the MOS transistor NMOS2 immediately below the gate electrode 23G2N, respectively.
  • P-type channel doped regions 21NVT1 and 21NVT2 for threshold control are formed as part of p-type implantation region 21NVT, respectively.
  • the p-type channel dope regions 21NVT1 and 21NVT2 can be shared by the p-type well 21PW constituting the bodies 21BY1 and 21BY2.
  • the polysilicon pattern 21G1 constituting the gate electrode 23G1N is electrically connected to the body 21BY1 at the via contact VC1.
  • the gate electrode 23G1N is also connected to the body 21BY1.
  • the n-channel MOS transistor NMOS1 performs a dynamic threshold operation.
  • the polysilicon pattern 21G2 constituting the gate electrode 23G2N is electrically connected to the body 21BY2 at the via contact VC3.
  • the input applied to the gate electrode 23G2N is also applied to the body 21BY2.
  • the signal IN2 is applied simultaneously, and the n-channel MOS transistor NMOS2 performs a dynamic threshold operation as described above with reference to FIG.
  • the gate electrodes 21G1N and 21G2N are formed on the silicon bulk substrate 21 via gate insulating films 22Ox1 and 22Ox2, respectively.
  • the gate electrodes 21G1N and 21G2N are formed on the first side of the channel region CH1.
  • An n-type diffusion region 21DN1 serving as the drain of the n-channel MOS transistor NMOS1 is disposed on the side facing the n-type diffusion region 21DN1 across the channel region CH1, and an n-type diffusion serving as the source of the n-channel MOS transistor NMOS1.
  • Region 21SN1 is formed.
  • an n-type diffusion region 21DN2 serving as a drain of the n-channel MOS transistor NMOS2 is formed on the first side of the channel region CH2, and the n-type diffusion region is sandwiched between the channel region CH2.
  • An n-type diffusion region 21SN2 serving as the source of the n-channel MOS transistor NMOS2 is formed on the side facing 21DN2.
  • the n-type diffusion region 21SN1 and the n-type diffusion region 21DN2 are actually composed of the same n-type diffusion region, so that in the present embodiment, as described above, the semiconductor logic circuit It is possible to reduce the occupied area of 20.
  • the insulating region 21I1 is continuous with the adjacent element isolation region 21I
  • the insulating region 21I3 is continuous with the adjacent element isolation region 21I
  • the insulating regions 21I1, 21I2, and 21I3 have lower ends. It is formed to be deeper than the lower end of the shallow p-type well 21PW constituting the bodies 21BY1 and 21BY2. As a result, the bodies 21BY1 and 21BY2 are electrically separated from each other, and the problem that the input signals IN1 and IN2 interfere with each other does not occur.
  • the lower ends of the n-type diffusion regions 21DN1, 21SN1, and thus 21DN2 and 21SN2, are formed shallower than the lower end of the shallow p-type well 21PW, and these n-type diffusion regions are formed below the n-type well 21NW. There is no risk of short circuit.
  • interlayer insulating films 23 and 24 are stacked on the silicon bulk substrate 21, and the via contact VC 10 contacts the diffusion region 21 DN 1 through the interlayer insulating films 23 and 24. Yes.
  • the via contact VC11 is in contact with the diffusion region 21SN2 through the interlayer insulating films 23 and 24.
  • the via contact VC10 is in contact with a wiring pattern WP formed on the interlayer insulating film 24, and the via contact VC11 is formed on the interlayer insulating film 24 and connected to the ground power supply GND.
  • the wiring pattern GD1 is connected.
  • FIG. 6 is a sectional view taken along line BB ′ in the plan view of FIG.
  • Shallow n-type wells 21NW constituting the respective bodies 21BY4 and 21BY3 of the p-channel MOS transistors PMOS2 and PMOS1 are respectively formed immediately below the type-doped gate electrode 21G1P.
  • the surface portions of the n-type bodies 21BY3 and 21BY4 correspond to the channel region CH3 of the MOS transistor PMOS1 immediately below the gate electrode 23G1P and the channel region CH4 of the MOS transistor PMOS2 immediately below the gate electrode 23G1P, respectively.
  • N-type channel doped regions 21PVT1 and 21PVT2 for threshold control are formed as part of the n-type implantation region PVT, respectively.
  • the n-type channel dope regions 21PVT1 and 21PVT2 can be shared by the n-type well 21NW constituting the bodies 21BY3 and 21BY4.
  • the polysilicon pattern 21G1 constituting the gate electrode 23G2P is electrically connected to the body 21BY4 at the via contact VC2, and as a result, the gate electrode 23G2P is also connected to the body 21BY4.
  • the input signal IN1 applied to is simultaneously applied, and the p-channel MOS transistor PMOS2 performs a dynamic threshold operation.
  • the polysilicon pattern 21G2 constituting the gate electrode 23G1P is electrically connected to the body 21BY3 at the via contact VC4.
  • the input applied to the gate electrode 23G1P is also applied to the body 21BY3.
  • the signal IN2 is applied simultaneously, and the p-channel MOS transistor PMOS1 performs the dynamic threshold operation as described above with reference to FIG.
  • the gate electrodes 21G2P and 21G1P are formed on the silicon bulk substrate 21 via gate insulating films 22Ox3 and 22Ox4, respectively.
  • a first region of the channel region CH4 is formed in the p-type silicon bulk substrate 21, a first region of the channel region CH4 is formed.
  • the p-type diffusion region 21SP2 serving as the drain of the p-channel MOS transistor PMOS2 is disposed on the side, and the source of the p-channel MOS transistor PMOS2 is disposed on the side facing the p-type diffusion region 21SP2 across the channel region CH4.
  • a p-type diffusion region 21DP2 is formed.
  • a p-type diffusion region 21DP1 serving as the drain of the p-channel MOS transistor PMOS1 is formed on the first side of the channel region CH3, and the p-type diffusion region 21DP1 is sandwiched between the channel region CH3 and the p-type diffusion region 21DP1.
  • an n type diffusion region 21SP1 serving as the source of the p-channel MOS transistor NMOS1 is formed on the side facing the type diffusion region 21DP1.
  • the p-type diffusion region 21DP2 and the p-type diffusion region 21DP1 are actually composed of the same p-type diffusion region, and are formed by being electrically connected to the via contact VP9 in FIG. Has been.
  • the occupation area of the semiconductor logic circuit 20 is reduced. It is possible to reduce.
  • the via contact VP9 extends through the interlayer insulating films 23 and 24 and is connected to a wiring pattern WP formed on the interlayer insulating film 24.
  • insulating regions 21I4, 21I5 and 21I6 made of silicon oxide films are provided immediately below the p-type diffusion region 21SP1, the p-type diffusion region 21DP1, that is, the p-type diffusion region 21DP2, and the p-type diffusion region 21SP2. Note that each is formed.
  • the insulating region 21I4 is continuous to the adjacent element isolation region 21I
  • the insulating region 21I6 is also continuous to the adjacent element isolation region 21I
  • the lower ends of the insulating regions 21I3, 21I4 and 21I5 are It is formed so as to be deeper than the lower end of shallow n-type well 21NW constituting bodies 21BY3 and 21BY4.
  • the bodies 21BY3 and 21BY4 are electrically separated from each other, and the problem that the input signals IN1 and IN2 interfere with each other does not occur.
  • the lower ends of the p-type diffusion regions 21SP1, 21DP1, and thus 21DP2 and 21SP2 are formed shallower than the lower end of the shallow well 21NW, and these p-type diffusion regions are formed under the p-type silicon bulk substrate 21 below. There is no risk of short circuit.
  • the via contact VC1 is in contact with the diffusion region 21SP2 through the interlayer insulating films 23 and 24.
  • the via contact VC8 is in contact with the diffusion region 21SP1 through the interlayer insulating films 23 and 24.
  • a power supply wiring pattern PW1 formed on the interlayer insulating film 24 is in contact with the via contact VC7, and a power supply wiring pattern PW2 is connected to the via contact VC8 on the interlayer insulating film 24.
  • FIG. 7 is a sectional view of the semiconductor logic circuit device 20 taken along the line CC ′ in FIG.
  • a shallow p-type well 21PW including the channel dope region NVT1 is formed immediately below the gate electrode 23G1N constituted by a part of the polysilicon pattern 21G1.
  • the shallow p-type well 21PW has a high concentration for ohmic connection corresponding to an end portion of the polysilicon pattern 21G1 constituting the gate electrode 23G1N in the element region 21A.
  • P-type region 21P + is formed.
  • an opening 23A exposing the end of the p-type region 21P + and the gate electrode 23G1N is formed in the interlayer insulating film 23, and the opening 23A is filled with a via contact VC1 made of a metal plug.
  • the gate electrode 23G1N is electrically connected to the shallow well 21PW.
  • a shallow n-type well 21NW including the channel dope region PVT2 is formed immediately below the gate electrode 23G2P constituted by a part of the polysilicon pattern 21G1, and the shallow n
  • the type well 21NW includes a high-concentration n + type ohmic region for ohmic connection corresponding to an end portion of the polysilicon pattern 21G1 in the element region 21B constituting the gate electrode 23G2P. 21N + 1 is formed.
  • the interlayer insulating film 23 is formed with an opening 23B exposing the end of the n + type ohmic region 21N + 1 and the gate electrode 23G2P, and the opening 23B is filled with a via contact VC2 made of a metal plug.
  • the gate electrode 23G2P is electrically connected to the shallow well 21NW through the n + type ohmic region 21N + 1.
  • the p-channel MOS transistor PMOS1 and the n-channel MOS transistor NMOS2 each perform a dynamic threshold operation.
  • a contact hole 23C is formed in the interlayer insulating film 23 corresponding to the element isolation region 21I between the element region 21A and the element region 21B.
  • a via contact VC5 made of a plug By filling with a via contact VC5 made of a plug, a signal wiring pattern 24A formed on the interlayer insulating film 23 and supplied with a signal IN1 is electrically connected to the polysilicon pattern 21G1.
  • a low-resistance silicide layer is formed on the polysilicon pattern 21G1, and therefore, in the polysilicon pattern 21G1, the n-type doped gate electrode 23G1N and There is no problem that the electric resistance increases at the joint with the gate electrode 23G1P doped in p-type.
  • the via contact CV5 is not shown in the plan view of FIG. 4 because it is formed immediately below the wiring pattern WP formed on the interlayer insulating film 24.
  • FIG. 8 is a cross-sectional view of the semiconductor logic circuit device 20 taken along line DD ′ in FIG.
  • the shallow p-type well 21PW is formed including the channel dope region NVT2 immediately below the gate electrode 23G2N constituted by a part of the polysilicon pattern 21G2.
  • the shallow p-type well 21PW is connected to the polysilicon pattern 21G2 for ohmic connection corresponding to the end of the portion constituting the gate electrode 23G2N in the element region 21A.
  • a high concentration p-type region 21P + 2 is formed.
  • an opening 23A exposing the end of the p-type ohmic region 21P + 2 and the gate electrode 23G2N is formed in the interlayer insulating film 23, and the opening 23A is filled with a via contact VC3 made of a metal plug.
  • the gate electrode 23G2N is electrically connected to the shallow well 21PW through the p-type ohmic region 21P2.
  • a shallow n-type well 21NW including the channel dope region PVT2 is formed immediately below the gate electrode 23G1P constituted by a part of the polysilicon pattern 21G2, and the shallow n-type well 21NW is formed.
  • an opening 23E exposing the end of the n-type ohmic region 21N + 2 and the gate electrode 23G1P is formed in the interlayer insulating film 23, and the opening 23E is filled with a via contact VC4 made of a metal plug.
  • the gate electrode 23G1P is electrically connected to the shallow well 21NW via the n-type ohmic region 21N + 2.
  • the p-channel MOS transistor PMOS1 and the n-channel MOS transistor NMOS2 each perform a dynamic threshold operation.
  • a contact hole 23F is formed in the interlayer insulating film 23 corresponding to the element isolation region 21I between the element region 21A and the element region 21B.
  • the signal wiring pattern 24B formed on the interlayer insulating film 23 and supplied with the signal IN2 is electrically connected to the polysilicon pattern 21G2.
  • a low-resistance silicide layer is also formed on the polysilicon pattern 21G2. Therefore, in the polysilicon pattern 21G2, the n-type doped gate electrode 23G2N and There is no problem that the electrical resistance increases at the joint with the gate electrode 23G2P doped in p-type.
  • FIG. 9 is a cross-sectional view taken along line EE ′ in the plan view of FIG.
  • the wiring pattern WP extends over the interlayer insulating film 24 across the via contact VC5 and the signal wiring pattern 24A formed on the polysilicon pattern 21G1. It can be seen that the via contact VC9 contacts the p-type diffusion region 21DP1, that is, 21DP2, and the via contact CV10 contacts the n-type diffusion region 21DN1.
  • the gate electrode 23G1N of the n-channel MOS transistor NMOS1 shown in FIG. 5 is formed of a p-type well 21PW and extends directly under the channel region 21CH1, as shown in FIG. Are electrically connected to each other by a via contact VC1 and a p-type ohmic region 21P + 1. Therefore, the n-channel MOS transistor NMOS1 operates at a low voltage and exhibits low dynamic threshold operation as described in FIG.
  • the Dt-MOS transistor is characterized by an off current and a large on current.
  • the gate electrode 23G2N of the n-channel MOS transistor NMOS2 shown in FIG. 5 is formed in a body 21BY2 which is made of a p-type well 21PW and extends immediately below the channel region 21CH2, as shown in FIG.
  • the n-channel MOS transistor NMOS2 is also electrically connected by the via contact VC3 and the p-type ohmic region 21P + 2, so that the n-channel MOS transistor NMOS2 also operates at a low voltage and exhibits a dynamic threshold operation as described in FIG.
  • the Dt-MOS transistor is characterized by a low off current and a large on current.
  • the gate electrode 23G1P of the p-channel MOS transistor PMOS1 shown in FIG. 6 has an n-type well 21NW and extends directly under the channel region 21CH3, as shown in FIG. Are electrically connected to each other by a via contact VC4 and an n-type ohmic region 21N + 2.
  • the p-channel MOS transistor PMOS1 performs the dynamic threshold operation as described with reference to FIG.
  • the resulting Dt-MOS transistor is characterized by current and large on-current.
  • the gate electrode 23G2P of the p-channel MOS transistor PMOS2 shown in FIG. are electrically connected to each other by a via contact VC2 and an n + type ohmic region 21N + 1. Therefore, the p-channel MOS transistor PMOS2 operates at a low voltage and exhibits low dynamic threshold operation as described with reference to FIG.
  • the Dt-MOS transistor is characterized by an off current and a large on current.
  • insulating regions 21I2 and 21I1 made of silicon oxide films are formed immediately below the n-type diffusion region 21SN1 constituting the source region and the n-type diffusion region 21DN1 constituting the drain region, respectively. Therefore, the junction capacitance associated with these diffusion regions is reduced, the operation speed is improved, and the junction leakage current is reduced.
  • insulating regions 21I3 and 21I2 made of silicon oxide films are formed immediately below the n-type diffusion region 21SN2 constituting the source region and the n-type diffusion region 21DN2 constituting the drain region, respectively. Therefore, the junction capacitance associated with these diffusion regions is reduced, the operation speed is improved, and the junction leakage current is reduced.
  • the body 21By1 and the body 21BY2 are electrically connected.
  • the input signal In1 and the input signal IN2 do not interfere with each other.
  • the lower ends of the n-type diffusion regions 21DN1, 21SN1, 21DN2 and 21SN2 are formed shallower than the lower end of the p-type well 21PW, these diffusion regions are short-circuited to the deep n-type well 21DNW below it. None do.
  • insulating regions 21I4 and 21I5 made of silicon oxide films are formed immediately below the p-type diffusion region 21SP1 constituting the source region and the p-type diffusion region 21DP1 constituting the drain region, respectively. Therefore, the junction capacitance associated with these diffusion regions is reduced, the operation speed is improved, and the junction leakage current is reduced.
  • insulating regions 21I6 and 21I5 made of silicon oxide films are formed immediately below the p-type diffusion region 21SP2 constituting the source region and the p-type diffusion region 21DP2 constituting the drain region, respectively. Therefore, the junction capacitance associated with these diffusion regions is reduced, the operation speed is improved, and the junction leakage current is reduced.
  • the lower end of the n-type well 21NW constituting the body 21BY3 and the body 21BY4 is set to a depth that does not exceed the lower ends of the insulating regions 21I4 to 21I6. Therefore, the body 21BY3 and the body 21BY4 are electrically The input signal In1 and the input signal IN2 do not interfere with each other. Further, since the lower ends of the p-type diffusion regions 21DP1, 21SP1, 21DP2, and 21SP2 are formed at a shallower position than the lower end of the n-type well 21NW, these diffusion regions are formed on the p-type silicon bulk substrate 21 therebelow. There is no short circuit.
  • the n-channel MOS transistor NMOS1 is configured to use the source diffusion region 21SN1 also as the drain region 21DN2 of the n-channel MOS transistor NMOS2. Therefore, the MOS transistors NMOS1 and NMOS2 can be arranged close to each other, and the area of the element region 21A can be reduced.
  • the p-channel MOS transistor PMOS1 is configured so that its drain diffusion region 21DP1 is also used as the drain region 21DP2 of the p-channel MOS transistor PMOS2. Therefore, the MOS transistors PMOS1 and PMOS2 Can be arranged close to each other, and the area of the element region 21B can be reduced.
  • the semiconductor logic circuit device 20 has the above-described normal operation, for example, by forming a via contact for fixing the body potential on the same semiconductor bulk substrate as a normal MOS transistor having no Dt-MOS transistor configuration.
  • the MOS transistors can be integrated without changing the configuration.
  • the insulating regions 21I1 to 21I8 are not formed immediately below the polysilicon pattern 21G1, and therefore the n-channel MOS transistor is not formed.
  • the depth of the body is not limited by the insulating region made of the silicon oxide film, and the electric fields of the bodies 21BY1 to 21BY4 to which the input signal is applied Resistance can be reduced. For this reason, it becomes possible to improve the operation speed of each transistor.
  • the left half of the broken line is a cross-sectional view along the line AA ′ in FIG. 4, and the right half of the broken line is along the line BB ′ in FIG. It is a sectional view. The same applies hereinafter.
  • a on a p-type single crystal silicon bulk substrate 21 having a (100) plane orientation in which element regions 21A and 21B are defined by an STI type element isolation region 21I having a lower end depth of 200 nm to 400 nm, for example.
  • the resist pattern R1 covering the device region 21B is formed, the resist pattern R1 as a mask, phosphorus (P) in the silicon bulk substrate 21 under the acceleration voltage of 400keV ⁇ 2MeV, 2 ⁇ 10 12 Ions are implanted at a dose of cm ⁇ 2 to 1 ⁇ 10 14 cm ⁇ 2 to form an n-type well 21DNW deeper than the lower end of the element isolation region 21I.
  • boron (B) is ion-implanted into the silicon bulk substrate 21 at a dose of 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 under an acceleration voltage of 5 keV to 20 keV.
  • a shallow p-type well 21PW having a lower end depth of, for example, 30 nm to 100 nm and a p-type implantation for channel doping of the n-channel MOS transistors NMOS1 and NMOS2 are formed in the surface portion of the silicon bulk substrate 21.
  • the region NVT is formed shallower than the lower end of the element isolation region 21I (a typical source / drain region has a thickness of about 20 nm to 60 nm and a buried layer has a thickness of 30 nm to 150 nm. Set the well depth to be within the layer depth range).
  • the p-type implantation region NVT is shown as being formed on the surface portion of the p-type well 21PW. However, as described above, the p-type well 21PW causes the p-type implantation region NVT to The mold injection region NVT can also be used.
  • FIG. 10B is a cross-sectional view along the same cross section as FIG. 10A.
  • the device region 21A is covered with another resist pattern R2, and arsenic (As) is 20 keV to 120 keV in the silicon bulk substrate 21 using the resist pattern R2 as a mask.
  • Arsenic (As) is 20 keV to 120 keV in the silicon bulk substrate 21 using the resist pattern R2 as a mask.
  • a shallow n-type well 21NW of ⁇ 100 nm and an n-type implantation region PVT for channel doping of the p-channel MOS transistors PMOS1 and PMOS2 are formed shallower than the lower end of the element isolation region 21I (a typical source / drain region). Since the thickness is as low as 20 to 60 nm and the thickness of the buried layer is 30 to 150 nm, the depth range of the buried layer Set the well depth to the same).
  • the n-type implantation region PVT is shown as being formed in the surface portion of the n-type well 21NW. However, as described above, the n-type well 21NW causes the n-type implantation region PVT to The mold injection region PVT can also be used.
  • FIG. 10C is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10D is a cross section along the line CC ′ in FIG. 4 in the step of FIG. 10C. The figure is shown.
  • the polysilicon patterns 21G1 and 21G2 are formed on the element region 21A shown on the left side of the broken line through the gate insulating films 22Ox1 and 22Ox2, respectively. Is done. Accordingly, it is understood that the polysilicon patterns 21G1 and 21G2 are formed through the gate insulating films 22Ox3 and 22Ox4 also in the element region 21B on the right side of the broken line in FIG. 10C.
  • the polysilicon patterns 21G1 and 21G2 are formed by patterning a polysilicon film using a hard mask pattern 21OM made of a silicon oxide film or a silicon nitride film as a mask. The hard mask pattern 21OM will be described later. It is left on the polysilicon patterns 21G1 and 21G2 until the steps of FIGS. 10M and 10N.
  • Each of the polysilicon patterns 21G1 and 21G2 has a sidewall insulating film sw having a thickness of about 5 to 20 nm made of a silicon oxide film or a silicon nitride film on each sidewall surface. Further, in the process of FIG. In the element region 21A, using the polysilicon patterns 21G1 and 21G2 as a mask, As is ionized at a dose of about 1 ⁇ 10 13 cm ⁇ 2 to 2 ⁇ 10 15 cm ⁇ 2 under an acceleration voltage of 1 keV to 5 keV, for example.
  • n-type diffusion regions 21a to 21c constituting n-type source / drain extension regions are formed on the surface of the silicon bulk substrate 21 constituting the element region 21A, and the n-type diffusion region 21b serves as the polysilicon pattern.
  • the n-type diffusion region 21a is positioned between the G-type diffusion region 21b and the n-type diffusion region 21b.
  • the n-type diffusion region 21c is formed outside the polysilicon pattern 21G1 so as to be positioned outside the polysilicon pattern 21G2 with respect to the n-type diffusion region 21b.
  • the element region 12B is covered with a resist pattern (not shown).
  • B is subjected to an acceleration voltage of 0.1 keV to 1 keV, for example, 1 ⁇ 10 13 cm ⁇ 2 to 2 ⁇ 10 15. Ion implantation is performed at a dose of about cm ⁇ 2, and p-type diffusion regions 21d to 21f constituting p-type source / drain extension regions are formed on the surface of the silicon bulk substrate 21 constituting the element region 21B.
  • the p-type diffusion region 21d is located outside the polysilicon pattern 21G1 with respect to the p-type diffusion region 21e so that the region 21e is located between the polysilicon patterns 21G1 and G2.
  • a type diffusion region 21f is formed so as to be located outside the polysilicon pattern 21G2 with respect to the p type diffusion region 21e.
  • the element region 12A is covered with a resist pattern (not shown).
  • a deep n-type well 21DNW is formed in the element region 21A, and a polysilicon pattern 21G1 extends from the element region 21A to the element region 21B. It can be seen that the region extends beyond the element isolation region 21I separating the region 21A and the element region 21B.
  • a gate insulating film 22Ox1 is interposed between the surface of the silicon bulk substrate 21 and the polysilicon pattern 21G1, and in the element region 21B, the surface of the silicon bulk substrate 21 and the polysilicon are formed. It can be seen that the gate insulating film 22Ox2 is interposed between the pattern 21G2 and the pattern 21G2.
  • both ends of the polysilicon pattern 21G1 are covered with the same side wall insulating film as the side wall insulating film sw.
  • the same structure as that of FIG. 10D is formed in the cross section along line DD ′ in FIG.
  • FIG. 10E is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10F is a cross section along the line CC ′ in FIG. 4 in the process of FIG. 10E. The figure is shown.
  • the sidewall insulating film sw is covered and an outer side made of a silicon oxide film or a silicon nitride film or the like.
  • the sidewall insulating film SW is formed by depositing and etching back a silicon oxide film or silicon nitride film having a thickness of 20 nm to 50 nm.
  • the both end portions of the silicon pattern 21G1 are also formed so as to cover the inner side wall insulating film sw.
  • a structure similar to that of FIG. 10F is also formed in the cross section along line DD ′ in FIG.
  • the insulating patterns SB1 and SB2 to be silicide blocks described in FIG. Simultaneously with the insulating film SW, it is formed so as to extend laterally from each of the trace patterns 21G1, 21G2 known to the polysilicon.
  • FIG. 10G is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10H is a cross section along the line CC ′ in FIG. 4 in the process of FIG. 10G. The figure is shown.
  • the silicon bulk substrate is formed using the polysilicon patterns 21G1 and 21G2 covered with the sidewall insulating film SW and the hard mask pattern 21OM as a mask.
  • the surface of 21 is dry-etched by RIE, and in the element region 21A, trenches T1, T2, and T3 that extend beyond the lower end of the p-type well 21PW and reach the deep n-type well 21DNW are formed in the trench T2.
  • the trench T1 is located between the silicon patterns 21G1 and 21G2, the trench T1 is located outside the polysilicon pattern 21G1 with respect to the trench T2, and the trench T3 is located with respect to the trench T2. It is formed so as to be located outside the screen 21G2.
  • the shallow p-type well 21PW is separated into the first body region 21BY1 and the second body region 21BY2, and
  • the p-type implantation region NVT thereon is also separated into a channel dope region NVT1 on the body 21BY1 and a channel dope region NVT2 on the body 21BY2.
  • the trenches T4, T5 and T6 exceeding the lower end of the n-type well 21NW are located between the polysilicon patterns 21G1 and 21G2 by the dry etching.
  • the trench T4 is formed so as to be located outside the polysilicon pattern 21G1 with respect to the trench T5, and the trench T6 is located outside the polysilicon pattern 21G2 with respect to the trench T5. .
  • the trenches T1 to T6 are formed to a depth of 70 nm from the surface of the silicon bulk substrate 21.
  • the shallow n-type well 21NW is separated into the third body region 21BY3 and the fourth body region 21BY4, and The n-type implantation region PVT thereon is also separated into a channel doped region PVT1 on the body 21BY3 and a channel doped region PVT2 on the body 21BY4.
  • the upper surface of the polysilicon pattern 21G1 is covered at both ends of the polysilicon pattern 21G1 in the silicon bulk substrate 21, as shown in the sectional view of FIG. 10H. Dry etching is performed using the hard mask pattern 21OM and the sidewall insulating film SW as a self-aligned mask.
  • a trench T7 corresponding to an end of the polysilicon pattern 21G1 is formed in the element region 21A.
  • a trench T8 is formed at substantially the same depth as the trenches T1 to T6 corresponding to the end of the polysilicon pattern 21G2.
  • FIG. 10I is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10J is a cross section along the line CC ′ in FIG. 4 in the process of FIG. 10I. The figure is shown.
  • the structure of FIG. 10G has anisotropy such as reactive sputtering, and deposition occurs preferentially in the direction perpendicular to the substrate surface.
  • a silicon oxide film is deposited by a film forming method, and at the bottom of the trenches T1, T2, T3, T4, T5, and T6, the upper end is the shallow p-type well 21PW, and thus the body 21BY1, and the shallow n-type well 21NW.
  • the insulating regions 21I1, 21I2, 21I3, 21I4, 21I5 and 21I6 are formed with a thickness of, for example, about 20 nm to 50 nm so as to exceed the lower end of the body 21BY3. At this time, the insulating regions 21I1, 21I2, 21I3, 21I4, 21I5, and 21I6 have the same thickness as the shallow p-type well 21PW and the shallow n-type even if the etching process described in FIGS. 10K and 10L is performed next. The thickness is set so as to exceed the lower end of the well 21NW.
  • the insulating regions 21I9 and 21I10 described above with reference to FIG. 8 are filled with the trenches T7 and T8 in the cross section of FIG. 10J. Are formed with a thickness exceeding the lower end of the shallow p-type well 21PW, and hence the body 21BY1, and the shallow n-type well 21NW and thus the body 21BY3.
  • FIG. 10J a structure similar to FIG. 10J is also formed in the section DD ′ in FIG. 4, and in the element region 21A, insulation is provided corresponding to the end of the polysilicon pattern 21G2.
  • An insulating region 21I10 is formed corresponding to the end of the polysilicon pattern 21G2 in the region 21I9 and in the element region 21B.
  • a silicon oxide film 21O is formed on the polysilicon patterns 21G1 and 21G2 so as to cover the sidewall insulating film SW and the hard mask pattern 21OM.
  • a similar silicon oxide film 21O is also formed on the element isolation structure 21I.
  • the insulating regions 21I1 to 21I10 can be formed by oxygen ion implantation and heat treatment, which will be described later.
  • FIG. 10K is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10L is a cross section along the line CC ′ in FIG. 4 in the process of FIG. 10K. The figure is shown.
  • FIGS. 10K and 10L the structure shown in FIGS. 10I and 10J is dipped in an HF etchant for a short time and surrounded by a broken line in FIGS. 10K and 10L.
  • the silicon oxide film deposited during the formation of the insulating regions 21I1 to 21I10 is removed from the exposed side wall surface of T8 by wet etching to expose a fresh silicon surface.
  • the p-type well 21PW is formed so as to exceed the lower ends of the p-type bodies 21BY1 and BY2, and the element region 21B is formed so as to exceed the lower ends of the shallow n-type well 21NW, and thus the n-type bodies 21BY3 and BY4. ing.
  • FIG. 10M is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10N is a cross section along the line CC ′ in FIG. 4 in the process of FIG. 10M. The figure is shown.
  • the single crystal silicon epitaxial layer 21ep is placed in the trenches T1 to T8 at a substrate temperature of, for example, 700 ° C. to 800 ° C.
  • the trenches T1 to T8 are filled by epitaxially re-growing laterally from the silicon surface of the single crystal silicon bulk substrate 21 exposed on the side wall surface of T8.
  • these single crystal silicon epitaxial layers 21ep are not yet doped in either p-type or n-type.
  • the formation of the epitaxial layer 21ep in the trenches T9 and T10 is the same as the cross-sectional view of FIG.
  • each single crystal silicon epitaxial layer 21ep is shown to coincide with the upper surface of the silicon bulk substrate 21, but these single crystal silicon epitaxial layers Can be formed to exceed the upper surface of the silicon bulk substrate 21.
  • FIG. 11A and FIG. 11B facets composed of crystal planes of Si are generated in each single crystal silicon epitaxial layer, but there is no inconvenience due to this.
  • the extending direction of the polysilicon patterns 21G1 and 21G2 formed on the single crystal silicon bulk substrate 21 having the (100) plane orientation is defined as the trench.
  • the ⁇ 100> direction can also be used so that the (100) surface of Si is exposed on the side wall surfaces of T1 to T10.
  • a single crystal SiC epitaxial layer having a lattice constant smaller than that of Si constituting the silicon bulk substrate 21 is formed in the element region 21A, and the n channel is formed.
  • a uniaxial tensile stress may be applied to the channel regions of the MOS transistors NMOS1 and NMOS2 to improve the operation speed of these MOS transistors.
  • a single crystal SiGe epitaxial layer having a lattice constant larger than that of the silicon bulk substrate 21 is formed instead of the single crystal silicon epitaxial layer 21ep, and uniaxiality is formed in the channel regions of the p-channel MOS transistors PMOS1 and PMOS2.
  • a compressive stress may be applied to improve the operating speed of these MOS transistors.
  • the concentration does not affect the channel stress of the n-channel MOS transistors NMOS1 and NMOS2 and the p-channel MOS transistors PMOS1 and PMOS2 instead of the single crystal silicon epitaxial layer 21ep. It is possible to reduce the temperature during the epitaxial growth by forming a single crystal SiGe mixed crystal layer containing Ge.
  • FIG. 10O is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10P is a cross section along the line CC ′ in FIG. 4 in the process of FIG. 10O. The figure is shown.
  • the silicon oxide film 21O is removed together with the underlying hard mask pattern 21OM by, for example, wet etching, and further to FIG. 12A.
  • the p-type impurity element such as B is ion-implanted into the entire element region 21A using the ion implantation mask M1 shown in FIG. 1, and the single crystal in the element region 21A including part of the polysilicon patterns 21G1, 21G2 is included.
  • the entire silicon epitaxial layer 21ep is doped to the same p-type as the p-type well 21PW.
  • an n-type impurity element such as As or P is ion-implanted into the entire element region 21B to include a part of the polysilicon patterns 21G1 and 21G2, and the element region 21B.
  • the whole of the single crystal silicon epitaxial layer 21ep is doped with n-type which is the same as the n-type well 21NW.
  • n-type impurity element such as P is ion-implanted at a high concentration, and the silicon single crystal regions 21DN1 and 21SN1, that is, the silicon single crystal region 21DN2 and further the silicon single crystal region 21SN2 are doped to n + type.
  • the ion implantation can be performed at a dose of about 6 ⁇ 10 15 cm ⁇ 2 under an acceleration voltage of 10 keV, for example, when P is implanted, and when performed by implanting As, For example, it can be performed with an acceleration voltage of 20 keV and a dose of about 6 ⁇ 10 15 cm ⁇ 2 .
  • the same n-type impurity element ions are implanted also in the vicinity of the ends of the polysilicon patterns 21G1 and 21G2 in the single crystal silicon epitaxial layer 21e in the element region 21B.
  • the diffusion regions 21SN1, 21DN1, 21SN2, and 21DN2 are doped in the same n + type to form the ohmic regions 21N + 1 and 21N + 2.
  • the ohmic regions 21N + 1 and 21 + 2 formed in this manner are electrically separated as can be seen from the shape of the mask M3 in FIG. 12C. Therefore, the bodies 21BY1 and 21BY2 are electrically separated in the element region 21A. There will be no interference.
  • portions of the polysilicon patterns 21G1 and G2 extending in the element region 21A are doped n + type, and the n-type polysilicon gates of the n-channel MOS transistors NMOS1 and NMOS2 are doped. Electrodes 23G1N and 23G2N are formed.
  • FIG. 10Q is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10R is a cross section along the line CC ′ in FIG. 4 in the process of FIG. 10Q. The figure is shown.
  • a p-type impurity element such as B is ion-implanted at a high concentration into the element region 21B.
  • the silicon single crystal regions 21SP2 and 21DP2, that is, the silicon single crystal region 21DP1, and further, the silicon single crystal region 21SP1 are doped into p + type.
  • the ion implantation can be performed, for example, at an acceleration voltage of 3 keV and a dose of about 5 ⁇ 10 15 cm ⁇ 2 .
  • the same p-type impurity element ions are also implanted in the element region 21A near the tips of the polysilicon patterns 21G1 and 21G2, and the diffusion regions 21SP1, 21DP1, 21SP2, and so on.
  • the ohmic regions 21P + 1 and 21P + 2 are formed by doping into the same p + type as 21DP2.
  • the ohmic regions 21P + 1 and 21P + 2 formed in this way are electrically separated as can be seen from the shape of the mask M4 in FIG. 12D. Therefore, the bodies 21BY3 and 21BY4 are electrically separated in the element region 21B. There is no interference.
  • portions of the polysilicon patterns 21G1 and G2 extending in the element region 21B are doped p + type, and the p type polysilicon gates of the p channel MOS transistors PMOS1 and PMOS2 are doped. Electrodes 23G1P and 23G2P are formed.
  • FIGS. 10Q and 10R may be performed before the steps of FIGS. 10O and 10P.
  • an element region 21A and an element region 21B are defined on the silicon bulk substrate 21 by an element isolation region 21I. From the element region 21A to the element region 21B, The polysilicon patterns 21G1 and 21G2 extend across the element isolation region 21I interposed therebetween.
  • the element region 21A recesses are continuously formed by the trenches T1 to T3 and the trenches T7 and T9 formed in the steps of FIGS. 10I and 10J, surrounding the polysilicon patterns 21G1 and 21G2.
  • 10K and FIG. 10L after the insulating regions 21I1 to 21I10 are formed at the bottom in the steps of FIG. 10K and FIG. 10L, the single crystal silicon region is formed by lateral epitaxial growth in the steps of FIG. 10M and FIG. It is continuously filled with 21DN1, 21SN1 and thus with 21DN2, 21SN2.
  • recesses are continuously formed by the trenches T4 to T6 and the trenches T8 and T10 formed in the steps of FIGS. 10I and 10J, surrounding the polysilicon patterns 21G1 and 21G2.
  • 10K and 10L after the insulating regions 21I1 to 21I10 are formed at the bottom, the recess is formed by the epitaxial growth in the lateral direction in the steps of FIGS. 10M and 10N.
  • the areas 21SP1, 21DP1 and therefore 21DP2, 21SP2 are continuously filled.
  • the n-type impurity element is ion-implanted through the mask M3, and the single crystal silicon region is formed.
  • 21DN1, 21SN1, therefore, 21DN2, 21SN2, and portions of the polysilicon silicon patterns 21G1, 21G2 that extend through the element region 21A, and the ohmic regions 21N + 1, 21 + 2 of the element region 21B are the diffusion regions 21SN1, 21DN1, It is formed by doping in the same n + type as 21DN2 and 21SN2.
  • the p-type impurity element is ion-implanted through the mask M4, so that the single crystal silicon regions 21SP1, 21DP1, and thus 21DP2, 21SP2, and the polysilicon silicon patterns 21G1, 21G2 are formed.
  • the ohmic regions 21P + 1 and 21P + 2 extending in the element region 21B and further in the element region 21A are formed by being doped in the same p + type as the diffusion regions 21SP1, 21DP1, 21DP2, and 21SP2.
  • FIG. 10S is a cross-sectional view along the same cross sections AA ′ and BB ′ as in FIG. 10A
  • FIG. 10T is a cross-sectional view along the line CC ′ in FIG. 4 in the process of FIG. 10S. Indicates.
  • the exposed surfaces of the single crystal silicon regions 21SP1, 21DP1, and therefore 21DP2, 21SP2, the exposed surfaces of the n + type ohmic regions 21N + 1, 21N + 2, and the exposed surfaces of the p + type ohmic regions 21P + 1, 21P + 2 are formed by a normal salicide method, for example.
  • a silicide layer 25 made of nickel silicide is formed.
  • an interlayer insulating film 23 is formed on the silicon bulk substrate 21 so as to cover the gate electrodes 23G1N, 23G2N, 23G1P and 23G2P, Further, as shown in FIG. 10V, the openings 23A and 23B described above are formed in the interlayer insulating film 23 by exposing the p + type ohmic region 21P + 1 and the n + type ohmic region 21N + 1. Similarly, in the cross section along the line DD ′ in FIG. 4, the above-described openings 23D and 23E are formed by exposing the p + type ohmic region 21P + 2 and the n + type ohmic region 21N + 2. See the cross-sectional view of FIG.
  • a contact hole for a signal IN1 corresponding to the polysilicon pattern 21G1 is formed on the element isolation insulating film 21I between the element regions 21A and 21B in the interlayer insulating film 23.
  • a contact hole 23F for the signal IN2 is formed on the element isolation insulating film 21I between the element regions 21A and 21B corresponding to the polysilicon pattern 21G2.
  • the via contacts VC1, VC2, VC5 described in FIG. 7 are formed.
  • the via contacts VC3, CV4, and VC6 described with reference to FIG. 8 are formed by filling the openings 23D to 23F with metal plugs such as tungsten.
  • the interlayer insulating film 24 is formed on the structures of FIGS. 10U and 10V, and via contacts VC7 to VC11 are formed.
  • the semiconductor logic circuit device 20 having the cross section of FIG. 9 and the layout described in FIG. 4 is obtained.
  • FIGS. 10A to 10F, 10O to 10R, etc. are the same as the manufacturing process of a MOS transistor that performs a normal non-dynamic threshold operation. According to the above, it can be seen that MOS transistors that perform non-dynamic threshold operation simultaneously with the semiconductor logic circuit device 20 described with reference to FIGS. 4 to 8 can be formed on the same semiconductor bulk substrate. At this time, as described above, it is not necessary to change the configuration of a normal MOS transistor, such as providing a contact hole for fixing a body potential in a MOS transistor that performs a non-dynamic threshold operation.
  • the CMOS element 40 can be easily integrated on the same silicon bulk substrate as that of the semiconductor logic circuit device 20 of FIG.
  • the NAND circuit 20 described above with reference to FIG. 4 is formed on the same silicon bulk substrate 21, the element region is formed by the element isolation region 21I. 41A and 41B are defined, and the polysilicon pattern 21G3 extends from the element region 41A to the element region 41B across the element isolation region 21I interposed between the element regions 41A and 41B. .
  • the polysilicon pattern 21G3 is doped n + in the element region 41A and forms the gate electrode of the n-channel MOS transistor NMOS3. That is, in the element region 41A, a source SN and a drain DN made of an n + type diffusion region are formed on both sides of the polysilicon pattern 21G3, and the source SN is connected via the via contact CV16 and the power supply wiring pattern GD2. It is connected to the ground power supply GND.
  • the polysilicon pattern 21G3 is doped p + type and forms the gate electrode of the p-channel MOS transistor PMOS3. That is, in the element region 41A, a source SP and a drain DP made of a p + type diffusion region are formed on both sides of the polysilicon pattern 21G3. Connected.
  • the drain DP of the p-channel MOS transistor PMOS3 is connected to the drain of the n-channel MOS transistor NMOS3 via the via contact VC13, the local wiring pattern WP2, and the via contact VC15.
  • the channel MOS transistor pMOS3 forms the CMOS element 40.
  • the respective gate electrodes are not connected to the body, and these MOS transistors perform a non-dynamic threshold operation.
  • a circuit using a Dt-MOS transistor and a circuit using a non-Dt-MOS transistor can be easily integrated on the same substrate.
  • the n-channel MOS transistor NMOS3 and the p-channel MOS transistor PMOS3 constituting the CMOS element 40 in the configuration shown in FIG. 13A can also have a Dt-MOS configuration.
  • the gate electrode 21G3 of the n-channel MOS transistor NMOS3 may be connected to its body through a via contact
  • the gate electrode of the p-channel MOS transistor PMOS3 may be connected to its body through a via contact.
  • the depth of the lower end of the p-type well 21PW and the depth of the lower end of the n-type well 21NW do not necessarily need to coincide with each other and may be different.
  • the depths of the insulating regions 21I1 to 21I10 are inevitably the same in the steps of FIGS. 10A to 10V.
  • the insulating regions 21I1 to 21I10 are formed by ion implantation of oxygen described in a later embodiment. It is also possible to change the depth of the insulating regions 21I1 to 21I10 between the element regions 21A and 21B by changing the acceleration voltage of oxygen ions between the element regions 21A and 21B.
  • FIG. 13B is a plan view of a single n-channel Dt-MOS transistor 40 used in the semiconductor logic integrated circuit 20 of this embodiment, and FIG. 13C is along the line XX ′ of the MOS transistor of FIG. 13B. A cross-sectional view is shown.
  • a deep n-type well 41DNW is formed under the element region 41NMOS defined by the element isolation structure 41I corresponding to the element isolation structure 21I.
  • a polysilicon is formed corresponding to the deep n-type well 21DNW.
  • polysilicon corresponding to the polysilicon pattern 21G1 or 21G2 and serving as the gate electrode of the n-channel MOS transistor 40 is formed.
  • a p-type well 41PW is formed directly below the pattern 41G along the polysilicon silicon pattern 41G corresponding to the p-type well 21PW.
  • a p-type channel doped region NVT is formed on the surface of the p-type well 41PW.
  • the gate electrode 41G is formed on the element region 41NMOS via a gate insulating film 41Gox.
  • an n + type source diffusion region and an n + type drain diffusion region are formed on one side and the other side of the gate electrode 41G, respectively, using Mask1 shown in FIG. 13B as an ion implantation mask.
  • a source contact S and a drain contact D are formed respectively.
  • the gate electrode 41G is doped n + type on the element region 41NMOS.
  • the n-channel MOS transistor according to the present embodiment is similar to the n-channel MOS transistor NMOS1 or NMOS2 whose cross section was previously shown in FIG. It has the same insulating pattern as 21I1 to 21I3, and the source diffusion region and the drain diffusion region are formed epitaxially by regrowth on the insulating pattern.
  • the element region 41NMOS defined by the element isolation structure 41I has an extension 41ex on a part thereof, and the head 41Gh of the gate electrode 41G is formed on the extension 41ex.
  • the extension portion 41ex is partially covered via the gate insulating film 41Gox.
  • the head portion 41Gh and the extension portion 41ex of the gate electrode 41G are doped p + type using Mask2 shown in FIG. 13B as an ion implantation mask.
  • an insulating pattern 41i similar to the insulating patterns 21I7 to 21I10 in the previous embodiment is formed continuously with the element isolation structure 21I, and the insulating pattern 41i is formed on the insulating pattern 41i.
  • an epitaxial layer of silicon is formed by regrowth to form the extension 41ex.
  • a silicide layer 45 is formed on the surface of the source diffusion region / drain diffusion region in the polysilicon pattern 41G and the element region 41NMOS, and further on the surface of the extension 41ex, and the gate electrode 41G is formed by a via plug VC. , And electrically connected to the extending portion 41ex.
  • the silicide layer 45s formed on the extending portion 41ex is separated from the silicide layer 45 formed on the surface of the element region 41NMOS by the head portion 41Gh of the polysilicon pattern 41G. Therefore, a short circuit between the via contact VC and the source diffusion region or the drain diffusion region can be avoided without forming the silicide block patterns SB1 and SB2 as in the previous embodiment.
  • a p-channel Dt-MOS transistor can be formed.
  • the deep n-type well 41DNW is not used.
  • the configuration of the p-channel Dt-MOS transistor is clear from the description of the previous embodiments such as FIGS. 13B and 13C and FIGS. 10A to 10V, and further description is omitted.
  • FIG. 13D is a plan view showing a layout of the inverter 60 using the n-channel Dt-MOS transistor 41 and the corresponding p-channel Dt-MOS transistor of FIGS. 13B and 13C
  • FIG. 13E is a line Y in FIG. 13D. A cross-sectional view along -Y ′ is shown.
  • the inverter 60 includes an n-channel Dt-MOS transistor NMOS having the same configuration as the n-channel Dt-MOS transistor NMOS1 or NMOS2 in FIG. 5 and a p-channel Dt-MOS transistor in FIG.
  • the p-channel Dt-MOS transistor PMOS has the same configuration as the PMOS1 or PMOS2, and the n-channel Dt-MOS transistor NMOS is formed in an element region 61A defined by an element isolation region 21I in the silicon substrate 21.
  • the p-channel Dt-MOS transistor PMOS is formed in the element region 61B defined by the element isolation region 21I in the silicon substrate 21.
  • the element region 61A has an extension part 61Aex in a part thereof, and the element region 61B has an extension part 61Bex in a part thereof, and the extension parts 61Aex and 61Bex are connected to each other.
  • the region 61A and the element region 61B constitute a single active region.
  • a deep n-type well 61DNW is formed below the extended portion 61Aex corresponding to the deep n-type well 21DNW.
  • a polysilicon gate electrode 61G1 extends over the element region 61A through the gate insulating film 61Gox1 including the extending portion 61Aex, and the p-type well 21PW is directly under the polysilicon gate electrode 61G1. Corresponding to p-type well 61PW extends.
  • a polysilicon gate electrode 61G2 extends through the gate insulating film 61Gox2 including the extending portion 61Bex, and the n-type is directly below the polysilicon gate electrode 61G2.
  • An n-type well 61NW extends corresponding to the well 21NW.
  • the channel doped region NVT of the n-channel MOS transistor NMOS is formed on the surface of the p-type well 61PW, and the p-channel MOS transistor is formed on the surface of the n-type well 61NW.
  • a PMOS channel doped region PVT is formed.
  • an insulating pattern 61i similar to the insulating patterns 21I7 to 21I10 in the previous example is continuously formed under the extending portions 61Aex and 61Bex, and the insulating pattern
  • An epitaxial layer of silicon is formed on the silicon 61i by regrowth to form the extending portions 61Aex and 61Bex.
  • the silicon epitaxial layer is doped p + type in the extension 61Aex to form an ohmic contact region 61P +, and is doped n + in the extension 61Bex to form an ohmic contact region 61N +.
  • Silicide layers 65 are formed on the surfaces of the polysilicon gate electrodes 61G1 and 61G2, and silicide layers 65 are continuously formed on the surfaces of the ohmic contact regions 61P + and 61N + from the ohmic contact regions 61P + to 61N +. Via plugs 61in are formed on the ohmic contact regions 61P + and 61N + so as to bridge the gate electrodes 61G1 and 61G2.
  • an input voltage signal is supplied to the via plug 61in, and the wiring pattern 61WR is connected to the drain region D of the p-channel Dt-MOS transistor PMOS and the drain region D of the n-channel Dt-MOS transistor NMOS.
  • the element of FIG. 13D operates as an inverter.
  • the silicide layer 65 formed on the ohmic contact regions 61P + and 61N + includes the source region S or drain region D of the element region 61A, and further the source region S or drain region D of the element region 61B. Since the silicide layer formed on the gate electrode is separated by the gate insulating film 61Gox1 directly below the polysilicon gate electrode 61G1 and the gate insulating film 61Gox2 directly below the polysilicon gate electrode 61Gox2, the silicide block pattern as in the previous embodiment is used. There is no need to form SB1 and SB2.
  • FIG. 13F shows a configuration of a two-input NAND device 80 according to a modification of the two-input NAND device 40 of FIG. 4 using the inverter structure of FIGS. 13D and 13E.
  • the parts described above are denoted by corresponding reference numerals, and the description thereof is omitted.
  • two polysilicon patterns 21G1A and 21G1B are used instead of the polysilicon pattern 21G1 of FIG. 4, and two polysilicon patterns are used instead of the polysilicon pattern 21G2.
  • 21G2A and 21G2B are used.
  • the cross section taken along lines Z1-Z1 ′ and Z2-Z2 ′ in FIG. 13F has the same structure as the cross section of FIG. 13E, and the via contact VC5 is the first signal.
  • the polysilicon patterns 21G1A and 21G1B are connected to the p-type ohmic region 21P + 1 and the n-type ohmic region 21N + 1, respectively.
  • the via contact VC6 constitutes the second signal input terminal, and at the same time, the polysilicon patterns 21G2A and 21G2B are connected to the p-type ohmic region 21P + 2 and the n-type ohmic region 21N + 2, respectively.
  • the via contacts VC1 to VC4 in FIG. 4 are omitted.
  • the insulating regions 21I1 to 21I10 are formed by forming a trench in the silicon bulk substrate 21, and depositing a silicon oxide film on the formed trench. It is not limited to such a specific manufacturing method, and can be formed by ion implantation of oxygen ions as described below.
  • FIG. 14A corresponds to the steps of FIGS. 10C and 10D.
  • oxygen ions are implanted into the surfaces of the polysilicon patterns 21G1 and 21G2 instead of the hard mask pattern 21OM.
  • the cover film 21M for preventing the film is formed with a film thickness of 30 to 50 nm using, for example, a tungsten (W) film.
  • oxygen ions O + are ion-implanted into the structure of FIG. 14A, using the cover film 21M as a mask, for example, at an acceleration voltage of 10 to 60 keV and a dose of 1 ⁇ 10 16 cm ⁇ 2 or more.
  • Oxygen doped regions 21J1 to 21J6 are formed corresponding to the insulating regions 21I1 to 21I6.
  • similar oxygen doped regions are also formed corresponding to the other insulating regions 21I7 to 21I10.
  • the depth of the oxygen doped regions 21J1 to 21J6 can be controlled by an acceleration voltage.
  • the depth of the upper ends of the oxygen doped regions 21J1 to 21J6 can be controlled to 27 nm. Further, when an acceleration voltage of 60 keV is used, the depth of the upper ends of the oxygen doped regions 21J1 to 21J6 can be controlled to 140 nm.
  • RTA rapid thermal processing
  • MSA millisecond thermal processing
  • Oxygen atoms introduced in the regions 21J1 to 21J6 react with Si atoms to convert the oxygen doped regions 21J1 to 21J6 into insulating regions 21I1 to 21I6 made of silicon oxide films, respectively.
  • the insulating regions 21I7 to 21I10 are formed in the same manner.
  • FIG. 14C By performing the processes of FIG. 10O and FIG. 10P and thereafter, the semiconductor logic circuit device 20 of FIG. Can be manufactured.
  • FIGS. 15A to 15D show a third embodiment. However, FIGS. 15A to 15D are subsequent to the steps of FIGS. 10G and 10H and replace the steps of FIGS. 10I to 10N.
  • a layer 21Ge in which a SiGe mixed crystal layer, a Ge layer, and a SiGe mixed crystal layer are sequentially stacked is formed below the trenches T1 to T8.
  • the upper end of the layer 21G2 is formed with a thickness exceeding the upper end of the p-type well 21PW or the n-type well 21NW by sputtering or CVD.
  • the layer 21Ge thus formed has a SiGe mixed crystal layer interposed between the underlying silicon substrate and the Ge layer, and a SiGe mixed crystal layer formed on the Ge layer.
  • an epitaxial layer of silicon can be easily formed.
  • the n-channel MOS transistor NMOS1 is a part of the AA ′ section in FIG. 4, and the p-channel MOS transistor PMOS1 is a part of the BB ′ section in FIG.
  • a single crystal silicon epitaxial layer 21ep is formed on the layer 21Ge by performing epitaxial growth.
  • the single crystal silicon epitaxial layer 21ep can be formed under the conditions described above with reference to FIGS. 10M and 10N.
  • an opening 21eo exposing the Ge layer in the underlying layer 21Ge is formed in the single crystal silicon epitaxial layer 21ep.
  • the silicon bulk substrate 21 is heat-treated at a temperature of 600 ° C. in an oxygen atmosphere.
  • the Ge layer constituting the layer 21Ge is vaporized as GeO and is discharged out of the system from the opening 21eo.
  • a space 21V is formed under the single crystal silicon epitaxial layer 21ep instead of the insulating regions 21I1 to 21I10 in the previous embodiment.
  • the space 21V thus formed exhibits the same insulating action as that of the insulating regions 21I1 to 21I10.
  • the relative permittivity is 1.0
  • the n-channel MOS transistors NMOS1 and NMOS2 and the p-channel MOS transistor PMOS1 and The parasitic capacitance of the PMOS 2 is reduced, and a favorable effect of improving the respective operation speeds can be obtained.
  • FIG. 16 is a plan view showing a configuration of a logic integrated circuit device 60 according to the fourth embodiment. However, in FIG. 16, the parts described above are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor logic circuit device 60 is a NOR circuit device.
  • the element regions 21A and 21B are replaced, and the n-channel MOS transistor NMOS1 and the p-channel MOS transistor are replaced.
  • the PMOS 2 is replaced, and the n-channel MOS transistor NMOS 2 and the p-channel MOS transistor PMOS 1 are replaced.
  • the n-channel MOS transistor NMOS1 and the n-channel MOS transistor NMOS2, and the p-channel MOS transistor PMOS1 and the p-channel MOS transistor PMOS2 are all Dt-MOS transistors and are formed on the silicon bulk substrate. .
  • the Dt-MOS configuration n-channel MOS transistors NMOS1 and NMOS2 in FIG. 4 are connected in series, or the Dt-MOS configuration p-channel MOS transistors PMOS1 and PMOS2 in FIG. 16 are connected in series. It can be used alone, for example, as a semiconductor device such as a transfer gate.
  • FIG. 17 shows an equivalent circuit diagram of such a transfer gate composed of Dt-MOS transistors NMOS1 and NMOS2.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

　半導体装置は、シリコンバルク基板上の素子領域中に形成された第１および第２のＤｔ－ＭＯＳトランジスタを含み、前記第１および第２のＤｔ－ＭＯＳトランジスタは、一つの拡散領域を共有して形成され、それぞれの拡散領域の下には対応する絶縁領域が形成される。前記第１および第２のＤｔ－ＭＯＳトランジスタのゲート電極の下には第１および第２のボディ領域がそれぞれ延在し、前記絶縁領域の下端は前記第１および第２のボディ領域の下端よりも深く形成され、前記第１および第２のボディ領域の下端は前記拡散領域の下端よりも深く形成される。

Description

半導体装置および半導体論理回路装置
　本発明は一般に半導体装置に係り、特にダイナミックスレッショルドＭＯＳトランジスタ（以下Ｄｔ－ＭＯＳトランジスタと表記する）を使った半導体装置、およびＤｔ－ＭＯＳトランジスタを使った半導体論理回路装置に関する。
　Ｄｔ－ＭＯＳトランジスタは、ゲート電極を、チャネル領域が形成される半導体層ないしウェル領域に短絡させ、入力信号を前記ゲート電極とチャネル領域が形成される半導体層ないしウェル領域とに同時に印加することにより、低い閾値ながら、低いオフ電流と大きなオン電流を実現でき、低い電源電圧での低消費電力動作に適したＭＯＳトランジスタである。チャネル領域が形成される半導体層ないしウェル領域を、ボディとよぶこともある。
　図１は、一般的なＤｔ－ＭＯＳトランジスタの原理を説明する図、図２は、前記図１のＤｔ－ＭＯＳトランジスタ１０の動作特性を示すグラフである。
　図１を参照するに、この例ではＤｔ－ＭＯＳトランジスタ１０はｎチャネルＭＯＳトランジスタであり、ｎ型にドープされたソース領域１１Ｓおよびドレイン領域１１Ｄを含むｐ型ウェル１１Ｐが形成されたシリコン基板１１上に形成されており、前記シリコン基板１１上には、前記ソース領域１１Ｓとドレイン領域１１Ｄとの間のチャネル領域１１C上に、ゲート絶縁膜１２を介して例えばｎ型ポリシリコンよりなるゲート電極１３が形成されている。
　図１のＤｔ－ＭＯＳトランジスタ１０では、さらに前記ゲート電極１３が前記ｐ型ウェル１１Ｐ、すなわちボディと電気的に接続されており、ゲート電極１３に印加される信号電圧が、前記ボディ１１Ｐにも印加される。その結果、前記信号電圧は前記Ｄｔ－ＭＯＳトランジスタ１０の閾値電圧を低下させるように作用し、Ｄｔ－ＭＯＳトランジスタ１０の動作特性は、前記信号電圧の増大と共に、閾値電圧が低いＭＯＳトランジスタの動作特性に漸近する。このため、前記Ｄｔ－ＭＯＳトランジスタ１０は低い信号電圧でスイッチオンする。
　一方、信号電圧が０Ｖあるいはその近傍の低電圧である場合には、前記ボディ１１Ｐの電位が０Ｖあるいはその近傍となり、Ｄｔ－ＭＯＳトランジスタ１０の動作特性は、高い閾値電圧を有するＭＯＳトランジスタの動作特性に漸近する。すなわち前記Ｄｔ－ＭＯＳトランジスタ１０の閾値電圧は、通常の、高い閾値電圧を有するｎチャネルＭＯＳトランジスタのものと変わらず、その結果、Ｄｔ－ＭＯＳトランジスタ１０は図２に示すように低いオフ電流ないしリーク電流で特徴づけられるスイッチオフ動作を示す。
　このようなＤｔ－ＭＯＳトランジスタでは、図１中に囲んで示したソース領域１１Ｓとボディ１１Ｐの間の接合部１１Ｊが順方向バイアスされるため、前記ソース領域１１Ｓ、ドレイン領域１１Ｄの間に大きな電源電圧を印加することができず、前記基板１１としてシリコン基板を使った場合、前記電源電圧は、シリコンｐｎ接合のビルトインポテンシャルに対応した０．７Ｖ以下に設定する必要があるという制約が課せられる。
　なお上記の説明は、上記のｐ型およびｎ型を反転させたｐチャネルＭＯＳトランジスタの場合にも、同様に成立する。
特開２００８－２０５３２２号公報 特開２００５－１９８５９号公報 特開２００１－２０３３４８号公報 特開２００２－２０８６９６号公報
Assaderaaghi, F. et al., IEEE Electron Device Lett.15, pp.510- (1994) シャープ技報第７９号・２００１年４月
　このようなＤｔ－ＭＯＳトランジスタを通常の、単結晶シリコンインゴットから切り出されたシリコン基板（以下、シリコンバルク基板と称する）上に形成した場合には、ソースやドレインのリーク電流が増大してしまう問題があり、またソース領域あるいはドレイン領域と前記ボディとの間で接合容量が増大し、時定数の影響でＤｔ－ＭＯＳトランジスタの動作速度が低下する問題が生じる。このため従来、Ｄｔ－ＭＯＳトランジスタは一般にＳＯＩ基板上に形成されていた（非特許文献１）。先の図２の特性は、非特許文献２に記載された、このようなＳＯＩ基板上に形成されたＤｔ－ＭＯＳSトランジスタについてのものである。
　しかし、単体のＤｔ－ＭＯＳならばともかく、単一の基板上に一つのシステムを搭載するＳｏＣ（システムオンチップ）のような半導体装置では、同じ基板上に、Ｄｔ－ＭＯＳトランジスタのようにダイナミックスレッショルド動作をするトランジスタ以外にも、他の様々なトランジスタを集積する必要があり、そのなかにはダイナミックスレッショルド動作をさせたくない入出力トランジスタやアナログ用途のトランジスタなどが含まれることがある。
　このような場合、これらのトランジスタについては、個別にコンタクトを設けてボディを接地するなどしてボディ電位を固定する対策が必要となるが、このような構成では、高価なＳＯＩ基板の使用に伴う費用の増大の他に、集積密度が低下したり、製造プロセスが複雑になったりする問題が生じてしまう。また入力信号が高周波信号となると、ボディの電位が入力信号の変化に追従できなくなるという問題も生じる。
　またＤｔ－ＭＯＳトランジスタをＳＯＩ基板上に形成した場合には、ボディを構成するシリコン膜１１Ｐの膜厚が薄くなり、このためボディの抵抗が増大してしまい、時定数の効果でトランジスタの動作速度が低減する問題が生じる。
　従来、シリコンバルク基板上にＤｔ－ＭＯＳトランジスタを形成しようとする試みも行われている。例えば非特許文献２には、ソース領域およびドレイン領域を素子分離構造上に、エレベーテッド・ソース／ドレイン構造として形成し、素子面積の増大を回避しつつ、ソース領域あるいはドレイン領域とボディとの間の接合容量を低減する構成が提案されている。
　しかし、この従来の構造では、ソースリーク電流の増大や接合容量の増大の問題は解決するものの、ボディとソース領域あるいはドレイン領域との間の電流経路が絞られるため、ソース抵抗が増大してしまい、またゲート電極がソース領域あるいはドレイン領域と絶縁膜を介して対向して形成されるため、ゲート電極とソース領域あるいはドレイン領域との間の寄生容量が増大してしまう問題点があり、またさらに、製造工程が複雑になる問題点がある。
　一実施形態によれば半導体装置は、素子分離領域により素子領域を画成されたシリコンバルク基板と、前記素子領域中に形成された第１のダイナミックスレッショルドＭＯＳトランジスタと、前記素子領域中に形成された第２のダイナミックスレッショルドＭＯＳトランジスタと、を含み、前記素子領域は第１の導電型を有するウェルよりなり、前記第１のダイナミックスレッショルドＭＯＳトランジスタは、前記シリコンバルク基板の表面上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記ウェル中、前記第１のゲート電極の第１の側に形成された第１の拡散領域と、前記第１のゲート電極に対し前記第１の拡散領域と反対の第２の側に形成された第２の拡散領域とを有し、前記第２のダイナミックスレッショルドＭＯＳトランジスタは、前記シリコンバルク基板の表面上、前記第１のゲート電極の前記第２の側に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記ウェル中、前記第２のゲート電極に対し前記第１のゲート電極の側に形成された第３の拡散領域と、前記第２のゲート電極に対し前記第３の拡散領域と反対側に形成された第４の拡散領域とを有し、前記第１および第２のゲート電極および前記第１～第４の拡散領域は、前記ウェルとは逆の第２の導電型を有し、前記第２の拡散領域と前記第３の拡散領域とは、前記ウェル中に形成された同一の拡散領域より構成されており、前記第１～第４の拡散領域の下には、それぞれの下端部に接して第１～第４の絶縁領域がそれぞれ形成されており、前記第２の絶縁領域と前記第３の絶縁領域とは、同一の絶縁領域より構成されており、前記第１の絶縁領域と前記第２の絶縁領域の間には、前記第１のゲート電極に沿って、前記第１のダイナミックスレッショルドＭＯＳトランジスタのボディを構成する前記第１の導電型の第１のボディ領域が、前記素子領域の一部として延在しており、前記第３の絶縁領域と前記第４の絶縁領域の間には、前記第２のゲート電極に沿って、前記第２のダイナミックスレッショルドＭＯＳトランジスタのボディを構成する前記第１の導電型の第２のボディ領域が、前記素子領域の一部として延在しており、前記第１のゲート電極は前記第１の領域に接続されており、前記第２のゲート電極は前記第２の領域に接続されており、前記第１～第４の絶縁領域の下端は、前記第１および第２のボディ領域の下端よりも深い位置に設定されており、前記第１および第２のボディ領域の下端は、前記第１～第４の拡散領域の下端よりも深い位置に設定されている。
　上記実施形態によれば、二つのＤｔ－ＭＯＳトランジスタを含む半導体装置において、それぞれのＤｔ－ＭＯＳトランジスタのソースあるいはドレインとなる拡散領域の直下に絶縁領域が、それぞれの絶縁領域が対応する拡散領域の下端に接するように形成されており、その結果、これら拡散領域に伴う接合容量が低減され、また接合リーク電流が減少する。さらに同一の素子領域中で隣接する二つのＤｔ－ＭＯＳトランジスタにおいて、一方のＤｔ－ＭＯＳトランジスタの拡散領域を他方のＤｔ－ＭＯＳトランジスタの拡散領域と兼用することにより、素子面積を低減することができる。さらに前記絶縁領域の下端を、それぞれのＤｔ－ＭＯＳトランジスタのボディ領域の下端よりも深く形成することにより、これら二つのＤｔ－ＭＯＳトランジスタのボディ領域を電気的に独立させることが可能となる。またこれらボディ領域の下端をそれぞれの拡散領域の下端よりも深く形成することにより、拡散領域と素子領域を構成するウェルとの間の短絡を抑制することが可能となる。
Ｄｔ－ＭＯＳトランジスタの基本構成を説明する図である。 Ｄｔ－ＭＯＳトランジスタの典型的な動作特性を示す図である。 第１の実施形態に係る半導体論理回路装置の等価回路図である。 図３の半導体論理回路装置のレイアウトを示す平面図である。 図４中、線Ａ－Ａ'に沿った断面図である。 図４中、線Ｂ－Ｂ'に沿った断面図である。 図４中、線Ｃ－Ｃ'に沿った断面図である。 図４中、線Ｄ－Ｄ'に沿った断面図である。 図４中、線Ｅ－Ｅ'に沿った断面図である。 図４の半導体論理回路装置の製造工程を示す断面図（その１）である。 図４の半導体論理回路装置の製造工程を示す断面図（その２）である。 図４の半導体論理回路装置の製造工程を示す断面図（その３）である。 図４の半導体論理回路装置の製造工程を示す断面図（その４）である。 図４の半導体論理回路装置の製造工程を示す断面図（その５）である。 図４の半導体論理回路装置の製造工程を示す断面図（その６）である。 図４の半導体論理回路装置の製造工程を示す断面図（その７）である。 図４の半導体論理回路装置の製造工程を示す断面図（その８）である。 図４の半導体論理回路装置の製造工程を示す断面図（その９）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１０）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１１）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１２）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１３）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１４）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１５）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１６）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１７）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１８）である。 図４の半導体論理回路装置の製造工程を示す断面図（その１９）である。 図４の半導体論理回路装置の製造工程を示す断面図（その２０）である。 図４の半導体論理回路装置の製造工程を示す断面図（その２１）である。 図４の論半導体理回路装置の製造工程を示す断面図（その２２）である。 第１の実施形態の一変形例を示す図である。 第１の実施形態の一変形例を示す図である。 図１０Ｏ～図１０Ｒのイオン注入工程を説明する図（その１）である。 図１０Ｏ～図１０Ｒのイオン注入工程を説明する図（その２）である。 図１０Ｏ～図１０Ｒのイオン注入工程を説明する図（その３）である。 図１０Ｏ～図１０Ｒのイオン注入工程を説明する図（その４）である。 第１の実施形態の一変形例を示す図である。 第１の実施形態の他の変形例を示す平面図である。 図１３Ｂ中、線Ｘ－Ｘ'に沿った断面図である。 第１の実施形態の別の変形例を示す平面図である。 図１３Ｂ中、線Ｙ－Ｙ'に沿った断面図である。 第１の実施形態のさらに別の変形例を示す平面図である。 第２の実施形態による図４の半導体論理回路の製造工程を示す断面図（その１）である。 第２の実施形態による図４の半導体論理回路の製造工程を示す断面図（その２）である。 第２の実施形態による図４の半導体論理回路の製造工程を示す断面図（その３）である。 第３の実施形態による図４の半導体論理回路の製造工程を示す図（その１）である。 第３の実施形態による図４の半導体論理回路の製造工程を示す図（その２）である。 第３の実施形態による図４の半導体論理回路の製造工程を示す図（その３）である。 第３の実施形態による図４の半導体論理回路の製造工程を示す図（その４）である。 第４の実施形態による半導体論理集積回路装置のレイアウトを示す平面図である。 第５の実施形態によるトランスファゲートを示す等価回路図である。
　［第１の実施形態］
　以下、Ｄｔ－ＭＯＳトランジスタを使った第１の実施形態による半導体論理回路装置２０について説明する。
　図３は、第１の実施形態による半導体論理回路装置２０のその等価回路図を示し、図４はそのレイアウトを示す平面図である。また図５～図９は、前記図４中、それぞれ線A-A'，B－B'，Ｃ－Ｃ'，Ｄ-Ｄ'，Ｅ－Ｅ'に沿った断面図を示す。
　図３の等価回路図からわかるように、前記半導体論理回路装置２０は二入力ＮＡＮＤ装置であり、並列接続された二つのｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２と、これに対し直列に接続された二つのｎチャネルＭＯＳトランジスタＮＯＳ１およびＮＭＯＳ２より構成され、本実施形態では、これらのｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２，ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２は、ｐ－型にドープされたシリコンバルク基板２１（図５～図９を参照）上に形成されている。
　前記並列接続されたｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のソースＳは共通に電源ＶＣＣに接続され、また前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のドレインＤは共通に、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のドレインＤに接続される。また前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のソースＳは前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のドレインＤに接続され、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のソースＳは接地電源ＧＮＤに接続されている。
　また前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２および前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のそれぞれのゲート電極には第１の入力信号ＩＮ１が供給され、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１および前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のそれぞれのゲート電極には第２の入力信号ＩＮ１が供給され、論理出力信号が、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のドレインＤとｎチャネルＭＯＳトランジスタＮＭＯＳ１のドレインＤの接続ノードＮにおいて得られる。
　次に図４の平面図を参照するに、前記シリコンバルク基板２１中にはＳＴＩ構造の素子分離領域２１Ｉにより第１の素子領域２１Ａおよび第２の素子領域２１Ｂが画成されており、前記素子領域２１Ａには、ポリシリコンパタ―ン２１Ｇ１をゲート電極として前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１が形成されており、またポリシリコンパタ―ン２１Ｇ２をゲート電極として前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２が形成されている。
　前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２はさらに前記素子領域２１Ｂへと延在し、前記素子領域２１Ｂでは前記ポリシリコンパタ―ン２１Ｇ１およびポリシリコンパタ―ン２１G２をそれぞれのゲート電極として、前記ｐチャネルＭＯＳトランジスタPMOS２およびＰＭＯＳ１が形成されている。
　前記ポリシリコンパタ―ン２１Ｇ１はビアコンタクトＶＣ１およびＶＣ２において、それぞれ前記素子領域２１Ａおよび２１Ｂに電気的に接続されており、またポリシリコンパタ―ン２１Ｇ２はビアコンタクトＶＣ３およびＶＣ４において、それぞれ前記素子領域２１Ａおよび２１Ｂに電気的に接続されている。これにより、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２、およびｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２はいずれも、先に図２で説明したようなダイナミックスレッショルド動作を示す。
　さらに前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１はそのドレインを、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のドレインと共有し、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１はそのソースをｎチャネルＭＯＳトランジスタＮＭＯＳ２のドレインと共有している。これにより、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２およびｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２を、それぞれの素子領域中に、素子分離構造で分離して形成した場合に比べて、前記半導体論理回路装置２０の素子面積を大きく低減することが可能となる。
　また前記ポリシリコンパタ―ン２１Ｇ１には、前記素子領域２１Ａと２１Ｂの間の素子分離領域２１Ｉ上において、図４の平面図では見えないが、前記入力信号Ａを供給されるビアコンタクトＶＣ５が形成されている（図７参照）。同様に前記ポリシリコンパタ―ン２１Ｇ２には、前記素子領域２１Ａと２１Ｂの間の素子分離領域２１Ｉ上において、前記入力信号Ｂを供給されるビアコンタクトＶＣ６が形成されている。
　さらに前記図３の回路を構成するため、前記素子領域２１Ｂには、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のそれぞれのソース領域Ｓに、それぞれの電源パタ―ンＰＷ１およびＰＷ２から電源電圧ＶＣＣを供給するビアコンタクトＶＣ７およびＶＣ８が形成されており、さらに共通接続された前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のドレインＤは、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のドレインＤに設けられたビアコンタクトＶＣ１０に、ビアコンタクトＶＣ９および配線パタ―ンＷＰを介して接続されている。また前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のソース領域が、ビアコンタクトＶＣ１１および接地パタ―ンＧＤ１を介して、ＧＮＤに接続されており、前記半導体論理回路２０の出力は、前記配線パタ―ンＷＰ上に得られる。
　なお図４の平面図において、前記素子領域２１Ａには、ビアコンタクトＶＣ１およびＶＣ３を相互に分離し、またビアコンタクトＶＣ１０およびＶＣ１１からも分離する絶縁パターンＳＢ１が形成されている。前記絶縁パターンＳＢ１はシリサイドブロック構造として作用し、その結果、前記素子領域２１Ａにシリサイド層（図示せず）が形成された場合でも、ビアコンタクトＶＣ１とビアコンタクトＶＣ３，ＶＣ１０，ＶＣ１１との短絡が回避される。同様に前記絶縁パターンＳＢ１を形成した結果、前記素子領域２１Ａにシリサイド層（図示せず）が形成された場合でも、ビアコンタクトＶＣ３とビアコンタクトＶＣ１，ＶＣ１０，ＶＣ１１との短絡が回避される。
　同様に図４の平面図において、前記素子領域２１Ｂには、ビアコンタクトＶＣ２およびＶＣ４を相互に分離し、またビアコンタクトＶＣ７およびＶＣ８からも分離する絶縁パターンＳＢ２が形成されている。前記絶縁パターンＳＢ２もシリサイドブロック構造として作用し、その結果、前記素子領域２１Ｂにシリサイド層（図示せず）が形成された場合でも、ビアコンタクトＶＣ２とビアコンタクトＶＣ４，ＶＣ７，ＶＣ８との短絡が回避される。同様に前記絶縁パターンＳＢ２を形成した結果、前記素子領域２１Ｂにシリサイド層（図示せず）が形成された場合でも、ビアコンタクトＶＣ４とビアコンタクトＶＣ２，ＶＣ７，ＶＣ８との短絡が回避される。
　前記絶縁パターンＳＢ１，ＳＢ２は、前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２に側壁絶縁膜を形成する際に、マスクプロセスを追加することで形成することができる。
　図５は、前記図４の平面図中の線Ａ－Ａ'に沿った断面図を示す。
　図５を参照するに、前記素子領域２１Ａには深いｎ型ウェル２１ＤＮＷが形成されており、前記ｎ型ウェル２１ＤＮＷの表面部分には、前記ポリシリコンパタ―ン２１Ｇ１により構成されるｎ型ドープゲート電極２３Ｇ１Ｎの直下、および前記ポリシリコンパタ―ン２１Ｇ２により構成されるｎ型ドープゲート電極２３Ｇ２Ｎの直下にそれぞれ対応して、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２のそれぞれのボディ２１ＢＹ１および２１ＢＹ２を構成する浅いｐ型ウェル２１ＰＷが形成されている。
　また前記ｐ型ボディ２１ＢＹ１および２１ＢＹ２のそれぞれの表面部分には、前記ゲート電極２３Ｇ１Ｎ直下の前記ＭＯＳトランジスタＮＭＯＳ１のチャネル領域ＣＨ１および前記ゲート電極２３Ｇ２Ｎ直下の前記ＭＯＳトランジスタＮＭＯＳ２のチャネル領域ＣＨ２に対応して、閾値制御のためのｐ型チャネルドープ領域２１ＮＶＴ１および２１ＮＶＴ２がそれぞれｐ型注入領域２１ＮＶＴの一部分として形成されている。なお前記ｐ型チャネルドープ領域２１ＮＶＴ１，２１ＮＶＴ２は、前記ボディ２１ＢＹ１および２１ＢＹ２を構成するｐ型ウェル２１ＰＷにより兼用することも可能である。
　図４に示すように、前記ゲート電極２３Ｇ１Ｎを構成するポリシリコンパタ―ン２１Ｇ１は、前記ビアコンタクトＶＣ１において前記ボディ２１ＢＹ１に電気的に接続され、その結果、前記ボディ２１ＢＹ１にも、前記ゲート電極２３Ｇ１Ｎに印加される入力信号ＩＮ１が同時に印加され、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１はダイナミックスレッショルド動作を行う。同様に前記ゲート電極２３Ｇ２Ｎを構成するポリシリコンパタ―ン２１Ｇ２は、前記ビアコンタクトＶＣ３において前記ボディ２１ＢＹ２に電気的に接続され、その結果、前記ボディ２１ＢＹ２にも、前記ゲート電極２３Ｇ２Ｎに印加される入力信号ＩＮ２が同時に印加され、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２は、例えば先に図２で説明したようなダイナミックスレッショルド動作を行う。
　前記ゲート電極２１Ｇ１Ｎおよび２１Ｇ２Ｎは、前記シリコンバルク基板２１上に、それぞれゲート絶縁膜２２Ｏｘ１および２２Ｏｘ２を介して形成されており、前記深いウェル２１ＤＮＷ中には、前記チャネル領域ＣＨ１の第１の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のドレインとなるｎ型拡散領域２１ＤＮ１が、また前記チャネル領域ＣＨ１を挟んで前記ｎ型拡散領域２１ＤＮ１と対向する側には、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のソースとなるｎ型拡散領域２１ＳＮ１が形成されている。
　同様に前記深いウェル２１ＤＮＷ中には、前記チャネル領域ＣＨ２の第１の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のドレインとなるｎ型拡散領域２１ＤＮ２が、また前記チャネル領域ＣＨ２を挟んで前記ｎ型拡散領域２１ＤＮ２と対向する側には、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のソースとなるｎ型拡散領域２１ＳＮ２が、それぞれ形成されている。ここで前記ｎ型拡散領域２１ＳＮ１とｎ型拡散領域２１ＤＮ２とは、実際には同一のｎ型拡散領域より構成されており、これにより、本実施形態では、先に説明したように前記半導体論理回路２０の占有面積を縮小することが可能である。
　さて、図５の構造では、前記ｎ型拡散領域２１ＤＮ１、前記ｎ型拡散領域２１ＳＮ１すなわちｎ型拡散領域２１ＤＮ２、および前記ｎ型拡散領域２１ＳＮ２の直下に、シリコン酸化膜よりなる絶縁領域２１Ｉ１，２１Ｉ２および２１Ｉ３がそれぞれ形成されていることに注意すべきである。
　前記絶縁領域２１Ｉ１は、隣接する素子分離領域２１Ｉに連続し、また前記絶縁領域２１Ｉ３は、隣接する素子分離領域２１Ｉに連続しており、また前記絶縁領域２１Ｉ１，２１Ｉ２および２１Ｉ３は、それぞれの下端が前記ボディ２１ＢＹ１および２１ＢＹ２を構成する浅いｐ型ウェル２１ＰＷの下端よりも深くなるように形成されている。その結果、前記ボディ２１ＢＹ１および２１ＢＹ２は相互に電気的に分離され、前記入力信号ＩＮ１およびＩＮ２が干渉する問題は生じない。
　また前記ｎ型拡散領域２１ＤＮ１、２１ＳＮ１、従って２１ＤＮ２、および２１ＳＮ２の下端は、前記浅いｐ型ウェル２１ＰＷの下端よりも浅く形成されており、これらのｎ型拡散領域が、その下のｎ型ウェル２１ＮＷと短絡する恐れはない。
　さらに前記図５の構成では、前記シリコンバルク基板２１上に層間絶縁膜２３，２４が積層され、前記拡散領域２１ＤＮ１に前記ビアコンタクトＶＣ１０が、前記層間絶縁膜２３，２４を貫通してコンタクトしている。同様に、前記拡散領域２１ＳＮ２には前記ビアコンタクトＶＣ１１が、前記層間絶縁膜２３，２４を貫通してコンタクトしている。前記ビアコンタクトＶＣ１０には、前記層間絶縁膜２４上に形成された配線パタ―ンＷＰがコンタクトし、またビアコンタクトＶＣ１１には、前記層間絶縁膜２４上に前記接地電源ＧＮＤに接続されて形成された配線パタ―ンＧＤ１が接続されている。
　図６は、前記図４の平面図中の線Ｂ－Ｂ'に沿った断面図を示す。
　図６を参照するに、前記素子領域２１Ｂの表面部分には、前記ポリシリコンパタ―ン２１Ｇ１により構成されるｐ型ドープゲート電極２３Ｇ２Ｐの直下、および前記ポリシリコンパタ―ン２１Ｇ２により構成されるｐ型ドープゲート電極２１Ｇ１Ｐの直下にそれぞれ対応して、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２およびＰＭＯＳ１のそれぞれのボディ２１ＢＹ４および２１ＢＹ３を構成する浅いｎ型ウェル２１ＮＷが形成されている。
　また前記ｎ型ボディ２１ＢＹ３および２１ＢＹ４のそれぞれの表面部分には、前記ゲート電極２３Ｇ１Ｐ直下の前記ＭＯＳトランジスタＰＭＯＳ１のチャネル領域ＣＨ３および前記ゲート電極２３Ｇ１Ｐ直下の前記ＭＯＳトランジスタＰＭＯＳ２のチャネル領域ＣＨ４に対応して、閾値制御のためのｎ型チャネルドープ領域２１ＰＶＴ１および２１ＰＶＴ２がそれぞれｎ型注入領域ＰＶＴの一部分として形成されている。なお前記ｎ型チャネルドープ領域２１ＰＶＴ１，２１ＰＶＴ２は、前記ボディ２１ＢＹ３および２１ＢＹ４を構成するｎ型ウェル２１ＮＷにより兼用することも可能である。
　図４に示すように、前記ゲート電極２３Ｇ２Ｐを構成するポリシリコンパタ―ン２１Ｇ１は、前記ビアコンタクトＶＣ２において前記ボディ２１ＢＹ４に電気的に接続され、その結果、前記ボディ２１ＢＹ４にも、前記ゲート電極２３Ｇ２Ｐに印加される入力信号ＩＮ１が同時に印加され、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２はダイナミックスレッショルド動作をする。同様に前記ゲート電極２３Ｇ１Ｐを構成するポリシリコンパタ―ン２１Ｇ２は、前記ビアコンタクトＶＣ４において前記ボディ２１ＢＹ３に電気的に接続され、その結果、前記ボディ２１ＢＹ３にも、前記ゲート電極２３Ｇ１Ｐに印加される入力信号ＩＮ２が同時に印加され、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１は、例えば先に図２で説明したようなダイナミックスレッショルド動作を行う。
　前記ゲート電極２１Ｇ２Ｐおよび２１Ｇ１Ｐは、前記シリコンバルク基板２１上に、それぞれゲート絶縁膜２２Ｏｘ３および２２Ｏｘ４を介して形成されており、前記ｐ型シリコンバルク基板２１中には、前記チャネル領域ＣＨ４の第１の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のドレインとなるｐ型拡散領域２１ＳＰ２が、また前記チャネル領域ＣＨ４を挟んで前記ｐ型拡散領域２１ＳＰ２と対向する側には、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のソースとなるｐ型拡散領域２１ＤＰ２が形成されている。
　同様に前記ｐ型シリコンバルク基板２１中には、前記チャネル領域ＣＨ３の第１の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のドレインとなるｐ型拡散領域２１ＤＰ１が、また前記チャネル領域ＣＨ３を挟んで前記ｐ型拡散領域２１ＤＰ１と対向する側には、前記ｐチャネルＭＯＳトランジスタＮＭＯＳ１のソースとなるｎ型拡散領域２１ＳＰ１が、それぞれ形成されている。ここで前記ｐ型拡散領域２１ＤＰ２とｐ型拡散領域２１ＤＰ１とは、実際には同一のｐ型拡散領域より構成されており、これらには、図４におけるビアコンタクトＶＰ９が電気的に接続されて形成されている。このように前記ｐ型拡散領域２１ＤＰ２とｐ型拡散領域２１ＤＰ１とを、同一のｐ型拡散領域より構成することにより、本実施形態では、先に説明したように前記半導体論理回路２０の占有面積を縮小することが可能である。
　前記ビアコンタクトＶＰ９は前記層間絶縁膜２３，２４を貫通して延在し、前記層間絶縁膜２４上に形成された配線パタ―ンＷＰに接続される。
　図６の構造では、前記ｐ型拡散領域２１ＳＰ１、前記ｐ型拡散領域２１ＤＰ１すなわちｐ型拡散領域２１ＤＰ２、および前記ｐ型拡散領域２１ＳＰ２の直下に、シリコン酸化膜よりなる絶縁領域２１Ｉ４，２１Ｉ５および２１Ｉ６がそれぞれ形成されていることに注意すべきである。
　前記絶縁領域２１Ｉ４は、隣接する素子分離領域２１Ｉに連続し、また前記絶縁領域２１Ｉ６も隣接する素子分離領域２１Ｉに連続しており、また前記絶縁領域２１Ｉ３，２１Ｉ４および２１Ｉ５は、それぞれの下端が前記ボディ２１ＢＹ３および２１ＢＹ４を構成する浅いｎ型ウェル２１ＮＷの下端よりも深くなるように形成されている。その結果、前記ボディ２１ＢＹ３および２１ＢＹ４は相互に電気的に分離され、前記入力信号ＩＮ１およびＩＮ２が干渉する問題は生じない。
　また前記ｐ型拡散領域２１ＳＰ１、２１ＤＰ１、従って２１ＤＰ２、および２１ＳＰ２の下端は、前記浅いウェル２１ＮＷの下端よりも浅く形成されており、これらのｐ型拡散領域が、その下のｐ型シリコンバルク基板２１と短絡する恐れはない。
　さらに前記図６の構成では、前記拡散領域２１ＳＰ２に前記ビアコンタクトＶＣ１が、前記層間絶縁膜２３，２４を貫通してコンタクトしている。同様に、前記拡散領域２１ＳＰ１には前記ビアコンタクトＶＣ８が、前記層間絶縁膜２３，２４を貫通してコンタクトしている。前記ビアコンタクトＶＣ７には、前記層間絶縁膜２４上に形成された電源配線パタ―ンＰＷ１がコンタクトし、またビアコンタクトＶＣ８には、前記層間絶縁膜２４上に前記電源配線パタ―ンＰＷ２が接続されている。
　図７は、前記図４中、線Ｃ－Ｃ'に沿った前記半導体論理回路装置２０の断面図を示す。
　図７を参照するに、前記素子領域２１Ａにおいては前記ポリシリコンパタ―ン２１Ｇ１の一部により構成されるゲート電極２３Ｇ１Ｎの直下に、前記チャネルドープ領域ＮＶＴ１を含む浅いｐ型ウェル２１ＰＷが形成されており、前記浅いｐ型ウェル２１ＰＷには、前記ポリシリコンパタ―ン２１Ｇ１のうち、前記素子領域２１Ａ中において前記ゲート電極２３Ｇ１Ｎを構成する部分の端部に対応して、オーミック接続のための高濃度のｐ型領域２１Ｐ＋が形成されている。さらに前記層間絶縁膜２３には、前記ｐ型領域２１Ｐ＋および前記ゲート電極２３Ｇ１Ｎの前記端部を露出する開口部２３Ａが形成され、前記開口部２３Ａを金属プラグよりなるビアコンタクトＶＣ１で充填することにより、前記ゲート電極２３Ｇ１Ｎを前記浅いウェル２１ＰＷに、電気的に接続する。
　同様に前記素子領域２１Ｂにおいては前記ポリシリコンパタ―ン２１Ｇ１の一部により構成されるゲート電極２３Ｇ２Ｐの直下に、前記チャネルドープ領域ＰＶＴ２を含む浅いｎ型ウェル２１ＮＷが形成されており、前記浅いｎ型ウェル２１ＮＷには、前記ポリシリコンパタ―ン２１Ｇ１のうち、前記素子領域２１Ｂ中において前記ゲート電極２３Ｇ２Ｐを構成する部分の端部に対応して、オーミック接続のための高濃度のｎ＋型オーミック領域２１Ｎ＋１が形成されている。さらに前記層間絶縁膜２３には、前記ｎ＋型オーミック領域２１Ｎ＋１および前記ゲート電極２３Ｇ２Ｐの前記端部を露出する開口部２３Ｂが形成され、前記開口部２３Ｂを金属プラグよりなるビアコンタクトＶＣ２で充填することにより、前記ゲート電極２３Ｇ２Ｐを前記浅いウェル２１ＮＷに、前記ｎ＋型オーミック領域２１Ｎ＋１を介して電気的に接続する。
　その結果、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびｎチャネルＭＯＳトランジスタＮＭＯＳ２は、それぞれダイナミックスレッショルド動作を行うことになる。
　前記ポリシリコンパタ―ン２１Ｇ１には、前記素子領域２１Ａと素子領域２１Ｂの間の素子分離領域２１Ｉに対応して、前記層間絶縁膜２３中にコンタクトホール２３Ｃが形成され、前記コンタクトホール２３Ｃを金属プラグよりなるビアコンタクトＶＣ５により充填することにより、前記層間絶縁膜２３上に形成され信号ＩＮ１が供給される信号配線パタ―ン２４Ａが、前記ポリシリコンパタ―ン２１Ｇ１に電気的に接続される。なお図示していないが、前記ポリシリコンパタ―ン２１Ｇ１上には低抵抗シリサイド層が形成されており、このため、前記ポリシリコンパタ―ン２１Ｇ１において、ｎ型にドープされた前記ゲート電極２３Ｇ１Ｎとｐ型にドープされた前記ゲート電極２３Ｇ１Ｐとの継ぎ目において電気抵抗が増大する問題は生じない。なお前記ビアコンタクトＣＶ５は、前記層間絶縁膜２４上に形成された配線パタ―ンＷＰの直下に形成されているため、図４の平面図では示されていない。
　図８は、前記図４中、線Ｄ－Ｄ'に沿った前記半導体論理回路装置２０の断面図を示す。
　図８を参照するに、前記素子領域２１Ａにおいても前記浅いｐ型ウェル２１ＰＷが、前記ポリシリコンパタ―ン２１Ｇ２の一部により構成されるゲート電極２３Ｇ２Ｎの直下に前記チャネルドープ領域ＮＶＴ２を含んで形成されており、前記浅いｐ型ウェル２１ＰＷには、前記ポリシリコンパタ―ン２１Ｇ２のうち、前記素子領域２１Ａ中において前記ゲート電極２３Ｇ２Ｎを構成する部分の端部に対応して、オーミック接続のための高濃度のｐ型領域２１Ｐ＋２が形成されている。さらに前記層間絶縁膜２３には、前記ｐ型オーミック領域２１Ｐ＋２および前記ゲート電極２３Ｇ２Ｎの前記端部を露出する開口部２３Ａが形成され、前記開口部２３Ａを金属プラグよりなるビアコンタクトＶＣ３で充填することにより、前記ゲート電極２３Ｇ２Ｎを前記浅いウェル２１ＰＷに、前記ｐ型オーミック領域２１Ｐ２を介して電気的に接続する。
　同様に前記素子領域２１Ｂにおいては前記チャネルドープ領域ＰＶＴ２を含む浅いｎ型ウェル２１ＮＷが、前記ポリシリコンパタ―ン２１Ｇ２の一部により構成されるゲート電極２３Ｇ１Ｐの直下に形成されており、前記浅いｎ型ウェル２１ＮＷには、前記ポリシリコンパタ―ン２１Ｇ２のうち、前記素子領域２１Ｂ中において前記ゲート電極２３Ｇ１Ｐを構成する部分の端部に対応して、オーミック接続のための高濃度のｎ型領域２１Ｎ＋２が形成されている。さらに前記層間絶縁膜２３には、前記ｎ型オーミック領域２１Ｎ＋２および前記ゲート電極２３Ｇ１Ｐの前記端部を露出する開口部２３Ｅが形成され、前記開口部２３Ｅを金属プラグよりなるビアコンタクトＶＣ４で充填することにより、前記ゲート電極２３Ｇ１Ｐを前記浅いウェル２１ＮＷに、前記ｎ型オーミック領域２１Ｎ＋２を介して電気的に接続する。
　その結果、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびｎチャネルＭＯＳトランジスタＮＭＯＳ２は、それぞれダイナミックスレッショルド動作を行うことになる。
　前記ポリシリコンパタ―ン２１Ｇ２には、前記素子領域２１Ａと素子領域２１Ｂの間の素子分離領域２１Ｉに対応して、前記層間絶縁膜２３中にコンタクトホール２３Ｆが形成され、前記コンタクトホール２３Ｆを金属プラグよりなるビアコンタクトＶＣ６により充填することにより、前記層間絶縁膜２３上に形成され信号ＩＮ２が供給される信号配線パタ―ン２４Ｂが、前記ポリシリコンパタ―ン２１Ｇ２に電気的に接続される。なお図示していないが、前記ポリシリコンパタ―ン２１Ｇ２上にも低抵抗シリサイド層が形成されており、このため、前記ポリシリコンパタ―ン２１Ｇ２において、ｎ型にドープされた前記ゲート電極２３Ｇ２Ｎとｐ型にドープされた前記ゲート電極２３Ｇ２Ｐとの継ぎ目において電気抵抗が増大する問題は生じない。
　図９は、前記図４の平面図中、線Ｅ－Ｅ'に沿った断面図を示す。
　図９を参照するに、前記配線パタ―ンＷＰが前記ポリシリコンパタ―ン２１Ｇ１上に形成されたビアコンタクトＶＣ５および信号配線パタ―ン２４Ａを跨いで前記層間絶縁膜２４上を延在し、ビアコンタクトＶＣ９によりｐ型拡散領域２１ＤＰ１、すなわち２１ＤＰ２に、またビアコンタクトＣＶ１０によりｎ型拡散領域２１ＤＮ１にコンタクトするのがわかる。
　また図９の断面図においても、前記ｎ型ウェル２１ＮＷおよびその内部に形成されたｐ型拡散領域２１ＤＰ、従ってｐ型拡散領域２１ＤＰ２の直下にはシリコン酸化膜よりなる絶縁領域２１Ｉ５が形成されており、また前記ｐ型ウェル２１ＰＷおよびその内部に形成されたｎ型拡散領域２１ＤＮ１の直下にはシリコン酸化膜よりなる絶縁領域２１Ｉ１が形成されているのがわかる。
　かかる構造の半導体論理回路装置２０では、図５に示す前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のゲート電極２３Ｇ１Ｎが、ｐ型ウェル２１ＰＷよりなりチャネル領域２１ＣＨ１の直下を延在するボディ２１ＢＹ１に、図７に示すようにビアコンタクトＶＣ１およびｐ型オーミック領域２１Ｐ＋１により電気的に接続されており、このため前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１は、前記図２で説明したようなダイナミックスレッショルド動作を示す、低電圧動作をし、低いオフ電流と大きなオン電流で特徴づけられるＤｔ－ＭＯＳトランジスタとなる。
　またかかる構造の半導体論理回路装置２０では、図５に示す前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のゲート電極２３Ｇ２Ｎが、ｐ型ウェル２１ＰＷよりなりチャネル領域２１ＣＨ２の直下を延在するボディ２１ＢＹ２に、図８に示すようにビアコンタクトＶＣ３およびｐ型オーミック領域２１Ｐ＋２により電気的に接続されており、このため前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２も、前記図２で説明したようなダイナミックスレッショルド動作を示す、低電圧動作をし、低いオフ電流と大きなオン電流で特徴づけられるＤｔ－ＭＯＳトランジスタとなる。
　またかかる構造の半導体論理回路装置２０では、図６に示すｐチャネルＭＯＳトランジスタＰＭＯＳ１のゲート電極２３Ｇ１Ｐが、ｎ型ウェル２１ＮＷよりなりチャネル領域２１ＣＨ３の直下を延在するボディ２１ＢＹ３に、図８に示すようにビアコンタクトＶＣ４およびｎ型オーミック領域２１Ｎ＋２により電気的に接続されており、このため前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１は、前記図２で説明したようなダイナミックスレッショルド動作を、低電圧動作をし、低いオフ電流と大きなオン電流で特徴づけられる示すＤｔ－ＭＯＳトランジスタとなる。
　さらにかかる構造の半導体論理回路装置２０では、図６に示すｐチャネルＭＯＳトランジスタＰＭＯＳ２のゲート電極２３Ｇ２Ｐが、ｎ型ウェル２１ＮＷよりなりチャネル領域２１ＣＨ４の直下を延在するボディ２１ＢＹ４に、図７に示すようにビアコンタクトＶＣ２およびｎ＋型オーミック領域２１Ｎ＋１により電気的に接続されており、このため前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２は、前記図２で説明したようなダイナミックスレッショルド動作を示す、低電圧動作をし、低いオフ電流と大きなオン電流で特徴づけられるＤｔ－ＭＯＳトランジスタとなる。
　前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１では、そのソース領域を構成するｎ型拡散領域２１ＳＮ１およびそのドレイン領域を構成するｎ型拡散領域２１ＤＮ１の直下に、それぞれシリコン酸化膜よりなる絶縁領域２１Ｉ２および２１Ｉ１が形成されているため、これらの拡散領域に伴う接合容量が低減し、動作速度が向上すると同時に、接合リーク電流が低減される。
　同様に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２では、そのソース領域を構成するｎ型拡散領域２１ＳＮ２およびそのドレイン領域を構成するｎ型拡散領域２１ＤＮ２の直下に、それぞれシリコン酸化膜よりなる絶縁領域２１Ｉ３および２１Ｉ２が形成されているため、これらの拡散領域に伴う接合容量が低減し、動作速度が向上すると同時に、接合リーク電流が低減される。
　その際、前記ボディ２１ＢＹ１およびボディ２１ＢＹ２を構成するｐ型ウェル２１ＰＷの下端は前記絶縁領域２１Ｉ１～２１Ｉ３の下端を超えないような深さに設定されているため、前記ボディ２１Ｂｙ１とボディ２１ＢＹ２は電気的に分離されており、入力信号Ｉｎ１と入力信号ＩＮ２が干渉することはない。また、前記ｎ型拡散領域２１ＤＮ１，２１ＳＮ１，２１ＤＮ２および２１ＳＮ２の下端は前記ｐ型ウェル２１ＰＷの下端よりも浅い位置に形成されているため、これらの拡散領域がその下の深いｎ型ウェル２１ＤＮＷに短絡することはない。
　前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１では、そのソース領域を構成するｐ型拡散領域２１ＳＰ１およびそのドレイン領域を構成するｐ型拡散領域２１ＤＰ１の直下に、それぞれシリコン酸化膜よりなる絶縁領域２１Ｉ４および２１Ｉ５が形成されているため、これらの拡散領域に伴う接合容量が低減し、動作速度が向上すると同時に、接合リーク電流が低減される。
　同様に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２でも、そのソース領域を構成するｐ型拡散領域２１ＳＰ２およびそのドレイン領域を構成するｐ型拡散領域２１ＤＰ２の直下に、それぞれシリコン酸化膜よりなる絶縁領域２１Ｉ６および２１Ｉ５が形成されているため、これらの拡散領域に伴う接合容量が低減し、動作速度が向上すると同時に、接合リーク電流が低減される。
　その際、前記ボディ２１ＢＹ３およびボディ２１ＢＹ４を構成するｎ型ウェル２１ＮＷの下端は前記絶縁領域２１Ｉ４～２１Ｉ６の下端を超えないような深さに設定されているため、前記ボディ２１ＢＹ３とボディ２１ＢＹ４は電気的に分離されており、入力信号Ｉｎ１と入力信号ＩＮ２が干渉することはない。また、前記ｐ型拡散領域２１ＤＰ１，２１ＳＰ１，２１ＤＰ２および２１ＳＰ２の下端は前記ｎ型ウェル２１ＮＷの下端よりも浅い位置に形成されているため、これらの拡散領域がその下のｐ型シリコンバルク基板２１に短絡することはない。
　先に図４でも説明したように本実施形態では、前記素子領域２１Ａにおいては前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１がそのソース拡散領域２１ＳＮ１を、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のドレイン領域２１ＤＮ２と兼用するように構成されているため、前記ＭＯＳトランジスタＮＭＯＳ１とＮＭＯＳ２を近接して配置することが可能で、前記素子領域２１Ａの面積を低減させることが可能となる。
　同様に前記素子領域２１Ｂにおいても、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１がそのドレイン拡散領域２１ＤＰ１を、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のドレイン領域２１ＤＰ２と兼用するように構成されているため、前記ＭＯＳトランジスタＰＭＯＳ１とＰＭＯＳ２を近接して配置することが可能で、前記素子領域２１Ｂの面積を低減させることが可能となる。
　またこのような半導体論理回路装置２０は、Ｄｔ－ＭＯＳトランジスタ構成を有さない通常のＭＯＳトランジスタと同一の半導体バルク基板上に、例えばボディ電位を固定するためのビアコンタクトを形成するなど、前記通常のＭＯＳトランジスタの構成を変更することなく、集積化することができる。
　さらに本実施形態によれば、図７あるいは図８の断面図に示すように前記ポリシリコンパタ―ン２１Ｇ１の直下には絶縁領域２１Ｉ１～２１Ｉ８は形成されておらず、このため前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２、およびｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のいずれにおいても、そのボディの深さがシリコン酸化膜よりなる絶縁領域により制限されることがなく、入力信号が印加されるボディ２１ＢＹ１～２１ＢＹ４の電気抵抗を低減することができる。このため、それぞれのトランジスタの動作速度を向上させることが可能となる。
　次に、前記半導体論理回路装置２０の製造工程を説明する。
　図１０Ａは、破断線の左半分が前記図４中、線Ａ－Ａ'に沿った断面図となっており、破断線の右半分が、前記図４中、線Ｂ－Ｂ'に沿った断面図となっている。以下、同様である。
　図１０Ａを参照するに、下端の深さが例えば２００ｎｍ～４００ｎｍのＳＴＩ型の素子分離域２１Ｉにより素子領域２１Ａおよび２１Ｂが画成された（１００）面方位のｐ型単結晶シリコンバルク基板２１上に、前記素子領域２１Ｂを覆うようにレジストパターンＲ１が形成され、前記レジストパターンＲ１をマスクに、前記シリコンバルク基板２１中にリン（Ｐ）を、４００ｋｅＶ～２ＭｅＶの加速電圧下、２×１０12ｃｍ-2～１×１０14ｃｍ-2のドーズ量でイオン注入し、前記素子分離領域２１Ｉの下端よりも深いｎ型ウェル２１ＤＮＷを形成する。
　さらに同じレジストパターンＲ１をマスクに、前記シリコンバルク基板２１中にボロン（Ｂ）を５ｋｅＶ～２０ｋｅＶの加速電圧下、１×１０12ｃｍ-2～５×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ａ中、前記シリコンバルク基板２１の表面部分に、下端の深さが例えば３０ｎｍ～１００ｎｍの浅いｐ型ウェル２１ＰＷとｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２のチャネルドープのためのｐ型注入領域ＮＶＴを、前記素子分離領域２１Ｉの下端よりも浅く形成する（典型的なソース／ドレイン領域の厚さは２０ｎｍ～６０ｎｍ程度、埋込層の厚さは３０ｎｍ～１５０ｎｍであるので、その埋込層の深さの範囲にウェル深さがくるように設定する）。なお図１０Ａの例では前記ｐ型注入領域ＮＶＴは前記ｐ型ウェル２１ＰＷの表面部分に形成されているように示されているが、前にも説明したように、前記ｐ型ウェル２１ＰＷにより前記ｐ型注入領域ＮＶＴを兼用することが可能である。
　図１０Ｂは、前記図１０Ａと同じ断面に沿った断面図である。
　図１０Ｂを参照するに、前記図１０Ａの工程の後、前記素子領域２１Ａを別のレジストパターンＲ２により覆い、前記レジストパターンＲ２をマスクに前記シリコンバルク基板２１中にヒ素（Ａｓ）を２０ｋｅＶ～１２０ｋｅＶの加速電圧下、１×１０12ｃｍ-2～５×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ｂ中、前記シリコンバルク基板２１の表面部分に、下端の深さが３０ｎｍ～１００ｎｍの浅いｎ型ウェル２１ＮＷとｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のチャネルドープのためのｎ型注入領域ＰＶＴを、前記素子分離領域２１Ｉの下端よりも浅く形成する（典型的なソース／ドレイン領域の厚さは２０ｎｍ～６０ｎｍ低度、埋込層の厚さは３０～１５０ｎｍであるので、その埋込層の深さの範囲にウェル深さがくるように設定する）。なお図１０Ｂの例でも前記ｎ型注入領域ＰＶＴは前記ｎ型ウェル２１ＮＷの表面部分に形成されているように示されているが、前にも説明したように、前記ｎ型ウェル２１ＮＷにより前記ｎ型注入領域ＰＶＴを兼用することが可能である。
　図１０Ｃは、前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｄは、前記図１０Ｃの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｃを参照するに、前記図１０Ｂの工程の後、前記破断線より左側に示す素子領域２１Ａ上に、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２が、それぞれゲート絶縁膜２２Ｏｘ１および２２Ｏｘ２を介して形成される。これに伴い、図１０Ｃの破断線より右側の素子領域２１Ｂにおいても、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２が、それぞれゲート絶縁膜２２Ｏｘ３および２２Ｏｘ４を介して形成されるのがわかる。なお前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２は、ポリシリコン膜をシリコン酸化膜あるいはシリコン窒化膜よりなるハードマスクパターン２１ＯＭをマスクとしてパターニングすることにより形成され、前記ハードマスクパターン２１ＯＭは、後で説明する図１０Ｍおよび図１０Ｎの工程まで、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２上に残しておく。
　前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２はそれぞれの側壁面に、シリコン酸化膜あるいはシリコン窒化膜よりなる厚さが５～２０ｎｍ程度の側壁絶縁膜ｓｗを有しており、さらに図１０Ｃの工程では、前記素子領域２１Ａにおいて前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２をマスクに、Ａｓを例えば１ｋｅＶ～５ｋｅＶの加速電圧下、１×１０13ｃｍ-2～２×１０15ｃｍ-2程度のドーズ量でイオン注入し、前記素子領域２１Ａを構成するシリコンバルク基板２１の表面にｎ型のソース／ドレインエクステンション領域を構成するｎ型拡散領域２１ａ～２１ｃを、前記ｎ型拡散領域２１ｂが前記ポリシリコンパタ―ン２１Ｇ１とＧ２の間に位置するように、また前記ｎ型拡散領域２１ａが、前記ｎ型拡散領域２１ｂに対し前記ポリシリコンパタ―ン２１Ｇ１の外側に、前記ｎ型拡散領域２１ｃが前記ｎ型拡散領域２１ｂに対し前記ポリシリコンパタ―ン２１Ｇ２の外側に位置するように形成する。前記ｎ型拡散領域２１ａ～２１ｃの形成時には、前記素子領域１２Ｂは図示しないレジストパターンにより覆っておく。
　さらに図１０Ｃの工程では、前記素子領域２１Ｂにおいて前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２をマスクに、Ｂを例えば０．１ｋｅＶ～１ｋｅＶの加速電圧下、１×１０13ｃｍ-2～２×１０15ｃｍ-2程度のドーズ量でイオン注入し、前記素子領域２１Ｂを構成するシリコンバルク基板２１の表面にｐ型のソース／ドレインエクステンション領域を構成するｐ型拡散領域２１ｄ～２１ｆを、前記ｐ型拡散領域２１ｅが前記ポリシリコンパタ―ン２１Ｇ１とＧ２の間に位置するように、また前記ｐ型拡散領域２１ｄが、前記ｐ型拡散領域２１ｅに対し前記ポリシリコンパタ―ン２１Ｇ１の外側に、前記ｐ型拡散領域２１ｆが前記ｐ型拡散領域２１ｅに対し前記ポリシリコンパタ―ン２１Ｇ２の外側に位置するように形成する。前記ｐ型拡散領域２１ｄ～２１ｆの形成時には、前記素子領域１２Ａは図示しないレジストパターンにより覆っておく。
　図１０Ｄを参照するに、前記シリコンバルク基板２１中には前記素子領域２１Ａにおいて深いｎ型ウェル２１ＤＮＷが形成されており、ポリシリコンパタ―ン２１Ｇ１が前記素子領域２１Ａから素子領域２１Ｂまで、前記素子領域２１Ａと素子領域２１Ｂとを隔てる素子分離領域２１Ｉを超えて延在しているのがわかる。また前記素子領域２１Ａでは、前記シリコンバルク基板２１の表面とポリシリコンパタ―ン２１Ｇ１との間に、ゲート絶縁膜２２Ｏｘ１が介在し、前記素子領域２１Ｂでは、前記シリコンバルク基板２１の表面とポリシリコンパタ―ン２１Ｇ２との間に、ゲート絶縁膜２２Ｏｘ２が介在するのがわかる。また前記ポリシリコンパタ―ン２１Ｇ１の両端は、前記側壁絶縁膜ｓｗと同じ側壁絶縁膜により覆われている。なお図示はしないが、図４中、線Ｄ－Ｄ'に沿った断面においても、前記図１０Ｄと同様な構造が形成される。
　図１０Ｅは、前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｆは、前記図１０Ｅの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｅを参照するに、前記図１０Ｃおよび図１０Ｄの工程の後、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２上に、前記側壁絶縁膜ｓｗを覆って、シリコン酸化膜あるいはシリコン窒化膜などよりなる外側の側壁絶縁膜ＳＷが、厚さが２０ｎｍ～５０ｎｍのシリコン酸化膜やシリコン窒化膜の堆積およびエッチバックにより形成されており、図１０Ｆに示すように、前記外側の側壁絶縁膜ＳＷは、前記ポリシリコンパタ―ン２１Ｇ１の両端部においても、内側の側壁絶縁膜ｓｗを覆って形成される。図示はしないが、図４中、線Ｄ－Ｄ'に沿った断面においても、前記図１０Ｆと同様な構造が形成される。本実施形態では、図１０Ｅ，図１０Ｆの側壁絶縁膜ＳＷを形成するエッチバック工程においてマスクプロセスを追加することにより、先に図４で説明したシリサイドブロックとなる絶縁パターンＳＢ１，ＳＢ２が、前記側壁絶縁膜ＳＷと同時に、前記ポリシリコン知る痕パタ―ン２１Ｇ１，２１Ｇ２のそれぞれから側方に延在するように形成される。
　図１０Ｇは、前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｈは、前記図１０Ｇの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｇを参照するに、前記図１０Ｅおよび図１０Ｆの工程の後、前記側壁絶縁膜ＳＷおよびハードマスクパタ―ン２１ＯＭで覆われたポリシリコンパタ―ン２１Ｇ１，２１Ｇ２をマスクに、前記シリコンバルク基板２１の表面をＲＩＥ法によりドライエッチングし、前記素子領域２１Ａにおいては前記ｐ型ウェル２１ＰＷの下端を超え、前記深いｎ型ウェル２１ＤＮＷに到達するトレンチＴ１，Ｔ２およびＴ３を、前記トレンチＴ２が前記ポリシリコンパタ―ン２１Ｇ１と２１Ｇ２の間に位置し、前記トレンチＴ１が前記トレンチＴ２に対し前記ポリシリコンパタ―ン２１Ｇ１の外側に位置し、また前記トレンチＴ３が前記トレンチＴ２に対し、前記ポリシリコンパタ―ン２１Ｇ２の外側に位置するように形成する。
　このように前記素子領域２１ＡにトレンチＴ１～Ｔ３が形成される結果、図１０Ｇに示すように前記浅いｐ型ウェル２１ＰＷは、第１のボディ領域２１ＢＹ１と第２のボディ領域２１ＢＹ２に分離し、またその上のｐ型注入領域ＮＶＴも、前記ボディ２１ＢＹ１上のチャネルドープ領域ＮＶＴ１と、前記ボディ２１ＢＹ２上のチャネルドープ領域ＮＶＴ２とに分離する。
　また同時に前記素子領域２１Ｂにおいて、前記ｎ型ウェル２１ＮＷの下端を超るトレンチＴ４，Ｔ５およびＴ６を、前記ドライエッチングにより、前記トレンチＴ５が前記ポリシリコンパタ―ン２１Ｇ１と２１Ｇ２の間に位置し、前記トレンチＴ４が前記トレンチＴ５に対し前記ポリシリコンパタ―ン２１Ｇ１の外側に位置し、また前記トレンチＴ６が前記トレンチＴ５に対し、前記ポリシリコンパタ―ン２１Ｇ２の外側に位置するように、形成する。一例として、前記トレンチＴ１～Ｔ６は、前記シリコンバルク基板２１の表面から７０ｎｍの深さに形成される。
　このように前記素子領域２１ＢにトレンチＴ４～Ｔ６が形成される結果、図１０Ｇに示すように前記浅いｎ型ウェル２１ＮＷは、第３のボディ領域２１ＢＹ３と第４のボディ領域２１ＢＹ４に分離し、またその上のｎ型注入領域ＰＶＴも、前記ボディ２１ＢＹ３上のチャネルドープ領域ＰＶＴ１と、前記ボディ２１ＢＹ４上のチャネルドープ領域ＰＶＴ２とに分離する。
　また前記図１０Ｇの工程の際には、図１０Ｈの断面図に示すように、前記シリコンバルク基板２１中、前記ポリシリコンパタ―ン２１Ｇ１の両端に、前記ポリシリコンパタ―ン２１Ｇ１の上面を覆う前記ハードマスクパターン２１ＯＭおよび側壁絶縁膜ＳＷを自己整合マスクにドライエッチングがなされ、その結果、前記素子領域２１Ａにおいては前記ポリシリコンパタ―ン２１Ｇ１の端部に対応してトレンチＴ７が、また前記素子領域２１Ｂにおいては前記ポリシリコンパタ―ン２１Ｇ２の端部に対応してトレンチＴ８が、前記トレンチＴ１～Ｔ６と実質的に同一の深さに形成される。
　なお説明は省略するが、図１０Ｈと同様な構造が、図４中、断面Ｄ－Ｄ'においても形成される。
　図１０Ｉは、前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｊは、前記図１０Ｉの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｉを参照するに、前記図１０Ｇおよび図１０Ｈの工程の後、前記図１０Ｇの構造上に、反応性スパッタなど異方性を有し、基板面に垂直な方向に優先的に堆積を生じる成膜方法により、シリコン酸化膜を堆積し、前記トレンチＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６の底部に、上端が前記浅いｐ型ウェル２１ＰＷ、従ってボディ２１ＢＹ１、および浅いｎ型ウェル２１ＮＷ、従ってボディ２１ＢＹ３の下端を超えるような、例えば２０ｎｍ～５０ｎｍ程度の厚さで、前記絶縁領域２１Ｉ１，２１Ｉ２，２１Ｉ３，２１Ｉ４，２１Ｉ５および２１Ｉ６を形成する。その際、前記絶縁領域２１Ｉ１，２１Ｉ２，２１Ｉ３，２１Ｉ４，２１Ｉ５および２１Ｉ６の厚さは、次に図１０Ｋおよび図１０Ｌで説明するエッチングプロセスを行っても、なおかつ前記浅いｐ型ウェル２１ＰＷおよび浅いｎ型ウェル２１ＮＷの下端を超えるような厚さに設定しておく。
　このような絶縁領域２１Ｉ１，２１Ｉ２，２１Ｉ３，２１Ｉ４，２１Ｉ５および２１Ｉ６の形成に伴い、図１０Ｊの断面においても、前記トレンチＴ７およびＴ８を充填して、先に図８で説明した絶縁領域２１Ｉ９および２１Ｉ１０が、前記浅いｐ型ウェル２１ＰＷ、従ってボディ２１ＢＹ１、および前記浅いｎ型ウェル２１ＮＷ、従ってボディ２１ＢＹ３の下端を超える厚さで形成される。
　なお説明は省略するが、図１０Ｊと同様な構造が、図４中、断面Ｄ－Ｄ'においても形成され、前記素子領域２１Ａにおいては前記ポリシリコンパタ―ン２１Ｇ２の端部に対応して絶縁領域２１Ｉ９が、また前記素子領域２１Ｂにおいては前記ポリシリコンパタ―ン２１Ｇ２の端部に対応して絶縁領域２１Ｉ１０が形成される。
　また前記絶縁領域２１Ｉ１，～２１Ｉ１０の形成に伴い、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２上には、前記側壁絶縁膜ＳＷおよびハードマスクパターン２１ＯＭを覆って、シリコン酸化膜２１Ｏが形成される。同様なシリコン酸化膜２１Ｏは、素子分離構造２１Ｉ上にも形成される。
　なお図１０Ｉおよび図１０Ｊの工程において、前記絶縁領域２１Ｉ１～２１Ｉ１０の形成は、後の実施形態で説明する酸素のイオン注入および熱処理により行うことも可能である。
　図１０Ｋは、前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｌは、前記図１０Ｋの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｋおよび図１０Ｌの工程では、前記図１０Ｉおよび図１０Ｊで示した構造を、ＨＦエッチャント中に短時間浸漬し、図１０Ｋおよび図１０Ｌにおいて破線で囲んだ、部分的に充填されたトレンチＴ１～Ｔ８の露出側壁面から前記絶縁領域２１Ｉ１～２１Ｉ１０の形成時に堆積したシリコン酸化膜がウェットエッチングにより除去され、新鮮なシリコン表面が露出される。
　なお、図１０Ｋおよび図１０Ｌのウェットエッチング工程では、前記絶縁領域２１Ｉ１，２１Ｉ２，２１Ｉ３，２１Ｉ４，２１Ｉ５および２１Ｉ６を構成するシリコン酸化膜もエッチングを受けるが、ＨＦエッチャント中への浸漬時間を短時間とすることにより、前記絶縁領域２１Ｉ１，２１Ｉ２，２１Ｉ３，２１Ｉ４，２１Ｉ５および２１Ｉ６の膜減りを無視することが可能である。いずれにせよ、前記絶縁領域２１Ｉ１，２１Ｉ２，２１Ｉ３，２１Ｉ４，２１Ｉ５および２１Ｉ６は、先にも説明したように、前記図１０Ｋおよび図１０Ｌのウェットエッチング工程を経ても、前記素子領域２１Ａにおいては前記浅いｐ型ウェル２１ＰＷ、従ってｐ型のボディ２１ＢＹ１およびＢＹ２の下端を超えるように、また前記素子領域２１Ｂにおいては前記浅いｎ型ウェル２１ＮＷ、従ってｎ型のボディ２１ＢＹ３およびＢＹ４の下端を超えるように形成されている。
　図１０Ｍは、前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｎは、前記図１０Ｍの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｍおよび図１０Ｎを参照するに、前記図１０Kおよび図１０Lの工程の後、前記トレンチT1～T８に単結晶シリコンエピタキシャル層２１ｅｐを、例えば７００℃～８００℃の基板温度で、前記トレンチＴ１～Ｔ８の側壁面に露出している前記単結晶シリコンバルク基板２１のシリコン面から横方向にエピタキシャルに再成長させ、前記トレンチＴ１～Ｔ８を充填する。
　ただし、図１０Ｍおよび図１０Ｎの工程では、これらの単結晶シリコンエピタキシャル層２１ｅｐはまだｐ型にもｎ型にもドープされていない。また図１０Ｍおよび図１０Ｎにおいては、前記トレンチＴ９およびＴ１０へのエピタキシャル層２１ｅｐの形成は、図１０Ｎの断面図と同様であるので、図示を省略している。
　なお図１０Ｍおよび図１０Ｎの工程においては、前記各単結晶シリコンエピタキシャル層２１ｅｐの上面は前記シリコンバルク基板２１の上面に一致するように示してあるが、これらの単結晶シリコンエピタキシャル層は、その上面が前記シリコンバルク基板２１の上面を超えるように形成することも可能である。この場合には、図１１Ａおよび図１１Ｂに示すように、それぞれの単結晶シリコンエピタキシャル層にＳｉの結晶面よりなるファセットが生じるが、これによる不都合は生じない。
　なおこのような単結晶シリコンエピタキシャル層２１ｅｐの成長を見込んで、前記（１００）面方位の単結晶シリコンバルク基板２１上に形成されるポリシリコンパタ―ン２１Ｇ１，２１Ｇ２の延在方向を、前記トレンチＴ１～Ｔ１０の側壁面においてＳｉの（１００）面が露出するように、＜１００＞方向とすることも可能である。
　さらに図示はしないが、前記単結晶シリコンエピタキシャル層２１ｅｐの代わりに、特に前記素子領域２１Ａにおいて前記シリコンバルク基板２１を構成するＳｉよりも格子定数の小さい単結晶ＳｉＣエピタキシャル層を形成し、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２のチャネル領域に一軸性引張応力を印加し、これらＭＯＳトランジスタの動作速度を向上させてもよい。
　また前記素子領域２１Ｂにおいて前記単結晶シリコンエピタキシャル層２１ｅｐの代わりに前記シリコンバルク基板２１よりも格子定数の大きい単結晶ＳｉＧｅエピタキシャル層を形成し、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のチャネル領域に一軸性圧縮応力を印加し、これらＭＯＳトランジスタの動作速度を向上させてもよい。
　また前記全てのトレンチＴ１～Ｔ１０において、前記単結晶シリコンエピタキシャル層２１ｅｐのかわりに、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２、および前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のチャネル応力に影響を与えないような濃度でＧｅを含む単結晶ＳｉＧｅ混晶層を形成することにより、前記エピタキシャル成長の際の温度を低減することも可能である。
　図１０Ｏは、前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｐは、前記図１０Ｏの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｏおよび図１０Ｐを参照するに、前記図１０Ｌおよび図１０Ｍの工程の後、前記シリコン酸化膜２１Ｏが、その下のハードマスクパタ―ン２１ＯＭ共々、例えばウェットエッチングにより除去され、さらに図１２Ａに示すイオン注入マスクＭ１を使い、前記素子領域２１Ａ全体にＢなどのｐ型不純物元素をイオン注入し、前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２の一部を含め、前記素子領域２１Ａ中の前記単結晶シリコンエピタキシャル層２１ｅｐの全体を、前記ｐ型ウェル２１ＰＷと同程度のｐ型にドープする。次いで図１２Ｂに示すイオン注入マスクＭ２を使い、前記素子領域２１Ｂ全体にＡｓやＰなどのｎ型不純物元素をイオン注入し前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２の一部を含め、前記素子領域２１Ｂにおける前記単結晶シリコンエピタキシャル層２１ｅｐの全体を、前記ｎ型ウェル２１ＮＷと同程度のｎ型にドープする。
　さらに図１０Ｏおよび図１０Ｐの工程では、図１２Ｃに示すイオン注入マスクＭ３を使い、前記素子領域２１Ａにおいて前記単結晶シリコンエピタキシャル層２１ｅｐのうち、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２の両側にＡｓあるいはＰなどのｎ型不純物元素を高濃度でイオン注入し、前記シリコン単結晶領域２１ＤＮ１，２１ＳＮ１、すなわちシリコン単結晶領域２１ＤＮ２、さらに前記シリコン単結晶領域２１ＳＮ２をｎ＋型にドープする。前記イオン注入は、Ｐを注入して行う場合には、例えば１０ｋｅＶの加速電圧下、６×１０15ｃｍ-2程度のドーズ量で行うことができ、またＡｓを注入して行う場合には、例えば２０ｋｅＶの加速電圧下、６×１０15ｃｍ-2程度のドーズ量で行うことができる。
　図１０Ｏおよび図１０Ｐの工程では、同時に前記素子領域２１Ｂにおける前記単結晶シリコンエピタキシャル層２１ｅのうち、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２の先端部近傍にも同じｎ型不純物元素のイオン注入が生じ、前記拡散領域２１ＳＮ１，２１ＤＮ１，２１ＳＮ２，２１ＤＮ２と同様なｎ＋型にドープされて、前記オーミック領域２１Ｎ＋１および２１Ｎ＋２が形成される。このようにして形成されたオーミック領域２１Ｎ＋１、２１＋２は、前記図１２ＣのマスクＭ３の形状よりわかるように電気的に分離しており、このため前記ボディ２１ＢＹ１と２１ＢＹ２とが素子領域２１Ａ中において電気的に干渉することはない。
　また上記イオン注入に伴い、前記ポリシリコンパタ―ン２１Ｇ１，Ｇ２のうち、前記素子領域２１Ａ中を延在する部分がｎ＋型にドープされ、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２のｎ型ポリシリコンゲート電極２３Ｇ１Ｎおよび２３Ｇ２Ｎが形成される。
　図１０Ｑは、前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｒは、前記図１０Ｑの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｑを参照するに、前記図１０Ｏおよび図１０Ｐの工程の後、図１２Ｄに示すイオン注入マスクＭ４を使い、前記素子領域２１ＢにＢなどのｐ型不純物元素を高濃度でイオン注入し、前記シリコン単結晶領域２１ＳＰ２，２１ＤＰ２、すなわちシリコン単結晶領域２１ＤＰ１、さらに前記シリコン単結晶領域２１ＳＰ１をｐ＋型にドープする。前記イオン注入は、例えば３ｋｅＶの加速電圧下、５×１０15ｃｍ-2程度のドーズ量で行うことができる。
　図１０Ｑおよび図１０Ｒの工程では、同時に前記素子領域２１Ａにおいて前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２の先端部近傍にも同じｐ型不純物元素のイオン注入が生じ、前記拡散領域２１ＳＰ１，２１ＤＰ１，２１ＳＰ２，２１ＤＰ２と同様なｐ＋型にドープされて前記オーミック領域２１Ｐ＋１および２１Ｐ＋２が形成される。このようにして形成されたオーミック領域２１Ｐ＋１、２１Ｐ＋２は、前記図１２ＤのマスクＭ４の形状よりわかるように、電気的に分離しており、このため前記ボディ２１ＢＹ３と２１ＢＹ４が素子領域２１Ｂにおいて電気的に干渉することはない。
　また上記イオン注入に伴い、前記ポリシリコンパタ―ン２１Ｇ１，Ｇ２のうち、前記素子領域２１Ｂ中を延在する部分がｐ＋型にドープされ、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２のｐ型ポリシリコンゲート電極２３Ｇ１Ｐおよび２３Ｇ２Ｐが形成される。
　なお図１０Ｑおよび図１０Ｒの工程は、前記図１０Ｏおよび図１０Ｐの工程の前に行うことも可能である。
　ここで図１２Ａ，図１２Ｂを参照するに、前記シリコンバルク基板２１上には素子領域２１Ａおよび素子領域２１Ｂが素子分離領域２１Ｉにより画成されており、前記素子領域２１Ａから素子領域２１Ｂまで、間に介在する素子分離領域２１Ｉを跨いでポリシリコンパタ―ン２１Ｇ１および２１Ｇ２が延在している。
　また前記素子領域２１Ａには、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２を囲んで、前記図１０Ｉおよび図１０Ｊの工程で形成されたトレンチＴ１～Ｔ３およびトレンチＴ７，Ｔ９により凹部が連続的に形成されており、前記凹部は、前記図１０Ｋおよび図１０Ｌの工程において底部に絶縁領域２１Ｉ１～２１Ｉ１０が形成された後、図１０Ｍおよび図１０Ｎの工程で、横方向へのエピタキシャル成長により、前記単結晶シリコン領域２１ＤＮ１，２１ＳＮ１従って２１ＤＮ２，２１ＳＮ２により連続して充填されている。
　同様に前記素子領域２１Ｂには、前記ポリシリコンパタ―ン２１Ｇ１および２１Ｇ２を囲んで、前記図１０Ｉおよび図１０Ｊの工程で形成されたトレンチＴ４～Ｔ６およびトレンチＴ８，Ｔ１０により凹部が連続的に形成されており、前記凹部は、前記図１０Ｋおよび図１０Ｌの工程において底部に絶縁領域２１Ｉ１～２１Ｉ１０が形成された後、図１０Ｍおよび図１０Ｎの工程で、横方向へのエピタキシャル成長により、前記単結晶シリコン領域２１ＳＰ１，２１ＤＰ１従って２１ＤＰ２，２１ＳＰ２により連続して充填されている。
　そこで前記図１０Ｏおよび図１０Ｐの工程では、前記マスクＭ１およびＭ２を使った予備的なイオン注入工程の後、前記マスクＭ３を介して前記ｎ型不純物元素のイオン注入がなされ、前記単結晶シリコン領域２１ＤＮ１，２１ＳＮ１従って２１ＤＮ２，２１ＳＮ２、および前記ポリシリコンシリコンパターン２１Ｇ１，２１Ｇ２のうち前記素子領域２１Ａ中を延在する部分、さらに前記素子領域２１Ｂのオーミック領域２１Ｎ＋１、２１＋２が、前記拡散領域２１ＳＮ１，２１ＤＮ１，２１ＤＮ２，２１ＳＮ２と同様なｎ＋型にドープされて形成される。
　また前記図１０Ｑおよび図１０Ｒの工程では、前記マスクＭ４を介して前記ｐ型不純物元素のイオン注入がなされ、前記単結晶シリコン領域２１ＳＰ１，２１ＤＰ１従って２１ＤＰ２，２１ＳＰ２、および前記ポリシリコンシリコンパターン２１Ｇ１，２１Ｇ２のうち前記素子領域２１Ｂ中を延在する部分、さらに前記素子領域２１Ａに前記オーミック領域２１Ｐ＋１および２１Ｐ＋２が、前記拡散領域２１ＳＰ１，２１ＤＰ１，２１ＤＰ２，２１ＳＰ２と同様なｐ＋型にドープされて形成される。
　図１０Ｓは前記図１０Ａと同じ断面Ａ－Ａ'およびＢ－Ｂ'に沿った断面図、図１０Ｔは、前記図１０Ｓの工程における、図４中、前記線Ｃ－Ｃ'に沿った断面図を示す。
　図１０Ｓおよび図１０Ｔを参照するに、前記図１０Ｑおよび図１０Ｒの工程の後、前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２の露出表面、前記単結晶シリコン領域２１ＤＮ１，２１ＳＮ１従って２１ＤＮ２，２１ＳＮ２の露出表面、前記単結晶シリコン領域２１ＳＰ１，２１ＤＰ１従って２１ＤＰ２，２１ＳＰ２の露出表面、さらに前記ｎ＋型オーミック領域２１Ｎ＋１，２１Ｎ＋２の露出表面、前記ｐ＋型オーミック領域２１Ｐ＋１，２１Ｐ＋２の露出表面には、通常のサリサイド法により、例えばニッケルシリサイドよりなるシリサイド層２５が形成される。
　さらに前記図１０Ｓおよび図１０Ｔの工程に引き続く図１０Ｕおよび図１０Ｖの工程において、前記シリコンバルク基板２１上に、前記ゲート電極２３Ｇ１Ｎ，２３Ｇ２Ｎ，２３Ｇ１Ｐおよび２３Ｇ２Ｐを覆うように層間絶縁膜２３が形成され、さらに図１０Ｖに示すように前記層間絶縁膜２３には、前記ｐ＋型オーミック領域２１Ｐ＋１およびｎ＋型オーミック領域２１Ｎ＋１を露出して、先に説明した開口部２３Ａおよび２３Ｂが形成される。同様に、前記図４の線Ｄ－Ｄ'に沿った断面においても、前記ｐ＋型オーミック領域２１Ｐ＋２およびｎ＋型オーミック領域２１Ｎ＋２を露出して、先に説明した開口部２３Ｄおよび２３Ｅが形成される。前記図８の断面図を参照。
　また図１０Ｖの断面図では、前記層間絶縁膜２３中に、前記素子領域２１Ａと２１Ｂの間の素子分離絶縁膜２１Ｉ上に前記ポリシリコンパタ―ン２１Ｇ１に対応して信号ＩＮ１のためのコンタクトホール２３Ｃが形成されており、また図示はしないが、前記素子領域２１Ａと２１Ｂの間の素子分離絶縁膜２１Ｉ上に前記ポリシリコンパタ―ン２１Ｇ２に対応して信号ＩＮ２のためのコンタクトホール２３Ｆが形成されている。前記図８の断面図を参照。
　さらに前記開口部２３Ａ～２３Ｃをタングステンなどの金属プラグで充填することにより、図７で説明したビアコンタクトＶＣ１，ＶＣ２，ＶＣ５が形成される。同様に、前記開口部２３Ｄ～２３Ｆをタングステンなどの金属プラグで充填することにより、図８で説明したビアコンタクトＶＣ３，ＣＶ４，ＶＣ６が形成される。
　さらに必要に応じて信号配線パタ―ン２４Ａ，２４Ｂを形成した後、図１０Ｕおよび図１０Ｖの構造上に前記層間絶縁膜２４を形成し、ビアコンタクトＶＣ７～ＶＣ１１を形成することにより、図５～図９の断面と図４で説明したレイアウトを有する半導体論理回路装置２０が得られる。
　なお上記の半導体論理回路装置２０の製造工程において、図１０Ａ～図１０Ｆ，図１０Ｏ～図１０Ｒの工程などは、通常の非ダイナミックスレッショルド動作をするＭＯＳトランジスタの製造工程と同じであり、本実施形態によれば、図４～図８で説明した半導体論理回路装置２０と同時に非ダイナミックスレッショルド動作をするＭＯＳトランジスタを同一の半導体バルク基板上に形成できることがわかる。またその際、先にも説明したが、非ダイナミックスレッショルド動作をするＭＯＳトランジスタにおいて、ボディ電位を固定するコンタクトホールを設けるなど、通常のＭＯＳトランジスタの構成を変更する必要はない。
　そこで、図１３Ａに示すように、本実施形態では前記図４の半導体論理回路装置２０と同一のシリコンバルク基板上に、例えばＣＭＯＳ素子４０を集積化することを容易に行うことが可能である。
　図１３Ａを参照するに、前記素子領域２１Ａおよび２１Ｂには、先に図４で説明したＮＡＮＤ回路２０が形成されているが、同じシリコンバルク基板２１上には、前記素子分離領域２１Ｉにより素子領域４１Ａおよび４１Ｂが画成されており、ポリシリコンパタ―ン２１Ｇ３が前記素子領域４１Ａから素子領域４１Ｂまで、前記素子領域４１Ａと４１Ｂの間に介在する素子分離領域２１Ｉを跨いで延在している。
　前記ポリシリコンパタ―ン２１Ｇ３は前記素子領域４１Ａにおいてはｎ＋型にドープされており、ｎチャネルＭＯＳトランジスタＮＭＯＳ３のゲート電極を形成する。すなわち前記素子領域４１Ａにおいては、前記ポリシリコンパタ―ン２１Ｇ３の両側にｎ＋型拡散領域よりなるソースＳＮとドレインＤＮが形成され、前記ソースＳＮはビアコンタクトＣＶ１６および電源配線パタ―ンＧＤ２を介して接地電源ＧＮＤに接続されている。
　同様に前記素子領域４１Ｂにおいては前記ポリシリコンパタ―ン２１Ｇ３はｐ＋型にドープされており、ｐチャネルＭＯＳトランジスタＰＭＯＳ３のゲート電極を形成する。すなわち前記素子領域４１Ａにおいては、前記ポリシリコンパタ―ン２１Ｇ３の両側にｐ＋型拡散領域よりなるソースＳＰとドレインＤＰが形成され、前記ソースＳＰはビアコンタクトＶＣ１４および電源配線ＰＷ３を介して電源Ｖｃｃに接続される。また前記ｐチャネルＭＯＳトランジスタＰＭＯＳ３のドレインＤＰはビアコンタクトＶＣ１３および局所配線パタ―ンＷＰ２、およびビアコンタクトＶＣ１５を介して前記ｎチャネルＭＯＳトランジスタＮＭＯＳ３のドレインに接続されて、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ３とｐチャネルＭＯＳトランジスタｐＭＯＳ３とは前記ＣＭＯＳ素子４０を形成している。
　ここで前記ｎチャネルＭＯＳトランジスタＮＭＯＳ３およびｐチャネルＭＯＳトランジスタＰＭＯＳ３ではそれぞれのゲート電極がボディに接続されることはなく、これらのＭＯＳトランジスタは非ダイナミックスレッショルド動作をする。
　このように、本実施形態ではシリコンバルク基板を使うことにより、同一の基板上にＤｔ－ＭＯＳトランジスタを使った回路と非Ｄｔ－ＭＯＳトランジスタを使った回路とを、容易に集積化することができる。
　また図示はしないが、図１３Ａの構成においてＣＭＯＳ素子４０を構成するｎチャネルＭＯＳトランジスタＮＭＯＳ３およびｐチャネルＭＯＳトランジスタＰＭＯＳ３をＤｔ－ＭＯＳ構成とすることも可能である。この場合には、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ３のゲート電極２１Ｇ３をビアコンタクトによりそのボディに接続し、また前記ｐチャネルＭＯＳトランジスタＰＭＯＳ３のゲート電極をビアコンタクトによりそのボディに接続すればよい。
　本実施形態において前記ｐ型ウェル２１ＰＷの下端の深さと前記ｎ型ウェル２１ＮＷの下端の深さとは必ずしも一致する必要はなく、異なっていてもよい。また前記絶縁領域２１Ｉ１～２１Ｉ１０の深さも、図１０Ａ～図１０Ｖの工程では必然的同じになるが、例えば後の実施形態で説明する酸素のイオン注入により前記絶縁領域２１Ｉ１～２１Ｉ１０を形成する場合には、酸素イオンの加速電圧を素子領域２１Ａと２１Ｂとで変化させることにより、前記絶縁領域２１Ｉ１～２１Ｉ１０の深さを前記素子領域２１Ａと２１Ｂとで変化させることも可能である。
　図１３Ｂは、本実施形態の半導体論理集積回路２０で使われる単一のｎチャネルＤｔ－ＭＯＳトランジスタ４０の平面図を、また図１３Ｃは前記図１３ＢのＭＯＳトランジスタの線Ｘ－Ｘ'に沿った断面図を示す。
　図１３Ｂ，図１３Ｃを参照するに、前記シリコン基板２１中には、前記素子分離構造２１Ｉに対応する素子分離構造４１Ｉにより画成された素子領域４１ＮＭＯＳの下部に、深いｎ型ウェル４１ＤＮＷが、前記深いｎ型ウェル２１ＤＮＷに対応して形成されており、前記深いｎ型ウェル４１ＤＮＷの上部には、前記ポリシリコンパタ―ン２１Ｇ１あるいは２１Ｇ２に対応し前記ｎチャネルＭＯＳトランジスタ４０のゲート電極となるポリシリコンパタ―ン４１Ｇの直下に、ｐ型ウェル４１ＰＷが、前記ｐ型ウェル２１ＰＷに対応して、前記ポリシリコンシリコンパターン４１Ｇに沿って形成されている。また前記ｐ型ウェル４１ＰＷの表面にはｐ型のチャネルドープ領域ＮＶＴが形成されている。前記ゲート電極４１Ｇは前記素子領域４１ＮＭＯＳ上にゲート絶縁膜４１Ｇｏｘを介して形成されている。
　前記素子領域４１ＮＭＯＳには、前記ゲート電極４１Ｇの一方の側および他方の側に、それぞれｎ＋型のソース拡散領域およびｎ＋型のドレイン拡散領域が、図１３Ｂに示すＭａｓｋ１をイオン注入マスクに使って形成されており、それぞれソースコンタクトＳおよびドレインコンタクトＤが形成されている。またその際、前記ゲート電極４１Ｇは前記素子領域４１ＮＭＯＳ上においてｎ＋型にドープされる。本実施形態によるｎチャネルＭＯＳトランジスタは、先に図５において断面を示したｎチャネルＭＯＳトランジスタＮＭＯＳ１あるいはＮＭＯＳ２と同様に、前記ソース拡散領域およびドレイン拡散領域の直下には、図示はしないが前記絶縁パターン２１Ｉ１～２１Ｉ３と同様な絶縁パタ―ンを有しており、前記ソース拡散領域およびドレイン拡散領域は、かかる絶縁パターン上において再成長によりエピタキシャルに形成されている。
　さて本実施形態では、前記素子分離構造４１Ｉにより画成される素子領域４１ＮＭＯＳはその一部に延出部４１ｅｘを有し、前記延出部４１ｅｘ上には前記ゲート電極４１Ｇのヘッド部４１Ｇｈが、前記ゲート絶縁膜４１Ｇｏｘを介して、前記延出部４１ｅｘを部分的に覆って形成されている。
　前記ゲート電極４１Ｇのヘッド部４１Ｇｈおよび前記延在部４１ｅｘは、図１３Ｂに示すＭａｓｋ２をイオン注入マスクに使ってｐ＋型にドープされる。
　前記延出部４１ｅｘの下には、前記素子分離構造２１Ｉに連続して先の実施例における絶縁パターン２１Ｉ７～２１Ｉ１０と同様な絶縁パタ―ン４１ｉが形成されており、前記絶縁パタ―ン４１ｉ上には再成長によりシリコンのエピタキシャル層が形成され、前記延出部４１ｅｘを形成している。
　さらに前記ポリシリコンパタ―ン４１Ｇおよび前記素子領域４１ＮＭＯＳ中のソース拡散領域／ドレイン拡散領域の表面、さらに前記延在部４１ｅｘの表面にはシリサイド層４５が形成され、前記ゲート電極４１ＧはビアプラグＶＣにより、前記延在部４１ｅｘに電気的に接続される。
　本実施例では、前記延在部４１ｅｘ上に形成されるシリサイド層４５ｓは、前記素子領域４１ＮＭＯＳ表面に形成されるシリサイド層４５とは、前記ポリシリコンパタ―ン４１Ｇのヘッド部４１Ｇｈにより分離されているため、先の実施形態のようなシリサイドブロックパタ―ンＳＢ１，ＳＢ２を形成せずとも、前記ビアコンタクトＶＣとソース拡散領域あるいはドレイン拡散領域との短絡を回避することができる。
　また同様にしてｐチャネルＤｔ－ＭＯＳトランジスタを構成することができる。ただしこの場合は、前記深いｎ型ウェル４１ＤＮＷは使われない。ｐチャネルＤｔ－ＭＯＳトランジスタの構成は、前記図１３Ｂおよび図１３Ｃ、および図１０Ａ－１０Ｖなど先の実施例の説明より明らかであり、さらなる説明は省略する。
　図１３Ｄは、前記図１３Ｂ，図１３ＣのｎチャネルＤｔ－ＭＯＳトランジスタ４１および対応するｐチャネルＤｔ－ＭＯＳトランジスタを使ったインバータ６０のレイアウトを示す平面図を、また図１３Ｅは図１３Ｄ中、線Ｙ－Ｙ'に沿った断面図を示す。
　図１３Ｄ，図１３Ｅを参照するに、前記インバータ６０は前記図５のｎチャネルＤｔ－ＭＯＳトランジスタＮＭＯＳ１あるいはＮＭＯＳ２と同様な構成のｎチャネルＤｔ－ＭＯＳトランジスタＮＭＯＳと、図６のｐチャネルＤｔ－ＭＯＳトランジスタＰＭＯＳ１あるいはＰＭＯＳ２と同様な構成のｐチャネルＤｔ－ＭＯＳトランジスタＰＭＯＳより構成されており、前記ｎチャネルＤｔ－ＭＯＳトランジスタＮＭＯＳは前記シリコン基板２１中に素子分離領域２１Ｉで画成された素子領域６１Ａに、また前記ｐチャネルＤｔ－ＭＯＳトランジスタＰＭＯＳは前記シリコン基板２１中に素子分離領域２１Ｉで画成された素子領域６１Ｂに形成されている。
　前記素子領域６１Ａはその一部に延在部６１Ａｅｘを、また前記素子領域６１Ｂはその一部に延在部６１Ｂｅｘを有し、前記延在部６１Ａｅｘと６１Ｂｅｘとは連結され、その結果、前記素子領域６１Ａと素子領域６１Ｂとは単一の活性領域を構成する。前記素子領域６１Ａには、前記延在部６１Ａｅｘまで含めて、下部に深いｎ型ウェル６１ＤＮＷが、前記深いｎ型ウェル２１ＤＮＷに対応して形成されている。
　前記素子領域６１Ａ上には、前記延在部６１Ａｅｘまで含めて、ゲート絶縁膜６１Ｇｏｘ１を介してポリシリコンゲート電極６１Ｇ１が延在し、前記ポリシリコンゲート電極６１Ｇ１の直下には、前記ｐ型ウェル２１ＰＷに対応してｐ型ウェル６１ＰＷが延在する。同様に前記素子領域６１Ｂ上には、前記延在部６１Ｂｅｘまで含めて、ゲート絶縁膜６１Ｇｏｘ２を介してポリシリコンゲート電極６１Ｇ２が延在し、前記ポリシリコンゲート電極６１Ｇ２の直下には、前記ｎ型ウェル２１ＮＷに対応してｎ型ウェル６１ＮＷが延在する。
　また先の各実施形態と同様に、前記ｐ型ウェル６１ＰＷの表面には前記ｎチャネルＭＯＳトランジスタＮＭＯＳのチャネルドープ領域ＮＶＴが形成されており、前記ｎ型ウェル６１ＮＷの表面には前記ｐチャネルＭＯＳトランジスタＰＭＯＳのチャネルドープ領域ＰＶＴが形成されている。
　本実施形態のインバータ６０では、前記延出部６１Ａｅｘおよび６１Ｂｅｘの下に、連続して先の実施例における絶縁パターン２１Ｉ７～２１Ｉ１０と同様な絶縁パタ―ン６１ｉが形成されており、前記絶縁パタ―ン６１ｉ上には再成長によりシリコンのエピタキシャル層が形成され、前記延出部６１Ａｅｘおよび６１Ｂｅｘを形成している。その際、前記シリコンエピタキシャル層は、前記延出部６１Ａｅｘにおいてはｐ＋型にドープされ、オーミックコンタクト領域６１Ｐ＋を形成し、また前記延出部６１Ｂｅｘにおいてｎ＋型にドープされ、オーミックコンタクト領域６１Ｎ＋を形成する。
　前記ポリシリコンゲート電極６１Ｇ１および６１Ｇ２の表面にはシリサイド層６５が形成され、また前記オーミックコンタクト領域６１Ｐ＋および６１Ｎ＋の表面にもシリサイド層６５がオーミックコンタクト領域６１Ｐ＋から６１Ｎ＋まで連続して形成されており、前記オーミックコンタクト領域６１Ｐ＋および６１Ｎ＋上にはビアプラグ６１ｉｎが、前記ゲート電極６１Ｇ１および６１Ｇ２を架橋するように形成される。
　そこで図１３Ｄに示すように前記ビアプラグ６１ｉｎに入力電圧信号を供給し、前記ｐチャネルＤｔ－ＭＯＳトランジスタＰＭＯＳのドレイン領域Ｄを、前記ｎチャネルＤｔ－ＭＯＳトランジスタＮＭＯＳのドレイン領域Ｄに配線パタ―ン６１ＷＲを介して接続し、前記ｐチャネルＭＯＳトランジスタＰＭＯＳのソース領域Ｓに電源電圧Ｖｃｃを電源配線パタ―ン６１ＰＷＲを介して供給し、さらに前記ｎチャネルＭＯＳトランジスタＮＭＯＳのドレイン領域Ｄを接地配線パタ―ン６１ＧＮＤにより接地することにより、図１３Ｄの素子はインバータとして動作する。
　本実施形態においても、前記オーミックコンタクト領域６１Ｐ＋および６１Ｎ＋上に形成されるシリサイド層６５は、前記素子領域６１Ａのソース領域Ｓあるいはドレイン領域Ｄ、さらには前記素子領域６１Ｂのソース領域Ｓあるいはドレイン領域Ｄに形成されるシリサイド層とは、ポリシリコンゲート電極６１Ｇ１直下のゲート絶縁膜６１Ｇｏｘ１およびポリシリコンゲート電極６１Ｇｏｘ２直下のゲート絶縁膜６１Ｇｏｘ２により分離されているため、先の実施形態のようなシリサイドブロックパタ―ンＳＢ１，ＳＢ２を形成する必要はない。
　さらに図１３Ｆは、前記図１３Ｄおよび図１３Ｅのインバータ構造を使った、前記図４の二入力ＮＡＮＤ装置４０の一変形例による二入力ＮＡＮＤ装置８０の構成を示す。ただし図１３Ｆ中、先に説明した部分には対応する参照符号を付し、説明は省略する。
　図１３Ｆの変形例では、図４のポリシリコンパタ―ン２１Ｇ１の代わりに２つのポリシリコンパタ―ン２１Ｇ１Ａおよび２１Ｇ１Ｂが使われ、またポリシリコンパタ―ン２１Ｇ２の代わりに２つのポリシリコンパタ―ン２１Ｇ２Ａおよび２１Ｇ２Ｂが使われる。
　その際本変形例では、図１３Ｆ中、線Ｚ１－Ｚ１'およびＺ２－Ｚ２'に沿った断面が前記図１３Ｅの断面と同様な構造を有しており、前記ビアコンタクトＶＣ５が第１の信号入力端子を構成すると同時に、前記ポリシリコンパタ―ン２１Ｇ１Ａおよび２１Ｇ１Ｂをそれぞれｐ型オーミック領域２１Ｐ＋１およびｎ型オーミック領域２１Ｎ＋１に接続する。同様に前記ビアコンタクトＶＣ６が第２の信号入力端子を構成すると同時に、前記ポリシリコンパタ―ン２１Ｇ２Ａおよび２１Ｇ２Ｂをそれぞれｐ型オーミック領域２１Ｐ＋２およびｎ型オーミック領域２１Ｎ＋２に接続する。これに伴い、本変形例では図４におけるビアコンタクトＶＣ１～ＶＣ４は省略される。
　また本変形例では、図４の実施形態におけるようなシリサイドブロックパタ―ンＳＢ１，ＳＢ２を形成する必要がない。
　その結果、本変形例によれば図４の二入力ＮＡＮＤ装置の面積を縮小することができる。

　［第２の実施形態］
　前記第１の実施形態では、前記絶縁領域２１Ｉ１～２１Ｉ１０はシリコンバルク基板２１中にトレンチを形成し、形成されたトレンチにシリコン酸化膜を堆積することにより形成していたが、本発明はこのような特定の製造方法に限定されるものではなく、以下に説明するように、酸素イオンのイオン注入により形成することも可能である。
　図１４Ａは前記図１０Ｃおよび図１０Ｄの工程に対応しているが、本実施形態ではさらに前記ポリシリコンパタ―ン２１Ｇ１，２１Ｇ２の表面に、前記ハードマスクパタ―ン２１ＯＭの代わりに酸素イオンの注入を阻止するカバー膜２１Ｍを、例えばタングステン（Ｗ）膜により、３０～５０ｎｍの膜厚に形成する。
　さらに図１４Ｂの工程において、前記図１４Ａの構造中に酸素イオンＯ＋を、前記カバー膜２１Ｍをマスクに、例えば１０～６０ｋｅＶの加速電圧下、１×１０16ｃｍ-2以上のドーズ量でイオン注入し、前記絶縁領域２１Ｉ１～２１Ｉ６に対応して酸素ドープ領域２１Ｊ１～２１Ｊ６を形成する。図示はしないが、同様な酸素ドープ領域は、他の絶縁領域２１Ｉ７～２１Ｉ１０に対応しても形成される。前記酸素ドープ領域２１Ｊ１～２１Ｊ６の深さは、加速電圧により制御でき、例えば１０ｋｅＶの加速電圧を使った場合、前記酸素ドープ領域２１Ｊ１～２１Ｊ６の上端の深さを２７ｎｍに制御することができる。また６０ｋｅＶの加速電圧を使った場合、前記酸素ドープ領域２１Ｊ１～２１Ｊ６の上端の深さを１４０ｎｍに制御することができる。
　さらにこのようにして酸素イオンを導入した構造に対し急速熱処理（ＲＴＡ）を例えば１０５０℃の温度で、あるいはミリ秒熱処理（ＭＳＡ）を例えば２０ｍＪ／ｃｍ2以上のエネルギで行うことにより、前記酸素ドープ領域２１Ｊ１～２１Ｊ６において導入された酸素原子をＳｉ原子と反応させ、前記酸素ドープ領域２１Ｊ１～２１Ｊ６を、それぞれシリコン酸化膜よりなる絶縁領域２１Ｉ１～２１Ｉ６に変換する。絶縁領域２１Ｉ７～２１Ｉ１０も、同様にして形成される。
　次に図１４Ｃの工程において前記カバー膜２１Ｍを除去することにより、図１４Ｃに示す構造が得られ、これに対し図１０Ｏおよび図１０Ｐ以下の工程を行うことにより、図４の半導体論理回路装置２０を製造することができる。

　［第３の実施形態］
　図１５Ａ～図１５Ｄは、第３の実施形態を示す。ただし図１５Ａ～図１５Ｄは、前記図１０Ｇおよび図１０Ｈの工程に続くものであり、図１０Ｉ～図１０Ｎの工程を置き換える。
　図１５Ａを参照するに、本実施形態では前記図１０Ｇおよび図１０Ｈの工程の後、前記トレンチＴ１～Ｔ８の下部にＳｉＧｅ混晶層とＧｅ層とＳｉＧｅ混晶層とを順次積層した層２１Ｇｅを、スパッタやＣＶＤ法などにより、前記層２１Ｇ２の上端が前記ｐ型ウェル２１ＰＷあるいはｎ型ウェル２１ＮＷの上端を超えるような厚さで形成する。このようにして形成された層２１Ｇｅは、下地となるシリコン基板とＧｅ層との間にＳｉＧｅ混晶層が介在し、さらにＧｅ層の上にＳｉＧｅ混晶層が形成されているため、その上にシリコンのエピタキシャル層を容易に形成することができる。
　なお図１５ＡにおいてｎチャネルＭＯＳトランジスタＮＭＯＳ１は、前記図４におけるＡ－Ａ'断面の一部であり、ｐチャネルＭＯＳトランジスタＰＭＯＳ１は前記図４におけるＢ－Ｂ'断面の一部である。
　次に図１５Ｂの工程において、本実施形態では前記層２１Ｇｅ上に単結晶シリコンエピタキシャル層２１ｅｐを、エピタキシャル成長を行うことにより形成する。前記単結晶シリコンエピタキシャル層２１ｅｐの形成は、先に図１０Ｍおよび図１０Ｎで説明した条件で実行することができる。
　次に図１５Ｃの工程において本実施形態では、前記素子領域２１Ａおよび２１Ｂの各々において、前記単結晶シリコンエピタキシャル層２１ｅｐにその下の層２１Ｇｅ中のＧｅ層を露出する開口部２１ｅｏを形成し、さらに前記シリコンバルク基板２１を酸素雰囲気中、６００℃の温度で熱処理する。その結果、前記層２１Ｇｅを構成するＧｅ層はＧｅＯとなって気化し、前記開口部２１ｅｏから系外に排出される。
　その結果、本実施形態では、図１５Ｄに示すように、前記単結晶シリコンエピタキシャル層２１ｅｐの下に空間２１Ｖが、先の実施形態における絶縁領域２１Ｉ１～２１Ｉ１０の代わりに形成される。このようにして形成された空間２１Ｖは前記絶縁領域２１Ｉ１～２１Ｉ１０と同様な絶縁作用を示すが、比誘電率が１．０であるため前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２およびｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２の寄生容量が低減され、それぞれの動作速度が向上する好ましい効果が得られる。
　図１５Ｄにおいて、残留している層２１Ｇｅは、前記積層構造中に含まれていたＳｉＧｅ混晶層に対応する。

　［第４の実施形態］
　図１６は、第４の実施形態による論理集積回路装置６０の構成を示す平面図である。ただし図１６中、先に説明した部分には同一の参照符号を付し、説明を省略する。
　図１６を参照するに、本実施形態に係る半導体論理回路装置６０はＮＯＲ回路装置であり、前記図４の構成において素子領域２１Ａと２１Ｂとを入れ替え、またｎチャネルＭＯＳトランジスタＮＭＯＳ１とｐチャネルＭＯＳトランジスタＰＭＯＳ２を入れ替え、ｎチャネルＭＯＳトランジスタＮＭＯＳ２とｐチャネルＭＯＳトランジスタＰＭＯＳ１を入れ替えた構成を有している。本実施形態においても前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１とｎチャネルＭＯＳトランジスタＮＭＯＳ２、およびｐチャネルＭＯＳトランジスタＰＭＯＳ１とｐチャネルＭＯＳトランジスタＰＭＯＳ２は、いずれもＤｔ－ＭＯＳトランジスタであり、シリコンバルク基板上に形成されている。
　その他の構成および特徴は先の第１の実施形態で説明した通りであり、さらなる説明は省略する。

　［第５の実施形態］
　本発明は先に第１～第４の実施形態で説明したものに限定されるものではない。
　例えば前記図４におけるＤｔ－ＭＯＳ構成のｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２を直列に接続した構成、あるいは前記図１６におけるＤｔ－ＭＯＳ構成のｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２を直列に接続した構成は、それ単独で、例えばトランスファゲートなどの半導体装置として使うことが可能である。
　図１７は、このようなＤｔ－ＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２によるトランスファゲートの等価回路図を示す。
　図１８７を参照するに、前記Ｄｔ－ＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２のそれぞれのゲート電極に制御信号Ｃ１およびＣ２を順次印加することにより、電荷などの信号を一方の側から他方の側に順次転送することが可能である。同様なトランスファゲートは、Ｄｔ－ＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２を使っても実現が可能である。
　以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
２１　シリコン基板
２１Ａ，２１Ｂ　素子領域
２１ＢＹ１，２１ＢＹ２，２１ＢＹ３，２１ＢＹ４　ボディ領域
２１ＤＮ１，２１ＳＮ１，２１ＤＮ２，２１ＳＮ２　ｎ型拡散領域
２１ＰＮ１，２１ＰＮ１，２１ＰＮ２，２１ＰＮ２　ｐ型拡散領域
２１Ｎ＋１，２１Ｎ＋２，２１Ｐ＋１，２１Ｐ＋２　ｎ型およびｐ型オーミック領域
２１Ｇ１，２１Ｇ２　ポリシリコンパタ―ン
２１Ｇ１Ｎ，２１Ｇ２Ｎ，２１Ｇ１Ｐ，２１Ｇ２Ｐ　ポリシリコンゲート電極
２１Ｉ　素子分離領域
２１Ｉ１～２１Ｉ１０　絶縁領域
２１ＯＭ　ハードマスクパタ―ン
２１Ｏ　シリコン酸化膜
２１Ｏｘ１～２１Ｏｘ４　ゲート絶縁膜
２１ＰＷ，２１ＮＷ　ＰウェルおよびＮウェル
２１ＤＮＷ　深いＮウェル
２１Ｇｅ　ゲルマニウム層
２１Ｖ　空間
２１ａ～２１ｆ　ソース／ドレインエクステンション領域
２１ｅｐ　単結晶シリコンエピタキシャル層
２１ｅｏ　開口部
２３，２４　層間絶縁膜
２３Ａ～２３Ｃ　開口部
２４Ａ，２４Ｂ　信号配線パタ―ン
２５　シリサイド
ＮＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ１，ＰＭＯＳ２　Ｄｔ－ＭＯＳトランジスタ
ＮＶＴ１，ＮＶＴ２，ＰＶＴ１，ＰＶＴ２　チャネルドープ領域
ＰＷ１，ＰＷ２，ＧＤ１，ＷＰ　配線パタ―ン
ｓｗ　内側側壁絶縁膜
ＳＷ　外側側壁絶縁膜
Ｔ１～Ｔ８　トレンチ
ＶＣ１～ＶＣ１１　ビアコンタクト

Claims (11)

  1. 　素子分離領域により素子領域を画成されたシリコンバルク基板と、
    　前記素子領域中に形成された第１のダイナミックスレッショルドＭＯＳトランジスタと、
    　前記素子領域中に形成された第２のダイナミックスレッショルドＭＯＳトランジスタと、を含み、
    　前記素子領域は第１の導電型を有するウェルよりなり、
    　前記第１のダイナミックスレッショルドＭＯＳトランジスタは、前記シリコンバルク基板の表面上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記ウェル中、前記第１のゲート電極の第１の側に形成された第１の拡散領域と、前記第１のゲート電極に対し前記第１の拡散領域と反対の第２の側に形成された第２の拡散領域とを有し、
    　前記第２のダイナミックスレッショルドＭＯＳトランジスタは、前記シリコンバルク基板の表面上、前記第１のゲート電極の前記第２の側に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記ウェル中、前記第２のゲート電極に対し前記第１のゲート電極の側に形成された第３の拡散領域と、前記第２のゲート電極に対し前記第３の拡散領域と反対側に形成された第４の拡散領域とを有し、
    　前記第１および第２のゲート電極および前記第１～第４の拡散領域は、前記ウェルとは逆の第２の導電型を有し、
    　前記第２の拡散領域と前記第３の拡散領域とは、前記ウェル中に形成された同一の拡散領域より構成されており、
    　前記第１～第４の拡散領域の下には、それぞれの下端部に接して第１～第４の絶縁領域がそれぞれ形成されており、
    　前記第２の絶縁領域と前記第３の絶縁領域とは、同一の絶縁領域より構成されており、
    　前記第１の絶縁領域と前記第２の絶縁領域の間には、前記第１のゲート電極に沿って、前記第１のダイナミックスレッショルドＭＯＳトランジスタのボディを構成する前記第１の導電型の第１のボディ領域が、前記素子領域の一部として延在しており、
    　前記第３の絶縁領域と前記第４の絶縁領域の間には、前記第２のゲート電極に沿って、前記第２のダイナミックスレッショルドＭＯＳトランジスタのボディを構成する前記第１の導電型の第２のボディ領域が、前記素子領域の一部として延在しており、
    　前記第１のゲート電極は前記第１のボディ領域に電気的に接続されており、
    　前記第２のゲート電極は前記第２のボディ領域に電気的に接続されており、
    　前記第１～第４の絶縁領域の下端は、前記第１および第２のボディ領域の下端よりも深い位置に設定されており、
    　前記第１および第２のボディ領域の下端は、前記第１～第４の拡散領域の下端よりも深い位置に設定されている半導体装置。
  2. 　前記第１のゲート電極は、前記第１のボディ領域に形成された、前記第１の導電型を有する第１のオーミック接続領域において接続され、前記第２のゲート電極は、前記第２のボディ領域に形成された、前記第１の導電型を有する第２のオーミック接続領域において接続され、前記第１のオーミック領域と前記第２のオーミック領域とは、前記ウェル中において互いに電気的に分離されている請求項１記載の半導体装置。
  3. 　前記第１のゲート電極と前記第１のオーミック接続領域とは第１の金属プラグにより接続され、前記第２のゲート電極と前記第２のオーミック接続領域とは第２の金属プラグにより接続される請求項２記載の半導体装置。
  4. 　前記第１～第４の絶縁領域はシリコン酸化膜よりなる請求項１記載の半導体装置。
  5. 　前記第１～第４の絶縁領域は空間を形成する請求項１記載の半導体装置。
  6. 　前記第１～第４の拡散領域および前記第１および第２のオーミック接続領域は、再成長したシリコンのエピタキシャル層中に形成されている請求項２記載の半導体装置。
  7. 　前記第１～第４の拡散領域および前記第１および第２のオーミック接続領域は、再成長したＳｉＧｅまたはＳｉＣのエピタキシャル層中に形成されている請求項２記載の半導体装置。
  8. 　前記バルクシリコン基板表面には、前記素子分離領域により別の素子領域が画成されており、前記別の素子領域には、前記別の素子領域から電気的に絶縁されたゲート電極を有するＭＯＳトランジスタが形成されている請求項１記載の半導体装置。
  9. 　素子分離領域により第１の素子領域と第２の素子領域を画成されたシリコンバルク基板と、
    　前記第１の素子領域中に形成された第１のダイナミックスレッショルドＭＯＳトランジスタと、
    　前記第１の素子領域中に形成された第２のダイナミックスレッショルドＭＯＳトランジスタと、
    　前記第２の素子領域中に形成された第３のダイナミックスレッショルドＭＯＳトランジスタと、
    　前記第２の素子領域中に形成された第４のダイナミックスレッショルドＭＯＳトランジスタと、
    を含み、
    　前記第１の素子領域は第１の導電型を有する第１のウェルよりなり、
    　前記第２の素子領域は、前記第１の導電型の逆導電型である第２の導電型を有する第２のウェルよりなり、
    　前記第１のダイナミックスレッショルドＭＯＳトランジスタは、前記シリコンバルク基板の表面上の前記第１の素子領域に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のウェル中、前記第１のゲート電極の第１の側に形成された第１の拡散領域と、前記第１のゲート電極に対し前記第１の拡散領域と反対の第２の側に形成された第２の拡散領域とを有し、
    　前記第２のダイナミックスレッショルドＭＯＳトランジスタは、前記シリコンバルク基板の表面上の前記第１の素子領域に、前記第１のゲート電極の前記第２の側に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第１のウェル中、前記第２のゲート電極に対し前記第１のゲート電極の側に形成された第３の拡散領域と、前記第２のゲート電極に対し前記第３の拡散領域と反対側に形成された第４の拡散領域とを有し、
    　前記第１および第２のゲート電極および前記第１～第４の拡散領域は、前記第２の導電型を有し、
    　前記第２の拡散領域と前記第３の拡散領域とは、前記第１のウェル中に形成された同一の拡散領域より構成されており、
    　前記第１～第４の拡散領域の下には、それぞれの下端部に接して第１～第４の絶縁領域がそれぞれ形成されており、
    　前記第２の絶縁領域と前記第３の絶縁領域とは、同一の絶縁領域より構成されており、
    　前記第１の絶縁領域と前記第２の絶縁領域の間には、前記第１のゲート電極に沿って、前記第１のダイナミックスレッショルドＭＯＳトランジスタのボディを構成する前記第１の導電型の第１のボディ領域が、前記第１の素子領域の一部として延在しており、
    　前記第３の絶縁領域と前記第４の絶縁領域の間には、前記第２のゲート電極に沿って、前記第２のダイナミックスレッショルドＭＯＳトランジスタのボディを構成する前記第１の導電型の第２のボディ領域が、前記第１の素子領域の一部として延在しており、
    　前記第３のダイナミックスレッショルドＭＯＳトランジスタは、前記シリコンバルク基板の表面上の前記第２の素子領域に第３のゲート絶縁膜を介して形成された第３のゲート電極と、前記第２のウェル中、前記第３のゲート電極の第１の側に形成された第５の拡散領域と、前記第３のゲート電極に対し前記第５の拡散領域と反対の第２の側に形成された第６の拡散領域とを有し、
    　前記第４のダイナミックスレッショルドＭＯＳトランジスタは、前記シリコンバルク基板の表面上の前記第２の素子領域に、前記第３のゲート電極の前記第２の側に、第４のゲート絶縁膜を介して形成された第４のゲート電極と、前記第２のウェル中、前記第４のゲート電極に対し前記第３のゲート電極の側に形成された第７の拡散領域と、前記第４のゲート電極に対し前記第５の拡散領域と反対側に形成された第８の拡散領域とを有し、
    　前記第３および第４のゲート電極および前記第５～第８の拡散領域は、前記第１の導電型を有し、
    　前記第６の拡散領域と前記第７の拡散領域とは、前記第２のウェル中に形成された同一の拡散領域より構成されており、
    　前記第５～第８の拡散領域の下には、それぞれの下端部に接して第５～第８の絶縁領域がそれぞれ形成されており、
    　前記第６の絶縁領域と前記第７の絶縁領域とは、同一の絶縁領域より構成されており、
    　前記第５の絶縁領域と前記第６の絶縁領域の間には、前記第３のゲート電極に沿って、前記第３のダイナミックスレッショルドＭＯＳトランジスタのボディを構成する前記第２の導電型の第３のボディ領域が、前記第２の素子領域の一部として延在しており、
    　前記第７の絶縁領域と前記第８の絶縁領域の間には、前記第４のゲート電極に沿って、前記第４のダイナミックスレッショルドＭＯＳトランジスタのボディを構成する前記第２の導電型の第４のボディ領域が、前記第２の素子領域の一部として延在しており、
    　前記第１のゲート電極は前記第１のボディ領域に電気的に接続されており、
    　前記第２のゲート電極は前記第２のボディ領域に電気的に接続されており、
    　前記第３のゲート電極は前記第３のボディ領域に電気的に接続されており、
    　前記第４のゲート電極は前記第４のボディ領域に電気的に接続されており、
    　前記第１～第４の絶縁領域の下端は、前記第１および第２のボディ領域の下端よりも深い位置に設定されており、
    　前記第５～第８の絶縁領域の下端は、前記第３および第４のボディ領域の下端よりも深い位置に設定されており、
    　前記第１および第２のボディ領域の下端は、前記第１～第４の拡散領域の下端よりも深い位置に設定されており、
    　前記第３および第４のボディ領域の下端は、前記第５～第８の拡散領域の下端よりも深い位置に設定されており、
    　前記第１のゲート電極と前記第４のゲート電極とは、前記シリコンバルク基板上を前記第１の素子領域から前記第２の素子領域まで前記素子分離領域を跨いで延在する第１のポリシリコンパタ―ン中より構成され、
    　　前記第２のゲート電極と前記第３のゲート電極とは、前記シリコンバルク基板上を前記第１の素子領域から前記第２の素子領域まで前記素子分離領域を跨いで延在する第２のポリシリコンパタ―ン中より構成され、
    　前記シリコンバルク基板上には、層間絶縁膜と配線パタ―ンを含む多層配線構造が形成されている半導体論理回路装置。
  10. 　前記多層配線構造は、前記第１の拡散領域を第１の電源に接続する第１の配線パタ―ンと、前記第２の拡散領域と前記第６の拡散領域を接続する第２の配線パタ―ンと、前記第５の拡散領域を第２の電源に接続する第３の配線パタ―ンと、前記第８の拡散領域を前記第２の電源に接続する第４の配線パタ―ンと、を含む請求項９記載の半導体論理回路装置。
  11. 　前記バルクシリコン基板表面には、前記素子分離領域により第３の素子領域が画成されており、前記第３の素子領域には、前記第３の素子領域から電気的に絶縁されたゲート電極を有するＭＯＳトランジスタが形成されている請求項９記載の半導体論理回路装置。
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