WO2011025149A2 - 반도체 기판 제조 방법 및 발광 소자 제조 방법 - Google Patents

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Definitions

  • the present invention relates to a semiconductor substrate manufacturing method and a light emitting device manufacturing method, and more particularly, to a semiconductor substrate manufacturing method and a light emitting device manufacturing method using a novel peeling method of a growth substrate.
  • LEDs Light emitting diodes (hereinafter, referred to as LEDs) using gallium nitride (GaN) -based semiconductors are used in various devices such as signal signals and backlights of liquid crystal panels. It is known that the luminous efficiency of LED is influenced by dislocation density and defect of crystal. Although crystal growth of GaN-based semiconductors is performed on heterogeneous substrates such as sapphire, it is believed that mismatch between lattice mismatch and thermal expansion coefficient occurs between the GaN layer and the substrate, leading to an increase in high potential density and defects.
  • GaN gallium nitride
  • GaN is difficult to form a GaN melt due to the high dissociation rate of nitrogen, etc., making it difficult to manufacture a GaN substrate.
  • mechanical polishing and laser peeling are used, but it is very difficult to reproduce practically sized GaN substrates. In particular, peeling using a laser requires a large amount of time, causing a increase in the cost of the GaN substrate.
  • the manufacture of GaN substrates is very difficult and expensive, so that light emitting devices such as LEDs and laser diodes are often manufactured by growing a GaN layer on different substrates such as sapphire.
  • the increase in the high potential density and defects described above hinders the improvement of the light emitting performance of the LED.
  • the sapphire substrate has a lower thermal conductivity than the GaN substrate and lowers the heat radiation resistance of the device. This causes the long life of the LED and laser diode in the manufacturing process.
  • a laser lift-off method uses an excimer laser to locally decompose the GaN layer at the interface between the growth substrate sapphire and the GaN layer to remove sapphire. This method is particularly used for producing light emitting devices having a vertical structure suitable for large area light emitting diodes (power chips) and the like.
  • the technical problem to be solved by the present invention is to provide a semiconductor substrate manufacturing method and a light emitting device manufacturing method that can remove the growth substrate without using a laser.
  • Another technical problem to be solved by the present invention is to provide a semiconductor substrate manufacturing method and a light emitting device manufacturing method capable of reusing the growth substrate without the need to polish the growth substrate.
  • Another technical problem to be solved by the present invention is to provide a manufacturing method that makes it possible to manufacture a flat, easy-to-peel GaN substrate on a substrate of dissimilar materials at a low cost, LED and to be manufactured using the GaN substrate It is to realize the performance improvement and the long life of light emitting devices such as laser diodes.
  • Another technical problem to be solved by the present invention is to provide a method for manufacturing a semiconductor substrate and a light emitting device of good quality by effectively removing the reaction by-products that may occur in the manufacturing of the semiconductor substrate and the light emitting device.
  • Another technical problem to be solved by the present invention is to provide a light emitting device manufacturing method for forming a cavity in the semiconductor layer formed on the growth substrate so that the growth substrate of the dissimilar material can be easily peeled off without using a laser.
  • Another technical problem to be solved by the present invention is to manufacture a light emitting device capable of preventing the crystal quality of the compound semiconductor layer formed on the semiconductor layer is deteriorated by the reaction by-products generated when forming a cavity in the semiconductor layer To provide a way.
  • the manufacturing method of a semiconductor substrate forms a first semiconductor layer on a substrate, and on the first semiconductor layer A metal material layer is formed in a pattern shape, a second semiconductor layer is formed on the first semiconductor layer and on the metal material filling, and a cavity is formed in the first semiconductor layer below the metal material layer. And forming at least a portion of the first semiconductor layer by using a chemical solution to peel the substrate from the second semiconductor layer.
  • the metallic material layer is formed on the first semiconductor layer in a stripe shape at regular intervals and widths, and the semiconductor layer of Crab 2 is formed to a thickness covering the metallic material layer.
  • the metallic material layer has an oxide film, and the oxide film preferably forms a mask for the first semiconductor layer.
  • the metallic material layer may be formed to a thickness in which a plurality of holes are formed through the first semiconductor layer and the second semiconductor layer.
  • the metallic material layer is formed by using a metallic material having a higher melting point than the heating temperature when the second semiconductor layer is formed.
  • the metallic material layer has an oxide film, the oxide film forms a mask for the first semiconductor layer, and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer.
  • the second semiconductor layer is formed by an organometallic vapor phase growth method, the first semiconductor layer under the portion where the metallic material layer is formed is reacted with the metallic material layer and oxygen to form the plurality of holes. It can be evaporated from to form the cavity.
  • the metallic material layer is tantalum and has a film thickness in a range of 5 nm to 100 nm, and after formation on the first semiconductor layer, the surface of the tantalum may be wrapped with tantalum oxide.
  • the metallic material layer may include any one or two or more selected from the group consisting of Ta, Pt, Ni, and Cr.
  • the substrate may be a sapphire substrate or a silicon-based substrate.
  • the chemical solution may include at least one selected from the group consisting of KOH, NaOH, H 2 P0 4 , HCL and H 2 S0 4 , etching the semiconductor layer of the crab 1 using the chemical solution is wet Etching may include photo enhanced chemical etch or photo electrochemical etch.
  • the manufacturing method of a light emitting element comprises forming a first semiconductor layer on a first substrate, forming a metallic material layer in a pattern shape on the first semiconductor layer, and forming a second semiconductor on the first semiconductor layer and on the metallic material layer.
  • the metallic material layer is formed in a stripe shape at regular intervals and widths on the first semiconductor layer, and the second semiconductor layer is formed in a thickness covering the metallic material layer.
  • the metallic material layer has an oxide film, and the oxide film preferably forms a mask for the first semiconductor layer.
  • the metallic material layer may be formed to a thickness in which a plurality of holes are formed through the first semiconductor layer and the second semiconductor layer.
  • the metallic material layer is formed by using a metallic material having a higher melting point than the heating temperature when the second semiconductor layer is formed.
  • the metallic material layer has an oxide film, the oxide film forms a mask for the first semiconductor layer, and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer.
  • the second semiconductor layer is formed by an organometallic vapor phase growth method, the first semiconductor layer of the lower layer of the portion where the metallic material layer is formed is reacted with the metallic material layer and oxygen to form the plurality of holes. It can be evaporated from to form the cavity.
  • the metallic material layer is tantalum, the film thickness is in the range of 5 nm to 100 nm, and after formation on the first semiconductor layer, the surface of the tantalum may be wrapped with tantalum oxide.
  • the metallic material layer may include any one or two or more selected from the group consisting of Ta, Pt, Ni, and Cr.
  • the substrate may be a sapphire substrate or a silicon-based substrate.
  • the chemical solution may include at least one selected from the group consisting of KOH, NaOH, 3 ⁇ 4P0 4 , HCL and 3 ⁇ 4S0 4 , the etching of the first semiconductor layer using the chemical solution is wet etching, light strengthening It may be a photo enhanced chemical etch or a photo electrochemical etch.
  • the manufacturing method of a semiconductor substrate forms a first semiconductor layer on a substrate, forms a metallic material layer in a pattern shape on the first semiconductor layer, and forms a second semiconductor layer on the first semiconductor layer and on the metallic material layer. While forming, the metallic Forming a cavity in the first semiconductor layer below the material layer, and heating the substrate to grow the cavity in the first semiconductor layer after the formation of the second semiconductor layer.
  • the substrate can be easily peeled from the second semiconductor layer by the growth of the cavity.
  • the metallic material layer is formed in a stripe shape at regular intervals and widths on the semiconductor layer of Crab 1, and the nearly 12 semiconductor layers are formed in a thickness covering the metallic material layer.
  • the metallic material layer has an oxide film, and the oxide film preferably forms a mask for the first semiconductor layer.
  • the metallic material layer may be formed to a thickness in which a plurality of holes through the first semiconductor layer and the second semiconductor layer are formed.
  • the metallic material layer is formed by using a metallic material having a higher melting point than the heating temperature when the second semiconductor layer is formed.
  • the metallic material layer has an oxide film, the oxide film forms a mask for the first semiconductor layer, and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer.
  • the second semiconductor layer is formed by an organometallic vapor phase growth method, the first semiconductor layer under the portion where the metallic material layer is formed is reacted with the metallic material layer and oxygen to form the plurality of holes. It can be evaporated from to form the cavity.
  • the metallic material layer is tantalum, and has a film thickness in a range of 5 nm to 100 nin, and after formation on the first semiconductor layer, the surface of the tantalum may be wrapped with tantalum oxide.
  • the substrate may be a sapphire substrate or a silicon-based substrate.
  • the heating of the substrate may be performed so that the substrate temperature is 300 ° C. or more, and preferably, the substrate temperature may be 900 ⁇ 1100 ° C.
  • the metallic material layer may be formed of Ta, Ni, Cr, Pt, or Mo, or an alloy thereof.
  • a bee "optical element manufacturing method comprises forming a first semiconductor layer on a first substrate, forming a metallic material layer in a pattern shape on the first semiconductor layer, and forming a second semiconductor on the first semiconductor layer and the metallic material layer. While forming a layer, a cavity is formed in the first semiconductor layer below the metallic material layer, a first compound semiconductor layer is formed on the second semiconductor layer, and the first compound semiconductor is formed. Forming an active layer on the layer, and a second compound on the active layer Forming a semiconductor layer, attaching a second substrate onto the compound semiconductor layer of Crab 2, attaching the second substrate, and heating the substrate to grow the cavity in the first semiconductor layer .
  • the substrate can be easily peeled from the second semiconductor layer by the growth of the cavity.
  • the metallic material layer is formed on the first semiconductor layer in a stripe shape at regular intervals and widths, and the second semiconductor layer is formed to a thickness covering the metallic material layer.
  • the metallic material layer has an oxide film, and the oxide film preferably forms a mask for the first semiconductor layer.
  • the metallic material layer may be formed to a thickness in which a plurality of holes are formed through the first semiconductor layer and the second semiconductor layer.
  • the metallic material layer is formed by using a metallic material having a higher melting point than the heating temperature when the second semiconductor layer is formed.
  • the metallic material layer has an oxide film, and the oxide film forms a mask for the first semiconductor layer, and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer. And forming the second semiconductor layer by an organometallic vapor phase growth method, and reacting the first semiconductor layer under the portion where the metallic material layer is formed with the metallic material layer and oxygen to form the plurality of holes. Can be evaporated from to form the cavity.
  • the metallic material layer is tantalum, its film thickness is in the range of 5 nm to 100 nm, and after formation on the first semiconductor layer, the surface of the tantalum may be wrapped with tantalum oxide.
  • the substrate may be a sapphire substrate or a silicon-based substrate.
  • the heating of the substrate may be performed so that the substrate temperature is 300 ° C. or more, and preferably, the substrate temperature may be 9oo ⁇ iicxrc.
  • the metallic material layer may be formed of Ta, Ni, Cr, Pt, or Mo, or an alloy thereof.
  • heating the substrate may be performed while attaching the second substrate.
  • the semiconductor substrate manufacturing method forms a first semiconductor layer on a substrate, forms a metallic material layer in a pattern shape on the first semiconductor layer, and forms a second semiconductor layer on the first semiconductor layer and on the metallic material layer. While forming a cavity in the first semiconductor layer below the metallic material layer, during the formation of the second semiconductor layer or after the formation of the second semiconductor worm, And evaporating and removing the reaction product by-product of the metallic material layer and nitrogen.
  • the substrate By forming a cavity in the first semiconductor layer, the substrate can be easily peeled off, thereby providing a semiconductor substrate at low cost, and removing a by-product generated during the formation of the cavity can remove a high quality semiconductor substrate. Can provide.
  • the metallic material layer is tantalum, and the reaction product may contain Ta and N.
  • the second semiconductor layer is a gallium nitride-based compound semiconductor
  • the second semiconductor layer is grown by the organic metal vapor phase growth, the reaction product by the growth temperature, growth pressure, growth of the second semiconductor layer It can be evaporated by adjusting the speed and the flow rate of the Ga source.
  • the Ga source may be TMGa, and the flow rate of the TMGa may be less than 87 umol / min.
  • the evaporation and removal of the reaction product of the metallic material layer and nitrogen may be performed after stopping the growth of the second semiconductor layer during the growth of the second semiconductor layer, or after the growth of the second semiconductor layer is completed. It may be carried out by maintaining the substrate temperature at a temperature at which the reaction byproduct is evaporated.
  • the evaporation and removal of the reaction by-products of the metallic material layer and nitrogen may be performed after stopping the growth of the second semiconductor layer during the growth of the second semiconductor layer, or after the growth of the second semiconductor layer is completed. Or, by lowering the pressure around the substrate to the pressure at which the reaction by-products evaporate.
  • the metallic material layer has an oxide film, and the oxide film forms a mask for the first semiconductor layer and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer.
  • the second semiconductor layer is formed by an organometallic vapor phase growth method, the first semiconductor layer of the lower layer of the portion where the metallic material layer is formed is reacted with the metallic material layer and oxygen to form the plurality of holes. It can be evaporated from to form the cavity.
  • the substrate may be a sapphire substrate or a silicon-based substrate.
  • the substrate may be peeled off using the cavity formed in the first semiconductor layer to manufacture a semiconductor substrate formed from the semiconductor layer of the first system and the second semiconductor layer.
  • the manufacturing method of a light emitting element includes forming a first semiconductor layer on a substrate, forming a metallic material layer in a pattern shape on the first semiconductor layer, and forming a second semiconductor layer on the first semiconductor layer and on the metallic material layer. And forming a cavity in the first semiconductor layer below the metallic material layer, forming a first compound semiconductor layer on the second semiconductor layer, and forming a cavity on the first compound semiconductor layer.
  • the metallic material layer is tantalum, and the reaction product may contain Ta and N.
  • the second semiconductor layer is a gallium nitride-based compound semiconductor
  • the second semiconductor layer is grown by the organic metal vapor phase growth
  • the reaction by-products are the growth temperature, growth pressure, growth of the second semiconductor layer It can be evaporated by adjusting the speed and the flow rate of the Ga source.
  • the Ga source is TMGa, and the flow rate of the TMGa is preferably less than 87 ⁇ / min.
  • the evaporation and removal of the reaction product of the metallic material layer and nitrogen may be performed after stopping the growth of the second semiconductor layer during the growth of the second semiconductor layer, or after the growth of the second semiconductor layer is completed. It may be carried out by maintaining the substrate temperature at a temperature at which the reaction byproduct is evaporated. The evaporation and removal of the reaction product of the metallic material layer and nitrogen may be performed after the growth of the second semiconductor layer is stopped or after the growth of the second semiconductor layer is completed. Or by lowering the pressure around the substrate to a pressure at which the reaction byproduct is evaporated. It is preferable to form the said metallic material layer using the metallic material of high melting
  • the metallic material layer has an oxide film
  • the oxide film forms a mask for the first semiconductor layer, and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer.
  • the semiconductor layer of Crab 2 is formed by an organometallic vapor phase growth method
  • the first semiconductor layer under the portion where the metallic material layer is formed is reacted with the metallic material layer and oxygen to form the plurality of holes. It can be evaporated from to form the cavity.
  • the substrate may be a sapphire substrate or a silicon-based substrate.
  • the light emitting device manufacturing method may further include peeling the substrate using the cavity formed in the first semiconductor layer.
  • the first compound semiconductor layer is a gallium nitride-based compound semiconductor
  • the first compound semiconductor layer is grown by organometallic gas phase growth, the reaction product by the growth temperature of the first compound semiconductor layer, growth It can be evaporated by adjusting the pressure, growth rate and flow rate of Ga source.
  • the Ga source of the first compound semiconductor layer is TMGa
  • the flow rate of the TMGa is preferably less than 87 umol / min.
  • the light emitting element manufacturing method includes loading a substrate having a first semiconductor layer and a metallic material layer formed in a pattern shape on the first semiconductor layer into a first chamber, and in the first chamber on the first semiconductor layer and the metallic While forming a second semiconductor layer on the material layer, a cavity is formed in the first semiconductor layer in the lower portion than the metallic material layer, and the substrate having the second semiconductor layer is removed from the low U chamber. Transferring to the second chamber, and forming a compound semiconductor layer on the second semiconductor layer in the second chamber.
  • conveying the substrate is performed without vacuum breaking. That is, when transporting the substrate, the substrate is not exposed to the atmosphere, and thus, the compound semiconductor layer can be grown on the second semiconductor layer without having to clean the surface of the second semiconductor layer.
  • the metallic material layer is formed on the first semiconductor layer in a stripe shape at regular intervals and widths, and the second semiconductor layer covers the metallic material layer.
  • the second semiconductor layer is formed at least 1/2 times the width of the metallic material layer.
  • the metallic material layer may have an oxide film, and the oxide film may form a mask for the first semiconductor layer.
  • the metallic material layer may be formed to a thickness in which a plurality of holes are formed through the first semiconductor layer and the second semiconductor layer.
  • the first semiconductor layer and the second semiconductor layer are formed using the same or different compound semiconductor material, and the metallic material layer has a higher melting point than the heating temperature at the time of forming the second semiconductor layer. It is preferable to form using a metallic material.
  • the metallic material layer has an oxide film, the oxide film forms a mask for the first semiconductor layer, and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer.
  • the second semiconductor layer is formed by using the organometallic vapor phase growth method, the first semiconductor layer under the portion where the metallic material layer is formed is reacted with the metallic material layer and oxygen from the plurality of holes. By evaporation, the cavity may be formed.
  • the metallic material layer is tantalum, the film thickness is 5nm to 100nm, after forming on the first semiconductor layer, the surface of the tantalum may be wrapped with tantalum oxide.
  • the substrate may be a sapphire substrate or a silicon-based substrate.
  • forming the compound semiconductor layer may include forming a first compound semiconductor layer, forming an active layer on the first compound semiconductor layer, and forming a second compound semiconductor layer on the active layer.
  • a second substrate may be attached onto the second compound semiconductor layer, and the substrate may be peeled off using the cavity formed in the low U semiconductor layer.
  • the substrate can be easily removed by forming a cavity between the growth substrate and the semiconductor layer formed thereon and etching the semiconductor layer with the chemical solution or growing the cavity using the cavity. Therefore, growth substrates such as sapphire can be removed without using a laser, and semiconductor substrates such as GaN substrates and light emitting devices can be manufactured at low cost.
  • growth substrates such as sapphire can be removed without using a laser, and semiconductor substrates such as GaN substrates and light emitting devices can be manufactured at low cost.
  • the present invention provides a manufacturing method that makes it possible to manufacture a flat, easy-to-peel GaN substrate on a heterogeneous substrate at a low cost, and effectively removes side reaction by-products, thereby making semiconductors such as LEDs and laser diodes manufactured using the GaN substrate. It is possible to realize cost reduction, performance improvement, and long life of the device.
  • the compound semiconductor layer of good quality can be grown by separating the chamber for forming the cavity and the chamber for growing the compound semiconductor layer.
  • FIG. 2 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 1.
  • FIG. 3 is a spectral diagram of EDX according to Example 1.
  • FIG. 4 is a SEM cross-sectional photograph of the enlarged region of FIG. 2, (B) is an EDX of Ga, (C) is an EDX of A1, and (D) is an EDX of 0. 5 is a SEM cross-sectional photograph of a semiconductor substrate, and (B) is a SEM surface photograph of a semiconductor substrate according to Example 1.
  • Example 6 is an EDX diagram of the semiconductor substrate according to Example 1, (A) is an EDX diagram of Ga, and (B) is an EDX diagram of Ta.
  • FIG. 8 is a spectral diagram of EDX of FIG. 7B according to Comparative Example 1, (B) is EDX diagram of Ga of FIG. 7B, and (C) is N of FIG. 7B. EDX is also.
  • Fig. 10 is a EDX diagram of Ga in Fig. 9A
  • (B) is an EDX diagram of N in Fig. 9A
  • (C) is a diagram of Ta in Fig. 9A.
  • EDX is also.
  • FIG. 11 is a cross-sectional view showing the configuration of an LED array according to Embodiment 2 of the present invention.
  • FIG. 12 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 2.
  • FIG. 12 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 2.
  • FIG. 13 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 3.
  • FIG. 14 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 4.
  • FIG. 14 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 4.
  • Fig. 15 is a diagram schematically showing an example in which a Ta layer having a thickness of 5 nm is changed to Ta 2 0 5
  • (B) is a diagram showing an example in which the surface of a Ta layer having a thickness of 100 nm is changed to Ta 2 0 5 . It is a figure shown normally.
  • Fig. 16 (A) is a SEM surface photograph of a substrate on which a Ta mask having a thickness of 5 nm is formed, and (B) is a SEM cross-sectional photograph of a substrate on which a Ta 2 0 5 mask having a thickness of 10 nm is formed.
  • FIG. 17 is a cross-sectional view illustrating a method of manufacturing a light emitting device according to Embodiment 3 of the present invention.
  • FIG. 18 is a view showing a method of manufacturing a light emitting device according to Embodiment 4 of the present invention, (A) is a cross-sectional view showing a step of forming a first GaN layer and a Ta layer, and (B) is a second GaN layer And (C) are sectional views showing a step of forming compound semiconductor layers on a second GaN layer.
  • 19 is a schematic diagram of a light emitting device manufacturing apparatus used to form the second GaN layer and the compound semiconductor layers.
  • FIG. 1 is a figure which shows the outline of the manufacturing method of the semiconductor substrate 100 which concerns on Embodiment 1. As shown in FIG. 1A is a cross-sectional view showing a step of forming a first GaN layer, (B) is a cross-sectional view showing a step of forming a Ta layer, and (C) shows a middle of the formation of a second GaN layer and a cavity (D) is a sectional view of the completed semiconductor substrate.
  • 101 is a sapphire (AI 2 0 3 ) substrate as a growth substrate.
  • a first GaN layer 102 of about the thickness is formed on the sapphire substrate 101.
  • the thickness of this first GaN layer is an example and is not limited.
  • a Ta layer (metallic material layer) 103 having a thickness of about 50 nm is formed into a stripe shape by using EB (Electron Beam) deposition and lift-off on the GaN layer 102 of the system 1.
  • the width is formed at zm intervals.
  • the shape, thickness, width, and spacing of this Ta layer 103 are examples and are not limited.
  • the second GaN layer 104 is formed on the first GaN layer 102 and the Ta layer 103 by using an organometallic gas phase growth method (hereinafter referred to as M0CVD method).
  • M0CVD method organometallic gas phase growth method
  • FIG. 1C shows a state during formation of the second GaN layer 104.
  • N and Ta in the GaN layer combine to form TaN, which becomes a different material, and the N rises in a darker gas phase.
  • TaN becomes unstable, vaporizes above 1000 ° C, and the hole deepens with the vaporization, and the cavity 102a is formed.
  • N of GaN becomes TaN, but Ga remains.
  • This Ga is used as a raw material because it is the same as Ga deposited during vapor phase growth.
  • GaN is grown on a Ta film.
  • the surface of the Ta layer 103 was found not only to Ta but to be described later, but may be Ta 2 0 5 by being treated in air.
  • the second GaN layer 104 may be formed at least 1/2 of the Ta layer 103 and may be formed at less than 1000 zm for use as a substrate.
  • the reaction byproduct in the form of TaxNy may be generated by the combination of Ta and N during the growth of the second GaN layer 104.
  • Such reaction products may degrade the quality of the semiconductor substrate. Therefore, it is necessary to control the growth conditions to remove the reaction by-products generated.
  • the reaction by-products can be removed by adjusting the growth conditions of the giant 12 GaN charge 104, such as growth temperature, growth pressure, flow rate of TMGa, which is the source of Ga.
  • the growth may be stopped during the growth of the second GaN layer 104, and the evaporation may be removed by maintaining the temperature of the substrate 101 at a temperature at which the reaction by-products evaporate or by lowering the pressure around the substrate 101.
  • the reaction by-products can be removed by maintaining the temperature of the substrate 101 at the temperature at which the reaction by-products evaporate or by lowering the pressure around the substrate 101.
  • FIG. 1D the formation of the second GaN layer 104 is completed to complete the semiconductor substrate 100. Proceeding the formation of the GaN layer 104 of the system 2 by the M0CVD method, as shown in the figure, the etching of the first GaN layer 102 under the Ta layer 103 proceeds and the cavity 102a is carried out. The formation region of is also enlarged almost on the sapphire substrate 101.
  • the substrate surface is planarized as shown in FIG.
  • substrate surface can be abbreviate
  • the sapphire substrate 101 is peeled off.
  • the GaN substrate 100 can be obtained by polishing the peeled first GaN layer 102.
  • a silicon-based substrate such as Si or SiC is attached to the surface side, and the bottom surface side can be flattened to form a semiconductor substrate for device manufacturing.
  • the sapphire substrate 101 may be peeled off by etching at least a portion of the first GaN layer 102 using a chemical solution.
  • a chemical solution since the chemical solution does not easily penetrate into the interface between the sapphire substrate 101 and the first GaN layer 102, it is difficult to peel off the sapphire substrate 101 using the chemical solution.
  • the chemical solution can penetrate through the cavity 102a, the sapphire substrate 101 can be easily peeled off using the chemical solution.
  • the chemical solution may include, for example, KOH, NaOH, H 2 P0 4 , HCL or H 2 S0 4 .
  • the sapphire engine 101 is formed by etching the first GaN layer 102 in which the cavity 102a is formed.
  • Light may be used to activate chemical etchant with the use of the chemical solution. That is, the etching of the first GaN layer 102 using the chemical solution may be photo enhanced chemical etch or photoelectrochemical etch, as well as conventional wet etching.
  • the sapphire substrate 101 may be twisted and peeled off. Further, the sapphire substrate 101 may be performed by heating the substrate 101 to grow the cavity 102a after the formation of the second GaN layer 104 is completed. Subsequent heating causes the cavity 102a to grow, thereby weakening the bond between the second GaN layer 104 and the sapphire substrate 101. Therefore, the above The growth of the cavity 102a may naturally cause the sapphire substrate 101 to be peeled off from the second GaN layer 104, or after the growth of the cavity 102a has progressed to some extent, the physical force is applied to the sapphire substrate 101. It can be added by peeling off.
  • the sapphire substrate 101 may be heated to a temperature of 300 ° C or more, for example, it may be heated in the range of 9oo ⁇ ii (xrc. Heating of the sapphire substrate 101 to the surface side of the GaN substrate 100 It may also be carried out while attaching a silicon-based substrate such as Si or SiC.
  • the semiconductor substrate 100 having the GaN layer by using the M0CVD method, it is easier to peel the GaN layer 102 of the crab 1 from the sapphire substrate 101 using the cavity 102a,
  • the peeled GaN layer can be used as a GaN substrate. Therefore, it becomes possible to manufacture a GaN substrate at a lower cost than a conventional GaN substrate.
  • TMGa trimethyl gallium
  • TMGa trimethyl gallium
  • the heating temperature is set to 1045 ° C.
  • crystal growth is performed for 5 hours.
  • a Ta layer 103 having a thickness of 50 nm is formed on the first GaN layer 102 in a stripe shape.
  • FIG. 2 is a SEM cross-sectional photograph of a portion of the semiconductor substrate 100.
  • the cavity 102a is formed in the GaN layer 102 of the crater 1 under the formation region of the Ta layer 103.
  • FIG. 3 shows the results of analysis using an energy dispersive X-ray spectrometer (hereinafter referred to as EDX) for the enlarged region shown in the figure including the cavity 102a.
  • EDX energy dispersive X-ray spectrometer
  • GaN of the first GaN layer 102 and A1 and 0 of the sapphire substrate 101 were observed, and Ta was not mostly observed.
  • Example 2 Ga of the first GaN layer 102 and A1 and 0 of the sapphire substrate 101 were observed, but Ta was not observed.
  • Example 1 it was observed that holes 103a were formed in the Ta layer 103 during the formation of the second GaN layer 104.
  • the analysis result of the hole 103a formed in this Ta layer 103 is further demonstrated in FIG. 5 and FIG.
  • the analysis result shown in FIG. 5 and FIG. 6 is the result analyzed by EDX by stopping the formation process of the 2nd GaN layer 104 using the above-mentioned M0CVD apparatus in the middle.
  • FIG. 5 (A) is a SEM cross-sectional photograph of the semiconductor substrate 100, (B) SEM surface photograph of the semiconductor substrate 100.
  • FIG. 6 (A) is EDX figure of Ga which EDX analyzed from the surface of the semiconductor substrate 100 of FIG. 5 (B), (B) is from the surface of the semiconductor substrate 100 of FIG. EDX The EDX of Ta analyzed.
  • the conditions for forming the second GaN layer 104 are adjusted by using the M0CVD apparatus, and the Ta layer is used in the first GaN layer 102. It became possible to form the cavity 102a by etching. Therefore, when forming the second GaN layer 104 shown in the above-described Embodiment 1, the cavity 102a by etching in the first GaN layer 102 together with the growth of the first GaN layer 102. It is now possible to form all. That is, it is possible to form the cavity 102a in the first GaN layer 102 by forming the metallic material layer that generates the etching effect as described above on a part of the first GaN layer 102. It turned out.
  • the setting conditions of the M0CVD apparatus shown in the said Example 1 are an example, What is necessary is just the conditions which can advance the growth of the above-mentioned 1st GaN layer, and formation of the cavity 102a simultaneously.
  • the growth rate of the GaN layer 102 of the system 1 is slower than the growth rate of the second GaN layer 104, so that in the first embodiment, The setting conditions of the M0CVD apparatus were adjusted in accordance with the growth rate of the first GaN layer 102.
  • the hole 103a is formed in the Ta layer 103 during the growth of the second GaN layer 104.
  • the Ta layer 103 is formed.
  • the Ta layer 103 may be formed using a pattern mask in which holes are formed in advance.
  • the shape of the Ta layer 103 is not limited to the stripe configuration of the above, its shape may be changed to match the like structure of the element formed on the semiconductor substrate ⁇ 100. Examples of devices using the semiconductor substrate 100 will be described later.
  • the GaN layer of the sapphire substrate 101 is flattened by RIE or the like to form a GaN layer having the above-mentioned cavity. It can be used again as the substrate 101. Therefore, further reducing the manufacturing cost of the GaN substrate It is possible.
  • the substrate is not particularly limited as long as it is a substrate capable of growing a GaN layer such as a silicon substrate.
  • TMGa As a source gas, TMGa is flowed at a flow rate of 2 (imol / min, heating temperature is set to 1045 ° C., and crystal growth is performed for 5 hours.
  • the GaN layer of system 1 is shown.
  • a Ta layer 103 having a thickness of 30 nm is formed on the 102 in a stripe shape.
  • 12 shows a semiconductor substrate 100 in which formation of the second GaN layer 104 is completed under the above conditions.
  • 12 is an SEM cross-sectional photograph of a portion of the semiconductor substrate 100.
  • a cavity 102a is formed in a part of the first GaN layer 102 below the formation region of the Ta layer 103.
  • holes 103a were formed in the Ta layer 103 during the formation of the GaN layer 104 of the second system.
  • the conditions for forming the second GaN layer 104 are adjusted using the M0CVD apparatus, and the etching is performed in the first GaN layer 102 using the Ta layer 103. It was made possible to form the cavity 102a by. Therefore, when forming the GaN layer 104 of Crab 2 shown in Embodiment 1 mentioned above, with the growth of the 1st GaN layer 102, the cavity 102a by etching in the 1st GaN layer 102 is carried out. ) Can be formed. In other words, by forming a metallic material layer on the part of the GaN layer 102 of the system 1 that generates the etching effect as described above, the cavity 102a can be formed in the GaN layer 102 of the system 1. It turned out.
  • the cavity 102a is formed by etching in the first GaN layer 102 located below the left and right ends of each Ta layer 103, not directly under the Ta layer 103. Is formed. This indicates that etching in the first GaN layer 102 proceeds from the left and right both ends of each Ta layer 103.
  • the setting conditions of the M0CVD apparatus shown in the said Example 2 are an example, What is necessary is just the conditions which can advance the growth of the above-mentioned 1st GaN layer, and formation of the cavity 102a simultaneously.
  • the second embodiment since the growth rate of the first GaN layer 102 is slower than the growth rate of the second GaN layer 104, in the second embodiment, The setting conditions of the M0CVD apparatus were adjusted in accordance with the growth rate of the first GaN layer 102.
  • the hole 103a was formed in the Ta layer 103 in the growth process of the 2nd GaN layer 104, the Ta layer 103 was made into, for example.
  • the Ta layer 103 may be formed using a pattern mask in which holes are formed in advance.
  • the shape of the Ta layer 103 is not limited to the above-described stripe shape, and the shape may be changed in accordance with the structure of an element to be formed on the semiconductor substrate 100 and the like. Examples of devices using the semiconductor substrate 100 will be described later.
  • the GaN layer having the above-mentioned cavity is formed when the surface on which the GaN is formed on the sapphire substrate 101 is made flat by RIE or the like. It can use again as the board
  • the third embodiment a description will be given of a process of forming a GaN layer 104 of the system 2 using a M0CVD device.
  • An example of performing crystal growth for 5 hours by setting the heating temperature to 1045 ° C while holding TMGa at a flow rate of 20Limol / min using TMGa as the source gas is shown.
  • the first GaN layer 102 A Ta layer 103 having a thickness of 50 nm is formed on the stripe shape. .
  • 13 shows a semiconductor substrate 100 in which formation of the second GaN layer 104 is completed under the above conditions.
  • 13 is a SEM cross-sectional photograph of a portion of the semiconductor substrate 100.
  • the cavity 102a is formed in the first GaN layer 102 under the formation region of the Ta layer 103.
  • holes 103a were formed in the Ta layer 103 during the formation of the second GaN layer 104.
  • the conditions for forming the second GaN charge 104 are adjusted using a M0CVD apparatus, and the etching is performed in the first GaN layer 102 using the Ta layer 103. It was made possible to form the cavity 102a by. Therefore, when forming the GaN layer 104 of the system 2 shown in Embodiment 1 mentioned above, with the growth of the 1st GaN layer 102, the cavity 102a by etching in the 1st GaN layer 102 is carried out. It became possible to form That is, a part of the first GaN layer 102 is as described above. It has been found that it is possible to form the cavity 102a in the first GaN layer 102 by forming the metallic material layer which generates the same etching action. .
  • the setting conditions of the M0CVD apparatus shown in the said Example 3 are an example, What is necessary is just the conditions which can advance the growth of the above-mentioned 1st GaN layer, and formation of the cavity 102a simultaneously.
  • the second GaN layer 104 the second Since the growth rate of the GaN layer 102 of 1 is slower than the growth rate of the GaN layer 104, in Example 3, the setting conditions of the M0CVD apparatus are matched to the growth rate of the first GaN layer 102. Adjusted.
  • Example 3 although the hole 103a was formed in the Ta layer 103 in the growth process of the 2nd GaN layer 104, the Ta layer 103 was made into, for example.
  • the Ta layer 103 may be formed using a pattern mask in which holes are formed in advance.
  • the shape of the Ta layer 103 is not limited to the above-mentioned stripe shape, and the shape may be changed according to the structure of the element formed on the semiconductor substrate 100, or the like. Examples of the device using the semiconductor substrate loo will be described later.
  • a process of forming the GaN layer 104 of the system 2 using the M0CVD apparatus will be described.
  • a Ta layer 103 having a thickness of 100 nm in a stripe shape is formed on the GaN layer 102 of the first system.
  • FIG. 14 is a SEM cross-sectional photograph of a portion of the semiconductor substrate 100.
  • the cavity 102a is formed in the GaN layer 102 of the crater 1 under the formation region of the Ta layer 103.
  • the conditions for forming the GaN layer 104 of the system 2 using the M0CVD apparatus are adjusted, and the etching is performed in the first GaN layer 102 using the Ta layer 103. It was made possible to form the cavity 102a by. Therefore, when forming the GaN layer 104 of Crab 2 shown in the above-described Embodiment 1, the cavity 102a by etching in the first GaN layer 102 together with the growth of the first GaN layer 102. ) Can be formed. That is, it is possible to form the cavity 102a in the first GaN layer 102 by forming a metallic material layer on the first GaN layer 102 that generates the etching effect as described above. It turned out.
  • the setting conditions of the M0CVD apparatus shown in the said Example 4 are an example, What is necessary is just the conditions which can advance the growth of the above-mentioned 1st GaN layer, and formation of the cavity 102a simultaneously.
  • the growth rate of the first GaN layer 102 is slow compared to the growth rate of the second GaN layer 104
  • the fourth embodiment In accordance with the growth rate of the GaN layer 102 of the system 1 The setting conditions of the MOCVD apparatus were adjusted.
  • Example 4 although the hole 103a was formed in the Ta layer 103 in the growth process of the 2nd GaN layer 104, the Ta layer 103 was made into, for example. When forming, the Ta worms 103 may be formed using a pattern mask in which holes are formed in advance.
  • the shape of the Ta layer 103 is not limited to the above-mentioned stripe shape, and the shape may be changed according to the structure of the element formed on the semiconductor substrate 100, and the like. Examples of devices using the semiconductor substrate 100 will be described later.
  • Example 1 the comparative example with respect to Example 1 mentioned above is demonstrated.
  • this comparative example a specific example of forming the second GaN charge 104 of the semiconductor substrate 100 by changing the setting conditions of the M0CVD apparatus will be described.
  • Comparative Example 1 an example of performing crystal growth for 5 hours by setting heating temperature to 1045 ° C while flowing TMGa at a flow rate of 87Limol / min using TMGa as a source gas.
  • FIG. 7 shows a semiconductor substrate 100 in which formation of the second GaN layer 104 is completed under the above conditions.
  • (A) is a SEM cross-sectional photograph of a part of the semiconductor substrate 100
  • (B) is a SEM surface photograph which partially enlarged the surface of (A).
  • a granular material is deposited on the surface of the second GaN layer 104, and the cavity 1 of the GaN layer 102 of the system 1 under the formation region of the Ta layer 103 102a) is formed.
  • the granular material was found to be Ga particles, N particles, and Ta particles by the following EDX analysis and CL analysis.
  • FIG. 8 The result of EDX analysis of the surface of the said particulate matter is shown in FIG.
  • (A) is a spectral diagram which EDX analyzed the granular material of FIG. 7 (B)
  • (B) is the EDX diagram of Ga which EDX analyzed the granular material of FIG. 7 (B)
  • (C) is It is EDX diagram of N which EDX analyzed the granular material of FIG. Ga and N and some Ta were observed as shown in the spectral diagram of FIG. 8 (A), and Ga and N were observed as shown in the EDX diagram of FIGS. 8 (B) and (C).
  • FIG. 9 the result of EDX analysis of the cross section of a granular material is shown to FIG. 9 and FIG.
  • (A) is the SEM cross-sectional photograph which enlarged the void part as a granular material of FIG. 7 (B)
  • (B) is the spectrum figure which EDX analyzed the cross section of (A).
  • (A) is the EDX diagram of Ga which EDX analyzed the cross section of FIG. 9 (A)
  • (B) is the EDX diagram of N which EDX analyzed the cross section of FIG. 9 (A)
  • (C) is It is EDX figure of Ta which EDX analyzed the cross section of FIG. 9 (A).
  • Ga and N of the second GaN layer 104 and the particulate matter, Ta of the Ta layer 103, and A1 and 0 of the sapphire substrate 101 are Observed.
  • Figs. 10A to 10C Ga, N, and Ta were observed in the void portion.
  • the granular material deposited on the surface of the second GaN layer 104 was Ga particles, N particles, and Ta particles. That is, in this Comparative Example 1, it was found that Ga in the etched portion of the first GaN layer 103 was broken with N, and the reaction and gasification of GaO were lost, resulting in precipitation of Ga particles, N particles, and Ta particles. It became.
  • the flow volume of TMGa was set more than Example 1 at 87iimol / min, it turned out that the above-mentioned granular material precipitated on the board
  • the granular material of Comparative Example 1 includes Ta and N, and may be evaporated and removed by maintaining the temperature of the substrate 101 at a relatively high temperature or by lowering the pressure around the substrate 101 relatively.
  • the growth is stopped during the growth of the second GaN layer and the substrate 101 temperature is maintained at a temperature at which Ta and N of the particulate material evaporate or around the substrate 101.
  • Examples 1 to 4 an example in which the thickness of the Ta layer 103 is changed to 30 nm, 50 nm and 100 nm is shown. Thus, even if the thickness of the Ta layer 103 is changed, it can be confirmed that the cavity 102a is formed in the 1st GaN layer 104 by etching.
  • the Ta worm 103 schematically shows in Fig. 15 that the region where Ta 2 O 5 is produced varies depending on its thickness.
  • Fig. 15A shows an example in which the Ta layer 103 having a thickness of 5 nm is changed to Ta 2 0 5
  • Fig. 15B shows that the surface of the Ta layer 103 having a thickness of 100 nm is Ta 2 0.
  • the example which changed to 5 is shown.
  • the thickness of the Ta layer 103 shown in FIG. 15 (A) is set to 5 nm, the whole changes to Ta 2 0 5 , and the thickness of the Ta layer 103 shown in FIG. 15 (B) is set to 100 nm. If it was found that the surface is changed to Ta 2 0 5. That is, when Ta is in contact with air at room temperature, Ta 2 0 5 is produced.
  • 15A schematically shows an example in which a Ta film having a thickness of 5 nm grows in the transverse direction on the GaN layer. Again, actually 10nm thick An example of growing Ta 2 O 5 in the transverse direction on the substrate is shown in FIG. 16. In both cases, growth is progressing without etching the GaN layer under the T a film.
  • Ta 2 0 5 is a very good transverse growth mask.
  • Ta of thickness 100nm shown in FIG. 15B circumstances differ.
  • Ta is formed by EB deposition, a thin oxide film is deposited on the surface of Ta because the raw material Ta is mounted in air. Further deposition of this results in Ta 2 0 5 initially, but this state gradually decreases, resulting in the deposition of Ta metal.
  • the film thickness of Ta 2 0 5 of Ta on the GaN layer is 5 nm or less, and includes a part which is partially Ta.
  • the upper layer from this Ta 2 0 5 film is Ta.
  • the Ta 2 0 5 film is thinly formed on the surface of the Ta layer by transferring the substrate after Ta layer formation to the MOCVD apparatus in air.
  • the surface of the Ta worm is thinly wrapped with a Ta 2 0 5 film.
  • the Ta 2 0 5 film on the GaN layer is partially mixed with Ta. This state is shown typically in FIG.15 (B). N in the GaN layer and Ta in the Ta layer combine to form TaN, but since Ga is the same as Ga deposited during gas phase growth, it is used as a raw material.
  • the Ta 2 O 5 region oxidized by the Ta layer 103 grows laterally with respect to the first GaN layer 104, and serves as a very good etching mask. Therefore, the second embodiment, as in shown in Figure 12, GaN layer of a first to a thickness of the right and left end portions of the Ta layer 103 of 30nm Ta 2 0 5 The zone is not formed, is located in the lower layer of the part ( It was found from 102 that the formation of the cavity 102a proceeded. Also in Examples 3 and 4 in which the Ta layer 103 having a thickness of 50 nm and 100 nm was formed, the Ta 2 0 5 region was formed on the surface thereof to act as an etching mask on the first GaN layer 104.
  • the thickness of the Ta layer 103, the Ta 2 0 5 region is formed to act as an etching mask, in Examples 1 to Embodiment 4 may be a 20nm ⁇ 100nm, as shown in.
  • FIG. 16 (A) which shows an example in which a Ta mask having a thickness of 5 nm is formed on the first GaN layer, no cavity is formed under the Ta mask.
  • Fig. 16 showing an example in which only the mask Ta 2 0 5 (B), it was confirmed that the Ta 2 0 5 maskable formed on the GaN layer, and InGaAIN.
  • the Ta 2 0 5 mask is formed regardless of the thickness of the Ta layer 103, as shown in Examples 1 to 4 above, the first GaN layer (located under the Ta 2 0 5 mask ( It is possible to advance the formation of the cavity 102a in the 102.
  • FIG. 11 is a partial cross-sectional view for illustrating the LED according to the second embodiment. '
  • each LED 200 has a lower semiconductor layer 201 made of a first conductive compound semiconductor layer and an upper semiconductor layer 203 made of an active layer 202 and a second conductive compound semiconductor layer.
  • the active layer 202 may have a single or multiple quantum well structure having a layer and a barrier layer, and its material and composition are selected by the required emission wavelength.
  • the active layer 202 may be formed of a gallium nitride compound semiconductor.
  • the lower and upper semiconductor layers 201 and 203 may be formed of a material having a larger band gap than the active layer 202, and may be formed of a gallium nitride compound semiconductor.
  • the lower semiconductor layer 201 formed on the semiconductor substrate 100 is formed on the second GaN layer 104. Therefore, the manufacturing cost can be reduced by manufacturing the LED 200 using the semiconductor substrate 100. Meanwhile, reaction products of Ta and N may be precipitated during the formation of the second GaN layer 104, and the reaction products may include a lower semiconductor layer 201, an active layer 202, and an upper semiconductor layer formed thereon. (203) may adversely affect the crystal quality. Therefore, the reaction by-products are preferably removed by evaporation during the formation of the GaN layer 104 of crab 2 or the formation of the second GaN layer 104 as described in FIG.
  • the reaction product may be removed by evaporation while forming the lower semiconductor layer 201.
  • the growth temperature of the lower semiconductor layer 201 is removed, such as by using the growth of the second GaN layer 104 to remove reaction by-products.
  • the growth pressure, growth rate and flow rate of the Ga source can be adjusted to evaporate the reaction by-products.
  • reaction flow by-products can be removed by evaporation by lowering the flow rate of TMGa, the Ga source of the lower semiconductor layer 201, to less than 87 ymol / min.
  • the upper semiconductor layer 203 is located above the partial region of the lower semiconductor layer 201, and the active layer 202 is interposed between the upper semiconductor layer 203 and the lower semiconductor layer 201.
  • the upper electrode layer 204 may be formed on the upper semiconductor layer 203.
  • the upper electrode layer 204 may be formed of a transparent electrode layer, for example, an indium tin oxide film (ITO), or a material such as Ni / Au.
  • ITO indium tin oxide film
  • the upper electrode pad 205 is formed on the upper electrode layer 204, and the lower electrode 207 is formed in the region where the lower semiconductor layer 201 is exposed.
  • the plurality of LECs 200 may be formed on a single semiconductor substrate 100. After forming, by cutting at the cutting position shown in the drawing,
  • LED 200 It is possible to separate with LED 200. Like this LEIX200, not only the upper electrode 205 and the lower electrode pad 207 are arranged horizontally, but also the LED which arrange
  • the manufacturing cost of the LEDs can be reduced.
  • the LED 200 on the second GaN layer 104 by forming a compound semiconductor in which the refractive indexes of the second GaN layer 104 and the lower semiconductor layer 201 are different from each other, It is possible to improve the luminous efficiency and to configure a high brightness LED array.
  • the laser diode is formed using the semiconductor substrate 100, since it is formed on the GaN layer having better thermal conductivity than the sapphire substrate 101, the heat dissipation characteristics can be improved and the laser diode can be extended in life.
  • semiconductor elements such as LEDs and laser diodes using the semiconductor substrate 100, it is possible to easily manufacture high-performance light emitting elements at low cost without using expensive GaN substrates.
  • 17 is a cross-sectional view illustrating a method of manufacturing a light emitting device according to the third embodiment.
  • the first GaN layer 102 is grown on the sapphire substrate 101 as the first substrate, and the first GaN layer is formed.
  • Ta layer 103 is formed on 102 to form a pattern such as a stripe.
  • a 2 GaN layer 104 is formed on the first GaN layer 102 and the Ta layer 103, and at this time, a cavity 102a is formed in the first GaN layer 102.
  • a hole 103a may be formed in the Ta layer 103 during the formation of the second GaN layer 104, and the hole 103a is previously formed through patterning before forming the second GaN layer 104. It may be formed.
  • a single conductivity type compound semiconductor layer 301 is formed on the second GaN layer 104 and is formed on the first conductivity type compound semiconductor layer.
  • An active layer 302 is formed, and a second conductivity type compound semiconductor layer 303 is formed on the active layer.
  • the first conductive compound semiconductor layer, the active layer, and the second conductive compound semiconductor layer may be gallium nitride-based compound semiconductors, and may be formed using an organometallic vapor phase growth method.
  • the active layer 302 may be formed in a single or multiple quantum well structure, and its material and composition are selected by the required emission wavelength.
  • the first and second conductivity type compound semiconductor layers 301 and 303 are formed of a material having a larger band gap than the active layer 202.
  • a second substrate 400 is attached onto the second conductive compound semiconductor layer 303.
  • the second substrate 400 may be a metal having good thermal conductivity or a silicon-based substrate such as Si or SiC.
  • the second substrate 400 may be attached on the second conductive compound semiconductor layer in various ways, for example, using a bonding metal.
  • the sapphire substrate 101 is separated from the second GaN layer 104.
  • the sapphire substrate 101 may be separated from the type 2 GaN layer 104 by etching the first GaN charge 102 using a chemical solution.
  • the first GaN layer 102 located at the interface between the sapphire substrate 101 and the first GaN layer 102 is shown as being removed, the present invention is not limited thereto and only a part of the first GaN layer 102 may be removed. Since the chemical solution and the etching method are the same as those described with reference to FIG. 1, description thereof is omitted.
  • the sapphire substrate 101 can be separated by growing the cavity 102a. That is, in FIG. 17C, the sapphire substrate 101 is heated to further grow the cavity 102a. As a result, neighboring cavities 102a meet with each other so that the sapphire substrate 101 is peeled off from the second GaN layer 104.
  • the sapphire substrate 101 may be heated to a temperature of 300 ° C or more, for example, may be heated to the range of 900 ⁇ 1100 ° C.
  • the heating of the sapphire substrate 101 may be performed while attaching the second substrate 400 to the second conductive compound semiconductor layer 303. Therefore, the sapphire substrate 101 can be easily separated without a separate process for separating the sapphire substrate 101.
  • the neighboring cavities 102a meet each other and the sapphire substrate 101 is described as being peeled off, the neighboring cavities 102a may not meet each other by the heating. In this case, since the size of the cavities 102a is sufficiently large, it can be easily peeled off by applying a physical force to the sapphire substrate 101. However, it is preferable that the lower end portion of the cavity 102a is grown to be in contact with at least the sapphire substrate 101 by the heating.
  • the RIE Or the peeling surface is planarized by grinding
  • the second GaN layer 104 may be removed by polishing to expose the first conductivity-type semiconductor layer 301.
  • the second GaN charge 104 may remain.
  • the lower electrode pad 401 is formed on the second substrate 400, and the upper electrode pad 402 is formed on the peeling surface side. Thereafter, the light emitting device having the vertical structure shown in Fig. 17E is completed by separating into individual light emitting devices.
  • the first conductive semiconductor layer may be a gallium nitride-based n-type compound semiconductor
  • the second conductive semiconductor layer may be a gallium nitride-based p-type compound semiconductor. Accordingly, a roughened surface may be formed on the release surface, for example, the surface of the system type 1 conductive semiconductor layer 301 by using a photochemical etching technique.
  • the third embodiment a method of manufacturing a light emitting device having a vertical structure has been described.
  • the sapphire substrate 101 is peeled off, the light emitting device having a horizontal structure on the crab substrate 400 is formed. It may be prepared.
  • the growth substrate can be easily peeled off without using a laser, thereby reducing the manufacturing cost of the LED.
  • sapphire polishing necessary for the laser lift-off process, and it is possible to reuse the sapphire substrate.
  • FIG. 18 is a diagram showing an outline of a light emitting element manufacturing method according to the fourth embodiment, and FIG. 19 is a schematic view of a light emitting element manufacturing apparatus used in the light emitting element manufacturing method.
  • 18A is a cross-sectional view showing a step of forming a first GaN layer and a metal material layer
  • (B) is a cross-sectional view showing a step of forming a second GaN layer and a cavity
  • (C) a compound semiconductor layer It is sectional drawing which shows the process of forming.
  • 101 is a sapphire (A1 2 0 3 ) substrate.
  • a first GaN layer 102 of about m thickness is formed on the sapphire substrate 101.
  • the thickness of this first GaN layer is an example and is not limited.
  • a Ta layer (metallic material layer) 103 having a thickness of about 50 nm is 5 / m wide and 5 / zm in a stripe shape. Form at intervals.
  • the shape, thickness, width, of this Ta layer 103 The interval is an example and is not limited.
  • FIG. 18B shows a state in which the GaN layer 104 of the system 2 is formed.
  • N and Ta of the GaN layer combine to form TaN, which becomes a different material, and N rises in a darker gas phase.
  • TaN becomes unstable, vaporizes above 1000 ° C, deepens with the vaporization, and forms a cavity 102a.
  • N of GaN becomes TaN, but Ga remains. Since Ga is the same as Ga deposited during gas phase growth, it is used as a raw material.
  • the second GaN layer 104 may be formed at least 1/2 of the Ta layer 103.
  • the upper limit of the second GaN layer 104 is not particularly limited, but may be formed to less than 1000zm.
  • etching of the first GaN layer 102 under the Ta layer 103 proceeds as shown in the figure, and thus the cavity 102a is formed.
  • the formation region of is also enlarged almost on the sapphire substrate 101.
  • the substrate surface is planarized as shown in FIG. 18.
  • reaction by-products are generated by the combination of Ta and N during the growth of the second GaN layer 104. Such reaction products may contaminate the first chamber 10, and when the compound semiconductor layer is grown in the first chamber 10, the crystal quality of the compound semiconductor layer may be degraded. Therefore, the compound semiconductor layer is performed in the second chamber 20 spatially separated from the first chamber 10.
  • the substrate 101 is transferred from the first chamber 10 to the second chamber (20 in FIG. 19).
  • the first chamber 10 and the second chamber 20 are connected via a communication path 30.
  • a shutter 13 may be installed to block the contaminants in the first chamber from moving to the second chamber 20, and the second chamber 20 )
  • the shutter 23 may also be installed between the communication path (30).
  • each chamber there are pedestals 11 and 21 for supporting the substrate 101, and the pedestals 11 and 21 are provided with heaters (not shown) for heating the substrate 101.
  • heaters not shown
  • source lines for supplying source gas and carrier gas to the respective chambers 10, 20 and An exhaust line for vacuum evacuation is connected.
  • the second chamber 20 may be separated from the first chamber 10 by the substrate 101 without vacUum breaking. ) Can be transferred.
  • the first compound semiconductor layer 201, the active layer 202 and the second compound semiconductor layer (on the second GaN layer 104 in the second chamber 20). 203 is formed.
  • the compound semiconductor layers 201, 202, and 203 may be formed using an organometallic vapor phase growth method, like the second GaN layer 104, and may be a gallium nitride-based compound semiconductor layer.
  • the crystal quality of the compound semiconductor layers may be prevented from being deteriorated by the reaction product generated when the cavity 102a is formed. . Furthermore, since the substrate 101 can be transferred from the first chamber 10 to the second chamber 20 without breaking the vacuum, the second GaN charge 104 and the compound semiconductor layers 201, 202, and 203 are transferred. It can be grown in an in-situ process.
  • the substrate 101 can be easily peeled off using the cavity 102a.
  • an LED according to Embodiment 2 or an LED according to Embodiment 3 may be formed, and a detailed description thereof will be overlapped with those of Embodiments 2 and 3 above. Omit.
  • deterioration quality of the compound semiconductor layer can be prevented from reaction reaction by-products generated during the formation of the cavity 102a.
  • Ta as the metallic material layer
  • alloys such as Ta, Pt, Ni, Cr, alloys of these metals, metals, semiconductors, and the like may be used. What is necessary is just a metallic material which exhibits an etching effect with respect to the above-mentioned 1st GaN layer.

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Abstract

반도체 기판 제조 방법 및 발광 소자 제조 방법이 개시된다. 본 발명의 일 실시 형태에 의하면, 반도체 기판의 제조 방법은 기판상에 제1의 반도체층을 형성하고, 상기 제1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고, 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고, 상기 공동을 이용하여 상기 제2의 반도체층으로부터 상기 기판을 박리하는 것을 포함한다. 이에 따라, 레이저를 사용하여 성장 기판을 분리할 필요가 없어 기판 제조 비용을 감소시킬 수 있다.

Description

【명세서】
【발명의 명칭】
반도체 기판 제조 방법 및 발광 소자 제조 방법
【기술분야】
본 발명은， 반도체 기판 제조 방법 및 발광 소자 제조 방법에 관한 것으로, 특히 , 신규한 성장 기판의 박리 방법을 이용한 반도체 기판 제조 방법 및 발광 소자 제조 방법에 관한 것이다.
【배경기술】
질화 갈륨 (GaN)계 반도체를 이용한 발광 다이오드 (이하， LED라고 한다)는, 신호기나 액정 패널의 백라이트 등의 여러 가지 기기로 이용되고 있다. LED의 발광 효율은， 결정의 전위 밀도, 결함에 영향을 받는다고 알려져 있다. GaN계 반도체의 결정 성장은， 사파이어 등의 이종 기판상에서 행해지지만， GaN층과 기판 사이의 격자 부정합 및 열 팽창 계수의 불일치가 발생해, 고전위 밀도나 결함의 증대를 가져온다고 여겨지고 있다.
여기서， GaN계 반도체의 결정 성장은， GaN 기판 등의 동종 재료의 기판상에서 실시하는 것이 바람직하다. 한편， GaN는 질소의 해리율이 높은 점 등에 의해 GaN 융액의 형성이 어렵고， GaN 기판의 제조를 곤란하게 하고 있다. 또， GaN 기판용으로 성장시킨 GaN 벌크 결정을 GaN 기판으로서 박리하기 위해， 기계 연마나 레이저 박리 등이 이용되고 있지만, 실용적인 사이즈의 GaN 기판을 재현해 내기에는 매우 곤란했다. 특히， 레이저를 이용한 박리는 방대한 시간을 필요로 해， GaN 기판의 비용을 상승시키는 원인이 되고 있다.
또， 논문 "Polycrystal 1 ine GaN for light emitter and field electron emitter applications" S. Hasegawa , S. Nishida, T. Yamashita, H. Asahi, Thin Solid Films 487 (2005) 260—267에서는， 석영 기판상， W, Mo, Ta, 및 Nb의 고융점 금속 기판상, 및 Si 기판상의 각각에, 들라즈마 분자선 에피택시 (plasma assisted molecular beam epitaxy)를 이용해 GaN를 결정 성장시키는 예를 보여주고 있다.
그러나， 위에서 설명한 바와 같이, GaN 기판의 제조는 매우 곤란하고 비용도 비싸기 때문에， LED나 레이저 다이오드 등의 발광 소자는， 사파이어 등의 이종 기판상에서 GaN층을 성장시켜 제조되는 경우가 많다. 그러나 앞서 말한 고전위 밀도나 결함의 증대에 의해， LED의 발광 성능의 향상을 방해하고 있다. 게다가, 사파이어 기판은 GaN 기판에 비해 열전도율이 낮고 소자의 열방열성올 저하시킨다. 이것은 LED나 레이저 다이오드를 제조하는 경우， 장기 수명화를 방해하는 원인이 된다.
한편, 사파이어가 갖는 문제점을 해결하기 위해， 이들 이종 기판을 성장 기판으로 이용하여 GaN층을 성장시킨 후， 2차 기판을 부착하고， 엑시머 레이저를 이용하여 성장 기판인 사파이어와 GaN층의 계면에서 GaN층을 국부적으로 분해하여 사파이어를 제거하는 레이저 리프트 오프 방법이 개발되고 있다. 이러한 방법은 특히 대면적 발광 다이오드 (파워 칩) 등에 적합한 수직형 구조의 발광 소자를 제조하는데 이용된다.
그러나, 앞에서 설명한 바와 같이， 레이저를 이용한 성장 기판의 박리는 방대한 시간을 필요로 해， 발광 소자의 제조 비용을 상승시킨다. 또한, 사파이어를 통해 레이저를 조사하기 위해서는 사파이어의 레이저 투과도를 높일 필요가 있어, 사파이어의 노출면을 폴리싱해야 한다. 이 때문에， 사파이어의 두께가 얇아져 다시 사용하기에 부적합하게 된다.
【발명의 상세한 설명】
【기술적 과제】
본 발명이 해결하려고 하는 기술적 과제는， 레이저를 사용함이 없이 성장 기판을 제거할 수 있는 반도체 기판 제조 방법 및 발광 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는， 성장 기판을 폴리싱할 필요가 없어 성장 기판의 재사용이 가능한 반도체 기판 제조 방법 및 발광 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는， 이종 재료의 기판상에서 평탄하고 박리가 용이한 GaN 기판을 저비용으로 제조하는 것을 가능하게 하는 제조 방법을 제공함과 동시에， 그 GaN 기판을 이용해 제조하는 LED나 레이저 다이오드 등의 발광 소자의 성능 향상이나 장수명화를 실현하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는， 상기 반도체 기판 및 발광 소자의 제조에서 발생될 수 있는 반응 부산물을 효과적으로 제거하여 양호한 품질의 반도체 기판 및 발광 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는， 레이저를 사용하지 않고도 이종 재료의 성장 기판을 용이하게 박리할 수 있도록 성장 기판상에 형성된 반도체층에 공동을 형성하는 발광 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 반도체층에 공동을 형성할 때 발생되는 반응 부산물에 의해 상기 반도체층 상에 형성되는 화합물 반도체층의 결정 품질이 저하되는 것을 방지할 수 있는 발광 소자 제조 방법을 제공하는 것이다.
【기술적 해결방법】
본 발명의 게 1 태양에 의하면， 반도체 기판의 제조 방법이 제공된다. 이 방법은 기판상에 제 1의 반도체층을 형성하고， 상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고, 상기 제 1의 반도체층상 및 상기 금속성 재료충상에 제 2의 반도체층을 형성함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고， 화학 용액을 사용하여 상기 제 1 반도체층의 적어도 일부를 식각하여 상기 제 2의 반도체층으로부터 상기 기판을 박리하는 것을 포함한다.
상기 금속성 재료층은, 상기 제 1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고， 상기 게 2의 반도체층은, 상기 금속성 재료층을 덮는 두께로 형성한다.
또한， 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성하는 것이 바람직하다.
상기 금속성 재료층은， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍이 형성되는 두께로 형성될 수 있다.
또한, 상기 금속성 재료층은, 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성한다 .
또한， 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께, 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며， 상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반응시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동을 형성할 수 있다.
상기 금속성 재료층은, 탄탈이며, 그 막 두께가 5nm 내지 lOOnm 범위 내에 있고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있을 수 있다.
또한， 상기 금속성 재료층은 Ta, Pt, Ni 및 Cr으로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.
또한， 상기 기판은， 사파이어 기판 또는 실리콘계 기판일 수 있다. 한편， 상기 화학 용액은 KOH, NaOH, H2P04, HCL 및 H2S04로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있으며， 상기 화학 용액을 이용하여 게 1의 반도체층을 식각하는 것은 습식 식각， 광 강화 화학 식각 (photo enhanced chemical etch) 또는 광전 화학 식각 (phot electrochemical etch)일 수 있다.
본 발명의 제 2 태양에 의하면， 발광 소자 제조 방법이 제공된다. 이 방법은 게 1 기판상에 제 1의 반도체층을 형성하고, 상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고， 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고， 상기 제 2의 반도체층상에 계 1의 화합물 반도체층을 형성하고， 상기 제 1의 화합물 반도체층상에 활성층을 형성하고， 상기 활성층상에 게 2의 화합물 반도체층을 형성하고， 상기 게 2의 화합물 반도체층상에 제 2 기판을 부착하고， 화학 용액을 사용하여 상기 제 1 반도체층의 적어도 일부를 식각하여 상기 계 2의 반도체층으로부터 상기 기판을 박리하는 것을 포함한다.
상기 금속성 재료층은， 상기 제 1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고， 상기 제 2의 반도체층은， 상기 금속성 재료층을 덮는 두께로 형성한다.
또한， 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성하는 것이 바람직하다.
상기 금속성 재료층은, 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍이 형성되는 두께로 형성될 수 있다.
또한， 상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성한다 .
또한， 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며， 상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 게 1의 반도체층을 상기 금속성 재료층 및 산소와 반응시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동을 형성할 수 있다.
상기 금속성 재료층은， 탄탈이며， 그 막 두께가 5nm 내지 lOOnm 범위 내에 있고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있을 수 있다.
또한， 상기 금속성 재료층은 Ta, Pt, Ni 및 Cr으로 이루어진 군에서 선택된 어느 하나 또는 둘 이상올 포함할 수 있다.
또한, 상기 기판은， 사파이어 기판 또는 실리콘계 기판일 수 있다. 한편， 상기 화학 용액은 KOH, NaOH, ¾P04, HCL 및 ¾S04로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있으며, 상기 화학 용액을 이용하여 제 1의 반도체층을 식각하는 것은 습식 식각， 광 강화 화학 식각 (photo enhanced chemical etch) 또는 광전 화학 식각 (phot electrochemical etch)일 수 있다.
본 발명의 제 3 태양에 의하면 , 반도체 기판의 제조 방법이 제공된다. 이 방법은 기판상에 제 1의 반도체층을 형성하고， 상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고， 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 게 1의 반도체층에 공동을 형성하고, 상기 제 2의 반도체층 형성 후, 상기 기판을 가열하여 상기 제 1 반도체층 내의 상기 공동을 성장시키는 것을 포함한다.
상기 공동의 성장에 의해 상기 기판을 상기 제 2의 반도체층으로부터 쉽게 박리할 수 있다.
상기 금속성 재료층은， 상기 게 1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고, 상기 거 12의 반도체층은， 상기 금속성 재료층을 덮는 두께로 형성한다.
또한, 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성하는 것이 바람직하다.
상기 금속성 재료층은， 상기 게 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍이 형성되는 두께로 형성될 수 있다.
또한, 상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성한다.
또한， 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며， 상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동을 형성할 수 있다.
상기 금속성 재료층은, 탄탈이며, 그 막 두께가 5nm 내지 lOOnin 범위 내에 있고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있을 수 있다.
또한， 상기 기판은， 사파이어 기판 또는 실리콘계 기판일 수 있다. 한편， 상기 기판을 가열하는 것은， 상기 기판 온도가 300 °C 이상이 되도록 수행될 수 있으며， 바람직하게 상기 기판 온도가 900~1100°C가 되도록 수행될 수 있다.
상기 금속성 재료층은 Ta, Ni, Cr, Pt 또는 Mo로 형성되거나， 또는 이들의 합금으로 형성될 수 있다.
본 발명의 제 4 태양에 의하면， 벌「광 소자 제조 방법이 제공된다. 이 방법은 제 1 기판상에 제 1의 반도체층을 형성하고， 상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고, 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고, 상기 제 2의 반도체층상에 제 1의 화합물 반도체층을 형성하고， 상기 제 1의 화합물 반도체층상에 활성층을 형성하고， 상기 활성층상에 제 2의 화합물 반도체층을 형성하고, 상기 게 2의 화합물 반도체층상에 제 2 기판을 부착하고， 상기 제 2의 기판을 부착한 후， 상기 기판을 가열하여 상기 제 1 반도체층 내의 상기 공동을 성장시키는 것을 포함한다. 상기 공동의 성장에 의해 상기 기판을 상기 제 2의 반도체층으로부터 쉽게 박리할 수 있다.
상기 금속성 재료층은， 상기 제 1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고， 상기 제 2의 반도체층은, 상기 금속성 재료층을 덮는 두께로 형성한다.
또한， 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성하는 것이 바람직하다.
상기 금속성 재료층은, 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍이 형성되는 두께로 형성될 수 있다.
또한， 상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성한다.
또한， 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍올 형성하며， 상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에, 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시켜 상기 복수의 구멍으로부터 증발시켜, 상기 공동을 형성할 수 있다.
상기 금속성 재료층은, 탄탈이며， 그 막 두께가 5nm 내지 lOOnm 범위 내에 있고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있을 수 있다.
또한， 상기 기판은， 사파이어 기판 또는 실리콘계 기판일 수 있다. 한편， 상기 기판을 가열하는 것은, 상기 기판 온도가 300°C 이상이 되도록 수행될 수 있으며， 바람직하게 상기 기판 온도가 9oo~iicxrc가 되도록 수행될 수 있다.
상기 금속성 재료층은 Ta, Ni, Cr, Pt 또는 Mo로 형성되거나， 또는 이들의 합금으로 형성될 수 있다.
또한， 상기 기판올 가열하는 것은， 상기 제 2 기판을 부착하는 동안 수행될 수 있다.
본 발명의 제 5 태양에 의하면, 반도체 기판 제조 방법이 제공된다. 이 방법은 기판상에 제 1의 반도체층을 형성하고， 상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고, 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고， 상기 제 2의 반도체층을 형성하는 동안 또는 상기 제 2의 반도체충을 형성한 후， 상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것을 포함한다.
상기 제 1 반도체층에 공동을 형성함으로써 상기 기판을 쉽게 박리할 수 있어 저비용으로 반도체 기판을 제공할 수 있으며， 또한， 상기 공동을 형성하는 동안 발생되는 반웅 부산물을 제거할 수 있어 양질의 반도체 기판을 제공할 수 있다.
상기 금속성 재료층은 탄탈이고， 상기 반웅 부산물은 Ta와 N을 함유할 수 있다.
또한， 상기 제 2의 반도체층은 질화갈륨 계열의 화합물 반도체이고， 상기 제 2의 반도체층은 유기 금속 기상 성장으로 성장하고， 상기 반웅 부산물은 상기 제 2의 반도체층의 성장 온도， 성장 압력， 성장 속도 및 Ga 소스의 유량을 조절하여 증발될 수 있다.
한편， 상기 Ga 소스는 TMGa이고, 상기 TMGa의 유량은 87 umol/min 미만일 수 있다.
또한， 상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것은, 상기 제 2의 반도체층의 성장 도중 상기 제 2 반도체층의 성장을 멈춘 후， 또는 상기 제 2의 반도체층의 성장이 완료된 후， 상기 반응 부산물이 증발되는 온도로 상기 기판 온도를 유지함으로써 수행될 수 있다. 또한， 상기 금속성 재료층과 질소의 반응 부산물을 증발시켜 제거하는 것은， 상기 제 2의 반도체층의 성장 도중 상기 제 2 반도체층의 성장을 멈춘 후， 또는 상기 제 2의 반도체층의 성장이 완료된 후， 상기 반웅 부산물이 증발되는 압력으로 상기 기판 주위의 압력을 낮춤으로써 수행될 수 있다.
한편， 상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고.융점의 금속성 재료를 이용해 형성하는 것이 바람직하다 . 또한, 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 게 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며， 상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 게 1의 반도체층을 상기 금속성 재료층 및 산소와 반응시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동을 형성할 수 있다.
상기 기판은， 사파이어 기판 또는 실리콘계 기판일 수 있다.
또한， 상기 제 1의 반도체층에 형성된 상기 공동을 이용해 상기 기판을 박리하여， 상기 계 1의 반도체층 및 상기 제 2의 반도체층으로부터 형성된 반도체 기판을 제조할 수 있다.
본 발명의 제 6 태양에 의하면， 발광 소자 제조 방법이 제공된다. 이 방법은， 기판상에 제 1의 반도체층을 형성하고, 상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고， 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고， 상기 게 2의 반도체층상에 제 1의 화합물 반도체층을 형성하고， 상기 제 1의 화합물 반도체층상에 활성층을 형성하고， 상기 활성층상에 계 2의 화합물 반도체층을 형성하는 것을 포함하며， 상기 제 2의 반도체층을 형성하는 동안 또는 상기 제 2의 반도체층을 형성한 후， 상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것을 특징으로 한다.
상기 금속성 재료층은 탄탈이고， 상기 반웅 부산물은 Ta와 N을 함유할 수 있다.
또한， 상기 제 2의 반도체층은 질화갈륨 계열의 화합물 반도체이고， 상기 계 2의 반도체층은 유기 금속 기상 성장으로 성장하고, 상기 반응 부산물은 상기 제 2의 반도체층의 성장 온도， 성장 압력， 성장 속도 및 Ga 소스의 유량을 조절하여 증발될 수 있다.
상기 Ga 소스는 TMGa이고， 상기 TMGa의 유량은 87 μιτιοΐ/min 미만인 것이 바람직하다.
또한， 상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것은， 상기 제 2의 반도체층의 성장 도중 상기 제 2 반도체층의 성장을 멈춘 후， 또는 상기 제 2의 반도체층의 성장이 완료된 후， 상기 반응 부산물이 증발되는 온도로 상기 기판 온도를 유지함으로써 수행될 수 있다. 또， 상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것은, 상기 제 2의 반도체층의 성장 도증 상기 계 2 반도체층의 성장을 멈춘 후， 또는 상기 제 2의 반도체층의 성장이 완료된 후， 상기 반응 부산물이 증발되는 압력으로 상기 기판 주위의 압력을 낮춤으로써 수행될 수 있다. 상기 금속성 재료층은， 상기 계 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것이 바람직하다.
한편， 상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며， 상기 게 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반응시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동을 형성할 수 있다.
상기 기판은 , 사파이어 기판 또는 실리콘계 기판일 수 있다 .
한편， 상기 발광 소자 제조 방법은 상기 제 1의 반도체층에 형성된 상기 공동을 이용해 상기 기판을 박리하는 것올 더 포함할 수 있다. 한편， 상기 제 1의 화합물 반도체층은 질화갈륨 계열의 화합물 반도체이고, 상기 제 1의 화합물 반도체층은 유기 금속 기상 성장으로 성장하고， 상기 반웅 부산물은 상기 제 1의 화합물 반도체층의 성장 온도， 성장 압력， 성장 속도 및 Ga 소스의 유량을 조절하여 증발될 수 있다.
또한, 상기 제 1 화합물 반도체층의 Ga 소스는 TMGa이고, 상기 TMGa의 유량은 87 umol/min 미만인 것이 바람직하다.
본 발명의 제 7 태양에 의하면, 발광 소자 제조 방법이 제공된다. 이 방법은， 제 1의 반도체층 및 상기 제 1의 반도체층상에 패턴 형상으로 형성된 금속성 재료층을 갖는 기판을 제 1 챔버에 로딩하고， 상기 제 1 챔버 내에서 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고， 상기 제 2 반도체충을 갖는 상기 기판을 상기 저 U 챔버로부터 제 2 챔버로 이송하고， 상기 제 2 챔버에서 상기 제 2 반도체층 상에 화합물 반도체층을 형성하는 것을 포함한다.
또한， 상기 기판을 이송하는 것은 진공 파괴 (vacuum breaking) 없이 수행된다. 즉， 상기 기판을 이송할 때， 상기 기판은 대기중에 노출되지 않으며， 따라서 상기 게 2 반도체층의 표면을 세정할 필요가 없이， 제 2 반도체층 상에 상기 화합물 반도체층을 성장시킬 수 있다.
한편, 상기 금속성 재료층은， 상기 제 1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고， 상기 제 2의 반도체층은， 상기 금속성 재료층을 덮는다. 이를 위해 상기 제 2의 반도체층은 상기 금속성 재료층의 폭보다 1/2배 이상 형성된다.
또한， 상기 금속성 재료층은 산화막을 가지고 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성할 수 있다.
또한， 상기 금속성 재료층은， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍이 형성되는 두께로 형성될 수 있다.
한편， 상기 제 1의 반도체층과 상기 제 2의 반도체층은， 동일 또는 다른 화합물 반도체 재료를 이용해 형성하고， 상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것이 바람직하다.
또， 상기 금속성 재료층은, 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며, 상기 제 2의 반도체층올 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동올 형성할 수 있다. 한편， 상기 금속성 재료층은， 탄탈이며， 그 막 두께가 5nm 내지 lOOnm이고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있을 수 있다.
한편， 상기 기판은， 사파이어 기판 또는 실리콘계 기판일 수 있다. 한편， 상기 화합물 반도체층을 형성하는 것은, 제 1 화합물 반도체층을 형성하고， 상기 게 1 화합물 반도체층 상에 활성층을 형성하고， 상기 활성층 상에 제 2 화합물 반도체층을 형성하는 것을 포함할 수 있다. 또한， 상기 제 2 화합물 반도체층 상에 2차 기판을 부착하고， 상기 저 U의 반도체층에 형성된 상기 공동을 이용해 상기 기판을 박리할 수 있다. 【발명의 효과】
본 발명에 의하면， 성장 기판과 그 위에 형성된 반도체층 사이에 공동을 형성하고 상기 공동을 이용하여 화학 용액으로 반도체층을 식각하거나 상기 공동을 성장시킴으로써 상기 기판을 쉽게 제거할 수 있다. 따라서， 레이저를 이용함이 없이 사파이어 등의 성장 기판을 제거할 수 있어 저비용으로 GaN 기판 등의 반도체 기판 및 발광 소자를 제조할 수 있다. 또한， 2차 기판 본딩 등의 공정에서 가열하여 공동을 성장시킬 수 있어 성장 기판 제거를 위한 추가적인 공정 없이도 성장 기판을 박리할 수 있어 발광 소자 제조 공정을 단순화할 수 있다.
또한， 이종 기판상에서 평탄하고 박리가 용이한 GaN 기판을 저비용으로 제조하는 것을 가능하게 하는 제조 방법을 제공함과 동시에， 반웅 부산물을 효과적으로 제거함으로써， 그 GaN 기판올 이용해 제조하는 LED나 레이저 다이오드 등의 반도체 소자의 저비용화， 성능 향상이나 장수명화를 실현할 수 있다.
나아가， 상기 공동을 형성할 때 발생되는 반웅 부산물에 의해 챔버가 오염되더라도, 상기 공동을 형성하는 챔버와 화합물 반도체층을 성장시키는 챔버를 분리함으로써 양호한 품질의 화합물 반도체층을 성장시킬 수 있다. 【도면의 간단한 설명】
도 1은 본 발명의 실시 형태 1에 따른 반도체 기판의 제조 방법을 나타내는 도면이며， (A)는 제 1의 GaN층을 형성하는 공정을 나타내는 단면도， (B)는 Ta층을 형성하는 공정을 나타내는 단면도， (C)는 제 2의 GaN층 및 공동의 형성 도중을 나타내는 단면도， (D)는 제 2의 GaN층의 형성의 완료를 나타내는 단면도， (E)는 사파이어 기판을 박리한 단면도， (F)는 완성된 GaN 기판의 단면도이다.
도 2는 실시예 1에 따른 반도체 기판의 SEM 단면 사진이다.
도 3은 실시예 1에 따른 EDX의 스펙트럼도이다.
도 4는 실시예 1에 따른 (A)는 도 2의 확대 영역의 SEM 단면 사진， (B)는 Ga의 EDX도, (C)는 A1의 EDX도， (D)는 0의 EDX도이다. 도 5는 실시예 1에 따른 (A)는 반도체 기판의 SEM 단면 사진， (B)는 반도체 기판의 SEM 표면 사진이다.
도 6은 실시예 1에 따른 반도체 기판의 EDX도 이며, (A)는 Ga의 EDX도， (B)는 Ta의 EDX도 이다.
도 7은 비교예 1에 따른 (A)는 반도체 기판의 SEM 조감 사진， (B)는 반도체 기판의 SEM 표면 사진이다.
도 8은 비교예 1에 따른 (A)는 도 7 (B)의 EDX의 스펙트럼도， (B)는 도 7 (B)의 Ga의 EDX도， (C)는 도 7 (B)의 N의 EDX도이다.
도 9는 비교예 1에 따른 (A)는 보이드의 SEM 단면 사진， (B)는 (A)의 EDX 스펙트럼도이다.
도 10은 비교예 1에 따른 (A)는 도 9 (A)의 Ga의 EDX도， (B)는 도 9 (A)의 N의 EDX도， (C)는 도 9 (A)의 Ta의 EDX도이다.
도 11은 본 발명의 실시 형태 2에 따른 LED 어레이의 구성을 나타내는 단면도이다.
도 12는 실시예 2에 따른 반도체 기판의 SEM 단면 사진이다.
도 13은 실시예 3에 따른 반도체 기판의 SEM 단면 사진이다.
도 14는 실시예 4에 따른 반도체 기판의 SEM 단면 사진이다.
도 15는 (A)는 두께 5nm의 Ta층이 Ta205로 변화한 예를 모식적으로 나타내는 도면， (B)는 두께 lOOnm의 Ta층의 표면이 Ta205로 변화한 예를 모식적으로 나타내는 도면이다.
도 16은 (A)는 두께 5nm의 Ta 마스크를 형성한 기판의 SEM 표면 사진이며， (B)는 두께 10nm의 Ta205 마스크를 형성한 기판의 SEM 단면 사진이다.
도 17은 본 발명의 실시 형태 3에 따른 발광 소자 제조 방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 실시 형태 4에 따른 발광 소자의 제조 방법을 나타내는 도면이며, (A)는 제 1의 GaN층 및 Ta층을 형성하는 공정을 나타내는 단면도， (B)는 제 2의 GaN층 및 공동의 형성 공정을 나타내는 단면도, (C)는 제 2의 GaN층상에 화합물 반도체층들올 형성하는 공정을 나타내는 단면도이다.
도 19는 제 2 GaN층 및 화합물 반도체층들을 형성하는데 사용되는 발광 소자 제조 장치의 개략도이다.
【발명의 실시를 위한 형태】
이하， 첨부한 도면에 근거하여 본 발명의 실시 형태에 대해 상세하게 설명한다. 또한, 이하에 기재한 실시 형태는 각각 본 발명의 한 형태에 지나지 않고, 본 발명은 이러한 실시 형태로 한정되는 것은 아니다.
(실시 형태 1) 도 1은， 실시 형태 1에 따른 반도체 기판 (100)의 제조 방법의 개략을 나타내는 도면이다. 도 1의 (A)는 제 1의 GaN층을 형성하는 공정을 나타내는 단면도， (B)는 Ta층을 형성하는 공정을 나타내는 단면도， (C)는 제 2의 GaN층 및 공동의 형성 도중을 나타내는 단면도， (D)는 완성된 반도체 기판의 단면도이다.
도 1 (A)에서, 101은 성장 기판으로서 사파이어 (AI203) 기판이다. 우선， 사파이어 기판 (101)상에 두께 정도의 제 1의 GaN층 (102)을 형성한다. 이 제 1의 GaN층의 두께는 일례이며， 한정하는 것은 아니다.
다음으로， 도 1 (B)에서， 계 1의 GaN층 (102)상에 EB(Electron Beam) 증착 및 리프트 오프를 이용해 50nm 두께 정도의 Ta층 (금속성 재료층 )(103)을 스트라이프 형상으로 5 폭, zm 간격으로 형성한다. 이 Ta층 (103)의 형상， 두께， 폭, 간격은 일례이며, 한정하는 것은 아니다.
다음으로, 도 1 (C)에서, 제 1의 GaN층 (102)상 및 Ta층 (103)상에 유기 금속 기상 성장법 (이하， M0CVD법이라고 한다)을 이용해 제 2의 GaN층 (104)을 형성한다. 이 도 1 (C)는， 제 2의 GaN층 (104)의 형성 도중 상태를 나타내고 있다. 이 경우， GaN층의 N과 Ta가 결합해 TaN이 생기고， 이것이 다른 물질로 되어, 보다 N이 진한 기상 중으로 상승해 간다. 900°C 이상에서 TaN은 불안정해 지고, 1000 °C 이상에서는 기화하여， 그 기화에 수반해 구멍이 깊어져 가고， 공동 (102a)이 형성된다. GaN의 N은 TaN이 되지만， Ga가 남는다. 이 Ga는， 기상 성장 중에 퇴적하는 Ga와 같은 것이므로， 원료로 사용된다. 그러나 Ta막 위에 GaN를 성장시킨 예가 있다. 상기 비특허 문헌 1에서는， Ta층 (103)의 표면은 Ta 만이 아니고， 뒤에서 기술하겠지만， 공기 중에서 처리됨에 의해， Ta205가 되어 있올 가능성이 있다고 판명되었다.
한편, 상기 제 2의 GaN층 (104)은 Ta층 (103)의 1/2배 이상 형성될 수 있으며， 기판으로서의 사용을 위해 1000zm 미만으로 형성될 수 있다.
뒤에서 상세히 설명하겠지만， 제 2의 GaN층 (104) 성장 도중 Ta와 N의 결합에 의해 TaxNy 형태의 반응 부산물이 생성될 수 있다. 이러한 반웅 부산물은 반도체 기판의 품질을 저하시킬 수 있다. 따라서， 성장 조건을 조절하여 생성된 반응 부산물을 제거할 필요가 있다. 반웅 부산물은 거 12 GaN충 (104)의 성장 조건, 예컨대， 성장 온도， 성장 압력， Ga의 소스인 TMGa의 유량 등올 조절하여 제거될 수 있다. 또는， 제 2 GaN층 (104)의 성장 도중 성장을 멈추고, 기판 (101)의 온도를 반웅 부산물이 증발되는 온도에서 유지하거나 기판 (101) 주위의 압력을 낮춤으로써 증발 제거될 수 있다. 이와 달리, 제 2 GaN층 (104)의 성장이 완료된 후， 기판 (101)의 온도를 반응 부산물이 증발되는 온도에서 유지하거나 기판 (101) 주위의 압력을 낮춤으로서 반응 부산물을 제거할 수 있다. 다음으로， 도 1 (D)에 있어서, 제 2의 GaN층 (104)의 형성이 종료하여， 반도체 기판 (100)이 완성된다. M0CVD법에 의해 계 2의 GaN층 (104)의 형성을 진행시키면， 도면 중에 나타나듯이， Ta층 (103)의 하층에 있는 제 1의 GaN층 (102)의 에칭이 진행되어, 공동 (102a)의 형성 영역도 거의 사파이어 기판 (101)상까지 확대된다. 또， 제 2의 GaN층 (104)의 성장과 함께， 제 1의 GaN층 (102)의 성장도 진행되기 때문에， 도 1에 나타나듯이 기판 표면은 평탄화된다. 이 때문에， 본 실시 형태 1의 반도체 기판 (100)에서는， 기판 표면올 평탄화하는 공정을 생략하는 것이 가능하다.
다음으로， 도 1 (E)에 있어서， 사파이어 기판 (101)을 박리한다. 계속해서 도 1 (F)에 있어서， 박리한 제 1의 GaN층 (102)을 연마하는 것에 의해， GaN 기판 (100)을 얻을 수 있다. 이 GaN 기판 (100)의 도면 중 표면 측에 Si나 SiC 등의 실리콘계 기판을 붙여 아래면 측을 평탄 가공하여， 소자 제조용의 반도체 기판으로 해도 좋다.
또한， 사파이어 기판 (101)을 박리하는 경우, 종래의 레이저 리프트 오프 방법을 이용할 수 있으나， 제 1의 GaN층 (102)에 형성된 공동 (102a)을 이용하는 것이 가능하다.
예를 들어， 사파이어 기판 (101)은， 화학 용액을 사용하여 제 1의 GaN층 (102)의 적어도 일부를 식각함으로써 박리될 수 있다. 공동 (102a)이 없는 경우， 사파이어 기판 (101)과 제 1의 GaN층 (102) 계면에 화학 용액이 침투하기 어렵기 때문에， 화학 용액을 이용하여 사파이어 기판 (101)을 박리하는 것이 곤란하다. 그러나， 상기 공동 (102a)을 통해 화학 용액이 침투할 수 있으므로， 화학 용액을 이용하여 사파이어 기판 (101)을 쉽게 박리할 수 있다.
상기 화학 용액은 예컨대， KOH, NaOH, H2P04, HCL또는 H2S04를 포함할 수 있다. 이러한 화학 식각재를 이용하여 공동 (102a)이 형성된 제 1 GaN층 (102)을 식각함으로써 사파이어 기관 (101)이 제 2의
GaN층 (104)으로부터 분리된다.
상기 화학 용액의 사용과 함께 화학 식각재를 활성화시키기 위해 광이 사용될 수 있다. 즉， 상기 화학 용액을 이용하여 제 1의 GaN층 (102)을 식각하는 것은 통상적인 습식 식각뿐만 아니라, 광 강화 화학 식각 (photo enhanced chemical etch) 또는 광전 화학 식각 (phote electrochemical etch)일 수 있다.
또는, 상기 사파이어 기판 (101)을 트위스트시켜 박리될 수도 있다. 나아가， 상기 사파이어 기판 (101)은， 제 2의 GaN층 (104)의 형성이 완료된 후 상기 기판 (101)을 가열하여 공동 (102a)을 성장시킴으로써 수행될 수 있다. 후속 가열에 의해 공동 (102a)이 성장하고, 이에 따라 제 2의 GaN층 (104)과 사파이어 기판 (101)의 결합력이 점점 더 약해진다. 따라서， 상기 공동 (102a)의 성장에 의해 자연적으로 사파이어 기판 (101)이 제 2 GaN층 (104)으로부터 박리될 수 있으며， 또는 어느 정도 공동 (102a)의 성장이 진행된 후, 사파이어 기판 (101)에 물리적 힘을 가하여 박리할 수 있다.
상기 사파이어 기판 (101)은 300°C 이상의 온도로 가열될 수 있으며， 예컨대 9oo~ii(xrc의 범위로 가열될 수 있다. 상기 사파이어 기판 (101)의 가열은 GaN 기판 (100)의 표면 측에 Si나 SiC 등의 실리콘계 기판을 부착하는 동안 수행될 수도 있다.
이상과 같이， M0CVD법을 이용해 GaN층을 가지는 반도체 기판 (100)을 형성하는 것에 의해， 공동 (102a)을 이용해 게 1의 GaN층 (102)을 사파이어 기판 (101)으로부터 박리하는 것이 쉬워져， 박리한 GaN층을 GaN 기판으로 이용하는 것이 가능해진다. 따라서， 종래의 GaN 기판보다 저비용으로 GaN 기판을 제조하는 것이 가능해진다.
(실시예 1)
다음으로， 상기 반도체 기판 (100)의 제조 방법의 구체적인 예에 대해, 이하에서 설명한다. 본 실시예 1에서는， M0CVD 장치를 이용해 게 2의 GaN층 (104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 트리 메틸 갈륨 (이하， TMGa라고 한다)을 이용하여 TMGa를 20μπιο1/ιηίη의 유량으로 흐르게 하면서 가열 온도를 1045 °C로 설정하고， 결정 성장을 5시간 행한 예를 보여준다. 또， 본 실시예 1에서는， 제 1의 GaN층 (102)상에 스트라이프 형상으로 두께가 50nm의 Ta층 (103)을 형성하고 있다.
상기 조건에 의해 제 2의 GaN층 (104)의 형성이 종료된 반도체 기판 (100)을 도 2에 나타낸다. 도 2는， 반도체 기판 (100)의 일부분의 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이， Ta층 (103)의 형성 영역의 하층에 있는 게 1의 GaN층 (102)에는 공동 (102a)이 형성되어 있다. 이 공동 (102a)을 포함한 도면 중에 보이는 확대 영역에 대해 에너지 분산형 X선 분광기 (이하， EDX라고 한다)를 이용해 분석한 결과를 도 3에 나타낸다. 도 3의 EDX에 의한 스펙트럼도에서 나타나듯이， 제 1의 GaN층 (102)의 GaN와 사파이어 기판 (101)의 A1 및 0가 관측되고 Ta는 대부분 관측되지 않았다. 또， 도 4 (B)~(D)의 EDX도에서 나타나듯이， 제 1의 GaN층 (102)의 Ga와 사파이어 기판 (101)의 A1 및 0가 관측되었지만 Ta는 관측되지 않았다. 이번 실시예 1에서는， 제 2의 GaN층 (104)의 형성 과정에서 Ta층 (103)에 구멍 (103a)이 형성되는 것을 관측했다. 이 Ta층 (103)에 형성된 구멍 (103a)의 분석 결과를 도 5 및 도 6에서 더 설명한다. 또한， 도 5 및 도 6에서 나타나는 분석 결과는， 상술한 M0CVD 장치를 이용한 제 2의 GaN층 (104)의 형성 과정을 도중에 멈추어， EDX에 의해 분석한 결과이다.
도 5에 있어서， (A)는 반도체 기판 (100)의 SEM 단면 사진이며, (B)는 반도체 기판 (100)의 SEM 표면 사진이다. 도 6에 있어서， (A)는 도 5 (B)의 반도체 기판 (100)의 표면으로부터 EDX 분석한 Ga의 EDX도이며， (B)는 도 5 (B)의 반도체 기판 (100)의 표면으로부터 EDX분석한 Ta의 EDX도이다.
도 5 (A)에 나타내는 반도체 기판 (100)의 SEM 단면 사진에서는， Ta층 (103)의 하층에 있는 게 1의 GaN층 (102)이 에칭되어 공동 (102a)이 형성된 것을 관측했다. 도 (B)에 나타나는 반도체 기판 (100)의 SEM 표면 사진에서는， Ta층 (103)의 표면에 구멍 (103a)이 형성된 것을 관측했다. 또한， 이 구멍 (103a)을 포함한 Ta층 (103)의 표면을 EDX법에 의해 Ga, Ta에 대해 분석한 결과를 도 6 (A) 및 (B)에 나타낸다. 이러한 EDX도에 의해， Ta층 (103)이 남고， Ta층 (103)상에 Ga 및 GaN가 얇게 성장하고 있는 것이 판명되었다.
이상과 같이， 본 실시예 1에 따른 반도체 기판 (100)에서는， M0CVD 장치를 이용해 제 2의 GaN층 (104)을 형성하는 조건을 조정하여, Ta층을 이용해 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)을 형성하는 것을 가능하게 했다. 따라서， 상술의 실시 형태 1에 나타난 제 2의 GaN층 (104)을 형성할 때, 제 1의 GaN층 (102)의 성장과 함께， 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)올 형성하는 것이 가능해졌다. 즉, 제 1의 GaN층 (102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해， 제 1의 GaN층 (102) 내에 공동 (102a)을 형성하는 것이 가능해진 것이 판명되었다.
또한， 상기 실시예 1에 나타난 M0CVD 장치의 설정 조건은, 일례이며， 상술의 제 1의 GaN층의 성장과 공동 (102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단， 제 2의 GaN층 (104)의 성장 과정에 있어서， 제 2의 GaN층 (104)의 성장 속도에 비해 계 1의 GaN층 (102)의 성장 속도는 늦기 때문에, 상기 실시예 1에서는， 제 1의 GaN층 (102)의 성장 속도에 맞추어 M0CVD 장치의 설정 조건을 조정했다.
또， 상기 실시 형태 1에서는， 제 2의 GaN층 (104)의 성장 과정에 있어서， Ta층 (103)에 구멍 (103a)이 형성되는 경우를 나타냈지만， 예를 들면， Ta층 (103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층 (103)을 형성하도록 해도 좋다. 또, Ta층 (103)의 형상은， 상술의 스트라이프 형상으로 한정하는 것은 아니고， 그 형상은 반도체 ■ 기판 (100)상에 형성하는 소자의 구조 등에 맞추어 변경해도 좋다. 반도체 기판 (100)을 이용한 소자의 예에 대해서는 후술한다.
또, 상기 실시 형태 1에 나타낸 반도체 기판 (100)은 GaN 기판을 박리한 후， 사파이어 기판 (101)의 GaN를 형성한 면을 RIE 등에 의해 평탄하게 하면， 상술의 공동을 가지는 GaN층을 형성하는 기판 (101)으로서 다시 이용할 수 있다. 따라서， GaN 기판의 제조 비용을 더욱 저감하는 것이 가능하다.
또， 상기 실시 형태 1에서 사파이어 기판을 성장 기판으로 사용하였지만， 실리콘계 기판 등 GaN층을 성장할 수 있는 기판이면 특별히 한정되지 않는다.
(실시예 2)
본 실시예 2에서는， M0CVD 장치를 이용해 제 2의 GaN층 (104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 2( imol/min의 유량으로 흐르게 하면서 가열 온도를 1045°C로 설정해， 결정 성장올 5시간 행한 예를 보여준다. 또， 본 실시예 2에서는， 계 1의 GaN층 (102)상에 스트라이프 형상으로 두께가 30nm의 Ta층 (103)을 형성하고 있다.
상기 조건에 의해 제 2의 GaN층 (104)의 형성이 종료한 반도체 기판 (100)을 도 12에 나타낸다. 도 12는， 반도체 기판 (100)의 일부분인 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이， Ta층 (103)의 형성 영역의 하층에 있는 제 1의 GaN층 (102)의 일부에는 공동 (102a)이 형성되어 있다. 또， 이번 실시예 2에서는， 계 2의 GaN층 (104)의 형성 과정에서 Ta층 (103)에 구멍 (103a)이 형성되는 것을 관측했다.
본 실시예 2에 따른 반도체 기판 (100)에서는， M0CVD 장치를 이용해 제 2의 GaN층 (104)을 형성하는 조건을 조정하여， Ta층 (103)을 이용해 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)을 형성하는 것을 가능하게 하였다. 따라서， 상술의 실시 형태 1에 나타난 게 2의 GaN층 (104)을 형성할 때에， 제 1의 GaN층 (102)의 성장과 함께， 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)을 형성하는 것이 가능하게 되었다. 즉， 계 1의 GaN층 (102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해， 계 1의 GaN층 (102) 내에 공동 (102a)을 형성하는 것이 가능해짐이 판명되었다.
도 12에 나타난 단면도에서는， Ta층 (103)의 바로 아래 전체는 아니고， 각 Ta층 (103)의 좌우 양단 부분의 하층에 위치하는 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)이 형성되어 있다. 이것은, 제 1의 GaN층 (102) 내에 에칭이 각 Ta층 (103)의 좌우 양단 부분으로부터 진행하는 것을 나타내고 있다.
또한， 상기 실시예 2에 나타난 M0CVD 장치의 설정 조건은， 일례이며， 상술의 제 1의 GaN층의 성장과 공동 (102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제 2의 GaN층 (104)의 성장 과정에 있어서， 제 2의 GaN층 (104)의 성장 속도에 비해 게 1의 GaN층 (102)의 성장 속도는 늦기 때문에, 상기 실시예 2에서는, 제 1의 GaN층 (102)의 성장 속도에 맞추어 M0CVD 장치의 설정 조건을 조정했다. 또， 상기 실시예 2에서는， 제 2의 GaN층 (104)의 성장 과정에 있어서， Ta층 (103)에 구멍 (103a)이 형성되는 경우를 나타냈지만, 예를 들면， Ta층 (103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층 (103)을 형성하도록 해도 좋다. 또， Ta층 (103)의 형상은, 상술한 스트라이프 형상으로 한정하는 것은 아니고， 그 형상은 반도체 기판 (100)상에 형성하는 소자의 구조 등에 맞추어 변경해도 좋다. 반도체 기판 (100)을 이용한 소자의 예에 대해서는 후술한다.
또， 상기 실시 형태 1에 나타난 반도체 기판 (100)은, GaN 기판을 박리한 후， 사파이어 기판 (101)의 GaN를 형성한 면을 RIE등에 의해 평탄하게 하면， 상술의 공동을 가지는 GaN층을 형성하는 기판 (101)으로서 다시 이용할 수 있다. 따라서 , GaN 기판의 제조 비용을 더욱 저감하는 것이 가능하다.
(실시예 3)
본 ' 실시예 3에서는， M0CVD 장치를 이용해 계 2의 GaN층 (104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 20Limol/min의 유량으로 홀리면서 가열 온도를 1045 °C로 설정해， 결정 성장을 5시간 행한 예를 보여준다 또， 본 실시예 3에서는， 제 1의 GaN층 (102)상에 스트라이프 형상으로 두께가 50nm인 Ta층 (103)을 형성하고 있다. .
상기 조건에 의해 제 2의 GaN층 (104)의 형성이 종료된 반도체 기판 (100)을 도 13에 나타낸다. 도 13은， 반도체 기판 (100)의 일부분의 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이， Ta층 (103)의 형성 영역의 하층에 있는 제 1의 GaN층 (102)에는 공동 (102a)이 형성되어 있다. 또， 이번 실시예 3에서는， 제 2의 GaN층 (104)의 형성 과정에서 Ta층 (103)에 구멍 (103a)이 형성되는 것을 관측했다.
본 실시예 3에 따른 반도체 기판 (100)에서는， M0CVD 장치를 이용해 제 2의 GaN충 (104)올 형성하는 조건을 조정하여, Ta층 (103)을 이용해 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)을 형성하는 것을 가능하게 했다. 따라서， 상술의 실시 형태 1에 나타난 계 2의 GaN층 (104)을 형성할 때 제 1의 GaN층 (102)의 성장과 함께， 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)을 형성하는 것이 가능하게 되었다. 즉， 제 1의 GaN층 (102)상의 일부에 상술과. 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해， 제 1의 GaN층 (102) 내에 공동 (102a)을 형성하는 것이 가능해짐이 판명되었다. .
또한， 상기 실시예 3에 나타난 M0CVD 장치의 설정 조건은, 일례이며， 상술의 제 1의 GaN층의 성장과 공동 (102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제 2의 GaN층 (104)의 성장 과정에 있어서, 제 2의 GaN층 (104)의 성장 속도에 비해 게 1의 GaN층 (102)의 성장 속도는 늦기 때문에， 상기 실시예 3에서는， 제 1의 GaN층 (102)의 ᅳ성장 속도에 맞추어 M0CVD 장치의 설정 조건을 조정했다.
또， 상기 실시예 3에서는， 제 2의 GaN층 (104)의 성장 과정에 있어서， Ta층 (103)에 구멍 (103a)이 형성되는 경우를 나타냈지만, 예를 들면， Ta층 (103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층 (103)을 형성하도록 해도 좋다. 또， Ta층 (103)의 형상은， 상술의 스트라이프 형상으로 한정하는 것은 아니고， 그 형상은 반도체 기판 (100)상에 형성하는 소자의 구조 등에 맞추어 변경해도 좋다. 반도체 기판 (loo)을 이용한 소자의 예에 대해서는 후술한다.
(실시예 4)
본 실시예 4에서는， M0CVD 장치를 이용해 계 2의 GaN층 (104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 20iimol/min의 유량으로 흐르게 하면서 가열 온도를 1045°C로 설정해， 결정 성장을 5시간 행한 예를 보여준다. 또, 본 실시예 4에서는， 계 1의 GaN층 (102)상에 스트라이프 형상으로 두께가 lOOnm인 Ta층 (103)을 형성하고 있다.
상기 조건에 의해 제 2의 GaN층 (104)의 형성이 종료된 반도체 기판 (100)을 도 14에 나타낸다. 도 14는， 반도체 기판 (100)의 일부분의 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이， Ta층 (103)의 형성 영역의 하층에 있는 게 1의 GaN층 (102)에는 공동 (102a)이 형성되어 있다. 또， 이번 실시예 4에서는, 제 2의 GaN층 (104)의 형성 과정에서 Ta층 (103)에 구멍 (103a)이 형성되는 것을 관측했다.
본 실시예 4에 따른 반도체 기판 (100)에서는， M0CVD 장치를 이용해 계 2의 GaN층 (104)을 형성하는 조건을 조정하여， Ta층 (103)을 이용해 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)을 형성하는 것을 가능하게 했다. 따라서, 상술의 실시 형태 1에 나타난 게 2의 GaN층 (104)올 형성할 때， 제 1의 GaN층 (102)의 성장과 함께， 제 1의 GaN층 (102) 내에 에칭에 의한 공동 (102a)을 형성하는 것이 가능하게 되었다. 즉, 제 1의 GaN층 (102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해， 제 1의 GaN층 (102) 내에 공동 (102a)을 형성하는 것이 가능해짐이 판명되었다.
또한， 상기 실시예 4에 나타낸 M0CVD 장치의 설정 조건은， 일례이며， 상술의 제 1의 GaN층의 성장과 공동 (102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단， 제 2의 GaN층 (104)의 성장 과정에 있어서， 제 2의 GaN층 (104)의 성장 속도에 비해 제 1의 GaN층 (102)의 성장 속도는 늦기 때문에, 상기 실시예 4에서는， 계 1의 GaN층 (102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또， 상기 실시예 4에서는， 제 2의 GaN층 (104)의 성장 과정에 있어서， Ta층 (103)에 구멍 (103a)이 형성되는 경우를 나타냈지만， 예를 들면, Ta층 (103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta충 (103)을 형성하도록 해도 좋다. 또， Ta층 (103)의 형상은, 상술의 스트라이프 형상으로 한정하는 것은 아니고， 그 형상은 반도체 기판 (100)상에 형성하는 소자의 구조 등에 맞추어 변경해도 좋다. 반도체 기판 (100)을 이용한 소자의 예에 대해서는 후술한다.
(비교예 1)
다음으로， 상술의 실시예 1에 대한 비교예에 대해 설명한다. 이 비교예에서는， M0CVD 장치의 설정 조건을 변경하여， 반도체 기판 (100)의 제 2의 GaN충 (104)을 형성하는 구체적인 예를 설명한다.
본 비교예 1에서는， 원료 가스로서 TMGa를 이용해 TMGa를 87Limol/min의 유량으로 흐르게 하면서 가열 온도를 1045°C로 설정해， 결정 성장을 5시간 행한 예를 보여준다.
상기 조건에 의해 제 2의 GaN층 (104)의 형성이 종료된 반도체 기판 (100)을 도— 7에 나타낸다. 도 7에서， (A)는 반도체 기판 (100)의 일부분의 SEM 단면 사진이며， (B)는 (A)의 표면을 부분적으로 확대한 SEM 표면 사진이다. 이 도면에서 분명히 나타나듯이， 제 2의 GaN층 (104)의 면상에는， 입상의 물질이 석출되고 있고， Ta층 (103)의 형성 영역의 하층에 있는 계 1의 GaN층 (102)에는 공동 (102a)이 형성되고 있다. 입상의 물질은， 이하의 EDX 분석 및 CL분석에 의해 Ga입자， N입자， Ta입자인 것이 판명되었다.
상기 입자 형상 물질의 표면을 EDX 분석한 결과를 도 8에 나타낸다. 도 8에서， (A)는 도 7 (B)의 입상 물질을 EDX 분석한 스펙트럼도이며, (B)는 도 7 (B)의 입상 물질을 EDX 분석한 Ga의 EDX도이며， (C)는 도 7 (B)의 입상 물질을 EDX 분석한 N의 EDX도이다. 도 8 (A)의 스펙트럼도에 나타나듯이 Ga 및 N와 약간의 Ta가 관측되고, 도 8 (B) 및 (C)의 EDX도에 나타나듯이 Ga 및 N이 관측되었다.
더욱이， 입상 물질의 단면을 EDX 분석한 결과를 도 9 및 도 10에 나타낸다. 도 9에서， (A)는 도 7 (B)의 입상 물질로서의 보이드 부분을 확대한 SEM 단면 사진이며， (B)는 (A)의 단면을 EDX 분석한 스펙트럼도이다. 도 10에서， (A)는 도 9 (A)의 단면을 EDX 분석한 Ga의 EDX도이며， (B)는 도 9 (A)의 단면을 EDX 분석한 N의 EDX도이며， (C)는 도 9 (A)의 단면을 EDX 분석한 Ta의 EDX도이다.
도 9 (B)의 스펙트럼도에 나타나듯이, 제 2의 GaN층 (104) 및 입상 물질의 Ga 및 N, Ta층 (103)의 Ta, 사파이어 기판 (101)의 A1 및 0가 관측되었다. 또， 도 10 (A)~(C)에 나타나듯이, 보이드 부분에 Ga, N, Ta가 관측되었다.
이상의 관측 결과로부터 제 2의 GaN층 (104)의 면상에 석출한 입상 물질은， Ga입자， N입자와 Ta입자인 것이 판명되었다. 즉， 본 비교예 1에서는， 제 1의 GaN층 (103)의 에칭된 부분의 Ga가 N와의 결합이 끊기고， GaO의 반웅과 가스화가 끊겨， Ga입자， N입자 및 Ta입자가 석출된 것이 판명되었다.
이상과 같이， 비교예 1의 M0CVD 장치의 설정 조건에서는， TMGa의 유량을 87iimol/min으로 실시예 1보다 많이 설정했기 때문에， 상술과 같은 입상 물질이 기판상에 석출한 것이 판명되었다. 따라서， 입상 물질이 기판상에 석출하지 않는 TMGa의 바람직한 유량 X는, Χ<87μιηο1/ιιιίη의 범위인 것이 판명되었다.
비교예 1의 상기 입상 물질은 Ta와 N을 포함하고 있는 것으로， 기판 (101) 온도를 상대적으로 높은 온도에서 유지하거나， 기판 (101) 주위의 압력을 상대적으로 낮춤으로써 증발되어 제거될 수 있다. 또한， 상기 입상 물질이 제 2 GaN층의 성장 도중 증발되도록， 제 2 GaN층의 성장 도중에 성장을 멈추고 기판 (101) 온도를 입상 물질의 Ta와 N이 증발되는 온도에서 유지하거나 기판 (101) 주위의 압력을 상기 입상 물질이 증발되는 압력에서 유지할 수 있다. 상기 입상 물질을 증발시켜 제거하는 것은 본 발명의 범위에 속한다.
(Ta층의 Ta205 형성에 대해)
상기 실시예 1 ~ 실시예 4에서는， Ta층 (103)의 두께를 30nm, 50nm, lOOnm로 변경하는 예를 보여준다. 이와 같이， Ta층 (103)의 두께를 변경해도， 제 1의 GaN층 (104) 증에는 에칭에 의해 공동 (102a)이 형성되는 것을 확인할 수 있다.
Ta충 (103)은， 그 두께에 따라 Ta205가 생성되는 영역이 변화하는 것을， 도 15에 모식적으로 나타낸다. 도 15 (A)는， 두께를 5nm의 Ta층 (103)이 Ta205로 변화한 예를 나타내고， 도 15 (B)는， 두께를 lOOnm의 Ta층 (103)의 표면이 Ta205로 변화한 예를 나타낸다. 제 1의 GaN층 (102)의 표면에 Ta층 (103)을 EB 증착 장치로 증착한 후, M0CVD 장치까지 옮기는 동안에 Ta층 (103)은 대기 중에 노출된다. 그동안에 Ta와 산소가 반응해 Ta층 (103)이 Ta205로 변화하고 있는 것이 판명되었다. 이 때문에, 도 15 (A)에 나타나는 Ta층 (103)의 두께를 5nm로 했을 경우는 전체가 Ta205로 변화하고, 도 15 (B)에 나타내는 Ta층 (103)의 두께를 lOOnm로 했을 경우는 표면이 Ta205로 변화하는 것이 판명되었다. 즉， Ta가 실온에서 공기에 접하면， Ta205가 생긴다. 도 15 (A)에 두께 5nm의 Ta막이 GaN층상의 횡방향으로 성장하는 예를 모식적으로 나타낸다. 또, 실제로 두께 10nm의 Ta205를 기판상의 횡방향으로 성장시킨 예를 도 16에 나타낸다. 양쪽 모두, Ta막 아래의 GaN층이 에칭되는 일 없이 성장이 진행되고 있다. 즉， 두께 5nm의 Ta막을 형성한 기판을, 공기 중에서 M0CVD 장치까지 옮긴 결과, 도 15 (A)에서는 5nm의 Ta205가 형성되었다. Ta205는 매우 좋은 횡방향으로 성장하는 마스크이다. 한편, 도 15 (B)에 나타내는 두께 lOOnm의 Ta를 형성했을 경우는 사정이 다르다. Ta를 EB 증착으로 형성하는 경우， 원료의 Ta를 공기 중에서 장착하기 때문에， Ta 표면에 얇은 산화막이 증착된다. 이것을 더욱 증착하면, 처음에는 Ta205가 되지만， 이 상태는 점점 줄어들어 Ta 금속의 증착이 된다. 따라서, GaN층상의 Ta의 Ta205의 막 두께는 5nm 이하이며， 부분적으로 Ta인 부분이 포함되어 있다. 이 Ta205막으로부터 위층은 Ta이다. 그리고 Ta층 형성 후의 기판을 공기 중에서 MOCVD 장치까지 옮기는 것에 의해， Ta층의 표면에 얇게 Ta205막이 형성된다. 그 결과， Ta충의 표면을 얇게 Ta205막으로 감싼 형태가 된다. 이 Ta층 가운데， GaN층상의 Ta205막은， 부분적으로 Ta가 섞인 층이 된다. 이 모습을 도 15 (B)에 모식적으로 나타내고 있다. GaN층의 N와 Ta층의 Ta는 결합해 TaN이 되지만， Ga는 기상 성장 중에 퇴적하는 Ga와 같은 것이므로， 그대로 원료로서 사용되고 있다.
상기 실시예 1~실시예 4에 있어서， Ta층 (103)이 산화한 Ta205 영역은， 제 1의 GaN층 (104)에 대해서 횡방향으로 성장하여 매우 좋은 에칭 마스크로 작용한다. 이 때문에， 실시예 2에서 도 12에 나타낸 것처럼， 두께가 30nm의 Ta층 (103)의 좌우 양단 부분에서는 Ta205 영역이 형성되지 않고， 이 부분의 하층에 위치하는 제 1의 GaN층 (102)으로부터 공동 (102a)의 형성이 진행하는 것이 판명되었다. 두께가 50nm, lOOnm로 한 Ta층 (103)을 형성한 실시예 3 및 4에서도， 그 표면에 Ta205 영역이 형성되어 제 1의 GaN층 (104)에 대해서 에칭 마스크로서 작용하기 때문에， 똑같이 공동 (102a)의 형성이 진행된다. 따라서， 에칭 마스크로서 작용시키는 Ta205 영역이 형성되는 Ta층 (103)의 두께는， 실시예 1~실시예 4에 나타낸 것처럼 20nm~100nm여도 좋다. 또한， 제 1의 GaN층상에 두께 5nm의 Ta 마스크를 형성한 예를 나타낸 도 16 (A)에서는， Ta 마스크의 하층에 공동이 형성되지 않았다. 또， Ta205 마스크만을 형성한 예를 나타낸 도 16 (B)에서는， Ta205 마스크가 GaN층상， 및 InGaAIN상에 형성 가능한 것을 확인했다. 따라서, Ta층 (103)의 두께에 의하지 않고 Ta205 마스크가 형성되기 때문에， 상기 실시예 1〜실시예 4에 나타낸 것처럼， Ta205 마스크의 하층에 위치하는 제 1의 GaN층 (102) 내에 공동 (102a)의 형성을 진행시키는 것이 가능하다.
(실시 형태 2)
다음으로, 상기 실시 형태 1에 나타낸 반도체 기판 (100)상에 형성한 반도체 소자의 예로서 LED를 형성했을 경우에 대해 도 11을 참조해 설명한다.
도 11은， 본 실시 형태 2에 따른 LED를 설명하기 위한 부분 단면도이다. '
도 11에 있어서， 반도체 기판 (100)상에는 복수의 LED(200)가 서로 격리되어 형성된다. 각 LED(200)는， 제 1의 도전형 화합물 반도체층으로 된 하부 반도체층 (201)과， 활성층 (202)과 제 2의 도전형 화합물 반도체층으로 된 상부 반도체층 (203)을 가진다. 활성층 (202)은， 층 및 장벽층을 가지는 단일 또는 다중 양자 우물 구조를 가져도 좋고， 요구되는 발광 파장에 의해， 그 물질 및 조성이 선택된다. 예를 들면， 활성층 (202)은， 질화갈륨계의 화합물 반도체로 형성되어도 좋다. 하부 및 상부 반도체층 (201， 203)은， 활성층 (202)에 비해 밴드 갭이 큰 물질로 형성되고， 질화갈륨계의 화합물 반도체로 형성되어도 좋다.
이 경우， 반도체 기판 (100)상에 형성되는 하부 반도체층 (201)은， 제 2의 GaN층 (104)상에 형성된다. 따라서， 반도체 기판 (100)을 이용해 LED(200)를 제조하는 것에 의해， 제조 비용을 저감하는 것이 가능하게 된다. 한편, 상기 제 2의 GaN층 (104)을 형성하는 동안 Ta와 N의 반웅 부산물이 석출될 수 있으며， 이 반웅 부산물은 그 위에 형성되는 하부 반도체층 (201)， 활성층 (202) 및 상부 반도체층 (203)의 결정 품질에 악영향을 미칠 수 있다. 따라서， 상기 반응 부산물은 도 1 및 비교예 1에서 설명한 바와 같이 게 2의 GaN층 (104)을 형성하는 동안 또는 제 2의 GaN층 (104)을 형성한 후 증발시켜 제거하는 것이 바람직하다.
또한， 상기 반웅 부산물은 하부 반도체층 (201)을 형성하는 동안 증발시켜 제거될 수도 있다. 예컨대， 상기 제 1의 화합물 반도체층을 유기 금속 기상 성장으로 성장할 때， 상기 제 2 GaN층 (104)의 성장을 이용하여 반응 부산물을 제거하는 것과 같이， 상기 하부 반도체층 (201)의 성장 온도， 성장 압력， 성장 속도 및 Ga 소스의 유량을 조절하여 반웅 부산물을 증발시킬 수 있다. 특히， 상기 하부 반도체층 (201)의 Ga 소스인 TMGa의 유량을 87 ymol/min 미만으로 함으로써 반웅 부산물을 증발시켜 제거할 수 있다.
한편, 상부 반도체층 (203)은， 하부 반도체층 (201)의 일부 영역의 상부에 위치하고， 활성층 (202)은， 상부 반도체층 (203)과 하부 반도체층 (201)의 사이에 개재된다. 또， 상부 반도체층 (203)상에 상부 전극층 (204)을 형성해도 좋다. 상부 전극층 (204)은， 투명 전극층， 예를 들면， 인디움틴산화물막 (ITO), 또는, Ni/Au 등의 물질로 형성되어도 좋다. 또, 상부 전극층 (204)상에는， 상부 전극 패드 (205)가 형성되고， 하부 반도체층 (201)이 노출된 영역에는， 하부 전극 (207)이 형성된다.
이와 같이, 단일의 반도체 기판 (100)상에서 복수의 LEC 200)를 형성한 후， 도면 중에 나타내는 절단 위치에서 .절단하는 것에 의해， 개개의
LED(200)로 분리하는 것이 가능하다. 이 LEIX200)와 같이, 상부 전극 (205)과 하부 전극 패드 (207)를 수평형으로 배치하는 것만이 아니고， 각 전극을 수직형으로 배치한 LED도 제조 가능하다. 즉， 반도체 기판 (100)의 공동 (102a)을 이용해 사파이어 기판 (101)을 박리하고, 계 1의 GaN층 (102)의 박리면을 RIE 등에 의해 평탄화한 후， 하부 전극을 형성하는 것에 의해, 수직형 구조의 LED를 제조하는 것이 가능하다.
이상과 같이, 반도체 기판 (100)상을 이용해 복수의 LED(200)를 제조하는 것에 의해, LED의 제조 비용을 저감하는 것이 가능하게 된다. 또， 제 2의 GaN층 (104)상에 LED(200)를 형성할 때에， 제 2의 GaN층 (104)과 하부 반도체층 (201)의 굴절률을 서로 다르게 한 화합물 반도체를 형성하는 것에 의해， 발광 효율의 향상을 꾀할 수 있어 고휘도의 LED 어레이를 구성하는 것도 가능하다. 또， 반도체 기판 (100)을 이용해 레이저 다이오드를 형성하면， 사파이어 기판 (101)보다 열전도율이 좋은 GaN층상에 형성되기 때문에, 방열 특성을 향상할 수 있어 레이저 다이오드의 장수명화를 꾀하는 일도 가능하다.
또한, 상기 실시 형태 2에서는， 반도체 기판 (100)의 제 2의 GaN층상에 LEIX200)를 형성하는 경우를 나타냈지만， 사파이어 기판 (101)으로부터 박리한 GaN 기판을 이용해 똑같이 LED(200)를 형성해도 좋다.
따라서, 반도체 기판 (100)을 이용해 LED나 레이저 다이오드 등의 반도체 소자를 형성하는 것에 의해， 고가의 GaN 기판을 이용함이 없이， 저비용으로 고성능의 발광 소자를 용이하게 제조하는 것이 가능하게 된다.
(실시 형태 3)
다음으로， 성장 기판 박리를 이용한 발광 소자 제조 방법에 대해 도 17을 참조해 설명한다 .
도 17은， 본 실시 형태 3에 따른 발광 소자 제조 방법을 설명하기 위한 단면도이다.
도 17 (A)에 있어서， 도 1 (A) 내지 (D)를 참조하여 설명한 바와 같이， 제 1 기판으로서 사파이어 기판 (101) 상에 제 1 GaN층 (102)을 성장시키고， 제 1 GaN층 (102) 상에 Ta층 (103)을 형성하여 스트라이프 등의 패턴을 형성한다. 이어서， 상기 제 1 GaN층 (102) 및 Ta층 (103) 상에 게 2 GaN층 (104)를 형성하며， 이때， 제 1 GaN층 (102) 내에 공동 (102a)을 형성한다. 또한, 제 2 GaN층 (104)을 형성하는 동안 상기 Ta층 (103)에 구멍 (103a)이 형성될 수 있으며， 제 2 GaN층 (104)을 형성하기 전에 패터닝을 통해 구멍 (103a)을 미리 형성할 수도 있다.
도 17 (B)에 있어서， 상기 제 2 GaN층 (104) 상에 게 1 도전형 화합물 반도체층 (301)을 형성하고， 상기 게 1 도전형 화합물 반도체층 상에 활성층 (302)을 형성하고, 상기 활성층 상에 제 2 도전형 화합물 반도체층 (303)을 형성한다.
상기 제 1 도전형 화합물 반도체층， 활성층 및 제 2 도전형 화합물 반도체층은 질화갈륨계열의 화합물 반도체일 수 있으며， 유기 금속 기상 성장법을 이용하여 형성될 수 있다. 상기 활성층 (302)은， 단일 또는 다증 양자 우물 구조로 형성될 수 있으며， 요구되는 발광 파장에 의해， 그 물질 및 조성이 선택된다. 상기 제 1 및 제 2 도전형 화합물 반도체층 (301， 303)은， 활성충 (202)에 비해 밴드 갭이 큰 물질로 형성된다.
그 후， 상기 제 2 도전형 화합물 반도체층 (303) 상에 제 2 기판 (400)이 부착된다. 상기 제 2 기판 (400)은 열전도성이 좋은 금속이나 Si 또는 SiC와 같은 실리콘계 기판일 수 있다. 상기 제 2 기판 (400)은 다양한 방식으로 상기 제 2 도전형 화합물 반도체층 상에 부착될 수 있으며， 예컨대 본딩 금속을 이용하여 부착될 수 있다.
도 17 (C)에 있어서， 사파이어 기판 (101)을 제 2 GaN층 (104)으로부터 분리한다. 사파이어 기판 (101)은 화학 용액을 이용하여 제 1 GaN충 (102)을 식각함으로써 계 2 GaN층 (104)으로부터 분리될 수 있다. 사파이어 기판 (101)과 제 1 GaN층 (102)의 계면에 위치하는 제 1 GaN층 (102)이 모두 제거된 것으로 도시하였으나， 이에 한정되는 것은 아니고， 그 일부만이 제거될 수도 있다. 상기 화학 용액 및 식각 방법은 도 1을 참조하여 설명한 것과 동일하므로 기재를 생략한다.
대안으로, 사파이어 기판 (101)은 공동 (102a)을 성장시킴으로써 분리될 수 있다. 즉， 도 17 (C)에 있어서， 상기 사파이어 기판 (101)을 가열하여 상기 공동 (102a)을 더욱 성장시킨다. 이에 따라， 이웃하는 공동들 (102a)이 서로 만나서 사파이어 기판 (101)이 제 2의 GaN층 (104)으로부터 박리된다. 상기 사파이어 기판 (101)은 300 °C 이상의 온도로 가열될 수 있으며, 예컨대 900~1100°C의 범위로 가열될 수 있다.
상기 사파이어 기판 (101)을 가열하는 것은 제 2 기판 (400)을 제 2 도전형 화합물 반도체층 (303)에 부착하는 동안 수행될 수도 있다. 따라서， 사파이어 기판 (101)을 분리하기 위한 별도의 공정 없이 사파이어 기판 (101)을 쉽게 분리할 수 있다.
또한， 이웃하는 공동들 (102a)이 서로 만나서 사파이어 기판 (101)이 박리되는 것으로 설명하지만, 상기 가열에 의해 이웃하는 공동들 (102a)이 서로 만나지 않을 수도 있다. 이 경우， 공동들 (102a)의 크기가 충분히 크기 때문에， 사파이어 기판 (101)에 물리적인 힘을 가하여 쉽게 박리할 수 있다. 다만， 상기 가열에 의해 상기 공동 (102a)의 아래쪽 끝 부분은 적어도 사파이어 기판 (101)에 접하도록 성장되는 것이 바람직하다.
도 17 (D)에 있어서， 상기 사파이어 기판 (101)이 박리된 후, RIE 또는 연마에 의해 박리면을 평탄화한다. 이때， 상기 제 2 GaN층 (104)을 연마 등에 의해 제거하여 제 1 도전형 반도체층 (301)을 노출시킬 수도 있다. 이와 달리， 상기 제 2 GaN층 (104)이 제 1 도전형인 경우， 상기 제 2 GaN충 (104)이 잔류할 수도 있다.
도 17 (E)에 있어서， 상기 제 2 기판 (400)에 하부 전극 패드 (401)를 형성하고， 박리면 측에 상부 전극 패드 (402)를 형성한다. 그 후， 개개의 발광 소자로 분리함으로써 도 17 (E)에 도시된 수직형 구조의 발광 소자가 완성된다.
여기서， 상기 제 1 도전형 반도체층이 질화갈륨 계열의 n형 화합물 반도체일 수 있으며, 상기 제 2 도전형 반도체층이 질화갈륨 계열의 p형 화합물 반도체일 수 있다. 따라서， 박리면， 예컨대 계 1 도전형 반도체층 (301)의 표면에 광전 화학 식각 등의 기술을 사용하여 거칠어진 면을 형성할 수도 있다.
본 실시 형태 3에서는 수직형 구조의 발광 소자를 제조하는 방법을 설명하였지만, 실시 형태 2에서 설명한 바와 같이， 사파이어 기판 (101)을 박리한 후， 게 2 기판 (400) 상에서 수평형 구조의 발광 소자를 제조할 수도 있다.
이상과 같이， 사파이어와 같은 성장 기판 상에서 질화갈륨 계열의 화합물 반도체층들을 성장시킨 후， 레이저를 사용하지 않고 성장 기판을 쉽게 박리할 수 있어， LED의 제조 비용을 저감하는 것이 가능하게 된다. 또한， 레이저 리프트 오프 공정을 위해 필요한 사파이어 폴리싱을 수행할 필요가 없어， 사파이어 기판올 재사용하는 것이 가능하다.
(실시 형태 4)
다음으로， 복수의 챔버를 갖는 발광 소자 제조 장치를 이용한 발광 소자 제조 방법에 대해 도 18 및 19를 참조해 설명한다.
도 18은， 실시 형태 4에 따른 발광 소자 제조 방법의 개략을 나타내는 도면이고， 도 19는 상기 발광 소자 제조 방법에 사용되는 발광 소자 제조 장치의 개략도이다. 도 18의 (A)는 제 1의 GaN층 및 금속 재료층을 형성하는 공정을 나타내는 단면도， (B)는 제 2의 GaN층 및 공동의 형성 공정올 나타내는 단면도， (C)는 화합물 반도체층을 형성하는 공정을 나타내는 단면도이다.
도 18 (A)에서， 101은 사파이어 (A1203) 기판이다. 우선, 사파이어 기판 (101)상에 m 두께 정도의 제 1의 GaN층 (102)을 형성한다. 이 제 1의 GaN층의 두께는 일례이며, 한정하는 것은 아니다.
다음으로， 제 1의 GaN층 (102)상에 EB(Electron Beam) 증착 및 리프트 오프를 이용해 50nm 두께 정도의 Ta층 (금속성 재료층 )(103)을 스트라이프 형상으로 5/m 폭， 5/zm 간격으로 형성한다. 이 Ta층 (103)의 형상， 두께， 폭， 간격은 일례이며， 한정하는 것은 아니다.
다음으로, 도 18 (B)에서， 제 1의 GaN층 (102) 및 Ta층 (103)을 갖는 기판 (101)을 제 1 챔버 (도 19의 10)에 로딩하고， 제 1의 GaN층 (102)상 및 Ta층 (103)상에 유기 금속 기상 성장법 (이하， M0CVD법이라고 한다)을 이용해 제 2의 GaN층 (104)을 형성한다. 이 도 18 (B)는， 계 2의 GaN층 (104)의 형성 도중 상태를 나타내고 있다. 이 경우， GaN층의 N과 Ta가 결합해 TaN이 생기고， 이것이 다른 물질로 되어， 보다 N이 진한 기상 중으로 상승해 간다. 900 °C 이상에서 TaN은 불안정해 지고， 1000°C 이상에서는 기화하여， 그 기화에 수반해 구멍이 깊어져 가고， 공동 (102a)이 형성된다. GaN의 N은 TaN이 되지만， Ga가 남는다. 이 Ga는， 기상 성장 중에 퇴적하는 Ga와 같은 것이므로, 원료로 사용된다.
한편， 상기 제 2의 GaN층 (104)은 Ta층 (103)의 1/2배 이상 형성될 수 있다. 한편， 상기 제 2의 GaN층 (104)의 상한은 특별히 한정되지 않으나， 1000zm 미만으로 형성될 수 있다.
M0CVD법에 의해 제 2의 GaN층 (104)의 형성을 진행시키면， 도면 중에 나타나듯이， Ta층 (103)의 하층에 있는 제 1의 GaN층 (102)의 에칭이 진행되어， 공동 (102a)의 형성 영역도 거의 사파이어 기판 (101)상까지 확대된다. 또， 제 2의 GaN층 (104)의 성장과 함께， 제 1의 GaN층 (102)의 성장도 진행되기 때문에， 도 18에 나타나듯이 기판 표면은 평탄화된다.
앞에서 설명한 바와 같이, 제 2의 GaN층 (104) 성장 도중 Ta와 N의 결합에 의해 반응 부산물이 생성된다. 이러한 반웅 부산물은 제 1 ¾버 (10)를 오염시킬 수 있으며 , 제 1 챔버 (10)에서 화합물 반도체층올 성장시킬 경우， 화합물 반도체층의 결정 품질을 떨어뜨릴 수 있다. 따라서, 화합물 반도체층은 계 1 챔버 (10)와 공간적으로 분리된 제 2 챔버 (20)에서 수행된다.
즉， 제 2 GaN층 (104)의 성장이 완료된 후， 상기 기판 (101)은 제 1 챔버 (10)로부터 제 2 챔버 (도 19의 20)로 이송된다. 제 1 챔버 (10)와 제 2 챔버 (20)는 연통로 (30)를 통해 연결되어 있다. 게 1 챔버 (10)와 연통로 (30) 사이에는 제 1 챔버 내의 오염물이 제 2 챔버 (20)로 이동하는 것을 차단하기 위한 셔터 (13)가 설치될 수 있으며, 또한， 제 2 챔버 (20)와 연통로 (30) 사이에도 셔터 (23)가 설치될 수 있다. 각 챔버 (10, 20)와 연통로 (30) 사이에 각각 셔터가 설치된 것으로 도시하지만， 연통로에 하나의 셔터만이 설치될 수도 있다.
또한， 각 챔버 내에는 기판 (101)을 지지하기 위한 페데스탈 (11， 21)이 있으며， 상기 페데스탈 (11， 21)에는 기판 (101)을 가열하기 위한 히터 (도시하지 않음)가 마련되어 있다. 또， 도시하지는 않았지만， 각 챔버 (10， 20)에 소스 가스 및 캐리어 가스를 공급하기 위한 소스 라인들과 진공 배기하기 위한 배기 라인이 연결된다.
상기 계 1 챔버 (10)와 제 2 챔버 (20)가 연통로 (30)를 통해 연결되므로， 진공 파괴 (vacUum breaking) 없이 기판 (101)올 계 1 챔버 (10)로부터 제 2 챔버 (20)로 이송할 수 있다.
다음에， 도 18 (C)에 있어서， 제 2 챔버 (20)에서 제 2의 GaN층 (104) 상에 제 1의 화합물 반도체층 (201)， 활성층 (202) 및 제 2의 화합물 반도체층 (203)이 형성된다.
상기 화합물 반도체층들 (201， 202， 203)은 제 2 GaN층 (104)과 같이 유기금속 기상 성장법을 사용하여 형성될 수 있으며, 질화갈륨 계열의 화합물 반도체층일 수 있다.
상기 화합물 반도체층들을 제 1 챔버로부터 격리된 제 2 챔버 (20)에서 형성하므로， 상기 공동 (102a)이 형성될 때 발생된 반웅 부산물에 의해 화합물 반도체층들의 결정 품질이 저하되는 것을 방지할 수 있다. 더욱이， 진공 파괴 없이 제 1 챔버 (10)로부터 제 2 챔버 (20)로 기판 (101)을 이송할 수 있으므로， 제 2 GaN충 (104)과 상기 화합물 반도체층들 (201， 202, 203)을 인- 시투 공정으로 성장시킬 수 있다.
또한， 본 실시 형태 4에서, 기판 (101)상의 제 1 GaN층 (102)에 공동 (102a)이 형성되기 때문에 상기 공동 (102a)을 이용하여 기판 (101)을 쉽게 박리할 수 있다.
상기 실시 형태 4에 나타낸 화합물 반도체층들을 이용하여 발광 소자로서, 실시 형태 2에 따른 LED 또는 실시 형태 3에 따른 LED를 형성할 수 있으며， 이에 대한 자세한 설명은 앞의 실시 형태 2 및 3과 중복되므로 생략한다.
본 실시 형태 4에 있어서, 제 1 챔버와 제 2 챔버를 분리함으로써， 상기 공동 (102a)을 형성하는 동안 발생되는 반웅 부산물로부터 화합물 반도체층의 경절 품질이 저하되는 것을 방지할 수 있다.
상기 실시 형태들에서는, 금속성 재료층으로서 Ta를 이용한 것에 대해 설명했지만， 이것에 한정되는 것은 아니고， Ta, Pt, Ni, Cr 또는 이들 금속의 합금이나 금속과 반도체 등의 합금 등을 이용할 수 있으며， 상술의 제 1의 GaN층에 대해서 에칭 작용을 발휘하는 금속성 재료이면 좋다.

Claims

【청구의 범위】
【청구항 1】
기판상에 제 1의 반도체층을 형성하고，
상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고 , 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성 함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고，
화학 용액을 사용하여 상기 제 1 반도체층의 적어도 일부를 식각하여 상기 제 2의 반도체층으로부터 상기 기판을 박리하는 것을 포함하는 반도체 기판의 제조 방법 .
【청구항 2】
청구항 1에 있어서，
상기 금속성 재료층은， 상기 제 1의 반도체층상에 일정 한 간격 및 폭으로 스트라이프 형상으로 형성하고，
상기 제 2의 반도체층은 , 상기 금속성 재료층을 덮는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 3]
청구항 1에 있어서，
상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성하는 것올 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 4】
청구항 3에 있어서，
상기 금속성 재료층은， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍 이 형성되는 두께로 형성되는 것을 특징으로 반도체 기판의 제조 방법 .
【청구항 5】
청구항 1에 있어서，
상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점 의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 6】
청구항 1에 있어서，
상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며 ,
상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성 할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시켜 상기 복수의 구멍으로부터 증발시 켜， 상기 공동을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 7]
청구항 1에 있어서，
상기 금속성 재료층은， 탄탈이며， 그 막 두께가 5nm 내지 lOOnm 범위 내에 있고， 상기 제 1의 반도체층상에 형성 후 , 상기 탄탈의 표면이 산화탄탈로 감싸져 있는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 8】
청구항 1에 있어서，
상기 기판은， 사파이어 기판 또는 실리콘계 기판인 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 91
청구항 1에 있어서 ,
상기 화학 용액은 KOH , NaOH , H2P04 , HCL 및 H2S04로 이루어진 일군에서 선택된 적어도 하나를 포함하는 반도체 기판의 제조 방법 .
【청구항 10]
청구항 1에 있어서，
상기 화학 용액을 이용하여 제 1의 반도체층을 식각하는 것은 습식 식각， 광 강화 화학 식각 또는 광전 화학 식각인 것올 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 11】
겨 U 기판상에 제 1의 반도체층을 형성하고，
상기 계 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고， 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성 함과 함께 , 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체충에 공동을 형성하고，
상기 계 2의 반도체층상에 제 1의 화합물 반도체충을 형성하고， 상기 제 1의 화합물 반도체층상에 활성층을 형성하고，
상기 활성층상에 제 2의 화합물 반도체층을 형성하고，
상기 제 2의 화합물 반도체층상에 제 2 기판을 부착하고，
화학 용액을 사용하여 상기 제 1 반도체층의 적어도 일부를 식각하여 상기 제 2의 반도체층으로부터 상기 기판을 박리하는 것을 포함하는 발광 소자의 제조 방법 .
【청구항 12】
청구항 11에 있어서，
상기 금속성 재료층은， 상기 게 1의 반도체층상에 일정 한 간격 및 폭으로 스트라이프 형상으로 형성하고 ,
상기 제 2의 반도체층은， 상기 금속성 재료층을 덮는 . 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 13】
청구항 11에 있어서，
상기 금속성 재료층은， 산화막을 가지며 , 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성하는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 14】
청구항 13에 있어서，
상기 금속성 재료층은， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍 이 형성되는 두께로 형성 되 는 것을 특징 으로 발광 소자의 제조 방법 .
【청구항 15]
청구항 11에 있어서，
상기 금속성 재료층은 , 상기 제 2의 반도체층올 형성할 때의 가열 온도보다 고융점 의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 16]
청구항 11에 있어서，
상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며，
상기 제 2의 반도체층을 상기 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반응시 켜 상기 복수의 구멍으로부터 증발시 켜， 상기 공동을 형성하는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 17】
청구항 11에 있어서 ,
상기 금속성 재료층은， 탄탈이며 , 그 막 두께가 5nm 내지 lOOnm 범위 내에 있고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 18]
청구항 11에 있어서，
상기 제 1 기판은， 사파이어 기판 또는 실리콘계 기판인 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 19】
청구항 11에 있어서 ,
상기 화학 용액은 KOH , NaOH , H2P04 , HCL 및 H2S04로 이루어진 일군에서 선택된 적어도 하나를 포함하는 발광 소자의 제조 방법 .
【청구항 20】
청구항 11에 있어서，
상기 화학 용액을 이용하여 제 1의 반도체층을 식각하는 것은 습식 식각， 광 강화 화학 식각 또는 광전 화학 식각인 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 21】
기판상에 제 1의 반도체층을 형성하고，
상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성 하고， 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성 함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 게 1의 반도체층에 공동을 형성하고，
상기 계 2의 반도체층 형성 후 , 상기 기판을 가열하여 상기 제 1 반도체층 내의 상기 공동을 성 장시키는 것을 포함하는 반도체 기판의 제조 방법 ᅳ
【청구항 22]
청구항 21에 있어서，
상기 금속성 재료층은， 상기 제 1의 반도체층상에 일정 한 간격 및 폭으로 스트라이프 형상으로 형성하고，
상기 계 2의 반도체층은 , 상기 금속성 재료층을 덮는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 23】
청구항 21에 있어서，
상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 계 1의 반도체층에 대한 마스크를 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청 구항 24】
청구항 23에 있어서，
상기 금속성 재료층은， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍 이 형성되는 두께로 형성되는 것을 특징으로 반도체 기판의 제조 방법 .
【청구항 25】
청구항 21에 있어서，
상기 금속성 재료층은， 상기 제 2의 반도체층을 형성 할 때의 가열 온도보다 고융점 의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 26]
청구항 21에 있어서，
상기 금속성 재료층은 , 산화막을 가지며， 상기 산화막은 상기 계 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며，
상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시켜 상기 복수의 구멍으로부터 증발시 켜， 상기 공동을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 27]
청구항 21에 있어서，
상기 금속성 재료층은， 탄탈이며， 그 막 두께가 5nm 내지 100™ 범위 내에 있고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 28]
청구항 21에 있어서，
상기 기판은 , 사파이어 기판 또는 실리콘계 기판인 것을 특징 으로 하는 반도체 기판의 제조 방법 .
【청구항 29】
청구항 21에 있어서，
상기 기판을 가열하는 것은 상기 기판 온도가 900-1100 °C의 온도 범위가 되도록 수행되는 반도체 기판의 제조 방법 .
【청구항 30】
청구항 21에 있어서，
상기 금속성 재료층은 Ta , Ni , Cr , Pt 및 Mo로 이루어진 군에서 선택된 금속 또는 이들의 합금으로 형성된 것을 특징 으로 하는 반도체 기판의 제조 방법 .
【청구항 31】
저 U 기판상에 제 1의 반도체층을 형성하고，
상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성 하고， 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성 함과 함께 , 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동올 형성하고，
상기 제 2의 반도체층상에 제 1의 화합물 반도체층을 형성 하고， 상기 제 1의 화합물 반도체층상에 활성층을 형성하고， 상기 활성층상에 제 2의 화합물 반도체층을 형성하고， 상기 계 2의 화합물 반도체층상에 제 2 기판을 부착하고，
상기 기판을 가열하여 상기 제 1 반도체층 내의 상기 공동을 성장시 키 는 것을 포함하는 발광 소자의 제조 방법 .
【청구항 32】
청구항 31에 있어서，
상기 금속성 재료층은， 상기 제 1의 반도체층상에 일정 한 간격 및 폭으로 스트라이프 형상으로 형성하고，
상기 제 2의 반도체층은， 상기 금속성 재료층을 덮는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 33】
청구항 31에 있어서，
상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체충에 대한 마스크를 형성하는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 34]
청구항 33에 있어서 ,
상기 금속성 재료층은 , 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍 이 형성되는 두께로 형성되는 것을 특징으로 발광 소자의 제조 방법 .
【청구항 35】
청구항 31에 있어서，
상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 36]
청구항 31에 있어서 ,
상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 계 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며，
상기 제 2의 반도체층을 상기 유기 금속 기상 성 장법을 이용해 형성 할 때에， 상기 금속성 재료층이 형성 된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시 켜 상기 복수의 구멍으로부터 증발시 켜， 상기 공동을 형성하는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 37]
청구항 31에 있어서， 상기 금속성 재료층은， 탄탈이며， 그 막 두께가 5nm 내지 lOOnm 범위 내에 있고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있는 것을 특징으로 하는 발광 소자의 제조 방법 .
【청구항 38】
청구항 31에 있어서，
상기 제 1 기판은， 사파이어 기판 또는 실리콘계 기판인 것을 특징 으로 하는 발광 소자의 제조 방법 .
【청구항 39】
청구항 31에 있어서，
상기 기판을 가열하는 것은 상기 기판 온도가 900~1100°C의 온도 범위가 되도록 수행되는 발광 소자의 제조 방법 .
【청구항 40】
청구항 31에 있어서，
상기 기판올 가열하는 것은 상기 제 2 기판을 부착하는 동안 수행되는 발광 소자의 제조 방법 .
【청구항 41]
기판상에 제 1의 반도체층을 형성하고，
상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성 하고， 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성 함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고，
상기 제 2의 반도체층을 형성하는 동안 또는 상기 제 2의 반도체층을 형성 한 후， 상기 금속성 재료층과 질소의 반웅 부산물을 증발시 켜 제거하는 것을 포함하는 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 42】
청구항 41에 있어서，
상기 금속성 재료층은 탄탈이고， 상기 반응 부산물은 Ta와 N을 함유하는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 43]
청구항 42에 있어서 ,
상기 제 2의 반도체층은 질화갈륨 계열의 화합물 반도체이고， 상기 제 2의 반도체층은 유기 금속 기상 성장으로 성장하고，
상기 반웅 부산물은 상기 제 2의 반도체층의 성 장 온도， 성장 압력， 성 장 속도 및 Ga 소스의 유량을 조절하여 증발되는 반도체 기판의 제조 방법 .
【청구항 44】
청구항 43에 있어서， 상기 Ga 소스는 TMGa이고， 상기 TMGa의 유량은 87 umol/min 미만인 것을 특징으로 하는 반도체 기판의 제조 방법.
【청구항 451
청구항 41에 있어서，
상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것은， 상기 제 2의 반도체충의 성장 도중 상기 제 2 반도체층의 성장을 멈춘 후， 또는 상기 제 2의 반도체층의 성장이 완료된 후， 상기 반웅 부산물이 증발되는 온도로 상기 기판 온도를 유지함으로써 수행되는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 46】
청구항 41에 있어서，
상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것은, 상기 제 2의 반도체층의 성장 도중 상기 제 2 반도체층의 성장을 멈춘 후， 또는 상기 제 2의 반도체층의 성장이 완료된 후， 상기 반응 부산물이 증발되는 압력으로 상기 기판 주위의 압력을 낮춤으로써 수행되는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 47]
청구항 41에 있어서，
상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 48】
청구항 41에 있어서，
상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며，
상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
【청구항 49】
청구항 41에 있어서，
상기 기판은, 사파이어 기판 또는 실리콘계 기판인 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 50】
청구항 41에 있어서,
상기 제 1의 반도체층에 형성된 상기 공동올 이용해 상기 기판을 박리하여， 상기 제 1의 반도체층 및 상기 계 2의 반도체층으로부터 형성된 반도체 기판을 제조하는 것을 특징으로 하는 반도체 기판의 제조 방법 .
【청구항 51]
기판상에 제 1의 반도체층을 형성하고，
상기 제 1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고， 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고，
상기 제 2의 반도체층상에 제 1의 화합물 반도체층을 형성하고, 상기 제 1의 화합물 반도체층상에 활성층을 형성하고，
상기 활성층상에 제 2의 화합물 반도체층을 형성하는 것을 포함하되， 상기 제 2의 반도체층을 형성하는 동안 또는 상기 제 2의 반도체층을 형성한 후, 상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 52】
청구항 51에 있어서，
상기 금속성 재료층은 탄탈이고， 상기 반웅 부산물은 Ta와 N을 함유하는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 53]
청구항 52에 있어서，
상기 제 2의 반도체층은 질화갈륨 계열의 화합물 반도체이고，
상기 제 2의 반도체층은 유기 금속 기상 성장으로 성장하고，
상기 반웅 부산물은 상기 계 2의 반도체층의 성장 온도， 성장 압력， 성장 속도 및 Ga 소스의 유량을 조절하여 증발되는 발광 소자 제조 방법 .
【청구항 54】
청구항 53에 있어서,
상기 Ga 소스는 TMGa이고， 상기 TMGa의 유량은 87 μηιοΐ/min 미만인 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 55]
청구항 51에 있어서，
상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것은， 상기 제 2의 반도체층의 성장 도중 상기 제 2 반도체층의 성장을 멈춘 후， 또는 상기 제 2의 반도체층의 성장이 완료된 후, 상기 반웅 부산물이 증발되는 온도로 상기 기판 온도를 유지함으로써 수행되는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 56]
청구항 51에 있어서, 상기 금속성 재료층과 질소의 반웅 부산물을 증발시켜 제거하는 것은， 상기 제 2의 반도체층의 성장 도중 상기 제 2 반도체층의 성장을 멈춘 후， 또는 상기 제 2의 반도체층의 성장이 완료된 후， 상기 반웅 부산물이 증발되는 압력으로 상기 기판 주위의 압력을 낮춤으로써 수행되는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 57]
청구항 51에 있어서，
상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 58]
청구항 51에 있어서，
상기 금속성 재료층은， 산화막을 가지며， 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성함과 함께， 상기 제 1의 반도체층 및 상기 제 2의 반도체층에 통하는 복수의 구멍을 형성하며，
상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에, 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동올 형성하는 것을 특징으로 하는 발광 소자 제조 방법.
【청구항 59】
청구항 51에 있어서,
상기 기판은, 사파이어 기판 또는 실리콘계 기판인 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 60]
청구항 51에 있어서,
상기 제 1의 반도체층에 형성된 상기 공동을 이용해 상기 기판을 박리하는 것을 더 포함하는 하는 발광 소자 제조 방법.
【청구항 61]
청구항 51에 있어서，
상기 제 1의 화합물 반도체층은 질화갈륨 계열의 화합물 반도체이고， 상기 제 1의 화합물 반도체층은 유기 금속 기상 성장으로 성장하고， 상기 반웅 부산물은 상기 제 1의 화합물 반도체층의 성장 온도， 성장 압력, 성장 속도 및 Ga 소스의 유량을 조절하여 증발되는 발광 소자 제조 방법.
【청구항 62】
청구항 61에 있어서，
상기 제 1 화합물 반도체층의 Ga 소스는 TMGa이고， 상기 TMGa의 유량은 87 u mol /min 미만인 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 63]
겨 U의 반도체층 및 상기 제 1의 반도체층상에 패턴 형상으로 형성 된 금속성 재료층을 갖는 기판을 제 1 챔버에 로딩하고，
상기 제 1 챔버 내에서 상기 제 1의 반도체층상 및 상기 금속성 재료층상에 제 2의 반도체층을 형성함과 함께， 상기 금속성 재료층보다 하층 부분의 상기 제 1의 반도체층에 공동을 형성하고，
상기 제 2 반도체층을 갖는 상기 기판을 상기 제 1 챔버로부터 제 2 챔버로 이송하고 ,
상기 제 2 챔버에서 상기 제 2 반도체층 상에 화합물 반도체층을 형성 하는 것을 포함하는 발광 소자 제조 방법 .
【청 구항 64]
청구항 63에 있어서 ,
상기 기판을 이송하는 것은 진공 파괴 (vacuum breaking) 없이 수행되는 발광 소자 제조 방법 .
【청구항 65]
청구항 63에 있어서，
상기 금속성 재료층은， 상기 제 1의 반도체층상에 일정 한 간격 및 폭으로 스트라이프 형상으로 형성하고，
상기 계 2의 반도체층은， 상기 금속성 재료층을 덮는 발광 소자 제조 방법 .
【청구항 66】
청구항 63에 있어서，
상기 금속성 재료층은 산화막을 가지고 상기 산화막은 상기 제 1의 반도체층에 대한 마스크를 형성하는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 67】
청구항 66에 있어서 ,
상기 금속성 재료층은， 상기 계 1의 반도체층 및 상기 게 2의 반도체층에 통하는 복수의 구멍 이 형성되는 두께로 형성되는 것을 특징으로 발광 소자 제조 방법 .
【청구항 68]
청구항 63에 있어서，
상기 제 1의 반도체층과 상기 제 2의 반도체층은 , 동일 또는 다른 화합물 반도체 재료를 이용해 형성하고，
상기 금속성 재료층은， 상기 제 2의 반도체층을 형성할 때의 가열 온도보다 고융점 의 금속성 재료를 이용해 형성 하는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 69]
청구항 63에 있어서，
상기 금속성 재료층은， 산화막을 가지며，
반도체층에 대한 마스크를 형성함과 함께， 상기
Figure imgf000041_0001
제 2의 반도체층에 통하는 복수의 구멍을 형성하며，
상기 제 2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에， 상기 금속성 재료층이 형성된 부분의 하층의 상기 제 1의 반도체층을 상기 금속성 재료층 및 산소와 반웅시켜 상기 복수의 구멍으로부터 증발시켜， 상기 공동을 형성하는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 70]
청구항 63에 있어서，
상기 금속성 재료층은， 탄탈이며， 그 막 두께가 5nm보다 두껍고， 상기 제 1의 반도체층상에 형성 후， 상기 탄탈의 표면이 산화탄탈로 감싸져 있고， 상기 제 1의 반도체층과 상기 탄탈과의 계면이 탄탈과 산화탄탈로 감싸져 있는 것을 특징으로 하는 발광 소자 제조 방법 .
【청구항 71]
청구항 63에 있어서，
상기 기판은， 사파이어 기판 또는 실리콘계 기판인 것을 특징으로 하는 발광 소자 제조 방법 .
【청 구항 72]
청구항 63에 있어서 ,
상기 화합물 반도체층을 형성하는 것은
제 1 화합물 반도체층올 형성하고，
상기 제 1 화합물 반도체층 상에 활성층을 형성하고，
상기 활성층 상에 제 2 화합물 반도체층을 형성하는 것을 포함하는 발광 소자 제조 방법 .
【청구항 73]
청구항 72에 있어서 ,
상기 제 2 화합물 반도체층 상에 2차 기판을 부착하고，
상기 제 1의 반도체층에 형성 된 상기 공동을 이용해 상기 기판을 박리 하는 것을 더 포함하는 발광 소자 제조 방법 .
PCT/KR2010/004816 2009-08-26 2010-07-22 반도체 기판 제조 방법 및 발광 소자 제조 방법 WO2011025149A2 (ko)

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