KR101106150B1 - 발광 소자 제조 방법 - Google Patents

발광 소자 제조 방법 Download PDF

Info

Publication number
KR101106150B1
KR101106150B1 KR1020090079434A KR20090079434A KR101106150B1 KR 101106150 B1 KR101106150 B1 KR 101106150B1 KR 1020090079434 A KR1020090079434 A KR 1020090079434A KR 20090079434 A KR20090079434 A KR 20090079434A KR 101106150 B1 KR101106150 B1 KR 101106150B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor layer
metallic material
substrate
material layer
Prior art date
Application number
KR1020090079434A
Other languages
English (en)
Other versions
KR20110021565A (ko
Inventor
김창연
시로 사카이
김화목
이준희
문수영
Original Assignee
서울옵토디바이스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020090079434A priority Critical patent/KR101106150B1/ko
Application filed by 서울옵토디바이스주식회사 filed Critical 서울옵토디바이스주식회사
Priority to CN201080038363.4A priority patent/CN102640307B/zh
Priority to CN201510088799.9A priority patent/CN104658890B/zh
Priority to CN201510089036.6A priority patent/CN104716023B/zh
Priority to EP10812163.3A priority patent/EP2472604B1/en
Priority to CN201510088677.XA priority patent/CN104795313B/zh
Priority to JP2012526622A priority patent/JP5847083B2/ja
Priority to PCT/KR2010/004816 priority patent/WO2011025149A2/ko
Priority to CN201510088718.5A priority patent/CN104795314B/zh
Priority to US12/805,958 priority patent/US8026119B2/en
Publication of KR20110021565A publication Critical patent/KR20110021565A/ko
Priority to US13/137,124 priority patent/US8183075B2/en
Application granted granted Critical
Publication of KR101106150B1 publication Critical patent/KR101106150B1/ko
Priority to US13/506,295 priority patent/US8329488B2/en
Priority to US13/694,058 priority patent/US8609449B2/en

Links

Images

Landscapes

  • Led Devices (AREA)

Abstract

발광 소자 제조 방법이 개시된다. 이 방법은 제1의 반도체층 및 상기 제1의 반도체층상에 패턴 형상으로 형성된 금속성 재료층을 갖는 기판을 제1 챔버에 로딩하고, 상기 제1 챔버 내에서 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고, 상기 제2 반도체층을 갖는 상기 기판을 상기 제1 챔버로부터 제2 챔버로 이송하고, 상기 제2 챔버에서 상기 제2 반도체층 상에 화합물 반도체층을 형성하는 것을 포함한다. 제1 챔버와 제2 챔버를 분리함으로써 제2 챔버의 오염을 방지할 수 있어 양호한 품질의 화합물 반도체층을 성장시킬 수 있다.

Description

발광 소자 제조 방법{METHOD OF FABRICATING LIGHT EMITTING DEVICE}
　본 발명은, 발광 소자 제조 방법에 관한 것으로, 특히, 성장 기판 상에 형성된 반도체층에 공동을 형성하면서도 공동 형성에 따른 반응 부산물에 의해 화합물 반도체층의 성장 챔버가 오염되는 것을 방지하여 양호한 품질의 화합물 반도체층을 성장시킬 수 있는 발광 소자 제조 방법에 관한 것이다.
질화 갈륨(GaN)계 반도체를 이용한 발광 다이오드(이하, LED라고 한다)는, 신호기나 액정 패널의 백라이트 등의 여러 가지 기기로 이용되고 있다. LED의 발광 효율은, 결정의 전위 밀도, 결함에 영향을 받는다고 알려져 있다. GaN계 반도체의 결정 성장은, 사파이어 등의 이종 기판상에서 행해지지만, GaN층과 기판 사이의 격자 부정합 및 열 팽창 계수의 불일치가 발생해, 고전위 밀도나 결함의 증대를 가져온다고 여겨지고 있다.
여기서, GaN계 반도체의 결정 성장은, GaN 기판 등의 동종 재료의 기판상에서 실시하는 것이 바람직하다. 한편, GaN는 질소의 해리율이 높은 점 등에 의해 GaN 융액의 형성이 어렵고, GaN 기판의 제조를 곤란하게 하고 있다. 또, GaN 기판용으로 성장시킨 GaN 벌크 결정을 GaN 기판으로서 박리하기 위해, 기계 연마나 레 이저 박리 등이 이용되고 있지만, 실용적인 사이즈의 GaN 기판을 재현해 내기에는 매우 곤란하다. 특히, 레이저 박리는 방대한 시간을 필요로 해, GaN 기판의 비용을 상승시키는 원인이 되고 있다.
위에서 설명한 바와 같이, GaN 기판의 제조는 매우 곤란하고 비용도 비싸기 때문에, LED나 레이저 다이오드 등의 반도체 소자는, 사파이어 등의 이종 기판상에서 GaN층을 성장시켜 제조되는 경우가 많다. 그러나 앞서 말한 고전위 밀도나 결함의 증대에 의해, LED의 발광 성능의 향상을 방해하고 있다. 게다가, 사파이어 기판은 GaN 기판에 비해 열전도율이 낮고, 소자의 열방열성을 저하시킨다. 이것은 LED나 레이저 다이오드를 제조하는 경우, 장기 수명화를 방해하는 원인이 된다.
사파이어가 갖는 문제점을 해결하기 위해, 이들 이종 기판을 성장 기판으로 이용하여 GaN층을 성장시킨 후, 2차 기판을 부착하고, 엑시머 레이저를 이용하여 성장 기판인 사파이어와 GaN층의 계면에서 GaN층을 국부적으로 분해하여 사파이어를 제거하는 레이저 리프트 오프 방법이 개발되고 있다.
그러나, 앞에서 설명한 바와 같이, 레이저를 이용한 성장 기판의 박리는 방대한 시간을 필요로 해, 발광 소자의 제조 비용을 상승시킨다.
본 발명이 해결하고자 하는 기술적 과제는, 레이저를 사용하지 않고도 이종 재료의 성장 기판을 용이하게 박리할 수 있도록 성장 기판 상에 형성된 반도체층에 공동을 형성하는 발광 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체층에 공동을 형성할 때 발생되는 반응 부산물에 의해 상기 반도체층 상에 형성되는 화합물 반도체층의 결정 품질이 저하되는 것을 방지할 수 있는 발광 소자 제조 방법을 제공하는 것이다.
본 발명의 일 실시 형태는 발광 소자 제조 방법을 제공한다. 이 방법은, 제1의 반도체층 및 상기 제1의 반도체층상에 패턴 형상으로 형성된 금속성 재료층을 갖는 기판을 제1 챔버에 로딩하고, 상기 제1 챔버 내에서 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고, 상기 제2 반도체층을 갖는 상기 기판을 상기 제1 챔버로부터 제2 챔버로 이송하고, 상기 제2 챔버에서 상기 제2 반도체층 상에 화합물 반도체층을 형성하는 것을 포함한다.
또한, 상기 기판을 이송하는 것은 진공 파괴(vacuum breaking) 없이 수행된다. 즉, 상기 기판을 이송할 때, 상기 기판은 대기중에 노출되지 않으며, 따라서 상기 제2 반도체층의 표면을 세정할 필요가 없이, 제2 반도체층 상에 상기 화합물 반도체층을 성장시킬 수 있다.
한편, 상기 금속성 재료층은, 상기 제1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고, 상기 제2의 반도체층은, 상기 금속성 재료층을 덮는다. 이를 위해 상기 제2의 반도체층은 상기 금속성 재료층의 폭보다 1/2배 이상 형성된다.
또한, 상기 금속성 재료층은 산화막을 가지고 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성할 수 있다.
또한, 상기 금속성 재료층은, 상기 제1의 반도체층 및 상기 제2의 반도체층에 통하는 복수의 구멍이 형성되는 두께로 형성될 수 있다.
한편, 상기 제1의 반도체층과 상기 제2의 반도체층은, 동일 또는 다른 화합물 반도체 재료를 이용해 형성하고, 상기 금속성 재료층은, 상기 제2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것이 바람직하다.
또, 상기 금속성 재료층은, 산화막을 가지며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성함과 함께, 상기 제1의 반도체층 및 상기 제2의 반도체층에 통하는 복수의 구멍을 형성하며, 상기 제2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에, 상기 금속성 재료층이 형성된 부분의 하층의 상기 제1의 반도체층을 상기 금속성 재료층 및 질소와 반응시켜 상기 복수의 구멍으로부터 증발시켜, 상기 공동을 형성할 수 있다.
한편, 상기 금속성 재료층은, 탄탈이며, 그 막 두께가 5nm 내지 100nm이고, 상기 제1의 반도체층상에 형성 후, 상기 탄탈의 표면이 산화탄탈로 감싸져 있을 수 있다.
한편, 상기 기판은, 사파이어 기판 또는 실리콘계 기판일 수 있다.
한편, 상기 화합물 반도체층을 형성하는 것은, 제1 화합물 반도체층을 형성하고, 상기 제1 화합물 반도체층 상에 활성층을 형성하고, 상기 활성층 상에 제2 화합물 반도체층을 형성하는 것을 포함할 수 있다.
또한, 상기 제2 화합물 반도체층 상에 2차 기판을 부착하고, 상기 제1의 반도체층에 형성된 상기 공동을 이용해 상기 기판을 박리할 수 있다.
본 발명에 의하면, 성장 기판상에 형성된 반도체층에 공동을 형성함으로써 상기 공동을 이용해 성장 기판을 쉽게 박리할 수 있다. 또한, 상기 공동을 형성할 때 발생되는 반응 부산물에 의해 챔버가 오염되더라도, 상기 공동을 형성하는 챔버와 화합물 반도체층을 성장시키는 챔버를 분리함으로써 양호한 품질의 화합물 반도체층을 성장시킬 수 있다.
이하, 첨부한 도면에 근거하여 본 발명의 실시 형태에 대해 상세하게 설명한다. 또한, 이하에 기재한 실시 형태는 각각 본 발명의 한 형태에 지나지 않고, 본 발명은 이러한 실시 형태로 한정되는 것은 아니다.
(실시 형태 1)
도 1은, 실시 형태 1에 따른 발광 소자 제조 방법의 개략을 나타내는 도면이고, 도 2는 상기 발광 소자 제조 방법에 사용되는 발광 소자 제조 장치의 개략도이 다. 도 1의 (A)는 제1의 GaN층 및 금속 재료층을 형성하는 공정을 나타내는 단면도, (B)는 제2의 GaN층 및 공동의 형성 공정을 나타내는 단면도, (C)는 화합물 반도체층을 형성하는 공정을 나타내는 단면도이다.
도 1 (A)에서, 101은 사파이어(Al2O3) 기판이다. 우선, 사파이어 기판(101)상에 2㎛ 두께 정도의 제1의 GaN층(102)을 형성한다. 이 제1의 GaN층의 두께는 일례이며, 한정하는 것은 아니다.
다음으로, 제1의 GaN층(102)상에 EB(Electron Beam) 증착 및 리프트 오프를 이용해 50nm 두께 정도의 Ta층(금속성 재료층)(103)을 스트라이프 형상으로 5㎛ 폭, 5㎛ 간격으로 형성한다. 이 Ta층(103)의 형상, 두께, 폭, 간격은 일례이며, 한정하는 것은 아니다.
다음으로, 도 1 (B)에서, 제1의 GaN층(102) 및 Ta층(103)을 갖는 기판(101)을 제1 챔버(도 2의 10)에 로딩하고, 제1의 GaN층(102)상 및 Ta층(103)상에 유기 금속 기상 성장법(이하, MOCVD법이라고 한다)을 이용해 제2의 GaN층(104)을 형성한다. 이 도 1 (B)는, 제2의 GaN층(104)의 형성 도중 상태를 나타내고 있다. 이 경우, GaN층의 N과 Ta가 결합해 TaN이 생기고, 이것이 다른 물질로 되어, 보다 N이 진한 기상 중으로 상승해 간다. 900℃ 이상에서 TaN은 불안정해 지고, 1000℃ 이상에서는 기화하여, 그 기화에 수반해 구멍이 깊어져 가고, 공동(102a)이 형성된다. GaN의 N은 TaN이 되지만, Ga가 남는다. 이 Ga는, 기상 성장 중에 퇴적하는 Ga와 같은 것이므로, 원료로 사용된다.
한편, 상기 제2의 GaN층(104)은 Ta층(103)의 1/2배 이상 형성될 수 있다. 한편, 상기 제2의 GaN층(104)의 상한은 특별히 한정되지 않으나, 1000㎛ 미만으로 형성될 수 있다.
MOCVD법에 의해 제2의 GaN층(104)의 형성을 진행시키면, 도면 중에 나타나듯이, Ta층(103)의 하층에 있는 제1의 GaN층(102)의 에칭이 진행되어, 공동(102a)의 형성 영역도 거의 사파이어 기판(101)상까지 확대된다. 또, 제2의 GaN층(104)의 성장과 함께, 제1의 GaN층(102)의 성장도 진행되기 때문에, 도 1에 나타나듯이 기판 표면은 평탄화된다.
뒤에서 상세히 설명하겠지만, 제2의 GaN층(104) 성장 도중 Ta와 N의 결합에 의해 반응 부산물이 생성된다. 이러한 반응 부산물은 제1 챔버(10)를 오염시킬 수 있으며, 제1 챔버(10)에서 화합물 반도체층을 성장시킬 경우, 화합물 반도체층의 결정 품질을 떨어뜨릴 수 있다. 따라서, 화합물 반도체층은 제1 챔버(10)와 공간적으로 분리된 제2 챔버(20)에서 수행된다.
즉, 제2 GaN층(104)의 성장이 완료된 후, 상기 기판(101)은 제1 챔버(10)로부터 제2 챔버(도 2의 20)로 이송된다. 제1 챔버(10)와 제2 챔버(20)는 연통로(30)를 통해 연결되어 있다. 제1 챔버(10)와 연통로(30) 사이에는 제1 챔버 내의 오염물이 제2 챔버(20)로 이동하는 것을 차단하기 위한 셔터(13)가 설치될 수 있으며, 또한, 제2 챔버(20)와 연통로(30) 사이에도 셔터(23)가 설치될 수 있다. 각 챔버(10, 20)와 연통로(30) 사이에 각각 셔터가 설치된 것으로 도시하지만, 연통로에 하나의 셔터만이 설치될 수도 있다.
또한, 각 챔버 내에는 기판(101)을 지지하기 위한 페데스탈(11, 21)이 있으며, 상기 페데스탈(11, 21)에는 기판(101)을 가열하기 위한 히터(도시하지 않음)가 마련되어 있다. 또, 도시하지는 않았지만, 각 챔버(10, 20)에 소스 가스 및 캐리어 가스를 공급하기 위한 소스 라인들과 진공 배기하기 위한 배기 라인이 연결된다.
상기 제1 챔버(10)와 제2 챔버(20)가 연통로(30)를 통해 연결되므로, 진공 파괴(vacuum breaking) 없이 기판(101)을 제1 챔버(10)로부터 제2 챔버(20)로 이송할 수 있다.
다음에, 도 1 (C)에 있어서, 제2 챔버(20)에서 제2의 GaN층(104) 상에 제1의 화합물 반도체층(201), 활성층(202) 및 제2의 화합물 반도체층(203)이 형성된다.
상기 화합물 반도체층들(201, 202, 203)은 제2 GaN층(104)과 같이 유기금속 기상 성장법을 사용하여 형성될 수 있으며, 질화갈륨 계열의 화합물 반도체층일 수 있다.
상기 화합물 반도체층들을 제1 챔버로부터 격리된 제2 챔버(20)에서 형성하므로, 상기 공동(102a)이 형성될 때 발생된 반응 부산물에 의해 화합물 반도체층들의 결정 품질어 저하되는 것을 방지할 수 있다. 더욱이, 진공 파괴 없이 제1 챔버(10)로부터 제2 챔버(20)로 기판(101)을 이송할 수 있으므로, 제2 GaN층(104)과 상기 화합물 반도체층들(201, 202, 203)을 인-시투 공정으로 성장시킬 수 있다.
또한, 본 실시 형태 1에서, 기판(101)상의 제1 GaN층(102)에 공동(102a)이 형성되기 때문에 상기 공동(102a)을 이용하여 기판(101)을 쉽게 박리할 수 있다.
사파이어 기판(101)을 박리하는 경우, 예를 들면, 레이저·리프트 오프법을 이용해도 좋고, 연마법이나 습식 식각을 이용해도 좋다. 또, 사파이어 기판(101)을 트위스트 시켜 제1의 GaN층(102)으로부터 박리해도 괜찮다. 본 실시 형태는, 사파이어 기판(101)을 박리하는 방법을 특별히 한정하는 것은 아니다.
(실시예 1)
다음으로, 상기 공동(102a)의 형성에 대한 구체적인 예에 대해, 이하에서 설명한다. 본 실시예 1에서는, MOCVD 장치를 이용해 기판(101) 상에 제2의 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 트리 메틸 갈륨(이하, TMGa라고 한다)을 이용하여 TMGa를 20μmol/min의 유량으로 흐르게 하면서 가열 온도를 1045℃로 설정하고, 결정 성장을 5시간 행한 예를 보여준다. 또, 본 실시예 1에서는, 제1의 GaN층(102)상에 스트라이프 형상으로 두께가 50nm의 Ta층(103)을 형성하고 있다.
상기 조건에 의해 제2의 GaN층(104)의 형성이 완료된 시료의 SEM 단면 사진을 도 3에 나타낸다. 이 도면에서 분명히 나타나듯이, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)에는 공동(102a)이 형성되어 있다. 이 공동(102a)을 포함한 도면 중에 보이는 확대 영역에 대해 에너지 분산형 X선 분광기(이하, EDX라고 한다)를 이용해 분석한 결과를 도 4에 나타낸다.
도 4의 EDX에 의한 스펙트럼도에서 나타나듯이, 제1의 GaN층(102)의 GaN와 사파이어 기판(101)의 Al 및 O가 관측되고 Ta는 대부분 관측되지 않았다. 또, 도 5 (B)~(D)의 EDX도에서 나타나듯이, 제1의 GaN층(102)의 Ga와 사파이어 기판(101)의 Al 및 O가 관측되었지만 Ta는 관측되지 않았다.
이번 실시예 1에서는, 제2의 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다. 이 Ta층(103)에 형성된 구멍(103a)의 분석 결과를 도 6 및 도 7에서 더 설명한다. 또한, 도 6 및 도 7에서 나타나는 분석 결과는, MOCVD 장치를 이용한 제2의 GaN층(104)의 형성 과정을 도중에 멈추어, EDX에 의해 분석한 결과이다.
도 6에 있어서, (A)는 시료의 SEM 단면 사진이며, (B)는 시료의 SEM 표면 사진이다. 도 7에 있어서, (A)는 도 6 (B)의 시료의 표면으로부터 EDX 분석한 Ga의 EDX도이며, (B)는 도 6 (B)의 시료의 표면으로부터 EDX 분석한 Ta의 EDX도이다.
도 6 (A)에 나타내는 SEM 단면 사진에서는, Ta층(103)의 하층에 있는 제1의 GaN층(102)이 에칭되어 공동(102a)이 형성된 것을 관측했다. 도 6 (B)에 나타나는 SEM 표면 사진에서는, Ta층(103)의 표면에 구멍(103a)이 형성된 것을 관측했다. 또한, 이 구멍(103a)을 포함한 Ta층(103)의 표면을 EDX법에 의해 Ga, Ta에 대해 분석한 결과를 도 7 (A) 및 (B)에 나타낸다. 이러한 EDX도에 의해, Ta층(103)이 남고, Ta층(103)상에 Ga 및 GaN가 얇게 성장하고 있는 것이 판명되었다.
이상과 같이, 본 실시예 1에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 조건을 조정하여, Ta층을 이용해 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 상술의 실시 형태 1에 나타난 제2의 GaN층(104)을 형성할 때, 제1의 GaN층(102)의 성장과 함께, 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것이 가능해졌다. 즉, 제1의 GaN층(102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하 는 것에 의해, 제1의 GaN층(102) 내에 공동(102a)을 형성하는 것이 가능해진 것이 판명되었다.
또한, 상기 실시예 1에 나타난 MOCVD 장치의 설정 조건은, 일례이며, 상술의 제1의 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2의 GaN층(104)의 성장 과정에 있어서, 제2의 GaN층(104)의 성장 속도에 비해 제1의 GaN층(102)의 성장 속도는 늦기 때문에, 상기 실시예 1에서는, 제1의 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또, 상기 실시 형태 1에서는, 제2의 GaN층(104)의 성장 과정에 있어서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또, Ta층(103)의 형상은, 상술의 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 다양하게 변경될 수 있다.
(실시예 2)
본 실시예 2에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 20μmol/min의 유량으로 흐르게 하면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 보여준다. 또, 본 실시예 2에서는, 제1의 GaN층(102)상에 스트라이프 형상으로 두께가 30nm의 Ta층(103)을 형성하고 있다.
상기 조건에 의해 제2의 GaN층(104)의 형성이 종료한 시료를 도 8에 나타낸다. 도 8은, 시료의 일부분인 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)의 일부에는 공동(102a)이 형성되어 있다. 또, 이번 실시예 2에서는, 제2의 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.
본 실시예 2에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 조건을 조정하여, Ta층(103)을 이용해 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 하였다. 따라서, 상술의 실시 형태 1에 나타난 제2의 GaN층(104)을 형성할 때에, 제1의 GaN층(102)의 성장과 함께, 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1의 GaN층(102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해, 제1의 GaN층(102) 내에 공동(102a)을 형성하는 것이 가능해짐이 판명되었다.
도 8에 나타난 단면도에서는, Ta층(103)의 바로 아래 전체는 아니고, 각 Ta층(103)의 좌우 양단 부분의 하층에 위치하는 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)이 형성되어 있다. 이것은, 제1의 GaN층(102) 내에 에칭이 각 Ta층(103)의 좌우 양단 부분으로부터 진행하는 것을 나타내고 있다.
또한, 상기 실시예 2에 나타난 MOCVD 장치의 설정 조건은, 일례이며, 상술의 제1의 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2의 GaN층(104)의 성장 과정에 있어서, 제2의 GaN층(104)의 성장 속도에 비해 제1의 GaN층(102)의 성장 속도는 늦기 때문에, 상기 실시예 2에서는, 제1의 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또, 상기 실시예 2에서는, 제2의 GaN층(104)의 성장 과정에 있어서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또, Ta층(103)의 형상은, 상술한 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 다양하게 변경될 수 있다.
(실시예 3)
본 실시예 3에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 20μmol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 보여준다 또, 본 실시예 3에서는, 제1의 GaN층(102)상에 스트라이프 형상으로 두께가 50nm인 Ta층(103)을 형성하고 있다.
상기 조건에 의해 제2의 GaN층(104)의 형성이 종료된 시료를 도 9에 나타낸다. 도 9는, 시료의 일부분의 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)에는 공동(102a)이 형성되어 있다. 또, 이번 실시예 3에서는, 제2의 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.
본 실시예 3에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 조건을 조정하여, Ta층(103)을 이용해 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 상술의 실시 형태 1에 나타난 제2의 GaN층(104)을 형성할 때 제1의 GaN층(102)의 성장과 함께, 제1의 GaN층(102) 내에 에 칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1의 GaN층(102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해, 제1의 GaN층(102) 내에 공동(102a)을 형성하는 것이 가능해짐이 판명되었다.
또한, 상기 실시예 3에 나타난 MOCVD 장치의 설정 조건은, 일례이며, 상술의 제1의 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2의 GaN층(104)의 성장 과정에 있어서, 제2의 GaN층(104)의 성장 속도에 비해 제1의 GaN층(102)의 성장 속도는 늦기 때문에, 상기 실시예 3에서는, 제1의 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또, 상기 실시예 3에서는, 제2의 GaN층(104)의 성장 과정에 있어서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또, Ta층(103)의 형상은, 상술의 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 다양하게 변경될 수 있다.
(실시예4)
본 실시예 4에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 20μmol/min의 유량으로 흐르게 하면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 보여준다. 또, 본 실시예 4에서는, 제1의 GaN층(102)상에 스트라이프 형상으로 두께가 100nm인 Ta층(103)을 형성하고 있다.
상기 조건에 의해 제2의 GaN층(104)의 형성이 종료된 시료를 도 10에 나타낸 다. 도 10은, 시료의 일부분의 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)에는 공동(102a)이 형성되어 있다. 또, 이번 실시예 4에서는, 제2의 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.
본 실시예 4에에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 조건을 조정하여, Ta층(103)을 이용해 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 상술의 실시 형태 1에 나타난 제2의 GaN층(104)을 형성할 때, 제1의 GaN층(102)의 성장과 함께, 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1의 GaN층(102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해, 제1의 GaN층(102) 내에 공동(102a)을 형성하는 것이 가능해짐이 판명되었다.
또한, 상기 실시예 4에 나타낸 MOCVD 장치의 설정 조건은, 일례이며, 상술의 제1의 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2의 GaN층(104)의 성장 과정에 있어서, 제2의 GaN층(104)의 성장 속도에 비해 제1의 GaN층(102)의 성장 속도는 늦기 때문에, 상기 실시예 4에서는, 제1의 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또, 상기 실시예 4에서는, 제2의 GaN층(104)의 성장 과정에 있어서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또, Ta층(103)의 형상은, 상술의 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 다양하게 변경될 수 있다.
(실시예 5)
실시예 5에서는, MOCVD 장치의 설정 조건을 변경하여, 기판(101) 상에 제2의 GaN층(104)을 형성하는 구체적인 예를 설명한다.
본 실시예 5에서는, 원료 가스로서 TMGa를 이용해 TMGa를 87μmol/min의 유량으로 흐르게 하면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 보여준다.
상기 조건에 의해 제2의 GaN층(104)의 형성이 종료된 시료를 도 11에 나타낸다. 도 11에서, (A)는 시료의 일부분의 SEM 단면 사진이며, (B)는 (A)의 표면을 부분적으로 확대한 SEM 표면 사진이다. 이 도면에서 분명히 나타나듯이, 제2의 GaN층(104)의 면상에는, 입상의 물질이 석출되고 있고, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)에는 공동(102a)이 형성되고 있다. 입상의 물질은, 이하의 EDX 분석 및 CL분석에 의해 Ga입자, N입자, Ta입자인 것이 판명되었다.
상기 입자 형상 물질의 표면을 EDX 분석한 결과를 도 12에 나타낸다. 도 12에서, (A)는 도 11 (B)의 입상 물질을 EDX 분석한 스펙트럼도이며, (B)는 도 11 (B)의 입상 물질을 EDX 분석한 Ga의 EDX도이며, (C)는 도 11 (B)의 입상 물질을 EDX 분석한 N의 EDX도이다. 도 12 (A)의 스펙트럼도에 나타나듯이 Ga 및 N와 약간의 Ta가 관측되고, 도 12 (B) 및 (C)의 EDX도에 나타나듯이 Ga 및 N이 관측되었다.
더욱이, 입상 물질의 단면을 EDX 분석한 결과를 도 13 및 도 14에 나타낸다. 도 13에서, (A)는 도 11 (B)의 입상 물질로서의 보이드 부분을 확대한 SEM 단면 사진이며, (B)는 (A)의 단면을 EDX 분석한 스펙트럼도이다. 도 14에서, (A)는 도 13 (A)의 단면을 EDX 분석한 Ga의 EDX도이며, (B)는 도 13 (A)의 단면을 EDX 분석한 N의 EDX도이며, (C)는 도 13 (A)의 단면을 EDX 분석한 Ta의 EDX도이다.
도 13 (B)의 스펙트럼도에 나타나듯이, 제2의 GaN층(104) 및 입상 물질의 Ga 및 N, Ta층(103)의 Ta, 사파이어 기판(101)의 Al 및 O가 관측되었다. 또, 도 14 (A)~(C)에 나타나듯이, 보이드 부분에 Ga, N, Ta가 관측되었다.
이상의 관측 결과로부터 제2의 GaN층(104)의 면상에 석출한 입상 물질은, Ga입자, N입자와 Ta입자인 것이 판명되었다. 즉, 본 실시예 5에서는, 제1의 GaN층(103)의 에칭된 부분의 Ga가 N와의 결합이 끊기고, GaO의 반응과 가스화가 끊겨, Ga입자, N입자 및 Ta입자가 석출된 것이 판명되었다.
이상과 같이, 실시예 5에서는, TMGa의 유량을 87μmol/min으로 실시예 1보다 많이 설정했기 때문에, 상술과 같은 입상 물질이 기판상에 석출한 것이 판명되었다. 따라서, 입상 물질이 기판상에 석출하지 않는 TMGa의 바람직한 유량 X는, X＜87μmol/min의 범위인 것이 판명되었다.
또한, 실시예 5에서, 상기 공동(102a)이 형성됨에 따라 반응 부산물이 발생되는 것을 알 수 있다. 이 반응 부산물은 기판상에 석출될 수도 있으며, 증발하여 챔버 벽에 부착될 수도 있다.
(Ta층의 Ta2O5 형성에 대해)
상기 실시예 1 ~ 실시예 4에서는, Ta층(103)의 두께를 30nm, 50nm, 100nm로 변경하는 예를 보여준다. 이와 같이, Ta층(103)의 두께를 변경해도, 제1의 GaN층(104) 중에는 에칭에 의해 공동(102a)이 형성되는 것을 확인할 수 있다.
Ta층(103)은, 그 두께에 따라 Ta2O5가 생성되는 영역이 변화하는 것을, 도 15에 모식적으로 나타낸다. 도 15 (A)는, 두께를 5nm의 Ta층(103)이 Ta2O5로 변화한 예를 나타내고, 도 15 (B)는, 두께를 100nm의 Ta층(103)의 표면이 Ta2O5로 변화한 예를 나타낸다. 제1의 GaN층(102)의 표면에 Ta층(103)을 EB 증착 장치로 증착한 후, MOCVD 장치까지 옮기는 동안에 Ta층(103)은 대기 중에 노출된다. 그동안에 Ta와 산소가 반응해 Ta층(103)이 Ta2O5로 변화하고 있는 것이 판명되었다. 이 때문에, 도 15 (A)에 나타나는 Ta층(103)의 두께를 5nm로 했을 경우는 전체가 Ta2O5로 변화하고, 도 15 (B)에 나타내는 Ta층(103)의 두께를 100nm로 했을 경우는 표면이 Ta2O5로 변화하는 것이 판명되었다. 즉, Ta가 실온에서 공기에 접하면, Ta2O5가 생긴다. 도 15 (A)에 두께 5nm의 Ta막이 GaN층상의 횡방향으로 성장하는 예를 모식적으로 나타낸다. 또, 실제로 두께 10nm의 Ta2O5를 기판상의 횡방향으로 성장시킨 예를 도 16에 나타낸다. 양쪽 모두, Ta막 아래의 GaN층이 에칭되는 일 없이 성장이 진행되고 있다. 즉, 두께 5nm의 Ta막을 형성한 기판을, 공기 중에서 MOCVD 장치까지 옮긴 결과, 도 15 (A)에서는 5nm의 Ta2O5가 형성되었다. Ta2O5는 매우 좋은 횡방향으로 성 장하는 마스크이다. 한편, 도 15 (B)에 나타내는 두께 100nm의 Ta를 형성했을 경우는 사정이 다르다. Ta를 EB 증착으로 형성하는 경우, 원료의 Ta를 공기 중에서 장착하기 때문에, Ta 표면에 얇은 산화막이 증착된다. 이것을 더욱 증착하면, 처음에는 Ta2O5가 되지만, 이 상태는 점점 줄어들어 Ta 금속의 증착이 된다. 따라서, GaN층상의 Ta의 Ta2O5의 막 두께는 5nm 이하이며, 부분적으로 Ta인 부분이 포함되어 있다. 이 Ta2O5막으로부터 위층은 Ta이다. 그리고 Ta층 형성 후의 기판을 공기 중에서 MOCVD 장치까지 옮기는 것에 의해, Ta층의 표면에 얇게 Ta2O5막이 형성된다. 그 결과, Ta층의 표면을 얇게 Ta2O5막으로 감싼 형태가 된다. 이 Ta층 가운데, GaN층상의 Ta2O5막은, 부분적으로 Ta가 섞인 층이 된다. 이 모습을 도 15 (B)에 모식적으로 나타내고 있다. GaN층의 N와 Ta층의 Ta는 결합해 TaN이 되지만, Ga는 기상 성장 중에 퇴적하는 Ga와 같은 것이므로, 그대로 원료로서 사용되고 있다.
상기 실시예 1~실시예 4에 있어서, Ta층(103)이 산화한 Ta2O5 영역은, 제1의 GaN층(104)에 대해서 횡방향으로 성장하여 매우 좋은 에칭 마스크로 작용한다. 이 때문에, 실시예 2에서 도 8에 나타낸 것처럼, 두께가 30nm의 Ta층(103)의 좌우 양단 부분에서는 Ta2O5 영역이 형성되지 않고, 이 부분의 하층에 위치하는 제1의 GaN층(102)으로부터 공동(102a)의 형성이 진행하는 것이 판명되었다. 두께가 50nm, 100nm로 한 Ta층(103)을 형성한 실시예 3 및 4에서도, 그 표면에 Ta2O5 영역이 형성 되어 제1의 GaN층(104)에 대해서 에칭 마스크로서 작용하기 때문에, 똑같이 공동(102a)의 형성이 진행된다.
따라서, 에칭 마스크로서 작용시키는 Ta2O5 영역이 형성되는 Ta층(103)의 두께는, 실시예 1~실시예 4에 나타낸 것처럼 20nm~100nm여도 좋다. 또한, 제1의 GaN층상에 두께 5nm의 Ta 마스크를 형성한 예를 나타낸 도 16 (A)에서는, Ta 마스크의 하층에 공동이 형성되지 않았다. 또, Ta2O5 마스크만을 형성한 예를 나타낸 도 16 (B)에서는, Ta2O5 마스크가 GaN층상, 및 InGaAlN상에 형성 가능한 것을 확인했다. 따라서, Ta층(103)의 두께에 의하지 않고 Ta2O5 마스크가 형성되기 때문에, 상기 실시예 1~실시예 4에 나타낸 것처럼, Ta2O5 마스크의 하층에 위치하는 제1의 GaN층(102) 내에 공동(102a)의 형성을 진행시키는 것이 가능하다.
(실시 형태 2)
다음으로, 상기 실시 형태 1에 나타낸 화합물 반도체층들을 이용하여 발광 소자로서 LED를 형성했을 경우에 대해 도 16을 참조해 설명한다.
도 17은, 본 실시 형태 2에 따른 LED를 설명하기 위한 부분 단면도이다.
도 17에 있어서, 제2의 GaN층(104)이 형성된 기판(100)상에 복수의 LED(200)가 서로 격리되어 형성된다. 각 LED(200)는, 제1의 도전형 화합물 반도체층으로 된 하부 반도체층(201)과, 활성층(202)과 제2의 도전형 화합물 반도체층으로 된 상부 반도체층(203)을 가진다. 활성층(202)은, 우물층 및 장벽층을 가지는 단일 또는 다 중 양자 우물 구조를 가져도 좋고, 요구되는 발광 파장에 의해, 그 물질 및 조성이 선택된다. 예를 들면, 활성층(202)은, 질화갈륨계의 화합물 반도체로 형성되어도 좋다. 하부 및 상부 반도체층(201, 203)은, 활성층(202)에 비해 밴드 갭이 큰 물질로 형성되고, 질화갈륨계의 화합물 반도체로 형성되어도 좋다.
한편, 상부 반도체층(203)은, 하부 반도체층(201)의 일부 영역의 상부에 위치하고, 활성층(202)은, 상부 반도체층(203)과 하부 반도체층(201)의 사이에 개재된다. 또, 상부 반도체층(203)상에 상부 전극층(204)을 형성해도 좋다. 상부 전극층(204)은, 투명 전극층, 예를 들면, 인디움틴산화물막(ITO), 또는, Ni/Au 등의 물질로 형성되어도 좋다.
또, 상부 전극층(204)상에는, 상부 전극 패드(205)가 형성되고, 하부 반도체층(201)이 노출된 영역에는, 하부 전극(207)이 형성된다.
이와 같이, 제2의 GaN층(100)상에서 복수의 LED(200)를 형성한 후, 도면 중에 나타내는 절단 위치에서 절단하는 것에 의해, 개개의 LED(200)로 분리하는 것이 가능하다. 상기 사파이어 기판(101)은 개개의 LED(200)로 분리하기 전에 박리될 수 있다. 또한, 상기 개개의 LED들(200)을 형성하기 전에 박리될 수도 있다.
또, 제2의 GaN층(104)상에 LED(200)를 형성할 때에, 제2의 GaN층(104)과 하부 반도체층(201)의 굴절률을 서로 다르게 한 화합물 반도체를 형성하는 것에 의해, 발광 효율의 향상을 꾀할 수 있어 고휘도의 LED 어레이를 구성하는 것도 가능하다. 또, 제2 GaN층(104)을 이용해 레이저 다이오드를 형성하면, 사파이어 기판(101)보다 열전도율이 좋은 GaN층상에 형성되기 때문에, 방열 특성을 향상할 수 있어 레이저 다이오드의 장수명화를 꾀하는 일도 가능하다.
(실시 형태 3)
다음으로, 수직형 구조의 발광 소자 제조 방법에 대해 도 18을 참조해 설명한다.
도 18 (A)에 있어서, 도 1 (A) 내지 (C)를 참조하여 설명한 바와 같이, 제1 GaN층(102) 및 패턴 형상으로 형성된 Ta층(103)을 갖는 사파이어 기판(제1 기판, 101)을 제1 챔버(도 2의 10)에 로딩하고, 제2 GaN층(104)을 형성한다. 이때, 제1 GaN층(102) 내에 공동(102a)을 형성한다. 또한, 제2 GaN층(104)을 형성하는 동안 상기 Ta층(103)에 구멍(103a)이 형성될 수 있으며, 제2 GaN층(104)을 형성하기 전에 패터닝을 통해 구멍(103a)을 미리 형성할 수도 있다. 상기 제2 GaN층(104) 및 공동(102a)이 형성된 기판을 제2 챔버(도 2의 20)로 이송하고, 제2 챔버(20)에서 제1 도전형 화합물 반도체층(301), 활성층(302) 및 제2 도전형 화합물 반도체층(303)을 형성한다.
상기 제1 도전형 화합물 반도체층, 활성층 및 제2 도전형 화합물 반도체층은 질화갈륨계열의 화합물 반도체일 수 있으며, 유기 금속 기상 성장법을 이용하여 형성될 수 있다. 상기 활성층(302)은, 단일 또는 다중 양자 우물 구조로 형성될 수 있으며, 요구되는 발광 파장에 의해, 그 물질 및 조성이 선택된다. 상기 제1 및 제2 도전형 화합물 반도체층(301, 303)은, 활성층(202)에 비해 밴드 갭이 큰 물질로 형성된다.
도 18 (B)에 있어서, 화합물 반도체층들의 성장이 완료된 후, 기판(101)을 제2 챔버(20)에서 꺼내고, 상기 제2 도전형 화합물 반도체층(303) 상에 제2 기판(400)을 부착한다. 상기 제2 기판(400)은 열전도성이 좋은 금속이나 Si 또는 SiC와 같은 실리콘계 기판일 수 있다. 상기 제2 기판(400)은 다양한 방식으로 상기 제2 도전형 화합물 반도체층 상에 부착될 수 있으며, 예컨대 본딩 금속을 이용하여 부착될 수 있다.
상기 제2 기판(400)이 부착된 후, 상기 사파이어 기판(101)을 제2 GaN층(104)으로부터 분리한다. 사파이어 기판(101)은 레이저 리프트 오프, 습식 식각 또는 연마 등에 의해 제거될 수 있다. 사파이어 기판(101)과 제1 GaN층(102)의 계면에 위치하는 제1 GaN층(102)이 모두 제거된 것으로 도시하였으나, 이에 한정되는 것은 아니고, 그 일부만이 제거될 수도 있다.
도 18 (C)에 있어서, 상기 사파이어 기판(101)이 박리된 후, RIE 또는 연마에 의해 박리면을 평탄화한다. 이때, 상기 제2 GaN층(104)을 연마 등에 의해 제거하여 제1 도전형 반도체층(301)을 노출시킬 수도 있다. 이와 달리, 상기 제2 GaN층(104)이 제1 도전형인 경우, 상기 제2 GaN층(104)이 잔류할 수도 있다.
도 18 (D)에 있어서, 상기 제2 기판(400)에 하부 전극 패드(401)를 형성하고, 박리면 측에 상부 전극 패드(402)를 형성한다. 그 후, 개개의 발광 소자로 분리함으로써 도 18 (D)에 도시된 수직형 구조의 발광 소자가 완성된다.
여기서, 상기 제1 도전형 반도체층이 질화갈륨 계열의 n형 화합물 반도체일 수 있으며, 상기 제2 도전형 반도체층이 질화갈륨 계열의 p형 화합물 반도체일 수 있다. 따라서, 박리면, 예컨대 제1 도전형 반도체층(301)의 표면에 광전 화학 식각 등의 기술을 사용하여 거칠어진 면을 형성할 수도 있다.
본 실시 형태 3에서는 수직형 구조의 발광 소자를 제조하는 방법을 설명하였지만, 실시 형태 2에서 설명한 바와 같이, 사파이어 기판(101)을 박리한 후, 제2 기판(400) 상에서 수평형 구조의 발광 소자를 제조할 수도 있다.
이상과 같이, 사파이어와 같은 성장 기판 상의 제1 GaN층 내에 공동을 형성함으로써 성장 기판을 쉽게 박리할 수 있어 발광 소자 제조 비용을 낮출 수 있다. 또한, 제1 챔버와 제2 챔버를 분리함으로써, 상기 공동을 형성하는 동안 발생되는 반응 부산물로부터 화합물 반도체층의 경절 품질이 저하되는 것을 방지할 수 있다.
또한, 상기 실시 형태들에서는, 금속성 재료층으로서 Ta층을 형성했을 경우를 나타냈지만, 복수의 금속의 합금이나 금속과 반도체 등의 합금 등을 이용할 수 있으며, 상술의 제1의 GaN층에 대해서 에칭 작용을 발휘하는 금속성 재료이면 좋다.
도 1은 본 발명의 실시 형태 1에 따른 발광 소자의 제조 방법을 나타내는 도면이며, (A)는 제1의 GaN층 및 Ta층을 형성하는 공정을 나타내는 단면도, (B)는 제2의 GaN층 및 공동의 형성 공정을 나타내는 단면도, (C)는 제2의 GaN층상에 화합물 반도체층들을 형성하는 공정을 나타내는 단면도이다.
도 2는 제2 GaN층 및 화합물 반도체층들을 형성하는데 사용되는 발광 소자 제조 장치의 개략도이다.
도 3은 실시예 1에 따라 생성된 시료의 SEM 단면 사진이다.
도 4는 실시예 1에 따른 시료의 EDX의 스펙트럼도이다.
도 5는 실시예 1에 따른 (A)는 도 3의 확대 영역의 SEM 단면 사진, (B)는 Ga의 EDX도, (C)는 Al의 EDX도, (D)는 O의 EDX도이다.
도 6은 실시예 1에 따른 (A)는 시료의 SEM 단면 사진, (B)는 시료의 SEM 표면 사진이다.
도 7은 실시예 1에 따른 EDX도 이며, (A)는 Ga의 EDX도, (B)는 Ta의 EDX도 이다.
도 8은 실시예 2에 따른 시료의 SEM 단면 사진이다.
도 9는 실시예 3에 따른 시료의 SEM 단면 사진이다.
도 10은 실시예 4에 따른 시료의 SEM 단면 사진이다.
도 11은 실시예 5에 따른 (A)는 SEM 조감 사진, (B)는 SEM 표면 사진이다.
도 12는 실시예 5에 따른 (A)는 도 11 (B)의 EDX의 스펙트럼도, (B)는 도 11 (B)의 Ga의 EDX도, (C)는 도 11 (B)의 N의 EDX도이다.
도 13은 실시예 5에 따른 (A)는 보이드의 SEM 단면 사진, (B)는 (A)의 EDX 스펙트럼도이다.
도 14는 실시예 5에 따른 (A)는 도 13 (A)의 Ga의 EDX도, (B)는 도 13 (A)의 N의 EDX도, (C)는 도 13 (A)의 Ta의 EDX도이다.
도 15는 (A)는 두께 5nm의 Ta층이 Ta2O5로 변화한 예를 모식적으로 나타내는 도면, (B)는 두께 100nm의 Ta층의 표면이 Ta2O5로 변화한 예를 모식적으로 나타내는 도면이다.
도 16은 (A)는 두께 5nm의 Ta 마스크를 형성한 기판의 SEM 표면 사진이며, (B)는 두께 10nm의 Ta2O5 마스크를 형성한 기판의 SEM 단면 사진이다.
도 17은 본 발명의 실시 형태 2에 따른 LED 어레이의 구성을 나타내는 단면도이다.
도 18은 본 발명의 실시 형태 3에 따른 발광 소자 제조 방법을 나타내는 단면도이다.

Claims (11)

  1. 제1의 반도체층 및 상기 제1의 반도체층상에 패턴 형상으로 형성된 금속성 재료층을 갖는 기판을 제1 챔버에 로딩하고,
    상기 제1 챔버 내에서 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고,
    상기 제2 반도체층을 갖는 상기 기판을 상기 제1 챔버로부터 제2 챔버로 이송하고,
    상기 제2 챔버에서 상기 제2 반도체층 상에 화합물 반도체층을 형성하는 것을 포함하는 발광 소자 제조 방법.
  2. 청구항 1에 있어서,
    상기 기판을 이송하는 것은 진공 파괴(vacuum breaking) 없이 수행되는 발광 소자 제조 방법.
  3. 청구항 1에 있어서,
    상기 금속성 재료층은, 상기 제1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고,
    상기 제2의 반도체층은, 상기 금속성 재료층을 덮는 발광 소자 제조 방법.
  4. 청구항 1에 있어서,
    상기 금속성 재료층은 상기 제1의 반도체층 상에 형성되되, 상기 제1의 반도체층 상의 상기 금속성 재료층의 표면은 부분적으로 금속을 포함하는 산화막이 형성되고, 상기 금속성 재료층을 형성한 후, 상기 금속성 재료층을 공기 중에 노출시켜 적어도 상기 금속성 재료층의 상부 표면은 산화막이 형성되어 있으며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성하는 것을 특징으로 하는 발광 소자 제조 방법.
  5. 청구항 4에 있어서,
    상기 금속성 재료층은, 복수의 구멍이 형성되어 있는 것을 특징으로 발광 소자 제조 방법.
  6. 청구항 1에 있어서,
    상기 제1의 반도체층과 상기 제2의 반도체층은, 동일 또는 다른 화합물 반도체 재료를 이용해 형성하고,
    상기 금속성 재료층은, 상기 제2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 발광 소자 제조 방법.
  7. 청구항 1에 있어서,
    상기 금속성 재료층은, 상기 제1의 반도체층 상에 형성되되, 상기 제1의 반도체층 상의 상기 금속성 재료층의 표면은 부분적으로 금속을 포함하는 산화막이 형성되고, 상기 금속성 재료층을 형성한 후, 상기 금속성 재료층을 공기 중에 노출시켜 적어도 상기 금속성 재료층의 상부 표면은 산화막이 형성되어 있으며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성함과 함께, 복수의 구멍을 형성하며,
    상기 제2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에, 상기 금속성 재료층이 형성된 부분의 하층의 상기 제1의 반도체층을 상기 금속성 재료층 및 질소와 반응시켜 상기 복수의 구멍으로부터 증발시켜, 상기 공동을 형성하는 것을 특징으로 하는 발광 소자 제조 방법.
  8. 청구항 1에 있어서,
    상기 금속성 재료층은, 탄탈이며, 그 막 두께가 5nm보다 두껍고, 상기 제1의 반도체층과 상기 탄탈과의 계면은 탄탈과 산화탄탈을 포함하고 있고, 상기 탄탈의 표면은 산화탄탈을 포함하고 있는 것을 특징으로 하는 발광 소자 제조 방법.
  9. 청구항 1에 있어서,
    상기 기판은, 사파이어 기판, Si 기판 또는 SiC 기판인 것을 특징으로 하는 발광 소자 제조 방법.
  10. 청구항 1에 있어서,
    상기 화합물 반도체층을 형성하는 것은
    제1 화합물 반도체층을 형성하고,
    상기 제1 화합물 반도체층 상에 활성층을 형성하고,
    상기 활성층 상에 제2 화합물 반도체층을 형성하는 것을 포함하는 발광 소자 제조 방법.
  11. 청구항 10에 있어서,
    상기 제2 화합물 반도체층 상에 2차 기판을 부착하고,
    상기 제1의 반도체층에 형성된 상기 공동을 이용해 상기 기판을 박리하는 것을 더 포함하는 발광 소자 제조 방법.
KR1020090079434A 2009-08-26 2009-08-26 발광 소자 제조 방법 KR101106150B1 (ko)

Priority Applications (13)

Application Number Priority Date Filing Date Title
KR1020090079434A KR101106150B1 (ko) 2009-08-26 2009-08-26 발광 소자 제조 방법
CN201510088718.5A CN104795314B (zh) 2009-08-26 2010-07-22 制造发光装置的方法
CN201510089036.6A CN104716023B (zh) 2009-08-26 2010-07-22 制造半导体基底的方法和制造发光装置的方法
EP10812163.3A EP2472604B1 (en) 2009-08-26 2010-07-22 Method for manufacturing a light-emitting device
CN201510088677.XA CN104795313B (zh) 2009-08-26 2010-07-22 制造半导体基底的方法和制造发光装置的方法
JP2012526622A JP5847083B2 (ja) 2009-08-26 2010-07-22 発光素子の製造方法
CN201080038363.4A CN102640307B (zh) 2009-08-26 2010-07-22 制造半导体基底的方法和制造发光装置的方法
CN201510088799.9A CN104658890B (zh) 2009-08-26 2010-07-22 制造半导体基底的方法和制造发光装置的方法
PCT/KR2010/004816 WO2011025149A2 (ko) 2009-08-26 2010-07-22 반도체 기판 제조 방법 및 발광 소자 제조 방법
US12/805,958 US8026119B2 (en) 2009-08-26 2010-08-26 Method of fabricating semiconductor substrate and method of fabricating light emitting device
US13/137,124 US8183075B2 (en) 2009-08-26 2011-07-21 Method of fabricating semiconductor substrate and method of fabricating light emitting device
US13/506,295 US8329488B2 (en) 2009-08-26 2012-04-10 Method of fabricating semiconductor substrate and method of fabricating light emitting device
US13/694,058 US8609449B2 (en) 2009-08-26 2012-10-25 Method of fabricating semiconductor substrate and method of fabricating light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090079434A KR101106150B1 (ko) 2009-08-26 2009-08-26 발광 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20110021565A KR20110021565A (ko) 2011-03-04
KR101106150B1 true KR101106150B1 (ko) 2012-01-20

Family

ID=43930442

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090079434A KR101106150B1 (ko) 2009-08-26 2009-08-26 발광 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR101106150B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201237963A (en) * 2011-03-08 2012-09-16 Univ Nat Chiao Tung Method of semiconductor manufacturing process

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005057220A (ja) 2003-08-07 2005-03-03 Sony Corp 半導体光素子及びその製造方法
JP2005085851A (ja) 2003-09-05 2005-03-31 Hitachi Cable Ltd 窒化物系化合物半導体発光素子の製造方法
KR20080100466A (ko) * 2006-03-13 2008-11-18 스미또모 가가꾸 가부시키가이샤 3-5족 질화물 반도체 기판의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005057220A (ja) 2003-08-07 2005-03-03 Sony Corp 半導体光素子及びその製造方法
JP2005085851A (ja) 2003-09-05 2005-03-31 Hitachi Cable Ltd 窒化物系化合物半導体発光素子の製造方法
KR20080100466A (ko) * 2006-03-13 2008-11-18 스미또모 가가꾸 가부시키가이샤 3-5족 질화물 반도체 기판의 제조 방법

Also Published As

Publication number Publication date
KR20110021565A (ko) 2011-03-04

Similar Documents

Publication Publication Date Title
KR101220433B1 (ko) 반도체 기판, 그 제조 방법, 반도체 소자 및 그 제조 방법
JP5847083B2 (ja) 発光素子の製造方法
US8803189B2 (en) III-V compound semiconductor epitaxy using lateral overgrowth
US10128403B2 (en) Semiconductor substrate, semiconductor device, and manufacturing methods thereof
KR101781438B1 (ko) 반도체 발광소자의 제조방법
KR101106150B1 (ko) 발광 소자 제조 방법
KR101106136B1 (ko) 반도체 기판 제조 방법 및 발광 소자 제조 방법
KR101229832B1 (ko) 반도체 기판 제조 방법 및 발광 소자 제조 방법
KR101106149B1 (ko) 반도체 기판 제조 방법 및 발광 소자 제조 방법
KR20100132910A (ko) 반도체 기판, 그 제조방법, 반도체 디바이스 및 그 제조방법
JP2010056457A (ja) 発光素子アレイの製造方法
KR101593213B1 (ko) 반도체 기판 제조 방법 및 발광 소자 제조 방법
KR20110093556A (ko) 반도체 기판, 그 제조 방법, 반도체 디바이스 및 그 제조 방법
KR20120057600A (ko) 반도체 기판, 그 제조방법, 반도체 디바이스 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150112

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161212

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171211

Year of fee payment: 7