WO2010109853A1 - シリコンウェーハおよびその製造方法 - Google Patents

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silicon wafer
heat treatment
silicon
stress
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小野敏昭
木原誉之
星野由美
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Sumco Corp
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    • C30B33/02—Heat treatment
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    • H—ELECTRICITY
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    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 

Definitions

  • the present invention relates to a silicon wafer and a method for manufacturing the same, and more particularly to a technique suitable for use in a silicon wafer subjected to a heat treatment that generates a high internal stress.
  • an annealing process called FLA (Flash Lamp Annealing), LSA (Laser Spike Annealing), or LTP (Laser Thermal Process) may be used from the 45 nm node (hp65).
  • FLA heat treatment the wafer is heated to an initial temperature of 400 ° C. to 600 ° C., and the entire surface of the wafer is irradiated with light having a short wavelength, such as an Xe lamp. Rapidly heat up to the vicinity and then cool down.
  • the heat treatment time is a unit (order) of ⁇ seconds to milliseconds.
  • Such a heat treatment causes a temperature difference of several hundred degrees Celsius between the front and back surfaces of the wafer, and a very high stress is applied as compared with RTA (Rapid Thermal Annealing) that has been performed previously.
  • RTA Rapid Thermal Annealing
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a wafer having crack resistance even in the millisecond annealing by the FLA annealing treatment.
  • the inventors have a high processing temperature (peak temperature) in FLA and LSA, and since the temperature is raised and lowered in a very short time, the stress applied to the wafer increases and the wafer is cracked. We sought a means to provide a wafer that could withstand this.
  • peak temperature peak temperature
  • preventing cracks by preventing slip elongation due to oxygen precipitates in the wafer which has been adopted as a means for preventing cracks during RTA, is almost ineffective because the temperature conditions in the above heat treatment are too severe and severe. It was.
  • crack prevention measures corresponding to these heating methods are necessary. Therefore, in order to prevent the wafer from cracking in the heat treatment under such conditions, the relationship between the presence or absence of scratches (cracks) on the wafer surface and the occurrence of cracking was investigated.
  • the method for producing a silicon wafer of the present invention is a method for producing a silicon wafer, A wafer preparation step of slicing a silicon single crystal ingot and surface-treating the sliced silicon wafer; A stress setting step for setting a stress S (MPa) applied to the silicon wafer prepared in the wafer preparation step; An inspection process for inspecting scratches present on the front surface or the back surface of the silicon wafer; A determination process for determining whether or not the silicon wafer inspected in the inspection process satisfies the criterion of the following formula (A), a silicon wafer that satisfies the criterion is accepted, and a silicon wafer that does not satisfy the criterion is rejected and stress S ⁇ Scratch size C ⁇ 3500 (MPa ⁇ ⁇ m) (A) C: Size of the scratch ( ⁇ m) existing on the front or back surface of the silicon wafer Is provided.
  • the processing conditions in the heat treatment may be a processing temperature of 1100 ° C. or higher and a melting point of silicon or lower and a processing time of about 1 ⁇ sec to 100 msec.
  • the silicon wafer manufacturing method when it is found that the number of LPDs having a size of 2 ⁇ m or more on the back surface of the silicon wafer in the inspection step is 10 or less, the silicon wafer is determined in the determination step as a reference of the above (A). You may determine with satisfy
  • a silicon wafer that is determined not to satisfy the criterion (A) in the determination step may be surface-treated again in the wafer preparation step.
  • the oxygen concentration Oi of the silicon wafer may be set to 5 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3 (Old-ASTM).
  • the silicon wafer of the present invention can be manufactured by the silicon wafer manufacturing method.
  • the silicon wafer of the present invention is mirror-finished and used for a semiconductor device manufacturing process having a heat treatment step under conditions where the maximum temperature is 1100 ° C. or higher and below the melting point of silicon and the processing time is about 1 ⁇ sec to 100 msec.
  • the stress generated at each point of the silicon wafer by the heat treatment is S (MPa) and the size of the scratch existing on the back surface of the silicon wafer is C ( ⁇ m)
  • the size of the scratch may be set so as to satisfy.
  • the number of LPDs having a size of 2 ⁇ m or more on the back surface of the silicon wafer is more preferably 10 or less.
  • the oxygen concentration Oi of the silicon wafer may be within a range of 5 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3 (Old-ASTM).
  • the silicon wafer manufacturing method of the present invention includes a heat treatment step in which after the silicon wafer is mirror-finished, the maximum temperature is 1100 ° C. or more and the melting point of silicon or less and the treatment time is set to about 1 ⁇ sec to 100 msec.
  • a method for manufacturing a silicon wafer used in a semiconductor device manufacturing process When the stress generated at each point of the silicon wafer by the heat treatment is S (MPa) and the size of the scratch existing on the back surface of the silicon wafer is C ( ⁇ m), the following formula (A) Stress S ⁇ Scratch size C ⁇ 3500 (MPa ⁇ ⁇ m) (A) The size of the scratch can be set so as to satisfy.
  • a means in which the number of LPDs having a size of 2 ⁇ m or more on the back surface of the silicon wafer is 10 or less may be employed.
  • the silicon wafer of the present invention is mirror-finished and used for a semiconductor device manufacturing process having a heat treatment step under conditions where the maximum temperature is 1100 ° C. or higher and below the melting point of silicon and the processing time is about 1 ⁇ sec to 100 msec.
  • the annealing process of the MOS FET is performed at a higher temperature and in a shorter time than the conventional RTA.
  • this is an ultra-shallow junction which is a shallow impurity diffusion region having a depth (junction depth) Xi of about 20 nm adjacent to the source Ms and drain Md of the MOS FET indicated by the symbol Mos.
  • This is because, in Mex, it is necessary to realize a box-shaped impurity profile as shown in FIG. 4, that is, a uniform impurity concentration in the ultra-shallow junction Mex region and a steep change state at the boundary.
  • the impurities implanted by the high heating temperature are sufficiently activated to lower the resistance, and at the same time, unnecessary diffusion of the impurities is suppressed by a short heating time and the deactivation of the activated impurities is avoided. is there.
  • the wafer is heated to an initial temperature of 400 ° C. to 600 ° C. or less, and a short such as a Xe flash lamp is used.
  • FLA that irradiates the entire surface of the wafer with light of a wavelength and rapidly heats and cools only the surface of the wafer electrode to about 900 ° C. to 1350 ° C. with a heat treatment time in milliseconds, or 400 ° C. to 600 ° C. on the hot plate.
  • the wafer is spot-scanned by irradiating with a continuous wave laser, rapidly heated to 1100 ° C.
  • LSA etc. are performed.
  • the impurity concentration distribution characteristic of the ultra-shallow junction region indicated by Mex in FIG. 3 is maintained, junction leakage is reduced, gate leakage is suppressed, source / drain parasitic resistance is reduced, and gate depletion is also suppressed.
  • a feasible processing condition is selected.
  • the internal stress generated in the wafer during the heat treatment is at a level of 50 to 150 MPa. Reach.
  • the temperature difference that occurs in the LSA also occurs around the laser spot to be irradiated in addition to the wafer thickness direction, that is, in the wafer in-plane direction, whereas in the FLA that uniformly heats in the wafer in-plane direction. Is mainly in the wafer thickness direction, it is considered that the internal stress generated in the wafer during the heat treatment is smaller than that in the case of FLA as compared with LSA.
  • the number of LPDs having a size of 2 ⁇ m or more on the back surface of the silicon wafer is 10 or less, a wafer satisfying the above-described formula (A) can be manufactured.
  • a wafer back surface state capable of preventing the occurrence of cracking required in accordance with the rapid heating / cooling heat treatment step that is the FLA in the manufacturing process of the semiconductor device that provides the silicon wafer.
  • a laser microscope or dark field microscope using a confocal optical system is a method in which a laser beam is focused on a sample and irradiated with a minute spot, and the reflected light is focused again on a pinhole arranged on the entire surface of the light receiver. It detects the amount of light that has passed, and specifically, it is possible to employ Magics manufactured by Lasertec Corporation.
  • the oxygen concentration Oi of the silicon wafer can be in the range of 5 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3 (Old-ASTM).
  • the silicon wafer manufacturing method of the present invention includes a semiconductor device having a heat treatment step under conditions in which the maximum temperature is 1100 ° C. or more and the melting point of silicon or less and the processing time is about 1 ⁇ sec to 100 msec after mirror-finishing the silicon wafer.
  • the FLA in the manufacturing process of a semiconductor device that provides a silicon wafer is adopted by adopting a means in which the number of LPDs having a size of 2 ⁇ m or more on the back surface of the silicon wafer is 10 or less. It is possible to realize a wafer back surface state capable of preventing the occurrence of cracks required according to the rapid heating / cooling heat treatment process.
  • the method for producing a silicon wafer of the present invention is a method for producing a silicon wafer, A wafer preparation step of slicing a silicon single crystal ingot and surface-treating the sliced silicon wafer; A stress setting step for setting a stress S (MPa) applied to the silicon wafer prepared in the wafer preparation step; An inspection process for inspecting scratches present on the front surface or the back surface of the silicon wafer; A determination process for determining whether or not the silicon wafer inspected in the inspection process satisfies the criterion of the following formula (A), a silicon wafer that satisfies the criterion is accepted, and a silicon wafer that does not satisfy the criterion is rejected and stress S ⁇ Scratch size C ⁇ 3500 (MPa ⁇ ⁇ m) (A) C: Size of the scratch ( ⁇ m) existing on the front or back surface of the silicon wafer It is possible to prevent the occurrence of cracks required according to the FLA heat treatment process in the semiconductor device manufacturing process by judging pass
  • the implanted impurity is electrically activated and a heat treatment that can remove the crystal defects caused by the impurity implantation is performed. This makes it possible to manufacture a silicon wafer that does not cause cracking of the wafer under conditions that can realize a state close to a so-called rectangular impurity profile.
  • the processing conditions in the heat treatment are as follows: the processing temperature is set to 1100 ° C. or higher and the melting point of silicon and the processing time is set to 1 ⁇ sec to 100 msec, thereby maintaining the electrical activation of the impurities and the rectangular impurity profile. In this state, it is possible to prevent the occurrence of cracks even in a FLA where there is a high possibility of cracks due to scratches present in the center of the wafer.
  • the number of LPDs having a size of 2 ⁇ m or more on the back surface of a silicon wafer in the inspection process is 10 or less, it is determined that the silicon wafer satisfies the criterion (A) in the determination process. Thus, it becomes possible to discriminate the wafer capable of preventing the crack.
  • the silicon wafer that has been rejected in the determination step is surface-treated again in the wafer preparation step, so that the determination step can be accepted again.
  • the reprocessing in the wafer preparation process is a back surface polishing process, and this polishing process is a so-called finish polishing, and has a polishing process in which the polishing allowance of the silicon wafer back surface is 1 ⁇ m or more and 3 ⁇ m or less. Even if a flaw is introduced during the wafer preparation process (silicon wafer manufacturing process), it is possible to remove the flaw and eliminate its influence, thereby preventing the wafer from cracking in the FLA process. It becomes.
  • the oxygen concentration Oi of the silicon wafer can be set within a range of 5 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3 (Old-ASTM).
  • the silicon wafer of the present invention can be manufactured by the above-described silicon wafer manufacturing method.
  • a silicon wafer capable of preventing the generation of cracks from the center of the wafer in the manufacturing process of a semiconductor device having a heat treatment process such as FLA in which an extremely large stress is generated compared to RTA.
  • FIG. 1 is a flowchart showing a method for manufacturing a silicon wafer in the present embodiment.
  • the maximum temperature is 1100 ° C. or more and the melting point of silicon
  • the processing time is 1 ⁇ sec to 100 msec, or 1 ⁇ sec to 10 msec.
  • a silicon single crystal is pulled up from a silicon melt by a CZ (Czochralski) method, the silicon single crystal is sliced, and surface treatment such as chamfering, grinding, polishing, and cleaning is performed.
  • surface treatment such as chamfering, grinding, polishing, and cleaning is performed.
  • the step includes a polishing step S12 as a finish.
  • the oxygen concentration Oi of the silicon wafer is set to 5 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3 (Old-ASTM).
  • the stress setting step S2 shown in FIG. 1 is generated in the wafer surface layer in accordance with the rapid heating / cooling heat treatment step S52 such as FLA in the semiconductor device manufacturing step S5 as a post-process for providing the silicon wafer prepared in the wafer preparation step S1.
  • the specific condition of the heat treatment condition is that the heat treatment for which a mirror-finished silicon wafer is provided has a maximum temperature of 1100 ° C. or higher.
  • a rapid heating / cooling heat treatment step S52 having a temperature below the melting point and a treatment time of about 1 ⁇ sec to about 100 msec is set, and in this heat treatment step S52, the state of the central portion of the wafer back surface capable of suppressing the occurrence of cracks is set.
  • the condition of the back surface of the wafer is such that flaws of 10 ⁇ m or more that cause silicon wafer cracking in the heat treatment step S52 are eliminated by the conditions described later in the wafer central portion Wc shown in FIG.
  • the wafer central portion Wc is a region of a distance r that is outward in the wafer radial direction from the center outermost peripheral portion Wo on the back surface Wr of the silicon wafer W.
  • the ratio with respect to the wafer radius dimension indicated by R is set within a range of 0 to 2/3.
  • a silicon wafer having a diameter of about 300 mm to about 450 mm can be applied.
  • the target heat treatment process S52 is to electrically activate the implanted impurity in the annealing process after implanting the impurity into the source / drain diffusion region Mex shown in FIG. And removing the crystal defects caused by the implantation of impurities are performed at the same time.
  • the electrical activation means a low electrical conductivity that is electrically inactive only when impurities implanted by ion implantation are usually randomly present in the Si crystal.
  • the removal of crystal defects caused by the implantation of impurities means that, as shown in FIG. 5 (a), when the impurities are implanted, the single crystal silicon in which Si atoms are originally regularly arranged is implanted.
  • the activation of the former impurity requires only a short movement distance and a short distance between the atoms (interstitial) until the impurity reaches the Si lattice point, and the activation time can be short, but the peak temperature is A high temperature exceeding 1000 ° C. is required. That is, it has a small time constant at a high temperature.
  • the latter Si single crystal alignment has a large time constant. This is because the distance that the atoms whose order is broken is moved until they are rearranged is long, and it takes a long time to recrystallize. Therefore, low temperature and long time annealing is required to remove crystal defects. .
  • the heat treatment step S52 which is a heat treatment for simultaneously controlling phenomena having different time constants, has severe conditions, and when the heating conditions are set to a high temperature in preference to impurity activation, impurity diffusion is minimized. In order to suppress it, it is necessary to shorten the processing time, but as a result, the crystal defects are not sufficiently removed, and the leakage current of the MOS FET increases. On the other hand, when the treatment time is lengthened by giving priority to the removal of crystal defects, the defects are recovered and the crystallinity is recovered, but the impurity diffusion becomes intense and the short channel effect is likely to be caused.
  • the heat treatment step S52 simultaneously fulfills these two conflicting roles and controls two thermal phenomena having different time constants in order to form an extremely shallow junction Mex having a high impurity density and a shallow diffusion depth. Therefore, under such conditions, the frequency of occurrence of wafer cracking is extremely higher than that of conventional RTA, and it is necessary to set the wafer state corresponding to this heat treatment condition.
  • the back surface stress state in the wafer stress setting step S2 is a processing condition in which the processing temperature (peak temperature) is 1100 ° C. or higher and the melting point of silicon or lower and the processing time is about 1 ⁇ sec to 100 msec as in an example described later.
  • a scratch of about 40 to 50 ⁇ m has a radial distance from the center.
  • scratches of about 60 to 70 ⁇ m are not in the range of 120/300 or less in the radial direction from the center to the radial direction of the wafer
  • scratches of about 115 to 125 ⁇ m are the distance from the center to the radial direction of the wafer not within a range of 120/300 to the radial dimension state, corresponding to Table 4, when the heating energy (processing temperature) of 26J / cm 2, scratches on the order of 40 ⁇ 50 [mu] m
  • the distance from the center to the radial direction is not within the range of 120/300 with respect to the wafer radial dimension
  • the distance from the center to the radial direction of the scratch of about 60 to 70 ⁇ m is within the range of 120/300 with respect to the wafer radial dimension.
  • the scratches of about 115 to 125 ⁇ m are set in a state where the distance from the center to the radial direction is not within a range within 130/300 with respect to the wafer radial dimension.
  • the wafer surface temperature itself may be about 1050 ° C. and lower than 1100 ° C., but the generated internal stress and the size and presence of scratches Since the relationship itself is not different from the above-described one regardless of the wafer surface temperature state, the heat treatment conditions in which the maximum value of the generated internal stress is greater than 95 MPa even if the temperature state is low are included in the present invention. .
  • the maximum value of the generated internal stress can be regarded as occurring in the central portion of the wafer. Further, when the generated stress is a compressive stress, no wafer cracking occurs, so that any stress setting at the wafer edge can be excluded.
  • the inspection step S3 shown in FIG. 1 is for inspecting scratches existing on the end surface and the back surface of the silicon wafer, and the ratio of the distance r from the center on the back surface of the silicon wafer to the outside in the wafer radial direction and the wafer diameter size R is 0 to In the range of 2/3 or less, whether or not there are 10 or less LPDs having a size of 2 ⁇ m or more is inspected.
  • an inspection method such as an image inspection method using a surface inspection machine (SP-1 manufactured by KLA-Tencor) using a laser or a CCD camera can be used.
  • the result of the inspection step S3 is that the ratio of the distance r from the center on the back surface of the silicon wafer toward the outside in the wafer radial direction and the wafer radial dimension R is within 0 to 2/3.
  • a wafer that satisfies the criteria that the scratches that satisfy the above-mentioned (A) are eliminated is determined to be acceptable, and a wafer that does not satisfy the above criteria is determined to be unacceptable.
  • step S4 If the determination step S4 is rejected, the process returns to the polishing step S12 of the wafer preparation step S1 to remove and recover the scratches on the back and end surfaces of the wafer to the above-mentioned standard, so that the inspection step S3 is determined again. It leads to process S4.
  • the silicon wafer is provided to the device manufacturing step S5.
  • a necessary process for making a device with a 45 nm node (hp65) into a silicon wafer is performed, and a heat treatment process S52 such as FLA is provided.
  • flash lamp annealing is performed by the heat treatment apparatus shown in FIG.
  • This FLA apparatus can raise the temperature to about 1350 ° C. by irradiation on the order of microseconds to milliseconds.
  • This heat treatment apparatus is an apparatus for performing heat treatment of a substrate such as a silicon wafer by flash light from a xenon flash lamp.
  • This heat treatment apparatus includes a translucent plate 61, a bottom plate 62, and a pair of side plates 63 and 64, and includes a chamber 65 for housing a semiconductor wafer (silicon wafer) W and heat-treating it.
  • the translucent plate 61 constituting the upper part of the chamber 65 is made of, for example, a material having infrared transparency such as quartz, and functions as a chamber window that transmits light emitted from the light source 5 and guides it into the chamber 65. is doing.
  • the bottom plate 62 constituting the chamber 65 is provided with support pins 70 that pass through a susceptor 73 and a heating plate 74 described later to support the semiconductor wafer W from the lower surface thereof.
  • an opening 66 for carrying in and out the semiconductor wafer W is formed in the side plate 64 constituting the chamber 65.
  • the opening 66 can be opened and closed by a gate valve 68 that rotates about a shaft 67.
  • the semiconductor wafer W is loaded into the chamber 65 by a transfer robot (not shown) with the opening 66 released.
  • the opening 66 is closed by the gate valve 68.
  • the chamber 65 is provided below the light source 5.
  • the light source 5 includes a plurality (27 in the present embodiment) of xenon flash lamps 69 (hereinafter also simply referred to as “flash lamps 69”) and a reflector 71.
  • the plurality of flash lamps 69 are rod-shaped lamps each having a long cylindrical shape, and are arranged in parallel with each other such that the longitudinal direction thereof is along the horizontal direction.
  • the reflector 71 is disposed above the plurality of flash lamps 69 so as to cover them entirely.
  • the xenon flash lamp 69 includes a glass tube in which xenon gas is sealed and an anode and a cathode connected to a capacitor at both ends thereof, and a trigger electrode wound around an external portion of the glass tube. Is provided. Since xenon gas is an electrical insulator, electricity does not flow into the glass tube under normal conditions. However, if the insulation is broken by applying a high voltage to the trigger electrode, the electricity stored in the capacitor instantaneously flows into the glass tube, and the xenon gas is heated by Joule heat at that time, and light is emitted. . In the xenon flash lamp 69, the electrostatic energy stored in advance is converted into an extremely short light pulse of 0.1 millisecond to 10 millisecond. It has a feature that
  • a light diffusion plate 72 is disposed between the light source 5 and the translucent plate 61.
  • a light diffusion plate 72 a surface of quartz glass as an infrared transmitting material subjected to light diffusion processing is used.
  • a part of the light emitted from the flash lamp 69 passes directly through the light diffusion plate 72 and the light transmission plate 61 and goes into the chamber 65. Further, another part of the light emitted from the flash lamp 69 is once reflected by the reflector 71, then passes through the light diffusing plate 72 and the light transmitting plate 61 and goes into the chamber 65.
  • a heating plate 74 and a susceptor 73 are provided in the chamber 65.
  • the susceptor 73 is attached to the upper surface of the heating plate 74.
  • the heating plate 74 and the susceptor 73 constitute holding means for holding the semiconductor wafer W in the chamber 65 in a substantially horizontal posture.
  • the heating plate 74 is for preheating (assist heating) the semiconductor wafer W.
  • the heating plate 74 is made of aluminum nitride and has a configuration in which a heater and a sensor for controlling the heater are housed.
  • the susceptor 73 positions and holds the semiconductor wafer W and diffuses the heat energy from the heating plate 74 to uniformly preheat the semiconductor wafer W.
  • a material having a relatively low thermal conductivity such as aluminum nitride or quartz is employed. Details of the susceptor 73 will be described later.
  • the susceptor 73 and the heating plate 74 are configured to move up and down between the loading / unloading position of the semiconductor wafer W and the heat treatment position of the semiconductor wafer W by driving the motor 40.
  • the heating plate 74 is connected to the moving plate 42 via the cylindrical body 41.
  • the moving plate 42 can be moved up and down by being guided by a guide member 43 supported by a bottom plate 62 of the chamber 65.
  • a fixed plate 44 is fixed to the lower end portion of the guide member 43, and a motor 40 that rotationally drives a ball screw 45 is disposed at the central portion of the fixed plate 44.
  • the ball screw 45 is screwed with a nut 48 connected to the moving plate 42 via connecting members 46 and 47. Therefore, the susceptor 73 and the heating plate 74 can move up and down between the loading / unloading position of the semiconductor wafer W and the heat treatment position of the semiconductor wafer W by driving the motor 40.
  • the loading / unloading position of the semiconductor wafer W is set such that the semiconductor wafer W loaded from the opening 66 using a transfer robot (not shown) is placed on the support pins 70 or the semiconductor wafer placed on the support pins 70.
  • the susceptor 73 and the heating plate 74 are lowered so that W can be carried out of the opening 66.
  • the upper end of the support pin 70 passes through a through hole formed in the susceptor 73 and the heating plate 74 and protrudes upward from the surface of the susceptor 73.
  • the heat treatment position of the semiconductor wafer W shown in the figure is a position where the susceptor 73 and the heating plate 74 are raised above the upper ends of the support pins 70 in order to perform heat treatment on the semiconductor wafer W.
  • the semiconductor wafer W placed on the support pins 70 is received by the susceptor 73 and its lower surface is supported by the surface of the susceptor 73 and lifted. Then, it is held in a horizontal posture at a position in the chamber 65 close to the translucent plate 61.
  • the semiconductor wafer W supported by the susceptor 73 is transferred to the support pins 70.
  • the translucent plate 61 is positioned between the semiconductor wafer W held by them and the light source 5.
  • the distance between the susceptor 73 and the light source 5 at this time can be adjusted to an arbitrary value by controlling the rotation amount of the motor 40.
  • a telescopic bellows 77 is disposed so as to surround the cylindrical body 41 so as to maintain the chamber 65 in an airtight state.
  • the bellows 77 contracts, and when the susceptor 73 and the heating plate 74 are lowered to the loading / unloading position, the bellows 77 is extended, and the atmosphere in the chamber 65 and the external atmosphere are increased. Cut off.
  • an introduction path 78 connected to the on-off valve 80 is formed in the side plate 63 opposite to the opening 66 in the chamber 65.
  • the introduction path 78 introduces a gas necessary for processing, for example, an inert nitrogen gas, into the chamber 65.
  • a discharge passage 79 connected to the on-off valve 81 is formed in the opening 66 in the side plate 64.
  • the discharge path 79 is for discharging the gas in the chamber 65, and is connected to an exhaust means (not shown) via the on-off valve 81.
  • a semiconductor wafer W to be processed in this heat treatment apparatus is a semiconductor wafer after ion implantation.
  • the semiconductor wafer W is loaded through the opening 66 by a transfer robot (not shown), and the support pins 70. Placed on top.
  • the opening 66 is closed by the gate valve 68.
  • the susceptor 73 and the heating plate 74 are raised to the heat treatment position of the semiconductor wafer W shown in FIG. 7 by driving the motor 40, and hold the semiconductor wafer W in a horizontal posture.
  • the on-off valve 80 and the on-off valve 81 are opened to form a nitrogen gas flow in the chamber 65.
  • the susceptor 73 receives the semiconductor wafer W placed on the support pins 70.
  • a thin air layer is sandwiched between the susceptor 73 and the semiconductor wafer W for several seconds after the semiconductor wafer W is transferred from the support pins 70 to the susceptor 73, and the semiconductor wafer W is separated from the susceptor 73 by the air layer. Slightly floated.
  • the phenomenon that the semiconductor wafer W moves so as to slide in the recess 97 due to some cause (for example, a slight inclination), and the wafer end is rebounded by the tapered surface 95 is repeated for several seconds.
  • the air layer is eventually removed, so that the semiconductor wafer W is stably held in the recess 97 of the susceptor 73. That is, the slightly floating semiconductor wafer W is positioned by the taper surface 95 and is held on the lowest position of the recess 97, that is, on the mounting surface 99 without providing a special positioning pin or the like.
  • the diameter of the mounting surface 99 is slightly larger than the diameter of the semiconductor wafer W, and the semiconductor wafer W is normally positioned and held eccentrically on the mounting surface 99, so that one point of the peripheral end contacts the tapered surface 95. In a stable state.
  • the susceptor 73 and the heating plate 74 are preheated to a predetermined temperature by the action of a heater built in the heating plate 74. For this reason, in a state where the susceptor 73 and the heating plate 74 are raised to the heat treatment position of the semiconductor wafer W, the semiconductor wafer W is preheated by coming into contact with the heated susceptor 73, and the temperature of the semiconductor wafer W gradually increases. To do.
  • the semiconductor wafer W is continuously heated by the susceptor 73.
  • a temperature sensor (not shown) always monitors whether or not the surface temperature of the semiconductor wafer W has reached the preheating temperature T1.
  • the preheating temperature T1 is, for example, about 200 ° C. to 600 ° C. Even if the semiconductor wafer W is heated to such a preheating temperature T1, ions implanted into the semiconductor wafer W do not diffuse.
  • the flash lamp 69 is turned on to perform flash heating.
  • the lighting time of the flash lamp 69 in this flash heating process is a time of about 0.1 to 10 milliseconds.
  • the surface temperature of the semiconductor wafer W instantaneously reaches the temperature T2 by such flash heating.
  • This temperature T2 is a temperature necessary for the ion activation treatment of the semiconductor wafer W at about 1000 ° C. to 1100 ° C.
  • ions implanted into the semiconductor wafer W are activated.
  • the surface temperature of the semiconductor wafer W is heated to the preheating temperature T1 of about 200 ° C. to 600 ° C. using the heating plate 74.
  • the flash lamp 69 can quickly raise the temperature of the semiconductor wafer W to the processing temperature T2 of about 1000 ° C. to 1100 ° C.
  • the susceptor 73 and the heating plate 74 are lowered to the loading / unloading position of the semiconductor wafer W shown in FIG. 7 by driving the motor 40 and the opening 66 closed by the gate valve 68 is released. Is done. As the susceptor 73 and the heating plate 74 are lowered, the semiconductor wafer W is transferred from the susceptor 73 to the support pins 70. Then, the semiconductor wafer W placed on the support pins 70 is unloaded by a transfer robot (not shown). As described above, a series of heat treatment operations is completed.
  • the silicon wafer in the present embodiment can be provided to the device manufacturing process S5 only by the determination process S4, the stress generation or crack generation mechanism has not been accurately elucidated.
  • the impurity implanted by the high heating temperature is sufficiently activated to lower the resistance, and at the same time, unnecessary diffusion of the impurity is suppressed by a short heating time and the deactivation of the activated impurity is avoided.
  • the occurrence of cracks can also be suppressed in heat treatment capable of realizing a box-shaped impurity profile as shown in FIG.
  • the polishing step S12 by setting the polishing allowance on the back surface of the silicon wafer to 1 ⁇ m or more and 3 ⁇ m or less, the silicon wafer that was determined to be unacceptable in the determination step S4 or the case where scratches were introduced in the wafer preparation step S1. However, it is possible to remove this scratch and eliminate the influence, and to prevent the wafer from cracking in the LSA process.
  • the front surface Wu of the wafer is provided with a main surface W23 which is a flat surface and a surface side chamfered portion W24 formed at the peripheral edge.
  • the back surface Wr is provided with a main surface W27 that is a flat surface and a back surface side chamfered portion W28 formed at the peripheral edge.
  • the front side chamfered portion W24 has a width A1 in the direction from the peripheral edge Wt inward in the wafer radial direction, and a width A2 in the direction from the peripheral edge Wt in the rear surface side chamfered portion W28 inward in the wafer radial direction. It is narrowed.
  • the width A1 of the surface chamfered portion W24 is preferably in the range of 50 ⁇ m to 200 ⁇ m. Further, the width A2 of the back side chamfered portion W28 is preferably in the range of 200 ⁇ m to 300 ⁇ m.
  • the front side chamfered portion W24 has a first inclined surface W11 that is inclined with respect to the main surface W23 of the front surface Wu, and the back side chamfered portion W28 is a first inclined surface with respect to the main surface W27 of the back surface Wr.
  • Two inclined surfaces W12 are provided.
  • the inclination angle ⁇ 1 of the first inclined surface W11 is preferably in the range of 10 ° to 50 °
  • the inclination angle ⁇ 2 of the second inclined surface W12 is preferably in the range of 10 ° to 30 °
  • ⁇ 1 ⁇ ⁇ 2 is satisfied.
  • a first curved surface W13 that connects them is provided on the outermost surface Wut between the first inclined surface W11 and the peripheral edge Wt.
  • a second curved surface W14 that connects them is provided on the back outermost peripheral portion Wrt.
  • the range of the radius of curvature R1 of the first curved surface W13 is preferably from 80 ⁇ m to 250 ⁇ m, and the range of the radius of curvature R2 of the second curved surface W14 is preferably from 100 ⁇ m to 300 ⁇ m.
  • FIG. 2 is a flowchart showing a method for manufacturing a silicon wafer in the present embodiment, which is different from the first embodiment shown in FIG. 1 in terms of epitaxial layer film formation. The same reference numerals are given and the description thereof is omitted.
  • the wafer preparation step S1 includes an epitaxial film formation step S11 and a subsequent polishing step S13.
  • an epitaxial layer is formed on the wafer surface, and can be, for example, p / p-type.
  • the boron (B) concentration is a concentration corresponding to a resistivity of 0.1 to 100 ⁇ cm
  • the p type is a concentration corresponding to a resistivity of 0.1 to 100 ⁇ cm.
  • the epitaxial film formation step S11 in the present embodiment is performed by a vapor phase growth apparatus after the polishing step S12. In this case as well, it is important to prevent generation of scratches during handling.
  • a (100) wafer was prepared by slicing and double-side polishing (DSP) from a silicon single crystal ingot having a diameter of 300 mm pulled so that the oxygen concentration Oi was 6 ⁇ 10 17 atoms / cm 3 (Old-ASTM).
  • Vickers indentation which becomes a crack with different loads, was introduced at one location for each wafer on the back surface of this silicon wafer using a diamond indenter based on the Vickers indentation method.
  • the introduction position of this flaw is from the vicinity of the center to the outer edge of the back surface ( ⁇ 3 mm) on the back surface of the wafer, and the position is shown in Tables 1 to 4 as distances.
  • the size of the wound generated from the introduced scratch was measured with an optical microscope, and the size is shown in Table 1.
  • a FLA (Flash lamp annealing) furnace capable of annealing for milliseconds after the introduction of scratches
  • the initial wafer temperature is 500 ° C.
  • the results are shown in Tables 1 to 4.
  • the heating energy in the table corresponds to the highest temperature reached near the surface of the wafer obtained by light absorption calculation and finite element calculation for each irradiation condition.
  • the minus of the stress value is the total compressive force
  • the plus of the total force value is the tensile stress
  • the crack test result ⁇ means no cracking
  • ⁇ means cracking occurs.
  • the present invention relates to a silicon wafer manufacturing method suitable for a silicon wafer subjected to a heat treatment that generates high internal stress.
  • a wafer having crack resistance can be provided even by millisecond annealing by FLA annealing.

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Abstract

　このシリコンウェーハの製造方法は、シリコンウェーハの表面処理を行うウェーハ準備工程と、ウェーハにかかる応力を設定する応力設定工程と、ウェーハ面に存在する傷を検査する検査工程と、ウェーハが基準を満たすかどうかを判定する判定工程とを有するシリコンウェーハの製造方法であり、ＦＬＡアニール処理によるミリ秒アニールでも割れ耐性を有するウェーハの製造を可能にする。

Description

シリコンウェーハおよびその製造方法
　本発明は、シリコンウェーハおよびその製造方法に係り、特に、高い内部応力が発生する熱処理をほどこされるシリコンウェーハに用いて好適な技術に関する。
　本願は、２００９年３月２５日に出願された日本国特許出願第２００９－０７４９４７号に対し優先権を主張し、その内容をここに援用する。
　デバイスの高集積化によりデバイス製造プロセスにて急速昇降温工程が多用されてきており、短時間化、最高温度も高温化する傾向にある。特に４５ｎｍノード（ｈｐ６５）からはＦＬＡ（Ｆｌａｓｈ　Ｌａｍｐ　Ａｎｎｅａｌｉｎｇ）、ＬＳＡ（Ｌａｓｅｒ　Ｓｐｉｋｅ　Ａｎｎｅａｌ）、ＬＴＰ（Ｌａｓｅｒ　Ｔｈｅｒｍａｌ　Ｐｒｏｃｅｓｓ）と呼ばれるアニール工程が用いられる場合がある。
　このうち、ＦＬＡ熱処理ではウェーハを４００℃～６００℃の初期温度に昇温し、Ｘｅランプ等の短波長の光を用いてウェーハ全面に光照射し、ウェーハ極表層のみを１１００℃以上シリコンの融点付近まで急速加熱した後に急冷する。熱処理時間はμ秒からミリ秒の単位（オーダー）である。
　ＦＬＡ処理に関する技術が以下の文献に開示されている。
特表２００８－５１５２００号公報 特開２００８－９８６４０号公報
　このような熱処理ではウェーハ表面と裏面に数百℃の温度差が生じ、以前からおこなわれてきたＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）に比べて非常に高い応力が負荷される。
　しかし、このように高い応力が負荷されるため、上記ＦＬＡのようなミリ秒アニールにおいてウェーハが割れやすくなる問題が生じていた。しかも、特許文献２の段落［００４２］に記載されるように、不純物の拡散を抑制するためにＦＬＡより後の工程においては７００℃以上の熱処理を行なわないなど、デバイス製造工程においては処理条件における制約が多いため、デバイス製造前のシリコンウェーハにおいてこの問題を解決したいという要求があった。
　本発明は、上記の事情に鑑みてなされたもので、上記ＦＬＡアニール処理によるミリ秒アニールでも割れ耐性を有するウェーハを提供することを目的とする。
　発明者らは、ＦＬＡ，ＬＳＡにおいては、処理温度（ピーク温度）が高く、極めて短時間の間に昇温・降温されるため、ウェーハにかかる応力が大きくなり、ウェーハに割れが発生するので、これに耐え得るウェーハを提供する手段を探求した。まず、ＲＴＡ時に割れ防止の手段として採用してきたウェーハ中の酸素析出物によるスリップ伸長防止によって割れを防止することは、上記の熱処理における温度条件が過酷で厳しすぎるため、ほとんど無効であることがわかった。また、ＦＬＡ，ＬＳＡにおいては、それぞれの熱処理による加熱の仕方によりウェーハ中における応力（ｓｔｒｅｓｓ）の発生状態が異なるため、これらの加熱手法に対応した割れ防止対策が必要であることがわかった。
　そこで、このような条件の熱処理において、ウェーハに割れが生じないために、ウェーハ表面における傷（クラック）の有無と、割れ発生との関係を調べた。
　その結果、後述する実施例のように、ウェーハ表面（裏面）に存在する傷（クラック）の大きさ、その位置、及びＦＬＡ熱処理条件に応じてウェーハ表面（裏面）付近の内部に発生する応力の間に割れ発生に対する一定の関係があることを見出した。
　本発明のシリコンウェーハの製造方法は、シリコンウェーハの製造方法であって、
　シリコン単結晶のインゴットをスライスし、そのスライスされたシリコンウェーハの表面処理を行うウェーハ準備工程と、
　前記ウェーハ準備工程において準備した前記シリコンウェーハにかかる応力Ｓ（ＭＰａ）を設定する応力設定工程と、
　前記シリコンウェーハの表面または裏面に存在する傷を検査する検査工程と、
　前記検査工程において検査したシリコンウェーハが、下記式（Ａ）の基準を満たすか否かを判定し、基準を満たすシリコンウェーハを合格、基準を満たさないシリコンウェーハを不合格とする判定工程と
　　応力Ｓ×傷の大きさＣ≦３５００（ＭＰａ・μｍ）…（Ａ）
　　Ｃ：シリコンウェーハ表面または裏面に存在する傷の大きさ（μｍ）
を備える。
　本発明において、前記応力Ｓが熱処理に依存するとき、
　前記シリコンウェーハの製造方法において、前記熱処理における処理条件は、処理温度を１１００℃以上シリコンの融点以下とし、処理時間を１μ秒から１００ｍ秒程度までとしてもよい。
　前記シリコンウェーハの製造方法において、前記検査工程においてあるシリコンウェーハの裏面における大きさ２μｍ以上のＬＰＤが１０個以下であることが判明したとき、前記判定工程においてそのシリコンウェーハが上記（Ａ）の基準を満たすと判定するしてもよい。
　前記シリコンウェーハの製造方法において、前記判定工程において上記（Ａ）の基準を満たさないと判定されたシリコンウェーハを、前記ウェーハ準備工程において再度表面処理してもよい。
　前記シリコンウェーハの製造方法において、前記シリコンウェーハの酸素濃度Ｏｉを、５×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３　（Ｏｌｄ－ＡＳＴＭ）に設定してもよい。
　本発明のシリコンウェーハは、前記シリコンウェーハ製造方法により製造することができる。
　本発明のシリコンウェーハは、鏡面加工され、最高温度が１１００℃以上シリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件の熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハであって、
　前記熱処理によってシリコンウェーハの各点で生じる応力をＳ（ＭＰａ）、シリコンウェーハ裏面に存在する傷の大きさをＣ（μｍ）とするとき、下記式（Ａ）
　　応力Ｓ×傷の大きさＣ≦３５００（ＭＰａ・μｍ）…（Ａ）
を満たすように前記傷の大きさを設定してもよい。
　本発明において、シリコンウェーハ裏面における大きさ２μｍ以上のＬＰＤが１０個以下であることがより好ましい。
　本発明は、前記シリコンウェーハの酸素濃度Ｏｉが、５×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３　（Ｏｌｄ－ＡＳＴＭ）の範囲内であってもよい。
　また、本発明のシリコンウェーハの製造方法は、シリコンウェーハを鏡面加工した後に、最高温度が１１００℃以上シリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法において、
　前記熱処理によってシリコンウェーハの各点で生じる応力をＳ（ＭＰａ）、シリコンウェーハ裏面に存在する傷の大きさをＣ（μｍ）とするとき、下記式（Ａ）
　　応力Ｓ×傷の大きさＣ≦３５００（ＭＰａ・μｍ）…（Ａ）
を満たすように前記傷の大きさを設定することができる。
　また、本発明において、前記熱処理をおこなう際に、シリコンウェーハ裏面における大きさ２μｍ以上のＬＰＤが１０個以下である手段を採用してもよい。
　本発明のシリコンウェーハは、鏡面加工され、最高温度が１１００℃以上シリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件の熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハであって、
　前記熱処理によってシリコンウェーハの各点で生じる応力をＳ（ＭＰａ）、シリコンウェーハ裏面に存在する傷の大きさをＣ（μｍ）とするとき、下記式（Ａ）
　　応力Ｓ×傷の大きさＣ≦３５００（ＭＰａ・μｍ）…（Ａ）
を満たすように前記傷の大きさが設定されることにより、ＲＴＡに比べて発生する応力が大きくなるＦＬＡ等の熱処理工程を有する半導体デバイスの製造プロセスにおいて割れ発生を防止可能なシリコンウェーハを提供可能とすることができる。
　４５ｎｍノード（ｈｐ６５）で、ＭＯＳ　ＦＥＴのアニール工程としては、従前のＲＴＡに比べて、より高温、短時間なアニールがおこなわれる。これは、図３に示すように、符号Ｍｏｓで示すＭＯＳ　ＦＥＴのソースＭｓ、ドレインＭｄに隣接し基板表面からの深さ（接合深さ）Ｘｉが２０ｎｍ程度と浅い不純物拡散領域である極浅接合Ｍｅｘにおいて、図４に示すような箱形の不純物プロファイル、つまり、極浅接合Ｍｅｘ領域内における不純物濃度の均一性と境界での急峻な変化状態の実現が必要だからである。このように、高い加熱温度により打ち込んだ不純物を充分に活性化して抵抗を下げ、同時に、短い加熱時間により不純物の不必要な拡散を抑えるとともに活性化した不純物の失活（ｄｅａｃｔｉｖａｔｉｏｎ）を避けるためである。
　このように、４５ｎｍノード（ｈｐ６５）で要求される２０ｎｍを下回る接合深さＸｉを実現するために、ウェーハを４００℃～６００℃以下の初期温度に昇温しておき、Ｘｅフラッシュランプ等の短波長の光を用いてウェーハ全面に光照射しミリ秒単位の熱処理時間でウェーハ極表層のみを９００℃～１３５０℃程度まで急速加熱・急冷するＦＬＡや、ウェーハをホットプレート上で４００℃～６００℃の初期温度に昇温しておき、連続発振レーザを照射してウェーハをスポット走査することで、μ秒からミリ秒熱処理時間となるように１１００℃以上シリコンの融点付近まで急速加熱した後急冷するＬＳＡなどがおこなわれる。
　ＦＬＡ、ＬＳＡにおいては、図３においてＭｅｘで示す極浅接合領域の不純物濃度分布特性維持、接合リークの低減、ゲート・リークの抑制、ソース・ドレインの寄生抵抗の低減、ゲートの空乏化も抑制を実現可能な処理条件が選択される。
　レーザ照射によりウェーハを局所的に加熱するＬＳＡにおいては、局部加熱であることおよびレーザを走査することつまり加熱位置が移動することから、正確な内部応力の算出は困難である。しかし、ウェーハ全面を同時に加熱するＦＬＡにおいては内部応力をこのように算出することが可能であり、上記のような条件のＦＬＡにおいて、熱処理時にウェーハで発生する内部応力は、５０～１５０ＭＰａというレベルに達する。
　しかし、ＬＳＡにおいて発生する温度差がウェーハ厚み方向に加えて照射するレーザスポットの周囲、つまりウェーハ面内方向にも発生するのに対し、ウェーハ面内方向で均一に加熱するＦＬＡにおいて発生する温度差が主としてウェーハ厚み方向であるため、ＬＳＡに比べて、熱処理時にウェーハで発生する内部応力は、ＦＬＡの場合より小さくなると考えられる。
　従って、ＦＬＡにおいては、ＬＳＡとは異なる条件及び手段で割れ発生を防止することが必要である。
　さらに、本願発明者らの知見として、ＬＳＡにおいては、縁部付近に存在するクラックの影響が割れ発生に対して大きな割合を占めやすく、すなわち、レーザ照射位置がウェーハ縁部付近になったときに割れが発生しやすい。一方で、ＦＬＡでは、ウェーハ中央部付近におけるクラックの存在が割れ発生に対して大きな影響を有することが分かった。
　本願発明者らは、シリコンウェーハの製造工程において、このようなウェーハ割れ発生を防止する対策を見出した。
　本発明においては、シリコンウェーハ裏面における大きさ２μｍ以上のＬＰＤが１０個以下であることにより、上述した式（Ａ）の条件を満たすウェーハを製造することができる。これにより、シリコンウェーハを供する半導体デバイスの製造プロセスにおける前記ＦＬＡとされる急熱・急冷する熱処理工程に応じて要求される割れ発生防止が可能なウェーハ裏面状態を実現することが可能となる。
　図９に示すように、２μｍ以上のＬＰＤが裏面で増大すると、コンフォーカル光学系によるレーザ顕微鏡又は暗視野顕微鏡で測定される傷（Ｃｒａｃｋ）数が増大することが明らかである。グラフ中１点が１枚のウェーハ裏面のデータに対応する。つまり、ＬＰＤを測定することで、ウェーハ裏面に存在する傷の数を推定することが可能となる。この際、上述した割れ防止可能な条件を満たす傷存在条件（傷の大きさ及び位置等も含む）に対応して、このＬＰＤを測定することで、割れ防止の条件に替えることが可能となる。
　コンフォーカル光学系によるレーザ顕微鏡又は暗視野顕微鏡とは、サンプル上にレーザ光を集束させて微小スポットで照射し、その反射光を受光器の全面に配置したピンホールに再び集束させ、ピンホールを通過した光量を検出するものであり、具体的には、レーザーテック株式会社製造のＭａｇｉｃｓなどを採用することが可能である。
　本発明では、前記シリコンウェーハの酸素濃度Ｏｉを、５×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３　（Ｏｌｄ－ＡＳＴＭ）の範囲内とすることが可能である。
　また、本発明のシリコンウェーハの製造方法は、シリコンウェーハを鏡面加工した後に、最高温度が１１００℃以上シリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件の熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法において、
　前記熱処理によってシリコンウェーハの各点で生じる応力をＳ（ＭＰａ）、シリコンウェーハ裏面に存在する傷の大きさをＣ（μｍ）とするとき、下記式（Ａ）
　　応力Ｓ×傷の大きさＣ≦３５００（ＭＰａ・μｍ）…（Ａ）
を満たすように前記傷の大きさを設定することにより、ＦＬＡ処理で割れが発生しやすい状態として、加熱時に発生する応力が大きい部分、つまり、ウェーハ中央からウェーハ半径Ｒの２／３倍の範囲とされるウェーハ裏面中央部分のクラックに対して、このクラックが存在しても割れを防止すること、つまり、ＦＬＡ処理をおこなうウェーハに対してこの処理における割れ耐性を有するウェーハを供給できる。
　さらに、本願発明者らは、ＦＬＡプロセスで起こる割れに関して、耐性を持たせるためには、特に２Ｒ／３以内の傷導入を避ける必要があることが重要であり、このため、傷が導入される可能性のあるウェーハ加工プロセスでの搬送工程や熱処理工程等におけるウェーハのハンドリングにおいて、２Ｒ／３以内の領域をハンドリングしない手段を採用することができる。さらに、シリコンウェーハ製造工程において、ウェーハ裏面の傷を除去することのできる両面鏡面研磨工程以降で、上述した応力増大部分、つまり、ウェーハ中心から半径の２／３以内の領域をハンドリングしないことで、ＦＬＡ処理における割れ発生の危険性を低減できる。
　また、本発明において、前記熱処理をおこなう際に、シリコンウェーハ裏面における大きさ２μｍ以上のＬＰＤが１０個以下である手段を採用することにより、シリコンウェーハを供する半導体デバイスの製造プロセスにおける前記ＦＬＡとされる急熱・急冷熱処理工程に応じて要求される割れ発生防止が可能なウェーハ裏面状態を実現することが可能となる。
　本発明のシリコンウェーハの製造方法は、シリコンウェーハの製造方法であって、
　シリコン単結晶のインゴットをスライスし、そのスライスされたシリコンウェーハの表面処理を行うウェーハ準備工程と、
前記ウェーハ準備工程において準備した前記シリコンウェーハにかかる応力Ｓ（ＭＰａ）を設定する応力設定工程と、
前記シリコンウェーハの表面または裏面に存在する傷を検査する検査工程と、
前記検査工程において検査したシリコンウェーハが、下記式（Ａ）の基準を満たすか否かを判定し、基準を満たすシリコンウェーハを合格、基準を満たさないシリコンウェーハを不合格とする判定工程と
　　応力Ｓ×傷の大きさＣ≦３５００（ＭＰａ・μｍ）…（Ａ）
　　Ｃ：シリコンウェーハ表面または裏面に存在する傷の大きさ（μｍ）
を有することにより、検査工程の結果から合格不合格を判定して、基準に満たないウェーハを除去することにより、半導体デバイスの製造プロセスにおける前記ＦＬＡ熱処理工程に応じて要求される割れ発生防止が可能なウェーハ裏面状態を有するシリコンウェーハを供することが可能となる。
　これにより、ソース・ドレイン拡散領域への不純物打ち込み後のアニール処理において、打ち込んだ不純物を電気的に活性化させるとともに、不純物の打ち込みによって発生した結晶欠陥を除去することの可能な熱処理をおこなっても、いわゆる矩形の不純物プロファイルに近い状態を実現可能な条件において、ウェーハの割れが発生することのないシリコンウェーハを製造することを可能とする。
　さらに、前記応力Ｓが熱処理に依存するとき、
前記熱処理における処理条件は、処理温度を１１００℃以上シリコンの融点以下とし、処理時間を１μ秒から１００ｍ秒程度までとされることにより、上記の不純物の電気的活性化および矩形の不純物プロファイルを維持した状態で、ウェーハ中央部に存在する傷に起因する割れの発生する可能性が高いＦＬＡにおいても割れ発生を防止することが可能となる。
　また、前記検査工程においてあるシリコンウェーハの裏面における大きさ２μｍ以上のＬＰＤが１０個以下であることが判明したとき、前記判定工程においてそのシリコンウェーハが上記（Ａ）の基準を満たすと判定することで、上記の割れ防止可能なウェーハを判別することが可能となる。
　本発明においては、前記判定工程において、不合格としたシリコンウェーハを前記ウェーハ準備工程において再度表面処理することで、再度判定工程で合格とすることが可能となる。またこの際、ウェーハ準備工程における再処理は裏面の研磨処理であることが好ましく、この研磨処理は、いわゆる仕上げ研磨であり、シリコンウェーハ裏面の研磨代を１μｍ以上３μｍ以下とする研磨工程を有することにより、ウェーハ準備工程（シリコンウェーハ製造工程）中に傷が導入された場合であっても、この傷を除去して、その影響を排除し、ＦＬＡ工程においてウェーハの割れ発生を防止することが可能となる。
　本発明においては、前記シリコンウェーハの酸素濃度Ｏｉを、５×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３　（Ｏｌｄ－ＡＳＴＭ）の範囲内に設定することができる。
　本発明のシリコンウェーハは、上記のシリコンウェーハの製造方法により製造することができる。
　本発明によれば、ＲＴＡに比べて極めて大きな応力の発生するＦＬＡ等の熱処理工程を有する半導体デバイスの製造プロセスにおいてウェーハ中央部からの割れ発生を防止できるシリコンウェーハを提供することができる。
本発明に係るシリコンウェーハの製造方法の第１実施形態を示すフローチャートである。 本発明に係るシリコンウェーハの製造方法の第２実施形態を示すフローチャートである。 ＭＯＳ　ＦＥＴを示す模式断面図である。 不純物濃度と接合深さとの関係において箱形の不純物プロファイルを示すグラフである。 アニールによるシリコン原子および不純物の振る舞いを示す模式図である。 本発明に係るシリコンウェーハの第１実施形態を示す平面図である。 ＦＬＡ装置を示す模式図である。 本発明に係るシリコンウェーハの縁部を示す拡大断面図である。 裏面の傷の個数と大きさ２μｍ以上のＬＰＤ個数との関係を示すグラフである。
　以下、本発明に係るシリコンウェーハおよびその製造方法の第１実施形態を、図面に基づいて説明する。
　図１は、本実施形態におけるシリコンウェーハの製造方法を示すフローチャートである。
　本実施形態におけるシリコンウェーハの製造方法は、シリコンウェーハを鏡面加工した後に、最高温度が１１００℃以上シリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までか、さらに１μ秒から１０ｍ秒までの条件とされる急速昇温急冷熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、図１に示すように、研磨工程Ｓ１２を有するウェーハ準備工程Ｓ１と、応力設定工程Ｓ２と、検査工程Ｓ３と、判定工程Ｓ４と、ＦＬＡ等の熱処理工程Ｓ５２を有するデバイス製造工程Ｓ５とを有する。
　図１に示すウェーハ準備工程Ｓ１は、ＣＺ（チョクラルスキー）法により、シリコン融液からシリコン単結晶を引き上げ、このシリコン単結晶をスライス加工、および、面取り、研削、研磨、洗浄等の表面処理によりシリコンウェーハを準備する工程であり、その工程に、仕上げとしての研磨工程Ｓ１２を有する。
　このウェーハ準備工程Ｓ１の引き上げ時において、シリコンウェーハの酸素濃度Ｏｉを、５×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３　（Ｏｌｄ－ＡＳＴＭ）に設定する。
　図１に示す応力設定工程Ｓ２は、ウェーハ準備工程Ｓ１で準備したシリコンウェーハを供する後工程としての半導体デバイスの製造工程Ｓ５におけるＦＬＡ等の急速昇温冷却熱処理工程Ｓ５２に応じてウェーハ表面層で発生する応力とこの応力に対応して要求されるウェーハ裏面表面状態を設定するもので、熱処理条件の具体的条件は、鏡面加工したシリコンウェーハが供される熱処理が、最高温度が１１００℃以上シリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件である急速昇温冷却熱処理工程Ｓ５２とされ、この熱処理工程Ｓ５２において、割れ発生を抑制可能なウェーハ裏面中央部の状態を設定する。このウェーハ裏面の状態は、具体的には、前記熱処理工程Ｓ５２においてシリコンウェーハ割れ発生の原因となる１０μｍ以上の傷が、図６に示すウェーハ中央部分Ｗｃにおいて後述する条件によって排除されるものとされる。ウェーハ中央部分Ｗｃは、図６に示すように、前記シリコンウェーハＷの裏面Ｗｒにおける中心最外周部Ｗｏからウェーハ径方向で外に向かう距離ｒの領域とされ、この距離ｒは、図６に符号Ｒで示すウェーハ半径寸法に対する比が０～２／３以内となる範囲に設定される。
　ここで、シリコンウェーハは径寸法が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
　なお、本実施形態において、デバイス製造工程Ｓ５において、対象とする熱処理工程Ｓ５２は、図３に示すソース・ドレイン拡散領域Ｍｅｘへの不純物打ち込み後のアニール処理には打ち込んだ不純物を電気的に活性化させることと、不純物の打ち込みによって発生した結晶欠陥を除去することとを同時に実現するという条件でおこなわれる。
　電気的に活性化させるとは、図５中の（ａ）に示すように、イオン打ち込みによって注入した不純物が通常Ｓｉ結晶中にランダムに存在しているだけで電気的に不活性な低電気伝導度となっている状態から、アニールによって熱エネルギーを与えることで、図５中の（ｂ）に示すように、不純物が結晶格子点の位置に移動して電気的に活性化されて電気伝導度が上がる状態になることをいう。
　不純物の打ち込みによって発生した結晶欠陥を除去するとは、図５中の（ａ）に示すように、不純物が打ち込まれたとき、もともと、Ｓｉ原子が規則的に配列していた単結晶シリコンは、打ち込みのエネルギーによって原子の規則的配列が乱れた格子欠陥を有する状態から、アニールによって熱エネルギーを与えることで、図５中の（ｂ）に示すように、シリコン原子が再配列しリーク電流を生じる原因となる結晶欠陥がない状態になることをいう。
　前者の不純物の活性化は、不純物がＳｉの格子点に行き着くまでの原子間（格子間）をわずかに移動する程度と移動距離が短く、活性化にかかる時間も短くてすむが、ピーク温度が１０００℃を超える高温が必要である。つまり、高温で時定数の小さなものである。
　これに対し、後者のＳｉ単結晶整列は時定数の大きなものである。これは規則的な配列を崩された原子が再配列するまでに移動する距離は長く、また、再結晶化には長時間かかるので、結晶欠陥の除去には低温長時間のアニールが必要である。
　このように、時定数の異なる現象を同時に制御するための熱処理である熱処理工程Ｓ５２は条件が厳しく、不純物活性化を優先して加熱条件を高温に設定した場合には、不純物拡散を最小限に抑えるために処理時間を短くする必要があるが、結果として、結晶欠陥の除去が充分でなく、ＭＯＳ　ＦＥＴのリーク電流が多くなってしまう。一方、結晶欠陥除去を優先させて処理時間を長くした場合には、欠陥はリカバリーされ結晶性は回復するが、不純物拡散が激しくなり、短チャネル効果を引き起こしやすくなる。
　つまり、熱処理工程Ｓ５２はこのような２つの相反する役割を同時に満たすとともに、高い不純物密度と浅い拡散深さをもつ極浅接合Ｍｅｘを形成するために時定数の異なる２つの熱現象を制御することが求められるので、その条件では、従来のＲＴＡに比べてウェーハ割れ発生頻度が極めて高くなり、この熱処理条件に対応するウェーハ状態の設定が必要となる。
　さらに、ウェーハ応力設定工程Ｓ２における裏面応力状態は、後述する実施例のように、処理温度（ピーク温度）が１１００℃以上シリコンの融点以下、処理時間が１μ秒から１００ｍ秒程度までの処理条件に対応して、それぞれの場合にウェーハ表面から内部に供給される加熱エネルギーを単位面積当たり２０～３０Ｊ／ｃｍ２、好ましくは、２２～２４～２６Ｊ／ｃｍ２とした場合に、このようなエネルギーの流入するウェーハ表面付近に発生する最大応力Ｓ（ＭＰａ）と、ウェーハ裏面中心部分に存在する傷の大きさＣ（μｍ）との積の値Ｓ×Ｃが、
　　Ｓ×Ｃ≦３５００（ＭＰａ・μｍ）…（Ａ）
を満たすように前記傷の大きさを設定する。
　つまり、直径３００ｍｍウェーハにおいては、それぞれ後述するように、表１に対応して、加熱エネルギー（処理温度）が２０Ｊ／ｃｍ２　の場合、４０～５０μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１０／３００以内の範囲にない状態、６０～７０μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、１１５～１２５μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、表２に対応して、加熱エネルギー（処理温度）が２２Ｊ／ｃｍ２　の場合、４０～５０μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１００／３００以内の範囲にない状態、６０～７０μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、１１５～１２５μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、表３に対応して、加熱エネルギー（処理温度）が２４Ｊ／ｃｍ２　の場合、４０～５０μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、６０～７０μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、１１５～１２５μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、表４に対応して、加熱エネルギー（処理温度）が２６Ｊ／ｃｍ２　の場合、４０～５０μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、６０～７０μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１２０／３００以内の範囲にない状態、１１５～１２５μｍ程度の傷が中心から径方向への距離がウェーハ半径寸法に対して１３０／３００以内の範囲にない状態、に設定される。
　加熱エネルギー（処理温度）が２０Ｊ／ｃｍ２　の場合は、ウェーハ表面温度そのものを測定すると１０５０℃程度と１１００℃よりも低くなる場合もあるが、発生する内部応力と傷の大きさおよび有無との関係そのものは、ウェーハ表面温度状態によらず上述したものと変化はないため、たとえ温度状態が低いものであっても発生する内部応力の最大値が９５ＭＰａより大きくなる熱処理条件は本願発明に含まれる。この発生する内部応力の最大値は、ウェーハ中央部分において発生すると見なすことができる。
　また、発生する応力が圧縮応力の場合には、ウェーハ割れは起こらないため、ウェーハ縁部における応力設定はいずれも除外することができる。
　図１に示す検査工程Ｓ３は、シリコンウェーハ端面および裏面に存在する傷を検査するもので、前記シリコンウェーハ裏面における中心からウェーハ径方向外側に向かう距離ｒとウェーハ径寸法Ｒとの比が０～２／３以内の範囲において、大きさ２μｍ以上のＬＰＤが１０個以下であるかどうかを検査する。具体的には、レーザを用いた面検機（ＫＬＡ－Ｔｅｎｃｏｒ製　ＳＰ－１等）やＣＣＤカメラによる画像検査法などの検査手法を用いることができる。
　図１に示す判定工程Ｓ４は、検査工程Ｓ３の結果が、前記シリコンウェーハ裏面における中心からウェーハ径方向で外側に向かう距離ｒとウェーハ径寸法Ｒとの比が０～２／３以内の範囲において、前述の（Ａ）を満たす傷が排除されるとの基準を満たすウェーハを合格とし、上記の基準を満たさないウェーハを不合格として判定する。
　判定工程Ｓ４で不合格とされた場合には、ウェーハ準備工程Ｓ１の研磨工程Ｓ１２に戻り、ウェーハ裏面、端面の傷を上記の基準まで除去してリカバリーすることで、再度、検査工程Ｓ３，判定工程Ｓ４へと至る。
　判定工程Ｓ４で合格と判定された場合には、シリコンウェーハはデバイス製造工程Ｓ５へと供される。
　このデバイス製造工程Ｓ５では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれ、ＦＬＡ等の熱処理工程Ｓ５２を有する。
　図１に示す熱処理工程Ｓ５２においては、図７に示す熱処理装置でフラッシュランプアニーリングをおこなう。このＦＬＡ装置は、マイクロ秒～ミリ秒オーダー照射で１３５０℃程度に昇温可能である。この熱処理装置は、キセノンフラッシュランプからの閃光によってシリコンウェーハ等の基板の熱処理を行う装置である。
　この熱処理装置は、透光板６１、底板６２および一対の側板６３、６４からなり、その内部に半導体ウェーハ（シリコンウェーハ）Ｗを収納して熱処理するためのチャンバー６５を備える。チャンバー６５の上部を構成する透光板６１は、例えば、石英等の赤外線透過性を有する材料から構成されており、光源５から出射された光を透過してチャンバー６５内に導くチャンバー窓として機能している。また、チャンバー６５を構成する底板６２には、後述するサセプタ７３および加熱プレート７４を貫通して半導体ウェーハＷをその下面から支持するための支持ピン７０が立設されている。
　また、チャンバー６５を構成する側板６４には、半導体ウェーハＷの搬入および搬出を行うための開口部６６が形成されている。開口部６６は、軸６７を中心に回動するゲートバルブ６８により開閉可能となっている。半導体ウェーハＷは、開口部６６が解放された状態で、図示しない搬送ロボットによりチャンバー６５内に搬入される。また、チャンバー６５内にて半導体ウェーハＷの熱処理が行われるときには、ゲートバルブ６８により開口部６６が閉鎖される。
　チャンバー６５は光源５の下方に設けられている。光源５は、複数（本実施形態においては２７本）のキセノンフラッシュランプ６９（以下、単に「フラッシュランプ６９」とも称する）と、リフレクタ７１とを備える。複数のフラッシュランプ６９は、それぞれが長尺の円筒形状を有する棒状ランプであり、それぞれの長手方向が水平方向に沿うようにして互いに平行に列設されている。リフレクタ７１は、複数のフラッシュランプ６９の上方にそれらの全体を被うように配設されている。
　このキセノンフラッシュランプ６９は、その内部にキセノンガスが封入されその両端部にコンデンサーに接続された陽極および陰極が配設されたガラス管と、該ガラス管の外局部に巻回されたトリガー電極とを備える。キセノンガスは電気的には絶縁体であることから、通常の状態ではガラス管内に電気は流れない。しかしながら、トリガー電極に高電圧を印加して絶縁を破壊した場合には、コンデンサーに蓄えられた電気がガラス管内に瞬時に流れ、そのときのジュール熱でキセノンガスが加熱されて光が放出される。このキセノンフラッシュランプ６９においては、予め蓄えられていた静電エネルギーが０．１ミリセカンドないし１０ミリセカンドという極めて短い光パルスに変換されることから、連続点灯の光源に比べて極めて強い光を照射し得るという特徴を有する。
　光源５と透光板６１との間には、光拡散板７２が配設されている。この光拡散板７２は、赤外線透過材料としての石英ガラスの表面に光拡散加工を施したものが使用される。
　フラッシュランプ６９から放射された光の一部は直接に光拡散板７２および透光板６１を透過してチャンバー６５内へと向かう。また、フラッシュランプ６９から放射された光の他の一部は一旦リフレクタ７１によって反射されてから光拡散板７２および透光板６１を透過してチャンバー６５内へと向かう。
　チャンバー６５内には、加熱プレート７４とサセプタ７３とが設けられている。サセプタ７３は加熱プレート７４の上面に貼着されている。加熱プレート７４およびサセプタ７３によって、チャンバー６５内にて半導体ウェーハＷを略水平姿勢にて保持する保持手段が構成されている。
　加熱プレート７４は、半導体ウェーハＷを予備加熱（アシスト加熱）するためのものである。この加熱プレート７４は、窒化アルミニウムにて構成され、その内部にヒータと該ヒータを制御するためのセンサとを収納した構成を有する。一方、サセプタ７３は、半導体ウェーハＷを位置決めして保持するとともに、加熱プレート７４からの熱エネルギーを拡散して半導体ウェーハＷを均一に予備加熱する。このサセプタ７３の材質としては、窒化アルミニウムや石英等の比較的熱伝導率が小さいものが採用される。サセプタ７３の詳細についてはさらに後述する。
　サセプタ７３および加熱プレート７４は、モータ４０の駆動により、半導体ウェーハＷの搬入・搬出位置と半導体ウェーハＷの熱処理位置との間を昇降する構成となっている。
　すなわち、加熱プレート７４は、筒状体４１を介して移動板４２に連結されている。この移動板４２は、チャンバー６５の底板６２に釣支されたガイド部材４３により案内されて昇降可能となっている。また、ガイド部材４３の下端部には、固定板４４が固定されており、この固定板４４の中央部にはボールネジ４５を回転駆動するモータ４０が配設されている。そして、このボールネジ４５は、移動板４２と連結部材４６、４７を介して連結されたナット４８と螺合している。このため、サセプタ７３および加熱プレート７４は、モータ４０の駆動により、半導体ウェーハＷの搬入・搬出位置と半導体ウェーハＷの熱処理位置との間を昇降することができる。
　半導体ウェーハＷの搬入・搬出位置は、図示しない搬送ロボットを使用して開口部６６から搬入した半導体ウェーハＷを支持ピン７０上に載置し、あるいは、支持ピン７０上に載置された半導体ウェーハＷを開口部６６から搬出することができるように、サセプタ７３および加熱プレート７４が下降した位置である。この状態においては、支持ピン７０の上端は、サセプタ７３および加熱プレート７４に形成された貫通孔を通過し、サセプタ７３の表面より上方に突出する。
　一方、図に示す半導体ウェーハＷの熱処理位置は、半導体ウェーハＷに対して熱処理を行うために、サセプタ７３および加熱プレート７４が支持ピン７０の上端より上方に上昇した位置である。サセプタ７３および加熱プレート７４が搬入・搬出位置から熱処理位置に上昇する過程において、支持ピン７０に載置された半導体ウェーハＷはサセプタ７３によって受け取られ、その下面をサセプタ７３の表面に支持されて上昇し、チャンバー６５内の透光板６１に近接した位置に水平姿勢にて保持される。逆に、サセプタ７３および加熱プレート７４が熱処理位置から搬入・搬出位置に下降する過程においては、サセプタ７３に支持された半導体ウェーハＷは支持ピン７０に受け渡される。
　半導体ウェーハＷを支持するサセプタ７３および加熱プレート７４が熱処理位置に上昇した状態においては、それらに保持された半導体ウェーハＷと光源５との間に透光板６１が位置する。このときのサセプタ７３と光源５との間の距離についてはモータ４０の回転量を制御することにより任意の値に調整することが可能である。
　また、チャンバー６５の底板６２と移動板４２との間には筒状体４１の周囲を取り囲むようにしてチャンバー６５を気密状態に維持するための伸縮自在の蛇腹７７が配設されている。サセプタ７３および加熱プレート７４が熱処理位置まで上昇したときには蛇腹７７が収縮し、サセプタ７３および加熱プレート７４が搬入・搬出位置まで下降したときには蛇腹７７が伸長してチャンバー６５内の雰囲気と外部雰囲気とを遮断する。
　チャンバー６５における開口部６６と反対側の側板６３には、開閉弁８０に連通接続された導入路７８が形成されている。この導入路７８は、チャンバー６５内に処理に必要なガス、例えば不活性な窒素ガスを導入する。一方、側板６４における開口部６６には、開閉弁８１に連通接続された排出路７９が形成されている。この排出路７９は、チャンバー６５内の気体を排出するためのものであり、開閉弁８１を介して図示しない排気手段と接続されている。
　次に、この熱処理装置によるＦＬＡ熱処理動作について説明する。この熱処理装置において処理対象となる半導体ウェーハＷは、イオン注入後の半導体ウェーハである。
　この熱処理装置においては、サセプタ７３および加熱プレート７４が半導体ウェーハＷの搬入・搬出位置に配置された状態にて、図示しない搬送ロボットにより開口部６６を介して半導体ウェーハＷが搬入され、支持ピン７０上に載置される。半導体ウェーハＷの搬入が完了すれば、開口部６６がゲートバルブ６８により閉鎖される。その後、サセプタ７３および加熱プレート７４がモータ４０の駆動により図７に示す半導体ウェーハＷの熱処理位置まで上昇し、半導体ウェーハＷを水平姿勢にて保持する。また、開閉弁８０および開閉弁８１を開いてチャンバー６５内に窒素ガスの気流を形成する。
　ここで、サセプタ７３および加熱プレート７４が上昇する過程において、支持ピン７０に載置された半導体ウェーハＷをサセプタ７３が受け取る。このときに、支持ピン７０からサセプタ７３に半導体ウェーハＷが移された後数秒間はサセプタ７３と半導体ウェーハＷとの間に薄い空気層が挟み込まれ、その空気層によって半導体ウェーハＷがサセプタ７３から僅かに浮上した状態となる。このような状態においては、何らかの原因（例えば、微妙な傾斜）によって半導体ウェーハＷが凹部９７内を滑るように移動し、ウェーハ端部がテーパ面９５によって跳ね返されるという現象が数秒間繰り返される。その後、やがて上記空気層が抜けることによって、サセプタ７３の凹部９７内に半導体ウェーハＷが安定して保持される。すなわち、僅かに浮上している半導体ウェーハＷがテーパ面９５によって位置決めされ、特別な位置決めピン等を設けなくても凹部９７の最下位置つまり載置面９９上に保持されるのである。載置面９９の径は半導体ウェーハＷの径よりも若干大きく、通常載置面９９上にて半導体ウェーハＷが偏心して位置決め・保持されるため、その周端部の一点がテーパ面９５に接触した状態で安定して保持される。
　サセプタ７３および加熱プレート７４は、加熱プレート７４に内蔵されたヒータの作用により予め所定温度に加熱されている。このため、サセプタ７３および加熱プレート７４が半導体ウェーハＷの熱処理位置まで上昇した状態においては、半導体ウェーハＷが加熱状態にあるサセプタ７３と接触することにより予備加熱され、半導体ウェーハＷの温度が次第に上昇する。
　この状態においては、半導体ウェーハＷはサセプタ７３により継続して加熱される。そして、半導体ウェーハＷの温度上昇時には、図示しない温度センサにより、半導体ウェーハＷの表面温度が予備加熱温度Ｔ１に到達したか否かを常に監視する。
　この予備加熱温度Ｔ１は、例えば２００℃～６００℃程度の温度である。半導体ウェーハＷをこの程度の予備加熱温度Ｔ１まで加熱したとしても、半導体ウェーハＷに打ち込まれたイオンが拡散しない。
　やがて、半導体ウェーハＷの表面温度が予備加熱温度Ｔ１に到達すると、フラッシュランプ６９を点灯してフラッシュ加熱を行う。このフラッシュ加熱工程におけるフラッシュランプ６９の点灯時間は、０．１ミリセカンドないし１０ミリセカンド程度の時間である。
　このように、フラッシュランプ６９においては、予め蓄えられていた静電エネルギーがこのように極めて短い光パルスに変換されることから、極めて強い閃光が照射される。
　このようなフラッシュ加熱により、半導体ウェーハＷの表面温度は瞬間的に温度Ｔ２に到達する。この温度Ｔ２は、１０００℃～１１００℃程度の半導体ウェーハＷのイオン活性化処理に必要な温度である。半導体ウェーハＷの表面がこのような処理温度Ｔ２にまで昇温されることにより、半導体ウェーハＷ中に打ち込まれたイオンが活性化される。
　このとき、半導体ウェーハＷの表面温度が０．１ミリセカンドないし１０ミリセカンド程度の極めて短い時間で処理温度Ｔ２まで昇温されることから、半導体ウェーハＷ中のイオン活性化は短時間で完了する。従って、半導体ウェーハＷに打ち込まれたイオンが拡散することはなく、半導体ウェーハＷに打ち込まれたイオンのプロファイルがなまるという現象の発生を防止することが可能となる。イオン活性化に必要な時間はイオンの拡散に必要な時間に比較して極めて短いため、０．１ミリセカンドないし１０ミリセカンド程度の拡散が生じない短時間であってもイオン活性化は完了する。
　また、フラッシュランプ６９を点灯して半導体ウェーハＷを加熱する前に、加熱プレート７４を使用して半導体ウェーハＷの表面温度を２００℃ないし６００℃程度の予備加熱温度Ｔ１まで加熱していることから、フラッシュランプ６９により半導体ウェーハＷを１０００℃ないし１１００℃程度の処理温度Ｔ２まで速やかに昇温させることが可能となる。
　フラッシュ加熱工程が終了した後に、サセプタ７３および加熱プレート７４がモータ４０の駆動により図７に示す半導体ウェーハＷの搬入・搬出位置まで下降するとともに、ゲートバルブ６８により閉鎖されていた開口部６６が解放される。サセプタ７３および加熱プレート７４が下降することにより、サセプタ７３から支持ピン７０に半導体ウェーハＷが受け渡される。そして、支持ピン７０上に載置された半導体ウェーハＷが図示しない搬送ロボットにより搬出される。以上のようにして、一連の熱処理動作が完了する。
　本実施形態におけるシリコンウェーハは、判定工程Ｓ４によって、合格と判定されたもののみをデバイス製造工程Ｓ５へ供することができるので、応力発生、あるいは、割れ発生のメカニズムは正確に解明されてはいないが、上記のようなＦＬＡ装置を用いたＦＬＡ等とされる走査レーザ照射型熱処理工程Ｓ５２においても割れ発生を防止可能なシリコンウェーハを提供することができる。
　これにより、高い加熱温度により打ち込んだ不純物を充分に活性化して抵抗を下げ、同時に、短い加熱時間により不純物の不必要な拡散を抑えるとともに活性化した不純物の失活（ｄｅａｃｔｉｖａｔｉｏｎ）を避け、図４に示すような箱形の不純物プロファイルを実現可能な熱処理においても割れの発生を抑制することができる。
　同時に、固溶酸素濃度Ｏｉ、酸素析出物の大きさ・密度制御、添加物としての炭素濃度、窒素濃度、リンゲッターとしてのリン（Ｐ）濃度の制御、など、従来スリップ転位の伸展を抑制・防止するためにおこなわれていた手法では対応ができないようなＦＬＡに相当する割れ発生の程度となる条件の厳しい熱処理に対して、割れ発生を防止するシリコンウェーハを供することが可能となる。
　また、研磨工程Ｓ１２において、シリコンウェーハ裏面の研磨代を１μｍ以上３μｍ以下とすることにより、判定工程Ｓ４で不合格と判定されたシリコンウェーハ、またはウェーハ準備工程Ｓ１において傷が導入された場合であっても、この傷を除去して、その影響を排除し、ＬＳＡ工程においてウェーハの割れ発生を防止することが可能となる。
　さらに、図８に示すように、ウェーハの表面Ｗｕには、平坦面である主面Ｗ２３と、周縁部に形成された表面側面取り部Ｗ２４とが設けられている。また、裏面Ｗｒには、平坦面である主面Ｗ２７と、周縁部に形成された裏面側面取り部Ｗ２８とが設けられている。表面側面取り部Ｗ２４は、その周縁端Ｗｔからウェーハ半径方向内方に向けた方向の幅Ａ１が、裏面側面取り部Ｗ２８の周縁端Ｗｔからウェーハ半径方向内方に向けた方向の幅Ａ２よりも狭められている。表面側面取り部Ｗ２４の幅Ａ１は５０μｍから２００μｍの範囲が好ましい。また、裏面側面取り部Ｗ２８の幅Ａ２は２００μｍから３００μｍの範囲が好ましい。
　また、表面側面取り部Ｗ２４は、表面Ｗｕの主面Ｗ２３に対して傾斜する第一傾斜面Ｗ１１を有しており、裏面側面取り部Ｗ２８は、裏面Ｗｒの主面Ｗ２７に対して傾斜する第二傾斜面Ｗ１２を有している。第一傾斜面Ｗ１１の傾斜角度θ１は１０°から５０°の範囲が好ましく、第二傾斜面Ｗ１２の傾斜角度θ２は１０°から３０°の範囲が好ましく、更にθ１≦θ２とされていることが好ましい。
　また、第一傾斜面Ｗ１１と周縁端Ｗｔとの間には、これらを接続する第一曲面Ｗ１３が表面最外周Ｗｕｔに設けられている。また、第二傾斜面Ｗ１２と周縁端Ｗｔとの間には、これらを接続する第二曲面Ｗ１４が裏面最外周部Ｗｒｔに設けられている。第一曲面Ｗ１３の曲率半径Ｒ１の範囲は８０μｍから２５０μｍの範囲が好ましく、第二曲面Ｗ１４の曲率半径Ｒ２の範囲は１００μｍから３００μｍの範囲が好ましい。
　上記の端部構成とすることで、ウェーハハンドリング時における傷発生を低減することが可能となる。本実施形態においては、ＦＬＡで主として割れ発生原因となるウェーハ中央部分の状態を設定することに加えて、このようなウェーハ周縁部において条件を設定することで、厳しい条件であるＦＬＡにおいてさらなる割れ発生防止を可能とする。
　以下、本発明に係るシリコンウェーハおよびその製造方法の第２実施形態を、図面に基づいて説明する。
　図２は、本実施形態におけるシリコンウェーハの製造方法を示すフローチャートであり、図１に示す第１実施形態に対してエピタキシャル層成膜に関する点が異なるものであり、同等の構成要素に対しては、同一の符号を付してその説明を省略する。
　本実施形態においては、図２に示すように、ウェーハ準備工程Ｓ１に、エピタキシャル成膜工程Ｓ１１およびその後の研磨工程Ｓ１３を有する。
　図２に示すエピタキシャル成膜工程Ｓ１１においては、ウェーハ表面にエピタキシャル層を成膜するものとされ、例えば、ｐ／ｐ－タイプとすることができる。これは、ｐ－タイプウェーハの上にｐ－タイプのエピタキシャル層を積層したウェーハを意味する。ここで、ボロン（Ｂ）濃度がｐ－タイプとは抵抗率０．１～１００Ωｃｍに相当する濃度であり、ｐタイプとは抵抗率０．１Ωｃｍ～１００Ωｃｍに相当する濃度である。
　本実施形態におけるエピタキシャル成膜工程Ｓ１１は、研磨工程Ｓ１２の後に気相成長装置によっておこなわれ、この際にも、ハンドリング中の傷発生を防止することが重要である。
　以下本発明に係る実施例を説明する。
＜実験例１＞
　酸素濃度Ｏｉが６×１０１７ａｔｏｍｓ／ｃｍ３　（Ｏｌｄ－ＡＳＴＭ）となるように引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
　このシリコンウェーハの裏面に、ビッカース圧痕法に基づきダイヤモンド圧子を用いて異なる荷重で傷（Ｃｒａｃｋ）となるビッカース圧痕をウェーハ１枚ごとに１カ所に導入した。
　この傷の導入位置はウェーハ裏面で中心付近から裏面外縁部まで（～３ｍｍ）でありその位置を距離として表１～表４に示す。
　導入した傷（ビッカース圧痕）から発生した傷のサイズは光学顕微鏡にて測定し、その大きさを表１に示す。傷導入後にミリ秒アニール可能なＦＬＡ（Ｆｌａｓｈ　ｌａｍｐ　ａｎｎｅａｌ）炉を用いて、異なるＸｅランプ照射エネルギー条件にてアニール処理しウェーハ割れ試験を実施した。初期ウェーハ温度は５００℃である。結果を表１～表４に示す。表中の加熱エネルギーは、各照射条件を光吸収計算ならびに有限要素計算して得られたウェーハ表層近くの最高到達温度に対応している。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
　応力値のマイナスは圧縮総力、総力値プラスは引張応力であり、割れ試験結果○は割れ発生無し、×は割れ発生有りを意味している。
　この結果より、ウェーハ表層における最高到達温度が１１００℃（加熱エネルギー２２Ｊ／ｃｍ２　に相当）以上で割れが発生すること、傷が存在する位置が中心から半径比２／３以内の範囲であると割れが発生すること、半径比２／３以内の領域にＣｒａｃｋサイズが４０μｍ以上の傷が存在していると割れが発生すること、応力Ｓ×傷の大きさＣ＞３５００（ＭＰａ・μｍ）で割れが発生することが明らかとなった。
　以上の結果から、ＦＬＡプロセスで起こる割れに関して、耐性を持たせるためには、特に半径比２／３以内の領域Ｗｃで、
　上述した式（Ａ）の条件から外れる傷が導入することを避ける必要があることが分かった。
　傷はウェーハ加工プロセスにて、搬送工程や熱処理工程等においてウェーハをハンドリングする際に導入される危険がある。そこで、傷が除去される両面鏡面研磨工程以降で半径比２／３以内の領域をハンドリングしないことで、ＦＬＡ処理における割れの危険性を低減できる。
＜実験例２＞
　同様にして、裏面ＬＰＤの個数と割れ発生率との関係を測定した。
　ウェーハ裏面に存在するＣｒａｃｋや傷を測定する手段としては、レーザ光散乱式パーティクルカウンター（ＳＰ１もしくはＳＰ２等：ＫＬＡ－Ｔｅｎｃｏｒ社製）を用いてＬＰＤとして検出することが可能である。本実験例は、裏面ＬＰＤ数の異なる３００ｍｍウェーハに対してＦＬＡ炉を用いて割れ試験を実施した例である。割れ発生率は各水準１００枚のウェーハを処理した際に割れ発生した率である。
　その結果を表５に示す。
Figure JPOXMLDOC01-appb-T000005
　この結果から、ＬＰＤの個数を基準とすることで、割れ耐性を有するウェーハの基準として検査工程を実施することが可能であることがわかる。
　本発明は、高い内部応力が発生する熱処理をほどこされるシリコンウェーハに好適なシリコンウェーハ製造方法に関する。本発明のシリコンウェーハ製造方法によれば、ＦＬＡアニール処理によるミリ秒アニールでも割れ耐性を有するウェーハを提供することができる。
　Ｗ　　シリコンウェーハ
　Ｗｒ　　裏面
　Ｗｏ　　中心

Claims (6)

  1. 　シリコンウェーハの製造方法であって、
    　シリコン単結晶のインゴットをスライスし、そのスライスされたシリコンウェーハの表面処理を行うウェーハ準備工程と、
    　前記ウェーハ準備工程において準備した前記シリコンウェーハにかかる応力Ｓ（ＭＰａ）を設定する応力設定工程と、
    　前記シリコンウェーハの表面または裏面に存在する傷を検査する検査工程と、
    　前記検査工程において検査したシリコンウェーハが、下記式（Ａ）の基準を満たすか否かを判定し、基準を満たすシリコンウェーハを合格、基準を満たさないシリコンウェーハを不合格とする判定工程と
    　　応力Ｓ×傷の大きさＣ≦３５００（ＭＰａ・μｍ）…（Ａ）
    　　Ｃ：シリコンウェーハ表面または裏面に存在する傷の大きさ（μｍ）
    を備えるシリコンウェーハの製造方法。
  2. 　前記応力Ｓが熱処理に依存するとき、
    　前記熱処理における処理条件は、処理温度を１１００℃以上シリコンの融点以下とし、処理時間を１μ秒から１００ｍ秒程度までとする請求項１記載のシリコンウェーハの製造方法。
  3. 　前記検査工程においてあるシリコンウェーハの裏面における大きさ２μｍ以上のＬＰＤが１０個以下であることが判明したとき、前記判定工程においてそのシリコンウェーハが上記（Ａ）の基準を満たすと判定する請求項１または２記載のシリコンウェーハの製造方法。
  4. 　前記判定工程において上記（Ａ）の基準を満たさないと判定されたシリコンウェーハを、前記ウェーハ準備工程において再度表面処理する請求項１から３のいずれか記載のシリコンウェーハの製造方法。
  5. 　前記シリコンウェーハの酸素濃度Ｏｉを、５×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３　（Ｏｌｄ－ＡＳＴＭ）に設定する請求項１から４のいずれか記載のシリコンウェーハの製造方法。
  6. 　請求項１から５のいずれか記載のシリコンウェーハの製造方法により製造されるシリコンウェーハ。
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