CN101139733B - 具有缺陷减少区域的单晶半导体晶片及其制造方法 - Google Patents

具有缺陷减少区域的单晶半导体晶片及其制造方法 Download PDF

Info

Publication number
CN101139733B
CN101139733B CN2007101286059A CN200710128605A CN101139733B CN 101139733 B CN101139733 B CN 101139733B CN 2007101286059 A CN2007101286059 A CN 2007101286059A CN 200710128605 A CN200710128605 A CN 200710128605A CN 101139733 B CN101139733 B CN 101139733B
Authority
CN
China
Prior art keywords
semiconductor wafer
defect
reduced regions
goi
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007101286059A
Other languages
English (en)
Other versions
CN101139733A (zh
Inventor
D·克耐尔
A·胡贝尔
U·兰贝特
F·帕塞克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of CN101139733A publication Critical patent/CN101139733A/zh
Application granted granted Critical
Publication of CN101139733B publication Critical patent/CN101139733B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31678—Of metal

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Lasers (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明涉及具有缺陷减少区域的单晶半导体晶片，其中所述缺陷减少区域的GOI相关缺陷密度在0/cm2至0.1/cm2的范围内，并且所述缺陷减少区域总共占据所述半导体晶片的平面面积的10至100％的面积比例，所述半导体晶片的剩余区域的缺陷密度明显高于所述缺陷减少区域。本发明还涉及用于退火单晶半导体晶片内的GOI相关缺陷的方法，该方法用激光器照射所述半导体晶片的至少一个面的确定的区域，其特征在于，所述确定的区域内的各个位置均以1GW/m2至10GW/m2的功率密度照射至少25ms，所述激光器发射大于组成所述半导体晶片的半导体材料的吸收边沿的波长的辐射，所述半导体晶片的温度通过用所述激光器进行照射而上升了小于20K。

Description

具有缺陷减少区域的单晶半导体晶片及其制造方法
技术领域
本发明涉及具有非常低且均匀的GOI相关缺陷密度的单晶半导体晶片。本发明还涉及用于退火单晶半导体晶片内的GOI相关缺陷的方法，其中用激光器照射半导体晶片的至少一个面。 
背景技术
半导体晶片，尤其是硅晶片，通常用于制造微电子元件。在半导体工业尤其是在科学技术上迅猛发展的硅技术中，由于微电子元件的最小结构特征尺寸持续缩小，所以对半导体晶片品质的要求越来越高。 
为了满足这些要求，开发了数种缺陷非常少的半导体晶片：由缺陷特别少的单晶制造的经抛光的半导体晶片(例如EP 0 972 094 B1)、经热处理的半导体晶片(例如EP 0 829 559 B1)或者具有外延沉积硅层的半导体晶片。 
但即使是目前已知最佳的半导体晶片也会在元件的制造或使用期间与小于100nm的线宽度(设计规则)相关的特殊应用中产生问题，例如SOI(绝缘体上硅)、应变硅或sSOI(绝缘体上应变硅)。因此，泄漏电流、短路、偏移的二极管特征曲线、热点、栅氧化层故障或者元件的可靠性差会导致失效。例如在文献中全面且详细地对此进行了描述： 
所以描述了向内生长的空位附聚物导致有关栅氧化层可靠性的问题[K.Yamabe，K.Taniguchi，Y.Matsushita，in Proc.of the Internat.Reliability Phys.Symp.，IEEE，NJ，184(1983)]，元件绝缘故障[M.Muranaka，K.Makabe，M.Miura，H.Kato，S.Ide，H.Iwai，M.Kawamura，Y.Tadaki，M.Ishihara，T.Kaeriyama，Jpn.J.Appl.Phys.，37，1240(1998)]及存储器沟(
Figure S071C8605920070719D00001172240QIETU
)内的故障[E.Dornberger，D.Temmler，W.v. Ammon，J.Electrochemical Society 149，G226-G231(2002)]。这些问题随着结构的进一步最小化而变得更加尖锐，尤其是在空位附聚物达到典型元件尺寸时，例如栅极宽度。空位附聚物在SOI结构中导致小的凹坑，而在非常薄的硅薄膜中导致空洞，从而导致“杀手缺陷(Killerdefekt)”[G.K.Keller，S.Cristoloveanu，J.Appl.Phys.93，4955(2003)]。 
上述半导体晶片仅能不充分地满足将来产生元件的要求，尤其是涉及缺陷均匀性的全面及局部特性。 
发明内容
因此，本发明的目的在于提供一种半导体晶片，其中即使在使元件进一步最小化时也不会产生所述的问题。 
该目的是通过具有缺陷减少区域的至少80％由硅组成的单晶半导体晶片而实现的，其中所述缺陷减少区域的作为对于在相应位置上制造的栅氧化层的品质有负面影响的所有缺陷的GOI相关缺陷借助于IR-Lock-In温度记录法测得的密度在0/cm2至0.1/cm2的范围内，并且所述缺陷减少区域总共占据半导体晶片的作为基本上平行于半导体晶片表面的整个区域的平面面积的10至100％的面积比例，其中该半导体晶片的剩余区域的缺陷密度明显高于所述缺陷减少区域。 
“GOI相关”缺陷是指对于在相应位置上制造的栅氧化层的品质有负面影响的所有缺陷。GOI相关缺陷密度优选借助于在DE 19835616A1中所公开的IR-Lock-In温度记录法进行测量，因为该方法能够大面积地精确检测这些导致GOI缺陷的缺陷。因而与已知的GOI测试不同，可以定量检测非常小的缺陷密度，例如0.1/cm2。 
其他检测方法，例如检测整个晶片表面的缺陷的激光扫描法是明显不适合的，因为用该方法检测的缺陷甚至会导致元件的故障，但是并非必然导致该故障。不影响GOI品质的缺陷，例如粘结在表面上的颗粒也被检测。另一方面，在制造微电子元件时，不仅利用半导体晶片的表面，而且还利用表面以下的特定的层。这意味着仅检测晶片表面或对随后的元件不足的垂直于表面的深度的检测方法基本上无法发现所有GOI相关缺陷。 
GOI相关缺陷例如是空位附聚物(“晶体原生颗粒”，COP或空位)或者氧析出物(也称作“块体微缺陷”，BMD)。 
根据本发明，半导体晶片的缺陷减少区域所占的比例为半导体晶片的平面面积的10％至100％。术语平面面积是指基本上平行于半导体晶片表面的整个区域。所述区域被最大地利用以制造微电子元件。平面面积不包括通常存在于边缘上的斜面或导圆，即在半导体晶片的圆周区域内。 
该缺陷减少区域具有非常低且优选特别均匀的GOI相关缺陷密度。优选在缺陷减少区域内的任意位置上的GOI相关缺陷密度相对于在缺陷减少区域内测定的GOI相关缺陷密度的平均值偏差最大10％。半导体晶片的剩余区域的缺陷密度明显高于缺陷减少区域。剩余区域内的GOI相关缺陷密度优选至少是缺陷减少区域内的2倍。 
根据本发明的缺陷减少区域优选具有确定的横向延伸范围，即平行于半导体晶片表面的确定的延伸范围。这是通过以下事实表示的，GOI相关缺陷密度在半导体晶片的缺陷减少区域与剩余区域之间的边界上发生突变。GOI相关缺陷密度在缺陷减少区域与剩余区域之间的边界上沿着平行于半导体晶片的平面并且垂直于缺陷减少区域与非缺陷减少区域之间的各个边界的长度为0.5mm的线段变化至少2倍。与根据现有技术的同样具有GOI相关缺陷密度相对更低的区域以及GOI相关缺陷密度相对更高的其他区域的半导体晶片不同，在根据本发明的半导体晶片内这些不同的区域不是流动性地相互融合，而是彼此划分出清晰的界线。 
根据现有技术的缺陷最优化的硅中直径小于30nm的非常小的缺陷的密度高。与此不同，根据本发明的半导体晶片中该小缺陷的密度非常低。与现有技术不同，根据本发明的半导体晶片达到最高0/cm2的GOI相关缺陷密度。 
缺陷减少区域优选在半导体晶片的整个厚度上延伸。因此，它们在此特征上也明显地区别于在半导体晶片表面上的例如通过适当的热或外 延方法产生的传统的缺陷少的层。该已知的缺陷少的层的深度通常仅为几个微米。 
下面根据附图更加详细地阐述本发明： 
附图说明
图1所示为借助于DE 198 35 616 A1中所公开的方法测得的在根据本发明的硅晶片的四分之一圆的边缘区域内的GOI相关缺陷。缺陷表现为亮点。 
图2所示为类似于图1的非本发明的硅晶片的四分之一圆上的GOI相关缺陷。 
图3所示为根据本发明的方法的实施方案的示意图，其中用激光束螺旋状扫描半导体晶片。 
图4所示为用激光器照射之前的硅晶片的断裂边缘之后的缺陷。 
图5所示为与图4相同的但是用激光器短暂照射之后的断裂边缘。 
具体实施方式
根据本发明的一个优选的实施方案，缺陷减少区域基本上占据半导体晶片的整个平面面积。这应理解为优选半导体晶片的平面面积的95％至小于100％，或者甚至100％的面积比例。该实施方案的优点在于可达到的均匀性、芯片生产期间更高的产率、最大的面积利用及简单的生产及加工过程。 
该实施方案的一个实例如图1所示。GOI相关缺陷是借助于DE 19835 616 A1中所公开的方法测定的。所示的本发明硅晶片3的四分之一圆的整个平面面积是暗的，即几乎不含缺陷。仅在斜面边缘区域6内，即平面面积以外，许多亮点表明相对较高的缺陷密度。与此相比，图2所示为以相同的方法测量的根据现有技术的硅晶片。该晶片的整个平面面积上可以看到相对较高的GOI相关缺陷密度。
根据本发明的另一个优选的实施方案，缺陷减少区域仅占据半导体晶片的一部分平面面积，面积比例优选为平面面积的10％至95％。 
缺陷减少区域优选覆盖半导体晶片上其中高GOI品质具有重要性的区域。这些区域是其中产生诸如晶体管及存储器件的元件的区域。 
根据该实施方案，剩余的非缺陷减少区域位于高GOI品质不重要的位置，因为在这些区域内不产生栅氧化层。这例如是沿着在元件制造及任选的背面减薄(例如背面研磨)之后将半导体晶片彼此切割开(“切割dicing”)的线，从而使各个微芯片彼此分离。GOI相关缺陷对于将内部连线施加在半导体晶片上的位置不是关键性的。 
其中GOI品质不重要的其他区域例如是测试区域(除GOI测试以外)、接触区域或带有晶片标志或者用于提供芯片序号或校准标志的区域。 
这意味着缺陷减少区域的位置通过随后在半导体晶片上制造的微电子元件的排列加以确定。在本发明的该实施方案中，相关元件随后的预定排列在制造根据本发明的半导体晶片时已经是已知的。 
本发明的该实施方案具有两个重要的优点：首先，必须仅在半导体晶片的一部分表面上降低GOI相关缺陷的密度，这提高了制造方法的经济性。其次，GOI相关缺陷，尤其是BMD(块体微缺陷)，发挥吸杂中心的作用，即它们结合金属杂质，这些金属杂质在制造元件期间不可避免地污染半导体晶片，并且以不受控制及非期望的方式改变半导体材料的导电特性。因此，BMD存在于不要求高GOI品质的区域内是值得期待的。因此，在该实施方案中，确保在关键性区域内的特别低且均匀的GOI相关缺陷密度以及良好的吸杂能力。 
半导体晶片可以由任意的半导体材料组成，但优选基本上，即至少80％由硅组成。半导体晶片还可基本上由仅添加通常的掺杂剂的纯硅组成。
根据本发明的半导体晶片可以通过用激光器适当地照射半导体晶片而制成。 
因此，本发明还涉及用于退火在至少80％由硅组成的单晶半导体晶片内的作为对于在相应位置上制造的栅氧化层的品质有负面影响的所有缺陷的GOI相关缺陷的方法，其中用激光器照射半导体晶片的至少一个面的确定的区域，其特征在于，所述确定的区域内的各个位置以1GW/m2至10GW/m2的功率密度照射至少25ms，其中所述激光器发射大于组成所述半导体晶片的半导体材料的吸收边沿的波长的辐射，所述半导体晶片的整体平均温度通过用所述激光器照射而上升了小于20K。 
在本发明方法的一个实施方案中，所述半导体晶片的至少一个面的确定的区域的照射是通过用激光束扫描所述确定的区域而实施的，从而使所述确定的区域转化为缺陷减少区域，所述缺陷减少区域的GOI相关缺陷借助于IR-Lock-In温度记录法测得的密度在0/cm2至0.1/cm2的范围内，并且总共占据所述半导体晶片的作为基本上平行于半导体晶片表面的整个区域的平面面积的10至100％的面积比例，而所述半导体晶片的剩余区域的缺陷密度明显高于所述缺陷减少区域。 
用激光辐射处理半导体材料的方法在现有技术中是已知的。例如DD249998A1公开了利用诸如激光器的光源照射硅晶片，其中可以选择光源以发射大比例的小于硅的吸收边沿的波长，从而由硅晶片吸收辐射，并且加热晶片以产生吸杂能力的缺陷。EP 68094A2公开了一种方法，其中在元件制造范畴内已经形成图案的晶片用激光器局部照射，以通过局部熔融多晶硅区域而使该区域重结晶。为此目的，必须使用激光器，其辐射由硅吸收，其发射小于硅的吸收边沿的波长的光线。例如使用频率加倍的波长为532nm的Nd:YAG激光器。US 6,743,689B1公开了一种类似的方法，其中已形成图案的半导体晶片在元件制造期间用激光器局部照射，从而通过将温度升高到1200至1300℃而使非晶区域结晶。 
所有这些已知的方法的目的是通过吸收激光辐射而局部大幅提高半导体晶片的温度，以实现某些效果。 
与此不同，根据本发明的方法以大于半导体材料的吸收边沿的波长工作。硅的吸收边沿例如位于1.1eV，这对应于约1050nm的波长。因此，半导体材料对于该辐射基本上是透明的，仅在半导体材料的小范围内被吸收。因此，通过用激光器进行照射而使半导体晶片的温度上升了小于20K，优选甚至上升了小于6K。术语“半导体晶片的温度”是指半导体晶片的平均的，即整体的温度。半导体晶片的温度在用激光器照射期间优选保持在20℃至50℃的范围内。仅在半导体晶片的直接照射的位置上的局部温度可以达到明显更高的数值，但优选不超过800℃。 
然而出人意料地通过根据本发明的照射而退火存在于半导体晶片内的缺陷，而不会明显提高半导体晶片的温度。例如单晶硅晶片内的COP缺陷及BMD缺陷在通常的拉晶方法中是不可避免的，它们可以通过根据本发明的照射而消除。 
根据本发明的方法的作用模式可以如下方式阐述：虽然半导体材料本身吸收少量辐射，但是半导体晶片被直接照射的体积的温度不会超过800℃(这对于退火缺陷是不足的)，而晶片的整体温度几乎保持不变，发生缺陷与辐射的相互作用。计算表明，局部限制在缺陷上的温度升高可能有几万K，从而使缺陷具有与周围的硅不同的光学特性。此类特性是基于具有不同光折射率的区域及半导体材料中的空穴的表面。一旦缺陷消除，例如在COP的情况下通过空位从COP扩散进入晶格内或者在BMD的情况下通过氧从BMD扩散进入晶格内(其中氧作为间隙氧存在)，则缺陷不再影响散射。不再继续吸收辐射能量，而局部强烈加热的位置立即将其热能释放在冷的周围的半导体材料上。通过立即实施的温度平衡，初始缺陷区域内的温度迅速下降至起始值，从而不会使空位再次聚集成新的COP或者使氧再次聚集成新的BMD。 
利用根据本发明的方法，可以制造根据本发明的具有非常低且均匀的GOI相关缺陷密度的半导体晶片，因为半导体晶片的位于一个所期望的缺陷减少区域内的各个位置可以在绝对相同的条件下处理。 
这用现有技术的方法是不可能实现的。该方法例如提供在制造单晶(例如通过Czochralski拉晶法)期间的特殊条件，以尽可能地抑制缺陷的产生。利用CZ法无法实施局部影响，因为总是调节径向对称的特性 分布。根据现有技术的其他可能性在于，对具有特定尺寸分布及密度的GOI相关缺陷的单晶半导体晶片实施热处理，以至少在接近表面的层内退火缺陷。即使通过均匀的温度处理也无法完全补偿原材料的不均匀性。此外，利用已知的方法不可能局部影响半导体晶片的特性，因为在实施该方法的过程中，总是特别针对整个半导体晶片以尽可能短的时间进行加工。 
在经热处理的半导体晶片的情况下，在表面上产生缺陷非常少的层(所谓的“新生区域denuded zone”)，而在半导体晶片的深度内仍可以检测到缺陷。与此不同，通过采用根据本发明的方法，实现在半导体晶片的整个厚度上的缺陷减少。 
因为在根据本发明的方法中半导体晶片不实施整体加热，所以与现有技术的方法相比提供其他的优点： 
半导体晶片的热预算不会由于根据本发明的处理而提高。这意味着在固体内不会发生成核及扩散，因此不会产生或生长其他类型的缺陷。因为不会污染表面，所以电荷载流子寿命几乎保持不变。 
在整个冷的半导体晶片内实际上不发生扩散过程。所以在制造单晶期间，经调节的掺杂剂浓度保持不变。 
半导体晶片的机械性能不会由于根据本发明的处理而发生暂时或永久性的改变。对于增长的晶片直径，例如200mm或更大(例如300mm及450mm的晶片直径)，热过程的支撑物内产生增加的点负荷。与此不同，在根据本发明的方法内，不存在半导体晶片发生塑性变形的风险，塑性变形会导致晶格损伤，尤其是导致滑移(“slip”)。滑移通常不会在冷的半导体材料内传播。热梯度局部地限制于激光束内围绕缺陷的区域上。因此，不会在半导体晶片内产生整体热应力。从而明显降低了在处理期间及之后半导体晶片发生破裂的风险。 
根据本发明的方法通常应用于基本上为圆形的未形成图案的半导体晶片。优选选择具有平均直径小于70nm的缺陷的半导体晶片作为起始材料，因为小的缺陷更迅速地消除，从而减少该方法的时间消耗。平均缺陷直径大于70nm的半导体晶片同样可以通过根据本发明的方法消除GOI相关缺陷，但应选择更长的照射时间。 
激光照射的具体参数取决于半导体材料的特性。因为硅是目前最重要的半导体材料，所以描述硅的具体参数，但是根据本发明的方法的应用不限制于硅。 
在硅的情况下，发射波长为1μm至7μm的光线的激光器是适合的，例如： 
1.060μm(InGaAsP二极管激光器)， 
1.064μm(Nd：YAG激光器)， 
2.127μm(Ho：YAG激光器)， 
2.940μm(Er：YAG激光器)。 
波长特别优选为1.064μm及4.25μm，因为在此于硅中存在特别低的吸收。 
在硅的情况下，激光束的功率密度在1GW/m2至10GW/m2的范围内。激光束优选被调节成直径为3μm至10μm的非发散光束。 
能量的吸收(以W计)正比于缺陷的截面积，即其半径的平方，而缺陷的体积正比于缺陷半径的立方。为了用熔融体填充缺陷，需要取决于体积的能量。截面积是获取光的量。 
因此，能量密度限制可以退火的缺陷的尺寸。不能调节任意高的能量密度，因为半导体晶片会熔融并且破坏表面品质。若应用更高的能量密度，则半导体晶片被激光束切割，这是非期望的。 
图4所示为传统的缺陷降低的硅晶片的断裂边缘正面，其是用测量装置“块体微缺陷分析仪MO-441”(Mitsui Mining and Smelting公司，日本)检测缺陷。为了制备试样，将硅晶片沿着垂直于其平面表面的晶格优势取向进行切割。在测量过程中，检测位于在断裂边缘以后的20至30μm范围内的各个缺陷，并显现出其位置。共26个缺陷显示为暗点。随后，在硅晶片的与断裂边缘相邻的区域上用激光器照射非常短的时间。图5所示为所述处理之后的相同硅晶片。26个原来存在的缺陷中，检测 不到4个小缺陷。这在图4和图5中用箭头表示。为了消除包括大缺陷在内的所有缺陷，需要更长的照射时间。 
根据本发明制造的半导体晶片根据其特性而具有高密度的非团聚的点缺陷(尤其是空位及间隙氧)。若对于半导体晶片可能的使用是必需或者有利的，则点缺陷可以利用随后的热处理从半导体晶片消除(在氧的情况下)或者与间隙硅重新结合(在空位的情况下)。若应除去通过消除COP而形成的自由空位，则在应用根据本发明的方法之后对硅晶片实施适合于注入与空位重新结合的间隙硅原子的热处理。 
在图3所示的根据本发明的方法的优选的实施方案中，用激光器1扫描半导体晶片3的整个表面。也可以同时使用更多个激光器。半导体晶片的材料对于激光束2基本上是透明的。激光束2具有确定的截面。为了处理半导体晶片3的整个表面，使半导体晶片绕其轴旋转(4)。同时在径向上缓慢移动激光器1与半导体晶片3的相对位置(5)。优选以如下方式实施，激光束2进攻半导体晶片3的区域在旋转一周后于径向上移动不大于光束直径的距离。以类似的方式通过逐行扫描半导体晶片处理整个表面。在此情况下，半导体晶片3的旋转4应由以优选与移动5相垂直的方向的第二线性移动代替。 
在扫描期间，照射可以不包括半导体晶片的边缘区域。同样可以不包括不应转化成缺陷减少区域的区域。因为实施局部照射，所以可以产生均匀的以及针对性地不均匀的缺陷分布特性。在各种情况下，控制激光器与半导体晶片之间的相对运动，从而使应转化成缺陷减少区域的区域内的各个位置至少照射25ms。 
在另一个实施方案中，在激光处理之前测量半导体晶片上的缺陷分布，并使激光处理的参数与局部缺陷尺寸等相适应。由此，还改善了产量以及该方法的经济性。 
本发明方法的另一个优选的实施方案来自于在根据本发明的处理之前适应半导体晶片的特性以及在该处理之后适应所期望的特性。通过待 消除的缺陷的类型和尺寸，特别确定激光束的功率密度和所需的照射时间： 
例如采用大于25ms的照射时间以及5至10GW/m2的激光束功率密度，以消除硅晶片内直径小于90nm的COP。 
采用大于25ms的照射时间以及7.5至10GW/m2的激光束功率密度，以破坏直径小于1250nm的COP的内壁上的氧化物层。直径小于90nm的具有氧化物层的COP在这些条件下可以被完全消除。 
可以采用大于1GW/m2的功率密度以及大于25ms的照射时间以消除BMD。 
根据本发明的方法可以制造根据本发明的半导体晶片，但不局限于此。

Claims (16)

1.具有缺陷减少区域的至少80％由硅组成的单晶半导体晶片，其中所述缺陷减少区域的作为对于在相应位置上制造的栅氧化层的品质有负面影响的所有缺陷的GOI相关缺陷借助于IR-Lock-In温度记录法测得的密度在0/cm2至0.1/cm2的范围内，并且总共占据所述半导体晶片的作为基本上平行于半导体晶片表面的整个区域的平面面积的10至100％的面积比例，而所述半导体晶片的剩余区域的缺陷密度明显高于所述缺陷减少区域。
2.根据权利要求1所述的单晶半导体晶片，其特征在于，所述剩余区域内的GOI相关缺陷密度至少是所述缺陷减少区域内的2倍。
3.根据权利要求1或2所述的单晶半导体晶片，其特征在于，在所述缺陷减少区域内的任意位置上的GOI相关缺陷密度相对于在所述缺陷减少区域内测定的GOI相关缺陷密度的平均值偏差最大10％。
4.根据权利要求1或2所述的单晶半导体晶片，其特征在于，所述缺陷减少区域在所述半导体晶片的整个厚度上延伸。
5.根据权利要求1或2所述的单晶半导体晶片，其特征在于，所述缺陷减少区域占据所述半导体晶片的平面面积的95％至100％的面积比例。
6.根据权利要求1或2所述的单晶半导体晶片，其特征在于，所述缺陷减少区域占据所述半导体晶片的平面面积的10％至95％的面积比例。
7.根据权利要求1或2所述的单晶半导体晶片，其特征在于，GOI相关缺陷密度在所述半导体晶片的所述缺陷减少区域与所述剩余区域之间的边界上发生突变。
8.根据权利要求7所述的单晶半导体晶片，其特征在于，GOI相关缺陷密度在所述缺陷减少区域与所述剩余区域之间的边界上沿着平行于所述半导体晶片的平面并且垂直于各个所述边界的长度为0.5mm的线段变化至少2倍。
9.根据权利要求5所述的单晶半导体晶片，其特征在于，所述缺陷减少区域占据所述半导体晶片的平面面积的95％至小于100％的面积比例。
10.用于退火在至少80％由硅组成的单晶半导体晶片内的作为对于在相应位置上制造的栅氧化层的品质有负面影响的所有缺陷的GOI相关缺陷的方法，该方法用激光器照射所述半导体晶片的至少一个面的确定的区域，其特征在于，所述确定的区域内的各个位置均以1GW/m2至10GW/m2的功率密度照射至少25ms，所述激光器发射大于组成所述半导体晶片的半导体材料的吸收边沿的波长的辐射，而且所述半导体晶片的整体平均温度通过用所述激光器进行照射而上升了小于20K。
11.根据权利要求10所述的方法，其特征在于，所述半导体晶片在用所述激光器照射期间保持在20℃至50℃的温度范围内。
12.根据权利要求10或11所述的方法，其特征在于，所述半导体晶片是基本上为圆形的未形成图案的半导体晶片。
13.根据权利要求10或11所述的方法，其特征在于，所述激光器发射波长为1μm至7μm的光线。
14.根据权利要求13所述的方法，其特征在于，所述半导体材料在直接照射的位置上的温度最大为800℃。
15.根据权利要求10或11所述的方法，其特征在于，所述半导体晶片的至少一个面的确定的区域的照射是通过用激光束扫描所述确定的区域而实施的，从而使所述确定的区域转化为缺陷减少区域，所述缺陷减少区域的GOI相关缺陷借助于IR-Lock-In温度记录法测得的密度在0/cm2至0.1/cm2的范围内，并且总共占据所述半导体晶片的作为基本上平行于半导体晶片表面的整个区域的平面面积的10至100％的面积比例，而所述半导体晶片的剩余区域的缺陷密度明显高于所述缺陷减少区域。
16.根据权利要求10或11所述的方法，其特征在于，利用该方法制造根据权利要求2至9之一所述的单晶半导体晶片。
CN2007101286059A 2006-07-27 2007-07-09 具有缺陷减少区域的单晶半导体晶片及其制造方法 Active CN101139733B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102006034786.2 2006-07-27
DE102006034786A DE102006034786B4 (de) 2006-07-27 2006-07-27 Monokristalline Halbleiterscheibe mit defektreduzierten Bereichen und Verfahren zur Ausheilung GOI-relevanter Defekte in einer monokristallinen Halbleiterscheibe

Publications (2)

Publication Number Publication Date
CN101139733A CN101139733A (zh) 2008-03-12
CN101139733B true CN101139733B (zh) 2012-10-10

Family

ID=38884742

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101286059A Active CN101139733B (zh) 2006-07-27 2007-07-09 具有缺陷减少区域的单晶半导体晶片及其制造方法

Country Status (7)

Country Link
US (2) US8088219B2 (zh)
JP (2) JP2008034849A (zh)
KR (1) KR100914539B1 (zh)
CN (1) CN101139733B (zh)
DE (1) DE102006034786B4 (zh)
SG (1) SG139622A1 (zh)
TW (1) TWI374202B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US7989729B1 (en) * 2008-03-11 2011-08-02 Kla-Tencor Corporation Detecting and repairing defects of photovoltaic devices
DE102008028869A1 (de) 2008-06-19 2009-12-24 Vistec Semiconductor Systems Gmbh Verfahren und Vorrichtung zur Inspektion eines scheibenförmigen Gegenstandes
JP2010245316A (ja) * 2009-04-07 2010-10-28 Sumco Corp エピタキシャルウェーハの製造方法
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
DE102009055685A1 (de) * 2009-11-25 2011-05-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Qualitätsverbesserung von Wafern sowie Verwendung des Verfahrens
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
CN103081128B (zh) 2010-06-18 2016-11-02 西奥尼克斯公司 高速光敏设备及相关方法
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
US20130016203A1 (en) 2011-07-13 2013-01-17 Saylor Stephen D Biometric imaging devices and associated methods
US20140048899A1 (en) * 2012-02-10 2014-02-20 Sionyx, Inc. Low damage laser-textured devices and associated methods
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
KR20150130303A (ko) 2013-02-15 2015-11-23 사이오닉스, 아이엔씨. 안티 블루밍 특성 및 관련 방법을 가지는 높은 동적 범위의 cmos 이미지 센서
WO2014151093A1 (en) 2013-03-15 2014-09-25 Sionyx, Inc. Three dimensional imaging utilizing stacked imager devices and associated methods
US9209345B2 (en) 2013-06-29 2015-12-08 Sionyx, Inc. Shallow trench textured regions and associated methods
JP2015115401A (ja) * 2013-12-10 2015-06-22 三菱電機株式会社 レーザアニール方法およびレーザアニール装置
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
US9991122B2 (en) * 2016-08-31 2018-06-05 Micron Technology, Inc. Methods of forming semiconductor device structures including two-dimensional material structures
US11124893B2 (en) 2017-12-21 2021-09-21 Globalwafers Co., Ltd. Method of treating a single crystal silicon ingot to improve the LLS ring/core pattern
US11695048B2 (en) * 2020-04-09 2023-07-04 Sumco Corporation Silicon wafer and manufacturing method of the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4316074A (en) * 1978-12-20 1982-02-16 Quantronix Corporation Method and apparatus for laser irradiating semiconductor material
US5939770A (en) * 1997-08-29 1999-08-17 Kabushiki Kaisha Toshiba Semiconductor device and its manufacturing method
US6743689B1 (en) * 2003-01-14 2004-06-01 Advanced Micro Devices, Inc. Method of fabrication SOI devices with accurately defined monocrystalline source/drain extensions

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5638828A (en) * 1979-09-07 1981-04-14 Sony Corp Manufacture of semiconductor device
JPS57136334A (en) 1981-02-18 1982-08-23 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
US4494300A (en) 1981-06-30 1985-01-22 International Business Machines, Inc. Process for forming transistors using silicon ribbons as substrates
DD249998A1 (de) 1986-06-17 1987-09-23 Freiberg Spurenmetalle Veb Verfahren zur defektnukleation in silicium-scheiben
JPH0266946A (ja) 1988-09-01 1990-03-07 Fuji Electric Co Ltd イントリンシック・ゲッタリング方法
JP4020987B2 (ja) 1996-01-19 2007-12-12 信越半導体株式会社 ウエーハ周辺部に結晶欠陥がないシリコン単結晶およびその製造方法
DE19637182A1 (de) 1996-09-12 1998-03-19 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte
JPH10209170A (ja) * 1997-01-17 1998-08-07 Hitachi Ltd 半導体ウエハおよびその製造方法ならびに半導体集積回路装置およびその製造方法
KR100508048B1 (ko) 1997-04-09 2005-08-17 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 저결함 밀도 실리콘 잉곳의 제조 방법
DE19823962A1 (de) 1998-05-28 1999-12-02 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Einkristalls
DE19835616C2 (de) 1998-08-06 2002-02-28 Wacker Siltronic Halbleitermat Verfahren zur Lokalisierung und Bestimmung der lokalen Dichte von Gateoxid Defekten in MIS-Kondensatoren
JP3901998B2 (ja) 2001-12-04 2007-04-04 東芝セラミックス株式会社 半導体ウエハの欠陥消去方法
US7067005B2 (en) * 2004-08-06 2006-06-27 Sumitomo Mitsubishi Silicon Corporation Silicon wafer production process and silicon wafer
JP4183093B2 (ja) 2005-09-12 2008-11-19 コバレントマテリアル株式会社 シリコンウエハの製造方法
JP5239155B2 (ja) 2006-06-20 2013-07-17 信越半導体株式会社 シリコンウエーハの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4316074A (en) * 1978-12-20 1982-02-16 Quantronix Corporation Method and apparatus for laser irradiating semiconductor material
US5939770A (en) * 1997-08-29 1999-08-17 Kabushiki Kaisha Toshiba Semiconductor device and its manufacturing method
US6743689B1 (en) * 2003-01-14 2004-06-01 Advanced Micro Devices, Inc. Method of fabrication SOI devices with accurately defined monocrystalline source/drain extensions

Also Published As

Publication number Publication date
KR20080011098A (ko) 2008-01-31
TW200806830A (en) 2008-02-01
DE102006034786A1 (de) 2008-02-07
DE102006034786B4 (de) 2011-01-20
US20110318546A1 (en) 2011-12-29
TWI374202B (en) 2012-10-11
SG139622A1 (en) 2008-02-29
KR100914539B1 (ko) 2009-09-02
JP2008034849A (ja) 2008-02-14
JP5557859B2 (ja) 2014-07-23
CN101139733A (zh) 2008-03-12
US20080026232A1 (en) 2008-01-31
US8216361B2 (en) 2012-07-10
US8088219B2 (en) 2012-01-03
JP2012134516A (ja) 2012-07-12

Similar Documents

Publication Publication Date Title
CN101139733B (zh) 具有缺陷减少区域的单晶半导体晶片及其制造方法
US6051483A (en) Formation of ultra-shallow semiconductor junction using microwave annealing
Tian et al. Laser-enhanced diffusion of nitrogen and aluminum dopants in silicon carbide
CN104157569B (zh) 快恢复二极管制造工艺方法
US7135387B2 (en) Method of manufacturing semiconductor element
CA1140683A (en) High efficiency gettering in silicon through localized superheated melt formation
KR101565794B1 (ko) 게더링 효과를 향상시킬 수 있는 실리콘 기판 및 실리콘 웨이퍼, 상기 실리콘 웨이퍼의 열처리 방법
US6875623B2 (en) Method for fabricating semiconductor device
WO2011055691A1 (ja) 半導体装置の製造方法
US8759198B2 (en) Accelerated furnace ramp rates for reduced slip
Celler et al. Modification of silicon properties with lasers, electron beams, and incoherent light
JP5569392B2 (ja) シリコンウェーハの製造方法
KR20040103222A (ko) 두께가 제어된 디누드 존을 갖는 웨이퍼, 이를 제조하는방법 및 웨이퍼의 연마 장치
Hartiti et al. Defect generation and gettering during rapid thermal processing
JP7003942B2 (ja) ウェーハの評価方法
JP2011003576A (ja) 半導体デバイスの製造方法
JPH04162618A (ja) 半導体装置の製造方法およびイオン打込み装置ならびに半導体装置
Xiao et al. New approach to remove crystal originated pits in Czochralski-grown silicon: combination of germanium ion implantation with solid-phase epitaxy
Schwuttke X-RAY TOPOGRAPHY AND DEFECT CONTROL IN SILICON WAFER AND IC PROCESSING
Prasad Improving GaAs Chip yield And Enhancing Reliability of GaAs Devices
Cummings et al. Rapid Annealing of GaAs: Uniformity and Temperature Dependence of Activation
Yoshimoto et al. Non-contact, non-destructive characterization of crystal quality in ultra-shallow ion implanted silicon wafers before and after annealing
JPH11186276A (ja) 半導体装置の製法
Garcia et al. Characterization of Ion-implantation in Silicon by using Laser Infrared Photo-Thermal Radiometry (PTR)
Aminzadeh et al. Pseudo Epi, materials cost reduction

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant