WO2010095232A1 - アナログデジタル変換器および半導体集積回路装置 - Google Patents

アナログデジタル変換器および半導体集積回路装置 Download PDF

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山脇　大造
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Definitions

  • the present invention relates to an analog-to-digital converter, and more particularly to a time-interleaved analog-to-digital converter that realizes a high sample rate by operating a plurality of unit-analog-to-digital conversion units having different phases in parallel.
  • the present invention relates to a time-interleaved analog-digital converter having a function of performing calibration on a semiconductor integrated circuit device on which the time-interleaved analog-digital converter is mounted.
  • a time-interleaved analog-digital converter it consists of four unit analog-digital conversion units.
  • the maximum value of the conversion output and the DC offset value of each unit analog-digital conversion unit are calculated by digital calculation, which is the first
  • the conversion gain and DC offset value of the remaining three unit analog-digital conversion units are corrected by an LMS (Least ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ Mean Square) algorithm so that the maximum amplitude value and DC offset value of the output of the unit analog-digital conversion unit are equal to each other.
  • LMS Local ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ Mean Square
  • each unit analog-to-digital conversion unit is synchronized with the reference analog-to-digital converter as a time-interleaved analog-to-digital converter that performs calibration using a teacher analog-to-digital converter (equivalent to a reference analog-to-digital converter)
  • a reference signal is obtained in units of one sample (for example, see Patent Document 1).
  • C Hsu C. Hsu et al., “An 11b 800MS / s time-interleaved ADC with digital background calibration,” 2007 IEEE International Solid State Circuits Conference (ISSCC), Session 25.7, pp. 464-465 (2007).
  • Analog-to-digital converters that are expected to be applied in the future to 4G mobile phones, 802.11n and later WLANs, millimeter-wave radios, optical transceivers for 10Gbit / 100Gbit Ethernet, etc. have different sample rates and resolution specifications, but all are current It is considered that high sample rate and high resolution analog-to-digital conversion that is difficult to realize with a single analog-to-digital converter is required. As an important technology for that purpose, time-interleaved analog-digital converters have recently attracted attention.
  • the time-interleaved analog-digital converter is capable of operating a plurality of (M) unit analog-digital conversion units in parallel (M is an integer equal to or greater than 2), thereby achieving a high-speed (M times) sample rate in principle. Can be realized.
  • M unit analog-digital conversion units
  • M is an integer equal to or greater than 2
  • M times sample rate
  • M is an integer equal to or greater than 2
  • the effective resolution that can be reached deteriorates if there is a mismatch in characteristics among the plurality of unit analog-digital conversion units.
  • conversion gain mismatch among a plurality of unit analog-digital converters DC offset voltage mismatch
  • sampling timing mismatch that is, skew between sampling CLK of each unit analog-digital conversion unit
  • nonlinearity Mismatches frequency characteristic mismatches, etc.
  • each analog-digital unit increases the time by 1 / fCLK (where fCLK is the sample rate of the entire time-interleaved analog-digital converter). Since the operation is performed sequentially while shifting, the mismatch of these DC offset voltages is added to the conversion output as a regular pattern.
  • the pattern becomes a frequency tone that is an integral multiple of the operating frequency of each unit analog-digital conversion unit (ie, fCLK / M).
  • the conversion output is subjected to amplitude modulation or phase modulation by the time interleaving operation, respectively, so that it is an integral multiple of the operating frequency of the unit analog-digital conversion unit.
  • Unnecessary components that are widened by the signal band around the frequency are added to the converted output. These unnecessary components are usually not easily separated from signals. Therefore, a method for correcting the above mismatch by digital calibration has been proposed.
  • FIG. 1 shows a configuration of a calibration unit of a conventional time-interleaved analog-digital converter cited from Non-Patent Document 1.
  • Non-Patent Document 1 in a time-interleaved analog-digital converter composed of four unit analog-digital conversion units, the maximum value and DC offset value of the conversion output of each unit analog-digital conversion unit are calculated by digital calculation, The LMS (Least Mean Square) algorithm is used to convert the conversion gains and DC offset values of the remaining three unit analog-digital conversion units so that is equal to the maximum amplitude value and DC offset value of the output of the first unit analog-digital conversion unit.
  • LMS Least Mean Square
  • this method does not have a reference analog-digital converter that periodically notifies each unit analog-digital conversion unit of an accurate conversion result.
  • the first analog-digital conversion unit is used as a reference analog-digital converter.
  • the first unit analog-digital unit is different in sampling timing from the second, third, and fourth unit analog-digital conversion units due to the operation principle of the time interleave method, it is true as in Patent Document 1. It is not possible to serve as a reference analog-to-digital converter, and only “macro” information such as a maximum amplitude value and a DC offset can be notified.
  • each unit analog-digital conversion unit cannot obtain a reference signal in units of one sample, fine correction cannot be performed.
  • the maximum amplitude value of each unit analog-digital conversion unit is not necessarily the same in the first place, so the remaining maximum amplitude value of the first analog-digital conversion unit, as described above, Corrections that attempt to match the maximum amplitude values of the outputs of all analog-to-digital conversion units create errors.
  • response time is required to obtain the maximum amplitude value. The convergence time of the LMS algorithm becomes long, or the tracking speed of the algorithm to the environmental change becomes slow.
  • finer reference in sample units
  • finer reference is necessary for correction such as sampling timing mismatch, nonlinearity mismatch, frequency characteristic mismatch, etc. Items that require information cannot be corrected.
  • Patent Document 1 discloses a method of calibrating a time interleaved analog-digital converter using a reference analog-digital converter (described as a teacher analog-digital converter in the specification). Yes.
  • each unit analog-digital conversion unit is synchronized with the reference analog-digital converter, so that a reference signal can be obtained in units of one sample.
  • the reference analog-to-digital converter operates at the sample rate fCLK itself as the entire time-interleaved analog-to-digital converter, and thus operates at high speed when the parallel number M increases. Required.
  • the bandwidth of the calibration algorithm it is necessary to reduce the bandwidth of the calibration algorithm, but this is nothing less than reducing the convergence of the calibration, so the degree of mismatch that can be tolerated by calibration
  • the response time of the calibration is reduced, that is, the follow-up to the environmental change is delayed.
  • the low-resolution reference analog-to-digital converter has not only large quantization noise but also large nonlinearity, but the latter effect can be avoided by simply reducing the bandwidth of the calibration algorithm. As a result, it is considered that the calibration accuracy is limited.
  • the analog-to-digital converter of the present invention includes M unit analog-to-digital conversion units (M is an integer of 2 or more) connected in parallel with each other, and M units having different phases and the same sample rate.
  • An analog-to-digital converter having a sample rate M times that of the unit analog-to-digital conversion unit, the reference analog-to-digital conversion units having a lower sample rate and higher resolution than the unit analog-to-digital conversion unit,
  • M and N are disjoint and for reference Based on the output of the burner log-digital conversion unit, and having a function of performing calibration for each of the M unit analog-to-digital conversion unit.
  • M unit analog-digital conversion units (M is an integer of 2 or more) having different phases and the same sample rate are connected in parallel to each other, and A semiconductor integrated circuit device in which an analog-digital converter having a sample rate M times that of the unit analog-digital conversion unit is formed on a single semiconductor substrate together with a clock source, wherein the analog-digital converter includes the unit A reference analog-digital conversion unit having a lower sample rate and higher resolution than the analog-digital conversion unit is connected in parallel to the M unit analog-digital conversion units, and the sample rate of the analog-digital converter is the reference Sample rate for analog to digital conversion unit If it is N times (N is an integer greater than or equal to 2), the M and the N are relatively prime and based on the output of the reference analog-to-digital conversion unit, the M unit analog digitals It has a function of performing calibration for each of the conversion units.
  • a reference analog-to-digital conversion unit is connected in parallel to a common input to the time-interleaved analog-to-digital converter to be calibrated, and the reference analog-to-digital conversion unit outputs a low speed, Using the high-resolution analog-digital conversion results, the output of each unit analog-digital conversion unit that constitutes the time-interleaved analog-digital converter is post-calibrated in the digital domain, that is, each unit analog-digital to be calibrated Calibration is performed after the conversion unit (on the output side).
  • the operation clock frequency of the above-mentioned reference analog-digital conversion unit is fCLK / N (where fCLK is the sample rate of the entire time-interleaved analog-digital converter. N is the parallel number M of the unit analog-digital conversion units)
  • the digital calibration unit uses the conversion output supplied from the reference analog-to-digital converter as a reference signal that periodically tells the correct analog-to-digital conversion result of each unit analog-to-digital conversion unit. Can be corrected in the background during normal operation of the analog-to-digital converter. That is, according to the present invention, by appropriately selecting the operation clock frequency of the reference analog-digital converter, the operation clock of each unit analog-digital conversion unit can be operated even at an operation sufficiently lower than the sample rate of the time interleaved analog-digital converter as a whole. One feature is that it focuses on the fact that it can be synchronized sequentially with the edges. Further, the sampling timing of the unit analog-digital conversion unit is generated by an operation clock input to each of the M unit analog-digital conversion units. In this case, the sample rate corresponds to the operation clock frequency that is the frequency of the operation clock.
  • FIG. 2 shows a first embodiment of the present invention.
  • M is an integer of 2 or more
  • unit analog-digital conversion unit 201 A / D / 1 to A / D M
  • each subsequent digital calibration unit 202 CAL 1 to CAL
  • M multiplexer
  • a multiplexer 203 for sequentially taking in the output of each digital calibration unit
  • a reference analog-to-digital conversion unit 204 connected to the input in parallel to each unit analog-to-digital conversion unit 202.
  • Each unit analog-digital conversion unit 201 operates in the same manner as a normal time-interleaved analog-digital converter.
  • the operation is performed at the operation CLK of the sampling CLK frequency fCLK / M, and each sampling timing is sequentially shifted by 1 / fCLK.
  • the reference analog-digital conversion unit 204 operates at an operation CLK of fCLK / N.
  • N is selected so that the sampling of each unit analog-digital conversion unit is periodically synchronized with the sampling of the reference analog-digital conversion unit 204.
  • N can be selected so as to be relatively prime to the parallel number M of the unit analog-digital conversion unit 201.
  • both the first analog-digital conversion unit and the second analog-digital conversion unit can synchronize with the sampling of the reference analog-digital converter 204 once every five samples.
  • each digital calibration unit 202 can perform calibration using the conversion output of the reference analog-to-digital converter 204 as a reference signal.
  • the DC offset voltage, conversion gain, and sampling timing of each unit analog-digital conversion unit are corrected to be equal to the DC offset voltage, conversion gain, and sampling timing of the reference analog-digital conversion unit 204. Mismatch between analog-digital conversion units is eliminated.
  • FIG. 4 shows a configuration example of each digital calibration unit 202.
  • the output from each unit analog-digital conversion unit 201 is converted by the conversion gain calibration unit 401 (Sub (LMS A), the DC offset calibration unit 402 (Sub LMS B) and the sampling timing calibration unit 403 (Sub LMS X), respectively.
  • the conversion gain, the DC offset, and the sampling timing are corrected by, for example, the LMS algorithm so as to be equal to the conversion gain, the DC offset, and the sampling timing of the reference analog-to-digital conversion unit 204.
  • a non-linearity calibration unit and a frequency characteristic calibration unit may be provided.
  • a difference from the output of each digital calibration unit that is, a conversion error (e) is obtained using the conversion output of the reference analog-digital conversion unit 204 as a reference signal, and each calibration unit 401, 402 is obtained. , 403, etc.
  • the former is down once every M times with the down sampler 404, and the latter is down once every N times with the down sampler 405.
  • the subtraction unit 406 calculates the difference between the two as a conversion error.
  • the conversion gain calibration unit shown in FIG. 5 operates as follows. First, the sign of the conversion error (e) supplied as described above is inverted by the inversion unit 501. Further, the input signal to the conversion gain calibration unit is down-sampled once every N times in the down sampler 502 in order to synchronize. These two signals and the parameter ⁇ G that determines the transfer function of the loop are multiplied in a multiplier 503 and then integrated in an accumulator 506 composed of an adder 504 and a delay unit 505.
  • This integrated output is rate-converted N times by the up-sampler 507 so as to be multiplied by the input signal to the conversion gain calibration unit in accordance with the rate, and is multiplied and output by the input signal and the multiplier 508.
  • the conversion error (e) and the parameter ⁇ OFS determining the loop transfer function supplied by the above are multiplied in the multiplier 601, and then added by the adder 602 and the delay unit.
  • an accumulator 604 composed of 603 integration is performed.
  • This integrated output VOFS is rate-converted N times by the up-sampler 605 and subtracted by the subtractor 606 from the input signal to be subtracted in accordance with the rate of the input signal to the DC offset calibration unit.
  • the sampling timing calibration unit shown in FIG. 7 operates as follows. In order to correct the sampling timing, it is necessary to obtain a skew ⁇ t between the sampling clock of the reference analog-digital conversion unit 204 and the sampling clock of each unit analog-digital conversion unit.
  • the most important block is a block for deriving the time derivative of the input signal to the sampling timing calibration unit. In the present embodiment, this is an example in which this is most easily performed using a difference.
  • the differentiator 701 includes a subtractor 702 and a one sample delay unit 703.
  • the 1-sample delay unit 703 delays the input signal to the sampling timing calibration unit in the digital calibration unit following the unit analog-digital conversion unit that operates one sample before the unit analog-digital conversion unit.
  • the difference of the input signal to the sampling timing calibration unit is derived by subtracting in the subtractor 702 from the input signal to the sampling timing calibration unit.
  • This difference signal is down-sampled once every N times by the down sampler 704 in order to synchronize with the conversion error signal (e) supplied to the sampling timing calibration unit.
  • the conversion error, the difference signal, and the parameter ⁇ skew that determines the transfer function of the loop are multiplied by a multiplier 705 and then integrated in an accumulator 708 including an adder 706 and a delay 707.
  • This integrated output tskew is rate-converted N times by the upsampler 709 in order to match the rate with the input signal to the sampling timing calibration unit, multiplied by the difference signal and the multiplier 710, and then subtracted. In 711, it is subtracted from the input signal and output. If the sampling clock of a certain unit analog-digital conversion unit has a skew of ⁇ t with respect to the sampling clock of the reference analog-digital conversion unit 204, the output tskew of the accumulator 708 converges to ⁇ t, so that The mismatch of sampling timing can be absorbed by the equation shown in [Formula 1].
  • FIG. 8 shows a timing chart of the present embodiment.
  • the frequency of the operation clocks CLK1 and CLK2 of the first and second unit analog-digital conversion units is fCLK / 2
  • the frequency of the operation clock CLKR of the reference analog-digital conversion unit 204 is fCLK / 5. It becomes.
  • fCLK is a sample rate of the entire time interleave type analog-digital converter.
  • the first unit analog-digital conversion unit and the second unit analog-digital conversion unit perform analog-to-digital conversion by sampling alternately, and sequentially output D1, D2, D3, D4,.
  • the reference analog-to-digital conversion unit 204 performs sampling and analog-to-digital conversion at a rate 5/2 times slower than each unit analog-to-digital conversion unit, and sequentially outputs R1, R6, R11, R16,.
  • the subscript R is matched to the sampling number of each unit analog-digital conversion unit with which the sampling timing is synchronized. In the example of this figure, since the outputs D1, D11, D21,...
  • the conversion error e1 , E11, e21,... are calculated as described above, and are included in the conversion gain calibration unit, DC offset calibration unit, and sampling timing calibration unit in the first digital calibration unit as described above based on the result.
  • the output of each accumulator, G1, VOFS1, and tskew1 is updated.
  • G1, G2, VOFS1, VOFS2, tskew1, and tskew2 are automatically corrected by the LMS algorithm so that there is no mismatch with the reference analog-to-digital conversion unit 202. Thereby, each mismatch between the first unit analog-digital conversion unit and the second unit analog-digital conversion unit is also eliminated.
  • the time interleave type analog-digital converter can perform high-accuracy calibration corresponding to the high-speed sample rate of the next generation application and realizing high resolution.
  • FIG. 9 shows a second embodiment of the present invention.
  • the time differentiator used in the part is replaced with a more accurate time differentiator from the simple differentiator as in the first embodiment.
  • a delay unit 911 for K / 2 samples is required.
  • the conversion gain calibration units 903 and 904 have the configuration shown in FIG. In FIG.
  • a delay unit 139 for K / 2 samples is still required to compensate for the delay time for K / 2 samples generated in the time differentiator, but the operation is the same as described in the first embodiment. It is.
  • the sampling timing calibration units 907 and 908 of FIG. 9 have the configuration of FIG. In this configuration, the difference from the sampling timing calibration unit (FIG. 7) in the first embodiment is that a high-precision time differentiator 101 and a time second-order differentiator 102 are introduced, and the reference analog-to-digital conversion unit is The sampling timing skew ⁇ t between the unit analog-digital conversion units is corrected with higher accuracy than in the first embodiment.
  • the multiplier 1010 and the subtractor 1013 correct the third item of the equation shown in [Expression 2] above.
  • the configurations of the time differentiator 101 and the time second-order differentiator 102 are shown in FIGS. 11 and 12, respectively. Both can be realized as an FIR filter composed of a finite number of taps, and include delay units 111 and 121, multipliers 112 and 122 using tap coefficients, and adders 113 and 123 for adding the multiplication results.
  • the upper input is from the unit analog-digital conversion unit
  • the lower input is from the remaining one unit analog-digital conversion unit. Each input is connected to each tap every two taps.
  • the number M of unit analog-digital conversion units is 2.
  • M 3
  • the number of inputs is 3, and the top is the second from the unit analog-digital conversion unit. Is input from the unit analog-digital conversion unit that samples one unit before the unit analog-digital conversion unit, and the third is input from the unit analog-digital conversion unit that samples two units before the unit analog-digital conversion unit. Will be connected to each tap every 3 taps.
  • M general
  • the tap coefficient tap1, i of the time differentiator (FIG. 11) and the tap coefficient tap2, i of the time second-order differentiator (FIG. 12) are expressed by the sampling theorem shown in [Equation 3] below as 1
  • the second order differentiation and the second order differentiation it can be derived as the following equations [Formula 4] to [Formula 7].
  • the number of taps of the FIR filter is K + 1.
  • K is a multiple of 4.
  • the tap coefficient of [Equation 4] to [Equation 7] is finally multiplied by the window function of [Equation 8], for example.
  • FIG. 14 shows an operation timing chart of this embodiment.
  • the time interleave type analog-digital converter can perform high-accuracy calibration corresponding to the high-speed sample rate of the next generation application and realizing high resolution.
  • FIG. 15 shows a third embodiment of the present invention.
  • the sampling timing calibration unit is further improved in accuracy in the second embodiment.
  • the sampling timing calibration units 157 and 158 are configured by serially connecting the configuration of FIG. 10 described in the second embodiment and a configuration similar to that (FIG. 16). Accordingly, a delay corresponding to K samples occurs in the above-described sampling timing calibration units 157 and 158, and is compensated by the K sample delay unit 161 in FIG.
  • the sampling timing is corrected with extremely high accuracy. There are limitations.
  • the present embodiment first, in the configuration of FIG.
  • FIG. 10 similarly to the second embodiment, after correcting the skew mismatch to improve the signal quality, in the configuration of FIG.
  • the sampling timing calibration unit increases the correction accuracy with the two-stage configuration as described above. However, it is considered that the correction accuracy can be further improved by extending this to three or more stages.
  • the conversion gain calibration units 153 and 154 in FIG. 15 have the configuration as shown in FIG. 17, but the delay amount of the delay unit for compensating for the delay time generated in the time differentiator and second time differentiator. Except for the differences, the operation is basically the same as the example shown in FIGS. 5 and 13, and the detailed description is omitted.
  • FIG. 18 shows an operation timing chart of this embodiment.
  • the time interleave type analog-digital converter can perform high-accuracy calibration corresponding to the high-speed sample rate of the next generation application and realizing high resolution.
  • FIG. 19 shows a configuration example of the CLK generator as the fourth embodiment of the present invention.
  • This example is the most general example.
  • the fCLK / M frequency clock signal required by each unit analog-digital conversion unit and the fCLK / N frequency clock signal required by the reference analog-digital conversion unit are generated to generate the source CLK signal of frequency fCLK.
  • This configuration requires a source CLK signal having a frequency equal to the sample rate fCLK for the entire time interleaved analog-digital converter, but the rising edge of the output of the N divider 191 and the rising edge of the output of the M divider 192. Since both edges operate only at the rising edge of the source CLK signal, the skew is always a constant value, and the above-described calibration of the sampling timing functions most effectively.
  • the time interleave type analog-digital converter can perform high-accuracy calibration corresponding to the high-speed sample rate of the next generation application and realizing high resolution.
  • FIG. 20 shows another example of the configuration of the CLK generator as the fifth embodiment of the present invention.
  • the frequency of the source CLK signal is fCLK / 2. Therefore, in order to generate the clock signal having the fCLK / M frequency required by each unit analog-digital conversion unit and the clock signal having the fCLK / N frequency required by the reference analog-digital conversion unit, the source CLK signal is generated.
  • the frequency is divided by the N / 2 frequency divider 201 and the M / 2 frequency divider 202, respectively, and the former output is supplied to the reference analog-digital conversion unit, and the latter output is supplied to each unit analog-digital conversion unit.
  • This configuration may be a source CLK signal having a frequency that is half the sample rate fCLK of the entire time interleaved analog-digital converter, but the rising edge of the output of the N / 2 divider 201 or the M / 2 divider 202
  • N or M is an odd number
  • the rising edge of the output operates alternately at the rising edge and the falling edge of the source CLK signal. Therefore, when the source CLK signal is not strictly duty ratio 50%, these frequency dividers
  • the output skew will oscillate, and there may be some limitations on the calibration of the sampling timing. However, as described above, since N and M are relatively prime, one of them is at least an odd number, and this state is obtained.
  • the time interleave type analog-digital converter can perform high-accuracy calibration corresponding to the high-speed sample rate of the next generation application and realizing high resolution.
  • FIG. 21 shows still another configuration example of the CLK generator as the sixth embodiment of the present invention.
  • the frequency of the source CLK signal is reduced to fCLK / N required by the reference analog-digital conversion unit. Therefore, a clock signal having a frequency of fCLK / M required by each unit analog-digital conversion unit is obtained as follows. First, the source CLK signal having the frequency fCLK / N is divided by the M frequency divider 211 to obtain the CLK signal having the frequency fCLK / N / M. This signal is input to an N * M tap DLL (Delay Locked Loop) circuit 212, and an N * M phase output having a time difference of 1 / fCLK is obtained.
  • N * M tap DLL Delay Locked Loop
  • the time interleave type analog-digital converter can perform high-accuracy calibration corresponding to the high-speed sample rate of the next generation application and realizing high resolution.
  • FIG. 22 shows a seventh embodiment of the present invention.
  • a layout example of a chip for demonstrating the effectiveness of the present invention is shown.
  • M is not limited to a specific number as long as it is an integer of 2 or more.
  • each of the unit analog-digital conversion units A / D1 to A / D7 and the reference analog-digital conversion unit Ref A / D are formed on a single semiconductor substrate together with a clock source to constitute a semiconductor integrated circuit chip.
  • Each of the unit analog-digital conversion units A / D1 to A / D7 and the reference analog-digital conversion unit Ref A / D are densely arranged so that a gap portion where these are not arranged is minimized.
  • the layout includes a combination of units having different distances from the clock source to each unit analog-digital conversion unit and the reference analog-digital conversion unit.
  • the influence of the skew of the sampling CLK between the unit analog-digital conversion units can be removed by calibration. Therefore, the CLK wiring is usually made equal in length, and the arrangement configuration suitable for this purpose is also provided. Is not required for each unit analog-digital conversion unit.
  • the layout area is minimized, that is, the chip cost is minimized without being affected by the difference in wiring length between each unit analog-digital conversion unit and the reference analog-digital conversion unit.
  • each unit analog-digital conversion unit and reference analog-digital conversion unit can be optimally arranged. In other words, a layout that avoids an increase in layout area due to a useless space in which it is difficult to arrange other circuit blocks is possible.
  • FIG. 23 shows an eighth embodiment of the present invention.
  • a chip layout example different from that of the seventh embodiment is shown.
  • M is not limited to a specific number as long as it is an integer of 2 or more.
  • each unit analog-digital conversion unit and reference analog-digital conversion In the case of the prior art in which the sampling timing is not calibrated, the CLK wiring to each unit analog-digital conversion unit needs to be an equal length wiring.
  • each unit analog-digital conversion unit and reference analog-digital conversion Although there were restrictions on the layout such that the units need to be arranged in a circle centered on the clock source, even if the calibration of the present invention is applied, the equal length CLK wiring arrangement such as this circle arrangement Can be applied as in the conventional case.
  • each of the unit analog-digital conversion units A / D1 to A / D7 and the reference analog-digital conversion unit Ref A / D are formed on a single semiconductor substrate together with a clock source to constitute a semiconductor integrated circuit chip. .
  • Each of the unit analog-digital conversion units A / D1 to A / D7 and the reference analog-digital conversion unit Ref A / D are arranged in a circle so that the distances from the clock source are substantially equal to each other.
  • the gap portion where the unit analog-digital conversion units A / D1 to A / D7 and the reference analog-digital conversion unit Ref A / D are not arranged is not minimized, and so is a sparse arrangement.
  • a signal in which the influence of the CLK skew is reduced to some extent by the equal-length wiring is input to each unit analog-digital conversion unit and reference analog-digital conversion unit.
  • the influence of the sampling CLK skew is reduced to some extent by the equal-length wiring, and then the calibration of the present invention is applied, thereby reducing the calibration load on each unit analog-digital conversion unit. Is possible. In addition, it is particularly effective for applications under severe conditions that are different from normal cases where the effects of the skew of sampling CLK between each unit analog-digital conversion unit and the reference analog-digital conversion unit cannot be completely removed by calibration alone. is there.

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Abstract

　従来のタイムインターリーブ型アナログデジタル変換器のデジタルキャリブレーション手法では、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことができない。これを解決するため、キャリブレーション対象となるタイムインターリーブ型アナログデジタル変換器と共通の入力に、参照用アナログデジタル変換ユニットを並列に接続し、参照用アナログデジタル変換ユニットが出力する低速、高分解能のアナログデジタル変換結果を利用して、タイムインターリーブ型アナログデジタル変換器を構成する各単位アナログデジタル変換ユニットの出力を、デジタル領域でキャリブレーションする。また、上記の参照用アナログデジタル変換ユニットの動作クロック周波数をfCLK/N（ただし、fCLKは、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレート。また、Ｎは、単位アナログデジタル変換ユニットの並列数Ｍと互いに素であること。）とする。この構成によれば、全ての単位アナログデジタル変換ユニットのサンプリングを、参照用アナログデジタル変換ユニットのサンプリングと順次同期させることができ、かつ、参照用アナログデジタル変換器の動作クロック周波数を、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートよりＮ倍低速にできる。

Description

アナログデジタル変換器および半導体集積回路装置
　本発明はアナログデジタル変換器に関し、特に位相が互いに異なる複数の単位アナログデジタル変換ユニットを複数並列動作させることで高サンプルレートを実現するタイムインターリーブ型アナログデジタル変換器、とりわけ各単位アナログデジタル変換ユニットに対してキャリブレーションを行う機能を備えたタイムインターリーブ型アナログデジタル変換器、およびそれを搭載した半導体集積回路装置に関する。
　従来、タイムインターリーブ型アナログデジタル変換器として、４つの単位アナログデジタル変換ユニットからなり、各単位アナログデジタル変換ユニットの変換出力の振幅の最大値とＤＣオフセット値をデジタル演算で算出し、それが第一の単位アナログデジタル変換ユニットの出力の最大振幅値とＤＣオフセット値に等しくなるように、残りの３つの単位アナログデジタル変換ユニットの変換利得とＤＣオフセット値とをＬＭＳ（Least Mean Square）アルゴリズムにより補正するものがあった（例えば、非特許文献１参照）。
　また、従来、教師アナログデジタル変換器（参照用アナログデジタル変換器に相当）を用いてキャリブレーションを行うタイムインターリーブ型アナログデジタル変換器として、各単位アナログデジタル変換ユニットが参照用アナログデジタル変換器と同期することによって1サンプル単位で参照信号を得るものがあった（例えば、特許文献１参照）。
C Hsu（C. Hsu et al., "An 11b 800MS/s time-interleaved ADC with digital background calibration," 2007 IEEE International Solid State Circuits Conference (ISSCC), Session 25.7, pp. 464-465(2007).） 特開２００７－１５０６４０号公報
　4G携帯電話、802.11n以降のWLAN、ミリ波無線、10Gbit/100Gbit Ethernet向け光送受信機などに将来適用が見込まれるアナログデジタル変換器は、サンプルレートや分解能の仕様はそれぞれ異なるものの、いずれも現状の単独のアナログデジタル変換器で実現するのが困難な高サンプルレートかつ高分解能のアナログデジタル変換を必要とすると考えられる。そのための重要技術として、タイムインターリーブ型のアナログデジタル変換器が近年注目を集めている。タイムインターリーブ型アナログデジタル変換器は、複数の単位アナログデジタル変換ユニットを複数（Ｍ個）並列動作させる（Ｍは２以上の整数とする）ことで、高速な（Ｍ倍の）サンプルレートを原理的には実現することができる。しかし、実際は、上記の複数の単位アナログデジタル変換ユニット間の特性のミスマッチがあると、到達できる実効分解能が劣化することが知られている。上記のミスマッチとして、複数の単位アナログデジタル変換器間の変換利得のミスマッチ、ＤＣオフセット電圧のミスマッチ、サンプリングタイミングのミスマッチ（すなわち、各単位アナログデジタル変換ユニットのサンプリング用ＣＬＫ間のスキュー）、非線形性のミスマッチ、周波数特性のミスマッチなどが挙げられる。これらの多くは、単独のアナログデジタル変換器の場合以上に問題になる。例えば、ＤＣオフセット電圧は、単独のアナログデジタル変換器の場合は、変換出力にＤＣオフセットを与えるだけなので、信号がＤＣ成分を含まなければ、デジタルＨＰＦなどにより容易に除去できる。これに対して、タイムインターリーブ型アナログデジタル変換器の場合は、各アナログデジタルユニットが、1/fCLK（ここで、fCLKは、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートとする）ずつ時間をずらしながら順次動作するため、それらのＤＣオフセット電圧のミスマッチは、規則的なパターンとして、変換出力に追加される。同パターンは、周波数領域では、各単位アナログデジタル変換ユニットの動作周波数（すなわち、fCLK/Ｍ）の整数倍の周波数トーンとなる。また、変換利得のミスマッチやサンプリングタイミングのミスマッチがある場合は、タイムインターリーブ動作により、変換出力は、それぞれ、振幅変調や位相変調を受けるため、上記の単位アナログデジタル変換ユニットの動作周波数の整数倍の周波数を中心として、信号帯域分広がる不要成分が、変換出力に追加されることになる。これらの不要成分は、通常、信号との分離が容易ではない。そこで、デジタルキャリブレーションにより上記のミスマッチを補正する方法が提案されてきた。
　例えば、図１は非特許文献１から引用した従来のタイムインターリーブ型アナログデジタル変換器のキャリブレーション部の構成である。非特許文献１では、４つの単位アナログデジタル変換ユニットからなるタイムインターリーブ型アナログデジタル変換器において、各単位アナログデジタル変換ユニットの変換出力の振幅の最大値とＤＣオフセット値をデジタル演算で算出し、それが第一の単位アナログデジタル変換ユニットの出力の最大振幅値とＤＣオフセット値に等しくなるように、残りの３つの単位アナログデジタル変換ユニットの変換利得とＤＣオフセット値とをＬＭＳ（Least Mean Square）アルゴリズムにより補正する。しかし、同方式は、後述する特許文献１とは異なり、各単位アナログデジタル変換ユニットに対して正確な変換結果を定期的に通知してくれる参照用のアナログデジタル変換器を持たず、代わりに、言わば、第一のアナログデジタル変換ユニットを、参照用のアナログデジタル変換器として流用している。しかし、タイムインターリーブ方式の動作原理上、第一の単位アナログデジタルユニットは、第二、第三、第四の単位アナログデジタル変換ユニットとサンプリングタイミングが異なるため、特許文献１のように本当の意味での参照用アナログデジタル変換器の役割を果たすことはできず、最大振幅値やＤＣオフセットのような「マクロな」情報のみ通知することができる。つまり、各単位アナログデジタル変換ユニットは、１サンプル単位での参照信号を得ることができないため、キメ細かい補正ができない。具体的には、信号によっては、各単位アナログデジタル変換ユニットの最大振幅値が等しくなるとはそもそも限らないので、上記のような、第一のアナログデジタル変換ユニットの出力の最大振幅値に、残りの全てのアナログデジタル変換ユニットの出力の最大振幅値を合わせようとする補正は、誤差を生み出す。さらに、最大振幅値を得るための応答時間が必要なため。ＬＭＳアルゴリズムの収束時間が長くなったり、環境変動へのアルゴリズムの追従速度が遅くなったりしてしまう。また、最大振幅値やＤＣオフセットといったマクロな参照情報しか得られないため、サンプリングタイミングのミスマッチ、非線形性のミスマッチ、周波数特性のミスマッチなど、補正のために、よりキメ細かな（サンプル単位の）参照情報を必要とする項目は、補正することができない。
　一方、特許文献１では、参照用アナログデジタル変換器（同明細書中では、教師アナログデジタル変換器と記載されている）を用いてタイムインターリーブ型アナログデジタル変換器をキャリブレーションする方法が開示されている。本方法では、上記の非特許文献１の場合と異なり、各単位アナログデジタル変換ユニットは、参照用アナログデジタル変換器と同期しているため、1サンプル単位で参照信号を得ることができる。しかし、特許文献１に開示された構成の場合、参照用アナログデジタル変換器は、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートfCLKそのもので動作するため、並列数Ｍが大きくなると高速な動作が要求される。並列数Ｍが小さかった従来のアプリケーションでは、これでも十分に有用であった。しかし、特に、冒頭に述べた次世代のアプリケーションでは、サンプルレートが数百ＭＳ／ｓから数１０ＧＳ／ｓといった高速のタイムインターリーブ型アナログデジタル変換器が要求されるため、同じ速度で参照用アナログデジタル変換器が動作する必要がある特許文献１の技術を上記の次世代アプリケーションへ適用するにはさまざまな制約条件が伴う。さらに、参照用アナログデジタル変換器を高速動作させる必要上、その分解能を下げざるを得ないため、同出力が各単位アナログデジタル変換ユニットに供給する参照信号は、大きな量子化雑音を含むことになる。そのため、これらの量子化雑音を抑圧するために、キャリブレーションアルゴリズムの帯域を小さくする必要があるが、これは、キャリブレーションの収束性を弱めることに他ならないため、キャリブレーションで許容できるミスマッチの程度が狭まったり、キャリブレーションの応答時間、つまり環境変動への追従性が遅くなったりする問題がある。さらに、実際には、低分解能の参照用アナログデジタル変換器には、大きな量子化雑音のみならず、大きな非線形性をともなうが、後者の影響は、キャリブレーションアルゴリズムの帯域を小さくするだけで回避できず、その結果、キャリブレーション精度に限界を与えると考えられる。
　このように、従来のタイムインターリーブ型アナログデジタル変換器のデジタルキャリブレーション手法では、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが困難であるという問題があった。
　本発明の代表的なものの一例を示せば以下の通りである。すなわち、本発明のアナログデジタル変換器は、位相が互いに異なりかつサンプルレートが互いに等しいＭ個の単位アナログデジタル変換ユニット（Ｍは２以上の整数である）が互いに並列に接続されてなり、かつ、前記単位アナログデジタル変換ユニットのＭ倍のサンプルレートを有するアナログデジタル変換器であって、前記単位アナログデジタル変換ユニットよりもサンプルレートが低くかつ分解能が高い参照用アナログデジタル変換ユニットが、前記Ｍ個の単位アナログデジタル変換ユニットに対して並列に接続され、前記アナログデジタル変換器のサンプルレートが前記参照用アナログデジタル変換ユニットのサンプルレートのＮ倍である（Ｎは２以上の整数である）とした場合、前記Ｍと前記Ｎとは互いに素であり、前記参照用アナログデジタル変換ユニットの出力に基づいて、前記Ｍ個の単位アナログデジタル変換ユニットの各々に対するキャリブレーションを行う機能を有することを特徴とする。
　また、本発明の半導体集積回路装置は、位相が互いに異なりかつサンプルレートが互いに等しいＭ個の単位アナログデジタル変換ユニット（Ｍは２以上の整数である）が互いに並列に接続されてなり、かつ、前記単位アナログデジタル変換ユニットのＭ倍のサンプルレートを有するアナログデジタル変換器がクロック源と共に単一の半導体基板上に形成されて成る半導体集積回路装置であって、前記アナログデジタル変換器は、前記単位アナログデジタル変換ユニットよりもサンプルレートが低くかつ分解能が高い参照用アナログデジタル変換ユニットが、前記Ｍ個の単位アナログデジタル変換ユニットに対して並列に接続され、前記アナログデジタル変換器のサンプルレートが前記参照用アナログデジタル変換ユニットのサンプルレートのＮ倍である（Ｎは２以上の整数である）とした場合、前記Ｍと前記Ｎとは互いに素であり、前記参照用アナログデジタル変換ユニットの出力に基づいて、前記Ｍ個の単位アナログデジタル変換ユニットの各々に対するキャリブレーションを行う機能を有することを特徴とする。
　本発明によれば、タイムインターリーブ型アナログデジタル変換器において、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが可能となる。
従来のタイムインターリーブ型アナログデジタル変換器におけるデジタルキャリブレーション方式を示すブロック構成図である。 本発明の第一の実施例の全体構成を示す図である。 本発明の第一の実施例のタイムチャートを示す図である。 本発明の第一の実施例の構成の詳細を示す図である。 本発明の第一の実施例の構成の詳細を示す図である。 本発明の第一の実施例の構成の詳細を示す図である。 本発明の第一の実施例の構成の詳細を示す図である。 本発明の第一の実施例のタイムチャートの詳細を示す図である。 本発明の第二の実施例の全体構成を示す図である。 本発明の第二の実施例の構成の詳細を示す図である。 本発明の第二の実施例の構成の詳細を示す図である。 本発明の第二の実施例の構成の詳細を示す図である。 本発明の第二の実施例の構成の詳細を示す図である。 本発明の第二の実施例のタイムチャートの詳細を示す図である。 本発明の第三の実施例の全体構成を示す図である。 本発明の第三の実施例の構成の詳細を示す図である。 本発明の第三の実施例の構成の詳細を示す図である。 本発明の第三の実施例のタイムチャートの詳細を示す図である。 本発明の第四の実施例を示す図である。 本発明の第五の実施例を示す図である。 本発明の第六の実施例を示す図である。 本発明の第七の実施例を示す図である。 本発明の第八の実施例を示す図である。
　本発明の各実施例においては、キャリブレーション対象となるタイムインターリーブ型アナログデジタル変換器と共通の入力に、参照用アナログデジタル変換ユニットが並列に接続され、参照用アナログデジタル変換ユニットが出力する低速、高分解能のアナログデジタル変換結果を利用して、タイムインターリーブ型アナログデジタル変換器を構成する各単位アナログデジタル変換ユニットの出力を、デジタル領域でポストキャリブレーションする、すなわち、キャリブレーション対象たる各単位アナログデジタル変換ユニットの後段（出力側）でキャリブレーションを行う。上記の参照用アナログデジタル変換ユニットの動作クロック周波数をfCLK/N（ただし、fCLKは、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレート。また、Ｎは、単位アナログデジタル変換ユニットの並列数Ｍと互いに素であること。）に選択することで、全ての単位アナログデジタル変換ユニットのサンプリングを、参照用アナログデジタル変換ユニットのサンプリングと順次同期させることができ、かつ、参照用アナログデジタル変換器の動作クロック周波数を、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートよりＮ倍低速にできる。デジタルキャリブレーション部は、参照用アナログデジタル変換器から供給される変換出力を、各単位アナログデジタル変換ユニットの正しいアナログデジタル変換結果を定期的に教えてくれる参照信号として、各単位アナログデジタル変換ユニット間の各種のミスマッチを、アナログデジタル変換器の通常動作中にバックグランドで補正することができる。すなわち、本発明は、参照用アナログデジタル変換器の動作クロック周波数を適切に選ぶことで、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートより十分低速動作でも、各単位アナログデジタル変換ユニットの動作クロックエッジと順次同期できる点に着眼しているところに一つの特徴がある。また、単位アナログデジタル変換ユニットのサンプリングのタイミングは、Ｍ個の単位アナログデジタル変換ユニットの各々に入力される動作クロックによって生成される。この場合、サンプルレートは動作クロックの周波数である動作クロック周波数に対応したものとなる。
　以下、本発明の各実施例について、図面を参照しながら詳細に説明する。
　図２により、本発明の第一の実施例を示す。本実施例では、本発明の最も基本となる考え方が開示されている。複数（Ｍ個）（Ｍは２以上の整数とする）の単位アナログデジタル変換ユニット２０１（A/D 1からA/D M）と、それぞれに後続する各デジタルキャリブレーションユニット２０２（CAL 1からCAL M）と、各デジタルキャリブレーションユニットの出力を順次取り込むマルチプレクサ（Multiplexer）２０３と、各単位アナログデジタル変換ユニット２０２に対して並列に入力に接続された参照用アナログデジタル変換ユニット２０４からなる。各単位アナログデジタル変換ユニット２０１は、通常のタイムインターリーブ型アナログデジタル変換器と同様に動作する。すなわち、サンプリングＣＬＫ周波数fCLK／Ｍの動作ＣＬＫで動作し、各サンプリングタイミングは、１／fCLKずつ時間を順次ずらす。一方、参照用アナログデジタル変換ユニット２０４は、fCLK／Ｎの動作ＣＬＫで動作する。ここで、各単位アナログデジタル変換ユニットのサンプリングが定期的に、参照用アナログデジタル変換ユニット２０４のサンプリングと同期するようにＮを選択する。例えば、Ｎとして、単位アナログデジタル変換ユニット２０１の並列数Ｍと互いに素になるように選ぶことができる。図３に、Ｍ＝２、Ｎ＝５の場合のタイミング図を示す。この場合、第一のアナログデジタル変換ユニットと第二のアナログデジタル変換ユニットは、ともに、５サンプルに1回、参照用アナログデジタル変換器２０４のサンプリングと同期できる。これにより、参照用アナログデジタル変換器２０４の変換出力を参照信号としたキャリブレーションを各デジタルキャリブレーションユニット２０２で行うことが可能である。これにより、各単位アナログデジタル変換ユニットのＤＣオフセット電圧、変換利得、サンプリングタイミングは、参照用アナログデジタル変換ユニット２０４のＤＣオフセット電圧、変換利得、サンプリングタイミングと等しくなるように補正されるので、各単位アナログデジタル変換ユニット相互間のミスマッチが無くなる。
　図４に、各デジタルキャリブレーションユニット２０２の構成例を示す。各単位アナログデジタル変換ユニット２０１からの出力は、変換利得キャリブレーション部４０１（Sub LMS A）、ＤＣオフセットキャリブレーション部４０２（Sub LMS B）やサンプリングタイミングキャリブレーション部４０３(Sub LMS X)において、それぞれ、変換利得、ＤＣオフセット、サンプリングタイミングが、参照用アナログデジタル変換ユニット２０４の変換利得、ＤＣオフセット、サンプリングタイミングと等しくなるように、例えばＬＭＳアルゴリズムにより補正される。なお、これ以外に、例えば、非線形性のキャリブレーション部や周波数特性のキャリブレーション部を持ってもよい。上記の補正を行うために、参照用アナログデジタル変換ユニット２０４の変換出力を参照信号として、各デジタルキャリブレーションユニットの出力との差、つまり変換誤差（e）を求め、各キャリブレーション部４０１、４０２、４０３などに供給する必要がある。参照用アナログデジタル変換ユニット２０４の出力と各デジタルキャリブレーションユニットの出力の同期をとるために、前者は、ダウンサンプラー４０４でＭ回に1回、後者は、ダウンサンプラー４０５でＮ回に1回ダウンサンプリングされ、その後、引き算部４０６において、両者の差分が変換誤差として計算される。
　図５から図７に、変換利得キャリブレーション部４０１、ＤＣオフセットキャリブレーション部４０２、サンプリングタイミングキャリブレーション部４０３の構成例をそれぞれ示す。図５に示された変換利得キャリブレーション部は、以下の通り動作する。まず、上記により供給される変換誤差（e）は、反転部５０１により符号が反転される。また、変換利得キャリブレーション部への入力信号は、同期をとるために、ダウンサンプラー５０２において、Ｎ回に1回ダウンサンプルされる。これらの２つの信号と、ループの伝達関数を決定するパラメータμGは、乗算器５０３において乗算された後、足し算器５０４と遅延器５０５からなるアキュームレータ５０６において、積分される。この積分出力は、変換利得キャリブレーション部への入力信号とレートを合わせて乗算されるように、アップサンプラー５０７において、Ｎ倍にレート変換され、同入力信号と乗算器５０８において乗算されて出力される。仮に、ある単位アナログデジタル変換ユニットの変換利得が、参照用アナログデジタル変換ユニット２０４の変換利得のk倍にばらついた場合、もしくは変動した場合、上記アキュームレータ５０６の出力Ｇは、1/kに収束することで、変換利得のミスマッチを吸収することができる。
　図６に示されたＤＣオフセットキャリブレーション部において、上記により供給される変換誤差（e）とループの伝達関数を決定するパラメータμOFSは、乗算器６０１において乗算された後、足し算器６０２と遅延器６０３からなるアキュームレータ６０４において、積分される。この積分出力VOFSは、ＤＣオフセットキャリブレーション部への入力信号とレートを合わせて引き算するために、アップサンプラー６０５において、Ｎ倍にレート変換され、同入力信号から引き算器６０６において引き算されて出力される。仮に、ある単位アナログデジタル変換ユニットのＤＣオフセット電圧が、参照用アナログデジタル変換ユニット２０４のＤＣオフセット電圧よりΔV大きい場合、上記アキュームレータ６０４の出力VOFSは、ΔVに収束することで、ＤＣオフセット電圧のミスマッチを吸収することができる。
　図７に示されたサンプリングタイミングキャリブレーション部は、以下の通り動作する。サンプリングタイミングを補正するためには、参照用アナログデジタル変換ユニット２０４のサンプリングクロックと、各単位アナログデジタル変換ユニットのサンプリングクロック間のスキューΔtを得る必要がある。そのために最も重要なブロックは、サンプリングタイミングキャリブレーション部への入力信号の時間微分を導出するブロックである。本実施例では、これを最も簡単に差分で行う例である。差分器７０１は、引き算器７０２と１サンプル遅延器７０３で構成される。当該単位アナログデジタル変換ユニットより1サンプル前に動作する単位アナログデジタル変換ユニットに後続するデジタルキャリブレーションユニット内の、サンプリングタイミングキャリブレーション部への入力信号を、上記1サンプル遅延器７０３で1サンプル遅延して、当該サンプリングタイミングキャリブレーション部への入力信号から、上記引き算器７０２において引き算することで、当該サンプリングタイミングキャリブレーション部への入力信号の差分を導出する。この差分信号は、サンプリングタイミングキャリブレーション部へ供給される変換誤差信号（e）と同期をとるために、ダウンサンプラー７０４において、Ｎ回に1回ダウンサンプルされる。そして、上記変換誤差と上記差分信号とループの伝達関数を決定するパラメータμskewは、乗算器７０５において乗算された後、足し算器７０６と遅延器７０７からなるアキュームレータ７０８において、積分される。この積分出力tskewは、 サンプリングタイミングキャリブレーション部への入力信号とレートを合わせるために、アップサンプラー７０９において、Ｎ倍にレート変換され、上記の差分信号と乗算器７１０において乗算された後、引き算器７１１において、入力信号から引き算されて出力される。仮に、ある単位アナログデジタル変換ユニットのサンプリングクロックが、参照用アナログデジタル変換ユニット２０４のサンプリングクロックに対してΔtのスキューを持つ場合、上記アキュームレータ７０８の出力tskewは、Δtに収束することで、次の［数１］に示す式によりサンプリングタイミングのミスマッチを吸収することができる。
Figure JPOXMLDOC01-appb-M000001
　図８に、本実施例のタイミング図を示す。ここでは、一例として、単位アナログデジタル変換ユニット２０１の並列数Ｍ＝２、参照用アナログデジタル変換ユニット２０４の動作クロック周波数はＮ＝５と選択した。この時、同図のように、第一、第二の単位アナログデジタル変換ユニットの動作クロックＣＬＫ１、ＣＬＫ２の周波数はfCLK/2、参照用アナログデジタル変換ユニット２０４の動作クロックＣＬＫＲの周波数はfCLK/5となる。ただし、fCLKは、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートである。これにより、第一の単位アナログデジタル変換ユニットと第二の単位アナログデジタル変換ユニットは、交互にサンプリングしてアナログデジタル変換を行い、順にD1, D2, D3, D4, …を出力する。また、参照用アナログデジタル変換ユニット２０４は、各単位アナログデジタル変換ユニットより５／２倍低速で、サンプリングとアナログデジタル変換を行い、順に、R1, R6, R11, R16, …を出力する。なお、Rの添え字は、分かり易さのため、サンプリングタイミングが同期する各単位アナログデジタル変換ユニットのサンプリング番号に合わせてある。この図の例では、第一の単位アナログデジタル変換ユニットは、その出力D1、D11、D21、…が、参照用アナログデジタル変換ユニット２０４の出力R1、R11、R21と同期するので、その変換誤差e1、e11、e21、…が上記の通り算出され、その結果にもとづいて上記の通り、第一のデジタルキャリブレーションユニット内の変換利得キャリブレーション部、ＤＣオフセットキャリブレーション部、サンプリングタイミングキャリブレーション部に含まれる各アキュムレータの出力、G1、VOFS1、tskew1が更新される。同様に、第二の単位アナログデジタル変換ユニットは、その出力D6、D16、D26、…が、参照用アナログデジタル変換ユニット２０４の出力R6、R16、R26と同期するので、その変換誤差e6、e16、e26、…が上記の通り算出され、その結果にもとづいて上記の通り、第二のデジタルキャリブレーションユニット内の変換利得キャリブレーション部、ＤＣオフセットキャリブレーション部、サンプリングタイミングキャリブレーション部に含まれる各アキュムレータの出力、G2、VOFS2、tskew2が更新される。以上により、上記の通り、各G1、G2、VOFS1、VOFS2、tskew1、tskew2は、それぞれ参照用アナログデジタル変換ユニット２０２とミスマッチが無くなるようにＬＭＳアルゴリズムで自動的に補正される。これにより、第一の単位アナログデジタル変換ユニットと第二の単位アナログデジタル変換ユニットの間の各ミスマッチも無くなる。
　したがって、本実施例によれば、タイムインターリーブ型アナログデジタル変換器において、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが可能となる。
　図９に、本発明の第二の実施例を示す。本実施例は、実施例１で、各単位アナログデジタル変換ユニットの並列数Ｍを２とし、また、参照用アナログデジタル変換ユニットの動作クロック周波数としてＮ＝５を選択した場合において、サンプリングタイミングキャリブレーション部に使用する時間微分器を、実施例１のような単純な差分器から、より精度の高い時間微分器に置き換えている。後述する時間微分器において生じるK/2サンプル分の遅延時間（ただし、1サンプル時間＝1/fCLKと定義）を補償するため、K/2サンプル分の遅延器９１１が必要になるが、図９において、それ以外の大きな変更点は無い。また、変換利得キャリブレーション部９０３、９０４は、図１３の構成を持つ。図１３において、やはり、時間微分器において生じるK/2サンプル分の遅延時間を補償するため、K/2サンプル分の遅延器１３９が必要になるが、その動作は、実施例１における説明と同様である。本実施例では、図９のサンプリングタイミングキャリブレーション部９０７、９０８は、図１０の構成をとる。本構成において、第一の実施例におけるサンプリングタイミングキャリブレーション部（図７）との違いは、高精度な時間微分器１０１と時間２階微分器１０２を導入して、参照用アナログデジタル変換ユニットと単位アナログデジタル変換ユニット間のサンプリングタイミングのスキューΔtを実施例１より高精度に補正している点である。
Figure JPOXMLDOC01-appb-M000002
そのために、上の［数２］に示す式の第三項目の補正を、乗算器１０１０と引き算器１０１３で行っている。時間微分器１０１、時間２階微分器１０２の構成を、それぞれ、図１１、図１２に示す。ともに、有限のタップ数で構成されるＦＩＲフィルタとして実現でき、各遅延器１１１、１２１や各タップ係数による乗算器１１２、１２２、各乗算結果を足し算する足し算器１１３、１２３からなる。図１１、図１２とも、上側の入力が当該単位アナログデジタル変換ユニットから、下側の入力が残りの一方の単位アナログデジタル変換ユニットからである。また、各入力は２タップごとに各タップに接続される。なお、本実施例は、単位アナログデジタル変換ユニット数Ｍが２の場合であるが、例えばＭ＝３の場合は、入力は３本となり、一番上は当該単位アナログデジタル変換ユニットから、２番目は、当該単位アナログデジタル変換ユニットより一つ前にサンプリングする単位アナログデジタル変換ユニットから、３番目は、当該単位アナログデジタル変換ユニットより２つ前にサンプリングする単位アナログデジタル変換ユニットから入力され、各入力は３タップごとに各タップに接続されることになる。同様に、単位アナログデジタル変換ユニット数が一般（Ｍ）の場合も拡張できる。
　時間微分器（図１１）のタップ係数tap1,iと、時間２階微分器（図１２）のタップ係数tap2,iは、以下の［数３］に示すサンプリング定理の式を、それぞれ時間で１階微分、２階微分することで、以下の［数４］～［数７］に示す式のように導出できる。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
なお、ＦＩＲフィルタのタップ数をK+1とした。また、Kは４の倍数に選ぶとする。また、実装規模や消費電流を小さくするために、タップ数を少なくする場合は、[数４]～[数７]のタップ係数に、例えば[数８]の窓関数を乗算したものを最終的に採用するタップ係数とすることで、有限のタップ数による打切り誤差の影響を回避できる。
　上記の時間微分器や時間２階微分器において、K/2サンプル分（1サンプル時間＝1/fCLKで定義）の遅延時間が生じるため、図１０のK/２サンプル遅延器1011により、入力信号を遅延させて補償している。なお、図１４に、本実施例の動作タイミング図を示した。
　したがって、本実施例によれば、タイムインターリーブ型アナログデジタル変換器において、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが可能となる。
　図１５に、本発明の第三の実施例を示す。本実施例は、実施例２において、サンプリングタイミングキャリブレーション部をさらに高精度化している。具体的には、サンプリングタイミングキャリブレーション部１５７、１５８は、実施例２で説明した図１０の構成と、それと類似の構成（図１６）を直列接続することで構成している。それにともない、Kサンプル分の遅延が上記のサンプリングタイミングキャリブレーション部１５７、１５８内で生じるため、図１６のKサンプル遅延器１６１で補償している。実施例２では、時間微分や時間２階微分に使用する信号はスキューのキャリブレーションを受けていない状態なので、これらの見積もりに誤差が生じることになり、そのため、極めて高精度にサンプリングタイミングを補正するのには限界がある。それに対して、本実施例では、まず、図１０の構成において、実施例２と同様に、スキューミスマッチの補正をかけて信号品質を上げた後、図１６の構成において、時間微分や時間２階微分を改めて見積り直すため、この段階で、高い精度の時間微分や時間２階微分を導出でき、その結果として、極めて高精度のサンプリングタイミングの補正が実現する。なお、本サンプリングタイミングキャリブレーション部は、上記の通りの２段構成で補正精度を上げているが、これを拡張して３段以上にすると、さらに補正精度を高められると考えられる。また、図１５における変換利得キャリブレーション部１５３、１５４は、図１７のような構成となるが、上記の時間微分器や時間２階微分器で生じる遅延時間を補償するための遅延器の遅延量が異なる点以外は、基本的に、図５、図１３で示した例と同様の動作をするため、詳細な説明は省略する。なお、図１８に、本実施例の動作タイミング図を示した。
　したがって、本実施例によれば、タイムインターリーブ型アナログデジタル変換器において、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが可能となる。
　図１９に、本発明の第四の実施例として、ＣＬＫ生成部の構成例を示す。本実施例は、最も一般的な例である。各単位アナログデジタル変換ユニットが必要とするfCLK/Mの周波数のクロック信号と、参照用アナログデジタル変換ユニットが必要とするfCLK/Nの周波数のクロック信号を生成するために、周波数fCLKの源ＣＬＫ信号を、それぞれ、Ｎ分周器１９１とＭ分周器１９２で分周し、前者の出力を参照用アナログデジタル変換ユニットに、後者の出力を、各単位アナログデジタル変換ユニットに供給する。本構成は、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートfCLKと等しい周波数の源ＣＬＫ信号が必要であるが、Ｎ分周器１９１の出力の立上りエッジとＭ分周器１９２の出力の立上りエッジは、ともに源ＣＬＫ信号の立上りエッジだけで動作するため、スキューは常に一定値となり、上記のサンプリングタイミングのキャリブレーションが最も有効に機能する。
　したがって、本実施例によれば、タイムインターリーブ型アナログデジタル変換器において、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが可能となる。
　図２０に、本発明の第五の実施例として、ＣＬＫ生成部の別の構成例を示す。本実施例は、源ＣＬＫ信号の周波数をfCLK/2としている。したがって、各単位アナログデジタル変換ユニットが必要とするfCLK/Mの周波数のクロック信号と、参照用アナログデジタル変換ユニットが必要とするfCLK/Nの周波数のクロック信号を生成するために、源ＣＬＫ信号を、それぞれ、Ｎ／２分周器２０１とＭ／２分周器２０２で分周し、前者の出力を参照用アナログデジタル変換ユニットに、後者の出力を、各単位アナログデジタル変換ユニットに供給する。本構成は、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートfCLKの半分の周波数の源ＣＬＫ信号でよいが、Ｎ／２分周器２０１の出力の立上りエッジやＭ／２分周器２０２の出力の立上りエッジは、ＮやＭが奇数の場合、源ＣＬＫ信号の立上りエッジと立下りエッジで交互に動作するため、源ＣＬＫ信号が厳密にデューティ比５０％でない場合は、これらの分周器の出力のスキューは振動することになり、上記のサンプリングタイミングのキャリブレーションに多少の限界が生じ得る。ただし、なお、上記の通り、ＮとＭは互いに素に選ぶため、一方は少なくとも奇数になり、このような状態となる。
　したがって、本実施例によれば、タイムインターリーブ型アナログデジタル変換器において、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが可能となる。
　図２１に、本発明の第六の実施例として、ＣＬＫ生成部のさらに別の構成例を示す。本実施例は、源ＣＬＫ信号の周波数を参照用アナログデジタル変換ユニットで必要とするfCLK/Nにまで下げている。したがって、以下のようにして、各単位アナログデジタル変換ユニットが必要とするfCLK/Mの周波数のクロック信号を得る。まず、周波数fCLK/Nの源ＣＬＫ信号を、それぞれ、Ｍ分周器２１１により分周して、fCLK/N/Mの周波数のＣＬＫ信号を得る。同信号は、Ｎ＊ＭタップのＤＬＬ(Delay Locked Loop)回路２１２に入力され、互いに1/fCLKの時間差を持つＮ＊Ｍ相の出力が得られる。これらの出力は、エッジコンバイナー(Edge Combiner)回路２１３に入力され、各入力の立上りエッジを適切に組み合わせて、周波数fCLK/Mの新しいＭ相の出力を、各単位アナログデジタル変換ユニットのために生成することができる。本構成は、タイムインターリーブ型アナログデジタル変換器全体としてのサンプルレートfCLKの１／Ｎの周波数の源ＣＬＫ信号でよいため、高速なＣＬＫは不要となるが、上記のＤＬＬ回路２１２やエッジコンバイナー回路２１３での処理により、出力される周波数fCLK/MのＣＬＫ信号のスキューが一定にならず、パターンを持って時間的に変化する可能性がある。その結果、上記のサンプリングタイミングのキャリブレーションに多少の限界が生じ得る。
　したがって、本実施例によれば、タイムインターリーブ型アナログデジタル変換器において、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが可能となる。
　図２２に、本発明の第七の実施例を示す。本実施例では、本発明の有効性を発揮するためのチップのレイアウト例を示す。なお、単位アナログデジタル変換ユニット数Ｍが７個の場合を例に挙げたが、Ｍは２以上の整数である限りにおいて特定の数に限定されない。
　図２２においては、各単位アナログデジタル変換ユニットA/D1～A/D7および参照用アナログデジタル変換ユニットRef A/Dがクロック源と共に単一の半導体基板上に形成されて半導体集積回路チップを構成する。各単位アナログデジタル変換ユニットA/D1～A/D7および参照用アナログデジタル変換ユニットRef A/Dは、これらが配置されない隙間の部分が最小となるように密に配置されている。この場合、クロック源から各単位アナログデジタル変換ユニットおよび参照用アナログデジタル変換ユニットまでの距離が互いに異なるユニット同士の組合せを含むレイアウトとなる。しかし、本発明では、上記の通り、各単位アナログデジタル変換ユニット間のサンプリングＣＬＫのスキューの影響をキャリブレーションにより除去できるため、通常はＣＬＫ配線を等長化したり、また、そのために適した配置構成を各単位アナログデジタル変換ユニットに要求する必要が無い。
　したがって、本実施例によれば、各単位アナログデジタル変換ユニットおよび参照用アナログデジタル変換ユニット間の配線長の相違から影響を受けることなく例えばレイアウト面積が最小になる、すなわちチップコストが最小になるように、各単位アナログデジタル変換ユニットや参照用アナログデジタル変換ユニットを最適に配置することができる。換言すれば、他の回路ブロックを配置し難い無駄なスペースが生じてレイアウト面積が増加するのを回避したレイアウトが可能である。
　図２３に、本発明の第八の実施例を示す。本実施例では、上述の第七の実施例とは別のチップのレイアウト例を示す。なお、単位アナログデジタル変換ユニット数Ｍが７個の場合を例に挙げたが、Ｍは２以上の整数である限りにおいて特定の数に限定されない。
　サンプリングタイミングのキャリブレーションをしない従来技術の場合、各単位アナログデジタル変換ユニットへのＣＬＫ配線を等長配線にする必要上、例えば図２３に示すように各単位アナログデジタル変換ユニットおよび参照用アナログデジタル変換ユニットがクロック源を中心とした円形に配置されるようにする必要があるなどのレイアウト上の制約があったが、本発明のキャリブレーションを適用する場合でもこの円形配置などの等長ＣＬＫ配線配置を従来と同様に適用することは可能である。図２３においては、各単位アナログデジタル変換ユニットA/D1～A/D7および参照用アナログデジタル変換ユニットRef A/Dがクロック源と共に単一の半導体基板上に形成されて半導体集積回路チップを構成する。各単位アナログデジタル変換ユニットA/D1～A/D7および参照用アナログデジタル変換ユニットRef A/Dは、クロック源からの距離が互いにほぼ等しくなるように円形に配置される。この場合、各単位アナログデジタル変換ユニットA/D1～A/D7および参照用アナログデジタル変換ユニットRef A/Dが配置されない隙間の部分は最小とならず、言わば疎な配置となる。しかし一方で、等長配線によってＣＬＫスキューの影響がある程度低減された信号が各単位アナログデジタル変換ユニットおよび参照用アナログデジタル変換ユニットへ入力されることになる。
　したがって、本実施例によれば、サンプリングＣＬＫスキューの影響を等長配線によってある程度低減してから本発明のキャリブレーションを適用することで、各単位アナログデジタル変換ユニットに対するキャリブレーションの負荷を緩和することが可能である。また、各単位アナログデジタル変換ユニットおよび参照用アナログデジタル変換ユニット間のサンプリングＣＬＫのスキューの影響をキャリブレーションだけでは完全に除去できないような、通常とは異なる厳しい条件の下での適用に特に有効である。
　本発明によれば、タイムインターリーブ型アナログデジタル変換器において、次世代アプリケーションの高速サンプルレートに対応し、かつ、高い分解能を実現する高精度なキャリブレーションを行うことが可能となる。

Claims (20)

  1. 　位相が互いに異なりかつサンプルレートが互いに等しいＭ個の単位アナログデジタル変換ユニット（Ｍは２以上の整数である）が互いに並列に接続されてなり、かつ、前記単位アナログデジタル変換ユニットのＭ倍のサンプルレートを有するアナログデジタル変換器であって、
    　前記単位アナログデジタル変換ユニットよりもサンプルレートが低くかつ分解能が高い参照用アナログデジタル変換ユニットが、前記Ｍ個の単位アナログデジタル変換ユニットに対して並列に接続され、
    　前記アナログデジタル変換器のサンプルレートが前記参照用アナログデジタル変換ユニットのサンプルレートのＮ倍である（Ｎは２以上の整数である）とした場合、前記Ｍと前記Ｎとは互いに素であり、
    　前記参照用アナログデジタル変換ユニットの出力に基づいて、前記Ｍ個の単位アナログデジタル変換ユニットの各々に対するキャリブレーションを行う機能を有する
    ことを特徴とするアナログデジタル変換器。
  2. 　請求項１において、
    　前記キャリブレーションは、前記Ｍ個の単位アナログデジタル変換ユニットの各々の出力に対してデジタル領域で行うポストキャリブレーションである
    ことを特徴とするアナログデジタル変換器。
  3. 　請求項２において、
    　前記ポストキャリブレーションは、前記アナログデジタル変換器の通常動作中にバックグランドで実行される
    ことを特徴とするアナログデジタル変換器。
  4. 　請求項１において、
    　前記単位アナログデジタル変換ユニットのサンプリングのタイミングは前記Ｍ個の単位アナログデジタル変換ユニットの各々に入力される動作クロックによって生成され、
    　前記サンプルレートは前記動作クロックの周波数である動作クロック周波数に対応する
    ことを特徴とするアナログデジタル変換器。
  5. 　タイムインターリーブ型のアナログデジタル変換器であって、
    　入力に対して並列に、参照用アナログデジタル変換ユニットが接続され、
    　前記参照用アナログデジタル変換ユニットの変換出力を利用して、デジタルキャリブレーションにより、前記タイムインターリーブ型のアナログデジタル変換器を構成する各単位アナログデジタル変換ユニット間の変換利得のミスマッチ、ＤＣオフセット電圧のミスマッチ、サンプリングタイミングのミスマッチ、非線形性のミスマッチ、および周波数特性のミスマッチの少なくとも１つを補正するよう構成され、
    　前記参照用アナログデジタル変換ユニットの動作クロック周波数は、前記タイムインターリーブ型のアナログデジタル変換器全体としてのサンプルレートより小さく、かつ、前記各単位アナログデジタル変換ユニットのサンプリングに順次同期するように設定される
    ことを特徴とするアナログデジタル変換器。
  6. 　請求項５において、
    　前記デジタルキャリブレーションのアルゴリズムとして、ＬＭＳ(Least Mean Square)アルゴリズムが適用されて成る
    ことを特徴とするアナログデジタル変換器。
  7. 　請求項５において、
    　前記参照用アナログデジタル変換ユニットの動作クロック周波数は、前記タイムインターリーブ型のアナログデジタル変換器全体としてのサンプルレートの１／Ｎに設定され、
    　前記Ｎは、前記タイムインターリーブ型のアナログデジタル変換器を構成する単位アナログデジタル変換ユニットの並列数Ｍと互いに素である
    ことを特徴とするアナログデジタル変換器。
  8. 　請求項５において、
    　前記参照用アナログデジタル変換ユニットの動作クロック周波数は、前記各単位アナログデジタル変換ユニットの動作クロック周波数より小さく設定される
    ことを特徴とするアナログデジタル変換器。
  9. 　請求項５において、
    　前記サンプリングタイミングのミスマッチを補正するために、前記デジタルキャリブレーションを時間の１階微分器によって行う
    ことを特徴とするアナログデジタル変換器。
  10. 　請求項９において、
    　前記１階微分器として、サンプリング定理と窓関数とから求まる固定のタップ係数を持つＦＩＲフィルタが用いられる
    ことを特徴とするアナログデジタル変換器。
  11. 　請求項５において、
    　前記サンプリングタイミングのミスマッチを補正するために、前記デジタルキャリブレーションを時間の２階以上の微分器によって行う
    ことを特徴とするアナログデジタル変換器。
  12. 　請求項１１において、
    　前記２階以上の微分器として、サンプリング定理と窓関数とから求まる固定のタップ係数を持つＦＩＲフィルタが用いられる
    ことを特徴とするアナログデジタル変換器。
  13. 　請求項５において、
    　前記サンプリングタイミングのミスマッチを補正するために、前記サンプリングタイミングのキャリブレーションを行う手段が複数段従属接続されて成る
    ことを特徴とするアナログデジタル変換器。
  14. 　請求項５において、
    　前記参照用アナログデジタル変換ユニットの動作クロック周波数および前記各単位アナログデジタル変換ユニットの動作クロック周波数の少なくとも一方は、（奇数／２）分周器を用いて生成される
    ことを特徴とするアナログデジタル変換器。
  15. 　請求項５において、
    　前記参照用アナログデジタル変換ユニットの動作クロック周波数および前記各単位アナログデジタル変換ユニットの動作クロック周波数の少なくとも一方は、ＤＬＬ(Delay Locked Loop)回路とエッジコンバイナー(Edge Combiner)回路とを用いて生成される
    ことを特徴とするアナログデジタル変換器。
  16. 　位相が互いに異なりかつサンプルレートが互いに等しいＭ個の単位アナログデジタル変換ユニット（Ｍは２以上の整数である）が互いに並列に接続されてなり、かつ、前記単位アナログデジタル変換ユニットのＭ倍のサンプルレートを有するアナログデジタル変換器がクロック源と共に単一の半導体基板上に形成されて成る半導体集積回路装置であって、
    　前記アナログデジタル変換器は、
    　前記単位アナログデジタル変換ユニットよりもサンプルレートが低くかつ分解能が高い参照用アナログデジタル変換ユニットが、前記Ｍ個の単位アナログデジタル変換ユニットに対して並列に接続され、
    　前記アナログデジタル変換器のサンプルレートが前記参照用アナログデジタル変換ユニットのサンプルレートのＮ倍である（Ｎは２以上の整数である）とした場合、前記Ｍと前記Ｎとは互いに素であり、
    　前記参照用アナログデジタル変換ユニットの出力に基づいて、前記Ｍ個の単位アナログデジタル変換ユニットの各々に対するキャリブレーションを行う機能を有する
    ことを特徴とする半導体集積回路装置。
  17. 　請求項１６において、
    　前記キャリブレーションは、前記Ｍ個の単位アナログデジタル変換ユニットの各々の出力に対してデジタル領域で行うポストキャリブレーションである
    ことを特徴とする半導体集積回路装置。
  18. 　請求項１７において、
    　前記ポストキャリブレーションは、前記アナログデジタル変換器の通常動作中にバックグランドで実行される
    ことを特徴とする半導体集積回路装置。
  19. 　請求項１６において、
    　前記単位アナログデジタル変換ユニットのサンプリングのタイミングは前記Ｍ個の単位アナログデジタル変換ユニットの各々に入力される動作クロックによって生成され、
    　前記サンプルレートは前記動作クロックの周波数である動作クロック周波数に対応する
    ことを特徴とする半導体集積回路装置。
  20. 　請求項１６において、
    　前記各単位アナログデジタル変換ユニットおよび前記参照用アナログデジタル変換ユニットは、前記各単位アナログデジタル変換ユニットも前記参照用アナログデジタル変換ユニットも配置されない隙間の部分が最小となるように配置され、
    　前記クロック源から前記各単位アナログデジタル変換ユニットおよび前記参照用アナログデジタル変換ユニットまでの距離が互いに異なるユニット同士の組合せが存在する
    ことを特徴とする半導体集積回路装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044920A (ja) * 2009-08-21 2011-03-03 Denso Corp Ａｄ変換装置
JP2011049746A (ja) * 2009-08-26 2011-03-10 Nec Corp Ａ／ｄ変換装置
JP2011097215A (ja) * 2009-10-28 2011-05-12 Nec Corp Ａ／ｄ変換装置
CN102739252A (zh) * 2011-04-12 2012-10-17 美信集成产品公司 用于时间交织模数转换器的后台校准的系统和方法
JP5836493B2 (ja) * 2012-09-07 2015-12-24 株式会社日立製作所 インターリーブａ／ｄ変換器
US9287889B2 (en) 2014-04-17 2016-03-15 The Board Of Regents, The University Of Texas System System and method for dynamic path-mismatch equalization in time-interleaved ADC
JP2017147637A (ja) * 2016-02-18 2017-08-24 日本電波工業株式会社 信号処理装置
JP2017153075A (ja) * 2016-02-25 2017-08-31 ザ・ボーイング・カンパニーＴｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ 耐放射線強化インターリーブアナログ−デジタル変換回路及びその較正方法
JP2018524874A (ja) * 2015-06-11 2018-08-30 アプライド・マイクロ・サーキット・コーポレーション 受信機の較正および追跡
KR20220007639A (ko) * 2019-05-10 2022-01-18 웨스팅하우스 일렉트릭 컴퍼니 엘엘씨 교정 시스템 및 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861147A (en) 1997-06-09 1999-01-19 The Procter & Gamble Company Methods for controlling environmental odors on the body using compositions comprising uncomplexed cyclodextrins and perfume
KR101012678B1 (ko) * 2009-02-04 2011-02-09 연세대학교 산학협력단 지연 동기 루프 및 이를 포함하는 전자 장치
US8102289B2 (en) * 2009-02-19 2012-01-24 Hitachi, Ltd. Analog/digital converter and semiconductor integrated circuit device
US8564462B2 (en) 2010-09-08 2013-10-22 Broadcom Corporation Digital correction techniques for data converters
JP5733027B2 (ja) * 2011-05-31 2015-06-10 ソニー株式会社 Ａｄ変換装置および信号処理システム
US9030341B2 (en) * 2012-06-27 2015-05-12 Broadcom Corporation Compensation for lane imbalance in a multi-lane analog-to-digital converter (ADC)
US9178625B1 (en) * 2012-12-03 2015-11-03 Clariphy Communications Inc. Timing recovery for optical coherent receivers in the presence of polarization mode dispersion
JP6230417B2 (ja) 2013-12-27 2017-11-15 ルネサスエレクトロニクス株式会社 Ａ／ｄ変換回路および半導体集積回路
US9214951B1 (en) * 2014-05-30 2015-12-15 Realtek Semiconductor Corp. Self-calibrating VCO-based analog-to-digital converter and method thereof
US9806735B2 (en) * 2015-01-13 2017-10-31 Texas Instruments Incorporated High speed data transfer for analog-to-digital converters
CN106130551A (zh) 2015-05-07 2016-11-16 松下知识产权经营株式会社 A/d 转换器
CN107852166B (zh) * 2015-09-07 2020-09-25 华为技术有限公司 并行重采样器
CN110504969B (zh) * 2018-05-18 2023-03-24 创意电子股份有限公司 模拟数字转换器装置与待测信号产生方法
TWI693799B (zh) * 2019-01-23 2020-05-11 創意電子股份有限公司 類比數位轉換器裝置與時脈偏斜校正方法
US10742226B1 (en) * 2019-06-17 2020-08-11 The 58Th Research Institute Of China Electronics Technology Group Corporation Multi-channel high-precision ADC circuit with self-calibration of mismatch error
US11552646B2 (en) 2020-06-24 2023-01-10 Stmicroelectronics International N.V. Timing skew mismatch calibration for time interleaved analog to digital converters
JP7809558B2 (ja) 2022-03-16 2026-02-02 キオクシア株式会社 半導体集積回路、受信装置、及び受信方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313162A (ja) * 2005-05-03 2006-11-16 Agilent Technol Inc 時間インターリーブされたデータコンバータのタイミングを較正するためのシステム及び方法
WO2006126672A1 (ja) * 2005-05-26 2006-11-30 Advantest Corporation アナログデジタル変換装置、プログラム、及び記録媒体
JP2007150640A (ja) * 2005-11-28 2007-06-14 Hitachi Communication Technologies Ltd 時間インターリーブａｄ変換器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763105A (en) * 1987-07-08 1988-08-09 Tektronix, Inc. Interleaved digitizer array with calibrated sample timing
JP3161481B2 (ja) * 1992-03-26 2001-04-25 岩崎通信機株式会社 インターリーブ方式のａ／ｄコンバータのオフセット補償回路
US5294926A (en) * 1992-10-09 1994-03-15 Hewlett-Packard Company Timing and amplitude error estimation for time-interleaved analog-to-digital converters
US6081215A (en) * 1998-07-06 2000-06-27 Motorola, Inc. High speed interlaced analog interface
JP2003133954A (ja) * 2001-10-26 2003-05-09 Agilent Technologies Japan Ltd インターリーブａ／ｄ変換器の校正方法
EP1401105B1 (en) * 2002-09-17 2006-06-14 Siemens Mobile Communications S.p.A. Voltage offset compensation method for time-interleaved multi-path analog-to-digital sigma-delta converters and respective circuit
JP3984284B2 (ja) * 2005-01-11 2007-10-03 アンリツ株式会社 改良された時間インタリーブ方式のアナログ−デジタル変換装置及びそれを用いる高速信号処理システム
US8102289B2 (en) * 2009-02-19 2012-01-24 Hitachi, Ltd. Analog/digital converter and semiconductor integrated circuit device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313162A (ja) * 2005-05-03 2006-11-16 Agilent Technol Inc 時間インターリーブされたデータコンバータのタイミングを較正するためのシステム及び方法
WO2006126672A1 (ja) * 2005-05-26 2006-11-30 Advantest Corporation アナログデジタル変換装置、プログラム、及び記録媒体
JP2007150640A (ja) * 2005-11-28 2007-06-14 Hitachi Communication Technologies Ltd 時間インターリーブａｄ変換器

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044920A (ja) * 2009-08-21 2011-03-03 Denso Corp Ａｄ変換装置
JP2011049746A (ja) * 2009-08-26 2011-03-10 Nec Corp Ａ／ｄ変換装置
JP2011097215A (ja) * 2009-10-28 2011-05-12 Nec Corp Ａ／ｄ変換装置
CN102739252A (zh) * 2011-04-12 2012-10-17 美信集成产品公司 用于时间交织模数转换器的后台校准的系统和方法
US9337853B2 (en) 2012-09-07 2016-05-10 Hitachi, Ltd. Interleaved A/D converter
JP5836493B2 (ja) * 2012-09-07 2015-12-24 株式会社日立製作所 インターリーブａ／ｄ変換器
US9287889B2 (en) 2014-04-17 2016-03-15 The Board Of Regents, The University Of Texas System System and method for dynamic path-mismatch equalization in time-interleaved ADC
JP2018524874A (ja) * 2015-06-11 2018-08-30 アプライド・マイクロ・サーキット・コーポレーション 受信機の較正および追跡
JP2017147637A (ja) * 2016-02-18 2017-08-24 日本電波工業株式会社 信号処理装置
JP2017153075A (ja) * 2016-02-25 2017-08-31 ザ・ボーイング・カンパニーＴｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ 耐放射線強化インターリーブアナログ−デジタル変換回路及びその較正方法
KR20220007639A (ko) * 2019-05-10 2022-01-18 웨스팅하우스 일렉트릭 컴퍼니 엘엘씨 교정 시스템 및 방법
JP2022533576A (ja) * 2019-05-10 2022-07-25 ウェスティングハウス エレクトリック カンパニー エルエルシー 較正システム及び方法
JP7661239B2 (ja) 2019-05-10 2025-04-14 ウェスティングハウス エレクトリック カンパニー エルエルシー 較正システム、電子装置、及び、較正検証方法
KR102870209B1 (ko) * 2019-05-10 2025-10-14 웨스팅하우스 일렉트릭 컴퍼니 엘엘씨 교정 시스템 및 방법

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