JP2022533576A - 較正システム及び方法 - Google Patents

Abstract

較正システムが開示される。較正システムは、周期的波形を生成するように構成されている波形発生器と、波形発生器と信号通信する制御回路とを含む。制御回路は、周期的波形をデジタル値に変換するように構成されているアナログ－デジタル変換器と、アナログ－デジタル変換器と信号通信する電子装置と、を含む。電子装置は、周期的波形に基づいて、（１）制御回路のタイミングと、（２）制御回路の電圧レベルとの較正を検証するように構成されている。

Description

関連出願の相互参照
本出願は、２０１９年５月１０日に出願された米国仮特許出願第６２／８４５，９８０号の先の出願日の３５ Ｕ．Ｓ．Ｃ．１１９（ｅ）に基づく利益を主張し、その内容は、その全体が参照により本明細書に組み込まれる。

本出願は、一般的に、及び様々な態様で、装置、回路、及び／又は、システムを較正するシステム、及び、方法、関連する発明を開示する。

現在、原子力発電所では、それらの様々な制御回路のうちの少なくとも１つにおいて、１つ以上のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を利用することがより一般的である。１つ又は複数のＦＰＧＡを含むことに加えて、そのような制御回路は、例えば、センサ、入力／出力カード、アナログ－デジタル変換器、及び、原子力発電所の操作を監視及び／又は制御するためのプロセッサなどの他の装置／部品も含む。一般に、検知又は測定されたパラメータを示す、センサによって生成された出力信号は、入力／出力カードに入力され、入力／出力カードは、ＦＰＧＡに接続され、次いで、プロセッサに接続され得る。センサによって生成される出力信号がアナログ信号である場合には、アナログ信号を対応するデジタル信号に変換するために、アナログ－デジタル変換器が利用される。種々の構成において、アナログ－デジタル変換は、入力／出力カードによって、入力／出力カードに接続されたアナログ－デジタル変換器によって、又はＦＰＧＡによって行うことができる。

いくつかの原子力発電所の制御回路では、これらの装置／部品のいくつかは、例えば、CompactRIO (cRIO)コントローラが製造したNational Instrumentsのような電子装置に一緒にパッケージされる。電子装置が監視機能のみを提供する用途では、電子装置のＦＰＧＡによって出力されたデジタル値は、複数のＦＰＧＡの出力を集約するコンピュータシステム又は他の処理装置に入力され得る。電子装置がコントローラとして機能する用途では、電子装置は、１つ又は複数のセンサの出力信号に基づいて（又は他の条件で）制御機能を実行することができる。

このような制御回路が適切に動作していることを確実にするために、制御回路の較正が検証され得る。特に、制御回路のタイミングの較正及び制御回路内に存在するアナログ電圧の較正が検証され得る。タイミング又はアナログ電圧のいずれかの較正が検証されない場合には、制御回路が今後適切に較正されるように較正が調整され得る。検証及び較正のための既知のプロセスは、時間のかかるプロセスである。例えば、１つの公知のプロセスは、制御回路のタイミングを検証し、次いで、複数の異なる電圧レベルを個別に注入して、制御回路内に存在するアナログ電圧を検証することを含む。同様のプロセスは、現在、装置及び／又はシステムの較正を検証するために利用されている。

装置、回路及び／又はシステムを較正するシステム及び方法に改善の余地がある。

本明細書に記載された態様の新規な特徴は、添付の特許請求の範囲に詳細に記載されている。しかしながら、構成及び動作方法の両方に関する様態は、添付の図面と併せて以下の説明を参照することによって、より良く理解され得る。

本開示の少なくとも１つの態様による較正システムを示す。

図１の較正システムの波形生成器によって生成される例示的な三角波を示す。

図１の較正システムの波形生成器によって生成される例示的な正弦波を示す図である。

本開示の少なくとも１つの態様による較正方法を示す。

本発明の図及び記載の少なくともいくつかは、本発明の明確な理解に関連する要素を示すために簡略化されているが、省略しつつ、明確にするために、当業者が理解する他の要素も本発明の一部を含み得ることを理解されたい。しかし、そのような要素は当技術分野で周知であり、本発明のよりよい理解を容易にしないので、そのような要素の説明は本明細書では提供しない。

以下の詳細な説明では、その一部を形成する添付の図面を参照する。図面において、同様の記号及び参照符号は、文脈が別段の指示をしない限り、典型的には、いくつかの図を通して同様の部品を識別する。詳細な説明、図面、及び特許請求の範囲に記載される例示的な態様は、限定することを意味しない。本明細書で説明される技術の範囲から逸脱することなく、他の態様を利用することができ、他の変更を行うことができる。

本技術の特定の実施例の以下の説明は、その範囲を限定するために使用されるべきではない。本技術の他の例、特徴、態様、実施形態、及び、利点は、本技術を実施するために企図される最良の形態の１つであることは、以下の説明から、当業者には明らかになるであろう。理解されるように、本明細書で説明される技術は、全てが技術から逸脱することなく、他の異なる明白な様態が可能である。したがって、図面及び説明は、本質的に例示的なものとみなされるべきであり、限定的なものとみなされるべきではない。

さらに、本明細書で説明される教示、表現、態様、実施形態、例などのうちの任意の１つ又は複数は、本明細書で説明される他の教示、表現、態様、実施形態、例などのうちの任意の１つ又は複数と組み合わされ得ることを理解されたい。したがって、以下に記載される教示、表現、態様、実施形態、例などは、互いに対して分離して見られるべきではない。本明細書の教示を組み合わせることができる様々な適切な方法は、本明細書の教示を考慮すれば、当業者には容易に明らかになるであろう。そのような修正及び変形は、特許請求の範囲内に含まれることが意図される。

較正システムの様々な様態を詳細に説明する前に、本明細書で開示される様々な様態は、それらの用途又は使用において、添付の図面及び説明に示される部品の構成及び配置の詳細に限定されないことに留意されたい。むしろ、開示された態様は、他の態様、実施形態、その変形、及び、修正に配置又は組み込まれてもよく、さまざまな方法で実施又は実行されてもよい。したがって、本明細書で開示される較正システムの態様は、本質的に例示的なものであり、その範囲又は用途を限定することを意味しない。さらに、別段の指示がない限り、本明細書で使用される用語及び表現は、読者の便宜のために態様を説明する目的で選択されたものであり、その範囲を限定することを意味するものではない。さらに、開示された態様、態様の表現、及び／又は、それらの例のうちの任意の１つ又は複数は、限定することなく、他の開示された態様、態様の表現、及び／又は、それらの例のうちの任意の１つ又は複数と組み合わせることができることを理解されたい。

また、以下の説明において、内側、外側、上側、下側、上方、頂部、底部、床、左、右、面、内部、外部などの用語は便宜上の用語であり、限定的な用語として解釈されるべきではないことを理解されたい。本明細書で使用される用語は、本明細書で説明される装置、又は、その一部が他の向きで取り付けられ、又は利用され得る限り、限定することを意味しない。様々な態様が、図面を参照してより詳細に説明される。

図１は、本開示の少なくとも１つの態様による較正システム１０を示す。較正システム１０は、原子力発電所の制御回路１２を較正するために較正システムを利用する文脈で説明される。しかし、較正システム１０は、任意の数の異なる装置（ＦＰＧＡ、コンピュータ、プログラマブル論理コントローラ、入力／出力回路など）、回路、及び／又は、システムを較正するために利用され得ることが理解される。較正システム１０は、波形生成器１４及び制御部１６を含む。制御部１６は、入力／出力回路１８と、アナログ－デジタル変換器２０と、ＦＰＧＡ２２とを含む。種々の態様によれば、較正システム１０は、また、ＦＰＧＡ２２に接続されたプロセッサ２４を含んでもよい。

波形生成器１４は、１つ以上の波形を生成するように構成される。例えば、様々な態様によれば、波形生成器１４は、広範囲の周波数にわたって異なる振幅の三角波、正弦波、方形波、鋸歯波などの１つ又は複数の波形を生成するように構成され得る。波形生成器１４によって生成された例示的な三角形が図２に示されており、ここで、三角形は１Ｈｚ、０～１０Ｖの三角形である。波形生成器１４によって生成された例示的な正弦波が図３に示されており、ここで正弦波は０．５Ｈｚ、０～１０Ｖの正弦波である。もちろん、図２及び図３に示されたもの以外の異なる周波数、振幅、及び／又は、波形が波形生成器１４によって生成されてもよい。図１に示すように、波形生成器１４は、制御回路１２に（信号通信において）接続されている。より具体的には、波形生成器１４は、制御部１６の入出力回路１８に（信号通信において）接続される。

入力／出力回路１８は、その入力端子（明瞭化のために図示せず）でアナログ信号を受信するように構成される。例えば、入力／出力回路１８は、センサ２６からアナログ信号を受信することができる。図１には１つのセンサ２６のみが示されているが、入出力回路１８は、例えば流量センサ、位置センサ、圧力センサ、温度センサ等のような複数のセンサ２６からアナログ信号を受け取ることができることが理解されよう。様々な態様によれば、入力／出力回路１８は、任意の数の入力／出力カード（アナログＩ／Ｏカード、デジタルＩ／Ｏカード、及び／又は、混合Ｉ／Ｏカード）を含むことができ、アナログ入力／出力及びデジタル入力／出力の両方を収容するように構成し得る。例えば、種々の態様によれば、入力／出力回路１８は、制御信号をアクチュエータ２８に出力するようにさらに構成される。図１には１つのアクチュエータ２８のみが示されているが、入力／出力回路１８は、バルブ、モータ、ポンプなどを制御するために複数のアクチュエータ２８に制御信号を出力してもよいことが理解されよう。

Ａ／Ｄ変換器２０は、入力／出力回路１８に（信号通信において）接続され、入力／出力回路１８から受信したアナログ信号を、対応するデジタル信号又はデジタル値であって、当該アナログ信号を表すデジタル信号又はデジタル値に変換するように構成される。明瞭化のために図１には１つのＡ／Ｄ変換器２０のみが示されているが、制御部１６は任意の数のＡ／Ｄ変換器２０を含んでもよいことが理解されよう。例えば、種々の態様によれば、制御部１６は、入力／出力回路１８内のアナログ入力／出力カード毎に別個のＡ／Ｄ変換器２０を含む。種々の態様によれば、Ａ／Ｄ変換器２０は、入力／出力回路１８の一部を形成する。

ＦＰＧＡ２２は、Ａ／Ｄ変換器２０に（信号通信において）接続され、Ａ／Ｄ変換器２０から受け取ったデジタル信号及び／又はデジタル値を処理するように構成される。様々な態様によれば、Ａ／Ｄ変換器２０は、ＦＰＧＡ２２の一部を形成する。ＦＰＧＡ２２は、信号処理を行うことに加えて、制御、フィルタリング、タイミング及び／又は他の論理機能のために利用可能である。図１に示すように、様々な態様によれば、ＦＰＧＡ２２は、ＦＰＧＡ２２と信号通信するプロセッサ３０も含む。プロセッサ３０は、通信、信号処理、及び／又は、プロセッサ３０に関連するメモリに記憶されるアルゴリズム又はルーチンの実行に利用可能である。プロセッサ３０は、ＦＰＧＡ２２の機能を実施し、制御するために、１つ又は複数のそのようなアルゴリズム又はルーチンを実行することができる。様々な態様によれば、プロセッサ３０は、Ａ／Ｄ変換器２０によって出力されたデジタル信号又はデジタル値を解釈し、それに応答して、ＦＰＧＡ２２に１つ又は複数のデジタル信号を出力させる。そのような信号は、制御回路１２の１つ又は複数の構成要素を制御するための制御信号、及び／又は、アナログセンサ２６によって感知される特性などの情報を提供するための情報信号とすることができる。種々の態様によれば、ＦＰＧＡ２２、又は、ＦＰＧＡ２２とプロセッサ３０との組み合わせは、処理回路とみなすことができる。

プロセッサ２４は、プロセッサ３０と信号通信し得、例えば、プロセッサ３０によって提供される情報（例えば、入力／出力回路１８に接続されたアナログセンサ２６に関連する情報）をフォーマットして、プロセッサ２４に接続されたモニタ（図示せず）上に情報を表示可能なように利用され得る。

原子力発電所又は他の用途で使用される特定の制御回路が適切に動作していることを保証するために、制御回路の較正は、ＦＰＧＡ２２のプロセッサ３０によって実行される較正アルゴリズム又はルーチンによって検証することができる。較正アルゴリズム又はルーチンにより、プロセッサ３０は、波形生成器１４によって生成された波形に基づいて、制御回路１２のタイミング及び電圧レベルを検証することができる。例えば、入力／出力回路１８によって受信されるアナログ信号のサンプリングレートを利用して、制御回路１２のタイミングを検証することができ、入力／出力回路１８によって受信されるアナログ信号の電圧レベルを利用して、制御回路１２の電圧レベルを検証することができる。タイミング又はアナログ電圧のいずれかの較正が検証されない場合に、制御回路１２が今後適切に較正されるように較正が調整され得る。例えば、制御回路１２のタイミングに関して、ＦＰＧＡ２２によって利用されるループ時間は、タイミングを適切な較正にするように調整され得る。他の態様によれば、較正又はルーチンは、ＦＰＧＡ２２及びプロセッサ３０以外の処理回路によって実行されてもよい。

種々の態様によれば、制御回路１２を較正するために、波形生成器１４によって生成された周期的波形が入力／出力回路１８に入力される。波形は、入力／出力回路１８のテスト端子台（図示せず）に入力されてもよい。プロセッサ３０は、較正アルゴリズム又はルーチンの実行を開始する。較正アルゴリズム又はルーチンは、入力／出力回路１８の特定の入力（例えば、試験端子ブロック）で周期的波形を受信することに応答して、又は、ユーザもしくは装置からの入力もしくはコマンドに応答して手動で、自動的に開始され得る。

周期的波形のタイプ、周期的波形の周波数及び周期的波形上の種々の電圧テストポイントを示す情報は、プロセッサ３０によってアクセス可能なメモリに格納され得る。さまざまな様態によれば、タイミング及び電圧テストポイントのそれぞれについての許容範囲しきい値を示す情報もまた、プロセッサ３０によってアクセス可能なメモリに格納され得る。情報は、製造時など、ＦＰＧＡ２２がプログラムされるときにメモリに記憶されてもよい。しかしながら、ＦＰＧＡ２２のプログラミングは、その後に更新することができることが理解されるであろう。

較正アルゴリズム又はルーチンの一部として、プロセッサ３０は、制御回路１２のタイミングが所定の許容範囲しきい値内にあることを検証するように構成される。種々の態様によれば、周期的波形のアナログ信号がサンプリングされ、サンプリングされたアナログ値は、Ａ／Ｄ変換器２０によってデジタル信号又はデジタル値に変換される。デジタル信号又はデジタル値は、ＦＰＧＡ２２に供給され、次いでプロセッサ３０に供給される。プロセッサ３０は、デジタル信号又はデジタル値を利用して、周期的波形の周波数を決定する。次いで、プロセッサ３０は、周期的波形の決定された周波数を、メモリに記憶された周期的波形の既知の周波数と比較することができる。決定された周波数が既知の周波数の所定の許容範囲しきい値内であれば、制御回路１２のタイミング較正が検証されるべきと考えられる。例えば、周期的波形が１Ｈｚの既知の周波数を有し、所定の許容誤差しきい値が１％である場合、制御回路１２のタイミング較正は、決定された周波数が１Ｈｚの既知の周波数の１％以内であれば、検証されると考えられることになる。

しかしながら、決定された周波数が所定の許容範囲しきい値内にない場合には、タイミングの較正を調整するために（例えば、ＦＰＧＡ２２によって利用されるループ時間を調整することによって）、ＦＰＧＡ２２（又はＦＰＧＡ２２のプロセッサ３０）を利用して、タイミングを適切な較正にする（すなわち、所定の許容範囲しきい値内にする）ことができる。

較正アルゴリズム又はルーチンの一部として、プロセッサ３０は、また、周期的波形に沿ってサンプリングされた電圧レベルの各々が所定の許容範囲しきい値内にあることを検証するように構成される。制御回路１２のタイミングが検証されるか、又は適切な較正にされると、プロセッサ３０は、検証されたタイミングを利用して、周期的波形に沿ってサンプリングされた電圧レベルの各々が所定の許容範囲しきい値内であることを検証し得る。例えば、図２の三角波のような０～１０Ｖ周期波形に関連する電圧レベルは、０Ｖ、２．５Ｖ、５Ｖ、７．５Ｖ、及び１０Ｖを含む。制御回路１２のタイミング及び周期的波形の周波数が既知であるため、較正アルゴリズム又はルーチンは、これらの電圧レベルが周期的な波形においていつ生じるべきかを知っている。図２の１Ｈｚ、０～１０Ｖの三角波の場合、周期的波形の振幅は、例えば図２に示すように、波形の周期の開始後の０．２５ｓと０．７５ｓと、で５Ｖであるべきである。タイミングは、上述のように検証されているか、又は、適切に較正にされるので、プロセッサ３０は、サンプリングされた電圧値を期待される電圧値と比較するために、特定の時間に、サンプリングされた電圧レベルのそれぞれに対応するデジタル信号又はデジタル値を利用することができる。サンプリングされた電圧値が、それぞれ、期待される電圧値の所定の許容範囲しきい値内にある場合に、制御回路１２の電圧値の較正が検証されるべきと考えられる。

しかしながら、サンプリングされた電圧値のいずれかが、期待される電圧値の所定の許容範囲しきい値内にない場合には、ＦＰＧＡ２２（又はＦＰＧＡ２２のプロセッサ３０）を利用して、電圧値の較正を（例えば、入力/出力回路１８におけるアナログ信号の振幅を調整することによって）調整し、電圧値を適切な較正にする（すなわち、所定の許容範囲しきい値内にする）ことができる。任意の数の電圧レベルをサンプリングし、検証又は調整することができ、あらゆる所定の許容範囲しきい値（例えば、０．２５％、０．５％、１％など）を検証又は較正処理に利用することができることが理解されよう。一般に、所与の所定の許容範囲しきい値は、ケースバイケースで設定される。

制御回路１２が適切に較正されると、制御決定を行うために利用されるタイミング及び電圧レベルは、それらが既知／期待されるタイミング及び電圧レベルの所定の許容範囲しきい値内にある程度正確である。所与のアプリケーションに対する所定の許容範囲しきい値が１％であり、制御回路１２が実際の２．５Ｖアナログ信号を２．８Ｖアナログ信号と解釈する場合に、制御回路１２は適切に較正されておらず、解釈された電圧レベルに基づく制御動作は、意図せず、不適切及び／又は安全でない可能性がある。これらの理由及び他の理由のために、適切な較正及び／又は較正の調整を検証することは、原子力発電所又は他のアプリケーションにおいて保守の進行の一部となっている。上述の較正アルゴリズム又はルーチンを利用することによって、較正を検証及び／又は調整するのにかかる時間が大幅に短縮される。例えば、制御回路１２は、波形生成器１４から受信した周期的波形の１周期分だけを利用して、それ自体を較正するか、又はそれ自体の較正を検証することができ、較正処理の速度を大幅に増加させる。原子力発電所のような施設として、較正を必要とする多数の制御回路１２を含む得、較正の速度を増加させることにより、保守時間を大幅に短縮することができる。

図４は、本開示の少なくとも１つの態様による、制御回路を較正する方法４０を示す。方法４０は、制御回路１２を較正するという文脈で説明されているが、この方法４０は、任意の数の異なる装置（ＦＰＧＡ、コンピュータ、プログラマブル論理コントローラ、入力／出力回路等）、回路及び／又はシステムを較正するために利用することができることが理解されよう。方法４０は、較正システム１０又は他の類似のシステムを用いて実施することができる。簡単にするために、方法４０の実施を制御回路１２の文脈で説明する。

方法４０については、４２では、例えば波形生成器１４によって周期的波形が生成される。４４では、周期的波形は、入力／出力回路１８のアナログ入力に入力される。４６では、周期的波形のアナログ信号は、ＦＰＧＡ２２によってサンプリングされ、４８では、サンプリングされたアナログ値は、Ａ／Ｄ変換器２０によってデジタル信号又はデジタル値に変換される。

５０では、デジタル信号又はデジタル値は、プロセッサ３０によって利用されて、周期的波形の周波数を決定する。５２では、プロセッサ３０は、決定された周波数を周期的波形の既知の周波数と比較する。決定された周波数が既知の周波数の所定の許容範囲しきい値内であれば、制御回路１２のタイミングは適切に較正されていると考えられる。決定された周波数が既知の周波数の所定の許容範囲しきい値内にない場合には、制御回路１２のタイミングは、タイミングを適切に較正にするように調整される。

制御回路１２のタイミングの較正が適切な較正となるように検証又は調整された後、５４では、周期的波形に沿ってサンプリングされた様々な電圧レベルと周期的波形の既知の周波数に対応するデジタル信号又はデジタル値は、周期的波形に沿ってサンプリングされた電圧レベルのそれぞれと、期待された電圧レベルと、を比較する（較正アルゴリズム又はルーチンは、期待された電圧レベルが周期的波形においていつ生成すべきかを知る）ために、プロセッサ３０によって利用される。種々のサンプリングされた電圧レベルのそれぞれが、期待される電圧レベルの所定の許容範囲しきい値内にある場合に、制御回路１２の電圧レベルは、適切に較正されていると考えられる。種々のサンプリングされた電圧レベルの各々が、期待される電圧レベルの所定の許容範囲しきい値内にない場合に、制御回路１２の電圧レベルは、電圧レベルを適切に較正にするように調整される。複数の電圧レベルは、順次又は並列に、期待される電圧レベルと比較することができる。

上述の方法４０は、周期的に又は連続的に繰り返されてもよく、任意の回数繰り返されてもよい。

例示
例１－較正システムが提供されている。前記較正システムは、周期的波形を生成するように構成されている波形生成器と、前記波形生成器と信号通信する制御回路と、を備え、前記制御回路は、前記周期的波形をデジタル値に変換するように構成されているアナログ－デジタル変換器と、前記アナログ－デジタル変換器と信号通信する電子装置であって、前記電子装置は、前記周期的波形に基づいて、（１）前記制御回路のタイミングと、（２）前記制御回路の電圧レベルと、の較正を検証するように構成されている。

例２－前記周期的波形は、三角波を含む、例１に記載の較正システム。

例３－前記周期的波形は、正弦波を含む、例１に記載の較正システム。

例４－前記電子装置は、フィールドプログラマブルゲートアレイを備える、例１、２又は３の較正システム。

例５－前記アナログ－デジタル変換器は、前記電子装置の一部を形成する、例１、２、３又は４の較正システム。

例６－前記制御回路は、前記アナログ－デジタル変換器に接続された入力／出力回路をさらに備える、例１、２、３、４又は５の較正システム。

例７－前記入力／出力回路は、前記電子装置の一部を形成する、例１、２、３、４、５又は６の較正システム。

例８－前記制御回路は、前記電子装置と信号通信するプロセッサをさらに備える、例１、２、３、４、５、６又は７の較正システム。

例９－前記プロセッサは、前記電子装置の一部を形成する、例８の較正システム。

例１０－前記較正システムは、前記制御回路と信号通信するプロセッサをさらに備える、例１、２、３、４、５、６、７、８又は９の較正システム。

例１１－電子装置が提供される。前記電子装置は、周期的波形をデジタル値に変換するように構成されているアナログ－デジタル変換器と、前記アナログ－デジタル変換器と信号通信する処理回路と、を備える。前記処理回路は、前記周期的波形に基づいて、前記電子装置のタイミングと、前記電子装置の電圧レベルと、の較正を検証するように構成される。

例１２－記処理回路が、フィールドプログラマブルゲートアレイを含む、例１１載の電子装置。

例１３－前記処理回路は、プロセッサをさらに備える、例１１又は１２の電子装置。

例１４－前記アナログ－デジタル変換器と信号通信する入力／出力回路をさらに備える、例１１、１２又は１３の電子装置。

例１５ －較正方法が提供される。前記較正方法は、周期的波形を生成する工程と、生成済みの前記周期的波形を電子装置に入力する工程と、入力済みの前記周期的波形に基づいて、前記電子装置のタイミングを較正する工程と、入力済みの前記周期的波形に基づいて、前記電子装置の電圧レベルを較正する工程と、を備える。

例１６－入力済みの前記周期的波形に基づいて前記電子装置のタイミングを較正する工程は、入力済みの前記周期的波形の周波数を決定することを含む、例１５の較正方法。

例１７－入力済みの前記周期的波形に基づいて前記電子装置のタイミングを較正する工程は、入力済みの前記周期的波形の決定された周波数を既知の周波数と比較することをさらに含む、例１６の較正方法。

例１８－入力済みの前記周期的波形に基づいて前記電子装置のタイミングを較正する工程は、入力済みの前記周期的波形の決定された周波数が前記既知の周波数の許容範囲しきい値内にあるか否かを決定することをさらに含む、例１７の較正方法。

例１９－入力済みの前記周期的波形に基づいて前記電子装置の電圧レベルを較正する工程は、入力済みの前記周期的波形のサンプリングされた電圧レベルを、期待される電圧レベルと比較することを含む、例１５、１６、１７又は１８の較正方法。

例２０－入力済みの前記周期的波形に基づいて前記電子装置の電圧レベルを較正する工程は、入力済みの前記周期的波形のサンプリングされた電圧レベルのそれぞれが、前記期待される電圧レベルの許容範囲しきい値内であるか否かを判断することをさらに含む、例１９の較正方法。

較正システム１０及び較正方法４０の種々の態様は、ここでは、特定の開示された態様に関連して説明されてきたが、それらの態様に対する多くの修正及び変形が実施されてもよい。また、特定の構成要素のための材料が開示される場合、他の材料が使用されてもよい。さらに、様々な態様によれば、所与の１つ又は複数の機能を実行するために、単一の構成要素を複数の構成要素に置き換えることができ、複数の構成要素を単一の構成要素に置き換えることができる。前述の説明及び添付の特許請求の範囲は、開示された態様の範囲内に入るようなすべてのそのような修正及び変形を包含することが意図されている。

本発明は、例示的な設計を有するものとして記載されてきたが、記載された発明は、本開示の精神及び範囲内でさらに修正されてもよい。したがって、本出願は、その一般的な原理を使用して、本発明の任意の変形、使用、又は適応を包含することが意図される。例えば、本発明を制御回路１２の文脈で説明したが、本発明の一般的な原理は、アナログ信号をデジタル値に変換する任意のタイプの装置、回路、及び／又はシステムに等しく適用可能である。同様に、本発明は、原子力発電所の文脈においても説明されたが、本発明の一般的な原理は、原子力発電所以外の用途にも同様に適用可能である。

参照により本明細書に組み込まれると言われている特許、特許出願、出版物、又は他の開示材料は、全体的に又は部分的に、組み込まれた材料が、本開示に記載されている既存の定義、ステートメント、又は他の開示材料と矛盾しない範囲でのみ、本明細書に組み込まれる。したがって、必要な範囲で、本明細書に明示的に記載される開示は、参照により本明細書に組み込まれる任意の矛盾する材料に取って代わる。参照により本明細書に組み込まれると言われているが、本明細書に記載されている既存の定義、ステートメント、又は他の開示材料と矛盾する任意の材料又はその一部は、組み込まれた材料と既存の開示材料との間に矛盾が生じない範囲でのみ組み込まれる。

Claims (20)

1. 周期的波形を生成するように構成されている波形生成器と、
   前記波形生成器と信号通信する制御回路と、
   を備え、
   前記制御回路は、
   前記周期的波形をデジタル値に変換するように構成されているアナログ－デジタル変換器と、
   前記アナログ－デジタル変換器と信号通信する電子装置であって、前記電子装置は、前記周期的波形に基づいて、以下の較正、即ち、
   前記制御回路のタイミングと、
   前記制御回路の電圧レベルと、
   を検証するように構成されている、前記電子装置と、
   を備える、
   較正システム。
2. 前記周期的波形は、三角波を含む、請求項１に記載の較正システム。
3. 前記周期的波形は、正弦波を含む、請求項１に記載の較正システム。
4. 前記電子装置は、フィールドプログラマブルゲートアレイを備える、請求項１に記載の較正システム。
5. 前記アナログ－デジタル変換器は、前記電子装置の一部を形成する、請求項１に記載の較正システム。
6. 前記制御回路は、前記アナログ－デジタル変換器に接続された入力／出力回路をさらに備える、請求項１に記載の較正システム。
7. 前記入力／出力回路は、前記電子装置の一部を形成する、請求項６に記載の較正システム。
8. 前記制御回路は、前記電子装置と信号通信するプロセッサをさらに備える、請求項１に記載の較正システム。
9. 前記プロセッサは、前記電子装置の一部を形成する、請求項８に記載の較正システム。
10. 前記較正システムは、前記制御回路と信号通信するプロセッサをさらに備える、請求項１に記載の較正システム。
11. 電子装置であって、
    周期的波形をデジタル値に変換するように構成されているアナログ－デジタル変換器と、
    前記アナログ－デジタル変換器と信号通信する処理回路であって、前記処理回路は、前記周期的波形に基づいて、以下の較正、即ち、
    前記電子装置のタイミングと、
    前記電子装置の電圧レベルと、
    を検証するように構成される、前記処理回路と、
    を備える、電子装置。
12. 前記処理回路が、フィールドプログラマブルゲートアレイを含む、請求項１１に記載の電子装置。
13. 前記処理回路は、プロセッサをさらに備える、請求項１１に記載の電子装置。
14. 前記アナログ－デジタル変換器と信号通信する入力／出力回路をさらに備える、請求項１１に記載の電子装置。
15. 周期的波形を生成する工程と、
    生成済みの前記周期的波形を電子装置に入力する工程と、
    入力済みの前記周期的波形に基づいて、前記電子装置のタイミングを較正する工程と、
    入力済みの前記周期的波形に基づいて、前記電子装置の電圧レベルを較正する工程と、
    を備える、較正方法。
16. 入力済みの前記周期的波形に基づいて前記電子装置のタイミングを較正する工程は、入力済みの前記周期的波形の周波数を決定することを含む、請求項１５に記載の較正方法。
17. 入力済みの前記周期的波形に基づいて前記電子装置のタイミングを較正する工程は、入力済みの前記周期的波形の決定された周波数を既知の周波数と比較することをさらに含む、請求項１６に記載の較正方法。
18. 入力済みの前記周期的波形に基づいて前記電子装置のタイミングを較正する工程は、入力済みの前記周期的波形の決定された周波数が前記既知の周波数の許容範囲しきい値内にあるか否かを決定することをさらに含む、請求項１７に記載の較正方法。
19. 入力済みの前記周期的波形に基づいて前記電子装置の電圧レベルを較正する工程は、入力済みの前記周期的波形のサンプリングされた電圧レベルを、期待される電圧レベルと比較することを含む、請求項１５に記載の較正方法。
20. 入力済みの前記周期的波形に基づいて前記電子装置の電圧レベルを較正する工程は、入力済みの前記周期的波形のサンプリングされた電圧レベルのそれぞれが、前記期待される電圧レベルの許容範囲しきい値内であるか否かを判断することをさらに含む、請求項１９に記載の較正方法。
    

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