WO2010079808A1 - 光電変換装置 - Google Patents

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敦子 久米
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Olympus Corp
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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
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    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
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    • H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses

Definitions

  • the present invention relates to a photoelectric conversion device used for a digital camera, a digital video camera, an endoscope, and the like.
  • This application claims priority based on Japanese Patent Application No. 2009-003710 filed in Japan on January 9, 2009, the contents of which are incorporated herein by reference.
  • solid-state imaging devices are used as photoelectric conversion devices such as digital cameras, digital video cameras, and endoscopes.
  • digital cameras, digital video cameras, and endoscopes equipped with this solid-state imaging device are becoming smaller and lower in power consumption, and accordingly, the solid-state imaging device needs to be reduced in size and power consumption. It has become.
  • FIG. 11 is a block diagram showing a schematic configuration of a conventional solid-state imaging device.
  • a pixel block 90 in which photoelectric conversion elements that output pixel signals corresponding to the amount of incident light are two-dimensionally arranged in an array and the pixel signals output from the pixels of the pixel block 90 are converted into analog / digital signals.
  • a plurality of array blocks (sub-arrays) B1, B2,... Each having an AD converter 91 for conversion are two-dimensionally arranged in 4 rows and 5 columns in FIG.
  • FIG. 12 is a block diagram showing an example of a circuit configuration of the AD converter 91 provided in each array block (subarray) in FIG.
  • the delay circuit 911 is configured by connecting a plurality of delay units (for example, a NAND gate and a plurality of INV gates) each formed of various gate circuits in a ring shape.
  • An input signal (voltage) to be subjected to analog / digital conversion is supplied as the power supply voltage of the unit.
  • the input pulse signal ⁇ PL When the input pulse signal ⁇ PL is input to the delay circuit 911, the input pulse signal ⁇ PL sequentially passes through each delay unit with a delay time corresponding to the power supply voltage and circulates in the delay circuit 911.
  • the number of stages of the delay unit through which the input pulse signal ⁇ PL has passed is determined by the delay time of the delay unit, that is, the input signal supplied as the power supply voltage, and the encoder 912 detects the number of stages of the delay unit (and the number of turns). .
  • the encoder 912 includes a counter circuit 9121 that counts the number of times the input pulse signal ⁇ PL has circulated in the delay circuit 911, a latch and encoder circuit 9122 that detects the number of stages of the input pulse signal ⁇ PL running in the delay circuit 911, The adder 9123 adds the output of the counter circuit 9121 and the output of the latch & encoder circuit 9122, and the output value of the adder 9123 becomes a digital value after analog-digital conversion corresponding to the voltage of the input signal. In the solid-state imaging device of FIG. 11, when a pixel signal is input as an input signal, a digital value corresponding to the amount of incident light is output.
  • analog / digital conversion of a pixel signal corresponding to an incident light amount output from a photoelectric conversion element is performed.
  • This analog / digital conversion is stopped, that is, by not operating the AD converter, the power consumption of the solid-state imaging device is reduced, and digital cameras, digital video cameras, endoscopes, etc. equipped with this solid-state imaging device are more Low power consumption.
  • the circulation of the input pulse signal ⁇ PL in the delay circuit 911 can be stopped by setting the input pulse signal ⁇ PL to the “Low” level.
  • the input pulse signal ⁇ PL is set to “High” level from the state where the input pulse signal ⁇ PL is set to “Low” level and the AD converter is stopped.
  • the AD converter is operated, there is a period in which the time during which the input pulse signal ⁇ PL circulates the delay circuit 911 is not stable after the AD converter is operated.
  • the output digital value becomes unstable, and noise is included in the digital value.
  • FIG. 13 is a graph showing an example of the relationship between the circulation time and the number of circulations in which the input pulse signal ⁇ PL circulates in the delay circuit 911 from the start of the operation of the AD converter. In FIG. 13, the number of laps is within 5 and the lap time for the input pulse signal ⁇ PL to circulate in the delay circuit 911 is not stable.
  • the present invention has been made based on the above problem recognition, and circulates an input pulse signal with a delay time corresponding to the amount of incident light of the photoelectric conversion element, and outputs a digital value corresponding to the number of laps of the input pulse signal.
  • a photoelectric conversion device including an AD converter a photoelectric conversion device capable of obtaining a good digital value by correcting a digital value in a period in which the digital value output after the operation of the AD converter is unstable is provided. The purpose is that.
  • a photoelectric conversion device has a photoelectric conversion element, a pixel array in which a plurality of pixels that output pixel signals corresponding to the amount of light incident on the photoelectric conversion element are two-dimensionally arranged, and readout from the pixel array
  • a plurality of AD converters that convert the pixel signals into digital values and output the digital signals, and the AD converters pulse at a delay time corresponding to the voltage level of the pixel signals read from the pixel array.
  • a pulse delay circuit in which a plurality of delay units for delaying a signal are connected; an encoder unit that outputs a digital value based on the number of stages in which the pulse signal has passed through the delay unit in a predetermined time; and a digital value output by the encoder unit Correction means for correcting the pulse signal by an amount corresponding to the number of stages in which the pulse signal has passed through the delay unit during a predetermined period.
  • the correction means of the present invention provides a digital corresponding to the number of stages in which the pulse signal has passed through the delay unit from the start of reading of the pixel signal from the pixel array until a predetermined period has elapsed.
  • the value may be invalidated.
  • correction means of the present invention may have subtraction means for subtracting a predetermined value from the digital value output from the encoder unit.
  • the correction means of the present invention includes a calculation means for calculating a subtraction value in accordance with a digital value output from the encoder section, and the subtraction calculated by the calculation means from a digital value output from the encoder section. Subtracting means for subtracting the value may be included.
  • the correction means of the present invention provides a digital corresponding to the number of stages in which the pulse signal has passed through the delay unit from the start of reading of the pixel signal from the pixel array until a predetermined period has elapsed.
  • Storage means for storing a value and subtraction means for subtracting the digital value stored by the storage means from the digital value output from the encoder unit may be provided.
  • the digital value output after the start of the operation of the AD converter included in the photoelectric conversion device is corrected to correct the digital value during the period when the operation of the AD converter is unstable. Since noise included in the digital value can be reduced, a good digital value can be obtained by analog-to-digital conversion of the pixel signal corresponding to the incident light amount of the photoelectric conversion element.
  • FIG. 1 is a block diagram showing a schematic configuration of the photoelectric conversion apparatus according to the present embodiment.
  • a photoelectric conversion device 1 includes pixels P11 to P45, a vertical scanning circuit 4, CDS circuits 51 to 55 (hereinafter referred to as CDS51 to CDS55), a horizontal scanning circuit 6, a control circuit 7, and AD converters 81 to 85 ( Hereinafter, it is referred to as ADC81 to ADC85).
  • the pixels P11 to P45 are arranged two-dimensionally in 4 rows and 5 columns and configured as a pixel array 3.
  • the CDS 51 to CDS 55 are collectively referred to as “CDS 5”.
  • the ADCs 81 to 85 are collectively shown, they are referred to as “ADC8”.
  • Pixels P11 to P45 are photoelectric conversion elements.
  • the pixels P11 to P45 output a pixel output signal at a level corresponding to the amount of incident light when the own pixel 2 is selected by the vertical scanning circuit 4.
  • the pixels P11 to P45 are two-dimensionally arranged in 4 rows and 5 columns as the pixel array 3 and output pixel output signals ⁇ P1 to ⁇ P5 for each pixel column.
  • the first number following the pixel P indicated by the pixels P11 to P45 represents the row number, and the last numerical value represents the column number.
  • CDS51 to CDS55 are arranged in each pixel column of the pixel array 3, and the difference between the pixel output signal read from the pixel 2 and the pixel reset signal is obtained as a pixel signal ⁇ C1 to ⁇ C1 corresponding to the image data exposed by the pixel 2.
  • the numbers following CDS 5 indicated by CDS 51 to CDS 55 indicate the column numbers of the pixel array 3.
  • ADC81 to ADC85 are AD converters that perform analog / digital conversion on the pixel signals ⁇ C1 to ⁇ C5 input from the CDS51 to CDS55.
  • the ADCs 81 to 85 perform analog / digital conversion on the input pixel signal and output the converted digital value.
  • the numbers following ADC 8 indicated by ADC 81 to ADC 85 indicate the column numbers of the pixel array 3.
  • the vertical scanning circuit 4 is a circuit that selects a row of pixels 2 to be read from the pixel array 3 in accordance with a vertical control signal input from the control circuit 7.
  • the vertical scanning circuit 4 outputs row selection signals ⁇ SL1 to ⁇ SL4 corresponding to the rows of the pixels 2 read from the pixel array 3. For example, when the vertical scanning circuit 4 selects the first row of the pixel array 3, a selection level (for example, “High” level) is output to the pixel array 3 as the row selection signal ⁇ SL1, and other unselected rows A non-selection level (for example, “Low” level) is output to the pixel array 3 as the selection signals ⁇ SL2 to ⁇ SL4.
  • a selection level for example, “High” level
  • a non-selection level for example, “Low” level
  • the horizontal scanning circuit 6 is a circuit that outputs the digital value analog-digital converted by the ADC 81 to ADC 85 for each column in accordance with the horizontal control signal input from the control circuit 7 and outputs it to the photoelectric conversion device.
  • the horizontal scanning circuit 6 outputs column selection signals ⁇ H1 to ⁇ H5 corresponding to the columns of digital values read from the ADC 8 to the ADC 8. For example, when the horizontal scanning circuit 6 outputs the digital value of the first column of the pixel array 3, the column selection signal ⁇ H1 is set to the output permission level (for example, “High” level) and output to the ADC 8 and others are output.
  • Unselected column selection signals ⁇ H2 to ⁇ H5 are set to an output non-permitted level (eg, “Low” level) and output to the ADC 8. Subsequently, the column selection signals ⁇ H2 to ⁇ H5 are sequentially output permission level (for example, “High” level), and the column selection signals ⁇ H1 to ⁇ H5 corresponding to the other columns not to be output are output non-permission levels (for example “Low” level). At the same time), the digital value converted by the ADC 8 is sequentially output to the ADC 8.
  • an output non-permitted level eg, “Low” level
  • the column selection signals ⁇ H2 to ⁇ H5 are sequentially output permission level (for example, “High” level)
  • the column selection signals ⁇ H1 to ⁇ H5 corresponding to the other columns not to be output are output non-permission levels (for example “Low” level).
  • the digital value converted by the ADC 8 is sequentially output to the ADC 8.
  • the control circuit 7 is a circuit that controls the entire photoelectric conversion device.
  • the control circuit 7 outputs a vertical control signal for controlling the vertical scanning circuit 4 and a horizontal control signal for controlling the horizontal scanning circuit 6 in response to an external image capture command (not shown).
  • the control circuit 7 controls the operations (operation start and operation stop) of the CDS 5 and the ADC 8.
  • FIG. 2 is a block diagram showing a schematic configuration according to the first embodiment of one AD converter (ADC 81) of the AD converters included in the photoelectric conversion apparatus 1 according to the present embodiment.
  • the other ADCs 82 to 85 are the same as the ADC 81 shown in FIG.
  • the ADC 81 includes a delay circuit 811 and a correction encoder 812.
  • the correction encoder 812 includes a counter circuit 8121, a latch & encoder circuit 8122, an adder 8123, and a control signal generator 8124.
  • the ADC 81 performs analog / digital conversion of the pixel signal ⁇ C1 input from the CDS 51 in accordance with an analog / digital conversion start timing signal (not shown). Further, it is held in an output control circuit in the ADC 81 (not shown) in response to a timing signal for completion of analog / digital conversion not shown, and held in an output control circuit (not shown) in response to a column selection signal ⁇ H1 input from the horizontal scanning circuit 6. Output digital value.
  • the delay circuit 811 is a ring delay line (RDL) in which a plurality of gate circuits (hereinafter referred to as delay units) having a delay amount corresponding to the power supply voltage are connected in a ring shape and circulates the input pulse ⁇ PL.
  • RDL ring delay line
  • delay units a plurality of gate circuits having a delay amount corresponding to the power supply voltage
  • the input pulse ⁇ PL is applied to one input terminal of the first-stage NAND gate. Is input to the other input terminal, and the output of the final NOT gate is logically inverted whenever the delay circuit 811 is operating.
  • the NOT gates in the second and subsequent stages logically invert the value input to the input terminal and output it to the output terminal.
  • An input signal that is, a pixel signal ⁇ C1 input from the CDS 51 to be subjected to analog / digital conversion is applied to the delay unit of the delay circuit 811.
  • Each delay unit is input from the preceding delay unit.
  • the input pulse ⁇ PL is output to the delay unit of the next stage with a delay time corresponding to the level difference between the voltage level of the power supply voltage (pixel signal ⁇ C1) and the reference voltage (ground: GND level in FIG. 2).
  • Each delay unit connected in a ring shape operates in the same manner, and the input pulse ⁇ PL is sequentially transmitted from the preceding stage to the subsequent delay unit, so that the input pulse ⁇ PL circulates in the delay circuit 811.
  • the correction encoder 812 is a circuit that detects the number of stages where the input pulse ⁇ PL has passed through the delay unit in the delay circuit 811 and outputs the number of stages as a digital value that is the result of analog-digital conversion by the ADC 81. Further, the correction encoder 812 has a period in which the circulation time of the input pulse ⁇ PL that circulates in the delay circuit 811 after the operation of the ADC 81 is unstable (hereinafter, a period in which the circulation time of the input pulse ⁇ PL that circulates in the delay circuit 811 does not stabilize). Initialize the unstable digital value that is output during the “pulse instability period”).
  • the result of analog / digital conversion during the pulse instability period is invalidated, and the digital value of the analog / digital conversion result output from the ADC 81 is corrected.
  • the digital value output from the correction encoder 812 is held in an output control circuit in the ADC 81 (not shown) in accordance with an analog / digital conversion completion timing signal (not shown).
  • the counter circuit 8121 is a circuit that detects the number of times that the input pulse ⁇ PL has circulated around the delay circuit 811 and outputs the detected number of times (count value). The counter circuit 8121 adds 1 to the count value every time the input pulse ⁇ PL passes through the final stage of the delay circuit 811 and outputs the count value. In addition, the counter circuit 8121 temporarily stores, for example, the number of times the input pulse ⁇ PL circulated around the delay circuit 811 at the rising timing of the reset signal ⁇ RS, and then the input level of the reset signal ⁇ RS (for example, “High” level) If it is held for a predetermined period, the number of laps in which the temporarily stored input pulse ⁇ PL circulates the delay circuit 811 is initialized.
  • the latch & encoder circuit 8122 is a circuit that detects the number of stages in which the input pulse ⁇ PL has passed through the delay unit in the delay circuit 811 and outputs the detected number of passing stages.
  • the latch & encoder circuit 8122 temporarily stores, for example, the value of each delay unit in the delay circuit 811 in which the input pulse ⁇ PL circulates at the rising timing of the reset signal ⁇ RS, and each delay in the delay circuit 811 temporarily stored. Outputs the unit value.
  • the adder 8123 processes the number of laps input from the counter circuit 8121 and the number of passing stages input from the latch & encoder circuit 8122, and inputs the input signal, that is, input from the CDS 51 to be subjected to analog / digital conversion. This circuit outputs a digital value corresponding to the pixel signal ⁇ C1 as a result of analog-digital conversion by the ADC 81.
  • the adder 8123 processes the number of turns input from the counter circuit 8121 as the upper bits of the digital value output from the ADC 81 and the number of passing stages input from the latch & encoder circuit 8122 as the lower bits of the digital value output from the ADC 81. .
  • the control signal generation unit 8124 is a circuit that generates a control signal to be input to the delay circuit 811, the counter circuit 8121, and the latch & encoder circuit 8122 in order to correct the digital value output from the ADC 81.
  • an analog / digital conversion start timing signal (not shown) enters an analog / digital conversion start state
  • the control signal generator 8124 sets the input pulse ⁇ PL that circulates in the delay circuit 811 to the “High” level and is input from the CDS 51.
  • the circuit circulates in the delay circuit 811 with a delay time corresponding to the pixel signal ⁇ C1.
  • control signal generation unit 8124 sets the input pulse ⁇ PL that circulates in the delay circuit 811 to the “Low” level, and delay circuit 811. Stop laps inside.
  • control signal generation unit 8124 outputs a reset signal ⁇ RS (for example, a pulse that becomes “High” level for a predetermined period) for initializing (invalidating) the counter circuit 8121 during the pulse instability period.
  • a reset signal ⁇ RS for example, a pulse that becomes “High” level for a predetermined period
  • the rising timing of the reset signal ⁇ RS output from the control signal generation unit 8124 is a timing for temporarily storing the number of times that the input pulse ⁇ PL by the counter circuit 8121 circulates the delay circuit 811 when the analog / digital conversion period ends. It is also used as a timing signal for temporarily storing the signal and the value of each delay unit in the delay circuit 811 in which the input pulse ⁇ PL by the latch & encoder circuit 8122 circulates.
  • FIG. 3 is a timing chart showing an outline of the operation of the photoelectric conversion apparatus 1 according to the present embodiment.
  • the ADC 81 acquires digital values of the pixels P11 and P21 in the first column of the pixel array 3 that performs analog-digital conversion will be described.
  • the other ADCs 82 to 85 are similar in timing to the ADC 81 shown in FIG.
  • the photoelectric conversion device 1 is initialized from the outside (not shown), the pixel output signal ⁇ P1 has a voltage level in a reset state of the pixel P11, and the pixel signal ⁇ C1 has a voltage level indicating no output. Further, the input pulse ⁇ PL and the reset signal ⁇ RS are initial values (“Low” level), and the counter value is “0”. Thereafter, when an image capture command is input from outside (not shown), the pixel array 3 performs exposure.
  • the control circuit 7 outputs a vertical control signal for selecting the pixel P11 to the vertical scanning circuit 4, and the pixel P11 selected by the row selection signal ⁇ SL1 input from the vertical scanning circuit 4
  • the pixel output signal ⁇ P1 corresponding to the amount of incident light is output. Since the input pulse ⁇ PL is at the “Low” level, the delay circuit 811 is in a non-operating (standby) state.
  • the CDS 51 outputs the pixel signal ⁇ C1 to the ADC 81 in accordance with the pixel output signal ⁇ P1 input from the pixel P11 and the pixel reset signal.
  • the control signal generation unit 8124 sets the input pulse ⁇ PL that circulates in the delay circuit 811 to the “High” level, the voltage level of the pixel signal ⁇ C1 input from the CDS 51 and the reference voltage (for example, the ground in FIG. 2)
  • the input pulse ⁇ PL circulates in the delay circuit 811 with a delay time corresponding to the level difference from the GND level).
  • the counter circuit 8121 and the latch & encoder circuit 8122 start detecting each delay unit in the delay circuit 811. Note that the detection result of the delay unit starting from the timing t2 is a pulse unstable period.
  • control signal generation unit 8124 sets the reset signal ⁇ RS to “High” level and initializes (invalidates) the detection result of the counter circuit 8121.
  • the control signal generation unit 8124 sets the reset signal ⁇ RS to the “Low” level, and the counter circuit 8121 and the latch & encoder circuit 8122. Cancel initialization of detection results. As a result, the counter circuit 8121 and the latch & encoder circuit 8122 resume detection of each delay unit in the delay circuit 811.
  • the circulation in the delay circuit 811 continues.
  • the input pulse ⁇ PL continues to circulate in the delay circuit 811 until the timing t4, so that the circulation time of the input pulse ⁇ PL is stabilized.
  • the counter circuit 8121 and the latch & encoder circuit 8122 can detect a period in which the circulation time of the input pulse ⁇ PL is stable, and can correct the digital value output from the ADC 81.
  • the control signal generation unit 8124 sets the input pulse ⁇ PL to the “Low” level
  • the circulation of the input pulse ⁇ PL in the delay circuit 811 stops.
  • the control signal generation unit 8124 sets the reset signal ⁇ RS to the “High” level.
  • the adder 8123 processes the temporarily stored number of laps and the number of passage stages, and outputs a digital value corresponding to the incident light amount of the pixel P11.
  • the output digital value is held in an output control circuit in the ADC 81 (not shown). Thereafter, when the ADC 81 is selected by the column selection signal ⁇ H1 input from the horizontal scanning circuit 6, a digital value held in an output control circuit (not shown) in the ADC 81, that is, a digital value corresponding to the incident light amount of the pixel P11 is obtained. Output as a result of analog-digital conversion.
  • the analog / digital conversion result for the pixel P11 is initialized at the timing of t6.
  • the control circuit 7 outputs a vertical control signal for selecting the pixel P21 to the vertical scanning circuit 4, and the pixel P21 selected by the row selection signal ⁇ SL2 input from the vertical scanning circuit 4
  • the pixel output signal ⁇ P1 corresponding to the amount of incident light is output.
  • the ADC 81 performs analog-digital conversion on the pixel P21.
  • the pixel P21 is selected.
  • the digital value corresponding to the incident light quantity is output as a result of analog-digital conversion.
  • the ADC 81 outputs the digital value corresponding to the incident light amount of the pixel P31 and the pixel P41 as a result of analog-digital conversion, and performs analog-digital conversion of the pixel array 3 in the same manner as the timings t1 to t6 described above. That is, reading of all image signals of the photoelectric conversion device 1 is completed.
  • the AD converter in a low power consumption AD converter (for example, adapted to signal processing of an imager) mounted on a battery or a digital camera or a digital video camera operated by the battery, the AD converter is operated from a non-operating state.
  • the effect of digital value correction according to the present invention is high, and a good digital value in which noise of the obtained output signal is reduced can be obtained.
  • the example in which the ADCs 81 to 85 are arranged according to the amount of incident light of the pixel array 3 arranged in two dimensions in four rows and five columns has been described.
  • a linear sensor in which a plurality of pixels are arranged in one column. It is also possible to apply to an AD converter that performs analog / digital conversion of the output of.
  • the CDS 5 may not be disposed, and corresponds to the difference between the pixel reset signal of the pixel output signal and the optical signal. If the pixel signal to be input is input to the ADC 8, analog / digital conversion can be performed in the same manner.
  • the example in which the reset signal ⁇ RS is maintained at the “Low” level, which is the initial value, from the timing t2 to the timing t3 has been described. It is also possible to set the “High” level until the timing of t 3, that is, the period from the timing of t 2 to the timing of t 4 as the reset period of the counter circuit 8121. Accordingly, the operation of the counter circuit 8121 during the period from the timing t2 to the timing t3 in the present embodiment can be stopped, and the power consumption of the photoelectric conversion device 1 can be further reduced.
  • FIG. 4 is a block diagram showing a schematic configuration of an AD converter (ADC 810) according to the second embodiment.
  • the ADC 810 includes a delay circuit 811 and a correction encoder 813.
  • the correction encoder 813 includes a counter circuit 8121, a latch & encoder circuit 8122, an adder 8123, a control signal generation unit 8134, and a correction unit 8135.
  • the ADC 810 is an AD converter that replaces the ADC 81 illustrated in the photoelectric conversion device 1 of FIG. 1.
  • a correction unit 8135 is added to the subsequent stage of the adder 8123 with respect to the ADC 81 illustrated in FIG. Is changed to a control signal generation unit 8134.
  • the control signal generation unit 8134 differs from the control signal generation unit 8124 illustrated in FIG. 2 in the timing of the reset signal ⁇ RS to be output.
  • the ADC 810 performs analog / digital conversion of the pixel signal ⁇ C1 input from the CDS 51 in accordance with an analog / digital conversion start timing signal (not shown) in the same manner as the ADC 81 of the first embodiment shown in FIG. Further, the ADC 810 holds the result of analog / digital conversion in an output control circuit in the ADC 810 (not shown) in accordance with a timing signal of completion of analog / digital conversion (not shown), and a column selection signal ⁇ H1 input from the horizontal scanning circuit 6. In response to this, a digital value held in an output control circuit (not shown) is output.
  • the delay circuit 811 of the ADC 810, the counter circuit 8121 of the correction encoder 813, the latch & encoder circuit 8122, and the adder 8123 perform the same operations as the corresponding blocks of the ADC 81 of the first embodiment shown in FIG. .
  • the control signal generation unit 8134 is a circuit that generates control signals to be input to the delay circuit 811, the counter circuit 8121, the latch & encoder circuit 8122, and the correction unit 8135 in order to correct the digital value output from the ADC 810. is there.
  • the input pulse ⁇ PL generated by the control signal generation unit 8134 for the delay circuit 811 is the same as that of the control signal generation unit 8124 shown in FIG.
  • the control signal generation unit 8134 also resets the counter signal 8RS (for example, a predetermined signal) for initializing the counter circuit 8121 at the timing when the analog / digital conversion is started by the ADC 810 and when the analog / digital conversion is completed. During the period "High" level). Also, the rising timing of the reset signal ⁇ RS output from the control signal generator 8134 is the timing for temporarily storing the number of times that the input pulse ⁇ PL by the counter circuit 8121 circulates the delay circuit 811 when the analog / digital conversion period ends. It is also used as a timing signal for temporarily storing the signal and the value of each delay unit in the delay circuit 811 in which the input pulse ⁇ PL by the latch & encoder circuit 8122 circulates.
  • the counter signal 8RS for example, a predetermined signal
  • the correction unit 8135 subtracts a predetermined digital value from the digital value output from the adder 8123, and corresponds to the input signal, that is, the pixel signal ⁇ C1 input from the CDS 51 to be subjected to analog-digital conversion. This is a circuit that outputs a digital value as a result of analog-digital conversion by the ADC 810.
  • the correction unit 8135 is configured by the arithmetic circuit 35.
  • the arithmetic circuit 35 is an arithmetic circuit that subtracts a predetermined constant digital value corresponding to the unstable digital value output during the pulse instability period from the digital value input from the adder 8123.
  • a predetermined digital value that is subtracted from the digital value output from the adder 8123 and a method for setting the digital value are not defined.
  • FIG. 5 is a timing chart showing an outline of an analog / digital conversion operation in the AD converter according to the second embodiment.
  • the ADC 810 disposed at the position of the ADC 81 performs analog / digital conversion of the pixel P11 in the first column of the pixel array 3 in the photoelectric conversion device 1 illustrated in FIG. 1 will be described.
  • the drive timing of the ADC 810 is different from the drive timing of the ADC 81 shown in FIG. 3 in the timing of the reset signal ⁇ RS. Further, the timing of the AD converter corresponding to the pixel output signal ⁇ P1 corresponding to the amount of incident light of the pixels P21, P31, and P41 in the first column of the other pixel array 3 and the ADCs 82 to 85 is shown in FIG. The timing is the same as that. The timing of the pixel output signal ⁇ P1 output from the pixel array 3 and the pixel signal ⁇ C1 output from the CDS5 are the same as the timing shown in FIG.
  • the control signal generation unit 8134 sets the input pulse ⁇ PL that circulates in the delay circuit 811 to the “High” level at the timing t2, the voltage level of the pixel signal ⁇ C1 input from the CDS 51 and the reference voltage (for example, 4, the input pulse ⁇ PL circulates in the delay circuit 811 with a delay time corresponding to the level difference from the ground (GND level in FIG. 4). Further, the control signal generation unit 8134 sets the reset signal ⁇ RS to the “Low” level at the timing t 2, whereby the counter circuit 8121 and the latch & encoder circuit 8122 start detecting each delay unit in the delay circuit 811. . Note that the detection result of the delay unit starting from the timing t2 includes a pulse instability period.
  • the control signal generation unit 8134 sets the reset signal ⁇ RS to the “High” level.
  • the adder 8123 processes the temporarily stored number of laps and the number of passage stages, and outputs a digital value corresponding to the incident light amount of the pixel P11 to the correction unit 8135.
  • the correction unit 8135 calculates a predetermined digital value corresponding to the unstable digital value output during the pulse unstable period from the digital value corresponding to the incident light amount of the pixel P11 output from the adder 8123. Subtract and output the resulting digital value (corrected digital value).
  • the digital value output from the correction unit 8135 is held in an output control circuit in the ADC 810 (not shown). Thereafter, when the ADC 810 is selected by the column selection signal ⁇ H1 input from the horizontal scanning circuit 6, a digital value held in an output control circuit (not shown) in the ADC 810, that is, a digital value corresponding to the incident light amount of the pixel P11 is obtained. Output as a result of analog-digital conversion.
  • control signal generation unit 8134 sets the reset signal ⁇ RS to the “Low” level at timing t4, whereby the analog / digital conversion of the pixel output signal ⁇ P1 corresponding to the incident light amount of the pixel P11 is completed.
  • the ADC 810 outputs a digital value corresponding to the incident light amount of the pixel P21, the pixel P31, and the pixel P41 as an analog-digital conversion result, and outputs the analog value of the pixel array 3. Digital conversion, that is, reading of all image signals of the photoelectric conversion device 1 is completed.
  • the unstable digital value output in the pulse unstable period is obtained. Since correction (subtraction) can be performed, good image data (digital value after correction) with reduced noise appearing in the output image can be obtained.
  • FIG. 6 is a block diagram showing a schematic configuration of an AD converter (ADC 820) according to the third embodiment.
  • the ADC 820 includes a delay circuit 811 and a correction encoder 814.
  • the correction encoder 814 includes a counter circuit 8121, a latch & encoder circuit 8122, an adder 8123, a control signal generation unit 8134, and a correction unit 8145.
  • the ADC 820 is an AD converter that replaces the ADC 81 illustrated in the photoelectric conversion device 1 in FIG. 1, and the correction unit 8135 of the ADC 810 illustrated in FIG. 4 is changed to a correction unit 8145.
  • the correction unit 8145 has a different internal configuration from the correction unit 8135 shown in FIG.
  • the ADC 820 performs analog / digital conversion of the pixel signal ⁇ C1 input from the CDS 51 in accordance with an analog / digital conversion start timing signal (not shown) in the same manner as the ADC 81 of the first embodiment shown in FIG.
  • the ADC 820 holds the result of analog-digital conversion in an output control circuit in the ADC 820 (not shown) in accordance with an analog / digital conversion completion timing signal (not shown), and a column selection signal ⁇ H1 input from the horizontal scanning circuit 6. In response to this, a digital value held in an output control circuit (not shown) is output.
  • the delay circuit 811 of the ADC 820, the counter circuit 8121 of the correction encoder 814, the latch & encoder circuit 8122, and the adder 8123 are the ADC 81 of the first embodiment shown in FIG. 2, and the second circuit shown in FIG. The same operation as the corresponding block of the ADC 810 of the embodiment is performed. Further, the control signal generation unit 8134 of the correction encoder 814 performs the same operation as the corresponding block of the ADC 810 of the second embodiment illustrated in FIG.
  • the correction unit 8145 calculates a correction coefficient corresponding to the digital value output from the adder 8123, and subtracts a correction value (digital value) corresponding to the calculated correction coefficient from the digital value output from the adder 8123.
  • the ADC 820 outputs a digital value corresponding to the pixel signal ⁇ C1 input from the CDS 51 to be subjected to analog / digital conversion as a result of analog / digital conversion.
  • the correction unit 8145 includes an arithmetic circuit 45 and a correction coefficient calculation unit 451.
  • the correction coefficient calculation unit 451 calculates a predetermined ratio of correction coefficients from the digital value input from the adder 8123 according to the pulse instability period, and calculates a correction value (digital value) according to the calculated correction coefficient. ).
  • the correction coefficient calculation unit 451 outputs the generated correction value (digital value) to the arithmetic circuit 45.
  • the temperature characteristic of the photoelectric conversion device 1 with respect to the ambient temperature in which the photoelectric conversion device 1 of FIG. A change in the output digital value is measured in advance and the correction ratio in the environmental temperature difference can be used as a correction coefficient.
  • the temperature characteristics of the photoelectric conversion device 1 are such that when the environmental temperature increases by 10 degrees, the digital value output from the adder 8123 becomes 10% larger.
  • the environmental temperature of the photoelectric conversion device 1 is 20 degrees higher. From the measured environmental temperature and the temperature characteristic, it is calculated that the digital value output from the adder 8123 is 20% larger.
  • the correction coefficient calculation unit 451 uses the calculated value of 20% as the correction coefficient. Further, using the calculated correction coefficient of 20%, a value corresponding to the correction coefficient (20%) of the digital value output from the adder 8123 is calculated and used as a correction value. As a result, the influence of the environmental temperature of the digital value output by the photoelectric conversion device 1 can be reduced. In the present invention, there are no rules regarding the correction coefficient setting method and calculation method.
  • the arithmetic circuit 45 is an arithmetic circuit that subtracts the correction value (digital value) input from the correction coefficient calculation unit 451 from the digital value input from the adder 8123.
  • the analog / digital conversion timing in the AD converter according to the third embodiment is the same as the analog / digital conversion timing in the AD converter according to the second embodiment shown in FIG.
  • the correction of the digital value corresponding to the incident light amount of the pixel P11 output from the adder 8123 performed at the timing t3 is performed by the correction coefficient calculation unit 451 from the digital value input from the adder 8123 to the pulse unstable period. Accordingly, a digital value (corrected digital value) calculated based on a predetermined fixed correction coefficient is obtained.
  • the unstable digital value output in the pulse unstable period is obtained. Since correction can be performed using the correction coefficient, it is possible to obtain good image data (digital value after correction) with reduced noise appearing in the output image.
  • FIG. 7 is a block diagram showing a schematic configuration of an AD converter (ADC 830) according to the fourth embodiment.
  • the ADC 830 includes a delay circuit 811 and a correction encoder 815.
  • the correction encoder 815 includes a counter circuit 8121, a latch & encoder circuit 8122, an adder 8123, a control signal generation unit 8154, and a correction unit 8155.
  • the ADC 830 is an AD converter that replaces the ADC 81 shown in the photoelectric conversion device 1 in FIG. 1.
  • the control signal generation unit 8134 of the ADC 810 shown in FIG. 4 is replaced with the control signal generation unit 8154, and the correction unit 8135 is replaced with the correction unit 8155. Each has been changed.
  • the ADC 830 performs analog / digital conversion of the pixel signal ⁇ C1 input from the CDS 51 in accordance with an analog / digital conversion start timing signal (not shown), similarly to the ADC 81 of the first embodiment shown in FIG.
  • the ADC 830 holds the result of analog-digital conversion in an output control circuit in the ADC 830 (not shown) in accordance with an analog-digital conversion completion timing signal (not shown), and the column selection signal ⁇ H1 input from the horizontal scanning circuit 6 In response to this, a digital value held in an output control circuit (not shown) is output.
  • the delay circuit 811 of the ADC 830, the counter circuit 8121 of the correction encoder 815, the latch & encoder circuit 8122, and the adder 8123 are the ADC 81 of the first embodiment shown in FIG. 2, and the second embodiment shown in FIG.
  • the same operation as that of the corresponding block of the ADC 810 of the embodiment and the ADC 820 of the third embodiment shown in FIG. 6 is performed.
  • the input pulse ⁇ PL generated by the control signal generation unit 8154 of the correction encoder 815 and the reset signal ⁇ RS correspond to the ADC 810 of the second embodiment shown in FIG. 4 and the ADC 820 of the third embodiment shown in FIG.
  • a latch control signal ⁇ LC1 and a latch control signal ⁇ LC2 for controlling the correction unit 8155 are newly added, although the same as the block to be performed.
  • the correction unit 8155 temporarily stores the digital value output from the adder 8123 and performs correction based on the temporarily stored digital value, thereby inputting from the input signal, that is, the CDS 51 that is the target of analog-digital conversion. This is a circuit for outputting a digital value corresponding to the pixel signal ⁇ C1 as a result of analog-digital conversion by the ADC 830.
  • the correction unit 8155 includes a first latch circuit 551, a second latch circuit 552, and an arithmetic circuit 55.
  • the first latch circuit 551 temporarily stores the digital value input from the adder 8123 in accordance with the latch control signal ⁇ LC1 input from the control signal generation unit 8154 (for example, at the rising timing of the latch control signal ⁇ LC1). Circuit.
  • the second latch circuit 552 temporarily stores the digital value input from the adder 8123 according to the latch control signal ⁇ LC2 input from the control signal generator 8154 (for example, at the falling timing of the latch control signal ⁇ LC2). Circuit.
  • the arithmetic circuit 55 is an arithmetic circuit that subtracts the digital value temporarily stored in the first latch circuit 551 from the digital value temporarily stored in the second latch circuit 552.
  • the control signal generation unit 8154 is a circuit that generates control signals to be input to the delay circuit 811, the counter circuit 8121, the latch & encoder circuit 8122, and the correction unit 8155 in order to correct the digital value output from the ADC 830. is there.
  • the input pulse ⁇ PL and the reset signal ⁇ RS generated by the control signal generation unit 8154 for the delay circuit 811 are the same as those of the control signal generation unit 8134 shown in FIGS.
  • the control signal generator 8154 also has a latch control signal ⁇ LC1 (for example, a predetermined value) for temporarily storing the digital value input from the adder 8123 to the first latch circuit 551 at the timing when the pulse instability period ends. During this period, a pulse having a “High” level) is output.
  • the control signal generation unit 8154 has a latch control signal ⁇ LC2 (for example, a predetermined value) for temporarily storing the digital value input from the adder 8123 to the second latch circuit 552 at the timing when the analog / digital conversion period ends. For a given period, a pulse having a “High” level) is output.
  • an unstable digital value output in a predetermined period that is, a pulse unstable period is temporarily stored in the first latch circuit 551, and an analog including a pulse unstable period is stored.
  • the digital value of the entire digital conversion period can be temporarily stored in the second latch circuit 552.
  • the first latch circuit Thereafter, from the digital value temporarily stored in the second latch circuit 552 by the arithmetic circuit 55 of the correction unit 8155, that is, the digital value of the entire analog-digital conversion period including the pulse unstable period, the first latch circuit
  • the digital value temporarily stored in 551, that is, the unstable digital value output during the pulse unstable period can be subtracted, and the resulting digital value (digital value after correction) can be obtained.
  • the digital value output from the correction unit 8155 is held in an output control circuit in the ADC 830 (not shown). Thereafter, when the ADC 830 is selected by the column selection signal ⁇ H1 input from the horizontal scanning circuit 6, a digital value held in an output control circuit in the ADC 830 (not shown), that is, a digital value corresponding to the incident light amount of the pixel P11 is obtained. Output as a result of analog-digital conversion.
  • FIG. 8 is a timing chart showing an outline of an analog / digital conversion operation in the AD converter according to the fourth embodiment.
  • the ADC 830 arranged at the position of the ADC 81 performs analog / digital conversion of the pixel P11 in the first column of the pixel array 3 in the photoelectric conversion device 1 illustrated in FIG. 1 will be described.
  • the drive timing of the ADC 830 is the same as the drive timing of the ADC 81 shown in FIG. 5, but the output timing of the latch control signal ⁇ LC1 and the latch control signal ⁇ LC2 for controlling the correction unit 8155 is newly added. Yes. Further, the timing of the AD converter corresponding to the pixel output signal ⁇ P1 corresponding to the amount of incident light of the pixels P21, P31, and P41 in the first column of the other pixel array 3 and the ADCs 82 to 85 is shown in FIG. The timing is the same as that. The timing of the pixel output signal ⁇ P1 output from the pixel array 3 and the pixel signal ⁇ C1 output from the CDS5 are the same as the timing shown in FIG.
  • the control signal generation unit 8154 sets the input pulse ⁇ PL that circulates in the delay circuit 811 to the “High” level, thereby inputting from the CDS 51.
  • the input pulse ⁇ PL circulates in the delay circuit 811 with a delay time corresponding to the level difference between the voltage level of the pixel signal ⁇ C1 and the reference voltage (for example, ground: GND level in FIG. 7), and control
  • the signal generation unit 8154 sets the reset signal ⁇ RS to the “Low” level
  • the counter circuit 8121 and the latch & encoder circuit 8122 start detecting each delay unit in the delay circuit 811. Note that the detection result of the delay unit starting from the timing t2 includes a pulse instability period, as in the timing chart shown in FIG.
  • the control signal generation unit 8154 outputs the latch control signal ⁇ LC1 (for example, “High” pulse) of the first latch circuit 551.
  • the first latch circuit 551 temporarily stores the digital value input from the adder 8123 during the pulse unstable period, that is, the unstable digital value output during the pulse unstable period.
  • the control signal generation unit 8154 outputs the latch control signal ⁇ LC2 (for example, “High” pulse) of the second latch circuit 552 at the timing of t4.
  • the latch control signal ⁇ LC2 the second latch circuit 552 temporarily stores the digital value of the entire analog / digital conversion period including the pulse instability period.
  • the arithmetic circuit 55 outputs the digital value of the entire analog / digital conversion period temporarily stored in the second latch circuit 552 during the pulse unstable period temporarily stored in the first latch circuit 551.
  • the unstable digital value is subtracted, and the resulting digital value (corrected digital value) is output.
  • the control signal generation unit 8154 sets the input pulse ⁇ PL to the “Low” level to input
  • the circulation of the pulse ⁇ PL in the delay circuit 811 stops, and the control signal generation unit 8154 sets the reset signal ⁇ RS to “High” level, so that the digital value (corrected digital value) calculated by the arithmetic circuit 55 is obtained.
  • Held in an output control circuit in the ADC 830 (not shown).
  • the control signal generation unit 8154 sets the reset signal ⁇ RS to the “Low” level, whereby the analog / digital conversion of the pixel output signal ⁇ P1 corresponding to the incident light amount of the pixel P11 is completed.
  • a digital value (corrected digital value) calculated by the arithmetic circuit 55 held in the output control circuit in the ADC 830 (not shown) is selected by the ADC 830 by the column selection signal ⁇ H1 input from the horizontal scanning circuit 6, It is read from an output control circuit in the ADC 830 (not shown) and output as a result of analog-digital conversion of a digital value corresponding to the amount of incident light of the pixel P11.
  • the ADC 830 outputs the digital value corresponding to the incident light amount of the pixel P21, the pixel P31, and the pixel P41 as an analog-to-digital conversion result and outputs the analog value of the pixel array 3 in the same manner as the timings t1 to t6 described above.
  • Digital conversion that is, reading of all image signals of the photoelectric conversion device 1 is completed.
  • the unstable digital value output in the pulse unstable period is obtained. Since correction (subtraction) can be performed, good image data (digital value after correction) with reduced noise appearing in the output image can be obtained.
  • the correction unit 8155 in the fourth embodiment has the first latch circuit 551 and the second latch circuit 552, it includes only the first latch circuit 551 and is input from the adder 8123.
  • the unstable digital value output during the pulse instability period temporarily stored in the first latch circuit 551 is subtracted from the obtained digital value, and the resulting digital value (corrected digital value) is output. It can also be.
  • the input pulse ⁇ PL detected by the counter circuit 8121 at the rising timing of the reset signal ⁇ RS controlled by the control signal generator 8154 at the timing t5 shown in FIG. 8 in the same manner as the timing t3 shown in FIG.
  • the adder 8123 processes it.
  • the digital value by the arithmetic circuit 55 can be corrected (subtracted).
  • the digital value output after the start of the operation of the AD converter included in the photoelectric conversion device is corrected during the unstable period. Therefore, a good digital value in which noise included in the digital value in an unstable period is reduced can be obtained.
  • the photoelectric conversion device of the present invention is mounted on a digital camera, a digital video camera or the like that operates with a battery or battery, the operation of the AD converter provided in the photoelectric conversion device can be actively stopped. The power consumption of the digital camera, digital video camera, etc. can be reduced.
  • the delay unit in the delay circuit 811 of the present embodiment has been described with a configuration in which the power supply side is the input signal, that is, the pixel signal ⁇ C1 to be subjected to analog / digital conversion, and the ground side is the reference voltage.
  • the power supply side may be a reference voltage and the ground side may be an input signal. If there are two types of input signals, the power supply side can be the first input signal and the ground side can be the second input signal as shown in the delay circuit 851 of FIG. Further, in contrast to the delay circuit 851 in FIG. 10, the power supply side may be the second input signal and the ground side may be the first input signal.
  • the delay circuit of the present embodiment the case where the first delay unit is configured by a NAND circuit (NAND gate) and the other delay units are configured by a NOT circuit (NOT gate) has been described. Does not define the configuration of the delay circuit.
  • the delay circuit can be configured in any configuration as long as it circulates the input pulse with a delay time corresponding to the voltage level of the input signal and the voltage level of the reference voltage, or the level difference between the two input signal voltage levels. It can be applied even if it exists.
  • a good digital value can be obtained by analog / digital conversion of a pixel signal corresponding to the amount of incident light of the photoelectric conversion element.
  • Photoelectric conversion device 2 P11, P12, P13, P14, P15, P21, P22, P23, P24, P25, P31, P32, P33, P34, P35, P41, P42, P43, P44, P45 Pixel 3 Pixel array 4 Vertical scanning circuit 5, 51, 52, 53, 54, 55 CDS circuit 6 Horizontal scanning circuit 7 Control circuit 8, 81, 82, 83, 84, 85, 810, 820, 830 AD converters 811, 841, 851 Delay circuit 812, 813, 814, 815 Correction encoder 8121 Counter circuit 8122 Latch & encoder circuit 8123 Adder 8124, 8134, 8154 Control signal generation unit 8135, 8145, 8155 Correction unit 35, 45, 55 Calculation circuit 451 Correction coefficient calculation unit 551 1st 1 latch circuit 552 second Latch circuit 90 Pixel block 91 AD converter B1, B2, B3, B4, B5, B6, B7, B8, B9, B10, B11, B12, B13, B14,

Landscapes

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Abstract

　光電変換装置は、画素アレイと、複数のＡＤ変換器と、を有する。前記画素アレイは、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置されている。前記複数のＡＤ変換器は、前記画素アレイから読み出した前記画素信号をデジタル値に変換して出力する。前記ＡＤ変換器は、パルス遅延回路と、エンコーダ部と、補正手段と、を有する。前記パルス遅延回路では、前記画素アレイから読み出した前記画素信号の電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットが複数段接続されている。前記エンコーダ部は、前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力する。前記補正手段は、前記エンコーダ部が出力したデジタル値を、予め定められた期間に前記パルス信号が前記遅延ユニットを通過した段数に相当する分だけ補正する。

Description

光電変換装置
　本発明は、デジタルカメラ、デジタルビデオカメラや内視鏡などに使用される光電変換装置に関する。
　本願は、２００９年１月９日に日本国に出願された特願２００９－００３７１０号に基づき優先権を主張し、その内容をここに援用する。
　従来、デジタルカメラ、デジタルビデオカメラや内視鏡などの光電変換装置として、固体撮像装置が使用されている。また、この固体撮像装置を搭載したデジタルカメラ、デジタルビデオカメラや内視鏡などの小型化、低消費電力化が進んでおり、それに伴って固体撮像装置の小型化、低消費電力化が必要となっている。
　固体撮像装置の小型化、低消費電力化への対応として、デジタル回路で構成したＡＤ変換器を内蔵した固体撮像装置が提案されている（特許文献１参照）。
　図１１は、従来の固体撮像装置の概略構成を示すブロック図である。図１１に示すように、入射光量に応じた画素信号を出力する光電変換素子を２次元にアレイ状に配列した画素ブロック９０と、この画素ブロック９０の画素から出力される画素信号をアナログ・デジタル変換するＡＤ変換器９１とを具備する複数のアレイブロック（サブアレイ）Ｂ１，Ｂ２，・・・が２次元、図１１では、４行５列に配置されて固体撮像装置が構成されている。
　また、図１２は、図１１の各アレイブロック（サブアレイ）に具備されているＡＤ変換器９１の回路構成の一例を示すブロック図である。図１２に示すＡＤ変換器９１において、遅延回路９１１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（例えば、ＮＡＮＤゲートと複数のＩＮＶゲート）をリング状に接続して構成し、この各遅延ユニットの電源電圧として、アナログ・デジタル変換の対象となる入力信号（電圧）が供給される。この遅延回路９１１に入力パルス信号φＰＬを入力すると、入力パルス信号φＰＬは各遅延ユニットを上記電源電圧に応じた遅延時間を持って順次通過し、遅延回路９１１内を周回することになる。
　入力パルス信号φＰＬが通過した遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、電源電圧として供給された入力信号によって決まり、エンコーダ９１２によって、遅延ユニットの通過段数（および周回数）が検出される。
　エンコーダ９１２は、入力パルス信号φＰＬが遅延回路９１１内を周回した回数を計数するカウンタ回路９１２１と、遅延回路９１１内で走行している入力パルス信号φＰＬの段数を検出するラッチ＆エンコーダ回路９１２２と、カウンタ回路９１２１の出力とラッチ＆エンコーダ回路９１２２の出力とを加算する加算器９１２３から構成され、加算器９１２３の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。図１１の固体撮像装置においては、入力信号として画素信号が入力することにより、入射光量に応じたデジタル値を出力する。
　また、デジタルカメラ、デジタルビデオカメラや内視鏡などで光電変換装置として使用される固体撮像装置の制御においては、光電変換素子から出力される入射光量に応じた画素信号のアナログ・デジタル変換を行う期間、すなわち撮影する期間と、アナログ・デジタル変換を停止する期間とが存在する。このアナログ・デジタル変換の停止、すなわち、ＡＤ変換器を動作させないことによって、固体撮像装置の消費電力を低減し、この固体撮像装置を搭載したデジタルカメラ、デジタルビデオカメラや内視鏡などを、より低消費電力化している。
　図１２に示したＡＤ変換器９１においては、入力パルス信号φＰＬを“Ｌｏｗ”レベルにすることによって、入力パルス信号φＰＬの遅延回路９１１内の周回を停止させることができる。
特開２００６－２８７８７９号公報
　しかしながら、特許文献１の固体撮像装置を含む従来の固体撮像装置では、入力パルス信号φＰＬを“Ｌｏｗ”レベルにしてＡＤ変換器を停止している状態から、入力パルス信号φＰＬを“Ｈｉｇｈ”レベルにしてＡＤ変換器を動作させると、ＡＤ変換器を動作させた後に入力パルス信号φＰＬが遅延回路９１１を周回する時間が安定しない期間が存在する。このことによって、出力されるデジタル値が不安定となり、デジタル値にノイズが含まれてしまうという問題がある。
　図１３は、ＡＤ変換器の動作開始時から入力パルス信号φＰＬが遅延回路９１１内を周回する周回時間と周回数との関連を示した一例のグラフである。この図１３においては、周回数が５回以内で入力パルス信号φＰＬが遅延回路９１１内を周回する周回時間が安定していない。
　本発明は、上記の課題認識に基づいてなされたものであり、入力パルス信号を光電変換素子の入射光量に応じた遅延時間で周回させ、入力パルス信号の周回数に応じたデジタル値を出力するＡＤ変換器を具備する光電変換装置において、ＡＤ変換器の動作開始後に出力されるデジタル値が不安定な期間のデジタル値を補正して良好なデジタル値を得ることができる光電変換装置を提供することを目的としている。
　本発明に係る光電変換装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、前記画素アレイから読み出した前記画素信号をデジタル値に変換して出力する複数のＡＤ変換器と、を備え、前記ＡＤ変換器は、前記画素アレイから読み出した前記画素信号の電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス遅延回路と、前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダ部と、前記エンコーダ部が出力したデジタル値を、予め定められた期間に前記パルス信号が前記遅延ユニットを通過した段数に相当する分だけ補正する補正手段と、を有する。
　また、本発明の前記補正手段は、前記画素アレイから前記画素信号の読み出しを開始してから、予め定められた期間が経過するまでに前記パルス信号が前記遅延ユニットを通過した段数に相当するデジタル値を無効とするものとしてもよい。
　また、本発明の前記補正手段は、前記エンコーダ部から出力されるデジタル値から予め定められた値を減算する減算手段を有するものとしてもよい。
　また、本発明の前記補正手段は、前記エンコーダ部から出力されるデジタル値に応じて減算値を算出する演算手段と、前記エンコーダ部から出力されるデジタル値から、前記演算手段が算出した前記減算値を減算する減算手段と、を有するものとしてもよい。
　また、本発明の前記補正手段は、前記画素アレイから前記画素信号の読み出しを開始してから、予め定められた期間が経過するまでに前記パルス信号が前記遅延ユニットを通過した段数に相当するデジタル値を記憶する記憶手段と、前記エンコーダ部から出力されるデジタル値から、前記記憶手段が記憶した前記デジタル値を減算する減算手段と、を有するものとしてもよい。
　本発明によれば、光電変換装置に具備されたＡＤ変換器の動作開始後に出力されるデジタル値が不安定な期間のデジタル値を補正することによって、ＡＤ変換器の動作が不安定な期間のデジタル値に含まれるノイズを低減することができるので、光電変換素子の入射光量に応じた画素信号をアナログ・デジタル変換して良好なデジタル値を得ることができる。
本発明の実施形態による光電変換装置の概略構成を示したブロック図である。 本実施形態の光電変換装置に具備された第１の実施形態によるＡＤ変換器の概略構成を示したブロック図である。 本実施形態における光電変換装置の動作の概要を示したタイミングチャートである。 本実施形態の光電変換装置に具備された第２の実施形態によるＡＤ変換器の概略構成を示したブロック図である。 本発明の第２の実施形態によるＡＤ変換器の動作の概要を示したタイミングチャートである。 本実施形態の光電変換装置に具備された第３の実施形態によるＡＤ変換器の概略構成を示したブロック図である。 本実施形態の光電変換装置に具備された第４の実施形態によるＡＤ変換器の概略構成を示したブロック図である。 本発明の第４の実施形態によるＡＤ変換器の動作の概要を示したタイミングチャートである。 本発明の実施形態における遅延回路の別例の構成を示したブロック図である。 本発明の実施形態における遅延回路の第２の別例の構成を示したブロック図である。 従来の固体撮像装置の概略構成を示すブロック図である。 従来の固体撮像装置に具備されているＡＤ変換器の回路構成の一例を示すブロック図である。 従来の固体撮像装置に具備されているＡＤ変換器の入力パルス信号の周回時間と周回数との関連を示した一例のグラフである。
　以下、図面を参照しつつ、本発明の好適な実施形態について説明する。ただし、本発明は以下の各実施形態に限定されるものではなく、例えばこれら実施形態の構成要素同士を適宜組み合わせてもよい。
　図１は、本実施形態による光電変換装置の概略構成を示したブロック図である。図１において、光電変換装置１は、画素Ｐ１１～Ｐ４５、垂直走査回路４、ＣＤＳ回路５１～５５（以下、ＣＤＳ５１～ＣＤＳ５５という）、水平走査回路６、制御回路７、ＡＤ変換器８１～８５（以下、ＡＤＣ８１～ＡＤＣ８５という）、から構成される。また、図１においては、画素Ｐ１１～Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。なお、画素Ｐ１１～Ｐ４５のいずれか１つを示すときには「画素２」という。また、ＣＤＳ５１～ＣＤＳ５５をまとめて示すときには「ＣＤＳ５」という。また、ＡＤＣ８１～ＡＤＣ８５をまとめて示すときには「ＡＤＣ８」という。
　画素Ｐ１１～Ｐ４５は、光電変換素子である。画素Ｐ１１～Ｐ４５は、垂直走査回路４によって自画素２が選択されると入射光量に応じたレベルの画素出力信号を出力する。また、画素Ｐ１１～Ｐ４５は画素アレイ３として４行５列の二次元に配置され、画素列毎に画素出力信号φＰ１～φＰ５を出力する。なお、画素Ｐ１１～Ｐ４５で示した画素Ｐに続く最初の数字は行の番号、最後の数値は列の番号を表す。
　ＣＤＳ５１～ＣＤＳ５５は、画素アレイ３の各画素列に配置され、画素２から読み出された画素出力信号と、画素リセット信号との差分を、画素２が露光した画像データに対応する画素信号φＣ１～φＣ５としてＡＤＣ８１～ＡＤＣ８５に出力する。なお、ＣＤＳ５１～ＣＤＳ５５で示したＣＤＳ５に続く数字は、画素アレイ３の列の番号を示す。
　ＡＤＣ８１～ＡＤＣ８５は、ＣＤＳ５１～ＣＤＳ５５から入力された画素信号φＣ１～φＣ５をアナログ・デジタル変換するＡＤ変換器である。ＡＤＣ８１～ＡＤＣ８５は、入力された画素信号をアナログ・デジタル変換し、変換後のデジタル値を出力する。なお、ＡＤＣ８１～ＡＤＣ８５で示したＡＤＣ８に続く数字は、画素アレイ３の列の番号を示す。
　垂直走査回路４は、制御回路７から入力される垂直制御信号に応じて、画素アレイ３から読み出す画素２の行を選択する回路である。垂直走査回路４は、画素アレイ３から読み出す画素２の行に応じた行選択信号φＳＬ１～φＳＬ４を出力する。垂直走査回路４が、例えば、画素アレイ３の１行目を選択する場合は、行選択信号φＳＬ１に選択レベル（例えば、“Ｈｉｇｈ”レベル）を画素アレイ３に出力し、その他選択されていない行選択信号φＳＬ２～φＳＬ４には非選択レベル（例えば、“Ｌｏｗ”レベル）を画素アレイ３に出力する。
　水平走査回路６は、制御回路７から入力される水平制御信号に応じて、ＡＤＣ８１～ＡＤＣ８５がアナログ・デジタル変換したデジタル値を列毎に出力させることによって光電変換装置の出力とする回路である。水平走査回路６は、ＡＤＣ８から読み出すデジタル値の列に応じた列選択信号φＨ１～φＨ５をＡＤＣ８へ出力する。水平走査回路６が、例えば、画素アレイ３の１列目のデジタル値を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、“Ｈｉｇｈ”レベル）にしてＡＤＣ８に出力し、その他出力されていない列選択信号φＨ２～φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ８に出力する。続いて列選択信号φＨ２～φＨ５を順次、出力許可レベル（例えば、“Ｈｉｇｈ”レベルのとき）、その他出力しない列に対応する列選択信号φＨ１～φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベルのとき）にしてＡＤＣ８に出力することによって、ＡＤＣ８がアナログ・デジタル変換したデジタル値を順次出力させる。
　制御回路７は、光電変換装置の全体を制御する回路である。制御回路７は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６を制御する水平制御信号とを出力する。
　また、制御回路７は、ＣＤＳ５およびＡＤＣ８の動作（動作開始および動作停止）を制御する。
＜第１実施形態＞
　次に、本実施形態の光電変換装置１のＡＤ変換器について説明する。図２は、本実施形態による光電変換装置１に具備されたＡＤ変換器の内の１つのＡＤ変換器（ＡＤＣ８１）の第１の実施形態による概略構成を示したブロック図である。なお、その他のＡＤＣ８２～ＡＤＣ８５は、図２に示したＡＤＣ８１と同様である。図２において、ＡＤＣ８１は、遅延回路８１１、補正エンコーダ８１２、から構成される。また、補正エンコーダ８１２は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、制御信号生成部８１２４、から構成される。
　ＡＤＣ８１は、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、ＣＤＳ５１から入力された画素信号φＣ１のアナログ・デジタル変換を行う。また、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、図示しないＡＤＣ８１内の出力制御回路に保持され、水平走査回路６から入力される列選択信号φＨ１に応じて図示しない出力制御回路に保持しているデジタル値を出力する。
　遅延回路８１１は、電源電圧に応じた遅延量を持った複数のゲート回路（以下、遅延ユニットという）がリング状に接続され、入力パルスφＰＬを周回させるリングディレイライン（ＲＤＬ）である。
　例えば、初段の遅延ユニットを否定論理積回路（ＮＡＮＤゲート）で構成し、その他の遅延ユニットを否定回路（ＮＯＴゲート）で構成した場合は、初段のＮＡＮＤゲートの、一方の入力端子に入力パルスφＰＬを入力し、もう一方の入力端子に最終段のＮＯＴゲートの出力を入力して、遅延回路８１１が動作している時は常に最終のＮＯＴゲートの出力を論理反転する。また、２段目以降のＮＯＴゲートは、入力端子に入力された値を論理反転して出力端子に出力する。
　遅延回路８１１の遅延ユニットには、電源電圧として入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１が印加され、各遅延ユニットは、それぞれ前段の遅延ユニットから入力された入力パルスφＰＬを該電源電圧（画素信号φＣ１）の電圧レベルと、基準電圧（図２においては、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間をもって次段の遅延ユニットに出力する。リング状に接続された各遅延ユニットが同様に動作し、入力パルスφＰＬが前段から後段の遅延ユニットへ順次伝達されることにより、入力パルスφＰＬが遅延回路８１１内を周回する。
　補正エンコーダ８１２は、入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数を検出し、該通過段数をＡＤＣ８１がアナログ・デジタル変換した結果であるデジタル値として出力する回路である。
　また、補正エンコーダ８１２は、ＡＤＣ８１の動作開始後に遅延回路８１１内を周回する入力パルスφＰＬの周回時間が安定しない期間（以下、遅延回路８１１内を周回する入力パルスφＰＬの周回時間が安定しない期間を「パルス不安定期間」という）に出力される不安定なデジタル値を初期化する。このことによって、パルス不安定期間にアナログ・デジタル変換された結果を無効とし、ＡＤＣ８１が出力するアナログ・デジタル変換結果のデジタル値を補正する。
　なお、補正エンコーダ８１２から出力されたデジタル値は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、図示しないＡＤＣ８１内の出力制御回路に保持さる。
　カウンタ回路８１２１は、入力パルスφＰＬが遅延回路８１１を周回した周回数を検出し、該検出した周回数（カウント値）を出力する回路である。
　カウンタ回路８１２１は、入力パルスφＰＬが、遅延回路８１１の最終段を通過する毎にカウント値を１加算し、そのカウント値を出力する。
　また、カウンタ回路８１２１は、リセット信号φＲＳの例えば、立ち上がりタイミングで入力パルスφＰＬが遅延回路８１１を周回した周回数を一時保管し、その後、リセット信号φＲＳの入力レベル（例えば、“Ｈｉｇｈ”レベル）が予め定められた期間保持されている場合は、一時保管した入力パルスφＰＬが遅延回路８１１を周回した周回数を初期化する。
　ラッチ＆エンコーダ回路８１２２は、入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数を検出し、該検出した通過段数を出力する回路である。
　ラッチ＆エンコーダ回路８１２２は、リセット信号φＲＳの例えば、立ち上がりタイミングで入力パルスφＰＬが周回している遅延回路８１１内の各遅延ユニットの値を一時保管し、その一時保管した遅延回路８１１内の各遅延ユニットの値を出力する。
　加算器８１２３は、カウンタ回路８１２１から入力された周回数と、ラッチ＆エンコーダ回路８１２２から入力された通過段数とを処理し、入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１の応じたデジタル値をＡＤＣ８１がアナログ・デジタル変換した結果として出力する回路である。
　加算器８１２３は、カウンタ回路８１２１から入力された周回数をＡＤＣ８１が出力するデジタル値の上位ビットとし、ラッチ＆エンコーダ回路８１２２から入力された通過段数をＡＤＣ８１が出力するデジタル値の下位ビットとして処理する。
　なお、本発明において、カウンタ回路８１２１から入力された周回数と、ラッチ＆エンコーダ回路８１２２から入力された通過段数とが、ＡＤＣ８１がアナログ・デジタル変換した結果としてのデジタル値において切り替わるビットの位置、すなわち、最終的なデジタル値への変換するための処理方法に関しては、規定しない。
　制御信号生成部８１２４は、ＡＤＣ８１が出力するデジタル値を補正するために、遅延回路８１１と、カウンタ回路８１２１と、ラッチ＆エンコーダ回路８１２２とに入力する制御信号を生成する回路である。
　制御信号生成部８１２４は、図示しないアナログ・デジタル変換開始のタイミング信号が、アナログ・デジタル変換開始の状態となると、遅延回路８１１内を周回する入力パルスφＰＬを“Ｈｉｇｈ”レベルにして、ＣＤＳ５１から入力された画素信号φＣ１に応じた遅延時間で遅延回路８１１内を周回させる。また、制御信号生成部８１２４は、アナログ・デジタル変換完了のタイミング信号が、アナログ・デジタル変換完了の状態となると、遅延回路８１１内を周回する入力パルスφＰＬを“Ｌｏｗ”レベルにして、遅延回路８１１内の周回を停止する。
　また、制御信号生成部８１２４は、パルス不安定期間中に、カウンタ回路８１２１を初期化（無効化）するためのリセット信号φＲＳ（例えば、予め定められた期間“Ｈｉｇｈ”レベルとなるパルス）を出力する。また、制御信号生成部８１２４が出力するリセット信号φＲＳの立ち上がりタイミングは、アナログ・デジタル変換期間が終了したときに、カウンタ回路８１２１による入力パルスφＰＬが遅延回路８１１を周回した周回数を一時保管するタイミング信号と、ラッチ＆エンコーダ回路８１２２による入力パルスφＰＬが周回している遅延回路８１１内の各遅延ユニットの値を一時保管するタイミング信号としても用いられる。
　次に本実施形態の光電変換装置１において画像信号のデジタル値を出力するタイミングについて説明する。図３は、本実施形態による光電変換装置１の動作の概要を示したタイミングチャートである。なお、本説明においては、ＡＤＣ８１がアナログ・デジタル変換を行う画素アレイ３の１列目の画素Ｐ１１および画素Ｐ２１のデジタル値を取得する例について説明を行う。また、その他のＡＤＣ８２～ＡＤＣ８５は、図３に示すＡＤＣ８１のタイミングと同様である。
　図３において、光電変換装置１は図示しない外部からの初期化がなされ、画素出力信号φＰ１は画素Ｐ１１のリセット状態の電圧レベル、画素信号φＣ１は出力がないことを示す電圧レベルとなっている。また、入力パルスφＰＬとリセット信号φＲＳは、初期値（“Ｌｏｗ”レベル）であり、カウンタ値は“０”である。
　その後、図示しない外部から画像取り込み命令が入力されると、画素アレイ３が露光を行う。
　続いて、ｔ１のタイミングで制御回路７は、画素Ｐ１１を選択するための垂直制御信号を垂直走査回路４に出力し、垂直走査回路４から入力された行選択信号φＳＬ１によって選択された画素Ｐ１１は、入射光量に応じた画素出力信号φＰ１を出力する。なお、入力パルスφＰＬは、“Ｌｏｗ”レベルであるため、遅延回路８１１は、非動作（スタンバイ）状態である。
　続いて、ｔ２のタイミングで、ＣＤＳ５１は、画素Ｐ１１から入力された画素出力信号φＰ１と、画素リセット信号とに応じて、画素信号φＣ１をＡＤＣ８１に出力する。
　また、制御信号生成部８１２４が、遅延回路８１１内を周回する入力パルスφＰＬを“Ｈｉｇｈ”レベルにすると、ＣＤＳ５１から入力された画素信号φＣ１の電圧レベルと、基準電圧（例えば、図２における、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間で、入力パルスφＰＬが遅延回路８１１内を周回する。また、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットの検出を開始する。なお、ｔ２のタイミングから開始される遅延ユニットの検出結果は、パルス不安定期間である。
　続いて、ｔ３のタイミングで、制御信号生成部８１２４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルにしてカウンタ回路８１２１の検出結果を初期化（無効化）する。
　続いて、予め定められた期間、すなわち、パルス不安定期間が終了すると、ｔ４のタイミングで、制御信号生成部８１２４は、リセット信号φＲＳを“Ｌｏｗ”レベルにしてカウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２の検出結果の初期化を解除する。このことにより、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットの検出を再開する。
　なお、ｔ２のタイミングからｔ４のタイミングまでの期間も入力パルスφＰＬは“Ｈｉｇｈ”レベルであるため、遅延回路８１１内の周回は継続している。このｔ４のタイミングまで入力パルスφＰＬが遅延回路８１１内の周回を継続することにより、入力パルスφＰＬの周回時間が安定する。
　このことにより、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、入力パルスφＰＬの周回時間が安定した期間の検出を行うことができ、ＡＤＣ８１が出力するデジタル値の補正をすることができる。
　続いて、ｔ５のタイミングで、アナログ・デジタル変換期間が終了し、制御信号生成部８１２４が、入力パルスφＰＬを“Ｌｏｗ”レベルにすると、入力パルスφＰＬの遅延回路８１１内の周回が止まる。また、制御信号生成部８１２４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルにする。このリセット信号φＲＳの立ち上がりタイミングで、カウンタ回路８１２１が検出した入力パルスφＰＬが遅延回路８１１を周回した周回数と、ラッチ＆エンコーダ回路８１２２が検出した入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数とが一時保管される。その後、加算器８１２３は、一時保管された周回数と、通過段数とを処理して、画素Ｐ１１の入射光量に応じたデジタル値を出力する。
　出力されたデジタル値は、図示しないＡＤＣ８１内の出力制御回路に保持される。その後、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８１が選択されると、図示しないＡＤＣ８１内の出力制御回路に保持されたデジタル値、すなわち、画素Ｐ１１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力する。
　続いて、ｔ６のタイミングで、画素Ｐ１１に対するアナログ・デジタル変換結果が初期化される。
　続いて、ｔ７のタイミングで制御回路７は、画素Ｐ２１を選択するための垂直制御信号を垂直走査回路４に出力し、垂直走査回路４から入力された行選択信号φＳＬ２によって選択された画素Ｐ２１は、入射光量に応じた画素出力信号φＰ１を出力する。
　以後、上述したｔ２のタイミング～ｔ６のタイミングと同様に、ＡＤＣ８１は、画素Ｐ２１に対するアナログ・デジタル変換を行い、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８１が選択されると、画素Ｐ２１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力する。
　以後、上述したｔ１のタイミング～ｔ６のタイミングと同様に、ＡＤＣ８１は、画素Ｐ３１および画素Ｐ４１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力し、画素アレイ３のアナログ・デジタル変換、すなわち、光電変換装置１の全画像信号の読出しが完了する。
　上記に述べたとおり、本発明の第１の実施形態によれば、画素Ｐの入射光量に応じたデジタル値をアナログ・デジタル変換する際に、パルス不安定期間に出力される不安定なデジタル値を補正することができるので、出力画像に現れるノイズが低減された良好な画像データ（デジタル値）を得ることができる。
　また、特に電池やバッテリーによって動作するデジタルカメラ、デジタルビデオカメラなどに搭載される低消費電力のＡＤ変換器（例えば、イメージャの信号処理に適応）においては、ＡＤ変換器を非動作状態から動作させることが多く発生するため、本発明によるデジタル値の補正による効果が高く、得られる出力信号のノイズが低減された良いデジタル値を得ることができる。
　また、本実施形態においては、４行５列の二次元に配置された画素アレイ３の入射光量に応じたＡＤＣ８１～ＡＤＣ８５を配置した例について説明したが、複数画素を１列に構成したリニアセンサの出力をアナログ・デジタル変換するＡＤ変換器に適応することもできる。
　また、本実施形態においては、画素アレイ３とＡＤＣ８との間にＣＤＳ５を配置した例について説明したが、ＣＤＳ５を配置しなくても良く、画素出力信号の画素リセット信号と光信号の差分に相当する画素信号をＡＤＣ８に入力するものであれば、同様にアナログ・デジタル変換をすることができる。
　また、本実施形態においては、リセット信号φＲＳをｔ２のタイミング～ｔ３のタイミングまでの間、初期値である“Ｌｏｗ”レベルを維持している例について説明したが、リセット信号φＲＳをｔ２のタイミング～ｔ３のタイミングまでの間、“Ｈｉｇｈ”レベルとする、すなわち、ｔ２のタイミング～ｔ４のタイミングまでの間をカウンタ回路８１２１のリセット期間とすることも可能である。このことにより、本実施形態におけるｔ２のタイミング～ｔ３のタイミングまでの間のカウンタ回路８１２１の動作を停止させることができ、光電変換装置１の消費電力をより低減させることができる。
＜第２実施形態＞
　以下、本発明の第２の実施形態について、図面を参照して説明する。図４は、第２の実施形態によるＡＤ変換器（ＡＤＣ８１０）の概略構成を示したブロック図である。図４において、ＡＤＣ８１０は、遅延回路８１１、補正エンコーダ８１３、から構成される。また、補正エンコーダ８１３は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、制御信号生成部８１３４、補正部８１３５から構成される。
　ＡＤＣ８１０は、図１の光電変換装置１に示したＡＤＣ８１に置き換わるＡＤ変換器であり、図２に示したＡＤＣ８１に対して、補正部８１３５が加算器８１２３の後段に追加され、制御信号生成部８１２４が制御信号生成部８１３４に変更されている。制御信号生成部８１３４は、図２に示した制御信号生成部８１２４とは、出力するリセット信号φＲＳのタイミングが異なる。
　ＡＤＣ８１０は、図２に示した第１実施形態のＡＤＣ８１と同様に、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、ＣＤＳ５１から入力された画素信号φＣ１のアナログ・デジタル変換を行う。また、ＡＤＣ８１０は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、アナログ・デジタル変換した結果を図示しないＡＤＣ８１０内の出力制御回路に保持し、水平走査回路６から入力される列選択信号φＨ１に応じて、図示しない出力制御回路に保持しているデジタル値を出力する。
　図４において、ＡＤＣ８１０の遅延回路８１１、および補正エンコーダ８１３のカウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３は、図２に示した第１実施形態のＡＤＣ８１の対応するブロックと同じ動作を行う。
　制御信号生成部８１３４は、ＡＤＣ８１０が出力するデジタル値を補正するために、遅延回路８１１と、カウンタ回路８１２１と、ラッチ＆エンコーダ回路８１２２と、補正部８１３５とに入力する制御信号を生成する回路である。
　制御信号生成部８１３４が遅延回路８１１に対して生成する入力パルスφＰＬは、図２に示した制御信号生成部８１２４と同様である。
　また、制御信号生成部８１３４は、ＡＤＣ８１０によってアナログ・デジタル変換を開始するタイミングと、アナログ・デジタル変換を完了するタイミングとにカウンタ回路８１２１を初期化するためのリセット信号φＲＳ（例えば、予め定められた期間“Ｈｉｇｈ”レベルとなるパルス）を出力する。また、制御信号生成部８１３４が出力するリセット信号φＲＳの立ち上がりタイミングは、アナログ・デジタル変換期間が終了したときに、カウンタ回路８１２１による入力パルスφＰＬが遅延回路８１１を周回した周回数を一時保管するタイミング信号と、ラッチ＆エンコーダ回路８１２２による入力パルスφＰＬが周回している遅延回路８１１内の各遅延ユニットの値を一時保管するタイミング信号としても用いられる。
　補正部８１３５は、加算器８１２３が出力したデジタル値から予め定められた一定のデジタル値を減算し、入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１に応じたデジタル値をＡＤＣ８１０がアナログ・デジタル変換した結果として出力する回路である。
　補正部８１３５は、演算回路３５によって構成される。
　演算回路３５は、加算器８１２３から入力されたデジタル値からパルス不安定期間に出力される不安定なデジタル値に対応する予め定められた一定のデジタル値を減算する演算回路である。
　なお、本発明において、加算器８１２３が出力したデジタル値から減算する予め定められた一定のデジタル値の値、およびこのデジタル値の設定方法に関しては、規定しない。
　次に本第２の実施形態によるＡＤ変換器におけるアナログ・デジタル変換のタイミングについて説明する。図５は、本第２の実施形態によるＡＤ変換器におけるアナログ・デジタル変換の動作の概要を示したタイミングチャートである。なお、本説明においては、図１に示した光電変換装置１において、ＡＤＣ８１の位置に配置されるＡＤＣ８１０が画素アレイ３の１列目の画素Ｐ１１のアナログ・デジタル変換を行う例について説明を行う。
　図５において、ＡＤＣ８１０の駆動タイミングは、図３に示したＡＤＣ８１の駆動タイミングに対して、リセット信号φＲＳのタイミングが異なる。
　また、その他の画素アレイ３の１列目の画素Ｐ２１、画素Ｐ３１、画素Ｐ４１の入射光量に応じた画素出力信号φＰ１、およびＡＤＣ８２～ＡＤＣ８５に対応するＡＤ変換器のタイミングは、図５に示すＡＤＣ８１０のタイミングと同様である。
　また、画素アレイ３が出力する画素出力信号φＰ１、ＣＤＳ５が出力する画素信号φＣ１のタイミングは、図３に示すタイミングと同様である。
　図５において、図１に示した光電変換装置１に、図示しない外部からの初期化、および画像取り込み命令が入力され、垂直走査回路４から入力された行選択信号φＳＬ１によって選択された画素Ｐ１１の入射光量に応じた画素出力信号φＰ１が入力されると、ｔ１のタイミングで制御信号生成部８１３４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルとする。このことによって、カウンタ回路８１２１の検出結果を初期化する。
　続いて、ｔ２のタイミングで、制御信号生成部８１３４が、遅延回路８１１内を周回する入力パルスφＰＬを“Ｈｉｇｈ”レベルにすると、ＣＤＳ５１から入力された画素信号φＣ１の電圧レベルと、基準電圧（例えば、図４における、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間で、入力パルスφＰＬが遅延回路８１１内を周回する。また、このｔ２のタイミングで制御信号生成部８１３４がリセット信号φＲＳを“Ｌｏｗ”レベルにすることによって、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットの検出を開始する。なお、ｔ２のタイミングから開始される遅延ユニットの検出結果は、パルス不安定期間を含む。
　続いて、ｔ３のタイミングで、アナログ・デジタル変換期間が終了し、制御信号生成部８１３４が、入力パルスφＰＬを“Ｌｏｗ”レベルにすると、入力パルスφＰＬの遅延回路８１１内の周回が止まる。また、制御信号生成部８１３４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルにする。このリセット信号φＲＳの立ち上がりタイミングで、カウンタ回路８１２１が検出した入力パルスφＰＬが遅延回路８１１を周回した周回数と、ラッチ＆エンコーダ回路８１２２が検出した入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数とが一時保管される。その後、加算器８１２３は、一時保管された周回数と、通過段数とを処理して、画素Ｐ１１の入射光量に応じたデジタル値を補正部８１３５に出力する。
　その後、補正部８１３５は、加算器８１２３が出力した画素Ｐ１１の入射光量に応じたデジタル値から、パルス不安定期間に出力される不安定なデジタル値に対応する予め定められた一定のデジタル値を減算し、その結果のデジタル値（補正後のデジタル値）を出力する。
　補正部８１３５から出力されたデジタル値は、図示しないＡＤＣ８１０内の出力制御回路に保持され。その後、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８１０が選択されると、図示しないＡＤＣ８１０内の出力制御回路に保持されたデジタル値、すなわち、画素Ｐ１１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力する。
　続いて、ｔ４のタイミングで制御信号生成部８１３４がリセット信号φＲＳを“Ｌｏｗ”レベルにすることによって、画素Ｐ１１の入射光量に応じた画素出力信号φＰ１のアナログ・デジタル変換が完了する。
　以後、上述したｔ１のタイミング～ｔ４のタイミングと同様に、ＡＤＣ８１０は、画素Ｐ２１、画素Ｐ３１および画素Ｐ４１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力し、画素アレイ３のアナログ・デジタル変換、すなわち、光電変換装置１の全画像信号の読出しが完了する。
　上記に述べたとおり、本発明の第２の実施形態においても、画素Ｐの入射光量に応じたデジタル値をアナログ・デジタル変換する際に、パルス不安定期間に出力される不安定なデジタル値を補正（減算）することができるので、出力画像に現れるノイズが低減された良好な画像データ（補正後のデジタル値）を得ることができる。
＜第３実施形態＞
　以下、本発明の第３の実施形態について、図面を参照して説明する。図６は、第３の実施形態によるＡＤ変換器（ＡＤＣ８２０）の概略構成を示したブロック図である。図６において、ＡＤＣ８２０は、遅延回路８１１、補正エンコーダ８１４、から構成される。また、補正エンコーダ８１４は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、制御信号生成部８１３４、補正部８１４５から構成される。
　ＡＤＣ８２０は、図１の光電変換装置１に示したＡＤＣ８１に置き換わるＡＤ変換器であり、図４に示したＡＤＣ８１０の補正部８１３５が補正部８１４５に変更されている。
補正部８１４５は、図４に示した補正部８１３５とは、内部の構成が異なる。
　ＡＤＣ８２０は、図２に示した第１実施形態のＡＤＣ８１と同様に、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、ＣＤＳ５１から入力された画素信号φＣ１のアナログ・デジタル変換を行う。また、ＡＤＣ８２０は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、アナログ・デジタル変換した結果を図示しないＡＤＣ８２０内の出力制御回路に保持し、水平走査回路６から入力される列選択信号φＨ１に応じて、図示しない出力制御回路に保持しているデジタル値を出力する。
　図６において、ＡＤＣ８２０の遅延回路８１１、および補正エンコーダ８１４のカウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３は、図２に示した第１実施形態のＡＤＣ８１、および図４に示した第２実施形態のＡＤＣ８１０の対応するブロックと同じ動作を行う。また、補正エンコーダ８１４の制御信号生成部８１３４は、図４に示した第２実施形態のＡＤＣ８１０の対応するブロックと同じ動作を行う。
　補正部８１４５は、加算器８１２３が出力したデジタル値に応じた補正係数を算出し、加算器８１２３が出力したデジタル値から、算出した補正係数に応じた補正値（デジタル値）を減算することによって、入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１の応じたデジタル値をＡＤＣ８２０がアナログ・デジタル変換した結果として出力する回路である。
　補正部８１４５は、演算回路４５、補正係数算出部４５１、から構成される。
　補正係数算出部４５１は、加算器８１２３から入力されたデジタル値からパルス不安定期間に応じて予め定められた一定の割合の補正係数を算出し、算出した補正係数に応じた補正値（デジタル値）を生成する演算回路である。
　補正係数算出部４５１は、生成した補正値（デジタル値）を演算回路４５に出力する。
　例えば、図１の光電変換装置１が使用されている周囲の環境温度に対する該光電変換装置１の温度特性、すなわち、同じ画素信号φＣ１が入力された場合において、環境温度の差によって加算器８１２３から出力されるデジタル値の変化を予め測定しておき、環境温度差における補正の割合を補正係数とすることができる。例えば、該光電変換装置１の温度特性が、環境温度が１０度高くなった場合、加算器８１２３から出力されるデジタル値が１割大きい値となるという温度特性であったとする。また、該光電変換装置１を動作させたときの環境温度を、温度センサー等によって測定した結果、該光電変換装置１の環境温度が、２０度高くなっていることが測定されたとする。この測定された環境温度と、温度特性とから、加算器８１２３から出力されたデジタル値が２割大きい値であることが算出される。補正係数算出部４５１は、算出した２割という値を補正係数とする。また、算出した２割という補正係数を用いて、加算器８１２３から出力されたデジタル値の補正係数（２割）に対応する値を算出し、補正値とする。このことによって、該光電変換装置１が出力するデジタル値の環境温度の影響を低減することができる。
　なお、本発明においては、補正係数の設定方法、算出方法に関しての規定はしない。
　演算回路４５は、加算器８１２３から入力されたデジタル値から、補正係数算出部４５１から入力された補正値（デジタル値）を減算する演算回路である。
　また、本第３の実施形態によるＡＤ変換器におけるアナログ・デジタル変換のタイミングは、図５に示した第２の実施形態によるＡＤ変換器におけるアナログ・デジタル変換のタイミングと同様である。
　ただし、ｔ３のタイミングにおいて行われる加算器８１２３が出力した画素Ｐ１１の入射光量に応じたデジタル値の補正は、補正係数算出部４５１によって、加算器８１２３から入力されたデジタル値からパルス不安定期間に応じて予め定められた一定の割合の補正係数に基づいて算出されたデジタル値（補正後のデジタル値）となる。
　上記に述べたとおり、本発明の第３の実施形態においても、画素Ｐの入射光量に応じたデジタル値をアナログ・デジタル変換する際に、パルス不安定期間に出力される不安定なデジタル値を補正係数によって補正することができるので、出力画像に現れるノイズが低減された良好な画像データ（補正後のデジタル値）を得ることができる。
＜第４実施形態＞
　以下、本発明の第４の実施形態について、図面を参照して説明する。図７は、第４の実施形態によるＡＤ変換器（ＡＤＣ８３０）の概略構成を示したブロック図である。図７において、ＡＤＣ８３０は、遅延回路８１１、補正エンコーダ８１５、から構成される。また、補正エンコーダ８１５は、カウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３、制御信号生成部８１５４、補正部８１５５から構成される。
　ＡＤＣ８３０は、図１の光電変換装置１に示したＡＤＣ８１に置き換わるＡＤ変換器であり、図４に示したＡＤＣ８１０の制御信号生成部８１３４が制御信号生成部８１５４に、補正部８１３５が補正部８１５５にそれぞれ変更されている。
　ＡＤＣ８３０は、図２に示した第１実施形態のＡＤＣ８１と同様に、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、ＣＤＳ５１から入力された画素信号φＣ１のアナログ・デジタル変換を行う。また、ＡＤＣ８３０は、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、アナログ・デジタル変換した結果を図示しないＡＤＣ８３０内の出力制御回路に保持し、水平走査回路６から入力される列選択信号φＨ１に応じて、図示しない出力制御回路に保持しているデジタル値を出力する。
　図７において、ＡＤＣ８３０の遅延回路８１１、および補正エンコーダ８１５のカウンタ回路８１２１、ラッチ＆エンコーダ回路８１２２、加算器８１２３は、図２に示した第１実施形態のＡＤＣ８１、図４に示した第２実施形態のＡＤＣ８１０、および図６に示した第３実施形態のＡＤＣ８２０の対応するブロックと同じ動作を行う。また、補正エンコーダ８１５の制御信号生成部８１５４が生成する入力パルスφＰＬと、リセット信号φＲＳは、図４に示した第２実施形態のＡＤＣ８１０、および図６に示した第３実施形態のＡＤＣ８２０の対応するブロックと同じであるが、新たに補正部８１５５を制御するラッチ制御信号φＬＣ１、およびラッチ制御信号φＬＣ２が追加されている。
　補正部８１５５は、加算器８１２３が出力したデジタル値を一時保存し、一時保存したデジタル値に基づいて補正を行うことによって、入力信号、すなわち、アナログ・デジタル変換の対象となるＣＤＳ５１から入力された画素信号φＣ１の応じたデジタル値をＡＤＣ８３０がアナログ・デジタル変換した結果として出力する回路である。
　補正部８１５５は、第１のラッチ回路５５１、第２のラッチ回路５５２、演算回路５５、から構成される。
　第１のラッチ回路５５１は、加算器８１２３から入力されたデジタル値を、制御信号生成部８１５４から入力されたラッチ制御信号φＬＣ１に応じて（例えば、ラッチ制御信号φＬＣ１の立ち上がりタイミングで）一時保存する回路である。
　第２のラッチ回路５５２は、加算器８１２３から入力されたデジタル値を制御信号生成部８１５４から入力されたラッチ制御信号φＬＣ２に応じて（例えば、ラッチ制御信号φＬＣ２の立ち下がりタイミングで）一時保存する回路である。
　演算回路５５は、第２のラッチ回路５５２に一時保存されているデジタル値から、第１のラッチ回路５５１に一時保存されているデジタル値を減算する演算回路である。
　制御信号生成部８１５４は、ＡＤＣ８３０が出力するデジタル値を補正するために、遅延回路８１１と、カウンタ回路８１２１と、ラッチ＆エンコーダ回路８１２２と、補正部８１５５とに入力する制御信号を生成する回路である。
　制御信号生成部８１５４が遅延回路８１１に対して生成する入力パルスφＰＬ、およびリセット信号φＲＳは、図４および図６に示した制御信号生成部８１３４と同様である。
　また、制御信号生成部８１５４は、パルス不安定期間が終了するタイミングで第１のラッチ回路５５１に加算器８１２３から入力されたデジタル値を一時保存するためのラッチ制御信号φＬＣ１（例えば、予め定められた期間“Ｈｉｇｈ”レベルとなるパルス）を出力する。
　また、制御信号生成部８１５４は、アナログ・デジタル変換期間が終了するタイミングで第２のラッチ回路５５２に加算器８１２３から入力されたデジタル値を一時保存するためのラッチ制御信号φＬＣ２（例えば、予め定められた期間“Ｈｉｇｈ”レベルとなるパルス）を出力する。
　上記に述べた構成とすることによって、予め定められた期間、すなわち、パルス不安定期間に出力される不安定なデジタル値を第１のラッチ回路５５１に一時保存し、パルス不安定期間を含むアナログ・デジタル変換期間全体のデジタル値を第２のラッチ回路５５２に一時保存することができる。
　その後、補正部８１５５の演算回路５５によって、第２のラッチ回路５５２に一時保存されているデジタル値、すなわち、パルス不安定期間を含むアナログ・デジタル変換期間全体のデジタル値から、第１のラッチ回路５５１に一時保存されているデジタル値、すなわち、パルス不安定期間に出力される不安定なデジタル値を減算し、その結果のデジタル値（補正後のデジタル値）を得ることができる。
　補正部８１５５から出力されたデジタル値は、図示しないＡＤＣ８３０内の出力制御回路に保持される。その後、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８３０が選択されると、図示しないＡＤＣ８３０内の出力制御回路に保持されたデジタル値、すなわち、画素Ｐ１１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力する。
　次に本第４の実施形態によるＡＤ変換器におけるアナログ・デジタル変換のタイミングについて説明する。図８は、本第４の実施形態によるＡＤ変換器におけるアナログ・デジタル変換の動作の概要を示したタイミングチャートである。なお、本説明においては、図１に示した光電変換装置１において、ＡＤＣ８１の位置に配置されるＡＤＣ８３０が画素アレイ３の１列目の画素Ｐ１１のアナログ・デジタル変換を行う例について説明を行う。
　図８において、ＡＤＣ８３０の駆動タイミングは、図５に示したＡＤＣ８１の駆動タイミングと同様であるが、新たに補正部８１５５を制御するラッチ制御信号φＬＣ１、およびラッチ制御信号φＬＣ２の出力タイミングが追加されている。
　また、その他の画素アレイ３の１列目の画素Ｐ２１、画素Ｐ３１、画素Ｐ４１の入射光量に応じた画素出力信号φＰ１、およびＡＤＣ８２～ＡＤＣ８５に対応するＡＤ変換器のタイミングは、図５に示すＡＤＣ８１０のタイミングと同様である。
　また、画素アレイ３が出力する画素出力信号φＰ１、ＣＤＳ５が出力する画素信号φＣ１のタイミングは、図３に示すタイミングと同様である。
　図８において、図１に示した光電変換装置１に、図示しない外部からの初期化、および画像取り込み命令に応じて、画素Ｐ１１からの画素出力信号φＰ１が入力されると、ｔ１のタイミングで、図５に示したｔ１のタイミングと同様に、制御信号生成部８１５４は、リセット信号φＲＳを“Ｈｉｇｈ”レベルとして、カウンタ回路８１２１の検出結果を初期化する。
　続いて、ｔ２のタイミングで、図５に示したｔ２のタイミングと同様に、制御信号生成部８１５４が、遅延回路８１１内を周回する入力パルスφＰＬを“Ｈｉｇｈ”レベルにすることによって、ＣＤＳ５１から入力された画素信号φＣ１の電圧レベルと、基準電圧（例えば、図７における、接地：ＧＮＤレベル）とのレベル差に応じた遅延時間で、入力パルスφＰＬが遅延回路８１１内を周回し、また、制御信号生成部８１５４が、リセット信号φＲＳを“Ｌｏｗ”レベルにすることによって、カウンタ回路８１２１およびラッチ＆エンコーダ回路８１２２は、遅延回路８１１内の各遅延ユニットの検出を開始する。なお、ｔ２のタイミングから開始される遅延ユニットの検出結果は、図５に示したタイミングチャートと同様に、パルス不安定期間を含む。
　続いて、ｔ３のタイミングで、パルス不安定期間が終了すると、制御信号生成部８１５４が、第１のラッチ回路５５１のラッチ制御信号φＬＣ１（例えば、“Ｈｉｇｈ”パルス）を出力する。
　このラッチ制御信号φＬＣ１によって、第１のラッチ回路５５１は、パルス不安定期間に加算器８１２３から入力されたデジタル値、すなわち、パルス不安定期間に出力される不安定なデジタル値を一時保存する。
　続いて、ｔ４のタイミングで、アナログ・デジタル変換期間が終了する直前に、制御信号生成部８１５４が、第２のラッチ回路５５２のラッチ制御信号φＬＣ２（例えば、“Ｈｉｇｈ”パルス）を出力する。
　このラッチ制御信号φＬＣ２によって、第２のラッチ回路５５２は、パルス不安定期間を含むアナログ・デジタル変換期間全体のデジタル値を一時保存する。
　その後、演算回路５５は、第２のラッチ回路５５２に一時保存されているアナログ・デジタル変換期間全体のデジタル値から、第１のラッチ回路５５１に一時保存されているパルス不安定期間に出力される不安定なデジタル値を減算し、その結果のデジタル値（補正後のデジタル値）を出力する。
　続いて、ｔ５のタイミングで、図５に示したｔ３のタイミングと同様に、アナログ・デジタル変換期間が終了すると、制御信号生成部８１５４が、入力パルスφＰＬを“Ｌｏｗ”レベルにすることによって、入力パルスφＰＬの遅延回路８１１内の周回が止まり、また、制御信号生成部８１５４が、リセット信号φＲＳを“Ｈｉｇｈ”レベルにすることによって、演算回路５５が算出したデジタル値（補正後のデジタル値）が、図示しないＡＤＣ８３０内の出力制御回路に保持される。
　続いて、ｔ６のタイミングで制御信号生成部８１５４が、リセット信号φＲＳを“Ｌｏｗ”レベルにすることによって、画素Ｐ１１の入射光量に応じた画素出力信号φＰ１のアナログ・デジタル変換が完了する。
　図示しないＡＤＣ８３０内の出力制御回路に保持された演算回路５５が算出したデジタル値（補正後のデジタル値）は、水平走査回路６から入力された列選択信号φＨ１によってＡＤＣ８３０が選択されることによって、図示しないＡＤＣ８３０内の出力制御回路から読み出されて、画素Ｐ１１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力される。
　以後、上述したｔ１のタイミング～ｔ６のタイミングと同様に、ＡＤＣ８３０は、画素Ｐ２１、画素Ｐ３１および画素Ｐ４１の入射光量に応じたデジタル値をアナログ・デジタル変換した結果として出力し、画素アレイ３のアナログ・デジタル変換、すなわち、光電変換装置１の全画像信号の読出しが完了する。
　上記に述べたとおり、本発明の第４の実施形態においても、画素Ｐの入射光量に応じたデジタル値をアナログ・デジタル変換する際に、パルス不安定期間に出力される不安定なデジタル値を補正（減算）することができるので、出力画像に現れるノイズが低減された良好な画像データ（補正後のデジタル値）を得ることができる。
　なお、本第４の実施形態における補正部８１５５は、第１のラッチ回路５５１と第２のラッチ回路５５２を有する構成としたが、第１のラッチ回路５５１のみを備え、加算器８１２３から入力されたデジタル値から、第１のラッチ回路５５１に一時保存されているパルス不安定期間に出力される不安定なデジタル値を減算し、その結果のデジタル値（補正後のデジタル値）を出力する構成とすることもできる。この構成の場合、図８のｔ５のタイミングにおいて図５に示したｔ３のタイミングと同様に、制御信号生成部８１５４によって制御されるリセット信号φＲＳの立ち上がりタイミングで、カウンタ回路８１２１が検出した入力パルスφＰＬが遅延回路８１１を周回した周回数と、ラッチ＆エンコーダ回路８１２２が検出した入力パルスφＰＬが遅延回路８１１内の遅延ユニットを通過した段数とが一時保管され、その後、加算器８１２３が処理することによって出力される画素Ｐ１１の入射光量に応じたデジタル値を用いることによって、演算回路５５によるデジタル値を補正（減算）が実現できる。
　上記に述べたとおり、本発明を実施するための最良の形態によれば、光電変換装置に具備されたＡＤ変換器の動作開始後に出力されるデジタル値が不安定な期間のデジタル値を補正することができるので、不安定な期間のデジタル値に含まれるノイズを低減した良好なデジタル値を得ることができる。
　このことによって、本発明の光電変換装置を電池やバッテリーによって動作するデジタルカメラ、デジタルビデオカメラなどに搭載した場合に、光電変換装置に具備されたＡＤ変換器の動作を積極的に停止することができ、該デジタルカメラ、デジタルビデオカメラなどの消費電力を低減することができる。
　なお、本実施形態の遅延回路８１１における遅延ユニットは、電源側を入力信号、すなわち、アナログ・デジタル変換の対象となる画素信号φＣ１とし、接地側を基準電圧とした構成で説明したが、図９の遅延回路８４１に示すように、電源側を基準電圧とし、接地側を入力信号とした構成とすることもできる。
　また、２種類の入力信号がある場合は、図１０の遅延回路８５１に示すように電源側を第１の入力信号とし、接地側を第２の入力信号とした構成とすることもできる。また、図１０の遅延回路８５１と逆に電源側を第２の入力信号とし、接地側を第１の入力信号とした構成とすることもできる。
　また、本実施形態の遅延回路は、初段の遅延ユニットを否定論理積回路（ＮＡＮＤゲート）で構成し、その他の遅延ユニットを否定回路（ＮＯＴゲート）で構成した場合について説明したが、本発明においては、遅延回路の構成は規定しない。すなわち、遅延回路は、入力信号の電圧レベルと基準電圧の電圧レベル、または２つの入力信号の電圧レベルのレベル差に応じた遅延時間をもって入力パルスを周回させる構成であれば、どのような構成であっても適用することができる。
　以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
　本発明は、光電変換素子の入射光量に応じた画素信号をアナログ・デジタル変換して、良好なデジタル値を得ることができる。
　１　　光電変換装置
　２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ２５，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ３５，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ４５　　画素
　３　　画素アレイ
　４　　垂直走査回路
　５，５１，５２，５３，５４，５５　　ＣＤＳ回路
　６　　水平走査回路
　７　　制御回路
　８，８１，８２，８３，８４，８５，８１０，８２０，８３０　　ＡＤ変換器
　８１１，８４１，８５１　　遅延回路
　８１２，８１３，８１４，８１５　　補正エンコーダ
　８１２１　　カウンタ回路
　８１２２　　ラッチ＆エンコーダ回路
　８１２３　　加算器
　８１２４，８１３４，８１５４　　制御信号生成部
　８１３５，８１４５，８１５５　　補正部
　３５，４５，５５　　演算回路
　４５１　　補正係数算出部
　５５１　　第１のラッチ回路
　５５２　　第２のラッチ回路
　９０　　画素ブロック
　９１　　ＡＤ変換器
　Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ１５，Ｂ１６，Ｂ１７，Ｂ1８，Ｂ1９，Ｂ２０　　アレイブロック（サブアレイ）
　９１１　　遅延回路
　９１２　　エンコーダ
　９１２１　　カウンタ回路
　９１２２　　ラッチ＆エンコーダ回路
　９１２３　　加算器

Claims (5)

  1. 　光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
    　前記画素アレイから読み出した前記画素信号をデジタル値に変換して出力する複数のＡＤ変換器と、
    　を備え、
    　前記ＡＤ変換器は、
    　前記画素アレイから読み出した前記画素信号の電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス遅延回路と、
    　前記パルス信号が前記遅延ユニットを所定時間に通過した段数に基づいたデジタル値を出力するエンコーダ部と、
    　前記エンコーダ部が出力したデジタル値を、予め定められた期間に前記パルス信号が前記遅延ユニットを通過した段数に相当する分だけ補正する補正手段と、
    　を有する光電変換装置。
  2. 　前記補正手段は、
    　前記画素アレイから前記画素信号の読み出しを開始してから、予め定められた期間が経過するまでに前記パルス信号が前記遅延ユニットを通過した段数に相当するデジタル値を無効とする、
    　請求項１に記載の光電変換装置。
  3. 　前記補正手段は、
    　前記エンコーダ部から出力されるデジタル値から予め定められた値を減算する減算手段を有する、
    　請求項１に記載の光電変換装置。
  4. 　前記補正手段は、
    　前記エンコーダ部から出力されるデジタル値に応じて減算値を算出する演算手段と、
    　前記エンコーダ部から出力されるデジタル値から、前記演算手段が算出した前記減算値を減算する減算手段と、
    　を有する、
    　請求項１に記載の光電変換装置。
  5. 　前記補正手段は、
    　前記画素アレイから前記画素信号の読み出しを開始してから、予め定められた期間が経過するまでに前記パルス信号が前記遅延ユニットを通過した段数に相当するデジタル値を記憶する記憶手段と、
    　前記エンコーダ部から出力されるデジタル値から、前記記憶手段が記憶した前記デジタル値を減算する減算手段と、
    　を有する、
    　請求項１に記載の光電変換装置。
PCT/JP2010/050106 2009-01-09 2010-01-07 光電変換装置 Ceased WO2010079808A1 (ja)

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