WO2010073458A1 - タイミング発生器および試験装置ならびにテストレートの制御方法 - Google Patents

タイミング発生器および試験装置ならびにテストレートの制御方法 Download PDF

Info

Publication number
WO2010073458A1
WO2010073458A1 PCT/JP2009/005742 JP2009005742W WO2010073458A1 WO 2010073458 A1 WO2010073458 A1 WO 2010073458A1 JP 2009005742 W JP2009005742 W JP 2009005742W WO 2010073458 A1 WO2010073458 A1 WO 2010073458A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
rate
delay
test pattern
rate data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/005742
Other languages
English (en)
French (fr)
Inventor
渡邊大輔
岡安俊幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to KR1020117015600A priority Critical patent/KR101254439B1/ko
Priority to CN200980144118.9A priority patent/CN102204095B/zh
Priority to JP2010543772A priority patent/JPWO2010073458A1/ja
Publication of WO2010073458A1 publication Critical patent/WO2010073458A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Definitions

  • the present invention relates to a semiconductor device test technique, and more particularly to a test pattern cycle (test rate) control technique.
  • a test apparatus is used to give a test pattern to a device under test (DUT) to be tested, and to check the operation to determine pass / fail.
  • the test apparatus is equipped with a pattern generator (PG) that generates a test pattern to be applied to the DUT and a timing generator (TG) that defines the timing at which the test pattern is applied to the DUT.
  • the cycle (frequency) of the test pattern is also called a test rate, and the test apparatus is required to have a function of arbitrarily changing the test rate.
  • Timing generators are roughly classified into two types according to their operations.
  • the first method uses a PLL (Phase Locked Loop). That is, the PLL circuit multiplies the reference clock and controls the timing of the test pattern in synchronization with the multiplied signal.
  • the test rate is arbitrarily set by switching the frequency division ratio of the PLL circuit.
  • this method is also referred to as a PLL method.
  • the second method uses a variable delay circuit.
  • the delay amount of the variable delay circuit is set according to the test rate, and the test pattern itself is delayed to realize an arbitrary test rate.
  • an arbitrary delay is given to the set signal and reset signal that define the transition timing of the test pattern by the variable delay circuit, and the test pattern is shifted in synchronization with the delayed set signal and reset signal.
  • PA Phase Accumulation
  • the PLL timing generator when the test rate is controlled with high resolution, either (1) pulse swallow method or (2) ⁇ fractional N-PLL method is adopted.
  • the pulse swallow method has an advantage that it is easy to design, but has a demerit that there is a division ratio that cannot be set (that is, a test rate that cannot be set).
  • the ⁇ fractional N-PLL system has an advantage that an arbitrary frequency division ratio (test rate) can be realized, but has a demerit that a fractional spurious is generated. Providing a ⁇ noise shaper to remove fractional spurs causes another problem that phase noise increases. Further, there is a problem that spurious increases at a specific frequency division ratio.
  • Test equipment for a part of memory devices and non-memory devices may be required to have a function that changes the test rate in real time. This is also called RTTC (Real Time Timing Control) or on the fly control of the test rate. Since the PLL type timing generator has a settling time (or lock-up time) until the PLL oscillates at a set cycle, in principle, on-the-fly control is impossible.
  • RTTC Real Time Timing Control
  • the resolution of the test rate of the PA timing generator corresponds to the resolution of the delay amount of the variable delay circuit.
  • the variable delay circuit is configured with a resolution of 1 ps to several ps.
  • a higher resolution for example, sub-ps
  • the hardware scale increases explosively or substantially. Design becomes impossible.
  • the present invention has been made in view of such a situation, and one of its exemplary purposes is to provide a technique for controlling the test rate of the timing generator with high resolution.
  • An embodiment of the present invention receives test pattern data to be given to a device under test and rate data for setting a cycle of the test pattern data, and outputs the test pattern data to the device under test according to the rate data
  • the present invention relates to a timing generator that controls The timing generator receives a rate data and generates a delay setting data, a delay setting data generation unit, and a variable delay that delays the test pattern data by a delay time corresponding to the delay setting data with a predetermined unit delay amount as a reference A circuit.
  • the rate data includes first rate data that specifies the cycle of the test pattern data with accuracy of the unit delay amount, and second rate data that specifies the cycle of the test pattern data with accuracy higher than the unit delay amount.
  • the delay setting data generation unit uses the first value corresponding to the first rate data and the second value different from the first value according to the first rate data as the delay setting data. Are output in a time-sharing manner at a rate according to.
  • Delaying test pattern data includes not only delaying the test pattern itself but also delaying at least one of the signal indicating the positive edge and the signal indicating the negative edge of the test pattern. This refers to delaying a signal that affects timing.
  • the test rate can be controlled with a resolution higher than the resolution of the variable delay circuit based on the first value, the second value, and the appearance frequency thereof.
  • the delay setting data generation unit generates a serial data string in which 1 and 0 appear at a frequency corresponding to the second rate data, and adds or subtracts each bit of the serial data string from the first rate data, respectively, to set the delay It may be output as data.
  • the data obtained by adding 1 to the first rate data and the first rate data itself can be set to the first and second values, and the ratio between the first value and the second value can be further set. , And can be set according to the second rate.
  • the delay setting data generation unit may include a pseudo random data generator whose mark rate can be controlled according to the second rate data, and use the output of the pseudo random data generator as a serial data string. In this case, the temporal deviation of the test rate can be reduced by using the pseudo random data generator.
  • the delay setting data generation unit includes an n-order (n is a natural number) ⁇ modulator that ⁇ -modulates the second rate data, and the i-th order (1 ⁇ i ⁇ n) bit string of the modulated second rate data. Alternatively, it may be added to or subtracted from the lower i-th bit of the first rate data and output as delay setting data. In this case, the time deviation of the test rate can be reduced more suitably.
  • the delay setting data generation unit may further include an accumulator that cumulatively adds the first rate data for each period of the first clock.
  • the delay setting data generation unit calculates the first value and the second value. , Each may be set to a value corresponding to the remainder ⁇ .
  • the timing generator may further delay the test pattern data by ⁇ cycles of the first clock.
  • test apparatus includes a pattern generator that generates test pattern data to be given to the device under test, and a timing according to any one of the above aspects that controls the timing of outputting the test pattern data to the device under test according to the rate data. And a generator.
  • Still another embodiment of the present invention relates to a method for controlling a test rate based on rate data for setting a cycle of test pattern data to be given to a device under test.
  • the rate data includes first rate data that specifies the cycle of the test pattern data with accuracy of a predetermined unit delay amount, and second rate data that specifies the cycle of the test pattern data with accuracy higher than the unit delay amount.
  • a first value according to the first rate data and a second value different from the first value according to the first rate data are time-divided at a ratio according to the second rate data.
  • the test rate of the timing generator can be controlled with high resolution.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a timing generator in FIG. 1.
  • FIGS. 3A to 3C are diagrams illustrating configuration examples of the modulator.
  • the state in which the member A is connected to the member B means that the member A and the member B are physically directly connected, or the member A and the member B are electrically connected. The case where it is indirectly connected through another member that does not affect the state is also included.
  • the state in which the member C is provided between the member A and the member B refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.
  • FIG. 1 is a diagram illustrating a configuration of a test apparatus 100 according to an embodiment.
  • the test apparatus 100 includes a pattern generator (PG) 1, a timing generator (TG) 2, a waveform shaper 3, a driver 5, a comparator 6, and a determination unit 7.
  • the pattern generator 1 generates test pattern data D PAT to be given to the DUT 200.
  • the test pattern data D PAT is output from the pattern generator 1 as parallel data
  • the test pattern data D PAT is converted into a serial bit string by the data serializer circuit.
  • the test apparatus 100 has a function of arbitrarily setting the cycle of the test pattern data D PAT according to a command or program set by the user.
  • the timing generator 2 receives test pattern data D PAT and rate data D RATE for setting the cycle of the test pattern data D PAT .
  • the timing generator 2 controls the timing of outputting the test pattern data D PAT to the DUT according to the rate data D RATE .
  • the waveform shaper (FC) 3 receives the test pattern data DPAT whose timing is adjusted by the timing generator 2 and sets the data format to a format suitable for the DUT 200.
  • the waveform shaper 3 is also called a format controller because of its function.
  • the driver 5 supplies the test pattern output from the waveform shaper 3 to the DUT 200.
  • the test pattern is written at a specified address.
  • the test pattern once written is read again.
  • the written pattern should match the read pattern.
  • the level of the pattern read from the memory is determined by the comparator 6, and device data D DUT is generated.
  • the pattern generator 1 generates expected value data D EXP at the timing set by the user.
  • the determination unit 7 determines whether the device data D DUT and the expected value data D EXP match or does not match, selects a non-defective product of the DUT 200, or specifies a defective portion.
  • the timing generator 2 is a PA (Phase Accumulation) timing generator, and mainly includes a delay setting data generation unit 10 and a variable delay circuit 30.
  • the delay setting data generation unit 10 receives the rate data D RATE and generates delay setting data D DS .
  • the variable delay circuit 30 is a delay circuit based on a predetermined unit delay amount ⁇ u, and includes, for example, a plurality of unit delay elements (buffers) connected in cascade.
  • the configuration of the variable delay circuit 30 is not limited to this, and various delay circuits capable of digitally controlling the delay amount can be used.
  • the variable delay circuit 30 delays the test pattern data D PAT by a delay time ⁇ corresponding to the delay setting data D DS with reference to the unit delay amount ⁇ u.
  • the delay amount ⁇ of the variable delay circuit 30, the unit delay amount Tauu is set to a value obtained by multiplying the delay setting data D DS.
  • variable delay circuit 30 is illustrated as delaying the test pattern data DPAT itself, but the present invention is not limited to this.
  • the variable delay circuit 30 equivalently delays an edge signal (also referred to as a set signal or a reset signal) that specifies the timing of the level transition edge (positive edge and negative edge) of the test pattern data D PAT. May be.
  • an RS flip-flop that is set and reset by a set signal and a reset signal is provided.
  • Such a configuration may use a known technique and is not limited in the present invention.
  • the rate data D RATE input to the timing generator 2 includes first rate data D RATE1 and second rate data D RATE2 .
  • the first rate data D RATE1 designates the cycle (test rate) of the test pattern data D PAT with the accuracy of the unit delay amount ⁇ u.
  • the second rate data D RATE2 specifies the cycle of the test pattern data with higher accuracy than the unit delay amount ⁇ u, that is, with a resolution ⁇ f of 1 ps or less.
  • the first rate data D RATE1 and the second rate data D RATE2 may be an upper bit group and a lower bit group of a series of bit string D RATE , or may be separate data.
  • Delay setting data generation unit 10 the delay setting data D DS, is set to the first value X1 or a second value X2.
  • the first value X1 is a value corresponding to the first rate data D RATE1
  • the second value X2 is a value corresponding to the first rate data D RATE1 and different from the first value X1.
  • X1 D RATE1 + ⁇ 1
  • X2 D RATE1 + ⁇ 2 (2)
  • ⁇ 1 and ⁇ 2 are different integers, and may be zero or negative.
  • Delay setting data generation unit 10 as the delay setting data D DS, the first value X1 of the second value X2, the ratio corresponding to the second rate data D RATE2 (Y1: Y2) time division manner at the output To do.
  • Y1 is statistical probability that the delay setting data D DS takes a first value X1
  • ⁇ 10.1 ps
  • Equation (5) The above is the configuration and principle of the timing generator 2 according to the embodiment.
  • the value of ( ⁇ 1 ⁇ Y1 + ⁇ 2 ⁇ Y2) in the second term on the right side of Equation (5) can be a non-integer value, that is, a fractional value or a decimal value, and the value changes according to the second rate data D RATE2. is there. Therefore, according to the timing generator 2 according to the embodiment, the delay amount ⁇ given by the equation (5) can be controlled with higher resolution than the unit delay amount ⁇ u.
  • FIG. 2 is a circuit diagram showing a configuration example of the timing generator 2 of FIG.
  • the timing generator 2 includes a delay setting data generation unit 10, a variable delay circuit 30, a first multiplexer 42, a second multiplexer 44, a second AND gate 46, and a frequency multiplier 48.
  • the timing generator 2 includes two blocks: a logic unit 2a that operates in synchronization with the first clock LREFCLK having the first frequency f1, and an analog unit 2b that operates in synchronization with the second clock HREFCLK higher than the first frequency f1. Composed.
  • the first clock LREFCLK an external reference clock REFCLK is used as it is.
  • the second clock HREFCLK is generated by multiplying the reference clock REFCLK by the frequency multiplier 48.
  • the frequency multiplier 48 may be a PLL circuit or a DLL (Delay Locked Loop) circuit.
  • the timing generator 2 is configured by the PA method.
  • the delay setting data generator 10 includes a modulator 12, an integrator 14, a second adder 20, and a counter 22.
  • the integrator 14, the second adder 20, and the counter 22 execute signal processing according to the PA method.
  • the accumulator 14 cumulatively adds the first rate data D RATE1 every period of the first clock LREFCLK.
  • the integrator 14 includes a first adder 16 and a delay circuit 18.
  • the delay circuit 18 delays the output data of the first adder 16 by the period of the first clock LREFCLK.
  • the first adder 16 adds the first rate data D RATE1 and the output data of the first adder 16 delayed by one cycle.
  • the output D RATE1 ′ of the integrator 14 increases to 4, 8, 12, 16,. Note that actual signal processing is executed in a binary format, not a decimal number.
  • the second adder 20 adds the output data of the integrator 14 and the delay data D DELAY .
  • the delay data D DELAY is set to delay the data output to the DUT for a predetermined time regardless of the test rate.
  • the second adder 20 outputs data (hereinafter referred to as accumulated data) D RATE3 corresponding to the accumulated first rate data D RATE1 .
  • the accumulated data D RATE3 is divided by the reference value T1 corresponding to the cycle of the first clock LREFCLK, and a quotient ⁇ and a remainder ⁇ are generated.
  • the lower p bits of the accumulated data D RATE3 are the remainder, and the remaining upper bits are the quotient ⁇ .
  • a divider may be provided separately.
  • the quotient data ⁇ is input to the counter 22.
  • the counter 22 counts the first clock LREFCLK, and sets the gate signal G1 to the high level every time it is counted ⁇ times.
  • the first AND gate 40 gates the test pattern data D PAT using the gate signal G1. By this processing, the test pattern data D PAT is delayed by ⁇ cycle of the first clock LREFCLK.
  • the remainder data ⁇ is input to the modulator 12.
  • the remainder data ⁇ is data corresponding to the first rate data D RATE1 .
  • the modulator 12 uses the first value X1 corresponding to the remainder data ⁇ (first rate data D RATE1 ) and the second value X2 corresponding to the remainder data ⁇ as the delay setting data D DS . Output in a time-sharing manner at a rate corresponding to the 2-rate data D RATE2 . This process can be regarded as a kind of modulation.
  • the first multiplexer 42 a delay setting data D DS outputted from the modulator 12 to the parallel-serial conversion.
  • the second multiplexer 44 performs parallel-serial conversion on the output data of the first AND gate 40.
  • the second AND gate 46 gates (retimates) the output data of the second multiplexer 44 with the second clock HREFCLK.
  • the variable delay circuit 30 gives a delay corresponding to the delay setting data D DS ′ output from the first multiplexer 42 to the test pattern data D PAT ′ output from the second AND gate 46.
  • FIGS. 3A to 3C are diagrams illustrating a configuration example of the modulator 12.
  • the 3A includes a high-resolution data generation unit 50 and a selector 52.
  • the high resolution data generation unit 50 generates serial data in which 1 and 0 appear at a frequency corresponding to the value of the second rate data D RATE2 (hereinafter, high resolution data D F ).
  • the selector 52 selects the first value X1 when the high resolution data DF is 0, and selects the second value X2 when the high resolution data DF is 1, and outputs it as the delay setting data DDS .
  • the probability of taking the delay setting data D DS is 1, the delay setting data D DS is nothing but the probability Y2 taking a second value X2.
  • the modulator 12b in FIG. 3B includes a high resolution data generation unit 50 and a third adder 54.
  • the high resolution data generation unit 50 generates high resolution data DF .
  • the third adder 54 adds the remainder data ⁇ and the high resolution data DF, and outputs the result as delay setting data D DS .
  • a subtractor may be used instead of the third adder 54. In this case, ⁇ 2 is set to a negative value.
  • the high resolution data DF may be a 1-bit bit stream.
  • the high-resolution data generation unit 50 preferably includes a pseudo random data (PRBS) generator whose mark rate can be controlled in accordance with the second rate data D RATE2. .
  • PRBS pseudo random data
  • the high resolution data DF may be an n-bit (n is a natural number) parallel bit stream.
  • ⁇ 1 0, and an arbitrary value in the range of 0 ⁇ 2 ⁇ 2n can be set.
  • the high resolution data DF is an n-bit (n is a natural number) parallel bit stream.
  • the high resolution data generation unit 50 includes an n-order ⁇ modulator 62.
  • the n-th order ⁇ modulator 62 ⁇ modulates the second rate data D RATE2 to generate n-bit parallel high resolution data DF .
  • the third adder 54 adds (or subtracts) the high resolution data D F and the remainder data ⁇ (first rate data D RATE1 ).
  • the i-th order (1 ⁇ i ⁇ n) bit string of the modulated second rate data D RATE2 is converted to the lower i-th bit corresponding to the remainder data ⁇ (first rate data D RATE1 ). by adding the delay setting data D DS is generated.
  • the high resolution data DF output from the nth order ⁇ modulator 62 is any one of [00], [01], [10], and [11].
  • a value is taken and the appearance probability of each value is set according to the second rate data D RATE2 . According to this configuration, it is possible to more suitably reduce the time bias of the test rate.
  • the most significant bit of the second rate data D RATE2 is ⁇ / 2, the upper second bit is ⁇ / 4,..., And the least significant bit is ⁇ / 2 m .
  • ⁇ u 1 ps
  • DF is random data in which 1 is marked at a rate of 3 bits out of 8 bits, such as [01010100] and [10010001].
  • the timing generator 2 by switching the time division manner the value of the delay setting data D DS, it is possible to set a test rate to the fractional value.
  • the test rate can be switched on the fly for each bit (symbol) of the test pattern data.
  • timing generator 2 is configured as shown in FIG. 2, the architecture of the conventional timing generator can be inherited as it is, and the design burden is greatly reduced. In addition, since newly added circuits are concentrated in the logic unit 2a, they can be configured with full logic, and the analog unit 2b can use the conventional circuit as it is.
  • the test rate set by the timing generator 2 takes a central value corresponding to a certain rate data D RATE when observed in a macroscopically long span, but shows a random behavior when viewed microscopically. That is, it is observed that jitter is superimposed.
  • this jitter includes two components. That is, the first component is a component caused by the jitter of the first clock LREFCLK and the second clock HREFCLK (so-called jitter inherent in the timing generator), and the second component is the delay setting data D This is the fluctuation of the test rate superimposed with the transition of DS .
  • the second component can be set to the same level or sufficiently smaller than the first component. This means that the test rate can be controlled with high resolution buried in the jitter component of the clock inherent in the timing generator 2, and fractional delay control has an adverse effect on the test results. It should be noted that it is guaranteed not to reach.
  • the present invention can be used for semiconductor device testing technology.
  • DESCRIPTION OF SYMBOLS 100 ... Test apparatus, 1 ... Pattern generator, 2 ... Timing generator, 3 ... Waveform shaper, 5 ... Driver, 6 ... Comparator, 7 ... Determination part, 10 ... Delay setting data generation part, 12 ... Modulator, 14 ... Accumulator, 16 ... First adder, 18 ... Delay circuit, 20 ... Second adder, 22 ... Counter, 30 ... Variable delay circuit, 200 ... DUT, 40 ... First AND gate, 42 ... First multiplexer, 44 ... Second multiplexer, 46 ... Second AND gate, 48 ... Frequency multiplier, 50 ... High-resolution data generator, 52 ... Selector, 54 ... Third adder, 60 ... Pseudorandom data generator, 62 ... n-order ⁇ modulation vessel.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

　遅延設定データ生成部１０は、レートデータＤＲＡＴＥにもとづいて遅延設定データＤＤＳを生成する。可変遅延回路３０は、テストパターンデータＤＰＡＴを、所定の単位遅延量τｕを基準として、遅延設定データＤＤＳに応じた遅延時間τ、遅延させる。第１レートデータＤＲＡＴＥ１は、テストパターンデータの周期τを単位遅延量τｕの精度で指定する。第２レートデータＤＲＡＴＥ２は、テストパターンデータの周期を、単位遅延量τｕよりも高い精度で指定する。遅延設定データ生成部１０は、第１レートデータＤＲＡＴＥ１に応じた第１の値Ｘ１と第２の値Ｘ２とを、第２レートデータＤＲＡＴＥ２に応じた割合にて時分割的に出力する。

Description

タイミング発生器および試験装置ならびにテストレートの制御方法
　本発明は、半導体デバイスの試験技術に関し、特にテストパターンの周期（テストレート）の制御技術に関する。
　試験対象である被試験デバイス（ＤＵＴ）にテストパターンを与え、その動作を検査して良否を判定するために試験装置が利用される。試験装置には、ＤＵＴに与えるテストパターンを生成するパターン発生器（ＰＧ）と、テストパターンをＤＵＴに対して与えるタイミングを規定するタイミング発生器（ＴＧ）が搭載される。テストパターンの周期（周波数）はテストレートとも称され、試験装置には、テストレートを任意に変化させる機能が要求される。
　タイミング発生器は、その動作に応じて大きく２つの方式に分類される。
　第１の方式は、ＰＬＬ（Phase Locked Loop）を利用した方式である。すなわちＰＬＬ回路によって、基準クロックを逓倍し、逓倍された信号と同期して、テストパターンのタイミングを制御する。このＰＬＬ方式では、ＰＬＬ回路の分周比を切りかえることにより、テストレートが任意に設定される。以下、この方式をＰＬＬ方式とも称する。
　第２の方式は、可変遅延回路を利用した方式である。この方式では、可変遅延回路の遅延量を、テストレートに応じて設定し、テストパターンそのものを遅延させて、任意のテストレートを実現する。あるいは、可変遅延回路によって、テストパターンの遷移タイミングを規定するセット信号、リセット信号に任意の遅延を与え、遅延されたセット信号、リセット信号と同期して、テストパターンを遷移させる。これらの方式をＰＡ（Phase Accumulation）方式とも称する。
　近年の半導体デバイスの動作速度は高速化の一途をたどっている。デバイスの高速化は、テストレートの高速化を意味しており、近い将来、試験装置には、サブｐｓオーダーの非常に高い分解能でテストレートを制御する機能が要求されることとなる。
　ＰＬＬ方式のタイミング発生器において、テストレートを高分解能で制御する場合、（１）パルス・スワロ方式、あるいは（２）ΔΣフラクショナルＮ－ＰＬＬ方式のいずれかが採用される。パルス・スワロ方式は設計が容易であるという利点を有するが、設定できない分周比（つまり設定できないテストレート）が存在するというデメリットが存在する。一方、ΔΣフラクショナルＮ－ＰＬＬ方式では、任意の分周比（テストレート）を実現できるという利点があるが、フラクショナル・スプリアスが発生するというデメリットがある。フラクショナル・スプリアスを除去するためにΔΣノイズシェイパを設けると、位相雑音が増大するという別の問題が発生する。また、特定の分周比において、スプリアスが増大するという問題がある。
　メモリデバイスや非メモリデバイスの一部を対象とする試験装置には、テストレートをリアルタイムで時々刻々と変化させる機能が要求される場合がある。これをテストレートのＲＴＴＣ（Real Time Timing Control）もしくはオン・ザ・フライ（On the fly）制御とも称する。ＰＬＬ方式のタイミング発生器は、ＰＬＬが設定された周期で発振するまでのセトリング時間（あるいはロックアップタイム）が存在するため、原理的にオン・ザ・フライ制御が不可能である。
　一方、ＰＡ方式のタイミング発生器では、テストレートの切りかえは、可変遅延回路の遅延量の切りかえに他ならない。ここで可変遅延回路の遅延量の切りかえは非常に短いため、テストレートをオン・ザ・フライ制御する場合には、ＰＡ方式が採用される。
　ＰＡ方式のタイミング発生器のテストレートの分解能は、可変遅延回路の遅延量の分解能に対応する。現状において、可変遅延回路は１ｐｓ～数ｐｓの分解能で構成されるが、それ以上の高分解能（たとえばサブｐｓ）を得ようとすれば、ハードウェア規模が爆発的に増大し、あるいは実質的に設計が不可能となる。
　本発明は係る状況に鑑みてなされたものであり、その例示的な目的のひとつは、タイミング発生器のテストレートを高分解能に制御する技術の提供にある。
　本発明のある態様は、被試験デバイスに与えるべきテストパターンデータと、テストパターンデータの周期を設定するレートデータと、を受け、レートデータに応じて、被試験デバイスへテストパターンデータを出力するタイミングを制御するタイミング発生器に関する。タイミング発生器は、レートデータを受け、遅延設定データを生成する遅延設定データ生成部と、テストパターンデータを、所定の単位遅延量を基準として、遅延設定データに応じた遅延時間、遅延させる可変遅延回路と、を備える。レートデータは、テストパターンデータの周期を単位遅延量の精度で指定する第１レートデータと、テストパターンデータの周期を単位遅延量よりも高い精度で指定する第２レートデータと、を含む。遅延設定データ生成部は、第１レートデータに応じた第１の値と、第１レートデータに応じ、かつ第１の値と異なる第２の値とを、遅延設定データとして、第２レートデータに応じた割合にて時分割的に出力する。
　「テストパターンデータを遅延させる」とは、テストパターンそのものを遅延させる場合の他、テストパターンのポジティブエッジを示す信号、ネガティブエッジを示す信号の少なくとも一方を遅延させる場合も含み、広くテストパターンデータのタイミングに影響する信号を遅延させることをいう。
　この態様によると、第１の値と第２の値、およびそれらの出現頻度によって、可変遅延回路の分解能よりも高い分解能で、テストレートを制御することができる。
　遅延設定データ生成部は、１と０が第２レートデータに応じた頻度で出現するシリアルデータ列を生成し、シリアルデータ列の各ビットをそれぞれ、第１レートデータと加算もしくは減算し、遅延設定データとして出力してもよい。
　この場合、第１レートデータに１が加算されたデータと、第１レートデータそのものを、第１、第２の値に設定することができ、さらに第１の値、第２の値の割合を、第２レートに応じて設定することができる。
　遅延設定データ生成部は、マーク率が第２レートデータに応じて制御可能な疑似ランダムデータ発生器を含み、当該疑似ランダムデータ発生器の出力をシリアルデータ列として利用してもよい。
　この場合、疑似ランダムデータ発生器を利用することにより、テストレートの時間的な偏りを低減することができる。
　遅延設定データ生成部は、第２レートデータをΔΣ変調するｎ次（ｎは自然数）ΔΣ変調器を含み、変調された第２レートデータのうち、ｉ次（１≦ｉ≦ｎ）のビット列を、第１レートデータの下位ｉビット目と加算もしくは減算し、遅延設定データとして出力してもよい。
　この場合、テストレートの時間的な偏りをさらに好適に低減できる。
　遅延設定データ生成部は、第１レートデータを第１クロックの周期ごとに累積的に加算する積算器をさらに備えてもよい。積算器の出力データを第１クロックの周期に応じた基準値で除した除余をβ（βは整数）とするとき、遅延設定データ生成部は、第１の値と第２の値とを、それぞれ、除余βに応じた値に設定してもよい。タイミング発生器は、テストパターンデータをさらに、第１クロックのα周期分遅延させてもよい。
　本発明の別の態様は、試験装置である。この装置は、被試験デバイスに与えるべきテストパターンデータを生成するパターン発生器と、レートデータに応じて、被試験デバイスへとテストパターンデータを出力するタイミングを制御する上述のいずれかの態様のタイミング発生器と、を備える。
　本発明のさらに別の態様は、被試験デバイスに与えるべきテストパターンデータの周期を設定するレートデータにもとづき、テストレートを制御する方法に関する。レートデータは、テストパターンデータの周期を所定の単位遅延量の精度で指定する第１レートデータと、テストパターンデータの周期を単位遅延量よりも高い精度で指定する第２レートデータと、を含む。この方法は、第１レートデータに応じた第１の値と、第１レートデータに応じ、かつ第１の値と異なる第２の値とを、第２レートデータに応じた割合にて時分割的に遅延設定データに設定するステップと、テストパターンデータを、所定の単位遅延量を基準として、遅延設定データに応じた遅延時間、遅延させるステップと、を備える。
　なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、タイミング発生器のテストレートを高分解能に制御できる。
実施の形態に係る試験装置の構成を示す図である。 図１のタイミング発生器の構成例を示す回路図である。 図３（ａ）～（ｃ）は、変調器の構成例を示す図である。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
　図１は、実施の形態に係る試験装置１００の構成を示す図である。試験装置１００は、パターン発生器（ＰＧ）１、タイミング発生器（ＴＧ）２、波形整形器３、ドライバ５、コンパレータ６、判定部７を備える。
　パターン発生器１は、ＤＵＴ２００に与えるべきテストパターンデータＤＰＡＴを生成する。テストパターンデータＤＰＡＴは、パターン発生器１からパラレルデータとして出力された場合、データシリアライザ回路によって、シリアル形式のビット列に変換される。
　試験装置１００は、テストパターンデータＤＰＡＴの周期を、ユーザが設定したコマンドやプログラムに応じて、任意に設定する機能を有している。タイミング発生器２は、テストパターンデータＤＰＡＴと、テストパターンデータＤＰＡＴの周期を設定するレートデータＤＲＡＴＥと、を受ける。タイミング発生器２は、レートデータＤＲＡＴＥに応じて、ＤＵＴへテストパターンデータＤＰＡＴを出力するタイミングを制御する。
　波形整形器（ＦＣ）３は、タイミング発生器２によってタイミングが調節されたテストパターンデータＤＰＡＴを受け、データフォーマットをＤＵＴ２００に適した形式に設定する。波形整形器３はその機能からフォーマットコントローラとも称される。
　ドライバ５は、波形整形器３から出力されたテストパターンをＤＵＴ２００に供給する。たとえばＤＵＴ２００がメモリの場合、テストパターンは、指定されたアドレスに書き込まれる。一旦書き込まれたテストパターンは、再度、読み出される。このとき、ＤＵＴ２００が良品であれば、書き込まれたパターンと読み出されるパターンは一致するはずである。メモリから読み出されたパターンは、コンパレータ６によってレベルが判定され、デバイスデータＤＤＵＴが生成される。パターン発生器１は、ユーザが設定したタイミングで期待値データＤＥＸＰを生成する。判定部７は、デバイスデータＤＤＵＴと期待値データＤＥＸＰの一致、不一致を判定し、ＤＵＴ２００の良品を選別し、あるいは不良箇所の特定を行う。
　以上が試験装置１００全体の構成である。以下、実施の形態に係るタイミング発生器２の構成を詳細に説明する。
　タイミング発生器２は、ＰＡ（Phase Accumulation）方式のタイミング発生器であり、主として遅延設定データ生成部１０および可変遅延回路３０を備える。遅延設定データ生成部１０は、レートデータＤＲＡＴＥを受け、遅延設定データＤＤＳを生成する。
　可変遅延回路３０は、所定の単位遅延量τｕを基準とした遅延回路であり、たとえばカスケード接続された複数の単位遅延素子（バッファ）などを含んでいる。ただし可変遅延回路３０の構成はこれに限定されるものではなく、デジタル的に遅延量が制御可能なさまざまな遅延回路が利用できる。
　可変遅延回路３０は、テストパターンデータＤＰＡＴを、単位遅延量τｕを基準として、遅延設定データＤＤＳに応じた遅延時間τだけ遅延させる。たとえば可変遅延回路３０の遅延量τは、単位遅延量τｕに、遅延設定データＤＤＳを乗じた値に設定される。単位遅延量τｕは、１ｐｓ～数ｐｓの範囲である。以下では理解の容易化と説明の簡潔化のため、τｕ＝１ｐｓの場合を説明する。
　なお、図１および図２において、可変遅延回路３０は、テストパターンデータＤＰＡＴそのものを遅延させるように図示されているが、本発明はこれに限定されない。たとえば、可変遅延回路３０は、等価的に、テストパターンデータＤＰＡＴのレベル遷移のエッジ（ポジティブエッジとネガティブエッジ）のタイミングを指定するエッジ信号（セット信号、リセット信号とも称される）を遅延させてもよい。この場合、可変遅延回路３０に加えて、セット信号、リセット信号によってセット・リセットされるＲＳフリップフロップなどが設けられる。かかる構成は、公知技術を利用すればよく、本発明において限定されるものではない。
　タイミング発生器２に入力されるレートデータＤＲＡＴＥは、第１レートデータＤＲＡＴＥ１と第２レートデータＤＲＡＴＥ２を含んでいる。第１レートデータＤＲＡＴＥ１は、テストパターンデータＤＰＡＴの周期（テストレート）を、単位遅延量τｕの精度で指定する。第２レートデータＤＲＡＴＥ２は、テストパターンデータの周期を単位遅延量τｕよりも高い精度で、すなわち１ｐｓ以下の分解能τｆにて指定する。第１レートデータＤＲＡＴＥ１および第２レートデータＤＲＡＴＥ２は、一連のビット列ＤＲＡＴＥの上位ビット群と下位ビット群であってもよいし、別個のデータであってもよい。
　遅延設定データ生成部１０は、遅延設定データＤＤＳを、第１の値Ｘ１と第２の値Ｘ２のいずれかに設定する。第１の値Ｘ１は、第１レートデータＤＲＡＴＥ１に応じた値であり、第２の値Ｘ２は、第１レートデータＤＲＡＴＥ１に応じ、かつ第１の値Ｘ１と異なる値である。
　第１の値Ｘ１、第２の値Ｘ２の設定方法は任意であるが、たとえば、以下の式（１）、（２）に設定することができる。
　Ｘ１＝ＤＲＡＴＥ１＋δ１　　…（１）
　Ｘ２＝ＤＲＡＴＥ１＋δ２　　…（２）
　ここでδ１、δ２は、異なる整数であり、ゼロもしくは負であってもよい。
　遅延設定データ生成部１０は、遅延設定データＤＤＳとして、第１の値Ｘ１と第２の値Ｘ２を、第２レートデータＤＲＡＴＥ２に応じた割合（Ｙ１：Ｙ２）にて時分割的に出力する。Ｙ１は、遅延設定データＤＤＳが第１の値Ｘ１をとる統計的な確率、Ｙ２は、第２の値Ｘ２をとる統計的な確率であり、
　Ｙ１＋Ｙ２＝１　　…（３）
が成り立つ。
　この場合、可変遅延回路３０がテストパターンデータＤＰＡＴに対して与える遅延量の時間的な平均値τは、
　τ＝τｕ×（Ｘ１×Ｙ１＋Ｘ２×Ｙ２）　　…（４）
で表される。式（４）に、式（１）～（３）を代入すると、
　τ＝τｕ×｛（ＤＲＡＴＥ１＋δ１）×Ｙ１＋（ＤＲＡＴＥ１＋δ２）×Ｙ２｝
　　＝τｕ×ＤＲＡＴＥ１×（Ｙ１＋Ｙ２）＋τｕ×（δ１×Ｙ１＋δ２×Ｙ２）
　　＝τｕ×ＤＲＡＴＥ１＋τｕ×（δ１×Ｙ１＋δ２×Ｙ２）　　…（５）
を得る。
　たとえば、δ１＝０、δ２＝１の場合、式（５）は、
　τ＝τｕ×ＤＲＡＴＥ１＋τｕ×Ｙ２　　…（５ａ）
と書くことができる。たとえば、テストレートτ＝１０．１ｐｓを得ようとする場合、
　ＤＲＡＴＥ１＝１０
　τｕ＝１ｐｓ
　Ｙ２＝０．１
とすればよい。
　以上が実施の形態に係るタイミング発生器２の構成と原理である。式（５）の右辺第２項の（δ１×Ｙ１＋δ２×Ｙ２）の値は、非整数値、つまり分数もしくは小数値を取り得、その値は、第２レートデータＤＲＡＴＥ２に応じて変化するものである。したがって、実施の形態に係るタイミング発生器２によれば、式（５）で与えられる遅延量τを、単位遅延量τｕよりも高い分解能で制御することができる。
　続いて、タイミング発生器２の具体的な構成例を説明する。図２は、図１のタイミング発生器２の構成例を示す回路図である。
　タイミング発生器２は、遅延設定データ生成部１０、可変遅延回路３０、第１マルチプレクサ４２、第２マルチプレクサ４４、第２ＡＮＤゲート４６、周波数乗算器４８を備える。タイミング発生器２は、第１周波数ｆ１を有する第１クロックＬＲＥＦＣＬＫと同期して動作するロジック部２ａと、第１周波数ｆ１より高い第２クロックＨＲＥＦＣＬＫと同期して動作するアナログ部２ｂの２ブロックで構成される。
　たとえば第１クロックＬＲＥＦＣＬＫは、外部からの基準クロックＲＥＦＣＬＫがそのまま利用される。第２クロックＨＲＥＦＣＬＫは、基準クロックＲＥＦＣＬＫを周波数乗算器４８によって逓倍することにより生成される。周波数乗算器４８はＰＬＬ回路やＤＬＬ（Delay Locked Loop）回路であってもよい。以下、説明の簡潔化と理解の容易化のため、ｆ２＝８×ｆ１の場合を説明する。
　上述のようにタイミング発生器２はＰＡ方式で構成される。
　遅延設定データ生成部１０は、変調器１２、積算器１４、第２加算器２０、カウンタ２２を備える。
　積算器１４、第２加算器２０およびカウンタ２２は、ＰＡ方式に係る信号処理を実行する。積算器１４は、第１レートデータＤＲＡＴＥ１を第１クロックＬＲＥＦＣＬＫの周期ごとに累積的に加算する。
　たとえば積算器１４は、第１加算器１６および遅延回路１８を含む。遅延回路１８は、第１加算器１６の出力データを、第１クロックＬＲＥＦＣＬＫの周期分、遅延させる。第１加算器１６は、第１レートデータＤＲＡＴＥ１と、１周期遅延された第１加算器１６の出力データを加算する。
　具体的には、第１レートデータＤＲＡＴＥ１として、値４が連続的に入力される場合、積算器１４の出力ＤＲＡＴＥ１’は、４、８、１２、１６…と増加していく。なお、実際の信号処理は１０進数ではなく、バイナリ形式で実行される。
　第２加算器２０は、積算器１４の出力データと、遅延データＤＤＥＬＡＹを加算する。遅延データＤＤＥＬＡＹは、ＤＵＴへと出力するデータを、テストレートとは無関係に、所定時間遅延させるために設定される。
　第２加算器２０からは、累積加算された第１レートデータＤＲＡＴＥ１に応じたデータ（以下、累積データと称する）ＤＲＡＴＥ３が出力される。
　累積データＤＲＡＴＥ３は、第１クロックＬＲＥＦＣＬＫの周期に応じた基準値Ｔ１で除算され、商αと、除余βが生成される。
　基準値Ｔ１は、２の階乗、つまりＴ１＝２ｐ（ｐは自然数）とすることが望ましい。この場合、除算はビットシフトと等価となるため、除算器が不要となる。累積データＤＲＡＴＥ３の下位ｐビットは除余を、残りの上位ビットは商αとなる。なお、除算器を別途設けてもよい。
　商データαは、カウンタ２２へと入力される。カウンタ２２は、第１クロックＬＲＥＦＣＬＫをカウントし、α回カウントするごとに、ゲート信号Ｇ１をハイレベルとする。第１ＡＮＤゲート４０は、ゲート信号Ｇ１を利用してテストパターンデータＤＰＡＴをゲーティングする。この処理によって、テストパターンデータＤＰＡＴが、第１クロックＬＲＥＦＣＬＫのα周期分、遅延する。
　除余データβは、変調器１２へと入力される。除余データβは、第１レートデータＤＲＡＴＥ１に応じたデータである。
　変調器１２は、除余データβ（第１レートデータＤＲＡＴＥ１）に応じた第１の値Ｘ１と、除余データβに応じた第２の値Ｘ２とを、遅延設定データＤＤＳとして、第２レートデータＤＲＡＴＥ２に応じた割合にて時分割的に出力する。この処理は、ある種の変調と捉えることができる。
　第１マルチプレクサ４２は、変調器１２から出力される遅延設定データＤＤＳをパラレルシリアル変換する。同様に第２マルチプレクサ４４は、第１ＡＮＤゲート４０の出力データをパラレルシリアル変換する。第２ＡＮＤゲート４６は、第２マルチプレクサ４４の出力データを第２クロックＨＲＥＦＣＬＫでゲーティング（リタイミング）する。可変遅延回路３０は、第２ＡＮＤゲート４６から出力されたテストパターンデータＤＰＡＴ’に対して、第１マルチプレクサ４２から出力される遅延設定データＤＤＳ’に応じた遅延を与える。
　続いて変調器１２の構成を説明する。図３（ａ）～（ｃ）は、変調器１２の構成例を示す図である。
　図３（ａ）の変調器１２ａは、高分解能データ生成部５０、セレクタ５２を備える。セレクタ５２には、第１の値Ｘ１（＝β＋δ１）と、第２の値Ｘ２（＝β＋δ２）が入力される。高分解能データ生成部５０は、１と０が第２レートデータＤＲＡＴＥ２の値に応じた頻度で出現するシリアルデータ（以下、高分解能データＤＦ）を生成する。セレクタ５２は、高分解能データＤＦが０のとき第１の値Ｘ１を、高分解能データＤＦが１のとき第２の値Ｘ２を選択し、遅延設定データＤＤＳとして出力する。なお、遅延設定データＤＤＳが１をとる確率は、遅延設定データＤＤＳが第２の値Ｘ２をとる確率Ｙ２に他ならない。
　図３（ｂ）の変調器１２ｂは、高分解能データ生成部５０および第３加算器５４を含む。変調器１２ｂは、δ１＝０の場合に好適に利用できる。高分解能データ生成部５０は、高分解能データＤＦを生成する。第３加算器５４は、除余データβと、高分解能データＤＦを加算し、遅延設定データＤＤＳとして出力する。なお、第３加算器５４に代えて減算器を用いてもよい。この場合、δ２が負の値に設定される。
　高分解能データＤＦは、１ビットのビットストリームであってもよい。この場合、δ１＝０、δ２＝１の信号処理が好適に実行される。
　図３（ａ）、（ｂ）において、好ましくは高分解能データ生成部５０は、マーク率が第２レートデータＤＲＡＴＥ２に応じて制御可能な疑似ランダムデータ（ＰＲＢＳ）発生器を含んで構成される。疑似ランダムデータＰＲＢＳを、高分解能データＤＦとして利用することにより、テストレートの時間的な偏りを低減することができる。
　図３（ｂ）の変調器１２ｂにおいて、高分解能データＤＦはｎビット（ｎは自然数）パラレルのビットストリームであってもよい。この場合、δ１＝０とし、０＜δ２＜２ｎの範囲の任意の値に設定できる。
　図３（ｃ）の変調器１２ｃにおいて、高分解能データＤＦはｎビット（ｎは自然数）パラレルのビットストリームである。高分解能データ生成部５０は、ｎ次ΔΣ変調器６２を含む。ｎ次ΔΣ変調器６２は、第２レートデータＤＲＡＴＥ２をΔΣ変調し、ｎビットパラレルの高分解能データＤＦを生成する。第３加算器５４は、高分解能データＤＦと除余データβ（第１レートデータＤＲＡＴＥ１）を加算（もしくは減算）する。この変調器１２ｃでは、変調された第２レートデータＤＲＡＴＥ２のうち、ｉ次（１≦ｉ≦ｎ）のビット列を、除余データβ（第１レートデータＤＲＡＴＥ１）の対応する下位ｉビット目と加算することにより、遅延設定データＤＤＳが生成される。
　たとえばｎ＝２次のΔΣ変調器を用いた場合、ｎ次ΔΣ変調器６２から出力される高分解能データＤＦは、［００］、［０１］、［１０］、［１１］のいずれかの値をとり、各値の出現確率が、第２レートデータＤＲＡＴＥ２に応じて設定される。この構成によれば、テストレートの時間的な偏りをさらに好適に低減できる。
　以上がタイミング発生器２の構成である。続いてその動作を説明する。
　理解の容易化のため、δ１＝０、δ２＝１、Ｘ１＝β、Ｘ２＝β＋１、Ｙ２＝ＤＲＡＴＥ２／Ｚ１とする。Ｚ１は、任意の定数であってよいが、第２レートデータＤＲＡＴＥ２がｍビット（ｍは自然数）のバイナリデータの場合、Ｚ１＝２ｍとしてもよい。この場合、第２レートデータＤＲＡＴＥ２にもとづくテストレートの分解能τｆは、
　τｆ＝τｕ／２ｍ
で与えられる。第２レートデータＤＲＡＴＥ２の最上位ビットはτ／２、上位２ビット目はτ／４、・・・・、最下位ビットはτ／２ｍの桁となる。
　たとえばτｕ＝１ｐｓ、ｍ＝３の場合、τｆ＝０．１２５ｐｓの分解能でテストレートを制御することができる。τｕ＝１ｐｓの場合に、０．５ｐｓの分解能が必要であれば、ｍ＝１（ビット）とすればよく、０．２５ｐｓの分解能が必要であれば、ｍ＝２（ビット）とすればよい。
　図３（ａ）または図３（ｂ）の疑似ランダムデータ発生器６０は、連続する８（＝２ｍ）ビットを１フレームとし、そのうち、（ＤＲＡＴＥ２）ビットに１を立てる。たとえば第１レートデータＤＲＡＴＥ１＝［０００１１］、第２レートデータＤＲＡＴＥ２＝［０１１］が与えられたとすると、Ｙ２＝３／８、Ｙ１＝１－Ｙ２＝５／８となるから、高分解能データＤＦは、［０１０１０１００］、［１００１０００１］のように、８ビット中、３ビットの割合で１がマークされたランダムデータとなる。
　このように、実施の形態に係るタイミング発生器２によれば、遅延設定データＤＤＳの値を時分割的に切りかえることにより、テストレートをフラクショナルな値に設定することができる。テストレートの切り替えは、テストパターンデータの１ビット（シンボル）ごとにオン・ザ・フライで可能である。
　タイミング発生器２を図２に示すように構成すれば、従来のタイミング発生器のアーキテクチャをそのまま承継することができ、設計の負担が大幅に軽減される。また、新たに追加された回路はロジック部２ａに集中しているため、フルロジックで構成することができ、アナログ部２ｂは従来の回路をそのまま流用することができる。
　タイミング発生器２により設定されるテストレートは、巨視的に長いスパンで観察すれば、あるレートデータＤＲＡＴＥに応じた中心値をとっているが、微視的に見ればランダムな挙動を示しており、すなわちジッタが重畳されているように観察される。このジッタには、２つの成分が含まれることに留意すべきである。すなわち、第１の成分は、第１クロックＬＲＥＦＣＬＫおよび第２クロックＨＲＥＦＣＬＫのジッタに起因した成分（いわばタイミング発生器が本来的に備えているジッタ）であり、第２の成分は、遅延設定データＤＤＳの遷移にともない重畳されるテストレートのゆらぎである。ここで第２の成分は、第１の成分に比べて同程度、もしくは十分に小さくすることが可能である。このことは、タイミング発生器２に本来的に備わっているクロックのジッタ成分に埋もれた形で、テストレートを高い分解能で制御できることを意味しており、フラクショナルな遅延制御が、試験結果に悪影響を及ぼさないことを保証していることに留意すべきである。
　実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
　本発明は、半導体デバイスの試験技術に利用できる。
１００…試験装置、１…パターン発生器、２…タイミング発生器、３…波形整形器、５…ドライバ、６…コンパレータ、７…判定部、１０…遅延設定データ生成部、１２…変調器、１４…積算器、１６…第１加算器、１８…遅延回路、２０…第２加算器、２２…カウンタ、３０…可変遅延回路、２００…ＤＵＴ、４０…第１ＡＮＤゲート、４２…第１マルチプレクサ、４４…第２マルチプレクサ、４６…第２ＡＮＤゲート、４８…周波数乗算器、５０…高分解能データ生成部、５２…セレクタ、５４…第３加算器、６０…疑似ランダムデータ発生器、６２…ｎ次ΔΣ変調器。

Claims (9)

  1. 　被試験デバイスに与えるべきテストパターンデータと、前記テストパターンデータの周期を設定するレートデータと、を受け、前記レートデータに応じて、前記被試験デバイスへ前記テストパターンデータを出力するタイミングを制御するタイミング発生器であって、
    　前記レートデータを受け、遅延設定データを生成する遅延設定データ生成部と、
    　前記テストパターンデータを、所定の単位遅延量を基準として、前記遅延設定データに応じた遅延時間、遅延させる可変遅延回路と、
    　を備え、
    　前記レートデータは、前記テストパターンデータの周期を前記単位遅延量の精度で指定する第１レートデータと、前記テストパターンデータの周期を前記単位遅延量よりも高い精度で指定する第２レートデータと、を含み、
    　前記遅延設定データ生成部は、前記第１レートデータに応じた第１の値と、前記第１レートデータに応じ、かつ前記第１の値と異なる第２の値とを、前記遅延設定データとして、前記第２レートデータに応じた割合にて時分割的に出力することを特徴とするタイミング発生器。
  2. 　前記遅延設定データ生成部は、
    　１と０が前記第２レートデータに応じた頻度で出現するシリアルデータ列を生成し、前記シリアルデータ列の各ビットをそれぞれ、前記第１レートデータと加算もしくは減算し、前記遅延設定データとして出力することを特徴とする請求項１に記載のタイミング発生器。
  3. 　前記遅延設定データ生成部は、マーク率が前記第２レートデータに応じて制御可能な疑似ランダムデータ発生器を含み、当該疑似ランダムデータ発生器の出力を前記シリアルデータ列として利用することを特徴とする請求項２に記載のタイミング発生器。
  4. 　前記遅延設定データ生成部は、前記第２レートデータをΔΣ変調するｎ次（ｎは自然数）ΔΣ変調器を含み、変調された前記第２レートデータのうち、ｉ次（１≦ｉ≦ｎ）のビット列を、前記第１レートデータの下位ｉビット目と加算もしくは減算し、前記遅延設定データとして出力することを特徴とする請求項１に記載のタイミング発生器。
  5. 　前記遅延設定データ生成部は、前記第１レートデータを第１クロックの周期ごとに累積的に加算する積算器をさらに備え、
    　前記積算器の出力データを前記第１クロックの周期に応じた基準値で除した商をα（αは整数）、除余をβ（βは整数）とするとき、
    　前記遅延設定データ生成部は、前記第１の値と前記第２の値とを、それぞれ、前記除余βに応じた値に設定するとともに、
    　前記タイミング発生器は、前記テストパターンデータをさらに、前記第１クロックのα周期分遅延させることを特徴とする請求項１から４のいずれかに記載のタイミング発生器。
  6. 　被試験デバイスに与えるべきテストパターンデータを生成するパターン発生器と、
    　レートデータに応じて、前記被試験デバイスへと前記テストパターンデータを出力するタイミングを制御する請求項１から５のいずれかに記載のタイミング発生器と、
    　を備えることを特徴とする試験装置。
  7. 　被試験デバイスに与えるべきテストパターンデータの周期を設定するレートデータにもとづき、前記被試験デバイスへ前記テストパターンデータを出力するテストレートを制御する方法であって、
    　前記レートデータは、前記テストパターンデータの周期を所定の単位遅延量の精度で指定する第１レートデータと、前記テストパターンデータの周期を前記単位遅延量よりも高い精度で指定する第２レートデータと、を含み、
    　前記方法は、
    　前記第１レートデータに応じた第１の値と、前記第１レートデータに応じ、かつ前記第１の値と異なる第２の値とを、前記第２レートデータに応じた割合にて時分割的に遅延設定データに設定するステップと、
    　前記テストパターンデータを、所定の単位遅延量を基準として、前記遅延設定データに応じた遅延時間、遅延させるステップと、
    　を備えることを特徴とする方法。
  8. 　前記遅延設定データを設定するステップは、
    　１と０が前記第２レートデータに応じた頻度で出現するシリアルデータ列を生成するステップと、
    　前記シリアルデータ列の各ビットをそれぞれ、前記第１レートデータと加算もしくは減算し、前記遅延設定データに設定するステップと、
    　を含むことを特徴とする請求項７に記載の方法。
  9. 　前記遅延設定データを設定するステップは、
    　前記第２レートデータをｎ次（ｎは自然数）にてΔΣ変調するステップと
    　変調された前記第２レートデータのうち、ｉ次（１≦ｉ≦ｎ）のビット列を、前記第１レートデータの下位ｉビット目と加算もしくは減算し、前記遅延設定データに設定することを特徴とする請求項７に記載の方法。
PCT/JP2009/005742 2008-12-26 2009-10-29 タイミング発生器および試験装置ならびにテストレートの制御方法 Ceased WO2010073458A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020117015600A KR101254439B1 (ko) 2008-12-26 2009-10-29 타이밍 발생기, 시험 장치 및 테스트 레이트의 제어 방법
CN200980144118.9A CN102204095B (zh) 2008-12-26 2009-10-29 定时发生器和测试装置以及测试速率的控制方法
JP2010543772A JPWO2010073458A1 (ja) 2008-12-26 2009-10-29 タイミング発生器および試験装置ならびにテストレートの制御方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/344,424 US8150648B2 (en) 2008-12-26 2008-12-26 Timing generator
US12/344,424 2008-12-26

Publications (1)

Publication Number Publication Date
WO2010073458A1 true WO2010073458A1 (ja) 2010-07-01

Family

ID=42284114

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/005742 Ceased WO2010073458A1 (ja) 2008-12-26 2009-10-29 タイミング発生器および試験装置ならびにテストレートの制御方法

Country Status (6)

Country Link
US (2) US8150648B2 (ja)
JP (1) JPWO2010073458A1 (ja)
KR (1) KR101254439B1 (ja)
CN (1) CN102204095B (ja)
TW (1) TWI407123B (ja)
WO (1) WO2010073458A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8972806B2 (en) * 2012-10-18 2015-03-03 Applied Micro Circuits Corporation Self-test design for serializer / deserializer testing
CN104965169A (zh) * 2015-07-29 2015-10-07 江苏杰进微电子科技有限公司 全自动ic电信号测试装置及测试方法
KR101991052B1 (ko) 2018-03-22 2019-06-19 주식회사 네오셈 에프피지에이 서데스 로직을 이용한 실시간 고속 고정밀 타이밍 발생기
US11119155B2 (en) 2019-04-25 2021-09-14 Teradyne, Inc. Voltage driver circuit
US11283436B2 (en) * 2019-04-25 2022-03-22 Teradyne, Inc. Parallel path delay line
US10942220B2 (en) 2019-04-25 2021-03-09 Teradyne, Inc. Voltage driver with supply current stabilization

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04215079A (ja) * 1990-12-12 1992-08-05 Advantest Corp タイミング発生器
JPH08320360A (ja) * 1995-05-26 1996-12-03 Advantest Corp Ｉｃテスタのタイミング発生器
JPH10319097A (ja) * 1997-05-21 1998-12-04 Advantest Corp 半導体試験装置用タイミング発生器
JPH11153654A (ja) * 1997-11-21 1999-06-08 Advantest Corp Ｉｃ試験装置の周期・タイミング発生器
JP2001124835A (ja) * 1999-10-29 2001-05-11 Advantest Corp タイミング発生器
JP2006226791A (ja) * 2005-02-16 2006-08-31 Advantest Corp 試験装置、タイミング発生器、及びプログラム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3524967B2 (ja) * 1994-09-22 2004-05-10 株式会社アドバンテスト 複数基準発振器用タイミング発生器
DE10122081B4 (de) * 2001-05-07 2004-02-05 Infineon Technologies Ag Verfahren zum Kalibrieren eines Testsystems für eine integrierte Halbleiterschaltung und kalibrierbares Testystem
CN100554987C (zh) * 2004-05-11 2009-10-28 株式会社爱德万测试 定时发生器以及半导体试验装置
DE112008001033T5 (de) * 2007-04-13 2010-03-11 Advantest Corp. A/D-Konverter

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04215079A (ja) * 1990-12-12 1992-08-05 Advantest Corp タイミング発生器
JPH08320360A (ja) * 1995-05-26 1996-12-03 Advantest Corp Ｉｃテスタのタイミング発生器
JPH10319097A (ja) * 1997-05-21 1998-12-04 Advantest Corp 半導体試験装置用タイミング発生器
JPH11153654A (ja) * 1997-11-21 1999-06-08 Advantest Corp Ｉｃ試験装置の周期・タイミング発生器
JP2001124835A (ja) * 1999-10-29 2001-05-11 Advantest Corp タイミング発生器
JP2006226791A (ja) * 2005-02-16 2006-08-31 Advantest Corp 試験装置、タイミング発生器、及びプログラム

Also Published As

Publication number Publication date
CN102204095A (zh) 2011-09-28
US20120158348A1 (en) 2012-06-21
TW201028704A (en) 2010-08-01
CN102204095B (zh) 2015-07-08
KR101254439B1 (ko) 2013-04-12
US8392145B2 (en) 2013-03-05
TWI407123B (zh) 2013-09-01
US20100164584A1 (en) 2010-07-01
JPWO2010073458A1 (ja) 2012-05-31
US8150648B2 (en) 2012-04-03
KR20110102417A (ko) 2011-09-16

Similar Documents

Publication Publication Date Title
CN101657731B (zh) 测试装置及测试方法
CN106664093B (zh) 用于自动化测试系统的基于边缘发生器的锁相环参考时钟发生器
US20160277030A1 (en) Frequency synthesizer with dynamic phase and pulse-width control
US8723577B2 (en) Spreading a clock signal
WO2010073458A1 (ja) タイミング発生器および試験装置ならびにテストレートの制御方法
US7010729B2 (en) Timing generator and test apparatus
JP2006041640A (ja) ジッタ印加回路、及び試験装置
JP2907033B2 (ja) タイミング信号発生装置
US20070113119A1 (en) High-Speed Transceiver Tester Incorporating Jitter Injection
US7665004B2 (en) Timing generator and semiconductor testing apparatus
JP5381001B2 (ja) 半導体集積回路及び半導体集積回路の試験方法
JP5274660B2 (ja) タイミング発生器および試験装置
US6574579B1 (en) Waveform generating device
US20070019711A1 (en) Spread spectrum clock generator having an adjustable delay line
JP4951378B2 (ja) 波形発生器および試験装置
US7072920B2 (en) Method and apparatus for digital frequency conversion
KR102491525B1 (ko) 반도체 장치의 클럭 생성 회로
JP5171442B2 (ja) マルチストローブ回路および試験装置
US7733152B2 (en) Control signal generating circuit enabling value of period of a generated clock signal to be set as the period of a reference signal multiplied or divided by an arbitrary real number
CN107276568B (zh) 一种序列脉冲下降沿加抖的装置
US6172544B1 (en) Timing signal generation circuit for semiconductor test system
JP2008118338A (ja) ジッタ発生装置
JP2007096417A (ja) パターン発生装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980144118.9

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09834275

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010543772

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20117015600

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 09834275

Country of ref document: EP

Kind code of ref document: A1