WO2010073448A1 - 貼り合わせウェーハの製造方法 - Google Patents

貼り合わせウェーハの製造方法 Download PDF

Info

Publication number
WO2010073448A1
WO2010073448A1 PCT/JP2009/005378 JP2009005378W WO2010073448A1 WO 2010073448 A1 WO2010073448 A1 WO 2010073448A1 JP 2009005378 W JP2009005378 W JP 2009005378W WO 2010073448 A1 WO2010073448 A1 WO 2010073448A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
heat treatment
bonded wafer
thin film
silicon thin
Prior art date
Application number
PCT/JP2009/005378
Other languages
English (en)
French (fr)
Inventor
岡哲史
能登宣彦
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Priority to US13/130,681 priority Critical patent/US8389382B2/en
Priority to EP09834265A priority patent/EP2372750A4/en
Publication of WO2010073448A1 publication Critical patent/WO2010073448A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Definitions

  • the present invention relates to a method for manufacturing a bonded wafer having a silicon thin film using an ion implantation separation method.
  • a method for manufacturing a bonded wafer a method in which two wafers are bonded together, and one wafer is thinned by grinding and polishing, and an ion implantation separation method (also called a Smart Cut (registered trademark) method) are generally used.
  • the grinding and polishing method is used. In this method, two silicon wafers are bonded directly or through an oxide film without using an adhesive, and the bonding strength is increased by heat treatment (1000 to 1200 ° C.). Thereafter, one wafer is thinned by grinding and polishing.
  • the advantage of this method is that the crystallinity of the thinned silicon and the reliability of the buried oxide film, etc.
  • the disadvantage is that the film thickness uniformity of the thinned silicon is limited ( There are at most about ⁇ 0.3 ⁇ m), and since two silicon wafers are used for manufacturing one bonded wafer, the material cost is high.
  • the ion implantation separation method at least one of hydrogen ions and rare gas ions is implanted into one main surface of at least one wafer (bond wafer) of two silicon wafers, and an ion implantation layer (separation layer) is formed inside the wafer. ) Is formed, and then the ion-implanted surface and one main surface of the other silicon single crystal wafer (base wafer) are adhered directly or through an oxide film, and then subjected to heat treatment at 500 ° C. or higher for separation. It has the advantage that a bonded wafer having a silicon thin film with a film thickness uniformity of ⁇ 10 nm or less can be easily produced, and the advantage that the peeled bond wafer can be reused multiple times to reduce the material cost. Yes.
  • a thick film SOI wafer having an SOI layer (silicon thin film) thickness of several ⁇ m to several tens of ⁇ m when bonded through an oxide film is an extremely useful wafer for bipolar devices and power devices. It is known that it is relatively difficult to produce a low-cost and high-quality SOI wafer using the above-described grinding and polishing method and the ion implantation delamination method.
  • the thickness of the SOI layer is The depth that can be implanted (that is, the acceleration voltage of the ion implantation apparatus) is determined, and in the case of a general implantation apparatus, the maximum acceleration voltage is about 200 keV, and only an SOI layer of about 2 ⁇ m at maximum can be obtained. This means that a thick SOI layer thicker than 2 ⁇ m cannot be obtained by this method.
  • Patent Document 1 describes a method of performing epitaxial growth after performing heat treatment on an SOI wafer in a reducing atmosphere containing hydrogen or an atmosphere containing hydrogen chloride gas.
  • the SOI layer has an unexpected dopant concentration profile, which has the drawback of affecting the electrical characteristics of the device.
  • the present invention has been made in view of the above problems, and is capable of performing planarization heat treatment while suppressing a change in dopant concentration in a silicon thin film of a bonded wafer obtained by an ion implantation separation method. It aims at providing the manufacturing method of a bonded wafer.
  • the present invention provides an ion-implanted layer formed by ion-implanting at least one gas ion of hydrogen ions and rare gas ions from the surface of a bond wafer, and the ion-implanted surface of the bond wafer. And the surface of the base wafer are bonded directly or through an oxide film, and then the bond wafer is peeled off by the ion implantation layer to produce a bonded wafer having a silicon thin film on the base wafer.
  • a dopant gas having the same conductivity type as the dopant contained in the silicon thin film is added to the planarizing heat treatment atmosphere.
  • the dopant in the silicon thin film is diffused out during the heat treatment by adding a dopant gas having the same conductivity type as the dopant contained in the silicon thin film in the atmosphere of the planarization heat treatment. Can be suppressed. Then, by performing the planarization heat treatment in an atmosphere containing hydrogen or hydrogen chloride, the surface roughness can be improved while maintaining high film thickness uniformity of the silicon thin film obtained by the ion implantation separation method. As described above, according to the manufacturing method of the present invention, a bonded wafer having a desired dopant concentration, high film thickness uniformity, and a flat silicon thin film can be efficiently manufactured.
  • the dopant concentration contained in the silicon thin film is 1 ⁇ 10 18 / cm 3 or more.
  • Such a manufacturing method of the present invention that can suppress a change in the dopant concentration is particularly suitable when the silicon thin film contains a dopant at a relatively high concentration.
  • the dopant gas added at the time of planarization heat processing of the manufacturing method of this invention can be selected suitably.
  • a silicon epitaxial layer on the silicon thin film of the bonded wafer subjected to the planarization heat treatment.
  • the silicon thin film of the bonded wafer subjected to the planarization heat treatment of the present invention is flattened while maintaining high film thickness uniformity and a desired dopant concentration, there is no defect on the surface. Since an epitaxial layer with a small number of high flatnesses can be grown and the dopant concentration can be set to the designed value, a bonded wafer having a high-quality thick silicon layer can be manufactured.
  • planarization heat treatment and the growth of the silicon epitaxial layer are continuously performed in the same reaction apparatus.
  • a thick film bonded wafer can be manufactured more efficiently by performing planarization heat treatment and silicon epitaxial growth continuously in the same reactor. Can do.
  • the planarization heat treatment and the growth of the silicon epitaxial layer are performed in separate reactors.
  • the wafer is once taken out from the reaction apparatus and epitaxially grown in another reaction apparatus. Since impurities can be prevented from being mixed more reliably, a bonded wafer having a higher quality thick silicon layer can be obtained.
  • an epitaxial layer can be grown because the silicon thin film of the bonded wafer can be flattened with high film thickness uniformity while maintaining a desired dopant concentration.
  • a bonded wafer suitable for forming a thick silicon layer can be obtained.
  • FIG. 2 is a diagram showing a dopant concentration profile in a wafer in a manufacturing process of a bonded wafer.
  • an oxide film forming heat treatment is performed using a boron high concentration substrate as a bond wafer 40. Since the dopant (boron) of the bond wafer 40 is taken into the oxide film 41, the boron concentration in the oxide film 41 is equivalent to that of the high concentration substrate (bond wafer) 40.
  • ions are implanted into the bond wafer 40 on which the oxide film 41 is formed to form an ion implantation layer 43 and then bonded to the base wafer 42. Even at the time, the boron concentration distribution does not change.
  • the bond wafer 40 is peeled to form an SOI layer 44.
  • the boron heat treatment is relatively low temperature, so the boron concentration profile is almost unchanged. do not do.
  • planarization heat treatment is performed by a conventional method in a high-temperature hydrogen atmosphere or hydrogen chloride atmosphere. Since the heat treatment for the formation requires 1000 ° C. or more, boron in the SOI layer 44 is diffused outward and the concentration profile changes.
  • the present inventors have added a dopant gas containing boron in a high-temperature hydrogen atmosphere or hydrogen chloride atmosphere in order to improve the roughness of the surface of the SOI layer 44 after peeling.
  • a dopant gas containing boron in a high-temperature hydrogen atmosphere or hydrogen chloride atmosphere in order to improve the roughness of the surface of the SOI layer 44 after peeling.
  • FIG. 1 is a flowchart showing an example of an embodiment of a method for producing a bonded wafer according to the present invention.
  • a substrate having a high boron concentration is prepared as the bond wafer 10 and a substrate having a low boron concentration is prepared as the base wafer 20.
  • the oxide film 12 is formed only on the bond wafer 10 in FIG. 1, the oxide film may be formed only on the base wafer 20 or may be formed on both wafers. It does not have to be formed.
  • the bonded wafer 30 having the silicon thin film (SOI layer) 31 on the base wafer 20 is manufactured by peeling the bond wafer 10 with the ion implantation layer 11.
  • the peeling method is not particularly limited. For example, if a peeling heat treatment is applied at a temperature of about 500 ° C. or higher in an inert gas atmosphere, peeling occurs at the ion implantation layer due to crystal rearrangement and bubble aggregation.
  • the dopant concentration contained in the silicon thin film 31 is 1 ⁇ 10 18 / cm 3 or more.
  • the manufacturing method of the present invention that can suppress a change in dopant concentration is particularly suitable when such a silicon thin film contains a dopant at a relatively high concentration. If the dopant concentration contained in the bond wafer prepared in the previous step is equal to or higher than the above value, the dopant concentration in the state of being peeled to become a silicon thin film is also substantially equal to or higher than the above value.
  • planarization heat treatment is performed in an atmosphere containing hydrogen or hydrogen chloride as shown in FIG.
  • the heat treatment is performed by adding a dopant gas having the same conductivity type as the dopant contained in the silicon thin film 31 in the atmosphere of the planarization heat treatment.
  • the silicon thin film surface that has been roughened during the exfoliation in the previous step is subjected to planarization heat treatment in an atmosphere containing hydrogen or hydrogen chloride, thereby obtaining a high film thickness of the silicon thin film obtained by the ion implantation delamination method. While maintaining uniformity, the surface roughness can be improved by the action of etching and migration of silicon atoms.
  • the heat treatment is performed, thereby suppressing the diffusion of the dopant in the silicon thin film during the high temperature heat treatment. Therefore, a change in the dopant concentration in the silicon thin film can be prevented.
  • the dopant gas added at the time of planarization heat processing of the manufacturing method of this invention can be selected suitably.
  • the temperature of the planarization heat treatment is not particularly limited, but is preferably 1000 ° C. or higher, for example, because the silicon thin film can be sufficiently planarized and the bonding strength of the bonded surface can be increased at the same time.
  • the surface of the silicon thin film can be made flat by polishing by CMP (Chemical Mechanical Polishing) after the flattening heat treatment. In this case, since the surface is flattened to some extent by the flattening heat treatment in the previous step, the film thickness is sufficiently flattened with a small amount of polishing, so that the film thickness uniformity is not deteriorated so much by the polishing.
  • a silicon epitaxial layer 32 is grown on the silicon thin film 31 of the bonded wafer 30 that has been subjected to the planarization heat treatment to form a thick SOI layer 33.
  • the silicon thin film of the bonded wafer subjected to the planarization heat treatment of the present invention has a flat surface while maintaining high film thickness uniformity and a desired dopant concentration, there are few defects on the silicon thin film. Since the epitaxial layer can be grown and the dopant concentration can be set to the designed value, a bonded wafer having a high-quality thick silicon layer can be manufactured.
  • the planarization heat treatment and the silicon epitaxial growth are continuously performed by the same reaction apparatus, and the silicon thin film 31 and the silicon epitaxial layer
  • the planarization heat treatment and the silicon epitaxial growth are performed in separate reaction apparatuses. If it is continuously performed in the same reactor, it can be manufactured more efficiently, and if the conductivity types are different, separate reactors are less likely to cause compensate due to impurity contamination of different conductivity types. High quality bonded wafers can be manufactured.
  • the silicon thin film of the bonded wafer can be flattened with high film thickness uniformity while maintaining a desired dopant concentration.
  • a thick silicon layer can be formed by growing a high-quality epitaxial layer with a small high flatness, which is suitable for manufacturing a thick-film SOI wafer.
  • Example and comparative examples A silicon single crystal wafer (B concentration: 5 ⁇ 10 18 / cm 3 ) having a diameter of 300 mm and a crystal orientation ⁇ 100> was prepared as a bond wafer and a base wafer, and a 150 nm silicon oxide film was formed on the surface of the bond wafer.
  • H + ion implantation 50 keV, 5 ⁇ 10 16 / cm 2 ) was performed through the silicon oxide film, bonded to the base wafer at room temperature, and then peeled off at a peeling temperature of 500 ° C. to produce an SOI wafer. .
  • FIG. 3 shows the measurement results by SIMS (secondary ion mass spectrometry) of the boron concentration profile in the vicinity of the buried oxide film (BOX) of the thick film SOI wafer completed by the above-described process.
  • 3A shows a case where the dopant gas (B 2 H 6 ) is not added in the heat treatment containing hydrogen chloride gas (comparative example), and
  • FIG. 3B shows the dopant gas (B 2 H 6 ). The case where it is added (Example) is shown.
  • the B concentration of the SOI layer before the epitaxial growth is lowered by outward diffusion.
  • the outward diffusion was suppressed as compared with the case where the dopant gas was not added, and the initial boron concentration was maintained. This decrease in concentration due to out-diffusion becomes more prominent as the processing temperature is higher and the time is longer.
  • the dopant concentration of the SOI layer may greatly differ from the value of the substrate used.
  • the outdiffusion of the dopant in the SOI layer can be suppressed, the margin of the heat treatment conditions can be improved, and a thick film SOI wafer having a dopant concentration profile as designed can be manufactured.
  • the reason why the B concentration of the epitaxial layer is gradually decreased is that boron is not doped in the silicon epitaxial growth.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

　本発明は、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは酸化膜を介して貼り合わせた後、イオン注入層でボンドウェーハを剥離させることにより、ベースウェーハ上にシリコン薄膜を有する貼り合わせウェーハを作製し、貼り合わせウェーハに水素もしくは塩化水素を含む雰囲気で平坦化熱処理を行う貼り合わせウェーハの製造方法において、平坦化熱処理の雰囲気中に、シリコン薄膜に含まれるドーパントと同一の導電型のドーパントガスを添加して熱処理を行う貼り合わせウェーハの製造方法である。これにより、イオン注入剥離法で得られた貼り合わせウェーハのシリコン薄膜中のドーパント濃度の変化を抑制しながら平坦化熱処理を行うことができる貼り合わせウェーハの製造方法が提供される。

Description

貼り合わせウェーハの製造方法
　本発明は、イオン注入剥離法を用いたシリコン薄膜を有する貼り合わせウェーハを製造する方法に関する。
　
　貼り合わせウェーハ作製方法として、２枚のウェーハを貼り合せた後、一方のウェーハの薄膜化を研削・研磨で行う方法とイオン注入剥離法（スマートカット（登録商標）法とも呼ばれる。）が一般的に知られている。
　まず、研削・研磨で行う方法であるが、これは、２枚のシリコンウェーハを直接あるいは酸化膜を介して接着剤を用いることなく結合し、熱処理（１０００～１２００℃）により結合強度を高めた後、片方のウェーハを研削・研磨により薄膜化する方法である。本手法の利点は、薄膜化されたシリコンの結晶性や埋め込み酸化膜等の信頼性が通常のシリコンウェーハと同等であることであり、欠点は薄膜化されたシリコンの膜厚均一性に限界（高々±０．３μｍ程度）があること、および１枚の貼り合わせウェーハの製造には２枚のシリコンウェーハが使用されるため材料コストが高い点である。
　一方、イオン注入剥離法は、２枚のシリコンウェーハの少なくとも一方のウェーハ（ボンドウェーハ）の一主面に水素イオン、希ガスイオンの少なくとも一種類を注入し、ウェーハ内部にイオン注入層（剥離層）を形成させた後、該イオン注入した面と他方のシリコン単結晶ウェーハ（ベースウェーハ）の一主面を直接あるいは酸化膜を介して密着させ、その後５００℃以上の熱処理を加えて剥離する方法であり、±１０ｎｍ以下の膜厚均一性のシリコン薄膜を有する貼り合わせウェーハを容易に作製できる優位性と、剥離したボンドウェーハを複数回再利用し材料コストの低減が図れる優位性を有している。
　ところで、酸化膜を介して貼り合わせた場合のＳＯＩ層（シリコン薄膜）の膜厚が、数μｍから数１０μｍの厚膜ＳＯＩウェーハは、バイポーラデバイスやパワーデバイス用として極めて有用なウェーハであるが、低コストでかつ高品質のＳＯＩウェーハを作製することは、上述の研削・研磨で行う方法及びイオン注入剥離法を用いても比較的困難であることが知られている。
　その理由は、ボンドウェーハの薄膜化を研削・研磨で行う方法の場合、酸化膜付ウェーハとベアウェーハを貼り合せ、１１００℃以上の接合熱処理を行い、研削および研磨処理して所望のＳＯＩ層厚さになるように造りこまなければならず、工程が複雑でかつＳＯＩ膜厚均一性を良くすることは極めて困難であること、一方、イオン注入剥離法の場合は、ＳＯＩ層の厚さはイオン注入できる深さ（すなわちイオン注入装置の加速電圧）で決まってしまい、一般的な注入装置の場合、最大加速電圧は２００ｋｅＶ程度であり、最大でも２μｍ程度のＳＯＩ層しか得ることができず、この方法で２μｍより厚い厚膜ＳＯＩ層は得られないということである。
　このようなＳＯＩ層が厚い厚膜ＳＯＩウェーハを得る方法として、上述のイオン注入剥離法により得られたＳＯＩウェーハのＳＯＩ層上にエピタキシャル層を成長させてＳＯＩ層を厚くする方法がある。しかし、イオン注入剥離法で得られた剥離直後のＳＯＩ層表面はラフネスが悪く（Ｐ－Ｖ値：～５０ｎｍ）、そのような表面にエピタキシャル成長を行うとラフネスやパーティクルレベルの悪い粗悪なエピタキシャル層となってしまうために、何らかの工夫が必要である。
　これに対して、研磨のみでラフネスを改善しようとすると、イオン注入剥離法で得られた膜厚均一性が悪化してしまう。一方、特許文献１では、ＳＯＩウェーハに水素を含む還元性雰囲気もしくは塩化水素ガスを含む雰囲気で熱処理を行った後にエピタキシャル成長をさせる方法が記載されている。
　しかし、この熱処理の処理条件によっては、ＳＯＩ層が予期しないドーパント濃度プロファイルとなり、デバイスの電気特性に影響を及ぼす欠点があった。また、このようなことは、イオン注入剥離法により作製される貼り合わせウェーハのシリコン薄膜全般に言えることであった。
　
特開２０００－３０９９５号公報
　本発明は、上記問題点に鑑みてなされたものであって、イオン注入剥離法で得られた貼り合わせウェーハのシリコン薄膜中のドーパント濃度の変化を抑制しながら平坦化熱処理を行うことができる貼り合わせウェーハの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明は、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは酸化膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることにより、前記ベースウェーハ上にシリコン薄膜を有する貼り合わせウェーハを作製し、該貼り合わせウェーハに水素もしくは塩化水素を含む雰囲気で平坦化熱処理を行う貼り合わせウェーハの製造方法において、前記平坦化熱処理の雰囲気中に、前記シリコン薄膜に含まれるドーパントと同一の導電型のドーパントガスを添加して熱処理を行うことを特徴とする貼り合わせウェーハの製造方法を提供する。
　このように、平坦化熱処理の雰囲気中に、シリコン薄膜に含まれるドーパントと同一の導電型のドーパントガスを添加して熱処理を行うことにより、シリコン薄膜中のドーパントが熱処理時に外方拡散することを抑制することができる。そして、水素もしくは塩化水素を含む雰囲気で平坦化熱処理を行うことにより、イオン注入剥離法により得られたシリコン薄膜の高い膜厚均一性を保持しながら表面粗さを改善することができる。
　以上より、本発明の製造方法であれば、所望のドーパント濃度であって、膜厚均一性が高く、平坦なシリコン薄膜を有する貼り合わせウェーハを効率的に製造することができる。
　このとき、前記シリコン薄膜に含まれるドーパント濃度を、１×１０１８／ｃｍ３以上とすることが好ましい。
　このような、シリコン薄膜に比較的高濃度でドーパントが含まれている場合に、ドーパント濃度の変化を抑制できる本発明の製造方法は特に好適である。
　このとき、前記シリコン薄膜がｐ型の場合には、前記ドーパントガスとしてＢ２Ｈ６又はＢＣｌ３を含むガスを添加し、前記シリコン薄膜がｎ型の場合には、前記ドーパントガスとしてＰＨ３を含むガスを添加することができる。
　このように、本発明の製造方法の平坦化熱処理時に添加するドーパントガスは、適宜選択することができる。
　このとき、前記平坦化熱処理を行った貼り合わせウェーハのシリコン薄膜上に、シリコンエピタキシャル層を成長させることが好ましい。
　このように、本発明の平坦化熱処理を行った貼り合わせウェーハのシリコン薄膜は高い膜厚均一性と所望のドーパント濃度を保持しながら表面が平坦にされているため、その表面上には欠陥の少ない高平坦度のエピタキシャル層を成長させることができ、さらには設計値どおりのドーパント濃度とすることができるため、高品質の厚膜のシリコン層を有する貼り合わせウェーハを製造することができる。
　このとき、前記平坦化熱処理及び前記シリコンエピタキシャル層の成長を、同一の反応装置で連続的に行うことが好ましい。
　シリコン薄膜と同一の導電型のエピタキシャル層を形成する場合には、平坦化熱処理とシリコンエピタキシャル成長を同一の反応装置で連続的に行うことで、より効率的に厚膜の貼り合わせウェーハを製造することができる。
　このとき、前記平坦化熱処理及び前記シリコンエピタキシャル層の成長を、別々の反応装置で行うことが好ましい。
　シリコン薄膜と異なる導電型のエピタキシャル層を形成する場合には、平坦化熱処理後ウェーハを一旦反応装置から取り出して、別の反応装置でエピタキシャル成長させることで、シリコンエピタキシャル層中に目的とするドーパント以外の不純物がより確実に混ざらないようにすることができるため、より高品質の厚膜のシリコン層を有する貼り合わせウェーハを得ることができる。
　以上のように、本発明の貼り合わせウェーハの製造方法によれば、貼り合わせウェーハのシリコン薄膜を所望のドーパント濃度に保持しながら膜厚均一性高く平坦化することができるため、エピタキシャル層を成長させて厚膜のシリコン層を形成するのに適した貼り合わせウェーハにすることができる。
　
本発明の製造方法の実施態様の一例を示すフロー図である。 貼り合わせウェーハの製造におけるウェーハ中のドーパント濃度プロファイルを示す概略図である。 実施例、比較例で製造したウェーハ中のドーパント濃度分布を示すグラフである。
　貼り合わせウェーハの製造において、平坦化熱処理によりシリコン薄膜のドーパント濃度が変化してしまうという問題があった。
　本発明者らは、このような問題に対し鋭意検討した結果、以下のようなことを見出した。
　図２は、貼り合わせウェーハの製造工程のウェーハ中のドーパント濃度プロファイルを示す図である。
　図２（Ａ）に示すように、ボロン高濃度基板をボンドウェーハ４０として、酸化膜形成熱処理を行う。ボンドウェーハ４０のドーパント（ボロン）が酸化膜４１に取り込まれるために、酸化膜４１中のボロン濃度は高濃度基板（ボンドウェーハ）４０と同等レベルになる。
　次に、図２（Ｂ）に示すように、酸化膜４１が形成されたボンドウェーハ４０にイオン注入してイオン注入層４３を形成してからベースウェーハ４２と貼り合わせるが、室温貼り合わせなのでこの時点でもボロン濃度分布は変化しない。
　次に、図２（Ｃ）に示すように、ボンドウェーハ４０の剥離を行い、ＳＯＩ層４４を形成するが、このときにも、剥離熱処理が比較的低温であるため、ボロン濃度プロファイルはほとんど変化しない。
　次に、図２（Ｄ）に示すように、剥離後のＳＯＩ層４４表面のラフネスを改善するために、従来の方法で、高温の水素雰囲気あるいは塩化水素雰囲気で平坦化熱処理を行うと、平坦化のための熱処理は１０００℃以上を要するので、ＳＯＩ層４４中のボロンは外方拡散して、濃度プロファイルが変化してしまう。
　これに対して、図２（Ｅ）に示すように、本発明者らは、剥離後のＳＯＩ層４４表面のラフネスを改善するために、高温の水素雰囲気あるいは塩化水素雰囲気にボロンを含むドーパントガスを添加して平坦化熱処理を行うと、ＳＯＩ層４４中のボロンの外方拡散が抑制されてドーパント濃度変化を極力防止できることを見出して、本発明を完成させた。
　以下、本発明の貼り合わせウェーハの製造方法について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　図１は、本発明の貼り合わせウェーハの製造方法の実施態様の一例を示すフロー図である。
　まず、図１（ａ）に示すように、ボンドウェーハ１０として、例えばボロン濃度が高濃度の基板と、ベースウェーハ２０として、ボロン濃度が低濃度の基板を準備する。このとき、図１ではボンドウェーハ１０にのみ酸化膜１２が形成されているが、酸化膜はベースウェーハ２０のみに形成されていてもよく、両ウェーハに形成されていてもよく、また両ウェーハに形成されていなくともよい。
　次に、図１（ｂ）に示すように、ボンドウェーハ１０の表面から水素ガスイオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層１１を形成する。
　次に、図１（ｃ）に示すように、ボンドウェーハ１０のイオン注入した表面とベースウェーハ２０の表面とを酸化膜１２を介して貼り合わせる。このとき、酸化膜が形成されていない場合には、直接貼り合わせることもできる。
　次に、図１（ｄ）に示すように、イオン注入層１１でボンドウェーハ１０を剥離させることにより、ベースウェーハ２０上にシリコン薄膜（ＳＯＩ層）３１を有する貼り合わせウェーハ３０を作製する。剥離させる方法としては、特に限定されないが、例えば不活性ガス雰囲気下約５００℃以上の温度で剥離熱処理を加えれば、結晶の再配列と気泡の凝集によってイオン注入層で剥離される。
　このとき、シリコン薄膜３１に含まれるドーパント濃度を、１×１０１８／ｃｍ３以上とすることが好ましい。
　このような、シリコン薄膜に比較的高濃度でドーパントが含まれている場合に、ドーパント濃度変化を抑制できる本発明の製造方法は特に好適である。前工程で準備するボンドウェーハに含まれるドーパント濃度が上記値以上であれば、剥離されてシリコン薄膜となった状態でのドーパント濃度もほぼ上記値以上となる。
　次に、剥離されたままのシリコン薄膜の表面は荒れているので、図１（ｅ）に示すように、水素もしくは塩化水素を含む雰囲気で平坦化熱処理を行う。この際、本発明では、平坦化熱処理の雰囲気中に、シリコン薄膜３１に含まれるドーパントと同一の導電型のドーパントガスを添加して熱処理を行う。
　このように、前工程の剥離の際に荒れてしまったシリコン薄膜表面について、水素もしくは塩化水素を含む雰囲気で平坦化熱処理を行うことにより、イオン注入剥離法により得られたシリコン薄膜の高い膜厚均一性を保持しながら、シリコン原子のエッチングとマイグレーションの作用により表面粗さを改善することができる。そして、平坦化熱処理の雰囲気中に、シリコン薄膜に含まれるドーパントと同一の導電型のドーパントガスを添加して熱処理を行うことにより、シリコン薄膜中のドーパントが高温熱処理時に外方拡散することを抑制することができるため、シリコン薄膜中のドーパント濃度の変化を防止することができる。
　このとき、シリコン薄膜３１がｐ型の場合（ドーパントがボロン等）には、ドーパントガスとしてＢ２Ｈ６又はＢＣｌ３を含むガスを添加し、シリコン薄膜３１がｎ型の場合（ドーパントがリン、アンチモン、ヒ素等）には、ドーパントガスとしてＰＨ３を含むガスを添加することができる。
　このように、本発明の製造方法の平坦化熱処理時に添加するドーパントガスは、適宜選択することができる。
　この平坦化熱処理の温度としては、特に限定されないが、例えば１０００℃以上であれば、シリコン薄膜の平坦化を十分に行うことができ、また貼り合わせ面の接合強度も同時に高めることができるため好ましい。
　また、平坦化熱処理の後にＣＭＰ（化学的機械研磨）で研磨して、シリコン薄膜表面をより平坦にすることもできる。この場合は、前工程の平坦化熱処理によりある程度平坦にされているため、少ない研磨代で十分に平坦化されるため、研磨により膜厚均一性をそれほど悪化させることもない。
　次に、図１（ｆ）に示すように、平坦化熱処理を行った貼り合わせウェーハ３０のシリコン薄膜３１上にシリコンエピタキシャル層３２を成長させて、厚膜ＳＯＩ層３３とすることが好ましい。
　このように、本発明の平坦化熱処理を行った貼り合わせウェーハのシリコン薄膜は高い膜厚均一性と所望のドーパント濃度を保持しながら表面が平坦にされているため、その上には欠陥の少ないエピタキシャル層を成長させることができ、さらには設計値どおりのドーパント濃度とすることができるため、高品質の厚膜シリコン層を有する貼り合わせウェーハを製造することができる。
　このとき、シリコン薄膜３１とシリコンエピタキシャル層３２が同一の導電型の場合には、平坦化熱処理とシリコンエピタキシャル成長とを同一の反応装置で連続的に行うことが好ましく、またシリコン薄膜３１とシリコンエピタキシャル層３２が異なる導電型の場合には、平坦化熱処理とシリコンエピタキシャル成長とを別々の反応装置で行うことが好ましい。
　同一の反応装置で連続的に行えば、さらに効率良く製造することができ、導電型が異なる場合には別々の反応装置の方が、異なる導電型の不純物汚染等によるコンペンセイトの心配も少なく、より高品質の貼り合わせウェーハを製造することができる。
　以上のように、本発明の貼り合わせウェーハの製造方法によれば、貼り合わせウェーハのシリコン薄膜を所望のドーパント濃度に保持しながら膜厚均一性高く平坦化することができ、その上に欠陥の少ない高平坦度で良質なエピタキシャル層を成長させて厚膜のシリコン層を形成することができるため、厚膜ＳＯＩウェーハの製造に好適である。
　
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例、比較例）
　ボンドウェーハおよびベースウェーハとして、直径３００ｍｍ、結晶方位＜１００＞のシリコン単結晶ウェーハ（Ｂ濃度：５×１０１８／ｃｍ３）を用意し、ボンドウェーハの表面に１５０ｎｍのシリコン酸化膜を形成した。次にそのシリコン酸化膜を介してＨ＋イオン注入（５０ｋｅＶ、５×１０１６／ｃｍ２）を行い、ベースウェーハと室温で貼り合せた後、剥離温度５００℃で剥離し、ＳＯＩウェーハを作製した。
　この剥離ＳＯＩウェーハを枚葉式エピタキシャル装置を用いて、下記条件にて平坦化熱処理を行った。
１．圧力：常圧（１０１３ｈＰａ（７６０ｔｏｒｒ））
２．温度：１０５０℃
３．Ｈ２：８０ｓｌｍ、ＨＣｌ：４００ｓｃｃｍ、Ｂ２Ｈ６（１００ｐｐｍ）：１５０ｓｃｃｍ（有り（実施例）、無し（比較例））
４．時間：１０分間
　その後、このウェーハを炉外に取り出すことなく、連続してＳＯＩ層の上に下記条件にて、３μｍのシリコンエピタキシャル成長を行い、厚膜ＳＯＩウェーハを作製した。
１．圧力：減圧（１０７ｈＰａ（８０ｔｏｒｒ））
２．温度：１０８０℃
３．Ｈ２：４０ｓｌｍ、ＳｉＨ２Ｃｌ２：４５０ｓｃｃｍ
　図３は、上述のプロセスを行い完成した厚膜ＳＯＩウェーハの埋め込み酸化膜（ＢＯＸ）付近のボロン濃度プロファイルのＳＩＭＳ（二次イオン質量分析法）による測定結果を示したものである。図３（Ａ）は、塩化水素ガスを含む熱処理においてドーパントガス（Ｂ２Ｈ６）を添加しなかった場合（比較例）であり、図３（Ｂ）はドーパントガス（Ｂ２Ｈ６）を添加した場合（実施例）を示している。
　ドーパントガスを添加しなかった場合は、エピタキシャル成長前のＳＯＩ層のＢ濃度が外方拡散によって低下していることがわかる。一方、ドーパントガスを添加したものは、添加しなかったものと比べて外方拡散が抑制されて、ほぼ初期のボロン濃度を維持していることがわかった。この、外方拡散による濃度低下は処理温度が高いほど、また時間が長いほど顕著であり、熱処理条件によってはＳＯＩ層のドーパント濃度が使用した基板の値と大きく異なってしまう可能性がある。熱処理と同時にドーパントガスを流すことによって、ＳＯＩ層中のドーパントの外方拡散が抑制でき、熱処理条件のマージンが向上し、設計値どおりのドーパント濃度プロファイルを有する厚膜ＳＯＩウェーハを製造することができる。
　尚、エピタキシャル層のＢ濃度が漸減しているのは、シリコンエピタキシャル成長においてボロンをドープしなかったためである。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (6)

  1. 　ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは酸化膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることにより、前記ベースウェーハ上にシリコン薄膜を有する貼り合わせウェーハを作製し、該貼り合わせウェーハに水素もしくは塩化水素を含む雰囲気で平坦化熱処理を行う貼り合わせウェーハの製造方法において、
    　前記平坦化熱処理の雰囲気中に、前記シリコン薄膜に含まれるドーパントと同一の導電型のドーパントガスを添加して熱処理を行うことを特徴とする貼り合わせウェーハの製造方法。
    　
  2. 　前記シリコン薄膜に含まれるドーパント濃度を、１×１０１８／ｃｍ３以上とすることを特徴とする請求項１に記載の貼り合わせウェーハの製造方法。
    　
  3. 　前記シリコン薄膜がｐ型の場合には、前記ドーパントガスとしてＢ２Ｈ６又はＢＣｌ３を含むガスを添加し、前記シリコン薄膜がｎ型の場合には、前記ドーパントガスとしてＰＨ３を含むガスを添加することを特徴とする請求項１又は請求項２に記載の貼り合わせウェーハの製造方法。
    　
  4. 　前記平坦化熱処理を行った貼り合わせウェーハのシリコン薄膜上に、シリコンエピタキシャル層を成長させることを特徴とする請求項１乃至請求項３のいずれか一項に記載の貼り合わせウェーハの製造方法。
    　
  5. 　前記平坦化熱処理及び前記シリコンエピタキシャル層の成長を、同一の反応装置で連続的に行うことを特徴とする請求項４に記載の貼り合わせウェーハの製造方法。
    　
  6. 　前記平坦化熱処理及び前記シリコンエピタキシャル層の成長を、別々の反応装置で行うことを特徴とする請求項４に記載の貼り合わせウェーハの製造方法。
PCT/JP2009/005378 2008-12-25 2009-10-15 貼り合わせウェーハの製造方法 WO2010073448A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/130,681 US8389382B2 (en) 2008-12-25 2009-10-15 Method for manufacturing bonded wafer
EP09834265A EP2372750A4 (en) 2008-12-25 2009-10-15 MANUFACTURING PROCESS FOR JOINT WAFERS

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-330827 2008-12-25
JP2008330827A JP5625239B2 (ja) 2008-12-25 2008-12-25 貼り合わせウェーハの製造方法

Publications (1)

Publication Number Publication Date
WO2010073448A1 true WO2010073448A1 (ja) 2010-07-01

Family

ID=42287112

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/005378 WO2010073448A1 (ja) 2008-12-25 2009-10-15 貼り合わせウェーハの製造方法

Country Status (4)

Country Link
US (1) US8389382B2 (ja)
EP (1) EP2372750A4 (ja)
JP (1) JP5625239B2 (ja)
WO (1) WO2010073448A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012059726A (ja) * 2010-09-03 2012-03-22 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064802A (ja) * 2010-09-16 2012-03-29 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP5644670B2 (ja) * 2011-05-19 2014-12-24 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP5418564B2 (ja) * 2011-09-29 2014-02-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの反りを算出する方法、及び貼り合わせｓｏｉウェーハの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620896A (ja) * 1992-06-29 1994-01-28 Kyushu Electron Metal Co Ltd 半導体ウェーハの製造方法
JPH07249588A (ja) * 1994-03-09 1995-09-26 Toshiba Corp 半導体基板およびその熱処理方法
JPH10144698A (ja) * 1996-11-07 1998-05-29 Toshiba Ceramics Co Ltd シリコンウエーハ及びその製造方法
JP2000030995A (ja) 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2005539259A (ja) * 2002-09-12 2005-12-22 アプライド　マテリアルズ　インコーポレイテッド 共通のガラス基板上のタイル状シリコンウエハ及び製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10275905A (ja) * 1997-03-31 1998-10-13 Mitsubishi Electric Corp シリコンウェーハの製造方法およびシリコンウェーハ
JP2002184781A (ja) 2000-12-13 2002-06-28 Sumitomo Metal Ind Ltd シリコンウェーハの製造方法およびシリコンウェーハ
JP2002217204A (ja) 2001-01-16 2002-08-02 Komatsu Electronic Metals Co Ltd ボロンドープされたシリコンウエハの熱処理方法
JP3743395B2 (ja) * 2002-06-03 2006-02-08 株式会社デンソー 半導体装置の製造方法及び半導体装置
CN102292810A (zh) * 2008-11-26 2011-12-21 Memc电子材料有限公司 用于处理绝缘体上硅结构的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620896A (ja) * 1992-06-29 1994-01-28 Kyushu Electron Metal Co Ltd 半導体ウェーハの製造方法
JPH07249588A (ja) * 1994-03-09 1995-09-26 Toshiba Corp 半導体基板およびその熱処理方法
JPH10144698A (ja) * 1996-11-07 1998-05-29 Toshiba Ceramics Co Ltd シリコンウエーハ及びその製造方法
JP2000030995A (ja) 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2005539259A (ja) * 2002-09-12 2005-12-22 アプライド　マテリアルズ　インコーポレイテッド 共通のガラス基板上のタイル状シリコンウエハ及び製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2372750A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012059726A (ja) * 2010-09-03 2012-03-22 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法

Also Published As

Publication number Publication date
EP2372750A4 (en) 2012-08-01
JP5625239B2 (ja) 2014-11-19
EP2372750A1 (en) 2011-10-05
US20110237049A1 (en) 2011-09-29
US8389382B2 (en) 2013-03-05
JP2010153637A (ja) 2010-07-08

Similar Documents

Publication Publication Date Title
US7442992B2 (en) Bonded SOI substrate, and method for manufacturing the same
WO2010016457A1 (ja) エピタキシャルシリコンウェーハ及びその製造方法
US7985660B2 (en) Method for manufacturing soi wafer
JP2013055353A (ja) Ｓｏｉウエーハの製造方法
JPH0719839B2 (ja) 半導体基板の製造方法
US7446016B2 (en) Method for producing bonded wafer
CN109314040B (zh) 贴合式soi晶圆的制造方法
JP2009272471A (ja) 貼り合わせウェーハの製造方法
WO2011151968A1 (ja) 貼り合わせウェーハの製造方法
JP4636110B2 (ja) Ｓｏｉ基板の製造方法
JP5625239B2 (ja) 貼り合わせウェーハの製造方法
JP2007318102A (ja) Ｓｏｉウエーハの製造方法
JP5310004B2 (ja) 貼り合わせウェーハの製造方法
JP2000196047A (ja) Ｓｏｉ基板及びその製造方法
WO2012086122A1 (ja) Ｓｏｉウェーハの製造方法
JP2012243957A (ja) 貼り合わせｓｏｉウェーハの製造方法
JP7334698B2 (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
US11456204B1 (en) Silicon-on-insulator wafer and low temperature method to make thereof
JP2012064802A (ja) 貼り合わせウェーハの製造方法
JP5585319B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2022067962A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP5124973B2 (ja) Ｓｏｉウェーハの製造方法
JP6295815B2 (ja) 貼り合わせウェーハの製造方法
JP2011124280A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09834265

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009834265

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 13130681

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE