WO2010064382A1 - 半導体デバイス及び半導体デバイスの製造方法 - Google Patents
半導体デバイス及び半導体デバイスの製造方法 Download PDFInfo
- Publication number
- WO2010064382A1 WO2010064382A1 PCT/JP2009/006367 JP2009006367W WO2010064382A1 WO 2010064382 A1 WO2010064382 A1 WO 2010064382A1 JP 2009006367 W JP2009006367 W JP 2009006367W WO 2010064382 A1 WO2010064382 A1 WO 2010064382A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- contact electrode
- single crystal
- semiconductor device
- forming
- sic single
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 239000013078 crystal Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims abstract description 65
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 238000000206 photolithography Methods 0.000 claims abstract description 6
- 230000001681 protective effect Effects 0.000 claims description 23
- 238000005498 polishing Methods 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000018109 developmental process Effects 0.000 description 6
- 239000011261 inert gas Substances 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 239000010936 titanium Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 210000001503 joint Anatomy 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
- H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
- H01L29/66022—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6603—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Definitions
- the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
- This application claims priority based on Japanese Patent Application No. 2008-307533 filed in Japan on December 2, 2008, the contents of which are incorporated herein by reference.
- LTV Local Thickness Variation
- the LTV is the difference between the maximum value and the minimum value of the thickness in the unit plane of the SiC single crystal substrate.
- the LTV is 2 to 10 ⁇ m in a 10 mm square region.
- An example of the semiconductor device is a Schottky barrier diode.
- This Schottky barrier diode is a diode that uses a Schottky barrier ⁇ b generated by a junction between a metal and a semiconductor, and has a feature that a forward voltage drop is low and a switching speed is high as compared with a PN junction diode. but when using a small Schottky metal of the Schottky barrier phi b to further reduce the forward voltage drop, reverse leakage (hereinafter, the leakage current) is large, disadvantage reverse withstand voltage is lower is there. Moreover, since it is a unipolar device, there is a drawback if the withstand capability against forward surge current is low. By forming a semiconductor region having a fine pattern, the reverse voltage resistance can be improved, and the withstand capability against a forward surge current can be improved.
- Patent Document 1 relates to a semiconductor device chip and a method for manufacturing a semiconductor device, and discloses a wafer thinning process for forming a junction terminal after processing a back surface.
- Patent Document 2 relates to a SiC single crystal substrate for manufacturing a semiconductor device and a method for manufacturing the same, and discloses a process of forming a SiC single crystal substrate from a SiC single crystal ingot.
- Patent Document 3 relates to a method for manufacturing a SiC single crystal substrate, and discloses a process of removing a work-affected portion of the SiC single crystal substrate by etching using a reactive gas.
- Patent Document 4 relates to a light emitting diode in which a current blocking layer is provided between a light emitting portion and a surface electrode. Patent Documents 2 to 4 describe that dry etching of SiC is performed at an etching rate of about several ⁇ m / h. However, even if these methods are used, the above problem cannot be solved.
- the present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device in which a substrate is thinned and a semiconductor region having a fine pattern is formed, and a method for manufacturing the semiconductor device.
- the present invention employs the following configuration. That is, (1) After forming an N-type epitaxial layer on the surface of the SiC single crystal substrate, a P-type impurity region and a surface ohmic contact electrode having a fine pattern are formed on the surface of the N-type epitaxial layer using a photolithography method using a stepper.
- the substrate thinning step is a step of dry-etching a back surface of the SiC single crystal substrate.
- SiC single crystal substrate SiC single crystal substrate, an N type epitaxial layer formed on the surface of the SiC single crystal substrate, a P type impurity region and a surface ohmic contact electrode comprising a fine pattern formed on the surface of the N type epitaxial layer A Schottky metal portion connected to the P-type impurity region and the surface ohmic contact electrode, a surface pad electrode formed to cover the Schottky metal portion, and a back surface of the SiC single crystal substrate. And a backside ohmic contact electrode.
- an N-type epitaxial layer is formed on the surface of a SiC single crystal substrate, and then a P-type impurity having a fine pattern is formed on the surface of the N-type epitaxial layer using a photolithography method using a stepper A fine pattern forming step of forming a region and a surface ohmic contact electrode, and a protective film flattening step of flattening the protective film after forming a protective film so as to cover the P-type impurity region and the surface ohmic contact electrode A substrate thinning step for reducing the thickness of the SiC single crystal substrate, a back ohmic contact electrode forming step for forming a back ohmic contact electrode on the back surface of the SiC single crystal substrate, the P-type impurity region and the surface Surface sheet that forms a Schottky metal part connected to the ohmic contact electrode The thickness of the substrate is reduced because the structure includes a step key contact electrode forming step and a
- a semiconductor device such as a Schottky barrier diode or a MOSFET having a semiconductor region having a fine pattern can be formed by performing fine processing before the LTV is increased by a process.
- the on-voltage of the semiconductor device can be reduced, the forward voltage drop when a current is passed in the forward direction can be reduced, and the power loss can be reduced.
- the reverse leakage current when a reverse voltage is applied can be reduced, and the reliability of the semiconductor device can be improved.
- FIG. 1 is a sectional view showing an example of a semiconductor device according to an embodiment of the present invention, and shows an example of a Schottky barrier diode in which a PN junction region and a Schottky junction region are combined.
- a semiconductor device 101 according to an embodiment of the present invention includes a SiC single crystal substrate 1, an N type epitaxial layer 2 formed on a surface 1 a of the SiC single crystal substrate 1, and an N type epitaxial layer 2.
- the SiC single crystal substrate 1 is an N-type semiconductor substrate doped with an N-type impurity at a high concentration.
- N-type epitaxial layer 2 is formed on SiC single crystal substrate 1, and a plurality of P-type impurity regions 3 and 4 are formed in N-type epitaxial layer 2.
- a PN junction region is formed at the interface between the P-type impurity regions 3 and 4 and the N-type epitaxial layer 2 and the rectification of the semiconductor device 101 is improved. Note that the leakage current can be reduced by reducing the interval between the PN junction regions.
- the P-type impurity regions 3 and 4 are divided into a low-concentration P-type impurity region 3 and a high-concentration P-type impurity region 4 due to the difference in P-type impurity concentration. ing.
- a Schottky barrier generated by the junction of the metal and the semiconductor is formed, and a Schottky junction region is formed.
- the forward voltage drop of the semiconductor device 101 can be reduced and the switching speed can be increased.
- the voltage drop when a current is passed in the forward direction can be reduced and the power loss can be reduced.
- the passivation film 10 is formed to cover the end portion 9 c of the surface pad electrode 9 and the entire surface 2 a of the N-type epitaxial layer 2.
- the exposed portion of the surface pad electrode 9 is a terminal junction.
- aluminum wire bonding is performed so as to connect one terminal portion of the wiring board and the terminal joint portion, and
- the back surface pad electrode 11 is bonded to the terminal portion. Thereby, a voltage can be applied to the back surface pad electrode 11 and the front surface pad electrode 9 of the semiconductor device 101.
- the P-type impurity regions 3 and 4 and the surface ohmic contact electrode 5 are preferably formed in a fine pattern. Thereby, the leakage current when a reverse voltage is applied can be reduced, and the reliability of the semiconductor device 101 can be improved.
- the thickness of SiC single crystal substrate 1 is preferably 150 to 350 ⁇ m. By setting the plate thickness of the SiC single crystal substrate 1 to 350 ⁇ m or less, it is possible to reduce the ON voltage, which is the current value at which the forward current starts flowing, of the semiconductor device 101. In addition, the forward voltage drop when a current flows in the forward direction can be reduced, and the power loss can be reduced. If the thickness of SiC single crystal substrate 1 is less than 150 ⁇ m, the strength of the semiconductor device is insufficient, which is not preferable.
- the semiconductor device 101 is not limited to a Schottky barrier diode, and may be a MOSFET or the like.
- FIG. 2 to 9 are process cross-sectional views illustrating an example of a semiconductor device manufacturing method according to an embodiment of the present invention.
- the same members as those shown in FIG. 1 are denoted by the same reference numerals.
- the method of manufacturing the semiconductor device 101 according to the embodiment of the present invention uses a photolithography method using a stepper on the surface 1a of the SiC single crystal substrate 1 to form P-type impurity regions 3 and 4 and a surface ohmic contact electrode 5 having a fine pattern.
- an N-type epitaxial layer 2 is formed on a SiC single crystal substrate (N-type semiconductor substrate) 1.
- an oxide film is formed on the N-type epitaxial layer 2 by CVD.
- a photoresist pattern is formed by a stepper. By using a stepper, a photoresist pattern composed of a fine pattern can be formed. Thereafter, the oxide film is dry etched to form a window portion.
- ions of aluminum or boron as P-type impurities are implanted into the N-type epitaxial layer 2.
- a resist is applied again on the oxide film, a photoresist pattern is formed by a stepper, and then the oxide film is dry etched to form a window portion.
- ion implantation of aluminum or boron as a P-type impurity is performed into the N-type epitaxial layer 2. The oxide film is removed.
- a carbonized film (for example, a carbon film) is formed on the N-type epitaxial layer 2 by a sputtering method, and then a high-temperature heat treatment (for example, 1700 ° C.) is performed in order to activate the P-type impurities subjected to ion implantation. Is performed in an inert gas atmosphere or in a vacuum. Thereafter, the carbonized film is removed. Thereby, the low concentration P-type impurity region 3 and the high concentration P-type impurity region 4 are formed.
- the carbonized film may be formed by applying an organic material and then performing a heat treatment instead of the sputtering method.
- FIG. 3 is a cross-sectional process diagram illustrating a state at the time after the low-concentration P-type impurity region 3 and the high-concentration P-type impurity region 4 are formed.
- a two-layer metal film made of, for example, Ti / Al is formed on the N-type epitaxial layer 2 in which the P-type impurity regions 3 and 4 are formed by sputtering or vapor deposition.
- a photoresist pattern is formed by a stepper. By using a stepper, a photoresist pattern composed of a fine pattern can be formed.
- the metal film is dry etched to form a surface ohmic contact electrode 5.
- the surface ohmic contact electrode 5 is connected to the plurality of high concentration P-type impurity regions 4 to form an ohmic contact.
- FIG. 4 is a sectional process diagram showing the state at this point.
- the back surface 1b of the substrate 1 to be thinned can be flattened by performing the following substrate thinning step with reference to the flat surface 6a of the flattened protective film 6.
- the back surface 1b of the SiC single crystal substrate 1 is polished so that the thickness t of the SiC single crystal substrate 1 is 150 to 350 ⁇ m.
- polishing means is not specifically limited, A well-known method can be used.
- the SiC single crystal substrate 1 may be thinned by dry etching the back surface of the SiC single crystal substrate. The thickness can be reduced efficiently.
- a metal film made of, for example, Ni is formed on the back surface of the SiC single crystal substrate 1 on which the P-type impurity regions 3 and 4 are formed by sputtering or vapor deposition.
- heat treatment for example, heat treatment at 950 ° C.
- back surface ohmic contact electrode 7 forms a good ohmic contact with the back surface of SiC single crystal substrate 1.
- FIG. 6 is a sectional process diagram showing the state at this point. Next, as shown in FIG. 7, the protective film 6 is removed.
- a photoresist pattern is formed by exposure with a mirror projection aligner or contact aligner having a large focal depth and subsequent development.
- a metal film made of, for example, titanium or molybdenum is formed on the resist in which the window has been formed by sputtering or vapor deposition.
- by removing (lifting off) the resist only the metal film formed on the window can be left so as to cover the ohmic contact electrode 5.
- FIG. 8 is a sectional process diagram showing the state at this point.
- FIG. 9 is a sectional process diagram showing the state at this point.
- a passivation film is applied on the N type epitaxial layer 2 on which the surface pad electrode 9 is formed.
- a photosensitive polyimide film is used as the passivation film.
- a patterned passivation film 10 is formed by exposure with a mirror projection aligner or contact aligner and subsequent development.
- FIG. 10 is a cross-sectional process diagram showing the state at this point, in which a part of the surface of the surface pad electrode 9 is exposed, and the passivation film 10 is formed so as to cover only the end portion 9c of the surface pad electrode 9. Yes.
- a two-layer metal film made of, for example, Ni / Ag or the like is formed as the back pad electrode 11 on the back ohmic contact electrode 7 by sputtering.
- the method of manufacturing the semiconductor device 101 according to the embodiment of the present invention uses a photolithography method using a stepper on the surface 1a of the SiC single crystal substrate 1 to form P-type impurity regions 3 and 4 and a surface ohmic contact electrode 5 having a fine pattern.
- a semiconductor device 101 such as a Schottky barrier diode or a MOSFET having the semiconductor regions 3 and 4 having a fine pattern can be formed by performing fine processing before it becomes large.
- the on-voltage of the semiconductor device 101 can be reduced, the forward voltage drop when a current is passed in the forward direction can be reduced, and the power loss can be reduced.
- the reverse leakage current when a reverse voltage is applied can be reduced, and the reliability of the semiconductor device 101 can be improved.
- the substrate thinning step is a step of polishing the back surface 1b of the SiC single crystal substrate 1, the substrate can be efficiently thinned.
- the substrate thinning step is a step of dry etching the back surface 1b of the SiC single crystal substrate 1, the substrate can be efficiently thinned. .
- a semiconductor device 101 is formed on a SiC single crystal substrate 1, an N-type epitaxial layer 2 formed on the surface 1 a of the SiC single crystal substrate 1, and a surface 2 a of the N-type epitaxial layer 2.
- the P-type impurity regions 3 and 4 and the surface ohmic contact electrode 5 each having a fine pattern, the Schottky metal portion 8 connected to the P-type impurity regions 3 and 4 and the surface ohmic contact electrode 5, and the Schottky metal portion 8 are covered.
- the surface pad electrode 9 formed in this way and the back surface ohmic contact electrode 7 formed on the back surface 1b of the SiC single crystal substrate 1 are applied, so that the interval between the PN junction regions is narrowed and a reverse voltage is applied. Therefore, the reverse leakage current can be reduced.
- the ratio of the area occupied by the Schottky junction region in the entire electrode can be increased, the voltage drop when a current is passed in the forward direction can be reduced, and the power loss can be reduced. Thereby, the reliability of the semiconductor device 101 can be improved.
- the semiconductor device 101 according to the embodiment of the present invention has a configuration in which the plate thickness of the SiC single crystal substrate 1 is 150 to 350 ⁇ m, the on-voltage of the semiconductor device 101 can be reduced, and a current flows in the forward direction. The forward voltage drop can be reduced, and the power loss can be reduced.
- Example 1 The semiconductor device shown in FIG. 1 was manufactured under the following conditions. ⁇ Fine pattern formation process> First, an N-type epitaxial layer was formed on a SiC single crystal substrate (N-type semiconductor substrate). Next, an oxide film was formed on the N-type epitaxial layer by CVD. Next, after applying a resist on the oxide film, a photoresist pattern composed of a fine pattern by a stepper was formed. Thereafter, the oxide film was dry etched to form windows. Next, using the oxide film having the window portion as a mask, aluminum serving as a P-type impurity was ion-implanted.
- a resist is applied again on the oxide film, a photoresist pattern is formed by a stepper, and then the oxide film is dry etched to form an additional window.
- ion implantation of aluminum or boron as a P-type impurity was performed again into the N-type epitaxial layer 2.
- heat treatment at 1700 ° C. was performed in an inert gas atmosphere. Thereby, a low concentration P-type impurity region and a high concentration P-type impurity region were formed.
- a two-layer metal film made of Ti / Al was formed by sputtering on the N-type epitaxial layer in which the P-type impurity region was formed.
- a photoresist pattern composed of a fine pattern by a stepper was formed. Thereafter, the metal film was dry etched to form a surface ohmic contact electrode.
- a protective film made of a silicon oxide film (SiO 2 ) was formed on the N-type epitaxial layer on which the surface ohmic contact electrode was formed by the CVD method.
- the protective film was planarized by CMP.
- the back surface of the SiC single crystal substrate 1 was polished so that the thickness of the SiC single crystal substrate was about 250 ⁇ m.
- a polishing method mechanical polishing using a fine diamond slurry, which is a known method, was performed.
- a metal film made of Ni was formed on the back surface of the SiC single crystal substrate on which the P-type impurity region was formed by sputtering.
- heat treatment at 950 ° C. was performed in an inert gas atmosphere to form a backside ohmic contact electrode.
- the protective film was removed.
- a photoresist pattern was formed by exposure with a mirror projection aligner having a large depth of focus and subsequent development.
- a metal film made of titanium was formed on the resist in which the window portion was formed by sputtering. After removing the resist (lift-off), heat treatment at 600 ° C. was performed in an inert gas atmosphere to form a Schottky metal part.
- a photoresist pattern was formed by exposure with a mirror projection aligner having a large depth of focus and subsequent development.
- a metal film made of aluminum was formed on the resist in which the window portion was formed by sputtering. The resist was removed (lifted off) to form a surface pad electrode.
- a passivation film made of a photosensitive polyimide film was applied on the N-type epitaxial layer on which the surface pad electrode was formed.
- a patterned passivation film was formed by exposure with a mirror projection aligner and subsequent development.
- a two-layer metal film made of, for example, Ni / Ag was formed on the back surface ohmic contact electrode by sputtering to form a back surface pad electrode.
- Example 1 Next, in the same manner as in Example 1 except that the P-type impurity region and the surface ohmic contact electrode were formed without using a stepper in the fine pattern forming process, and the protective film flattening process and the substrate thinning process were not performed. Thus, a semiconductor device B (Comparative Example 1 sample) was produced.
- FIG. 11 is a graph showing the value of current flowing in the reverse direction (hereinafter referred to as reverse current) when a voltage is applied in the reverse direction.
- the reverse current is a leakage current (hereinafter referred to as a leakage current).
- the semiconductor device A when the value of the reverse voltage is increased, the semiconductor device A (Example 1 sample) has a smaller leakage current value than the semiconductor device B (Comparative Example 1 sample). Obtained. That is, it was possible to reduce the leakage current and improve the reliability of the semiconductor device.
- FIG. 12 is a graph showing a value of a current flowing in the forward direction (hereinafter referred to as a forward current) when a voltage is applied in the forward direction.
- a forward current a current flowing in the forward direction
- the semiconductor device A Example 1 sample
- the semiconductor device B Comparative Example 1 sample
- IV The result that the inclination of the characteristic is large was obtained. That is, the on-voltage of the semiconductor device A (Example 1 sample) can be reduced, and the power loss can be reduced.
- the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device, and manufactures and uses a semiconductor device in which on-voltage is reduced to reduce power loss and leakage current is reduced to improve reliability. It can be used in industry.
- SYMBOLS 1 SiC single crystal substrate (N type semiconductor substrate), 1a ... surface, 1b ... back surface, 2 ... N type epitaxial layer, 2a ... surface, 3 ... (low concentration P type) semiconductor region, 4 ... (high concentration P type) ) Semiconductor region, 5 (front surface) ohmic contact electrode, 6 ... protective film, 7 ... (back surface) ohmic contact electrode, 8 ... Schottky metal part, 9 ... (front surface) pad electrode, 9c ... end part, 10 ... passivation Membrane, 11 ... (back side) pad electrode, 101 ... semiconductor device.
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
基板が薄型化されるとともに、微細パターンからなる半導体領域が形成された半導体デバイスの製造方法を提供することを目的とする。SiC単結晶基板(1)にN型エピタキシャル層(2)を形成した後、ステッパーによるフォトリソグラフィー法を用いて微細パターンからなるP型不純物領域(3)、(4)及び表面オーミックコンタクト電極(5)を形成する微細パターン形成工程と、表面オーミックコンタクト電極(5)を覆うように保護膜を形成し、前記保護膜の平坦化を行う保護膜平坦化工程と、SiC単結晶基板(1)を薄くする基板薄型化工程と、SiC単結晶基板(1)に裏面オーミックコンタクト電極(7)を形成する裏面オーミックコンタクト電極形成工程と、P型不純物領域(3)、(4)及び表面オーミックコンタクト電極(5)と接続されたショットキー金属部(8)を形成する表面ショットキーコンタクト電極形成工程と、ショットキー金属部(8)を覆う表面パッド電極(9)を形成する工程と、を具備する半導体デバイス(101)の製造方法を用いることにより、上記課題を解決できる。
Description
本発明は、半導体デバイス及び半導体デバイスの製造方法に関するものである。
本願は、2008年12月2日に、日本に出願された特願2008-307533号に基づき優先権を主張し、その内容をここに援用する。
本願は、2008年12月2日に、日本に出願された特願2008-307533号に基づき優先権を主張し、その内容をここに援用する。
従来、SiCからなる半導体デバイスの作製工程では、SiC単結晶基板の表面にエピタキシャル層を形成する際、生成ガスが回りこんで前記SiC単結晶基板の裏面にエピタキシャル層が形成される場合があった。そして、裏面に形成されたエピタキシャル層を除去するため、前記SiC単結晶基板の裏面を研磨する工程(以下、裏面研磨工程)が実施されていた。なお、この裏面研磨工程は、基板を薄型化して、半導体デバイスのオン抵抗を下げる効果も有していた。
しかしながら、前記裏面研磨工程を行うと、前記SiC単結晶基板で局所的な厚さバラツキ(以下、LTV:Local Thickness Variation)が大きくなる場合があった。なお、前記LTVは、前記SiC単結晶基板の単位面内の厚さの最大値と最小値の差であって、たとえば、10mm角の領域で2~10μmとなるものがある。
前記LTVの値がステッパーの焦点深度(1μm程度)より大きくなった場合には、ステッパーを用いて半導体領域の微細パターンの形成を試みても、所望の微細なパターンを形成することができず、所望の特性の半導体デバイスを作製できないという問題が発生した。
前記LTVの値がステッパーの焦点深度(1μm程度)より大きくなった場合には、ステッパーを用いて半導体領域の微細パターンの形成を試みても、所望の微細なパターンを形成することができず、所望の特性の半導体デバイスを作製できないという問題が発生した。
前記半導体デバイスとして、たとえば、ショットキーバリアダイオード(Schottky barrier diode)がある。このショットキーバリアダイオードは、金属と半導体との接合によって生じるショットキー障壁φbを利用したダイオードであり、PN接合ダイオードに比べると、順方向の電圧降下が低く、スイッチング速度が速いという特長を有するが、順方向電圧降下をさらに下げるためにショットキー障壁φbの小さなショットキー金属を使用した場合、逆方向の漏れ電流(以下、リーク電流)が大きく、逆方向の耐電圧が低いという欠点もある。また、ユニポーラデバイスであるため、順方向のサージ電流に対する耐量も低いと欠点もある。微細パターンからなる半導体領域を形成することにより、逆方向の耐電圧性を向上させることができ、また、順方向のサージ電流に対する耐量を向上させることができる。
特に、PN接合領域とショットキー接合領域とを複合化したショットキーバリアダイオードでは、微細パターンを形成できないために前記PN接合領域の間隔が広くなる場合には、逆電圧を印加するとショットキー接合領域の電界が大きくなり、前記リーク電流が大きくなり、また小さなショットキー障壁φbをもつショットキー金属を使用できないため、順方向の電圧降下が大きくなる場合があった。さらに、電極全体で前記ショットキー接合領域が占める面積の割合が小さくなり、順方向に電流を流したときの電圧降下が大きくなり、電力損失を大きくする場合があった。
そのため、前記ショットキーバリアダイオードのような半導体デバイスでは、基板を薄型化するとともに、微細パターンからなる半導体領域を形成することが、半導体特性を向上させるために不可欠であった。
そのため、前記ショットキーバリアダイオードのような半導体デバイスでは、基板を薄型化するとともに、微細パターンからなる半導体領域を形成することが、半導体特性を向上させるために不可欠であった。
特許文献1は、半導体デバイスチップ及び半導体デバイスの製造方法に関するものであり、裏面を加工後に接合端子を形成するウェーハ薄型化加工工程が開示されている。
また、特許文献2は、半導体装置作製用SiC単結晶基板とその製造方法に関するものであり、SiC単結晶インゴットからSiC単結晶基板を形成する工程が開示されている。また、特許文献3は、SiC単結晶基板の製造方法に関するものであり、SiC単結晶基板の加工変質部を、反応ガスを用いたエッチングにより除去する工程が開示されている。さらに、特許文献4は、発光部と表面電極との間に電流ブロック層を設けた発光ダイオードに関するものである。特許文献2~4では、数μm/h程度のエッチング速度でSiCのドライエッチングを行うことが記載されている。
しかし、これらの方法を用いても、上記課題を解決することはできなかった。
また、特許文献2は、半導体装置作製用SiC単結晶基板とその製造方法に関するものであり、SiC単結晶インゴットからSiC単結晶基板を形成する工程が開示されている。また、特許文献3は、SiC単結晶基板の製造方法に関するものであり、SiC単結晶基板の加工変質部を、反応ガスを用いたエッチングにより除去する工程が開示されている。さらに、特許文献4は、発光部と表面電極との間に電流ブロック層を設けた発光ダイオードに関するものである。特許文献2~4では、数μm/h程度のエッチング速度でSiCのドライエッチングを行うことが記載されている。
しかし、これらの方法を用いても、上記課題を解決することはできなかった。
本発明は、上記事情を鑑みてなされたもので、基板が薄型化されるとともに、微細パターンからなる半導体領域が形成された半導体デバイスおよび半導体デバイスの製造方法を提供することを目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。すなわち、
(1) SiC単結晶基板の表面にN型エピタキシャル層を形成した後、前記N型エピタキシャル層の表面に、ステッパーによるフォトリソグラフィー法を用いて微細パターンからなるP型不純物領域及び表面オーミックコンタクト電極を形成する微細パターン形成工程と、前記P型不純物領域及び前記表面オーミックコンタクト電極を覆うように保護膜を形成した後、前記保護膜の平坦化を行う保護膜平坦化工程と、前記SiC単結晶基板の板厚を薄くする基板薄型化工程と、前記SiC単結晶基板の裏面に裏面オーミックコンタクト電極を形成する裏面オーミックコンタクト電極形成工程と、前記P型不純物領域及び前記表面オーミックコンタクト電極と接続されたショットキー金属部を形成する表面ショットキーコンタクト電極形成工程と、前記表面ショットキーコンタクト電極形成工程の後、前記ショットキー金属部を覆うように表面パッド電極を形成する表面パッド電極形成工程と、を具備することを特徴とする半導体デバイスの製造方法。
(2) 前記基板薄型化工程が、前記SiC単結晶基板の裏面を研磨する工程であることを特徴とする(1)に記載の半導体デバイスの製造方法。
(3) 前記基板薄型化工程が、前記SiC単結晶基板の裏面をドライエッチングする工程であることを特徴とする(1)に記載の半導体デバイスの製造方法。
(4) SiC単結晶基板と、前記SiC単結晶基板の表面に形成されたN型エピタキシャル層と、前記N型エピタキシャル層の表面に形成された微細パターンからなるP型不純物領域及び表面オーミックコンタクト電極と、前記P型不純物領域及び前記表面オーミックコンタクト電極と接続されたショットキー金属部と、前記ショットキー金属部を覆うように形成された表面パッド電極と、前記SiC単結晶基板の裏面に形成された裏面オーミックコンタクト電極と、を有することを特徴とする半導体デバイス。
(5) 前記SiC単結晶基板の板厚が150~350μmであることを特徴とする(4)に記載の半導体デバイス。
(1) SiC単結晶基板の表面にN型エピタキシャル層を形成した後、前記N型エピタキシャル層の表面に、ステッパーによるフォトリソグラフィー法を用いて微細パターンからなるP型不純物領域及び表面オーミックコンタクト電極を形成する微細パターン形成工程と、前記P型不純物領域及び前記表面オーミックコンタクト電極を覆うように保護膜を形成した後、前記保護膜の平坦化を行う保護膜平坦化工程と、前記SiC単結晶基板の板厚を薄くする基板薄型化工程と、前記SiC単結晶基板の裏面に裏面オーミックコンタクト電極を形成する裏面オーミックコンタクト電極形成工程と、前記P型不純物領域及び前記表面オーミックコンタクト電極と接続されたショットキー金属部を形成する表面ショットキーコンタクト電極形成工程と、前記表面ショットキーコンタクト電極形成工程の後、前記ショットキー金属部を覆うように表面パッド電極を形成する表面パッド電極形成工程と、を具備することを特徴とする半導体デバイスの製造方法。
(2) 前記基板薄型化工程が、前記SiC単結晶基板の裏面を研磨する工程であることを特徴とする(1)に記載の半導体デバイスの製造方法。
(3) 前記基板薄型化工程が、前記SiC単結晶基板の裏面をドライエッチングする工程であることを特徴とする(1)に記載の半導体デバイスの製造方法。
(4) SiC単結晶基板と、前記SiC単結晶基板の表面に形成されたN型エピタキシャル層と、前記N型エピタキシャル層の表面に形成された微細パターンからなるP型不純物領域及び表面オーミックコンタクト電極と、前記P型不純物領域及び前記表面オーミックコンタクト電極と接続されたショットキー金属部と、前記ショットキー金属部を覆うように形成された表面パッド電極と、前記SiC単結晶基板の裏面に形成された裏面オーミックコンタクト電極と、を有することを特徴とする半導体デバイス。
(5) 前記SiC単結晶基板の板厚が150~350μmであることを特徴とする(4)に記載の半導体デバイス。
上記の構成によれば、板が薄型化されるとともに、微細パターンからなる半導体領域が形成された半導体デバイスおよび半導体デバイスの製造方法を提供することができる。
本発明の半導体デバイスの製造方法は、SiC単結晶基板の表面にN型エピタキシャル層を形成した後、前記N型エピタキシャル層の表面に、ステッパーによるフォトリソグラフィー法を用いて微細パターンからなるP型不純物領域及び表面オーミックコンタクト電極を形成する微細パターン形成工程と、前記P型不純物領域及び前記表面オーミックコンタクト電極を覆うように保護膜を形成した後、前記保護膜の平坦化を行う保護膜平坦化工程と、前記SiC単結晶基板の板厚を薄くする基板薄型化工程と、前記SiC単結晶基板の裏面に裏面オーミックコンタクト電極を形成する裏面オーミックコンタクト電極形成工程と、前記P型不純物領域及び前記表面オーミックコンタクト電極と接続されたショットキー金属部を形成する表面ショットキーコンタクト電極形成工程と、前記表面ショットキーコンタクト電極形成工程の後、前記ショットキー金属部を覆うように表面パッド電極を形成する表面パッド電極形成工程と、を具備する構成なので、基板薄型化工程によりLTVが大きくなる前に、微細加工を行うことにより、微細パターンからなる半導体領域を有するショットキーバリアダイオードまたはMOSFETなどの半導体デバイスを形成することができる。この基板薄型化により、前記半導体デバイスのオン電圧を小さくすることができ、順方向に電流を流したときの順方向電圧降下を小さくすることができ、電力損失を小さくすることができる。また、この微細パターンからなる半導体領域の形成により、逆電圧が印加された時の逆方向リーク電流を小さくすることができ、半導体デバイスの信頼性を向上させることができる。
以下、本発明を実施するための形態について説明する。
(実施形態)
図1は、本発明の実施形態である半導体デバイスの一例を示す断面図であって、PN接合領域とショットキー接合領域を複合化したショットキーバリアダイオードの一例を示すものである。
図1に示すように、本発明の実施形態である半導体デバイス101は、SiC単結晶基板1と、SiC単結晶基板1の表面1aに形成されたN型エピタキシャル層2と、N型エピタキシャル層2の表面2aに形成された微細パターンからなるP型不純物領域3、4及び表面オーミックコンタクト電極5と、P型不純物領域3、4及び表面オーミックコンタクト電極5と接続されたショットキー金属部8と、ショットキー金属部8を覆うように形成された表面パッド電極9と、SiC単結晶基板1の裏面1bに形成された裏面オーミックコンタクト電極7と、裏面オーミックコンタクト電極7を覆うように形成された裏面パッド電極11と、を有して概略構成されている。
(実施形態)
図1は、本発明の実施形態である半導体デバイスの一例を示す断面図であって、PN接合領域とショットキー接合領域を複合化したショットキーバリアダイオードの一例を示すものである。
図1に示すように、本発明の実施形態である半導体デバイス101は、SiC単結晶基板1と、SiC単結晶基板1の表面1aに形成されたN型エピタキシャル層2と、N型エピタキシャル層2の表面2aに形成された微細パターンからなるP型不純物領域3、4及び表面オーミックコンタクト電極5と、P型不純物領域3、4及び表面オーミックコンタクト電極5と接続されたショットキー金属部8と、ショットキー金属部8を覆うように形成された表面パッド電極9と、SiC単結晶基板1の裏面1bに形成された裏面オーミックコンタクト電極7と、裏面オーミックコンタクト電極7を覆うように形成された裏面パッド電極11と、を有して概略構成されている。
SiC単結晶基板1は、高濃度にN型不純物がドープされたN型半導体基板とされている。SiC単結晶基板1上にはN型エピタキシャル層2が形成されており、N型エピタキシャル層2には複数のP型不純物領域3、4が形成されている。これにより、P型不純物領域3、4とN型エピタキシャル層2との界面にはPN接合領域が形成され、半導体デバイス101の整流性が向上される。なお、前記PN接合領域の間隔を狭くすることにより、リーク電流を小さくすることができる。
なお、後述する半導体デバイスの製造方法において説明するように、P型不純物領域3、4は、P型不純物濃度の違いにより、低濃度P型不純物領域3と、高濃度P型不純物領域4とされている。
なお、後述する半導体デバイスの製造方法において説明するように、P型不純物領域3、4は、P型不純物濃度の違いにより、低濃度P型不純物領域3と、高濃度P型不純物領域4とされている。
P型不純物領域4及びN型エピタキシャル層2とショットキー金属部8との界面には、金属と半導体との接合によって生じるショットキー障壁が形成され、ショットキー接合領域が形成される。これにより、半導体デバイス101の順方向の電圧降下を低くするとともに、スイッチング速度を速くすることができる。
なお、電極全体で前記ショットキー接合領域が占める面積の割合を大きくすることにより、順方向に電流を流したときの電圧降下を小さくして、電力損失を小さくすることができる。
なお、電極全体で前記ショットキー接合領域が占める面積の割合を大きくすることにより、順方向に電流を流したときの電圧降下を小さくして、電力損失を小さくすることができる。
パッシベーション膜10は、表面パッド電極9の端部9cを覆うとともに、N型エピタキシャル層2の表面2a全面を覆って形成されている。表面パッド電極9の露出された部分は端子接合部とされる。
たとえば、半導体デバイス101を、配線基板(図示略)に実装する際に、前記配線基板の一の端子部と前記端子接合部とを結ぶように、アルミワイヤーボンディングするとともに、前記配線基板の他の端子部に、裏面パッド電極11を接合して配置する。これにより、半導体デバイス101の裏面パッド電極11と表面パッド電極9に電圧を印加することができる。
たとえば、半導体デバイス101を、配線基板(図示略)に実装する際に、前記配線基板の一の端子部と前記端子接合部とを結ぶように、アルミワイヤーボンディングするとともに、前記配線基板の他の端子部に、裏面パッド電極11を接合して配置する。これにより、半導体デバイス101の裏面パッド電極11と表面パッド電極9に電圧を印加することができる。
P型不純物領域3、4及び表面オーミックコンタクト電極5は、微細パターンで形成されることが好ましい。これにより、逆電圧を印加したときのリーク電流を小さくすることができ、半導体デバイス101の信頼性を向上させることができる。
SiC単結晶基板1の板厚は、150~350μmとすることが好ましい。SiC単結晶基板1の板厚を350μm以下とすることにより、半導体デバイス101の、順方向電流が流れ始める電流値であるオン電圧を小さくすることができる。また、順方向に電流を流したときの順方向電圧降下を小さくすることができ、電力損失を小さくすることができる。なお、SiC単結晶基板1の板厚が150μm未満とした場合には、半導体デバイスの強度が不足するので好ましくない。
なお、半導体デバイス101は、ショットキーバリアダイオードに限られるものではなく、MOSFETなどでもよい。
なお、半導体デバイス101は、ショットキーバリアダイオードに限られるものではなく、MOSFETなどでもよい。
次に、本発明の実施形態である半導体デバイス101の製造方法について説明する。
図2~図9は、本発明の実施形態である半導体デバイスの製造方法の一例を説明する工程断面図である。なお、図1で示した部材と同じ部材については同じ符号を付して示している。
本発明の実施形態である半導体デバイス101の製造方法は、SiC単結晶基板1の表面1aにステッパーによるフォトリソグラフィー法を用いて、微細パターンからなるP型不純物領域3、4及び表面オーミックコンタクト電極5を形成する微細パターン形成工程と、P型不純物領域3、4及び表面オーミックコンタクト電極5を覆うように保護膜6を形成した後、保護膜6の平坦化を行う保護膜平坦化工程と、SiC単結晶基板1の板厚を薄くする基板薄型化工程と、SiC単結晶基板1の裏面1bに裏面オーミックコンタクト電極7を形成する裏面オーミックコンタクト電極形成工程と、P型不純物領域3、4及び表面オーミックコンタクト電極5と接続されたショットキー金属部8を形成する表面ショットキーコンタクト電極形成工程と、前記表面ショットキーコンタクト電極形成工程の後、ショットキー金属部8を覆うように表面パッド電極9を形成する表面パッド電極形成工程と、を具備する。
図2~図9は、本発明の実施形態である半導体デバイスの製造方法の一例を説明する工程断面図である。なお、図1で示した部材と同じ部材については同じ符号を付して示している。
本発明の実施形態である半導体デバイス101の製造方法は、SiC単結晶基板1の表面1aにステッパーによるフォトリソグラフィー法を用いて、微細パターンからなるP型不純物領域3、4及び表面オーミックコンタクト電極5を形成する微細パターン形成工程と、P型不純物領域3、4及び表面オーミックコンタクト電極5を覆うように保護膜6を形成した後、保護膜6の平坦化を行う保護膜平坦化工程と、SiC単結晶基板1の板厚を薄くする基板薄型化工程と、SiC単結晶基板1の裏面1bに裏面オーミックコンタクト電極7を形成する裏面オーミックコンタクト電極形成工程と、P型不純物領域3、4及び表面オーミックコンタクト電極5と接続されたショットキー金属部8を形成する表面ショットキーコンタクト電極形成工程と、前記表面ショットキーコンタクト電極形成工程の後、ショットキー金属部8を覆うように表面パッド電極9を形成する表面パッド電極形成工程と、を具備する。
<微細パターン形成工程>
まず、図2に示すように、SiC単結晶基板(N型半導体基板)1上にN型エピタキシャル層2を形成する。
次に、CVD法により、N型エピタキシャル層2上に酸化膜を形成する。
次に、前記酸化膜上にレジストを塗布した後、ステッパーによるフォトレジストパターンを形成する。ステッパーを用いることにより微細パターンからなるフォトレジストパターンを形成することができる。その後、前記酸化膜をドライエッチングして窓部を形成する。
まず、図2に示すように、SiC単結晶基板(N型半導体基板)1上にN型エピタキシャル層2を形成する。
次に、CVD法により、N型エピタキシャル層2上に酸化膜を形成する。
次に、前記酸化膜上にレジストを塗布した後、ステッパーによるフォトレジストパターンを形成する。ステッパーを用いることにより微細パターンからなるフォトレジストパターンを形成することができる。その後、前記酸化膜をドライエッチングして窓部を形成する。
次に、窓部が形成された前記酸化膜をマスクとして用いて、P型不純物となるアルミニウムまたはボロンをN型エピタキシャル層2にイオン注入する。その後、再び前記酸化膜上にレジストを塗布した後、ステッパーによるフォトレジストパターンを形成、その後、前記酸化膜をドライエッチングして窓部を形成する。次に、窓部が形成された前記酸化膜をマスクとして用いて、P型不純物となるアルミニウムまたはボロンをN型エピタキシャル層2にイオン注入する。前記酸化膜を除去する。
次に、N型エピタキシャル層2上に、スパッタ法により炭化膜(例えば、カーボン膜)を形成した後、イオン注入を行ったP型不純物の活性化を行うため、高温の熱処理(例えば、1700℃の熱処理)を不活性ガス雰囲気または真空中で行う。その後、前記炭化膜を除去する。これにより、低濃度P型不純物領域3と高濃度P型不純物領域4を形成する。
なお、前記炭化膜は、スパッタ法の代わりに、有機物を塗布した後、熱処理をして形成しても良い。
図3は、低濃度P型不純物領域3と高濃度P型不純物領域4形成後の時点の状態を示す断面工程図である。
なお、前記炭化膜は、スパッタ法の代わりに、有機物を塗布した後、熱処理をして形成しても良い。
図3は、低濃度P型不純物領域3と高濃度P型不純物領域4形成後の時点の状態を示す断面工程図である。
次に、スパッタ法または蒸着法で、P型不純物領域3、4を形成したN型エピタキシャル層2上に、例えば、Ti/Alからなる2層の金属膜を形成する。
次に、前記金属膜上にレジストを塗布した後、ステッパーによるフォトレジストパターンを形成する。ステッパーを用いることにより微細パターンからなるフォトレジストパターンを形成することができる。その後、前記金属膜をドライエッチングして表面オーミックコンタクト電極5を形成する。表面オーミックコンタクト電極5は、複数の高濃度P型不純物領域4に接続され、オーミックコンタクトを形成する。
次に、前記金属膜上にレジストを塗布した後、ステッパーによるフォトレジストパターンを形成する。ステッパーを用いることにより微細パターンからなるフォトレジストパターンを形成することができる。その後、前記金属膜をドライエッチングして表面オーミックコンタクト電極5を形成する。表面オーミックコンタクト電極5は、複数の高濃度P型不純物領域4に接続され、オーミックコンタクトを形成する。
<保護膜平坦化工程>
CVD法により、オーミックコンタクト電極5を形成したN型エピタキシャル層2上に、たとえば、シリコン酸化膜(SiO2)からなる保護膜6を形成する。
次に、CMP(Chemical Mechanical Polishing)法により、保護膜6の平坦化を行う。図4は、この時点の状態を示す断面工程図である。
平坦化した保護膜6の平坦面6aを基準として、次の基板薄型化工程を行うことで、薄型化する基板1の裏面1bを平坦化することができる。
CVD法により、オーミックコンタクト電極5を形成したN型エピタキシャル層2上に、たとえば、シリコン酸化膜(SiO2)からなる保護膜6を形成する。
次に、CMP(Chemical Mechanical Polishing)法により、保護膜6の平坦化を行う。図4は、この時点の状態を示す断面工程図である。
平坦化した保護膜6の平坦面6aを基準として、次の基板薄型化工程を行うことで、薄型化する基板1の裏面1bを平坦化することができる。
<基板薄型化工程>
図5に示すように、SiC単結晶基板1の裏面1bを研磨して、SiC単結晶基板1の厚さtを150~350μmとする。研磨手段は、特に限定されず、公知の方法を用いることができる。
なお、前記SiC単結晶基板の裏面をドライエッチングしてSiC単結晶基板1を薄型化してもよい。効率的に薄型化することができる。
図5に示すように、SiC単結晶基板1の裏面1bを研磨して、SiC単結晶基板1の厚さtを150~350μmとする。研磨手段は、特に限定されず、公知の方法を用いることができる。
なお、前記SiC単結晶基板の裏面をドライエッチングしてSiC単結晶基板1を薄型化してもよい。効率的に薄型化することができる。
<裏面オーミックコンタクト電極形成工程>
スパッタ法または蒸着法で、P型不純物領域3、4を形成したSiC単結晶基板1の裏面に、例えば、Niからなる金属膜を形成する。
次に、熱処理(例えば、950℃の熱処理)を不活性ガス雰囲気または真空中で行って、裏面オーミックコンタクト電極7とする。これにより、裏面オーミックコンタクト電極7は、SiC単結晶基板1の裏面と良好なオーミックコンタクトを形成する。図6は、この時点の状態を示す断面工程図である。
次に、図7に示すように、保護膜6を除去する。
スパッタ法または蒸着法で、P型不純物領域3、4を形成したSiC単結晶基板1の裏面に、例えば、Niからなる金属膜を形成する。
次に、熱処理(例えば、950℃の熱処理)を不活性ガス雰囲気または真空中で行って、裏面オーミックコンタクト電極7とする。これにより、裏面オーミックコンタクト電極7は、SiC単結晶基板1の裏面と良好なオーミックコンタクトを形成する。図6は、この時点の状態を示す断面工程図である。
次に、図7に示すように、保護膜6を除去する。
<表面ショットキーコンタクト電極形成工程>
次に、オーミックコンタクト電極5を形成したN型エピタキシャル層2上にレジストを塗布した後、焦点深度の大きいミラープロジェクションアライナーまたはコンタクトアライナーによる露光、その後の現像により、フォトレジストパターンを形成する。焦点深度の大きいミラープロジェクションアライナーまたはコンタクトアライナーを用いることにより、製造工程を低価格化することができる。
次に、スパッタ法または蒸着法で、窓部を形成したレジスト上に、例えば、チタンまたはモリブデンなどからなる金属膜を形成する。
次に、前記レジストを除去(リフトオフ)することにより、窓部に形成された金属膜のみをオーミックコンタクト電極5を覆うように残すことができる。
次に、ショットキー障壁φb制御のための熱処理(例えば、600℃での熱処理)を不活性ガス雰囲気で行い、ショットキー金属部8を形成する。ショットキー金属部8は、SiC単結晶基板1に接続され、ショットキーコンタクトを形成している。図8は、この時点の状態を示す断面工程図である。
次に、オーミックコンタクト電極5を形成したN型エピタキシャル層2上にレジストを塗布した後、焦点深度の大きいミラープロジェクションアライナーまたはコンタクトアライナーによる露光、その後の現像により、フォトレジストパターンを形成する。焦点深度の大きいミラープロジェクションアライナーまたはコンタクトアライナーを用いることにより、製造工程を低価格化することができる。
次に、スパッタ法または蒸着法で、窓部を形成したレジスト上に、例えば、チタンまたはモリブデンなどからなる金属膜を形成する。
次に、前記レジストを除去(リフトオフ)することにより、窓部に形成された金属膜のみをオーミックコンタクト電極5を覆うように残すことができる。
次に、ショットキー障壁φb制御のための熱処理(例えば、600℃での熱処理)を不活性ガス雰囲気で行い、ショットキー金属部8を形成する。ショットキー金属部8は、SiC単結晶基板1に接続され、ショットキーコンタクトを形成している。図8は、この時点の状態を示す断面工程図である。
<表面パッド電極形成工程>
次に、ショットキー金属部8を形成したN型エピタキシャル層2上にレジストを塗布した後、焦点深度の大きいミラープロジェクションアライナーまたはコンタクトアライナーによる露光、その後の現像により、フォトレジストパターンを形成する。
次に、スパッタ法で、窓部を形成したレジスト上に、例えば、アルミニウムからなる金属膜を形成する。
次に、前記レジストを除去(リフトオフ)することにより、窓部に形成された金属膜のみをショットキー金属部8を覆うように残すことができる。
これにより、ショットキー金属部8に接続された表面パッド電極9を形成する。図9は、この時点の状態を示す断面工程図である。
次に、ショットキー金属部8を形成したN型エピタキシャル層2上にレジストを塗布した後、焦点深度の大きいミラープロジェクションアライナーまたはコンタクトアライナーによる露光、その後の現像により、フォトレジストパターンを形成する。
次に、スパッタ法で、窓部を形成したレジスト上に、例えば、アルミニウムからなる金属膜を形成する。
次に、前記レジストを除去(リフトオフ)することにより、窓部に形成された金属膜のみをショットキー金属部8を覆うように残すことができる。
これにより、ショットキー金属部8に接続された表面パッド電極9を形成する。図9は、この時点の状態を示す断面工程図である。
次に、表面パッド電極9を形成したN型エピタキシャル層2上に、パッシベーション膜を塗布する。パッシベーション膜としては、たとえば、感光性ポリイミド膜を用いる。
次に、ミラープロジェクションアライナーまたはコンタクトアライナーによる露光、その後の現像により、パターン化されたパッシベーション膜10を形成する。図10は、この時点の状態を示す断面工程図であって、表面パッド電極9の表面の一部が露出され、表面パッド電極9の端部9cのみを覆うようにパッシベーション膜10が形成されている。
最後に、スパッタ法で、裏面オーミックコンタクト電極7上に、裏面パッド電極11として、例えば、Ni/Agなどからなる2層の金属膜を形成する。
以上の工程により、図1に示す半導体デバイス101を作製する。
次に、ミラープロジェクションアライナーまたはコンタクトアライナーによる露光、その後の現像により、パターン化されたパッシベーション膜10を形成する。図10は、この時点の状態を示す断面工程図であって、表面パッド電極9の表面の一部が露出され、表面パッド電極9の端部9cのみを覆うようにパッシベーション膜10が形成されている。
最後に、スパッタ法で、裏面オーミックコンタクト電極7上に、裏面パッド電極11として、例えば、Ni/Agなどからなる2層の金属膜を形成する。
以上の工程により、図1に示す半導体デバイス101を作製する。
本発明の実施形態である半導体デバイス101の製造方法は、SiC単結晶基板1の表面1aにステッパーによるフォトリソグラフィー法を用いて、微細パターンからなるP型不純物領域3、4及び表面オーミックコンタクト電極5を形成する微細パターン形成工程と、P型不純物領域3、4及び表面オーミックコンタクト電極5を覆うように保護膜6を形成した後、保護膜6の平坦化を行う保護膜平坦化工程と、SiC単結晶基板1の板厚を薄くする基板薄型化工程と、SiC単結晶基板1の裏面1bに裏面オーミックコンタクト電極7を形成する裏面オーミックコンタクト電極形成工程と、P型不純物領域3、4及び表面オーミックコンタクト電極5と接続されたショットキー金属部8を形成する表面ショットキーコンタクト電極形成工程と、前記表面ショットキーコンタクト電極形成工程の後、ショットキー金属部8を覆うように表面パッド電極9を形成する表面パッド電極形成工程と、を具備する構成なので、基板薄型化工程によりLTVが大きくなる前に、微細加工を行うことにより、微細パターンからなる半導体領域3、4を有するショットキーバリアダイオードまたはMOSFETなどの半導体デバイス101を形成することができる。この基板薄型化により、半導体デバイス101のオン電圧を小さくすることができ、順方向に電流を流したときの順方向電圧降下を小さくすることができ、電力損失を小さくすることができる。また、この微細パターンからなる半導体領域3、4の形成により、逆電圧が印加された時の逆方向リーク電流を小さくすることができ、半導体デバイス101の信頼性を向上させることができる。
本発明の実施形態である半導体デバイス101の製造方法は、前記基板薄型化工程が、SiC単結晶基板1の裏面1bを研磨する工程である構成なので、基板を効率よく薄型化することができる。
本発明の実施形態である半導体デバイス101の製造方法は、前記基板薄型化工程が、SiC単結晶基板1の裏面1bをドライエッチングする工程である構成なので、基板を効率よく薄型化することができる。
本発明の実施形態である半導体デバイス101は、SiC単結晶基板1と、SiC単結晶基板1の表面1aに形成されたN型エピタキシャル層2と、N型エピタキシャル層2の表面2aに形成された微細パターンからなるP型不純物領域3、4及び表面オーミックコンタクト電極5と、P型不純物領域3、4及び表面オーミックコンタクト電極5と接続されたショットキー金属部8と、ショットキー金属部8を覆うように形成された表面パッド電極9と、SiC単結晶基板1の裏面1bに形成された裏面オーミックコンタクト電極7と、を有する構成なので、前記PN接合領域の間隔を狭くして、逆電圧が印加された時の逆方向リーク電流を小さくすることができる。また、電極全体で前記ショットキー接合領域が占める面積の割合を大きくして、順方向に電流を流したときの電圧降下を小さくして、電力損失を小さくすることができる。これにより、半導体デバイス101の信頼性を向上させることができる。
本発明の実施形態である半導体デバイス101は、SiC単結晶基板1の板厚が150~350μmである構成なので、半導体デバイス101のオン電圧を小さくすることができ、順方向に電流を流したときの順方向電圧降下を小さくすることができ、電力損失を小さくすることができる。
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
(実施例1)
図1に示す半導体デバイスを、次の条件で製造した。
<微細パターン形成工程>
まず、SiC単結晶基板(N型半導体基板)上にN型エピタキシャル層を形成した。次に、CVD法により、N型エピタキシャル層上に酸化膜を形成した。次に、前記酸化膜上にレジストを塗布した後、ステッパーによる微細パターンからなるフォトレジストパターンを形成した。その後、前記酸化膜をドライエッチングして窓部を形成した。次に、窓部が形成された前記酸化膜をマスクとして用いて、P型不純物となるアルミニウムをイオン注入した。その後、再び前記酸化膜上にレジストを塗布した後、ステッパーによるフォトレジストパターンを形成、その後、前記酸化膜をドライエッチングして追加の窓部を形成する。次に、窓部が形成された前記酸化膜をマスクとして用いて、P型不純物となるアルミニウムまたはボロンをN型エピタキシャル層2に再度イオン注入した。次に、1700℃の熱処理を不活性ガス雰囲気で行った。これにより、低濃度P型不純物領域および高濃度P型不純物領域を形成した。
(実施例1)
図1に示す半導体デバイスを、次の条件で製造した。
<微細パターン形成工程>
まず、SiC単結晶基板(N型半導体基板)上にN型エピタキシャル層を形成した。次に、CVD法により、N型エピタキシャル層上に酸化膜を形成した。次に、前記酸化膜上にレジストを塗布した後、ステッパーによる微細パターンからなるフォトレジストパターンを形成した。その後、前記酸化膜をドライエッチングして窓部を形成した。次に、窓部が形成された前記酸化膜をマスクとして用いて、P型不純物となるアルミニウムをイオン注入した。その後、再び前記酸化膜上にレジストを塗布した後、ステッパーによるフォトレジストパターンを形成、その後、前記酸化膜をドライエッチングして追加の窓部を形成する。次に、窓部が形成された前記酸化膜をマスクとして用いて、P型不純物となるアルミニウムまたはボロンをN型エピタキシャル層2に再度イオン注入した。次に、1700℃の熱処理を不活性ガス雰囲気で行った。これにより、低濃度P型不純物領域および高濃度P型不純物領域を形成した。
次に、スパッタ法で、P型不純物領域を形成したN型エピタキシャル層上に、Ti/Alからなる2層の金属膜を形成した。次に、前記金属膜上にレジストを塗布した後、ステッパーによる微細パターンからなるフォトレジストパターンを形成した。その後、前記金属膜をドライエッチングして表面オーミックコンタクト電極を形成した。
<保護膜平坦化工程>
次に、CVD法により、表面オーミックコンタクト電極を形成したN型エピタキシャル層上に、シリコン酸化膜(SiO2)からなる保護膜を形成した。次に、CMPにより、前記保護膜の平坦化を行った。
次に、CVD法により、表面オーミックコンタクト電極を形成したN型エピタキシャル層上に、シリコン酸化膜(SiO2)からなる保護膜を形成した。次に、CMPにより、前記保護膜の平坦化を行った。
<基板薄型化工程>
次に、SiC単結晶基板1の裏面を研磨して、SiC単結晶基板の厚さを約250μmとした。研磨方法は、公知の方法である、微粒ダイヤモンドスラリーを用いた機械的研磨をおこなった。
次に、SiC単結晶基板1の裏面を研磨して、SiC単結晶基板の厚さを約250μmとした。研磨方法は、公知の方法である、微粒ダイヤモンドスラリーを用いた機械的研磨をおこなった。
<裏面オーミックコンタクト電極形成工程>
次に、スパッタ法で、P型不純物領域を形成したSiC単結晶基板の裏面にNiからなる金属膜を形成した。次に、950℃の熱処理を不活性ガス雰囲気で行って、裏面オーミックコンタクト電極とした。次に前記保護膜を除去した。
次に、スパッタ法で、P型不純物領域を形成したSiC単結晶基板の裏面にNiからなる金属膜を形成した。次に、950℃の熱処理を不活性ガス雰囲気で行って、裏面オーミックコンタクト電極とした。次に前記保護膜を除去した。
<表面ショットキーコンタクト電極形成工程>
次に、前記表面オーミックコンタクト電極を形成したN型エピタキシャル層上にレジストを塗布した後、焦点深度の大きいミラープロジェクションアライナーによる露光、その後の現像により、フォトレジストパターンを形成した。次に、スパッタ法で、前記窓部を形成したレジスト上に、チタンからなる金属膜を形成した。前記レジストを除去(リフトオフ)した後、600℃での熱処理を不活性ガス雰囲気で行い、ショットキー金属部を形成した。
次に、前記表面オーミックコンタクト電極を形成したN型エピタキシャル層上にレジストを塗布した後、焦点深度の大きいミラープロジェクションアライナーによる露光、その後の現像により、フォトレジストパターンを形成した。次に、スパッタ法で、前記窓部を形成したレジスト上に、チタンからなる金属膜を形成した。前記レジストを除去(リフトオフ)した後、600℃での熱処理を不活性ガス雰囲気で行い、ショットキー金属部を形成した。
<表面パッド電極形成工程>
次に、スパッタ法で、ショットキー金属部を形成したN型エピタキシャル層上にレジストを塗布した後、焦点深度の大きいミラープロジェクションアライナーによる露光、その後の現像により、フォトレジストパターンを形成した。次に、スパッタ法で、前記窓部を形成したレジスト上に、アルミニウムからなる金属膜を形成した。前記レジストを除去(リフトオフ)して、表面パッド電極を形成した。
次に、スパッタ法で、ショットキー金属部を形成したN型エピタキシャル層上にレジストを塗布した後、焦点深度の大きいミラープロジェクションアライナーによる露光、その後の現像により、フォトレジストパターンを形成した。次に、スパッタ法で、前記窓部を形成したレジスト上に、アルミニウムからなる金属膜を形成した。前記レジストを除去(リフトオフ)して、表面パッド電極を形成した。
次に、表面パッド電極を形成したN型エピタキシャル層上に、感光性ポリイミド膜からなるパッシベーション膜を塗布した。次に、ミラープロジェクションアライナーによる露光、その後の現像により、パターン化されたパッシベーション膜を形成した。
最後に、スパッタ法で、前記裏面オーミックコンタクト電極に、例えば、Ni/Agからなる2層の金属膜を形成して、裏面パッド電極とした。以上の工程により、図1に示す半導体デバイスA(実施例1サンプル)を作製した。
(比較例1)
次に、微細パターン形成工程でステッパーを用いずP型不純物領域及び表面オーミックコンタクト電極を形成したことと、保護膜平坦化工程と基板薄型化工程とを行わなかった他は実施例1と同様にして、半導体デバイスB(比較例1サンプル)を作製した。
次に、微細パターン形成工程でステッパーを用いずP型不純物領域及び表面オーミックコンタクト電極を形成したことと、保護膜平坦化工程と基板薄型化工程とを行わなかった他は実施例1と同様にして、半導体デバイスB(比較例1サンプル)を作製した。
次に、半導体デバイスA(実施例1サンプル)と半導体デバイスB(比較例1サンプル)の整流特性の違いを調べた。
図11は、逆方向に電圧を印加したときに、逆方向に流れる電流(以下、逆方向電流)の値を示すグラフである。ここで、逆方向電流は漏れ電流(以下、リーク電流)である。図11に示すように、逆電圧の値を大きくしたとき、半導体デバイスA(実施例1サンプル)の方が、半導体デバイスB(比較例1サンプル)よりも、リーク電流の値が小さいという結果が得られた。つまり、リーク電流を小さくして、半導体デバイスの信頼性を向上させることができた。
図11は、逆方向に電圧を印加したときに、逆方向に流れる電流(以下、逆方向電流)の値を示すグラフである。ここで、逆方向電流は漏れ電流(以下、リーク電流)である。図11に示すように、逆電圧の値を大きくしたとき、半導体デバイスA(実施例1サンプル)の方が、半導体デバイスB(比較例1サンプル)よりも、リーク電流の値が小さいという結果が得られた。つまり、リーク電流を小さくして、半導体デバイスの信頼性を向上させることができた。
図12は、順方向に電圧を印加したときに、順方向に流れる電流(以下、順方向電流)の値を示すグラフである。図12に示すように、半導体デバイスA(実施例1サンプル)の方が、半導体デバイスB(比較例1サンプル)よりも、順方向電流が流れ始めるときの電圧の値が低いとともに、I-V特性の傾きが大きいという結果が得られた。つまり、半導体デバイスA(実施例1サンプル)のオン電圧を小さくすることができ、電力損失を小さくすることができた。
本発明は、半導体デバイス及び半導体デバイスの製造方法に関するものであって、オン電圧を小さくして電力損失を小さくするとともに、リーク電流を小さくして信頼性を向上させた半導体デバイスを製造・利用する産業において利用可能性がある。
1…SiC単結晶基板(N型半導体基板)、1a…表面、1b…裏面、2…N型エピタキシャル層、2a…表面、3…(低濃度P型)半導体領域、4…(高濃度P型)半導体領域、5…(表面)オーミックコンタクト電極、6…保護膜、7…(裏面)オーミックコンタクト電極、8…ショットキー金属部、9…(表面)パッド電極、9c…端部、10…パッシベーション膜、11…(裏面)パッド電極、101…半導体デバイス。
Claims (5)
- SiC単結晶基板の表面にN型エピタキシャル層を形成した後、前記N型エピタキシャル層の表面に、ステッパーによるフォトリソグラフィー法を用いて微細パターンからなるP型不純物領域及び表面オーミックコンタクト電極を形成する微細パターン形成工程と、
前記P型不純物領域及び前記表面オーミックコンタクト電極を覆うように保護膜を形成した後、前記保護膜の平坦化を行う保護膜平坦化工程と、
前記SiC単結晶基板の板厚を薄くする基板薄型化工程と、
前記SiC単結晶基板の裏面に裏面オーミックコンタクト電極を形成する裏面オーミックコンタクト電極形成工程と、
前記P型不純物領域及び前記表面オーミックコンタクト電極と接続されたショットキー金属部を形成する表面ショットキーコンタクト電極形成工程と、
前記表面ショットキーコンタクト電極形成工程の後、前記ショットキー金属部を覆うように表面パッド電極を形成する表面パッド電極形成工程と、を具備することを特徴とする半導体デバイスの製造方法。 - 前記基板薄型化工程が、前記SiC単結晶基板の裏面を研磨する工程であることを特徴とする請求項1に記載の半導体デバイスの製造方法。
- 前記基板薄型化工程が、前記SiC単結晶基板の裏面をドライエッチングする工程であることを特徴とする請求項1に記載の半導体デバイスの製造方法。
- SiC単結晶基板と、前記SiC単結晶基板の表面に形成されたN型エピタキシャル層と、前記N型エピタキシャル層の表面に形成された微細パターンからなるP型不純物領域及び表面オーミックコンタクト電極と、前記P型不純物領域及び前記表面オーミックコンタクト電極と接続されたショットキー金属部と、前記ショットキー金属部を覆うように形成された表面パッド電極と、前記SiC単結晶基板の裏面に形成された裏面オーミックコンタクト電極と、を有することを特徴とする半導体デバイス。
- 前記SiC単結晶基板の板厚が150~350μmであることを特徴とする請求項4に記載の半導体デバイス。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP09830153.4A EP2372771B1 (en) | 2008-12-02 | 2009-11-25 | Semiconductor device manufacturing method |
US13/132,184 US8513674B2 (en) | 2008-12-02 | 2009-11-25 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008-307533 | 2008-12-02 | ||
JP2008307533A JP5542325B2 (ja) | 2008-12-02 | 2008-12-02 | 半導体デバイスの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2010064382A1 true WO2010064382A1 (ja) | 2010-06-10 |
Family
ID=42233041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2009/006367 WO2010064382A1 (ja) | 2008-12-02 | 2009-11-25 | 半導体デバイス及び半導体デバイスの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8513674B2 (ja) |
EP (1) | EP2372771B1 (ja) |
JP (1) | JP5542325B2 (ja) |
WO (1) | WO2010064382A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012049792A1 (ja) * | 2010-10-15 | 2012-04-19 | 三菱電機株式会社 | 炭化珪素半導体素子の製造方法 |
US8937319B2 (en) * | 2011-03-07 | 2015-01-20 | Shindengen Electric Manufacturing Co., Ltd. | Schottky barrier diode |
JP5940500B2 (ja) * | 2013-09-11 | 2016-06-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP5846178B2 (ja) * | 2013-09-30 | 2016-01-20 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
US9123828B2 (en) | 2013-11-14 | 2015-09-01 | Infineon Technologies Ag | Semiconductor device and method for forming a semiconductor device |
KR20160024268A (ko) * | 2014-08-25 | 2016-03-04 | 한국전기연구원 | 실리콘 카바이드 쇼트키 다이오드 제조방법 |
JP7135531B2 (ja) | 2018-07-20 | 2022-09-13 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
CN109473484A (zh) * | 2018-11-21 | 2019-03-15 | 中国电子科技集团公司第十三研究所 | 一种碳化硅肖特基二极管 |
CN109950327A (zh) * | 2019-03-12 | 2019-06-28 | 中国科学院微电子研究所 | SiC MOS电容器件制备方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06188163A (ja) | 1992-12-21 | 1994-07-08 | Toyota Central Res & Dev Lab Inc | 半導体装置作製用SiC単結晶基板とその製造方法 |
JPH0766433A (ja) * | 1993-08-26 | 1995-03-10 | Hitachi Ltd | 半導体整流素子 |
JP2001015621A (ja) | 1999-07-02 | 2001-01-19 | Sony Corp | 半導体デバイスチップ及び半導体デバイスの製造方法 |
JP2001177096A (ja) * | 1999-12-14 | 2001-06-29 | Fuji Electric Co Ltd | 縦型半導体装置の製造方法および縦型半導体装置 |
JP2002314098A (ja) * | 2001-04-13 | 2002-10-25 | Sanken Electric Co Ltd | 半導体装置 |
JP2006032665A (ja) | 2004-07-16 | 2006-02-02 | Hitachi Cable Ltd | 発光ダイオード |
JP2006261563A (ja) | 2005-03-18 | 2006-09-28 | Nippon Steel Corp | SiC単結晶基板の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001022498A1 (de) * | 1999-09-22 | 2001-03-29 | Siced Electronics Development Gmbh & Co. Kg | Sic-halbleitervorrichtung mit einem schottky-kontakt und verfahren zu deren herstellung |
JP2005191227A (ja) * | 2003-12-25 | 2005-07-14 | Sanyo Electric Co Ltd | 半導体装置 |
JP4610207B2 (ja) * | 2004-02-24 | 2011-01-12 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
KR20080046658A (ko) * | 2005-09-16 | 2008-05-27 | 크리 인코포레이티드 | 실리콘 카바이드 전력 소자들을 그 상에 가지는 반도체웨이퍼들의 가공방법들 |
JP4420062B2 (ja) * | 2007-05-10 | 2010-02-24 | 株式会社デンソー | ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置 |
US7851881B1 (en) * | 2008-03-21 | 2010-12-14 | Microsemi Corporation | Schottky barrier diode (SBD) and its off-shoot merged PN/Schottky diode or junction barrier Schottky (JBS) diode |
JP5172916B2 (ja) * | 2010-09-08 | 2013-03-27 | 株式会社東芝 | 半導体整流装置 |
-
2008
- 2008-12-02 JP JP2008307533A patent/JP5542325B2/ja not_active Expired - Fee Related
-
2009
- 2009-11-25 EP EP09830153.4A patent/EP2372771B1/en not_active Not-in-force
- 2009-11-25 US US13/132,184 patent/US8513674B2/en active Active
- 2009-11-25 WO PCT/JP2009/006367 patent/WO2010064382A1/ja active Application Filing
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06188163A (ja) | 1992-12-21 | 1994-07-08 | Toyota Central Res & Dev Lab Inc | 半導体装置作製用SiC単結晶基板とその製造方法 |
JPH0766433A (ja) * | 1993-08-26 | 1995-03-10 | Hitachi Ltd | 半導体整流素子 |
JP2001015621A (ja) | 1999-07-02 | 2001-01-19 | Sony Corp | 半導体デバイスチップ及び半導体デバイスの製造方法 |
JP2001177096A (ja) * | 1999-12-14 | 2001-06-29 | Fuji Electric Co Ltd | 縦型半導体装置の製造方法および縦型半導体装置 |
JP2002314098A (ja) * | 2001-04-13 | 2002-10-25 | Sanken Electric Co Ltd | 半導体装置 |
JP2006032665A (ja) | 2004-07-16 | 2006-02-02 | Hitachi Cable Ltd | 発光ダイオード |
JP2006261563A (ja) | 2005-03-18 | 2006-09-28 | Nippon Steel Corp | SiC単結晶基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2372771A1 (en) | 2011-10-05 |
US20110233563A1 (en) | 2011-09-29 |
JP5542325B2 (ja) | 2014-07-09 |
JP2010135392A (ja) | 2010-06-17 |
EP2372771A4 (en) | 2014-01-15 |
EP2372771B1 (en) | 2018-01-10 |
US8513674B2 (en) | 2013-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010064382A1 (ja) | 半導体デバイス及び半導体デバイスの製造方法 | |
JP5449786B2 (ja) | 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法 | |
JP5525940B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP4690485B2 (ja) | 半導体素子の製造方法 | |
JP4594113B2 (ja) | 半導体装置の製造方法 | |
TWI388012B (zh) | 尚特基二極體及製造方法 | |
WO2014065018A1 (ja) | 半導体装置の製造方法 | |
JP5687128B2 (ja) | 半導体装置およびその製造方法 | |
JP5047133B2 (ja) | 半導体装置の製造方法 | |
CN112466752A (zh) | 碳化硅半导体装置及碳化硅半导体装置的制造方法 | |
JP2006210569A (ja) | 半導体装置および半導体装置の製造方法 | |
JP6658171B2 (ja) | 半導体装置の製造方法 | |
JP2011049258A (ja) | 半導体装置の製造方法 | |
JP2013084844A (ja) | 炭化珪素半導体装置及びその製造方法 | |
JP4942255B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP4986420B2 (ja) | トランジスタ | |
JP5982109B2 (ja) | 炭化珪素半導体装置 | |
JP4091931B2 (ja) | SiC半導体装置およびSiC半導体装置の製造方法 | |
JP6014322B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2003069021A (ja) | 半導体装置及びその製造方法 | |
JP2008210938A (ja) | 半導体装置およびその製造方法 | |
JP2004022796A (ja) | 炭化珪素半導体素子およびその形成方法 | |
TWI469352B (zh) | 碳化矽半導體裝置及其製造方法 | |
JP6256008B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2019192860A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 09830153 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 2009830153 Country of ref document: EP |
|
WWE | Wipo information: entry into national phase |
Ref document number: 13132184 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |