WO2010058443A1 - 配線基板及び配線基板の製造方法 - Google Patents

配線基板及び配線基板の製造方法 Download PDF

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阿部知行
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富士通株式会社
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Definitions

  • the present invention relates to a wiring board and a method for manufacturing the wiring board, and more specifically to a wiring board including a conductive core substrate and a method for manufacturing the wiring board.
  • a demand for miniaturization of electronic parts such as semiconductor elements and wiring boards (package boards) such as printed boards provided in electronic devices.
  • electronic parts such as semiconductor elements and wiring boards (package boards) such as printed boards provided in electronic devices.
  • wiring boards such as printed boards provided in electronic devices.
  • the importance of multilayer wiring boards in which wiring layers are multilayered is increasing.
  • a multilayer wiring board for example, a built-up multilayer wiring board in which wiring in which insulating layers and conductor layers are alternately stacked is formed on one main surface or both main surfaces of a core substrate is employed.
  • a demand for miniaturization of electronic parts such as semiconductor elements and wiring boards (package boards) such as printed boards provided in electronic devices.
  • electronic parts such as semiconductor elements and wiring boards (package boards) such as printed boards provided in electronic devices.
  • wiring boards such as printed boards provided in electronic devices.
  • the importance of multilayer wiring boards in which wiring layers are multilayered is increasing.
  • a multilayer wiring board for example, a built-up multilayer wiring board in which wiring in which insulating layers and conductor layers are alternately stacked is formed on one main surface or both main surfaces of a core substrate is employed.
  • the thermal expansion coefficient is about 12 ppm / ° C. to 20 ppm / ° C.
  • a semiconductor element made of silicon (Si) has a thermal expansion coefficient of about 3.5 ppm / ° C.
  • the thermal expansion coefficients of the wiring layer and the semiconductor element are greatly different. Therefore, when a semiconductor element is mounted on the build-up multilayer wiring board by bare chip, thermal stress and thermal strain may occur between the semiconductor element and the build-up multilayer wiring board, resulting in fatigue failure or disconnection. There is.
  • a base material including a carbon fiber (carbon fiber) material is adopted as the core substrate, and a thermally conductive material is provided above and below the core substrate.
  • a wiring board in which a wiring layer including the wiring layer is arranged has been proposed. JP-T-2004-515610
  • the thickness of the wiring layer and the insulating layer laminated on the surface of the core substrate is 6.0 mm to 7.0 mm. That is, the thickness of the wiring layer and the insulating layer is about 5 to 6 times that of the core substrate.
  • the thermal expansion coefficient of the glass epoxy prepreg is usually 10 ppm / ° C. to 20 ppm / ° C., which is larger than that of a core substrate containing a carbon fiber (carbon fiber) material.
  • the glass epoxy prepreg on the wiring board expands more than the semiconductor element. Furthermore, since the proportion of the wiring layer containing the heat conductive material is reduced, the amount of stress deformation caused by thermal expansion of the glass epoxy prepreg is more dominant than the amount of stress deformation of the wiring layer. become. Therefore, there has been a problem that thermal stress and thermal strain are generated in the wiring board, resulting in fatigue failure or disconnection.
  • An object of the present invention is to provide a wiring board having a structure capable of suppressing fatigue failure or disconnection due to thermal stress and thermal strain even when the total number of wiring layers is increased in a multilayer wiring structure, and a method for manufacturing the wiring board. .
  • a substrate containing a carbon material a first insulating layer formed on the substrate, and formed on the first insulating layer.
  • the resin has a thermal expansion coefficient smaller than that of the resin and is larger than the elastic modulus of the resin.
  • the amount of displacement due to the thermal expansion of the resin is suppressed by the metal having the elastic modulus. Therefore, in addition to the substrate containing the carbon material, the amount of displacement due to the thermal expansion of the wiring substrate formed by stacking the wiring layers is suppressed. Accordingly, fatigue damage and disconnection of the wiring board due to thermal stress and thermal strain when the semiconductor element is mounted on the wiring board by bare chip can be suppressed.
  • FIG. 1 is a diagram showing a structure of a wiring board 50a according to the first embodiment.
  • FIG. 2 is a diagram showing a method of manufacturing the wiring board 50a according to the first embodiment.
  • FIG. 3 is a diagram showing a method of manufacturing the wiring board 50a according to the first embodiment.
  • FIG. 4 is a diagram showing a method of manufacturing the wiring board 50a according to the first embodiment.
  • FIG. 5 is a diagram showing a method of manufacturing the wiring board 50a according to the first embodiment.
  • FIG. 6 is a diagram showing a method of manufacturing the wiring board 50a according to the first embodiment.
  • FIG. 7 is a table showing the thermal expansion coefficient, elastic modulus, thermal deformation amount, and stress deformation amount of the core substrate 1, the prepreg 12, and the metal plate 4 according to the first embodiment.
  • FIG. 8 is a diagram showing the structure of the wiring board 50b according to the second embodiment.
  • FIG. 9 is a diagram showing a method of manufacturing the wiring board 50b according to the second embodiment.
  • FIG. 10 is a diagram showing a method of manufacturing the wiring board 50b according to the second embodiment.
  • FIG. 11 is a diagram showing a method of manufacturing the wiring board 50b according to the second embodiment.
  • FIG. 12 is a diagram showing a method of manufacturing the wiring board 50b according to the second embodiment.
  • FIG. 13 is a diagram showing a method of manufacturing the wiring board 50b according to the second embodiment.
  • FIG. 1 shows the structure of the wiring board 50a according to the first embodiment.
  • the core substrate is 1, the lower hole is 2, the insulating resin is 3, the metal plate is 4, the lower hole is 5, the first wiring layer is 6, The first intermediate layer is 7, the glass epoxy layer is 8, the second wiring layer is 9, the second intermediate layer is 11, the prepreg is 12, the through hole is 14, the third wiring layer is 15, and the wiring layer is 17. .
  • the flat core substrate 1 is formed by impregnating a resin material into glass fibers and prepregs 1b, 1c, and 1d obtained by impregnating an epoxy resin composition into a conductive carbon fiber (carbon fiber) material.
  • the prepregs 1 a and 1 e and a copper foil (not shown) that covers both surfaces of the core substrate 1 are laminated to form a laminate.
  • the total thickness of the core substrate 1 is, for example, 1.0 mm to 2.0 mm.
  • the number of prepregs for forming the carbon fiber reinforced core portion can be selected according to the thickness, strength, etc. of the core substrate 1 to be formed.
  • the thicknesses of the prepregs 1b, 1c, and 1d vary depending on the thickness of the carbon fiber to be used, but are, for example, about 100 ⁇ m to 300 ⁇ m. In addition to carbon fibers, carbon nanotubes, aramid fibers, or poly-p-phenylenebenzobisoxazole (PBO) fibers may be used.
  • the prepregs 1b, 1c, and 1d are mixed with 40 wt% to 60 wt% of carbon fibers.
  • the semiconductor element is made of silicon (Si)
  • its thermal expansion coefficient is about 3.5 ppm / ° C. This is because the thermal expansion coefficients of the prepregs 1b, 1c, and 1d are set to 1 ppm / ° C. to 2 ppm / ° C. in accordance with the thermal expansion coefficient of the semiconductor element.
  • the thermal expansion coefficient of the cured product of the prepregs 1a and 1e is about 12 ppm / ° C. to 16 ppm / ° C. by impregnating the glass fiber with a resin.
  • the elastic modulus of the cured product of the prepregs 1a and 1e is 10 GPa to 30 GPa.
  • the lower hole 2 is formed so as to penetrate the core substrate 1.
  • the number of formations of the lower holes 2 depends on the wiring layout and the like. Specifically, for example, about 1000 lower holes 2 may be formed.
  • the diameter of the pilot hole 2 is preferably formed, for example, from 0.3 mm to 1.0 mm and at intervals of, for example, 0.5 mm to 2.0 mm.
  • the insulating resin 3 is formed between the inside of the lower hole 2 and the outside of the through hole 14.
  • the insulating resin 3 is preferably an epoxy resin, for example.
  • the thickness of the insulating resin 3 is desirably 50 ⁇ m to 300 ⁇ m, for example. Since the insulating resin 3 serves as an insulating layer on the inner wall surface of the pilot hole 2 of the core substrate 1 having conductivity, it reliably insulates the core substrate 1 from the first wiring layer 6 and the second wiring layer 9 described later. can do.
  • the first intermediate layer 7 is formed from the metal plate 4 and the first wiring layer 6.
  • a lower hole 5 is formed in the metal plate 4 so as to penetrate the metal plate 4.
  • the first wiring layer 6 is formed so as to cover the surface of the metal plate 4 and the inner wall surface of the lower hole 5.
  • a prepreg 12 is formed between the metal plate 4 and the lower hole 5.
  • the number of formation of the lower holes 5 depends on the wiring layout or the like, but specifically, for example, about 1000 lower holes 5 may be formed.
  • the diameter of the lower hole 5 is preferably 0.3 mm to 1.0 mm, for example, and is formed with an interval of 0.5 mm to 2.0 mm, for example.
  • the arrangement positions of the lower hole 5 and the lower hole 2 coincide in a plane.
  • the metal plate 4 desirably has a thermal expansion coefficient of, for example, 0 ppm / ° C. to 5 ppm / ° C.
  • the metal plate 4 is desirably formed with a thickness of, for example, 50 ⁇ m to 200 ⁇ m.
  • the metal plate 4 is preferably made of, for example, Invar, Kovar, 42 alloy (Fe-42% Ni), tungsten, or molybdenum.
  • the elastic modulus of the metal plate 4 is desirably 130 GPa to 410 GPa, for example.
  • the elastic modulus of Invar is 140 GPa to 160 GPa.
  • the elastic modulus of Kovar is 130 GPa to 140 GPa.
  • the elastic modulus of 42 alloy is 140 GPa to 190 GPa.
  • the elastic modulus of tungsten is 403 GPa.
  • the elastic modulus of molybdenum is 327 GPa.
  • the first wiring layer 6 is preferably formed of, for example, copper (Cu).
  • the first wiring layer 6 is preferably formed with a thickness of 20 ⁇ m to 40 ⁇ m, for example.
  • the first wiring layer 6 is preferably used as a ground layer or a power supply layer, for example.
  • the second intermediate layer 11 is formed from the glass epoxy layer 8 and the second wiring layer 9.
  • the glass epoxy layer 8 is desirably formed with a thickness of 60 ⁇ m to 200 ⁇ m, for example.
  • the second wiring layer 9 is formed so as to sandwich the glass epoxy layer 8 vertically.
  • the second wiring layer 9 is desirably formed of, for example, copper (Cu).
  • the second wiring layer 9 is desirably formed with a thickness of 18 ⁇ m to 35 ⁇ m, for example.
  • the second wiring layer 9 is preferably used as a signal layer, for example.
  • the prepreg 12 is formed so as to be embedded between the core substrate 1 and the first intermediate layer 7 and between the first intermediate layer 7 and the second intermediate layer 11.
  • the prepreg 12 is desirably formed by, for example, impregnating a glass cloth with a thermosetting resin material.
  • the prepreg 12 is preferably formed with a thickness of, for example, 100 ⁇ m to 200 ⁇ m.
  • a prepreg 12 between the prepared hole 5 and a third wiring layer 15 described later is formed by laminating a core substrate 1, a first intermediate layer 7, and a second intermediate layer 11 described later via the prepreg 12. At this time, the heated and pressurized prepreg 12 is filled.
  • the coefficient of thermal expansion of the prepreg 12 is desirably 10 ppm / ° C. to 20 ppm / ° C.
  • the elastic modulus of the cured product of the prepreg 12 is 10 GPa to 30 GPa.
  • the wiring layer 17 is a layer in which the first intermediate layer 7, the second intermediate layer 11, and the prepreg 12 are stacked.
  • the thickness of the wiring layer 17 including the first intermediate layer 7 and the second intermediate layer 11 laminated on one side of the core substrate 1 is For example, it is 6.0 mm to 7.0 mm. That is, the thickness of the wiring layer 17 is about 5 to 6 times that of the core substrate 1.
  • the through hole 14 is formed so as to penetrate the core substrate 1, the first intermediate layer 7, the second intermediate layer 11, and the prepreg 12.
  • the through hole 14 is formed substantially concentrically with the lower hole 2 of the core substrate 1 and the lower hole 5 of the first intermediate layer 7.
  • the through hole 14 is desirably formed with a smaller diameter than the lower hole 2 and the lower hole 5.
  • the through hole 14 is desirably formed to have a diameter of 0.1 ⁇ m to 0.4 ⁇ m, for example.
  • Copper (Cu) is formed on substantially the entire inner wall surface of the through hole 14, the inner wall surface of the insulating resin 3 in the core substrate 1, the first intermediate layer 7, the second intermediate layer 11, and the periphery of the through hole 14 on the prepreg 12. ) Is formed by plating.
  • 2A shows prepregs 1b, 1c, and 1d that are formed by impregnating a carbon fiber with a resin material (polymer material), and prepregs 1a that are formed by impregnating a glass fiber with a resin material.
  • 1e and a copper foil (not shown) covering both surfaces of the core substrate 1 are overlapped and aligned.
  • the prepregs 1b, 1c, and 1d are desirably mixed with 40 wt% to 60 wt% carbon fiber.
  • the semiconductor element is made of silicon (Si)
  • its thermal expansion coefficient is about 3.5 ppm / ° C.
  • the thermal expansion coefficients of the prepregs 1b, 1c, and 1d are larger than the thermal expansion coefficient of silicon.
  • the mixing ratio of the carbon fibers in the prepregs 1b, 1c, and 1d is 60 wt% or more, it becomes difficult to form the prepregs 1b, 1c, and 1d.
  • the carbon fiber material for example, a carbon fiber cloth or a carbon fiber mesh or a carbon fiber nonwoven fabric that is woven with carbon fiber yarns bundled with carbon fibers and oriented so as to spread in the surface spreading direction can be used.
  • the epoxy resin composition containing the carbon fiber material is mixed with an inorganic filler such as an alumina filler, an aluminum nitride filler, or a silica filler to reduce the coefficient of thermal expansion.
  • an inorganic filler such as an alumina filler, an aluminum nitride filler, or a silica filler to reduce the coefficient of thermal expansion.
  • carbon nanotubes may be used in addition to the carbon fibers described above.
  • 10 wt% to 45 wt% of silica filler in the entire composition is mixed with the epoxy resin composition enclosing the carbon fiber.
  • the content rate of the silica filler in the whole composition is 10 wt% or less, it becomes difficult to ensure the flame resistance of the epoxy resin composition.
  • the content rate of the silica filler in the whole composition becomes 45 wt% or more, the moldability of the epoxy resin composition becomes difficult.
  • the prepregs 1a and 1e are arranged between the prepregs 1b, 1c, and 1d and a copper foil (not shown), and are interposed between the prepregs 1b, 1c, and 1d and the copper foil.
  • a woven fabric made of glass fiber was impregnated with an epoxy resin, and the epoxy resin was dried to be in a B-stage state.
  • the thickness of the prepregs 1a and 1e is about 100 ⁇ m to 200 ⁇ m.
  • the reason for using the prepregs 1a and 1e containing glass fibers is to prevent the strength of the core substrate 1 from decreasing and to keep the thermal expansion coefficient of the core substrate 1 small.
  • FIG. 2B shows that the prepregs 1a, 1b, 1c, 1d, and 1e shown in FIG. 2A and a copper foil (not shown) are heated and pressed from the state in which they are superposed on the surfaces of the prepregs 1a and 1e.
  • the resin contained in the prepregs 1 a, 1 b, 1 c, 1 d, and 1 e is thermoset to form the flat core substrate 1.
  • the core substrate 1 is configured such that a copper foil is integrally attached and formed on both surfaces of a laminated body in which prepregs 1b, 1c, and 1d are integrally formed via prepregs 1a and 1e.
  • the core substrate 1 thus formed had an average coefficient of thermal expansion in the plane direction of 2 ppm / ° C. and an average coefficient of thermal expansion in the thickness direction of 80 ppm / ° C. in the temperature range of 25 ° C. to 200 ° C.
  • FIG. 2C is a diagram showing a state where the core substrate 1 is drilled to form the prepared hole 2.
  • the diameter of the pilot hole 2 is desirably 0.8 mm to 1.0 mm, for example.
  • the prepared holes 2 are preferably formed at intervals of 1.0 mm to 2.0 mm, for example. When the lower hole 2 is formed, irregularities occur because silica filler (not shown) is also removed from the inner wall of the lower hole 2.
  • FIG. 2D shows a state where the inner wall surface of the lower hole 2 in the core substrate 1 is covered with a plating layer (not shown) and then the lower hole 2 is filled with the insulating resin 3.
  • the unevenness present on the inner wall of the lower hole 2 acts as an anchor so that the insulating resin 3 is firmly embedded in the lower hole 2.
  • FIG. 3A is a diagram showing a state in which a metal plate 4 constituting a first intermediate layer 7 described later is prepared.
  • FIG. 3B is a view showing that the metal plate 4 is drilled to form the prepared hole 5.
  • the lower holes 5 are preferably formed with a diameter of, for example, 0.8 mm to 1.0 mm, and at an interval of, for example, 1.0 mm to 2.0 mm.
  • FIG. 3C is a diagram showing that the first wiring layer 6 is formed on the surface of the metal plate 4 and the inner wall surface of the lower hole 5.
  • electroless copper plating and electrolytic copper plating are applied to the metal plate 4, and the first wiring is formed on the surface of the metal plate 4 and the inner wall surface of the lower hole 5. Covered by layer 6. By such a process, the first intermediate layer 7 is formed.
  • FIG. 3D shows that a laminated body of a glass epoxy layer 8 and a conductive layer 9a constituting the second intermediate layer 11 described later is prepared.
  • the conductive layer 9a is formed so as to sandwich the glass epoxy layer 8 vertically.
  • FIG. 3E is a view showing a state in which a dry film resist (photoresist) (not shown) is laminated on the surface of the conductive layer 9a, and is exposed and developed. By this step, a resist pattern 10 is formed on a portion where a second wiring layer 9 described later is formed.
  • a dry film resist photoresist
  • FIG. 3F is a diagram showing etching of the conductive layer 9a using the resist pattern 10 as a mask. By this etching process, the second wiring layer 9 is formed under the resist pattern 10.
  • FIG. 3G is a view showing that the resist pattern 10 is removed from the second wiring layer 9 after FIG. 3F.
  • the second wiring layer 9 is exposed on the surface of the glass epoxy layer 8 and the second intermediate layer 11 is formed.
  • the 4A shows the metal foil 13, the prepreg 12a, the second intermediate layer 11, the prepreg 12b, the first intermediate layer 7, the prepreg 12c, the core substrate 1, the prepreg 12d, the first intermediate layer 7, the prepreg 12e, and the second intermediate layer 11. It is a figure which shows the state which has arrange
  • the prepregs 12a to 12f are preferably formed by, for example, impregnating a glass cloth with a thermosetting resin material such as an epoxy resin.
  • the metal foil 13 is preferably made of copper (Cu).
  • FIG. 4B is a view showing a state in which the core substrate 1, the first intermediate layer 7 having the lower holes 5, the second intermediate layer 11, and the metal foil 13 are laminated and formed through the prepreg 12.
  • the prepreg 12a, the prepreg 12b, the prepreg 12c, the prepreg 12d, the prepreg 12e, and the prepreg 12f illustrated in FIG. 4A are cured as a result of the heat treatment to become the prepreg 12 illustrated in FIG. 4B.
  • the core substrate 1, the first intermediate layer 7 having the prepared holes 5, the second intermediate layer 11, and the metal foil 13 are laminated and formed through the prepreg 12.
  • the prepared holes 5 formed in advance in the first intermediate layer 7 are filled with the prepreg 12.
  • each member is pressurized by a vacuum press (not shown).
  • the pressurizing temperature is desirably 170 ° C. to 220 ° C., for example.
  • the prepregs 12a to 12f are interposed between the layers in an uncured state, and the core substrate 1, the first intermediate layer 7 and the second intermediate layer 11 are prepreg in a state where the respective layers are electrically insulated by heating and pressing. 12 is laminated and formed.
  • FIG. 5A is a diagram showing a through hole 14a for forming a through hole 14 to be described later in the core substrate 1 in which the first intermediate layer 7, the second intermediate layer 11, and the prepreg 12 are stacked.
  • the through hole 14a is concentric with the lower hole 2 of the core substrate 1 and the lower hole 5 of the first intermediate layer 7 by drilling, and the first intermediate layer 7, the second intermediate layer 11, the prepreg 12, and the core. It is desirable to form through the substrate 1 in the thickness direction.
  • the through hole 14a is desirably formed to have a diameter of 0.2 ⁇ m to 0.4 ⁇ m, for example.
  • the through hole 14 a is preferably formed to have a smaller diameter than the lower hole 2 of the core substrate 1 and the lower hole 5 of the first intermediate layer 7.
  • the insulating resin 3 is exposed on the inner wall surface of the through hole 14a at the part where the through hole 14a penetrates the core substrate 1. Further, the prepreg 12 is exposed on the inner wall surface of the through hole 14a at a portion where the through hole 14a penetrates the first intermediate layer 7.
  • FIG. 5B shows a state in which, after the through hole 14a is formed, the substrate is subjected to electroless copper plating and electrolytic copper plating, and the through hole 14 is formed on the inner surface of the through hole 14a.
  • electroless copper plating an electroless copper plating layer is formed on the entire inner surface of the through hole 14a and the surface of the substrate.
  • the third plating layer 15a is deposited on the entire inner wall surface of the through hole 14a and the entire surface of the substrate.
  • the third plating layer 15a formed on the inner wall surface of the through hole 14a becomes a through hole 14 that electrically connects the wiring patterns on the front and back surfaces of the substrate.
  • FIG. 6A is a view showing that a dry film resist (photoresist) (not shown) is laminated on the surface of the third plating layer 15a deposited on the substrate surface, and the dry film resist is exposed and developed. As shown in FIG. 6A, a resist pattern 16 is formed on a portion where a third wiring layer 15 described later is formed.
  • a dry film resist photoresist
  • FIG. 6B is a diagram showing that the third plating layer 15a is etched at a portion where the resist pattern 16 is not formed, and the resist pattern 16 is peeled off.
  • the third wiring layer 15 is formed by etching the third plating layer 15a.
  • the third wiring layer 15 is exposed on the surface of the substrate by peeling off the resist pattern 16 on the third wiring layer 15.
  • the wiring substrate 50a including the core substrate 1 and the wiring layer 17 formed by laminating the first intermediate layer 7, the second intermediate layer 11, and the prepreg 12 is formed.
  • FIG. 7 is a table showing the thermal expansion coefficient, elastic modulus, thermal deformation amount, and stress deformation amount of the metal plate 4 in the core substrate 1 and the prepreg 12 and the first intermediate layer 7 according to the first embodiment.
  • the thermal expansion coefficient in the core substrate 1 is 1 ppm / ° C. to 2 ppm / ° C.
  • the coefficient of thermal expansion in the prepreg 12 is 10 ppm / ° C. to 20 ppm / ° C.
  • the thermal expansion coefficient of the metal plate 4 is 0 ppm / ° C. to 5 ppm / ° C.
  • the elastic modulus in the core substrate 1 is 50 GPa to 60 GPa.
  • the elastic modulus in the prepreg 12 is 10 GPa to 30 GPa.
  • the elastic modulus in the metal plate 4 is 130 GPa to 410 GPa.
  • the prepreg 12 has a larger coefficient of thermal expansion than the core substrate 1, the amount of thermal deformation is increased. Since the prepreg 12 has a smaller elastic modulus than the core substrate 1, the stress deformation amount increases when stress due to elongation of the metal plate 4 is applied to the prepreg 12. However, in the wiring layer 17, the metal plate 4 and the prepreg 12 are formed in close contact via the first wiring layer 6. Since the metal plate 4 has a smaller thermal expansion coefficient than the prepreg 12, the amount of thermal deformation is small. On the other hand, since the metal plate 4 has a larger elastic modulus than the prepreg 12, the amount of stress deformation is small.
  • the thermal deformation amount of the metal plate 4 is small, but the thermal deformation amount of the prepreg 12 is large. Therefore, an elongation stress is applied to the metal plate 4 through the first wiring layer 6 due to a change in the displacement amount due to the thermal expansion of the prepreg 12.
  • the elastic modulus of the metal plate 4 is large, even if the elongation stress from the prepreg 12 is applied to the metal plate 4, the deformation amount of the metal plate 4 is small. Therefore, the amount of displacement of the prepreg 12 formed in close contact with the first wiring layer 6 is suppressed. Therefore, the displacement amount resulting from the thermal expansion of the wiring layer 17 formed by laminating the metal plate 4 and the prepreg 12 is suppressed.
  • the amount of displacement due to the thermal expansion of the wiring board 50a formed by laminating the wiring layer 17 in addition to the core substrate 1 containing the carbon material is suppressed.
  • fatigue damage and disconnection of the wiring board 50a due to thermal stress and thermal strain when the semiconductor element is mounted on the wiring board 50a in a bare chip can be suppressed.
  • the wiring board 50a according to the first embodiment even when the total number of the wiring layers 17 increases, the amount of displacement caused by the thermal expansion of the prepreg 12 is suppressed by the metal plate 4 constituting the first intermediate layer 7. . Therefore, the amount of displacement due to the thermal expansion of the wiring substrate 50a formed by laminating the wiring layer 17 in addition to the core substrate 1 containing the carbon material is suppressed. Therefore, fatigue damage and disconnection of the wiring board 50a due to thermal stress and thermal strain when the semiconductor element is mounted on the wiring board 50a in a bare chip can be suppressed. (Second embodiment)
  • FIG. 8 to FIG. 13 explain the structure of the wiring board 50b and the manufacturing method of the wiring board 50b in detail.
  • the same components as those described in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
  • FIG. 8 shows the structure of the wiring board 50b according to the second embodiment.
  • the core substrate is 21, the lower hole is 2, the insulating resin is 3, the metal plate is 4, the lower hole is 5, the first wiring layer is 6, The first intermediate layer is 7, the glass epoxy layer is 8, the second wiring layer is 9, the second intermediate layer is 11, the prepreg is 12, the through hole is 14, the third wiring layer is 15, and the wiring layer is 17. .
  • the flat core substrate 21 has a metal plate 21c in the center, and a prepreg 21b formed by impregnating an epoxy resin composition into a conductive carbon fiber (carbon fiber) material so as to sandwich the upper and lower sides of the metal plate 21c. And 21d are stacked one above the other on the metal plate 21c. The prepregs 21a and 21e are stacked between the prepregs 21b and 21d and a copper foil (not shown).
  • the total thickness of the core substrate 21 is, for example, 1.0 mm to 2.0 mm.
  • the metal plate 21c preferably has a thermal expansion coefficient of, for example, 0 ppm / ° C. to 5 ppm / ° C.
  • the metal plate 21c is desirably formed with a thickness of, for example, 500 ⁇ m to 2000 ⁇ m.
  • the metal plate 21c is preferably made of, for example, Invar, Kovar, 42 alloy (Fe-42% Ni), tungsten, or molybdenum.
  • the elastic modulus of the metal plate 21c is desirably 130 GPa to 410 GPa, for example.
  • the elastic modulus of Invar is 140 GPa to 160 GPa.
  • the elastic modulus of Kovar is 130 GPa to 140 GPa.
  • the elastic modulus of 42 alloy is 140 GPa to 190 GPa.
  • the elastic modulus of tungsten is 403 GPa.
  • the elastic modulus of molybdenum is 327 GPa.
  • the prepregs 21b and 21d serve as a carbon fiber reinforced core, and the figure shows an example in which two prepregs 21b and 21d are overlapped.
  • the number of prepregs for forming the carbon fiber reinforced core portion can be appropriately selected according to the thickness and strength of the core substrate 21 to be formed.
  • the thickness of the prepregs 21b and 21d varies depending on the thickness of the carbon fiber to be used, but is about 100 ⁇ m to 300 ⁇ m, for example.
  • the prepregs 21b and 21d are mixed with 40 wt% to 60 wt% of carbon fibers.
  • the semiconductor element is made of silicon (Si)
  • its thermal expansion coefficient is about 3.5 ppm / ° C. This is because, together with the thermal expansion coefficient of the semiconductor element, the thermal expansion coefficients of the prepregs 21b and 21d are set to 1 ppm / ° C. to 2 ppm / ° C.
  • the lower hole 2 is formed so as to penetrate the core substrate 21 as in the first embodiment.
  • the number of formations of the lower holes 2 depends on the wiring layout and the like. Specifically, for example, about 1000 lower holes 2 may be formed.
  • the diameter of the pilot hole 2 is preferably formed, for example, from 0.3 mm to 1.0 mm and at intervals of, for example, 0.5 mm to 2.0 mm.
  • a copper foil (not shown) is coated on the outer surface of the core substrate 21.
  • the copper foil is used to protect the surface of the core substrate 21, to be used as a plating power supply layer when plating the core substrate 21, and to form the core substrate 21 by laminating wiring layers on both surfaces of the core substrate 21. Are provided for the purpose of improving the adhesion between the core substrate 21 and the wiring layer.
  • the thickness of the copper foil is preferably about 15 ⁇ m to 35 ⁇ m, for example.
  • FIG. 9A shows the prepregs 21b and 21d formed by impregnating a carbon fiber with a resin material (polymer material) around a metal plate 21c constituting the core substrate 21, and glass fiber with a resin material.
  • the state where the formed prepregs 21a and 21e and the copper foil (not shown) covering both surfaces of the prepregs 21a and 21e are overlapped and aligned is shown.
  • the prepregs 21b and 21d used in this example are obtained by impregnating a woven fabric formed of long-fiber carbon fibers with an epoxy resin and drying it to bring the epoxy resin into a B-stage state.
  • the thickness of the prepregs 21b and 21d varies depending on the thickness of the carbon fiber to be used, but is about 100 ⁇ m to 300 ⁇ m, for example.
  • the carbon fiber material as in the first embodiment, for example, a carbon fiber cloth or carbon fiber mesh or carbon fiber woven with carbon fiber yarns in which carbon fibers are bundled and oriented so as to spread in the surface spreading direction. Nonwoven fabric can be used.
  • FIG. 9B is a diagram showing heating and pressurization from the state in which the prepregs 21a, 21b, 21d, 21e, the metal plate 21c, and the copper foil (not shown) shown in FIG. 9A are overlapped.
  • the resin contained in the prepregs 21a, 21b, 21d, and 21e is thermally cured to form the flat core substrate 21.
  • the core substrate 21 is configured such that a copper foil is integrally formed on both surfaces of the core substrate 21 formed by integrally forming the prepregs 21b and 21d and the metal plate 21c via the prepregs 21a and 21e. .
  • the core substrate 21 thus formed had an average coefficient of thermal expansion in the plane direction of 2 ppm / ° C. and an average coefficient of thermal expansion in the thickness direction of 80 ppm / ° C. in the temperature range of 25 ° C. to 200 ° C.
  • FIG. 9C is a diagram showing the drilling process performed on the core substrate 21 to form the prepared hole 2.
  • the diameter of the pilot hole 2 is desirably 0.8 mm to 1.0 mm, for example.
  • the prepared holes 2 are preferably formed at intervals of 1.0 mm to 2.0 mm, for example. When the lower hole 2 is formed, irregularities occur because silica filler (not shown) is also removed from the inner wall of the lower hole 2.
  • FIG. 9D shows a state in which the inner wall surface of the lower hole 2 in the core substrate 21 is covered with a plating layer (not shown) and then the insulating resin 3 is filled in the lower hole 2 as in FIG. 2D.
  • FIG. 10A is a diagram showing the preparation of the metal plate 4 constituting the first intermediate layer 7 described later, as in FIG. 3A.
  • FIG. 10B is a diagram showing the formation of the pilot hole 5 by drilling the metal plate 4 as in FIG. 3B.
  • FIG. 10C is a diagram showing that the first wiring layer 6 is formed on the surface of the metal plate 4 and the inner wall surface of the lower hole 5 as in FIG. 3C. By this step, the first intermediate layer 7 is formed.
  • FIG. 10D shows the preparation of a laminated body of a glass epoxy layer 8 and a conductive layer 9a constituting the second intermediate layer 11 described later, as in FIG. 3D.
  • FIG. 10E is a diagram showing a state in which a dry film resist (photoresist) (not shown) is laminated on the surface of the conductive layer 9a, and is exposed and developed, as in FIG. 3E. By this step, a resist pattern 10 is formed on the portion where the second wiring layer 9 is formed.
  • a dry film resist photoresist
  • FIG. 10F is a diagram showing the second wiring layer 9 formed by etching the conductive layer 9a using the resist pattern 10 as a mask, as in FIG. 3F.
  • FIG. 10G is a diagram showing the resist pattern 10 being removed from the second wiring layer 9 after FIG. 10F in the same manner as FIG. 3G.
  • the second wiring layer 9 is exposed on the surface of the glass epoxy layer 8, and the second intermediate layer 11 is formed.
  • the 11A shows the metal foil 13, the prepreg 12a, the second intermediate layer 11, the prepreg 12b, the first intermediate layer 7, the prepreg 12c, the core substrate 21, the prepreg 12d, the first intermediate layer 7, the prepreg 12e, and the second intermediate layer 11. It is a figure which shows the state which has arrange
  • the prepregs 12a to 12f are preferably formed by, for example, impregnating a glass cloth with a thermosetting resin material.
  • the metal foil 13 is preferably made of copper (Cu).
  • FIG. 11B is a diagram showing a state in which the core substrate 21, the first intermediate layer 7 including the lower holes 5, the second intermediate layer 11, and the metal foil 13 are laminated and formed via the prepreg 12.
  • the prepreg 12a, the prepreg 12b, the prepreg 12c, the prepreg 12d, the prepreg 12e, and the prepreg 12f shown in FIG. 11A are cured to become the prepreg 12 shown in FIG. 11B as a result of heat treatment.
  • the core substrate 21, the first intermediate layer 7 including the prepared holes 5, the second intermediate layer 11, and the metal foil 13 are laminated and formed through the prepreg 12.
  • the prepared holes 5 formed in advance in the first intermediate layer 7 are filled with the prepreg 12.
  • the core substrate 21 it is desirable to arrange the core substrate 21 so that the lower hole 2 and the lower hole 5 of the first intermediate layer 7 are concentric. This is to prevent the through hole 14a from penetrating through the core substrate 21 and the first intermediate layer 7 which are conductive members when forming the through hole 14a described later.
  • Each member is pressurized by a vacuum press (not shown).
  • the pressurizing temperature is desirably 170 ° C. to 220 ° C., for example.
  • the prepregs 12a to 12f are interposed between the layers in an uncured state and heated and pressed, so that the core substrate 21, the first intermediate layer 7, and the second intermediate layer 11 are prepreg 12 while the respective layers are electrically insulated. Is laminated and formed.
  • FIG. 12A is a diagram showing a through hole 14a for forming a through hole 14 to be described later in the core substrate 21 in which the first intermediate layer 7, the second intermediate layer 11, and the prepreg 12 are stacked.
  • the through hole 14a is concentric with the lower hole 2 of the core substrate 21 and the lower hole 5 of the first intermediate layer 7, and the first intermediate layer 7, the second intermediate layer 11 and the core substrate 21 are thickened by drilling. It is desirable to form by penetrating in the vertical direction.
  • the through hole 14a is desirably formed with a diameter of, for example, 200 ⁇ m to 400 ⁇ m.
  • the through hole 14 a is preferably formed to have a smaller diameter than the lower hole 2 of the core substrate 21 and the lower hole 5 of the first intermediate layer 7.
  • the insulating resin 3 is exposed on the inner wall surface of the through hole 14a at the part where the through hole 14a penetrates the core substrate 21. Further, the prepreg 12 is exposed on the inner wall surface of the through hole 14a at a portion where the through hole 14a penetrates the first intermediate layer 7.
  • FIG. 12B is a diagram showing that the substrate is subjected to electroless copper plating and electrolytic copper plating after the through hole 14a is formed, as in FIG. 5B.
  • the third plating layer 15a is formed on the entire inner wall surface of the through hole 14 and the entire surface of the substrate.
  • FIG. 13A similarly to FIG. 6A, a dry film resist (photoresist) (not shown) is laminated on the surface of the third plating layer 15a deposited on the surface of the substrate, and the dry film resist is exposed and developed.
  • a resist pattern 16 is formed on a portion where a later-described third plating layer 15a is formed.
  • FIG. 13B is a diagram showing etching of the third plating layer 15a in a portion where the resist pattern 16 is not formed and peeling the resist pattern 16 in the same manner as FIG. 6B.
  • the third wiring layer 15 is formed under the resist pattern 16 by etching the third plating layer 15 a.
  • the third wiring layer 15 is exposed on the surface of the substrate by peeling off the resist pattern 16 on the third wiring layer 15.
  • the wiring substrate 50b including the core substrate 21 and the wiring layer 17 formed by stacking the first intermediate layer 7, the second intermediate layer 11, and the prepreg 12 is formed.
  • the wiring board 50b according to the second embodiment in addition to the wiring board 50a according to the first embodiment, carbon fiber and a metal having a high elastic modulus are applied to the core substrate 21. Therefore, as in the first embodiment, even when the total number of wiring layers 17 increases, the displacement due to the thermal expansion of the prepreg 12 is suppressed by the metal plate 4 in the first intermediate layer 7. Therefore, the amount of displacement due to the thermal expansion of the wiring board 50b formed by laminating the wiring layer 17 in addition to the core substrate 1 containing the carbon material is suppressed. Therefore, fatigue damage and disconnection of the wiring board 50b due to thermal stress and thermal strain when the semiconductor element is mounted on the wiring board 50b in a bare chip can be suppressed.

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Abstract

（課題）多層配線構造において、配線層の総数が増加しても熱応力及び熱歪みによる疲労破壊又は断線を抑制できる構造を有する配線基板及び配線基板の製造方法を提供する。 （解決手段）　炭素素材を含有する基板と、基板上に形成された第１絶縁層と、第１絶縁層上に形成され、第１絶縁層が有する熱膨張係数よりも小さい熱膨張係数を有し、第１絶縁層が有する弾性率よりも大きい弾性率を有する金属板を有する中間層と、中間層上に形成された第２絶縁層と、を含み、中間層は、金属板上に形成された第１導体層を更に含み、第２絶縁層上に形成された第２導体層と、第２導体層上に形成された第３絶縁層と、を更に含み、炭素素材は、カーボンファイバ又はカーボンナノチューブである。

Description

配線基板及び配線基板の製造方法
　本発明は、配線基板及び配線基板の製造方法に関し、より具体的には、導電性を有するコア基板を備えた配線基板及び配線基板の製造方法に関する。
　電子機器に備えられる半導体素子等の電子部品及びプリント基板等の配線基板（パッケージ基板）の小型化が要求されている。一方、半導体素子の多ピン化に伴い、配線層を多層化した多層配線基板の重要性が高まっている。かかる多層配線基板として、例えば、絶縁層と導体層とが交互に積層された配線がコア基板の一方の主面又は両主面に形成されて成るビルトアップ多層配線基板が採用されている。
　電子機器に備えられる半導体素子等の電子部品及びプリント基板等の配線基板（パッケージ基板）の小型化が要求されている。一方、半導体素子の多ピン化に伴い、配線層を多層化した多層配線基板の重要性が高まっている。かかる多層配線基板として、例えば、絶縁層と導体層とが交互に積層された配線がコア基板の一方の主面又は両主面に形成されて成るビルトアップ多層配線基板が採用されている。
　このようなビルドアップ多層配線基板に半導体素子をベアチップ実装する場合に、以下の問題が発生する。例えば、配線層としてガラスエポキシ樹脂基板を用いる場合、その熱膨張係数は約１２ｐｐｍ／℃乃至２０ｐｐｍ／℃である。一方、シリコン（Ｓｉ）から成る半導体素子は、その熱膨張係数が約３．５ｐｐｍ／℃である。このように、配線層と半導体素子との熱膨張係数は大きく相違する。従って、このようなビルドアップ多層配線基板上に半導体素子をベアチップ実装すると、半導体素子とビルドアップ多層配線基板との間に、熱応力及び熱ひずみ等が発生して疲労破壊又は断線等を招くおそれがある。
　上記問題に対応するために、ガラスエポキシ樹脂基板として用いられるガラス布に代えて、カーボン繊維（炭素繊維）材を含む基材をコア基板として採用し、該コア基板の上下に熱伝導性材料を含む配線層を配置した配線基板が提案されている。
特表２００４－５１５６１０号公報
　しかしながら、例えば、４０層レベルまで配線層が積層されると、コア基板の厚みが１．２ｍｍであるとき、コア基板の面上に積層される配線層及び絶縁層の厚みは、６．０ｍｍ乃至７．０ｍｍとなる。即ち、配線層及び絶縁層の厚みは、コア基板の約５倍から６倍程度となる。配線層の層数が増加することに伴い、各配線層間を絶縁し、融着するガラスエポキシ系プリプレグが占める割合が、配線層が占める割合と比較して増加する。ガラスエポキシ系プリプレグの熱膨張係数は通常１０ｐｐｍ／℃乃至２０ｐｐｍ／℃であり、カーボン繊維（炭素繊維）材を含むコア基板と比較して大きい。
　そのため、ベアチップ実装時において、半導体素子及びビルドアップ多層配線基板の温度が上昇する際に、半導体素子よりも配線基板におけるガラスエポキシ系プリプレグのほうが大きく膨張する。さらに、熱伝導性材料を含む配線層が含有される割合が減少しているため、ガラスエポキシ系プリプレグの熱膨張によって発生する応力変形量のほうが、配線層の応力変形量と比較して支配的になる。そのため、熱応力及び熱歪みが配線基板に発生して疲労破壊又は断線等が発生する問題があった。
（発明が解決しようとする課題）
　本発明は、多層配線構造において、配線層の総数が増加しても熱応力及び熱歪みによる疲労破壊又は断線を抑制できる構造を有する配線基板及び配線基板の製造方法を提供することを目的とする。
（課題を解決するための手段）
　本発明の課題を解決するため、本発明の第１の側面によれば、炭素素材を含有する基板と、前記基板上に形成された第１絶縁層と、前記第１絶縁層上に形成され、前記第１絶縁層が有する熱膨張係数よりも小さい熱膨張係数を有し、前記第１絶縁層が有する弾性率よりも大きい弾性率を有する金属板を有する中間層と、前記中間層上に形成された第２絶縁層と、を含むことを特徴とする配線基板を提供する。
　本発明の課題を解決するため、本発明の第２の側面によれば、炭素素材を含有する基板を形成する工程と、前記基板上に第１絶縁層を形成する工程と、前記第１絶縁層が有する熱膨張係数よりも小さい熱膨張係数を有し、前記第１絶縁層が有する弾性率よりも大きい弾性率を有する金属板を有する中間層を前記第１絶縁層上に形成する工程と、前記中間層上に第２絶縁層を形成する工程と、を含むことを特徴とする配線基板の製造方法を提供する。
（発明の効果）
　本発明に係る配線基板及び配線基板の製造方法によれば、配線層の総数が増加しても、樹脂が有する熱膨張係数よりも小さい熱膨張係数を有し、樹脂が有する弾性率よりも大きい弾性率を有する金属によって樹脂の熱膨張に起因する変位量が抑制される。そのため、炭素素材を含有する基板に加えて、配線層を積層して形成された配線基板の熱膨張に起因する変位量が抑制される。従って、半導体素子を配線基板にベアチップ実装する際における熱応力及び熱歪みによる配線基板の疲労破壊及び断線を抑制できる。
図１は、第１実施例による配線基板５０ａの構造を示す図である。 図２は、第１実施例による配線基板５０ａの製造方法を示す図である。 図３は、第１実施例による配線基板５０ａの製造方法を示す図である。 図４は、第１実施例による配線基板５０ａの製造方法を示す図である。 図５は、第１実施例による配線基板５０ａの製造方法を示す図である。 図６は、第１実施例による配線基板５０ａの製造方法を示す図である。 図７は、第１実施例によるコア基板１、プリプレグ１２及び金属板４の熱膨張係数、弾性率、熱変形量、及び応力変形量を示す表である。 図８は、第２実施例による配線基板５０ｂの構造を示す図である。 図９は、第２実施例による配線基板５０ｂの製造方法を示す図である。 図１０は、第２実施例による配線基板５０ｂの製造方法を示す図である。 図１１は、第２実施例による配線基板５０ｂの製造方法を示す図である。 図１２は、第２実施例による配線基板５０ｂの製造方法を示す図である。 図１３は、第２実施例による配線基板５０ｂの製造方法を示す図である。
符号の説明
　１　コア基板
　１ａ、１ｂ、１ｃ、１ｄ、１ｅ　プリプレグ
　２　下孔
　３　絶縁樹脂
　４　金属板
　５　下孔
　６　第１配線層
　７　第１中間層
　８　ガラスエポキシ層
　９　第２配線層
　９ａ　導電層
　１０　レジストパターン
　１１　第２中間層
　１２　プリプレグ
　１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ　プリプレグ
　１３　金属箔
　１４　スルーホール
　１４ａ　貫通孔
　１５　第３配線層
　１５ａ　第３メッキ層
　１６　レジストパターン
　１７　配線層
　２１　コア基板
　２１ａ、２１ｂ、２１ｄ、２１ｅ　プリプレグ
　２１ｃ　金属板
　５０ａ　配線基板
　５０ｂ　配線基板
　以下、本発明の第１実施例、及び第２実施例について説明する。ただし、本発明は各実施例に限定されるものではない。
　（第１実施例）
　本発明の第１実施例において、図１から図６までの図は、配線基板５０ａの構造、及び配線基板５０ａの製造方法を詳細に説明するものである。
　図１に、第１実施例に係る配線基板５０ａの構造を示す。
　図１を参照するに、第１実施例に係る配線基板５０ａにおいて、コア基板は１、下孔は２、絶縁樹脂は３、金属板は４、下孔は５、第１配線層は６、第１中間層は７、ガラスエポキシ層は８、第２配線層は９、第２中間層は１１、プリプレグは１２、スルーホールは１４、第３配線層は１５、及び配線層は１７により示す。
　平板状のコア基板１は、導電性を有するカーボン繊維（炭素繊維）材にエポキシ系樹脂組成物を含浸させてなるプリプレグ１ｂ、１ｃ、及び１ｄと、ガラス繊維に樹脂材料を含浸させて形成したプリプレグ１ａ及び１ｅと、コア基板１の両表面を被覆する不図示の銅箔を重ね合わせて積層形成される。コア基板１の総厚は、例えば１．０ｍｍから２．０ｍｍである。
　なお、形成しようとするコア基板１の厚さ、強度等に合わせて炭素繊維強化コア部を形成するプリプレグの枚数を選択することができる。プリプレグ１ｂ、１ｃ、及び１ｄは、使用するカーボンファイバの太さによって厚さが異なるが、例えば１００μｍから３００μｍ程度である。また、炭素繊維のほかに、カーボンナノチューブ、アラミド繊維、またはポリ－ｐ－フェニレンベンゾビスオキサゾール（ＰＢＯ）繊維が用いられても良い。
　プリプレグ１ｂ、１ｃ、及び１ｄには、４０ｗｔ％から６０ｗｔ％のカーボンファイバが混合されている。半導体素子がシリコン（Ｓｉ）から成る場合、その熱膨張係数は約３．５ｐｐｍ／℃である。半導体素子の熱膨張係数に合わせて、プリプレグ１ｂ、１ｃ、及び１ｄの熱膨張係数を１ｐｐｍ／℃から２ｐｐｍ／℃とするためである。
　プリプレグ１ａ及び１ｅの硬化物の熱膨張係数は、ガラス繊維に樹脂を含浸させることによって１２ｐｐｍ／℃から１６ｐｐｍ／℃程度となる。また、プリプレグ１ａ及び１ｅの硬化物の弾性率は、１０ＧＰａから３０ＧＰａとなる。
　また、下孔２がコア基板１を貫通するように形成されている。下孔２の形成数は、配線レイアウト等に因るが、具体的には、例えば約１０００個の下孔２を形成してもよい。下孔２の直径は、例えば０．３ｍｍから１．０ｍｍで、且つ例えば０．５ｍｍから２．０ｍｍの間隔で形成されることが望ましい。
　絶縁樹脂３は、下孔２の内側からスルーホール１４の外側の間に形成されている。絶縁樹脂３は、例えばエポキシ樹脂であることが望ましい。絶縁樹脂３の厚みは、例えば５０μｍから３００μｍの厚みであることが望ましい。絶縁樹脂３は、導電性を有するコア基板１の下孔２の内壁面の絶縁層となるので、コア基板１と後述する第１配線層６及び第２配線層９との間を確実に絶縁することができる。
　第１中間層７は、金属板４及び第１配線層６から形成されている。金属板４には、下孔５が金属板４を貫通するように形成されている。第１配線層６は、金属板４の表面及び下孔５の内壁面を覆うように形成されている。さらに、金属板４と下孔５との間には、プリプレグ１２が形成されている。
　下孔５の形成数は、配線レイアウト等に因るが、具体的には、例えば約１０００個の下孔５を形成してもよい。下孔５の直径は、例えば０．３ｍｍから１．０ｍｍで、且つ例えば０．５ｍｍから２．０ｍｍの間隔で形成されることが望ましい。また、下孔５と下孔２の配置位置は、平面的に一致している。
　金属板４は、熱膨張係数が例えば０ｐｐｍ／℃から５ｐｐｍ／℃であることが望ましい。金属板４は、例えば５０μｍから２００μｍまでの厚みで形成されていることが望ましい。金属板４は、例えばインバー、コバール、４２アロイ（Ｆｅ－４２％Ｎｉ）、タングステン、又はモリブデンからなることが望ましい。
　金属板４の弾性率は、例えば１３０ＧＰａから４１０ＧＰａであることが望ましい。インバーの弾性率は、１４０ＧＰａから１６０ＧＰａである。コバールの弾性率は、１３０ＧＰａから１４０ＧＰａである。４２アロイの弾性率は、１４０ＧＰａから１９０ＧＰａである。タングステンの弾性率は、４０３ＧＰａである。モリブデンの弾性率は、３２７ＧＰａである。
　第１配線層６は、例えば銅（Ｃｕ）により形成されていることが望ましい。第１配線層６は、例えば２０μｍから４０μｍの厚みで形成されていることが望ましい。第１配線層６は、例えばグラウンド層または電源層として使用されることが望ましい。
　第２中間層１１は、ガラスエポキシ層８及び第２配線層９から形成されている。ガラスエポキシ層８は、例えば６０μｍから２００μｍまでの厚みで形成されていることが望ましい。
　第２配線層９は、ガラスエポキシ層８を上下に挟み込むように形成されている。第２配線層９は、例えば銅（Ｃｕ）により形成されていることが望ましい。第２配線層９は、例えば１８μｍから３５μｍの厚みで形成されていることが望ましい。第２配線層９は、例えばシグナル層として使用されることが望ましい。
　プリプレグ１２は、コア基板１と第１中間層７との間、第１中間層７と第２中間層１１との間をそれぞれ埋め込むように形成されている。プリプレグ１２は、例えばガラスクロスに熱硬化型の樹脂材料を含浸して形成されることが望ましい。プリプレグ１２は、例えば１００μｍから２００μｍの厚みで形成されていることが望ましい。なお、下孔５と後述する第３配線層１５との間にあるプリプレグ１２は、後述するコア基板１、第１中間層７、及び第２中間層１１がプリプレグ１２を介して積層成形される際に、加熱および加圧されたプリプレグ１２が充填されたものである。プリプレグ１２の熱膨張係数は１０ｐｐｍ／℃乃至２０ｐｐｍ／℃であることが望ましい。また、プリプレグ１２の硬化物の弾性率は、１０ＧＰａから３０ＧＰａとなる。
　なお、コア基板１の両面には、第１中間層７及び第２中間層１１がプリプレグ１２を介し、この順番で繰り返し４０層まで積層形成されている。配線層１７は、第１中間層７、第２中間層１１、及びプリプレグ１２が積層形成されたものをいう。第１実施例では、例えば、コア基板１の厚みが１．２ｍｍであるとき、コア基板１の片面に積層された第１中間層７及び第２中間層１１を合わせた配線層１７の厚みは、例えば６．０ｍｍ乃至７．０ｍｍとなる。即ち、配線層１７の厚みは、コア基板１の約５倍から６倍程度となる。
　スルーホール１４は、コア基板１、第１中間層７、第２中間層１１、及びプリプレグ１２を貫通するように形成されている。スルーホール１４は、コア基板１の下孔２、及び第１中間層７の下孔５と略同芯円状に形成される。スルーホール１４は、下孔２及び下孔５よりも小さい直径で形成されることが望ましい。スルーホール１４は、例えば０．１μｍから０．４μｍの直径を有するように形成することが望ましい。
　スルーホール１４の内壁面の略全面と、コア基板１における絶縁樹脂３の内壁面、第１中間層７、第２中間層１１、及びプリプレグ１２上におけるスルーホール１４の周辺には、銅（Ｃｕ）から成る第３配線層１５が、めっき処理により形成されている。
　図２から図６は、第１実施例にかかる配線基板５０ａの製造工程を示す。
　図２Ａは、コア基板１を構成する、炭素繊維に樹脂材料（高分子材料）を含浸させて形成したプリプレグ１ｂ、１ｃ、及び１ｄと、ガラス繊維に樹脂材料を含浸させて形成したプリプレグ１ａ及び１ｅと、コア基板１の両表面を被覆する不図示の銅箔を重ね合わせて位置合わせした状態を示す。
　プリプレグ１ｂ、１ｃ、及び１ｄには、４０ｗｔ％から６０ｗｔ％のカーボンファイバが混合されることが望ましい。半導体素子がシリコン（Ｓｉ）から成る場合、その熱膨張係数は約３．５ｐｐｍ／℃である。プリプレグ１ｂ、１ｃ、及び１ｄにおけるカーボンファイバの混合率が４０ｗｔ％以下であると、シリコンの熱膨張係数よりもプリプレグ１ｂ、１ｃ、及び１ｄの熱膨張係数が大きくなってしまう。一方、プリプレグ１ｂ、１ｃ、及び１ｄにおけるカーボンファイバの混合率が６０ｗｔ％以上であると、プリプレグ１ｂ、１ｃ、及び１ｄの成形が困難になってしまう。
　カーボン繊維材としては、例えば、カーボン繊維を束ねたカーボン繊維糸により織られ、面広がり方向に展延するように配向されたカーボン繊維クロス若しくはカーボン繊維メッシュ又はカーボン繊維不織布を用いることができる。カーボン繊維材を包容するエポキシ系樹脂組成物には、アルミナフィラー、窒化アルミニウムフィラー、シリカフィラー等の無機フィラーが混合され、熱膨張率の低減が図られている。但し、コア基板１に含まれる導電性を有する材料として、上述のカーボン繊維のほかに、カーボンナノチューブを用いてもよい。
　カーボンファイバを包容するエポキシ系樹脂組成物には、組成物全体の１０ｗｔ％から４５ｗｔ％のシリカフィラーが混合されることが望ましい。組成物全体におけるシリカフィラーの含有率が１０ｗｔ％以下になると、エポキシ系樹脂組成物の耐燃性確保が難しくなる。一方、組成物全体におけるシリカフィラーの含有率が４５ｗｔ％以上になると、エポキシ系樹脂組成物の成形性が困難になる。
　プリプレグ１ａ及び１ｅは、プリプレグ１ｂ、１ｃ、及び１ｄと不図示の銅箔との間に配置し、プリプレグ１ｂ、１ｃ、及び１ｄと銅箔との間に介在させる。本実施例では、ガラス繊維からなる織布にエポキシ樹脂を含浸させ、エポキシ樹脂を乾燥させてＢステージ状態としたものを使用した。プリプレグ１ａ及び１ｅの厚さは１００μｍから２００μｍ程度である。
　ガラス繊維を含むプリプレグ１ａ及び１ｅを使用する理由は、コア基板１の強度が低下しないようにすることと、コア基板１の熱膨張係数を小さく抑えるようにするためである。
　図２Ｂは、図２Ａに示したプリプレグ１ａ、１ｂ、１ｃ、１ｄ、及び１ｅと、不図示の銅箔をプリプレグ１ａ及び１ｅの表面に重ね合わせた状態から加熱および加圧するようすを示す。プリプレグ１ａ、１ｂ、１ｃ、１ｄ、及び１ｅに含有された樹脂が熱硬化して、平板体状のコア基板１が形成される。コア基板１は、プリプレグ１ｂ、１ｃ、及び１ｄが一体形成されてなる積層体の両面に、プリプレグ１ａ及び１ｅを介して銅箔が一体的に被着形成されて構成されている。このようにして形成されたコア基板１は、温度範囲２５℃から２００℃において、面方向の平均熱膨張率が２ｐｐｍ／℃、及び厚さ方向の平均熱膨張率が８０ｐｐｍ／℃であった。
　図２Ｃは、コア基板１に、ドリル加工を施して下孔２を形成するようすを示す図である。下孔２の直径は、例えば０．８ｍｍから１．０ｍｍであることが望ましい。又、下孔２は、例えば１．０ｍｍから２．０ｍｍの間隔で形成されることが望ましい。この下孔２が形成される際に、下孔２の内壁から不図示のシリカフィラーも除去されるため凹凸が発生する。
　図２Ｄは、コア基板１における下孔２の内壁面を不図示のめっき層によって被覆した後、下孔２に絶縁樹脂３を充填した状態を示す。下孔２に絶縁樹脂３を充填する際に、下孔２の内壁に存在する凹凸がアンカー的に作用し、絶縁樹脂３は下孔２に強固に埋め込まれるようになる。
　図３Ａは、後述する第１中間層７を構成する金属板４を準備するようすを示す図である。
　図３Ｂは、金属板４に、ドリル加工を施して下孔５を形成するようすを示す図である。下孔５は、例えば０．８ｍｍから１．０ｍｍの直径で、且つ例えば１．０ｍｍから２．０ｍｍの間隔で形成されることが望ましい。
　図３Ｃは、金属板４の表面及び下孔５の内壁面に第１配線層６を形成するようすを示す図である。図３Ｃに示すように、金属板４に下孔５をあけた後、金属板４に無電解銅めっきおよび電解銅めっきを施し、金属板４の表面及び下孔５の内壁面を第１配線層６によって被覆する。このような工程により、第１中間層７が形成される。
　図３Ｄは、後述する第２中間層１１を構成するガラスエポキシ層８及び導電層９ａの積層体を準備するようすを示す。導電層９ａは、ガラスエポキシ層８を上下に挟み込むように形成されている。
　図３Ｅは、導電層９ａの表面に不図示のドライフィルムレジスト（フォトレジスト）をラミネートし、露光および現像するようすを示す図である。この工程によって、後述する第２配線層９が形成される部位の上にレジストパターン１０が形成される。
　図３Ｆは、レジストパターン１０をマスクとして、導電層９ａをエッチングするようすを示す図である。このエッチング工程により、レジストパターン１０の下に第２配線層９が形成される。
　図３Ｇは、図３Ｆに次いで、第２配線層９上からレジストパターン１０を除去するようすを示す図である。このレジストパターン１０を除去する工程によって、第２配線層９がガラスエポキシ層８の表面に露出して第２中間層１１が形成される。
　図４Ａは、金属箔１３、プリプレグ１２ａ、第２中間層１１、プリプレグ１２ｂ、第１中間層７、プリプレグ１２ｃ、コア基板１、プリプレグ１２ｄ、第１中間層７、プリプレグ１２ｅ、第２中間層１１、プリプレグ１２ｆ、及び金属箔１３をこの順に配置した状態を示す図である。プリプレグ１２ａ～１２ｆは、例えばガラスクロスに、例えばエポキシ樹脂等の熱硬化型の樹脂材料を含浸して形成されることが望ましい。金属箔１３は、銅（Ｃｕ）から形成されていることが望ましい。
　図４Ｂは、コア基板１、下孔５を備えた第１中間層７、第２中間層１１、及び金属箔１３がプリプレグ１２を介して積層成形されるようすを示す図である。図４Ａに示すプリプレグ１２ａ、プリプレグ１２ｂ、プリプレグ１２ｃ、プリプレグ１２ｄ、プリプレグ１２ｅ、及びプリプレグ１２ｆは、加熱処理した結果、硬化して図４Ｂに示すプリプレグ１２となる。この工程により、コア基板１、下孔５を備えた第１中間層７、第２中間層１１、及び金属箔１３がプリプレグ１２を介して積層成形される。第１中間層７に予め形成されている下孔５は、プリプレグ１２によって埋め込まれる。
　この際に、コア基板１の下孔２、及び第１中間層７の下孔５が同芯となるように配置することが望ましい。後述する貫通孔１４ａを形成する際に、貫通孔１４ａが導通部材であるコア基板１及び第１中間層７を貫通しないようにするためである。
　各部材の加圧は不図示の真空プレスによって実施する。加圧温度は、例えば１７０℃から２２０℃であることが望ましい。プリプレグ１２ａ～１２ｆは未硬化状態で層間に介装して、加熱および加圧することにより、各層間を電気的に絶縁した状態でコア基板１、第１中間層７及び第２中間層１１がプリプレグ１２を介して積層成形される。
　図５Ａは、第１中間層７、第２中間層１１、及びプリプレグ１２が積層形成されたコア基板１に後述するスルーホール１４を形成するための貫通孔１４ａを形成するようすを示す図である。貫通孔１４ａは、ドリル加工により、コア基板１の下孔２、及び第１中間層７における下孔５と同芯に、且つ第１中間層７、第２中間層１１、プリプレグ１２、及びコア基板１の厚さ方向に貫通させて形成することが望ましい。貫通孔１４ａは、例えば０．２μｍから０．４μｍの直径を有するように形成されることが望ましい。貫通孔１４ａはコア基板１の下孔２及び第１中間層７の下孔５よりも小径に形成されることが望ましい。貫通孔１４ａがコア基板１を貫通する部位において、絶縁樹脂３が貫通孔１４ａの内壁面に露出する。また、貫通孔１４ａが第１中間層７を貫通する部位において、プリプレグ１２が貫通孔１４ａの内壁面に露出する。
　図５Ｂは、貫通孔１４ａを形成した後、基板に無電解銅めっきおよび電解銅めっきを施し、貫通孔１４ａの内面にスルーホール１４を形成した状態を示す。無電解銅めっきにより、貫通孔１４ａの内面および基板の表面の全面に、無電解銅めっき層が形成される。この無電解銅めっき層をめっき給電層として電解銅めっきを施すことにより、貫通孔１４ａの内壁面の全面と基板の表面の全面に第３メッキ層１５ａが被着形成される。貫通孔１４ａの内壁面に形成された第３メッキ層１５ａは基板の表裏面の配線パターンを電気的に接続するスルーホール１４となる。
　図６Ａは、基板表面に被着形成された第３メッキ層１５ａの表面上に不図示のドライフィルムレジスト（フォトレジスト）をラミネートし、ドライフィルムレジストを露光および現像するようすを示す図である。図６Ａに示すように、後述する第３配線層１５が形成される部位上にレジストパターン１６が形成される。
　図６Ｂは、レジストパターン１６が形成されていない箇所における第３メッキ層１５ａをエッチングし、レジストパターン１６を剥離するようすを示す図である。図６Ｂに示すように、第３メッキ層１５ａをエッチングすることにより、第３配線層１５が形成される。次いで、第３配線層１５上のレジストパターン１６を剥離することによって、第３配線層１５が基板の表面上に露出する。以上の工程を経て、コア基板１と、第１中間層７、第２中間層１１、及びプリプレグ１２を積層して形成された配線層１７とを備えた配線基板５０ａが形成される。
　図７は、第１実施例によるコア基板１と、プリプレグ１２及び第１中間層７における金属板４の熱膨張係数、弾性率、熱変形量、及び応力変形量を示す表である。
　図７に示すように、コア基板１における熱膨張係数は、１ｐｐｍ／℃から２ｐｐｍ／℃である。プリプレグ１２における熱膨張係数は、１０ｐｐｍ／℃から２０ｐｐｍ／℃である。金属板４の熱膨張係数は、０ｐｐｍ／℃から５ｐｐｍ／℃である。さらに、コア基板１における弾性率は、５０ＧＰａから６０ＧＰａである。プリプレグ１２における弾性率は、１０ＧＰａから３０ＧＰａである。金属板４における弾性率は、１３０ＧＰａから４１０ＧＰａである。
　半導体素子を配線基板５０ａ上にベアチップ実装する際に、配線基板５０ａにおけるコア基板１と、金属板４、及びプリプレグ１２が加熱される。
　図７に示すように、コア基板１は、プリプレグ１２と比較して熱膨張係数が小さいため、熱変形量が少ない。また、コア基板１は、プリプレグ１２と比較して弾性率が大きいため、配線層１７の伸びによる応力がコア基板１に印加されても応力変形量が少ない。
　又、プリプレグ１２は、コア基板１と比較して熱膨張係数が大きいため、熱変形量が大きくなる。プリプレグ１２は、コア基板１と比較して弾性率が小さいため、金属板４の伸びによる応力がプリプレグ１２に印加されると応力変形量が多くなる。しかし、配線層１７において、金属板４とプリプレグ１２が第１配線層６を介して密着形成されている。金属板４は、プリプレグ１２と比較して熱膨張係数が小さいため、熱変形量が少ない。一方、金属板４は、プリプレグ１２と比較して弾性率が大きいため、応力変形量が少ない。
　上記より、金属板４の熱変形量は少ないが、プリプレグ１２の熱変形量は多いことがわかる。そのため、プリプレグ１２の熱膨張による変位量の変化により、第１配線層６を介して金属板４に伸び応力が印加される。しかし、金属板４の弾性率が大きいため、プリプレグ１２からの伸び応力が金属板４に印加されても、金属板４の変形量は少ない。そのため、第１配線層６を介して密着形成されているプリプレグ１２の変位量が抑制される。そのため、金属板４及びプリプレグ１２を積層して形成された配線層１７の熱膨張に起因する変位量が抑制される。そのため、炭素素材を含有するコア基板１に加えて、配線層１７を積層して形成された配線基板５０ａの熱膨張に起因する変位量が抑制される。その結果、半導体素子を配線基板５０ａにベアチップ実装する際における熱応力及び熱歪みによる配線基板５０ａの疲労破壊及び断線を抑制できる。
　第１実施例に係る配線基板５０ａによれば、配線層１７の総数が増加しても、第１中間層７を構成する金属板４によってプリプレグ１２の熱膨張に起因する変位量が抑制される。そのため、炭素素材を含有するコア基板１に加えて、配線層１７を積層して形成された配線基板５０ａの熱膨張に起因する変位量が抑制される。従って、半導体素子を配線基板５０ａにベアチップ実装する際における熱応力及び熱歪みによる配線基板５０ａの疲労破壊及び断線を抑制できる。
　（第２実施例）
　本発明の第２実施例において、図８から図１３までの図は、配線基板５０ｂの構造および配線基板５０ｂの製造方法を詳細に説明するものである。なお、第２実施例において、第１実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
　図８に、第２実施例に係る配線基板５０ｂの構造を示す。
　図８を参照するに、第２実施例に係る配線基板５０ｂにおいて、コア基板は２１、下孔は２、絶縁樹脂は３、金属板は４、下孔は５、第１配線層は６、第１中間層は７、ガラスエポキシ層は８、第２配線層は９、第２中間層は１１、プリプレグは１２、スルーホールは１４、第３配線層は１５、及び配線層は１７により示す。
　平板状のコア基板２１は、中心に金属板２１ｃを配置し、金属板２１ｃの上下を挟み込むように導電性を有するカーボン繊維（炭素繊維）材にエポキシ系樹脂組成物を含浸させてなるプリプレグ２１ｂ及び２１ｄを金属板２１ｃの上下に１枚ずつ積層形成される。プリプレグ２１ａ及び２１ｅは、プリプレグ２１ｂ及び２１ｄと不図示の銅箔との間に積層配置される。コア基板２１の総厚は、例えば１．０ｍｍから２．０ｍｍである。
　金属板２１ｃは、熱膨張係数が例えば０ｐｐｍ／℃から５ｐｐｍ／℃であることが望ましい。金属板２１ｃは、例えば５００μｍから２０００μｍまでの厚みで形成されていることが望ましい。金属板２１ｃは、例えばインバー、コバール、４２アロイ（Ｆｅ－４２％Ｎｉ）、タングステン、又はモリブデンからなることが望ましい。
　金属板２１ｃの弾性率は、例えば１３０ＧＰａから４１０ＧＰａであることが望ましい。インバーの弾性率は、１４０ＧＰａから１６０ＧＰａである。コバールの弾性率は、１３０ＧＰａから１４０ＧＰａである。４２アロイの弾性率は、１４０ＧＰａから１９０ＧＰａである。タングステンの弾性率は、４０３ＧＰａである。モリブデンの弾性率は、３２７ＧＰａである。
　プリプレグ２１ｂ及び２１ｄはカーボンファイバ強化コア部となるもので、図では２枚のプリプレグ２１ｂ及び２１ｄを重ね合わせる例を示す。形成しようとするコア基板２１の厚さ及び強度等に合わせて、カーボンファイバ強化コア部を形成するプリプレグの枚数は適宜選択可能である。プリプレグ２１ｂ及び２１ｄは使用するカーボンファイバの太さによって厚さが異なるが例えば１００μｍから３００μｍ程度である。プリプレグ２１ｂ及び２１ｄには、４０ｗｔ％から６０ｗｔ％のカーボンファイバが混合されている。半導体素子がシリコン（Ｓｉ）からなる場合、その熱膨張係数は約３．５ｐｐｍ／℃である。半導体素子の熱膨張係数と合わせて、プリプレグ２１ｂ及び２１ｄの熱膨張係数を１ｐｐｍ／℃から２ｐｐｍ／℃とするためである。
　また、第１実施例と同様に、下孔２がコア基板２１を貫通するように形成されている。下孔２の形成数は、配線レイアウト等に因るが、具体的には、例えば約１０００個の下孔２を形成してもよい。下孔２の直径は、例えば０．３ｍｍから１．０ｍｍで、且つ例えば０．５ｍｍから２．０ｍｍの間隔で形成されることが望ましい。
　なお、第１実施例と同様に、不図示の銅箔が、コア基板２１の外表面上に被覆されている。銅箔は、コア基板２１の表面を保護すること、コア基板２１にめっきを施す際にめっき給電層として使用すること、コア基板２１の両面に配線層を積層してコア基板２１を形成する際にコア基板２１と配線層との密着性を向上させる等の目的で設けられる。銅箔の厚さは例えば１５μｍから３５μｍ程度であることが望ましい。
　図９から図１３は、第２実施例にかかる配線基板５０ｂの製造工程を示す。
　図９Ａは、コア基板２１を構成する、金属板２１ｃを中心として、カーボンファイバに樹脂材料（高分子材料）を含浸させて形成したプリプレグ２１ｂ、及び２１ｄと、ガラス繊維に樹脂材料を含浸させて形成したプリプレグ２１ａ及び２１ｅと、プリプレグ２１ａ及び２１ｅの両表面を被覆する不図示の銅箔を重ね合わせて位置合わせした状態を示す。
　本実施例で使用しているプリプレグ２１ｂ及び２１ｄは、長繊維のカーボンファイバによって形成した織布にエポキシ樹脂を含浸させ、乾燥させてエポキシ樹脂をＢステージ状態としたものである。プリプレグ２１ｂ及び２１ｄは使用するカーボンファイバの太さによって厚さが異なるが例えば１００μｍから３００μｍ程度である。
　カーボン繊維材としては、第１実施例と同様に、例えば、カーボン繊維を束ねたカーボン繊維糸により織られ、面広がり方向に展延するように配向されたカーボン繊維クロス若しくはカーボン繊維メッシュ又はカーボン繊維不織布を用いることができる。
　カーボンファイバを包容するエポキシ系樹脂組成物には、第１実施例と同様に、組成物全体の１０ｗｔ％から４５ｗｔ％のシリカフィラーを混合することが望ましい。
　図９Ｂは、図９Ａに示したプリプレグ２１ａ、２１ｂ、２１ｄ、２１ｅ、金属板２１ｃ、及び不図示の銅箔を重ね合わせた状態から加熱および加圧するようすを示す図である。図９Ｂに示すように、プリプレグ２１ａ、２１ｂ、２１ｄ、及び２１ｅに含有された樹脂を熱硬化させて、平板体状のコア基板２１が形成される。コア基板２１は、プリプレグ２１ｂ、２１ｄ、及び金属板２１ｃが一体形成されてなるコア基板２１の両面に、プリプレグ２１ａ、及び２１ｅを介して銅箔が一体的に被着形成されて構成されている。このようにして形成されたコア基板２１は、温度範囲２５℃から２００℃において、面方向の平均熱膨張率が２ｐｐｍ／℃、及び厚さ方向の平均熱膨張率が８０ｐｐｍ／℃であった。
　図９Ｃは、コア基板２１に、ドリル加工を施して下孔２を形成するようすを示す図である。下孔２の直径は、例えば０．８ｍｍから１．０ｍｍであることが望ましい。又、下孔２は、例えば１．０ｍｍから２．０ｍｍの間隔で形成されることが望ましい。この下孔２が形成される際に、下孔２の内壁から不図示のシリカフィラーも除去されるため凹凸が発生する。
　図９Ｄは、図２Ｄと同様に、コア基板２１における下孔２の内壁面を不図示のめっき層によって被覆した後、下孔２に絶縁樹脂３を充填した状態を示す。
　図１０Ａは、図３Ａと同様に、後述する第１中間層７を構成する金属板４を準備するようすを示す図である。
　図１０Ｂは、図３Ｂと同様に、金属板４に、ドリル加工を施して下孔５を形成するようすを示す図である。
　図１０Ｃは、図３Ｃと同様に、金属板４の表面及び下孔５の内壁面に第１配線層６を形成するようすを示す図である。この工程により、第１中間層７が形成される。
　図１０Ｄは、図３Ｄと同様に、後述する第２中間層１１を構成するガラスエポキシ層８及び導電層９ａの積層体を準備するようすを示す。
　図１０Ｅは、図３Ｅと同様に、導電層９ａの表面に不図示のドライフィルムレジスト（フォトレジスト）をラミネートし、露光および現像するようすを示す図である。この工程によって、第２配線層９が形成される部位上にレジストパターン１０が形成される。
　図１０Ｆは、図３Ｆと同様に、レジストパターン１０をマスクとして、導電層９ａをエッチングして、第２配線層９を形成するようすを示す図である。
　図１０Ｇは、図３Ｇと同様に、図１０Ｆに次いで第２配線層９上からレジストパターン１０を除去するようすを示す図である。このレジストパターン１０を除去する工程によって、第２配線層９がガラスエポキシ層８の表面に露出し、第２中間層１１が形成される。
　図１１Ａは、金属箔１３、プリプレグ１２ａ、第２中間層１１、プリプレグ１２ｂ、第１中間層７、プリプレグ１２ｃ、コア基板２１、プリプレグ１２ｄ、第１中間層７、プリプレグ１２ｅ、第２中間層１１、プリプレグ１２ｆ、及び金属箔１３をこの順に配置した状態を示す図である。プリプレグ１２ａ～１２ｆは、例えばガラスクロスに熱硬化型の樹脂材料を含浸して形成されることが望ましい。金属箔１３は、銅（Ｃｕ）から形成されていることが望ましい。
　図１１Ｂは、コア基板２１、下孔５を備えた第１中間層７、第２中間層１１、及び金属箔１３がプリプレグ１２を介して積層成形されるようすを示す図である。図１１Ａに示すプリプレグ１２ａ、プリプレグ１２ｂ、プリプレグ１２ｃ、プリプレグ１２ｄ、プリプレグ１２ｅ、及びプリプレグ１２ｆは、加熱処理した結果、硬化して図１１Ｂに示すプリプレグ１２となる。この工程により、コア基板２１、下孔５を備えた第１中間層７、第２中間層１１、及び金属箔１３がプリプレグ１２を介して積層成形される。第１中間層７に予め形成されている下孔５は、プリプレグ１２によって埋め込まれる。
　この際に、コア基板２１の下孔２、及び第１中間層７の下孔５が同芯となるように配置することが望ましい。後述する貫通孔１４ａを形成する際に、貫通孔１４ａが導通部材であるコア基板２１及び第１中間層７を貫通しないようにするためである。
　各部材の加圧は不図示の真空プレスによって実施する。加圧温度は、例えば１７０℃から２２０℃であることが望ましい。プリプレグ１２ａ～１２ｆは未硬化状態で層間に介装して加熱および加圧することにより、各層間を電気的に絶縁した状態でコア基板２１、第１中間層７及び第２中間層１１がプリプレグ１２を介して積層成形される。
　図１２Ａは、第１中間層７、第２中間層１１、及びプリプレグ１２が積層形成されたコア基板２１に後述するスルーホール１４を形成するための貫通孔１４ａを形成するようすを示す図である。貫通孔１４ａは、ドリル加工により、コア基板２１の下孔２、及び第１中間層７における下孔５と同芯に、且つ第１中間層７、第２中間層１１及びコア基板２１を厚さ方向に貫通させて形成することが望ましい。貫通孔１４ａは、例えば２００μｍから４００μｍの直径で形成されることが望ましい。貫通孔１４ａはコア基板２１の下孔２及び第１中間層７の下孔５よりも小径に形成されることが望ましい。貫通孔１４ａがコア基板２１を貫通する部位において、絶縁樹脂３が貫通孔１４ａの内壁面に露出する。又、貫通孔１４ａが第１中間層７を貫通する部位において、プリプレグ１２が貫通孔１４ａの内壁面に露出する。
　図１２Ｂは、図５Ｂと同様に、貫通孔１４ａを形成した後、基板に無電解銅めっきおよび電解銅めっきを施すようすを示す図である。図１２Ｂに示すように、貫通孔１４ａの内面にスルーホール１４を形成した後に、該スルーホール１４の内壁面の全面と基板の表面の全面に第３メッキ層１５ａが形成される。
　図１３Ａは、図６Ａと同様に、基板表面に被着形成された第３メッキ層１５ａの表面上に不図示のドライフィルムレジスト（フォトレジスト）をラミネートし、該ドライフィルムレジストを露光および現像するようすを示す図である。図１３Ａに示すように、後述する第３メッキ層１５ａが形成される部位の上にレジストパターン１６が形成される。
　図１３Ｂは、図６Ｂと同様に、レジストパターン１６が形成されていない箇所における第３メッキ層１５ａをエッチングし、レジストパターン１６を剥離するようすを示す図である。図１３Ｂに示すように、第３メッキ層１５ａをエッチングすることにより、レジストパターン１６の下に第３配線層１５が形成される。次いで、第３配線層１５上のレジストパターン１６を剥離することによって、第３配線層１５が基板の表面上に露出する。以上の工程を経て、コア基板２１と、第１中間層７、第２中間層１１、及びプリプレグ１２を積層して形成された配線層１７とを備えた配線基板５０ｂが形成される。
　第２実施例に係る配線基板５０ｂによれば、第１実施例に係る配線基板５０ａに加えて、コア基板２１に炭素繊維及び弾性率が高い金属が適用される。そのため、第１実施例と同様に、配線層１７の総数が増加しても、第１中間層７における金属板４によってプリプレグ１２の熱膨張に起因する変位量が抑制される。そのため、炭素素材を含有するコア基板１に加えて、配線層１７を積層して形成された配線基板５０ｂの熱膨張に起因する変位量が抑制される。従って、半導体素子を配線基板５０ｂにベアチップ実装する際における熱応力及び熱歪みによる配線基板５０ｂの疲労破壊及び断線を抑制できる。

Claims (12)

  1. 　炭素素材を含有する基板と、
    　前記基板上に形成された第１絶縁層と、
    　前記第１絶縁層上に形成され、前記第１絶縁層が有する熱膨張係数よりも小さい熱膨張係数を有し、前記第１絶縁層が有する弾性率よりも大きい弾性率を有する金属板を有する中間層と、
    　前記中間層上に形成された第２絶縁層と、
    を含むことを特徴とする配線基板。
  2. 　前記中間層は、前記金属板上に形成された第１導体層を更に含むことを特徴とする請求項１記載の配線基板。
  3. 　前記第２絶縁層上に形成された第２導体層と、
    　前記第２導体層上に形成された第３絶縁層と、
    を更に含むことを特徴とする請求項１記載の配線基板。
  4. 　前記炭素素材は、カーボンファイバ又はカーボンナノチューブであることを特徴とする請求項１記載の配線基板。
  5. 　前記基板は、中心にインバー（鉄－ニッケル）合金、コバール（鉄－ニッケル－コバルト）合金、４２（鉄－ニッケル）合金、タングステン、又はモリブデンの少なくとも１つからなる金属板を更に有することを特徴とする請求項１記載の配線基板。
  6. 　前記金属板は、インバー（鉄－ニッケル）合金、コバール（鉄－ニッケル－コバルト）合金、４２（鉄－ニッケル）合金、タングステン、又はモリブデンの少なくとも１つを含むことを特徴とする請求項１記載の配線基板。
  7. 　炭素素材を含有する基板を形成する工程と、
    　前記基板上に第１絶縁層を形成する工程と、
    　前記第１絶縁層が有する熱膨張係数よりも小さい熱膨張係数を有し、前記第１絶縁層が有する弾性率よりも大きい弾性率を有する金属板を有する中間層を前記第１絶縁層上に形成する工程と、
    　前記中間層上に第２絶縁層を形成する工程と、
    を含むことを特徴とする配線基板の製造方法。
  8. 　前記金属板上に第１導体層を形成する工程を更に含むことを特徴とする請求項７記載の配線基板の製造方法。
  9. 　前記第２絶縁層上に第２導体層を形成する工程と、
    　前記第２導体層上に第３絶縁層を形成する工程と、
    を更に含むことを特徴とする請求項７記載の配線基板の製造方法。
  10. 　前記炭素素材は、カーボンファイバ又はカーボンナノチューブであることを特徴とする請求項７記載の配線基板の製造方法。
  11. 　前記基板は、中心にインバー（鉄－ニッケル）合金、コバール（鉄－ニッケル－コバルト）合金、４２（鉄－ニッケル）合金、タングステン、又はモリブデンの少なくとも１つからなる金属板を更に有することを特徴とする請求項７記載の配線基板の製造方法。
  12. 　前記金属板は、インバー（鉄－ニッケル）合金、コバール（鉄－ニッケル－コバルト）合金、４２（鉄－ニッケル）合金、タングステン、又はモリブデンの少なくとも１つを含むことを特徴とする請求項７記載の配線基板の製造方法。
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