WO2010038871A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2010038871A1
WO2010038871A1 PCT/JP2009/067258 JP2009067258W WO2010038871A1 WO 2010038871 A1 WO2010038871 A1 WO 2010038871A1 JP 2009067258 W JP2009067258 W JP 2009067258W WO 2010038871 A1 WO2010038871 A1 WO 2010038871A1
Authority
WO
WIPO (PCT)
Prior art keywords
optical
integrated circuit
wiring
semiconductor integrated
optical wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/067258
Other languages
English (en)
French (fr)
Inventor
俊英 上野
木下　雅夫
清水　隆徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Sony Corp
Original Assignee
NEC Corp
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Sony Corp filed Critical NEC Corp
Priority to US13/120,704 priority Critical patent/US9035411B2/en
Priority to JP2010531930A priority patent/JPWO2010038871A1/ja
Publication of WO2010038871A1 publication Critical patent/WO2010038871A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4202—Packages, e.g. shape, construction, internal or external details for coupling an active element with fibres without intermediate optical elements, e.g. fibres with plane ends, fibres with shaped ends, bundles
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/43—Arrangements comprising a plurality of opto-electronic elements and associated optical interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/859—Bump connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Definitions

  • the present invention relates to a semiconductor device.
  • an optical wiring portion is electrically connected to a semiconductor integrated circuit portion by a connection portion, and the optical wiring portion is installed in an optical waveguide and in the optical waveguide or adjacent to the optical waveguide.
  • the present invention relates to a semiconductor device having an active element.
  • the degree of integration has been improved, and the wiring width has been reduced and the elements have been reduced in size. Along with this, the amount of processing information has increased, and in signal transmission, the number of wires has increased and the transmission speed has increased.
  • signal integrity (signal quality) may be degraded in the transmission of electrical signals.
  • problems such as signal delay, skew between signals, increase in jitter, and crosstalk between wirings may occur.
  • the operating voltage of the chip is lowered or a plurality of cores are provided in one chip. Yes. Thereby, it is realized that the processing capability is improved without increasing the operating frequency.
  • the amplitude width of the transmission signal tends to be small, and the signal transmission distance within the chip tends to be long.
  • Countermeasures include applying differential transmission, correcting the waveform signal for each wiring, adjusting the phase of the signal between wirings, and inserting a repeater circuit in the global wiring to prevent signal delay, etc. Has been done.
  • the present invention has been made in view of such problems, and its purpose is to prevent a decrease in manufacturing efficiency and an increase in manufacturing cost, and to facilitate electrical wiring design, and to improve signal integrity,
  • An object of the present invention is to provide a semiconductor device that can easily realize downsizing of the device and reduction of power consumption.
  • a semiconductor device is arranged to face a semiconductor integrated circuit portion and the semiconductor integrated circuit portion, and is optically active installed in or adjacent to the optical waveguide.
  • An optical wiring section having elements and electrical wiring, and a connection section that is provided between surfaces facing each other in the optical wiring section and the semiconductor integrated circuit section, and electrically connects the optical wiring section and the semiconductor integrated circuit section Including.
  • the semiconductor integrated circuit section is divided into a plurality of circuit blocks, and the electrical wiring of the optical wiring section is a global wiring that electrically connects the plurality of circuit blocks provided in the semiconductor integrated circuit section. Is provided as at least a part of.
  • the electrical wiring of the optical wiring section includes at least one of a power supply wiring and a ground wiring electrically connected to the semiconductor integrated circuit section.
  • the electrical wiring of the optical wiring unit is configured to transmit at least one of a data signal and a clock signal to the semiconductor integrated circuit unit.
  • the semiconductor integrated circuit portion includes via wiring provided along a direction in which the semiconductor integrated circuit portion and the optical wiring portion face each other, and includes a semiconductor element provided in the semiconductor integrated circuit portion, and an optical wiring Via wiring is electrically connected to the part.
  • the optical wiring portion includes a via wiring provided so as to be along a direction in which the optical wiring portion and the semiconductor integrated circuit portion face each other, and the optical active element, the electric wiring, and the semiconductor integrated circuit portion are connected to the via wiring. Are electrically connected.
  • the optical active element converts an optical signal transmitted through the optical waveguide into an electrical signal, and the converted electrical signal is output to the semiconductor integrated circuit unit via the connection unit.
  • the optical active element converts an electrical signal transmitted from the semiconductor integrated circuit unit, which is transmitted through the connection unit, into an optical signal, and the converted optical signal is transmitted through the optical waveguide.
  • the optical active element is an optical switch element that performs on / off of light passing through the optical waveguide and switching of the optical path by an electrical signal transmitted from the semiconductor integrated circuit unit transmitted through the connection unit.
  • the electrical wiring is positioned along the planar direction in which the optical waveguide extends, or the position of the core of the optical waveguide or the position facing the semiconductor integrated circuit portion with respect to the core Or on the opposite side of the side facing the semiconductor integrated circuit.
  • the optical wiring unit further includes a passive element, and the electrical wiring provided in the optical wiring unit is electrically connected to the passive element.
  • connection unit electrically connects the semiconductor integrated circuit unit and the optical wiring unit using an electrical connection pad provided in the semiconductor integrated circuit unit and an electrical connection pad provided in the optical wiring unit.
  • Each of the electrical connection pad provided in the semiconductor integrated circuit portion and the electrical connection pad provided in the optical wiring portion remains as the electrical connection pad or bumps on at least one of the electrical connection pads In the state where is formed, it is directly connected or electrically connected through any of a solder material, a conductive adhesive material, and an anisotropic conductive adhesive film.
  • the optical wiring portion is provided with at least one light input / output surface through which light is input / output. , Are arranged to protrude.
  • the optical wiring unit switches the optical path of the optical waveguide to a direction opposite to the direction facing the semiconductor integrated circuit unit, and inputs and outputs light from a surface opposite to the direction facing the semiconductor integrated circuit unit of the optical wiring unit.
  • the optical wiring portion is provided with a conductive external terminal on the other surface opposite to the one surface facing the semiconductor integrated circuit portion.
  • the external terminal is electrically connected to an optical active element, an electrical wiring, or a through via that penetrates the optical wiring part and directly connects to the connection part.
  • the external terminal is electrically connected to the interposer substrate or the motherboard.
  • the plurality of semiconductor integrated circuit sections are electrically connected to the one optical wiring section.
  • FIG. 2 is a plan view of the semiconductor device of FIG. 1.
  • FIG. 2 is an enlarged cross-sectional view illustrating a main part of the semiconductor device of FIG. 1. It is a block diagram showing the circuit structure of a semiconductor integrated circuit part. It is the top view typically shown about an example of the optical wiring part. It is a figure showing a mode that an optical fiber is optically coupled with the optical wiring part of a semiconductor device. It is a figure showing a mode that an optical fiber is optically coupled with the optical wiring part of a semiconductor device. It is sectional drawing showing the semiconductor device which concerns on Embodiment 2 of this invention.
  • FIG. 9 is a plan view of the semiconductor device of FIG. 8.
  • FIG. 13 is a plan view of the semiconductor device of FIG. 12.
  • FIG. 13 is an enlarged cross-sectional view illustrating a main part of the semiconductor device of FIG. 12. It is a figure showing a mode that an optical fiber is optically coupled with the optical wiring part of a semiconductor device. It is a figure showing a mode that an optical fiber is optically coupled with the optical wiring part of a semiconductor device. It is sectional drawing showing the semiconductor device which concerns on Embodiment 6 of this invention.
  • FIG. 1 shows a cross-sectional configuration
  • FIG. 2 shows a planar configuration.
  • FIG. 3 is an enlarged cross-sectional configuration of the main part of the semiconductor device 1, and here shows a cross section of the Xa-Xb portion and a cross section of the Xc-Xd portion different from the Xa-Xb portion.
  • FIG. 4 shows a circuit configuration of the semiconductor device 1.
  • the semiconductor device 1 includes a semiconductor integrated circuit unit 11, an optical wiring unit 21, and a connection unit 31.
  • the semiconductor device 1 includes a plurality of circuit blocks CB as shown in FIG.
  • the circuit block CB includes a memory circuit CBm, a first arithmetic circuit CB1, and a second arithmetic circuit CB2.
  • each of the memory circuit CBm, the first arithmetic circuit CB1, and the second arithmetic circuit CB2 is disposed on the surface of the substrate 11s of the semiconductor integrated circuit portion 11.
  • the semiconductor device 1 is provided with an input / output interface IF as shown in FIG.
  • the input / output interface IF is electrically connected to each of the first arithmetic circuit CB1 and the second arithmetic circuit CB2, for example, and performs input / output of signals.
  • the so-called global wirings GH1 and GH2 are used to transmit signals between the memory circuit CBm and the first arithmetic circuit CB1 and between the memory circuit CBm and the second arithmetic circuit CB2. Has been.
  • the optical wiring section 21 is configured to include the functions of the global wirings GH1 and GH2, and signals are transmitted between the circuit blocks CB through the optical wiring section 21. It is comprised so that.
  • the semiconductor device 1 is configured such that transmission of a signal between the memory circuit CBm and the first arithmetic circuit CB1 is performed by transmitting an optical signal in the optical waveguide 25 of the optical wiring unit 21. . That is, the optical waveguide 25 of the optical wiring portion 21 is provided as the global wiring GH1.
  • the semiconductor device 1 is configured such that signal transmission between the memory circuit CBm and the second arithmetic circuit CB2 is performed using the electrical wiring 23 of the optical wiring unit 21. That is, at least a part of the electrical wiring 23 of the optical wiring portion 21 is provided as the global wiring GH2.
  • the semiconductor integrated circuit portion 11 is disposed so as to face the optical wiring portion 21 as shown in FIG.
  • the semiconductor integrated circuit portion 11 is provided with a connection portion 31 on the upper surface side facing the optical wiring portion 21, and is electrically connected to the optical wiring portion 21 via the connection portion 31.
  • An interposer substrate 51 is disposed on the lower surface opposite to the upper surface facing the optical wiring portion 21 of the semiconductor integrated circuit portion 11, and the semiconductor integrated circuit portion 11 and the interposer substrate 51 are electrically connected by wire bonding WB.
  • the semiconductor integrated circuit unit 11 is mounted on the interposer substrate 51 by using, for example, DAF (die attachment film).
  • the planar shape of the semiconductor integrated circuit portion 11 is rectangular as shown in FIG. 2, and a plurality of electrical connection pads 11w for wire bonding are provided in the peripheral portion.
  • the electrical connection pad 11w is electrically connected to the electrical connection pad 51w of the interposer substrate 51 by wire bonding WB as shown in FIG.
  • the electrical connection pads 11w and 51w are, for example, aluminum alloy pads of 5 to 90 ⁇ m square size, but may be formed using pure aluminum.
  • UBM under barrier metal
  • This UBM bump is formed by zinc substitution, electroless Pd plating, and electroless Au plating so that, for example, Ni is about 7 ⁇ m thick, Pd is about 0.05 ⁇ m thick, and Au is about 0.05 ⁇ m thick. Yes.
  • this Sn may form an alloy with Au of the UBM bump after joining, and the joining strength may be lowered. For this reason, it is not preferable to increase the thickness of Au.
  • the wire bonding WB since Au wire bonding is appropriately formed, it is preferable that the film thickness of Au is thick to some extent. Therefore, it is preferable to form the Au film with a thickness of about 0.1 ⁇ m, for example.
  • the wire bonding WB may be used so as to be bonded to a motherboard other than the interposer substrate 51.
  • the semiconductor integrated circuit portion 11 includes a semiconductor element 12 and an electrical wiring 13.
  • a plurality of semiconductor elements 12 of the semiconductor integrated circuit unit 11 are provided on the main surface of a semiconductor substrate 11s formed of silicon.
  • the semiconductor element 12 constitutes the circuit block CB (FIG. 4) described above, processes the input electric signal, and outputs the processed electric signal.
  • a plurality of electrical wirings 13 of the semiconductor integrated circuit unit 11 are provided on the main surface of the semiconductor substrate 11s.
  • the electrical wiring 13 has a multilayer wiring structure and is electrically connected to the semiconductor element 12. That is, a plurality of interlayer insulating films Sz are stacked on the surface of the semiconductor substrate 11s, and the electric wiring 13 is provided in each of the plurality of interlayer insulating films Sz.
  • the electrical wiring 13 is formed of a conductive material, and an electrical signal input to the semiconductor element 12 is transmitted through the electrical wiring 13.
  • the electrical wiring 13 also transmits electrical signals that are processed and output in the semiconductor element 12. That is, the electrical signal processed in the semiconductor element 12 is transmitted to the optical wiring unit 21 via the connection unit 31 by the electrical wiring 13.
  • the electrical wiring 13 is formed so as to include the via wiring 13b as shown in FIG.
  • the via wiring 13b is formed so as to penetrate each interlayer insulating film Sz, and is provided along the z direction in which the semiconductor integrated circuit portion 11 and the optical wiring portion 21 face each other. It has been.
  • a plurality of via wirings 13b are stacked in the z direction.
  • the plurality of via wirings 13 b electrically connect the semiconductor element 12 and the optical wiring unit 21. That is, the plurality of via wirings 13 b are provided immediately above the semiconductor element 12 so that the semiconductor element 12 is electrically connected to the optical wiring portion 21.
  • the position of the via wiring 13 b may be slightly shifted from immediately above the semiconductor element 12.
  • a plurality of electrical connection pads 14 are provided on the upper surface of the semiconductor integrated circuit portion 11 that faces the optical wiring portion 21.
  • the electrical connection pad 14 is made of a conductive material, and is electrically connected to the optical wiring portion 21 through the connection portion 31.
  • optical wiring unit 21 will be described.
  • the optical wiring part 21 is arranged facing the semiconductor integrated circuit part 11 as shown in FIG.
  • the optical wiring portion 21 is provided with a connection portion 31 on the side facing the semiconductor integrated circuit portion 11, and is electrically connected to the semiconductor integrated circuit portion 11 through the connection portion 31.
  • the optical wiring portion 21 is formed of a silicon-based base material like the semiconductor integrated circuit portion 11 and has the same thermal expansion coefficient. For this reason, it is not necessary to fill the underfiller after joining the optical wiring portion 21 and the semiconductor integrated circuit portion 11.
  • a light input / output surface Sa through which light such as an optical signal is input / output is provided on the side surface of the optical wiring section 21.
  • the light input / output surface Sa is disposed so as to protrude outward from the side surface Sb of the semiconductor integrated circuit portion 11.
  • the planar shape of the optical wiring part 21 is rectangular.
  • the optical wiring unit 21 includes an optical element 22, an electrical wiring 23, and an optical waveguide 25, and transmits an optical signal through the optical waveguide 25 at least part of the signal transmission in the semiconductor integrated circuit unit 11. To implement.
  • the optical waveguide 25 of the optical wiring section 21 has a core 25a and clads 25b and 25b '.
  • the core 25a is formed extending in the x direction, and transmits an optical signal.
  • the extending direction of the core 25a may be any direction as long as it is within the xy plane.
  • an optical element 22 is built in the optical waveguide 25, and an optical signal is input to the optical element 22 from the core 25a. An optical signal is output from the optical element 22 to the core 25a.
  • a plurality of electrical wirings 23 of the optical wiring part 21 are formed so as to sandwich the optical waveguide 25 in the z direction.
  • the electrical wiring 23 is formed on the xy plane of the optical waveguide 25 so as to extend in the x direction, similarly to the optical waveguide 25 extending in the x direction.
  • the surface of the electrical wiring 23 opposite to the optical waveguide 25 side is covered with a protective layer Hs made of an insulating material. That is, the electrical wiring 23 is formed on the surface side facing the semiconductor integrated circuit unit 11 in the core 25 a and the surface opposite to the surface facing the semiconductor integrated circuit 11.
  • the electric wiring 23 may extend in any direction as long as it is within the xy plane. Further, the electrical wiring 23 may be provided at the height of the core 25a as long as it does not intersect the core 25a of the optical waveguide 25.
  • the electrical wiring 23 is made of a conductive material and is electrically connected to the electrical connection pad 24.
  • the electrical wiring 23 is electrically connected to the connection portion 31 via the electrical connection pad 24, and the electrical signal converted by the photoelectric conversion element 22 a is converted to the semiconductor integrated circuit portion via the connection portion 31. 11 is transmitted.
  • Via wirings 23k are provided between the plurality of electrical wirings 23.
  • the via wiring 23k is formed of a conductive material so as to be along the z direction in which the optical wiring portion 21 and the semiconductor integrated circuit portion 11 face each other, and is electrically connected to both of the electric wirings 23.
  • the via wiring 23 k electrically connects the optical element 22, the electrical wiring 23, and the semiconductor integrated circuit unit 11.
  • the via wiring 23 k is a portion other than the core 25 a of the optical waveguide 25 and is formed so as to connect between both surfaces of the optical wiring portion 21.
  • the via wiring 23k penetrates the optical waveguide 25 in the z direction perpendicular to the x direction in which the optical waveguide 25 extends.
  • the electrical wiring 23 is formed as a power supply wiring for supplying power to the semiconductor integrated circuit unit 11 or a ground (GND) wiring.
  • the electrical wiring 23 can be appropriately used to transmit electrical signals such as data signals and clock signals.
  • the via wiring 23k may be configured to be directly connected to the connection portion 31.
  • the optical element 22 of the optical wiring unit 21 includes, for example, optical active elements such as the photoelectric conversion element 22 a, the photoelectric conversion element 22 b, and the optical switch element 22 c. Built in. Each element 22a, 22b, 22c is electrically connected to an electrical wiring 23 located below the optical waveguide 25 as shown in FIG. Although FIG. 3 is a cross-sectional view, it seems to overlap, but the connection terminals of the elements 22a, 22b, and 22c are electrically separated from each other (see FIG. 5 described later).
  • the photoelectric conversion element 22a is, for example, a plasmon antenna type photodiode or photodiode, and converts an optical signal transmitted through the optical waveguide 25 into an electrical signal.
  • the electrical signal converted by the photoelectric conversion element 22 a is output to the semiconductor integrated circuit unit 11 through the connection unit 31.
  • the electro-optical conversion element 22b is, for example, a laser diode, a Mach-Zehnder type optical modulation element, or a PN diode type optical modulator, and converts an electric signal into an optical signal.
  • the electro-optical conversion element 22b converts, for example, an electric signal input from the semiconductor integrated circuit unit 11 via the connection unit 31 into an optical signal.
  • the optical signal converted by the electro-optical conversion element 22 b is transmitted through the optical waveguide 25.
  • the optical switch element 22c is configured to turn on / off the light passing through the optical waveguide 25 and switch the optical path by an electrical signal transmitted from the semiconductor circuit unit 11 transmitted through the connection unit 31.
  • the optical switch element 22c may be an optical gate switch element, an optical path switching element, or the like that uses a thermo-optic effect, an electro-optic effect, or a magneto-optic effect.
  • an optical passive element 22 d having no electrical connection is provided as the optical element 22.
  • optical element 22 may be provided as shown below. Wavelength conversion element, optical multiplexer / demultiplexer, optical multiplexer / demultiplexer, optical attenuating element, wavelength selection element, light scattering element, grating coupler, ring resonator type filter, multimode interference optical coupler, optical path conversion element, spot size conversion element
  • a passive element Js is provided in the optical wiring section 21 .
  • a capacitor, an inductor, a resistance element, and the like are provided as the passive element Js and are electrically connected to the electrical wiring 23. This eliminates electrical noise, prevents voltage and current fluctuations, adjusts wiring impedance, terminates wiring, passes or bypasses specific frequency components, and decouples.
  • the passive element Js may be provided by embedding a chip component. In addition, it may be mounted in the form of CoP (Chip on Parts).
  • a plurality of electrical connection pads 24 are provided on the lower surface of the optical wiring section 21 facing the semiconductor integrated circuit section 11 as shown in FIG.
  • the electrical connection pad 24 is made of a conductive material.
  • the plurality of electrical connection pads 24 are electrically connected to the electrical connection pads 14 of the semiconductor integrated circuit portion 11 via the connection portions 31.
  • optical wiring unit 21 Next, an example of the optical wiring unit 21 will be described in detail.
  • FIG. 5 schematically shows an example of the optical wiring part 21.
  • optical waveguides 251 and 252 are provided as an example of the optical waveguide 25 shown above.
  • electrical wirings 231, 232, 233, 234, and 235 are provided as an example of the electrical wiring 23. Although details will be described later, the electrical wirings 231 and 232 transmit output signals, and the electrical wirings 233 and 234 transmit input signals.
  • the electric wiring 235 functions as a GND line.
  • via wirings 261a, 261b, 262a, 262b, 263a to e are provided as an example of the via wiring 23k. Although details will be described later, the via wirings 261a and 261b transmit output signals, and the via wirings 262a and 262b transmit input signals.
  • the via wirings 263a to 263e function as GND lines.
  • photoelectric conversion elements 221 and 222 are also provided as an example of the photoelectric conversion element 22a.
  • Each of the photoelectric conversion elements 221 and 222 is a light receiver such as a photodiode.
  • electro-optical conversion elements 223 and 224 are provided as an example of the electro-optical conversion element 22b.
  • the electro-optical conversion element 223 is, for example, a light source such as a diode laser
  • the electro-optical conversion element 224 is, for example, a Mach-Zehnder type optical modulator.
  • an optical branching element 225 is provided in the optical wiring section 21 as an example of an optical passive element 22d.
  • the optical branching element 225 is, for example, an optical multiplexer / demultiplexer such as a ring resonator type filter.
  • a multimode interference optical coupler, an optical multiplexer / demultiplexer, or the like can be provided as the optical passive element 22d.
  • the optical waveguide 251 extends in the x direction so as to be interposed between the photoelectric conversion element 221 and the electrooptical conversion element 223 on the xy plane of the optical wiring portion 21.
  • the optical waveguide 251 optically connects the photoelectric conversion element 221 and the electrooptical conversion element 223.
  • the electrical conversion element 221 has one terminal electrically connected to the via wiring 261a via the electric wiring 231 and the other terminal electrically connected to the via wiring 263a to 263e via the electric wiring 235.
  • the electro-optical conversion element 223 has one terminal electrically connected to the via wiring 262a via the electric wiring 233, and the other terminal electrically connected to the via wiring 263a to 263e via the electric wiring 235. .
  • FIG. 5 The operation of FIG. 5 is as follows. First, an electric signal is input from the via wiring 262a to the electro-optical conversion element 223 via the electric wiring 233, and is converted into an optical signal by the electro-optical conversion element 223.
  • the optical signal converted by the electro-optical conversion element 223 is transmitted through the optical waveguide 251 and input to the photoelectric conversion element 221, and is converted into an electric signal by the photoelectric conversion element 221.
  • This electric signal is output to the via wiring 261 via the electric wiring 231.
  • the optical waveguide 251 is configured to transmit light inside the optical wiring portion 21.
  • the optical waveguide 252 includes a portion extending in the x direction between the left end portion and the right end portion of the optical wiring portion 21, and the light input from the outside at the left end portion is the right end portion. Is configured to be output to the outside.
  • An electro-optical conversion element 224 and an optical branching element 225 are installed in a portion extending in the x direction in the optical waveguide 252.
  • the optical waveguide 252 includes a portion that transmits light in a direction different from the x direction, and one end of this portion is optically connected to the optical branching element 225 and the other end is optically connected to the photoelectric conversion element 222. Yes.
  • one terminal is electrically connected to the via wiring 261a via the electric wiring 232, and the other terminal is electrically connected to the via wiring 263a to 263e via the electric wiring 235.
  • the electro-optical conversion element 224 has one terminal electrically connected to the via wiring 262b through the electric wiring 234 and the other terminal electrically connected to the via wiring 263a to 263e through the electric wiring 235. .
  • the operation at the bottom of Fig. 5 is as follows. First, light is input from the outside at the left end portion of the optical waveguide 252, and the light is input to the electro-optical conversion element 224. In the electro-optical conversion element 224, the light is modulated based on an electric signal input from the via wiring 262 via the electric wiring 234. The modulated light is transmitted through the optical waveguide 252 and input to the optical branch element 225, and is branched at the optical branch element 225. Here, a part of the light branched by the optical branching element 225 is transmitted to the photoelectric conversion element 222. The remaining part of the light branched by the optical branching element 225 is output to the outside at the right end of the optical waveguide 252.
  • connection unit 31 Next, the connection unit 31 will be described.
  • the connecting portion 31 is provided between the surfaces facing each other in the optical wiring portion 21 and the semiconductor integrated circuit portion 11.
  • the connection portion 31 is made of a conductive material, and electrically connects the optical wiring portion 21 and the semiconductor integrated circuit portion 11.
  • the connection portion 31 is a solder bump, and is interposed between the electrical connection pad 24 provided on the upper surface of the optical wiring portion 21 and the electrical connection pad 14 of the semiconductor integrated circuit portion 11.
  • connection portion 31 is formed, for example, by melting a solder bump provided on the electrical connection pad 24 of the optical wiring portion 21 and bonding it to the electrical connection pad 14 of the semiconductor integrated circuit portion 11. .
  • primary mounting for mounting the optical wiring portion 21 on the semiconductor integrated circuit portion 11 is performed. That is, after the optical wiring portion 21 and the semiconductor integrated circuit portion 11 are separately formed, they are mounted so that the connection portion 31 is electrically connected to the semiconductor device 1. Is formed.
  • the solder bump for example, AuSn bump is used.
  • a solder material mainly composed of Sn such as Sn—Ag—Cu, can also be used. In this case, however, a flux is required to remove the Sn oxide film. Therefore, after bonding, it is necessary to wash the flux to remove the flux.
  • the above primary mounting can be performed using a flip chip bonder.
  • the optical fiber OF is aligned with the optical wiring portion 21.
  • the light input / output surface Sa of the optical fiber OF that faces the light input / output surface Sa of the optical wiring section 21 is made to face the light input / output surface Sa of which light such as an optical signal is input / output.
  • an optical fiber OF having a core OFa, a clad OFb, and a coating OFc is prepared.
  • an optical fiber OF is prepared in which a cladding OFb is provided around the core OFa, and a coating OFc is provided around the cladding OFb.
  • the optical fiber OF is aligned with the optical wiring portion 21 so that the portion of the light input / output surface Sa provided with the core 25a and the portion of the light input / output surface Sc provided with the core OFa face each other.
  • the optical fiber OF is optically coupled to the optical wiring part 21.
  • the optical fiber OF is moved to the optical wiring portion 21 so that the light input / output surface Sc contacts the light input / output surface Sa.
  • the core diameter of the optical fiber may be a single mode fiber, and is about 10 ⁇ m for a wavelength of 1550 nm (about 5 ⁇ m for a wavelength of 780 nm).
  • a spot size conversion unit is generally provided in the vicinity of the end of the optical waveguide in order to improve the optical coupling efficiency.
  • each of the semiconductor integrated circuit portion 11 and the optical wiring portion 21 is electrically connected by the connection portion 31 provided between the surfaces facing each other.
  • the optical wiring portion 21 is further provided with an electrical wiring 23.
  • the electrical wiring 23 of the optical wiring section 21 is provided so as to function as at least a part of a global wiring that electrically connects a plurality of circuit blocks CB provided in the semiconductor integrated circuit section 11.
  • the electrical wiring 23 functioning as the global wiring is formed in the optical wiring section 21 without forming the electrical wiring functioning as the global wiring on the semiconductor integrated circuit section 11 side. For this reason, the present embodiment can prevent the occurrence of problems such as an enormous global wiring layer, an increase in RC delay, and an accompanying increase in power consumption.
  • wavelength multiplex transmission that is impossible with electrical transmission becomes possible, and when this is used, it can greatly contribute to the reduction of wiring layers and the miniaturization of chips. This also leads to a reduction in the number of members used in chip manufacturing, a reduction in processes, and an improvement in yield.
  • this embodiment can easily cope with high-speed transmission and stabilization of power supply.
  • this embodiment improves characteristics. It can be easily realized.
  • the present embodiment can provide the following effects. (1) Since the semiconductor integrated circuit portion 11 and the optical wiring portion 21 have different configurations, the optical wiring portion 21 can be easily formed. Further, since the semiconductor integrated circuit portion 11 and the optical wiring portion 21 are only electrically connected, the connection is easy. For this reason, the optical transmission of the semiconductor integrated circuit unit 11 can be easily realized. (2) By providing the global wiring in the optical wiring section 21, it is possible to reduce or eliminate the global wiring process from the manufacturing process of the semiconductor integrated circuit section 11. Therefore, the production cost can be reduced and the production delivery time can be shortened. (3) Since the global wiring design rule is not dragged by the design rule on the semiconductor integrated circuit unit 11 side, a more optimal design is possible.
  • a wiring having a large cross-sectional area cannot be formed on the semiconductor integrated circuit portion 11 because stress strain or the like is directly transmitted to a fine semiconductor element.
  • the wiring can be formed. .
  • Since the layout of the global wiring is less likely to be restricted by the arrangement on the semiconductor integrated circuit unit 11 side, a more optimal design is possible. (5) It is easy to build passive elements together with global wiring, and transmission quality can be improved.
  • the optical wiring section 21 is provided with a light input / output surface Sa on which light such as an optical signal is input / output.
  • the light input / output surface Sa of the optical wiring section 21 is provided on the side surface.
  • the semiconductor integrated circuit portion 11 is disposed so as to protrude outward from the side surface Sb. For this reason, in this embodiment, as shown in FIGS. 6 and 7, the optical fiber OF can be easily aligned with the optical wiring portion 21, so that the optical coupling between them can be accurately performed. .
  • the underfiller material or the like when using an underfiller material or the like at the time of mounting, the underfiller material or the like does not get wet on the light input / output surface Sa, and a fillet formed of the underfiller material or the like There is no interference with the optical fiber OF. Therefore, stable optical coupling can be realized.
  • the semiconductor integrated circuit portion 11 has the semiconductor element 12 formed on the surface of the semiconductor substrate 11s, and the electric wiring 13 electrically connected to the semiconductor element 12 is connected to the semiconductor substrate. It is formed on the surface of 11s.
  • the electrical wiring 13 is provided with a via wiring 13b along the z direction where the semiconductor integrated circuit portion 11 and the optical wiring portion 21 face each other.
  • the via wiring 13b electrically connects the semiconductor element and the optical wiring portion. That is, it is electrically connected to the optical wiring portion 21 immediately above the semiconductor element 12. For this reason, since this embodiment has a short distance from the semiconductor element 12 to the optical wiring part 21, high-speed transmission can be suitably realized.
  • the optical wiring section 21 includes a photoelectric conversion element 22a that converts an optical signal transmitted through the optical waveguide 25 into an electrical signal, and the electrical signal converted by the photoelectric conversion element 22a. Is output to the semiconductor integrated circuit unit 11 via the connection unit 31.
  • the optical wiring unit 21 includes a first electro-optical conversion element 22 b that converts an electric signal into an optical signal. The optical signal converted by the electro-optical conversion element 22 b is transmitted through the optical waveguide 25.
  • the electro-optic conversion element 22b converts an electrical signal into an optical signal
  • the photoelectric conversion element 22a is converted by the electro-optic conversion element 22b
  • the optical signal transmitted through the optical waveguide 25 is converted into the electrical signal.
  • the electrical / optical conversion element 22b converts the electrical signal input from the semiconductor integrated circuit section 11 via the connection section 31 into an optical signal
  • the optical / electrical conversion element 22a converts the optical signal transmitted through the optical waveguide 25. Convert to electrical signal.
  • the electric signal is output to the semiconductor integrated circuit unit 11 via the connection unit 31.
  • this embodiment can convert an electrical signal into an optical signal to perform clock distribution and data transfer, and therefore, between the clock distribution transmission line and the circuit block in the semiconductor integrated circuit unit 11. High-speed data transmission can be realized.
  • the electrical wiring 23 of the optical wiring section 21 is formed on the optical waveguide 25 or in the optical waveguide 25.
  • the optical waveguide 25 is formed using an electrically insulating material.
  • the electrical wiring 23 is formed using the optical waveguide 25 as an interlayer insulating film. For this reason, since this embodiment can reduce the manufacturing process, it can realize efficient manufacturing. Further, according to the present embodiment, since global wiring can be performed simultaneously with the creation of the optical wiring section 21, manufacturing cost can be reduced and manufacturing delivery time can be shortened.
  • FIG. 8 is a cross-sectional view of the semiconductor device 1
  • FIG. 9 is a top view of the semiconductor device 1.
  • FIG. 8 shows a cross section of the upper portion of FIG.
  • This embodiment is different from the first embodiment in that a plurality of optical wiring sections 21 are provided. Except for this point, the present embodiment is the same as the first embodiment, and therefore, the description of the overlapping parts is omitted.
  • the first optical wiring portion 21 a, the second optical wiring portion 21 b, and the third optical wiring portion 21 c are provided as the optical wiring portion 21. ing.
  • the optical wiring portions 21a, 21b, and 21c are arranged on the upper surface of the semiconductor integrated circuit portion 11.
  • the optical wiring portions 21a, 21b, and 21c are provided with a connecting portion 31 on the side facing the semiconductor integrated circuit portion 11, and are electrically connected to the semiconductor integrated circuit portion 11 through the connecting portion 31. Yes.
  • Embodiment As described above, in the present embodiment, a plurality of optical wiring sections 21 are provided, and the plurality of optical wiring sections 21 are arranged in one semiconductor integrated circuit section. Except for this point, the configuration is the same as that of the first embodiment. For this reason, this Embodiment can have the same effect as Embodiment 1.
  • FIG. 10 shows the configuration of the semiconductor device 1 according to the third embodiment of the present invention.
  • a plurality of semiconductor integrated circuit portions 11 are provided. Further, the positional relationship between the semiconductor integrated circuit portion 11 and the optical wiring portion 21 with respect to the interposer substrate 51 is different from that of the first embodiment.
  • the optical wiring portion 21 and the interposer substrate 51 are electrically connected by wire bonding WB. Except for these points, the present embodiment is the same as the first embodiment, and the description of overlapping parts is omitted.
  • a first semiconductor integrated circuit portion 11a and a second semiconductor integrated circuit portion 11b are provided as the semiconductor integrated circuit portion 11.
  • the semiconductor integrated circuit portions 11 a and 11 b are arranged facing the optical wiring portion 21, and a connection portion 31 is provided on the side facing the optical wiring portion 21, and the optical wiring portion is provided via the connection portion 31. 21 is electrically connected.
  • the optical wiring portion 21 is configured to be electrically connected to the interposer substrate 51 via the wire bonding WB.
  • an electrical connection pad for wire bonding (not shown) is provided around the upper surface of the optical wiring portion 21, and the electrical connection described above is made using this electrical connection pad.
  • the present embodiment has a plurality of semiconductor integrated circuit portions 11, and the plurality of semiconductor integrated circuit portions 11 are electrically connected to one optical wiring portion 21. Except for this point, the present embodiment has the same configuration as that of the first embodiment. For this reason, in the present embodiment, clock distribution and data transmission can be performed between the plurality of chips of the semiconductor integrated circuit portions 11a and 11b, and the same effects as in the first embodiment can be obtained. it can.
  • FIG. 11 shows the configuration of the semiconductor device 1 according to the fourth embodiment of the present invention.
  • This embodiment is different from the first embodiment in that a plurality of optical wiring sections 21 are provided. Except for this point, the present embodiment is the same as the first embodiment, and the description of overlapping parts is omitted.
  • a first optical wiring portion 21 a and a second optical wiring portion 21 b are provided as the optical wiring portion 21.
  • optical wiring portions 21 a and 21 b are disposed on the upper surface of the semiconductor integrated circuit portion 11.
  • the optical wiring part 21 a is provided with a connection part 31 on the side facing the semiconductor integrated circuit part 11, and is electrically connected to the semiconductor integrated circuit part 11 through the connection part 31.
  • solder bumps are provided as connection portions 31, and the optical wiring portion 21 a and the semiconductor integrated circuit portion 11 are electrically connected via the solder bumps.
  • the optical wiring part 21b is provided on the upper surface of the optical wiring part 21a.
  • the optical wiring portion 21b is provided with a connection portion 31 on the side facing the optical wiring portion 21a, and is electrically connected to the optical wiring portion 21a via the connection portion 31.
  • a solder bump is provided as the connection portion 31, and the optical wiring portion 21a and the optical wiring portion 21b are electrically connected via the solder bump.
  • a plurality of optical wiring sections 21 are provided, and the plurality of optical wiring sections 21 are arranged in one semiconductor integrated circuit section 11 so as to be stacked on each other. Except for this point, the present embodiment has the same configuration as that of the first embodiment, and can achieve the same effects as those of the first embodiment.
  • FIG. 12 is a cross-sectional view of the semiconductor device 1
  • FIG. 13 is a top view of the semiconductor device 1.
  • FIG. 14 is an enlarged view of the main part of the semiconductor device 1, showing a cross section of the X1-X2 portion and a cross section of the X3-X4 portion different from the X1-X2 portion.
  • the semiconductor device 1 of the present embodiment includes the semiconductor integrated circuit unit 11, the optical wiring unit 21, and the connection unit 31, as in the first embodiment.
  • the positional relationship between the semiconductor integrated circuit unit 11 and the optical wiring unit 21 with respect to the interposer substrate 51 is different from that of the first embodiment.
  • the external terminal 41 is provided while the wire bonding WB is not provided. Except for these points, the present embodiment is the same as the first embodiment, and the description of overlapping parts is omitted.
  • the semiconductor integrated circuit portion 11 is disposed so as to face the optical wiring portion 21 as shown in FIG.
  • the semiconductor integrated circuit portion 11 is provided with a connection portion 31 on the lower surface side facing the optical wiring portion 21, and is electrically connected to the optical wiring portion 21 via the connection portion 31.
  • the semiconductor integrated circuit portion 11 is disposed so as to face the interposer substrate 51 with the optical wiring portion 21 interposed therebetween.
  • the semiconductor integrated circuit portion 11 has a rectangular planar shape as shown in FIG. 13, but unlike the first embodiment, a plurality of wire bonding electrical connection pads 11w are not formed.
  • the semiconductor integrated circuit unit 11 is provided with the same units as in the first embodiment as shown in FIG.
  • the optical wiring part 21 is arranged facing the semiconductor integrated circuit part 11 as shown in FIG.
  • the optical wiring portion 21 is provided with a connection portion 31 on the upper surface side facing the semiconductor integrated circuit portion 11, and is electrically connected to the semiconductor integrated circuit portion 11 through the connection portion 31.
  • the optical wiring unit 21 is configured to perform at least a part of signal transmission in the semiconductor integrated circuit unit 11 by transmitting an optical signal in an optical waveguide.
  • the optical wiring portion 21 is provided with a light input / output surface Sa through which light such as an optical signal is input / output.
  • the optical wiring portion 21 is arranged such that the light input / output surface Sa of the optical wiring portion 21 protrudes outside the side surface Sb of the semiconductor integrated circuit portion 11.
  • the planar shape of the optical wiring portion 21 is a rectangle.
  • the optical wiring portion 21 is provided in the same manner as in the first embodiment, except that the external terminal 41 is provided unlike the first embodiment. It has been.
  • the external terminal 41 is provided on the other surface of the optical wiring portion 21 opposite to the one surface facing the semiconductor integrated circuit portion 11.
  • the external terminal 41 is made of a conductive material, and electrically connects the optical wiring portion 21 and the interposer substrate 51 to the semiconductor integrated circuit portion 11.
  • the external terminal 41 is a solder bump, and is interposed between an electrical connection pad 24 provided on the lower surface of the optical wiring portion 21 and an electrical connection pad (not shown) provided on the interposer substrate 51. Provided and electrically connected to each other.
  • the external terminal 41 is formed, for example, by melting a solder bump installed on the electrical connection pad 24 of the optical wiring section 21 and bonding it to the interposer substrate 51.
  • the one in which the optical wiring portion 21 is mounted on the semiconductor integrated circuit portion 11 by the primary mounting is joined to the interposer substrate 51 to perform the secondary mounting.
  • solder bump whose melting temperature is lower than that used in the primary mounting.
  • the external terminal 41 may be used so as to be joined to a motherboard other than the interposer substrate 51.
  • the external terminal 41 for example, an electric signal is input, and the electric signal is sequentially transmitted through the electric connection pad 24, the electric wiring 23, and the via wiring 23k.
  • the electric signal is transmitted to the semiconductor integrated circuit unit 11 through the upper electric wiring 23 and the electric connection pad 24.
  • the electrical signal input from the external terminal 41 is directly transmitted to the semiconductor integrated circuit unit 11 via each unit without interposing the optical element 22 and the optical waveguide 25.
  • the external terminal 41 may be configured to be electrically connected to a through via (not shown) formed through the optical wiring portion 21 and directly connected to the connection portion 31.
  • the photoelectric conversion element 22a of the optical wiring section 21 is, for example, a plasmon antenna type photodiode as in the first embodiment, and converts the optical signal transmitted through the optical waveguide 25 into an electrical signal.
  • the photoelectric conversion element 22a receives an optical signal transmitted from the optical waveguide 25 after the electric signal input from the external terminal 41 is converted by the electric light conversion element 22b, and receives the electric signal.
  • the electro-optical conversion element 22b is, for example, a laser diode, as in the first embodiment, and converts an electric signal into an optical signal.
  • the electro-optical conversion element 22b converts, for example, an electric signal input from the external terminal 41 into an optical signal.
  • the electro-optical conversion element 22 c is, for example, a Mach-Zehnder type light modulation element, which modulates an optical signal transmitted through the optical waveguide 25 and input to the optical waveguide 25. Output.
  • an optical switch element is provided as the optical element 22 and is connected to the external terminal 41, the optical switch element is turned on / off of light passing through the optical waveguide 25 by an electrical signal from the external terminal 41, for example. Also, the optical path is switched.
  • 15 and 16 show how the optical fiber OF is optically coupled to the optical wiring portion 21 of the semiconductor device 1 in the present embodiment.
  • the optical fiber OF is aligned with the optical wiring section 21.
  • the optical input / output surface Sa to which light such as an optical signal is inputted / outputted in the optical wiring section 21 faces the light input / output surface Sc in which light is inputted / outputted from the optical fiber OF, thereby performing this alignment. To do.
  • an optical fiber OF having a core OFa, a clad OFb, and a coated OFc is prepared.
  • an optical fiber OF is prepared in which a cladding OFb is provided around the core OFa, and a coating OFc is provided around the cladding OFb.
  • the optical fiber OF is aligned with the optical wiring portion 21 so that the portion of the optical input / output surface Sa provided with the core 25a and the portion of the optical input / output surface Sc provided with the core OFa face each other.
  • the optical fiber OF is optically coupled to the optical wiring part 21.
  • the optical fiber OF is moved to the optical wiring unit 21 so that the optical input / output surface Sc of the optical fiber OF is in contact with the optical input / output surface Sa of the optical wiring unit 21.
  • the portion of the optical wiring portion 21 where the core 25a of the light input / output surface Sa is provided and the portion of the optical fiber OF where the core OFa of the light input / output surface Sc is provided are optically coupled.
  • the external terminal 41 is provided on the other surface of the optical wiring portion 21 opposite to the one surface facing the semiconductor integrated circuit portion 11.
  • the semiconductor integrated circuit unit 11 there is a case where the I / O terminals are increased and the apparatus is increased in size as performance is increased.
  • the external surface of the optical wiring unit 21 is externally provided as in the present embodiment.
  • this embodiment can easily improve the characteristics. Can be realized. Furthermore, in this embodiment, since an electric transmission line through an interposer substrate or a mother board is not used, it is not necessary to design a high-speed electric transmission line or to use a material having excellent high-frequency characteristics.
  • FIG. 17 shows the configuration of the semiconductor device 1 according to the sixth embodiment of the present invention.
  • connection unit 31 is different from the fifth embodiment. Except for this point, the present embodiment is the same as the fifth embodiment, and the description of overlapping portions is omitted.
  • connection part 31 is provided between the surfaces facing each other in the optical wiring part 21 and the semiconductor integrated circuit part 11.
  • the connection portion 31 is formed using a conductive resin, and electrically connects the optical wiring portion 21 and the semiconductor integrated circuit portion 11.
  • the connection part 31 may be formed using an anisotropic conductive adhesive sheet.
  • This embodiment has the same configuration as that of the fifth embodiment except that the connecting portion 31 is formed using a conductive resin, and can achieve the same effects as those of the fifth embodiment.
  • FIG. 18 shows the configuration of the semiconductor device 1 according to the seventh embodiment of the present invention.
  • This embodiment is different from the fifth embodiment in that a plurality of optical wiring sections 21 are provided. Except for this point, the present embodiment is the same as the fifth embodiment, and description of overlapping parts is omitted.
  • a first optical wiring portion 21 a and a second optical wiring portion 21 b are provided as the optical wiring portion 21.
  • optical wiring portions 21 a and 21 b are arranged facing the semiconductor integrated circuit portion 11. These optical wiring portions 21 a and 21 b are provided with a connection portion 31 on the side facing the semiconductor integrated circuit portion 11, and are electrically connected to the semiconductor integrated circuit portion 11 through the connection portion 31. .
  • External terminals 41 are provided on the surfaces of the optical wiring portions 21 a and 21 b opposite to the surfaces facing the semiconductor integrated circuit portion 11.
  • the configuration is the same as that of the fifth embodiment except that a plurality of optical wiring sections 21 are provided, and the same effect as that of the fifth embodiment can be obtained.
  • FIG. 19 shows the configuration of the semiconductor device 1 according to the eighth embodiment of the present invention.
  • This embodiment is different from the fifth embodiment in that a plurality of semiconductor integrated circuit portions 11 are provided. Except for this point, the present embodiment is the same as the fifth embodiment, and description of overlapping parts is omitted.
  • a first semiconductor integrated circuit unit 11a and a second semiconductor integrated circuit unit 11b are provided as the semiconductor integrated circuit unit 11.
  • the semiconductor integrated circuit portions 11a and 11b are arranged to face the optical wiring portion 21.
  • the semiconductor integrated circuit portions 11 a and 11 b are provided with a connection portion 31 on the side facing the optical wiring portion 21, and are electrically connected to the optical wiring portion 21 via the connection portion 31. For this reason, clock distribution and data transmission can be performed between the plurality of chips of the semiconductor integrated circuit portions 11a and 11b.
  • This embodiment has the same configuration as that of the fifth embodiment except that a plurality of semiconductor integrated circuit portions 11 are provided, and can provide the same effects as those of the fifth embodiment.
  • FIG. 20 shows the configuration of the semiconductor device 1 according to the ninth embodiment of the present invention.
  • This embodiment is different from the fifth embodiment in that a plurality of semiconductor integrated circuit portions 11 are provided and a plurality of optical wiring portions 21 are provided. Except for this point, the present embodiment is the same as the fifth embodiment, and description of overlapping parts is omitted.
  • a first semiconductor integrated circuit unit 11a and a second semiconductor integrated circuit unit 11b are provided as the semiconductor integrated circuit unit 11.
  • optical wiring section 21 As the optical wiring section 21, a first optical wiring section 21a, a second optical wiring section 21b, and a third optical wiring section 21c are provided.
  • the first semiconductor integrated circuit portion 11a is disposed so as to face the first optical wiring portion 21a.
  • the semiconductor integrated circuit portion 11a is provided with a connection portion 31 on the side facing the optical wiring portion 21a, and is electrically connected to the optical wiring portion 21a through the connection portion 31.
  • the second semiconductor integrated circuit portion 11b is arranged to face the second optical wiring portion 21b.
  • the semiconductor integrated circuit portion 11b is provided with a connection portion 31 on the side facing the optical wiring portion 21b, and is electrically connected to the optical wiring portion 21b through the connection portion 31.
  • a third optical wiring portion 21c is disposed on the surface opposite to the surface facing the first semiconductor integrated circuit portion 11a.
  • the optical wiring portion 21a is provided with a connection portion 31 on the side facing the optical wiring portion 21c, and is electrically connected to the optical wiring portion 21c via the connection portion 31.
  • a third optical wiring portion 21c is disposed on the surface opposite to the surface facing the second semiconductor integrated circuit portion 11b.
  • the optical wiring portion 21b is provided with a connection portion 31 on the side facing the optical wiring portion 21c, and is electrically connected to the optical wiring portion 21c via the connection portion 31.
  • an interposer substrate 51 is disposed on the surface opposite to the surface facing the first and second semiconductor integrated circuit portions 11a and 11b.
  • the optical wiring portion 21 c is provided with an external terminal 41 on the side facing the interposer substrate 51, and is electrically connected to the interposer substrate 51 via the external terminal 41.
  • This embodiment has the same configuration as that of the fifth embodiment except that a plurality of semiconductor integrated circuit portions 11 are provided and a plurality of optical wiring portions 21 are provided.
  • the effect similar to the form 5 of this can be show
  • FIG. 21 is an enlarged view of the main part of the semiconductor device 1 according to the tenth embodiment of the present invention.
  • the optical wiring section 21 is provided with an optical path conversion section LC. Except for this point, the present embodiment is the same as the first embodiment, and the description of overlapping parts is omitted.
  • the optical path conversion unit LC switches the optical path of the optical waveguide 25 in a direction opposite to the direction facing the semiconductor integrated circuit unit 11, and from the surface opposite to the direction in which the optical wiring unit 21 faces the semiconductor integrated circuit unit 11. It is configured to input and output light.
  • the optical path conversion unit LC is, for example, a mirror that reflects light at a reflection surface, and is provided such that the reflection surface is inclined with respect to the direction in which the core 25a of the optical waveguide 25 extends in the xy plane. Yes.
  • the optical path conversion unit LC emits light emitted from the electro-optical conversion element 22b and transmitted along the xy plane by the core 25a of the optical waveguide 25 in a direction perpendicular to the xy plane, 21 exits in a direction facing the semiconductor integrated circuit portion 11.
  • an optical waveguide 25 may be provided, or a hole may be simply formed so as to perform spatial transmission.
  • the present invention is not limited to the above-described embodiment, and various modifications can be adopted.
  • the external terminal 41 includes a solder bump
  • the present invention is not limited to this.
  • the external terminals 41 may be configured with only electrical connection pads without using solder bumps.
  • the present invention is not limited to this.
  • the case where the via wiring 23k is provided in the optical wiring part 21 was demonstrated, it is not limited to this. If necessary, it can be provided as appropriate.
  • the semiconductor device 1 is the semiconductor device of the present invention
  • the semiconductor integrated circuit unit 11 is the semiconductor integrated circuit unit of the present invention
  • the first semiconductor integrated circuit unit 11a is the semiconductor integrated circuit unit of the present invention.
  • the second semiconductor integrated circuit section 11b is the semiconductor integrated circuit section of the present invention
  • the semiconductor substrate 11s is the substrate of the present invention
  • the optical wiring section 21 is the optical wiring section of the present invention
  • the first optical wiring section 21a is the present invention.
  • the optical wiring portion, the second optical wiring portion 21b is the optical wiring portion of the present invention
  • the third optical wiring portion 21c is the optical wiring portion of the present invention
  • the photoelectric conversion element 22a, and the electro-optical conversion element 22b are the light of the present invention. Each corresponds to an active element.
  • the via wiring 23k is the via wiring of the present invention
  • the optical waveguide 25 is the optical waveguide of the present invention
  • the connection portion 31 is the connection portion of the present invention
  • the external terminal 41 is the external terminal of the present invention
  • the interposer corresponds to the interposer substrate of the present invention.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Optical Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

　シグナルインテグリティーの向上，装置の小型化等を実現する。半導体集積回路部１１と光配線部２１とのそれぞれは、互いに対面する面の間に設けられた接続部３１によって、電気的に接続されている。光配線部２１には電気配線２３が設けられている。この光配線部２１の電気配線２３を、半導体集積回路部１１に設けられた複数の回路ブロックＣＢの間を電気的に接続するグローバル配線として機能させる。

Description

半導体装置
　本発明は半導体装置に関する。特に、本発明は、半導体集積回路部に光配線部が接続部によって電気的に接続されており、光配線部が、光導波路と、その光導波路内または光導波路に隣接して設置された光能動素子とを有する半導体装置に関する。
　半導体集積回路においては、集積度が向上されており、配線幅の微細化や素子の小型化がなされている。そして、これに伴い、処理情報量が増加しており、信号伝送においては、配線本数の増加や、伝送速度が増加してきている。
　このため、電気信号の伝送においては、シグナルインテグリティー（信号品質）の劣化が生ずる場合がある。
　具体的には、信号遅延や、信号間のスキュー、ジッターの増加、また、配線間におけるクロストークなどの不具合が発生する場合がある。
　特に、伝送速度が速くなり、信号伝送に必要な周波数帯域が高くなっているので、電気信号においては、配線を集中定数回路から定数分布回路として扱う必要が生じている。このため、インピーダンスミスマッチによる信号の反射、材料起因による信号の減衰が生じる等の不具合が顕在化してきている。また、これらに起因して、電磁雑音の放出をもたらす場合があると共に、これとは逆に、電磁雑音の影響を受け易くなる場合がある。
　この他に、リーク電流や動作周波数の上昇に伴う消費電力が増加することに対応するために、チップの動作電圧を低電圧化することや、一つのチップに複数のコアを設けることがなされている。これにより、動作周波数を上昇させずに、処理能力を向上させることが実現されている。しかしながら、これに起因して、伝送信号の振幅幅が小さくなり、また、チップ内の信号伝送距離が長くなる傾向にある。
　その対策として、差動伝送を適用すること、配線ごとに波形信号の補正をすること、配線間での信号の位相調整をすること、グローバル配線にリピーター回路を挿入し信号遅延を防止すること等が、行われている。
　このような対策は、ある程度の信号振幅、配線長までは有効である。しかし、配線本数の増加をもたらし、電気配線の占有面積の増加や、付加回路による消費電力の増加、回路面積の増加を引き起こす場合がある。このため、チップ間信号伝送における配線本数の増加は、インターポーザ基板上やマザーボード上の電気配線の設計に、大きな影響を与えている。
　これらの不具合に対応するために、光信号による伝送を、ＬＳＩチップ内やチップ間での信号伝送に使用する提案がなされている（例えば、特許文献１，特許文献２参照）。
国際公開２００４／０１０１９２号公報 特許３８７０９７６号
　しかしながら、チップ内での光信号伝送方法においては、光導波路や光素子を、半導体チップの製造において同時に形成することが、設計ルールや使用材料の適合性を考慮すると、困難な場合が多い。このためチップの製造工程の増加や、製品歩留まりの低下が生じ、製造効率が低下および製造コストが増加する場合がある。また、光素子を設けるために、他の回路を設ける面積が減少し、チップの処理能力が低下する場合もある。
　加えて、チップ間での光信号伝送においては、光電変換素子や光変調素子を別デバイスとしてチップの近傍に設けることが必要であるため、これらとチップとの間の信号伝送が、電気信号にて行われることになる。この電気信号の伝送は、少なくともＬＳＩチップサイズよりも長い距離になるので、上述したような不具合が生じ、光信号による伝送の効果が損なわれる場合がある。また、この間の電気信号の伝送に用いられる、インターポーザ基板やマザーボードの電気配線設計も必要になる。特に、電気伝送に対する光伝送の優位性は、伝送速度が高速である場合に発揮されるが、この場合には、上記の電気伝送線路の設計が困難になる。
　上記のように、従来では、製造上および性能上の観点から光信号の伝送を用いることが困難な場合があり、信号遅延、信号間のスキュー、ジッターの増加、また、配線間におけるクロストークなどのシグナルインテグリティーの劣化を十分に抑制することが困難であった。
　また、高性能ＬＳＩにおいては、グローバル配線の配線長が増加することに起因して、グローバル配線層の巨大化、ＲＣ遅延の増加、また、これに伴う消費電力の増加などの不具合が生ずる場合がある。そして、ＬＳＩチップの高性能化に伴ってＩ／Ｏ端子が増加しており、これに対応するために、装置が大型化する場合がある。
　本発明はかかる問題点に鑑みてなされたものて、その目的は、製造効率の低下と製造コストの増加の防止、および、電気配線設計の容易化が可能であって、シグナルインテグリティーの向上，装置の小型化，消費電力の削減を容易に実現可能な半導体装置を提供することにある。
　本発明の一実施の形態による半導体装置は、半導体集積回路部と、半導体集積回路部に対面して配置されており、光導波路、光導波路内または光導波路に隣接して設置されている光能動素子および電気配線を有する光配線部と、光配線部と半導体集積回路部とにおいて互いに対面する面の間に設けられており、光配線部と半導体集積回路部とを電気的に接続する接続部とを含む。
　好適には、半導体集積回路部は、複数の回路ブロックに分割されており、光配線部の電気配線は、半導体集積回路部に設けられた複数の回路ブロックの間を電気的に接続するグローバル配線の少なくとも一部として、設けられている。
　好適には、光配線部の電気配線は、半導体集積回路部に電気的に接続された電源配線とグランド配線との少なくとも一方を含む。
　好適には、光配線部の電気配線は、データ信号とクロック信号との少なくとも一方の電気信号を、半導体集積回路部に伝送するように構成されている。
　好適には、半導体集積回路部は、半導体集積回路部と光配線部とが対面する方向に沿うように設けられたビア配線を含み、半導体集積回路部に設けられている半導体素子と、光配線部とを、ビア配線が電気的に接続している。
　好適には、光配線部は、光配線部と半導体集積回路部とが対面する方向に沿うように設けられたビア配線を含み、光能動素子と電気配線と半導体集積回路部とを、ビア配線が電気的に接続している。
　好適には、光能動素子は、光導波路にて伝送された光信号を電気信号に変換し、当該変換された電気信号が、接続部を介して、半導体集積回路部へ出力される。
　好適には、光能動素子は、接続部を介して伝えられる、半導体集積回路部からの電気信号を光信号に変換し、当該変換された光信号が光導波路において伝送される。
　好適には、光能動素子が、接続部を介して伝えられる、半導体集積回路部からの電気信号により、光導波路を通る光のオン／オフや、光路の切替を行う光スイッチ素子である。
　好適には、光配線部においては、電気配線が、当該光導波路が延在する平面方向に沿うように、光導波路のコアの位置、またはコアに対して半導体集積回路部に対面する側の位置に、または、半導体集積回路に対面する側の反対側の位置に形成されている。
　好適には、光配線部は、受動素子を、さらに含み、当該光配線部に設けられた電気配線が、当該受動素子に電気的に接続されている。
　好適には、接続部は、半導体集積回路部に設けられた電気接続パッドと、光配線部に設けられた電気接続パッドとを用いて、半導体集積回路部と光配線部とを電気的に接続しており、半導体集積回路部に設けられた電気接続パッドと、光配線部に設けられた電気接続パッドとのそれぞれは、当該電気接続パッドのまま、又は、少なくとも一方の電気接続パッド上にバンプが形成された状態において、直接接続、又は、はんだ材、導電性接着材、および、異方性導電接着フィルムのいずれかを介して電気的に接続されている。
　好適には、光配線部は、光が入出力される光入出力面が少なくとも1 つ側面に設けられており、当該光配線部の光入出力面が、半導体集積回路部の側面より外側へ、はみ出るように配置されている。
　好適には、光配線部は、光導波路の光路を半導体集積回路部に対面する方向と反対方向に切り替え、光配線部の半導体集積回路部に対面する方向と反対側の面から光の入出力を行う光路変換部を少なくとも１つ有する。
　好適には、光配線部は、半導体集積回路部に対面している一方の面に対して反対側の他方の面に、導電性の外部端子が設けられている。
　好適には、外部端子は、光能動素子または、電気配線または、光配線部を貫き接続部に直接つながる貫通ビアに電気的に接続している。
　好適には、外部端子が、インターポーザ基板またはマザーボードに電気的に接続されている。
　好適には、半導体集積回路部は、１つであり、光配線部は、複数であり、当該１つの半導体集積回路部に、当該複数の光配線部が電気的に接続されている。
　好適には、半導体集積回路部は、複数であり、光配線部は、１つであり、当該１つの光配線部に、当該複数の半導体集積回路部が電気的に接続されている。
　本発明の一実施の形態によれば、製造効率の低下と製造コストの増加の防止、および、電気配線設計の容易化が可能であって、シグナルインテグリティーの向上，装置の小型化，消費電力の削減等を容易に実現可能な半導体装置を提供することができる。
本発明の実施の形態１に係る半導体装置を表す断面図である。 図１の半導体装置の平面図である。 図１の半導体装置の要部を拡大して表した断面図である。 半導体集積回路部の回路構成を表すブロック図である。 光配線部の一例について、模式的に示した平面図である。 光ファイバーを半導体装置の光配線部に光学的に結合させる様子を表す図である。 光ファイバーを半導体装置の光配線部に光学的に結合させる様子を表す図である。 本発明の実施の形態２に係る半導体装置を表す断面図である。 図８の半導体装置の平面図である。 本発明の実施の形態３に係る半導体装置を表す断面図である。 本発明の実施の形態４に係る半導体装置を表す断面図である。 本発明の実施の形態５に係る半導体装置を表す断面図である。 図１２の半導体装置の平面図である。 図１２の半導体装置の要部を拡大して表した断面図である。 光ファイバーを半導体装置の光配線部に光学的に結合させる様子を表す図である。 光ファイバーを半導体装置の光配線部に光学的に結合させる様子を表す図である。 本発明の実施の形態６に係る半導体装置を表す断面図である。 本発明の実施の形態７に係る半導体装置を表す断面図である。 本発明の実施の形態８に係る半導体装置を表す断面図である。 本発明の実施の形態９に係る半導体装置を表す断面図である。 本発明の実施の形態１０に係る半導体装置の要部を拡大して表す断面図である。
　以下、図面を参照をして本発明の実施の形態を説明する。
＜実施の形態１＞
［全体構成］
　図１および図２は本発明の実施の形態１に係る半導体装置１の構成を表すものであり、図１はその断面構成、図２は平面構成を表すものである。
　図３は半導体装置１の要部の断面構成を拡大したもので、ここではＸａ－Ｘｂ部分の断面と、Ｘａ－Ｘｂ部分とは異なるＸｃ－Ｘｄ部分の断面とを示している。図４は半導体装置１の回路構成を表すものである。
　この半導体装置１は、半導体集積回路部１１と、光配線部２１と、接続部３１とを有している。
　また、この半導体装置１は、図４に示したように複数の回路ブロックＣＢを含んでいる。この回路ブロックＣＢは、例えば、メモリ回路ＣＢｍ、第１の演算回路ＣＢ１および第２の演算回路ＣＢ２により構成されている。詳細については後述するが、メモリ回路ＣＢｍ、第１の演算回路ＣＢ１および第２の演算回路ＣＢ２のそれぞれは、半導体集積回路部１１の基板１１ｓの面に配置されている。半導体装置１には、図４に示したように入出力インターフェースＩＦが設けられている。この入出力インターフェースＩＦは、例えば、第１の演算回路ＣＢ１および第２の演算回路ＣＢ２のそれぞれに電気的に接続されており、信号の入出力を実施する。
　メモリ回路ＣＢｍと第１の演算回路ＣＢ１との間、および、メモリ回路ＣＢｍと第２の演算回路ＣＢ２との間は、いわゆるグローバル配線ＧＨ１，ＧＨ２を用いて、信号の伝送がなされるように構成されている。
　本実施の形態では、光配線部２１が、このグローバル配線ＧＨ１，ＧＨ２の機能を含むように構成されており、各回路ブロックＣＢ間での信号の伝送が、この光配線部２１を介してなされるように構成されている。
　例えば、メモリ回路ＣＢｍと第１の演算回路ＣＢ１との間の信号の伝送が、光配線部２１の光導波路２５において光信号を伝送することによってなされるように、半導体装置１が構成されている。つまり光配線部２１の光導波路２５が、グローバル配線ＧＨ１として設けられている。
　また、メモリ回路ＣＢｍと第２の演算回路ＣＢ２との間の信号の伝送は、光配線部２１の電気配線２３を用いてなされるように、半導体装置１が構成されている。つまり光配線部２１の電気配線２３の少なくとも一部が、グローバル配線ＧＨ２として設けられている。
［各部の構成］
　次に、半導体集積回路部１１について説明する。
　半導体集積回路部１１は、図１に示したように光配線部２１に対面して配置されている。この半導体集積回路部１１は、光配線部２１に対面する上面側に接続部３１が設けられており、この接続部３１を介して光配線部２１に電気的に接続している。
　半導体集積回路部１１の光配線部２１に対面する上面とは反対側の下面にはインターポーザ基板５１が配置されており、半導体集積回路部１１とインターポーザ基板５１とはワイヤボンディングＷＢによって電気的に接続されている。半導体集積回路部１１は、例えばＤＡＦ（ダイ・アタッチメント・フィルム）を用いてインターポーザ基板５１上に搭載される。
　半導体集積回路部１１の平面形状は図２に示したように矩形状であり、その周辺部分にはワイヤボンディング用の複数の電気接続パッド１１ｗが設けられている。電気接続パッド１１ｗは、図１に示したようにワイヤボンディングＷＢによってインターポーザ基板５１の電気接続パッド５１ｗに電気的に接続されている。
　電気接続パッド１１ｗ，５１ｗは、例えば５～９０μｍ□サイズのアルミ合金パッドであるが、その他、純アルミを用いて形成されていてもよい。
　これら電気接続パッド１１ｗ，５１ｗは、例えば、Ｎｉ／Ｐｄ／ＡｕからなるＵＢＭ（アンダーバリアメタル）バンプ（図示せず）が形成されている。このＵＢＭバンプは、亜鉛置換、無電解Ｐｄめっき、および無電解Ａｕめっきによって、例えば、Ｎｉが約７μｍ厚、Ｐｄが約０．０５μｍ厚、Ａｕが約０．０５μｍ厚になるように形成されている。ここでは、Ｎｉが２μｍ厚以上、Ｐｄが約０．０５μｍ厚以上、Ａｕが約０．０５～０．４μｍ厚になるように、ＵＢＭバンプを形成することが好適である。
　なお、光配線部２１との接合において、Ｓｎが主体のはんだ材料を用いる場合には、このＳｎが、接合後に、ＵＢＭバンプのＡｕと合金を形成し、接合強度が低下する場合がある。このため、Ａｕの膜厚を厚くするのは好適ではない。しかし、ワイヤボンディングＷＢにおいては、逆にＡｕワイヤー接合が適切に形成されるため、Ａｕの膜厚がある程度厚い方が好ましい。よって、Ａｕの膜厚を、例えば０．１μｍ程度に形成することが好ましい。
　上記のワイヤボンディングＷＢは、インターポーザ基板５１以外に、マザーボードに接合するように、用いてもよい。
　図３に示したように、本実施の形態においては、半導体集積回路部１１は、半導体素子１２と電気配線１３とを有する。
　半導体集積回路部１１の半導体素子１２は、図３に示したように、シリコンによって形成された半導体基板１１ｓの主面に、複数が設けられている。半導体素子１２は、上述した回路ブロックＣＢ（図４）を構成し、入力された電気信号について処理を行い、その処理した電気信号を出力する。
　半導体集積回路部１１の電気配線１３は、図３に示したように、半導体基板１１ｓの主面に、複数が設けられている。電気配線１３は多層配線構造を有し、半導体素子１２に電気的に接続されている。つまり、半導体基板１１ｓの面においては、複数の層間絶縁膜Ｓｚが積層されており、その複数の層間絶縁膜Ｓｚのそれぞれに電気配線１３が設けられている。
　電気配線１３は導電材料によって形成されており、この電気配線１３により半導体素子１２へ入力する電気信号を伝送する。電気配線１３はまた、半導体素子１２において処理されて出力される電気信号を伝送する。すなわち、半導体素子１２において処理された電気信号が、電気配線１３によって接続部３１を介して光配線部２１へ伝送される。
　本実施の形態においては、電気配線１３は、図３に示したように、ビア配線１３ｂを含むように形成されている。
　このビア配線１３ｂは、図３に示したように、各層間絶縁膜Ｓｚを貫通するように形成されており、半導体集積回路部１１と光配線部２１とが対面するｚ方向に沿うように設けられている。ここでは、複数のビア配線１３ｂが、ｚ方向において積層されている。そして、この複数のビア配線１３ｂは、半導体素子１２と光配線部２１とを電気的に接続する。つまり、複数のビア配線１３ｂは、半導体素子１２の直上において、半導体素子１２が光配線部２１に電気的に接続するように設けられている。なお、ここでは、応力が半導体素子１２に直接かかることを避けるために、ビア配線１３ｂの位置を、半導体素子１２の直上からわずかにずらしてもよい。
　半導体集積回路部１１においては、図３に示したように、半導体集積回路部１１において光配線部２１に対面する上面に複数の電気接続パッド１４が設けられている。この電気接続パッド１４は導電材料によって形成されており、接続部３１を介して、光配線部２１に電気的に接続されている。
　続いて、光配線部２１について説明する。
　光配線部２１は、図１に示したように半導体集積回路部１１に対面して配置されている。この光配線部２１は、半導体集積回路部１１に対面する面の側に接続部３１が設けられており、この接続部３１を介して半導体集積回路部１１に電気的に接続している。この光配線部２１は、半導体集積回路部１１と同様にシリコンベースの基材によって形成されており、熱膨張係数が互いに同様である。このため、光配線部２１と半導体集積回路部１１との接合後においては、アンダーフィラーの充填は必要がない。
　光配線部２１の側面には、図２に示したように、光信号などの光が入出力される光入出力面Ｓａが設けられている。光入出力面Ｓａは半導体集積回路部１１の側面Ｓｂよりも外側へはみ出るように配置されている。光配線部２１の平面形状は矩形状である。
　光配線部２１は図３に示したように、光素子２２、電気配線２３および光導波路２５を有し、半導体集積回路部１１における信号の伝送の少なくとも一部を光導波路２５において光信号を伝送することによって実施する。
　光配線部２１の光導波路２５は、図３に示したように、コア２５ａおよびクラッド２５ｂ，２５ｂ’を有している。
　コア２５ａは、図３に示したように、ｘ方向において延在して形成されており、光信号の伝送が行われる。なお、図３では示していないが、コア２５ａの延在する方向は、ｘｙ平面内であれば、どの方向でもよい。
　また、クラッド２５ｂ，２５ｂ’は、ｘ方向に延在するコア２５ａを周囲に設けられている。これらクラッド２５ｂ，２５ｂ’は、コア２５ａよりも低い屈折率の材料を用いて形成されている。このためクラッド２５ｂ，２５ｂ’においては、光をコア２５ａに閉じ込めて、コア２５ａの延在する方向へ伝送することができる。
　本実施の形態においては、光導波路２５には光素子２２が内蔵されており、光信号はコア２５ａから光素子２２に入力される。また、光信号が光素子２２からコア２５ａに出力される。
　光配線部２１の電気配線２３は、図３に示したように、光導波路２５をｚ方向において挟むように、複数が形成されている。ここでは、電気配線２３は、光導波路２５のｘｙ面上において、ｘ方向に延在する光導波路２５と同様に、そのｘ方向へ延在するように形成されている。電気配線２３の、光導波路２５の側とは反対側の面は、絶縁材料からなる保護層Ｈｓにより被覆されている。つまり、電気配線２３は、コア２５ａにおいて半導体集積回路部１１に対面する面側と、その半導体集積回路１１に対面する面に対して反対側の面に形成されている。なお、図３では示していないが、電気配線２３は、ｘｙ平面内であれば、どの方向に延在してもよい。また、電気配線２３は、光導波路２５のコア２５ａと交差していなければ、コア２５ａの高さの位置に設けてもよい。
　この電気配線２３は導電材料によって形成されており、電気接続パッド２４に電気的に接続されている。ここでは、電気配線２３は、電気接続パッド２４を介して接続部３１に電気的に接続されており、光電気変換素子２２ａによって変換された電気信号を、接続部３１を介して半導体集積回路部１１へ伝送する。
　複数の電気配線２３の間にはビア配線２３ｋが設けられている。このビア配線２３ｋは、光配線部２１と半導体集積回路部１１とが対面するｚ方向に沿うように、導電材料によって形成されており、その電気配線２３の両者に電気的に接続されている。また、このビア配線２３ｋは、光素子２２と電気配線２３と半導体集積回路部１１とを、電気的に接続している。このビア配線２３ｋは、図３に示したように、光導波路２５のコア２５ａ以外の部分であって、光配線部２１の両面の間においてを接続するように形成されている。ここでは、ビア配線２３ｋは、光導波路２５が延在するｘ方向に対して垂直なｚ方向において、光導波路２５を貫通している。
　なお、詳細については後述するが、電気配線２３は、半導体集積回路部１１へ電源を供給する電源配線や、グランド（ＧＮＤ）配線として形成されている。また、この他に、電気配線２３は、データ信号、クロック信号などの電気信号を伝送するために、適宜、利用できる。また、ビア配線２３ｋは、接続部３１に直接的に接続されるように、構成されていてもよい。
　光配線部２１の光素子２２は、図３に示したように、例えば、光電気変換素子２２ａ，電気光変換素子２２ｂ，光スイッチ素子２２ｃなどの光能動素子を含み、各部が光導波路２５に内蔵されている。各素子２２ａ，２２ｂ，２２ｃは、図３に示したように、光導波路２５の下部に位置する電気配線２３に電気的に接続されている。なお、図３が断面図であるので重なって見えるが、各素子２２ａ，２２ｂ，２２ｃの接続端子は、互いに電気的に分離されている（後述の図５参照）。
　光電気変換素子２２ａは、例えば、プラズモンアンテナ型フォトダイオード，フォトダイオードであって、光導波路２５にて伝送された光信号を電気信号に変換する。この光電気変換素子２２ａによって変換された電気信号は、接続部３１を介して半導体集積回路部１１へ出力される。
　電気光変換素子２２ｂは、例えば、レーザーダイオード，マッハツェンダー型の光変調素子，ＰＮダイオード型光変調器であって、電気信号を光信号に変換する。本実施の形態においては、電気光変換素子２２ｂは、例えば、半導体集積回路部１１から接続部３１を介して入力された電気信号を光信号に変換する。この電気光変換素子２２ｂによって変換された光信号が、光導波路２５において伝送される。
　光スイッチ素子２２ｃは、接続部３１を介して伝えられる、半導体回路部１１からの電気信号により、光導波路２５を通る光のオン／オフや、光路の切替を行うように構成されている。この光スイッチ素子２２ｃは、光ゲートスイッチ素子、光路切替素子などであって、熱光学効果や電気光学効果、磁気光学効果を利用したものを用いることができる。
　図３に示したように、光素子２２として、電気的な接続をもたない光受動素子２２ｄが設けられている。
　また、上記の他に、光素子２２としては、下記に示すものを設けてもよい。
　波長変換素子、光合分岐器、光合分波器、光減衰素子、波長選択素子、光散乱素子、グレーティングカップラ、リング共振器型フィルタ、マルチモード干渉型光結合器、光路変換素子、スポットサイズ変換素子
　また、この他に、光配線部２１においては、図３に示したように、受動素子Ｊｓが設けられている。例えば、コンデンサ、インダクタ、抵抗素子などが、この受動素子Ｊｓとして設けられており、電気配線２３に電気的に接続されている。これにより、電気ノイズの除去、電圧および電流変動の防止、配線インピーダンスの調整、配線の終端、特定の周波数成分の通過またはバイパス、および、デカップリングが行われる。この受動素子Ｊｓは、チップ部品を埋め込むことによって設けてもよい。また、この他に、ＣｏＰ（Ｃｈｉｐ　ｏｎ　Ｐａｒｔｓ）の形態で搭載してもよい。
　光配線部２１の、半導体集積回路部１１に対面する下面には、図３に示したように複数の電気接続パッド２４が設けられている。電気接続パッド２４は導電材料によって形成されている。これら複数の電気接続パッド２４は、接続部３１を介して半導体集積回路部１１の電気接続パッド１４に電気的に接続されている。
　次に、光配線部２１の一例について詳細に説明する。
　図５は光配線部２１の一例を模式的に表したものである。
　この光配線部２１には、光導波路２５１，２５２が、上記において示した光導波路２５の一例として設けられている。
　光配線部２１には、また、電気配線２３１，２３２，２３３，２３４，２３５が、電気配線２３の一例として設けられている。詳細については後述するが、電気配線２３１，２３２は出力信号を伝送し、電気配線２３３，２３４は入力信号を伝送する。電気配線２３５はＧＮＤ線として機能する。
　光配線部２１には、ビア配線２６１ａ，２６１ｂ，２６２ａ，２６２ｂ，２６３ａ～ｅがビア配線２３ｋの一例として設けられている。詳細については後述するが、ビア配線２６１ａ，２６１ｂは出力信号を伝送し、ビア配線２６２ａ，２６２ｂは入力信号を伝送する。ビア配線２６３ａ～ｅはＧＮＤ線として機能する。
　光配線部２１には、また、光電気変換素子２２１，２２２が光電気変換素子２２ａの一例として設けられている。光電気変換素子２２１，２２２のそれぞれは、例えば、フォトダイオードなどの受光器である。
　光配線部２１には、電気光変換素子２２３，２２４が電気光変換素子２２ｂの一例として設けられている。電気光変換素子２２３は、例えば、ダイオードレーザなどの光源であり、電気光変換素子２２４は、例えば、マッハツェンダー型の光変調器である。
　更に、光配線部２１には、光分岐素子２２５が光受動素子２２ｄの一例として設けられている。光分岐素子２２５は、例えば、リング共振器型フィルタなどの光合分岐器である。その他、光受動素子２２ｄとしては、マルチモード干渉型光結合器、光合分波器などを設けることができる。
　次に、図５の上部について説明する。
　図５の上部においては、光導波路２５１は、光配線部２１のｘｙ面において、光電気変換素子２２１と電気光変換素子２２３との間に介在するようにｘ方向に延在している。この光導波路２５１は、光電気変換素子２２１と電気光変換素子２２３とを光学的に接続している。電気変換素子２２１は、一方の端子が電気配線２３１を介してビア配線２６１ａに電気的に接続され、他方の端子が電気配線２３５を介してビア配線２６３ａ～２６３ｅに電気的に接続されている。電気光変換素子２２３は、一方の端子が電気配線２３３を介してビア配線２６２ａに電気的に接続され、他方の端子が電気配線２３５を介してビア配線２６３ａ～２６３ｅに電気的に接続されている。
　この図５の動作は以下のとおりである。まず、電気信号がビア配線２６２ａから電気配線２３３を介して電気光変換素子２２３へ入力され、この電気光変換素子２２３によって光信号へ変換される。電気光変換素子２２３によって変換された光信号は、光導波路２５１により伝送されて光電気変換素子２２１へ入力され、この光電気変換素子２２１によって電気信号に変換される。この電気信号は電気配線２３１を介してビア配線２６１へ出力される。このように、図５の上部では、光配線部２１の内部において、光導波路２５１が光の伝送を行うように構成されている。
　続いて、図５の下部について説明する。
　図５の下部では、光導波路２５２は、光配線部２１の左端部と右端部との間にてｘ方向へ延在する部分を含み、左端部にて外部から入力された光が、右端部にて外部へ出力されるように構成されている。光導波路２５２にてｘ方向へ延在する部分には、電気光変換素子２２４と光分岐素子２２５とが設置されている。光導波路２５２は、光をｘ方向と異なる方向へ伝送する部分を含み、この部分の一端が光分岐素子２２５に光学的に接続され、他端が光電気変換素子２２２に光学的に接続されている。光電気変換素子２２２は、一方の端子が電気配線２３２を介してビア配線２６１ａに電気的に接続され、他方の端子が電気配線２３５を介してビア配線２６３ａ～２６３ｅに電気的に接続されている。電気光変換素子２２４は、一方の端子が電気配線２３４を介してビア配線２６２ｂに電気的に接続され、他方の端子が電気配線２３５を介してビア配線２６３ａ～２６３ｅに電気的に接続されている。
　図５の下部の動作は以下のとおりである。まず、光導波路２５２の左端部において外部から光が入力され、その光が電気光変換素子２２４に入力する。電気光変換素子２２４では、ビア配線２６２から電気配線２３４を介して入力された電気信号に基づいて、その光が変調される。変調された光は、光導波路２５２により伝送されて光分岐素子２２５へ入力され、この光分岐素子２２５において分岐される。ここでは、光分岐素子２２５によって分岐された光の一部が光電気変換素子２２２へ伝送される。光分岐素子２２５によって分岐された光の残りの一部は、光導波路２５２の右端部において外部へ出力される。
　次に、接続部３１について説明する。
　この接続部３１は、図１に示したように、光配線部２１と半導体集積回路部１１とにおいて互いに対面する面の間に、設けられている。この接続部３１は導電材料によって形成されており、光配線部２１と半導体集積回路部１１とを電気的に接続している。例えば、接続部３１ははんだバンプであって、光配線部２１の上面に設けられた電気接続パッド２４と、半導体集積回路部１１の電気接続パッド１４との間に介在している。
　本実施の形態においては、接続部３１は、例えば、光配線部２１の電気接続パッド２４に設けたはんだバンプを溶融し、半導体集積回路部１１の電気接続パッド１４に接合することによって形成される。これにより半導体集積回路部１１に光配線部２１を実装する１次実装がなされる。つまり、光配線部２１と、半導体集積回路部１１とのぞれぞれにを、別個に形成した後、その両者を接続部３１が電気的に接続するように実装することで、半導体装置１が形成される。
　はんだバンプとしては、例えば、ＡｕＳｎバンプが用いられる。例えば、このＡｕＳｎバンプは、Ａｕ：Ｓｎ＝８０ｗｔ％：２０ｗｔ％になるように、メッキ条件が調整されて形成される。この他に、Ｓｎ－Ａｇ－Ｃｕ系などにように、Ｓｎを主体とした、はんだ材料を用いることもできる。ただし、この場合には、Ｓｎの酸化膜を除去するために、フラックスが必要になるので、接合後においては、このフラックスを除去するために洗浄する必要が生ずる。フリップチップボンダーを用いて、上記の１次実装をすることができる。
　図６および図７は、光ファイバーＯＦを、半導体装置１の光配線部２１に光学的に結合させる様子を表したものである。
　まず、図６に示したように、光ファイバーＯＦを光配線部２１に対して位置合わせする。
　ここでは、光配線部２１の、光信号などの光が入出力される光入出力面Ｓａに、光ファイバーＯＦの、光が入出力される光入出力面Ｓｃを対面させる。
　具体的には、コアＯＦａとクラッドＯＦｂと被覆ＯＦｃとを有する光ファイバーＯＦを準備する。ここでは、コアＯＦａの周囲にクラッドＯＦｂが設けられており、そのクラッドＯＦｂの周囲に被覆ＯＦｃが設けられた光ファイバーＯＦを準備する。
　その後、光入出力面Ｓａのコア２５ａが設けられた部分と、光入出力面ＳｃのコアＯＦａが設けられた部分とが対面するように、光ファイバーＯＦを光配線部２１に位置合わせする。
　次に、図７に示したように光ファイバーＯＦを光配線部２１に光学的に結合させる。
　ここでは、光入出力面Ｓｃが光入出力面Ｓａに接触するように、光ファイバーＯＦを光配線部２１に移動させる。
　次いで、光配線部２１の光入出力面Ｓａにおけるコア２５ａが設けられた部分と、光ファイバーＯＦの光入出力面ＳｃにおけるコアＯＦａが設けられた部分とを、光学的に結合させる。なお、光ファイバーのコア径は、シングルモードファイバであってもよく、波長１５５０ｎｍ用の場合には、約１０μｍである（波長７８０ｎｍ用は約５μｍ）。この光ファイバーのコア径よりも光導波路のコア径が小さい場合には、光結合効率の向上のために、光導波路の端部付近にスポットサイズ変換部を設けることが一般的に行われる。
　以上のように、本実施の形態においては、半導体集積回路部１１と光配線部２１とのそれぞれは、互いに対面する面の間に設けられた接続部３１によって、電気的に接続されている。光配線部２１には、更に、電気配線２３が設けられている。この光配線部２１の電気配線２３は、半導体集積回路部１１に設けられた複数の回路ブロックＣＢの間を電気的に接続するグローバル配線の少なくとも一部として機能するように設けられている。
　このように、本実施の形態は、半導体集積回路部１１の側にグローバル配線として機能する電気配線を形成せずに、光配線部２１にグローバル配線として機能する電気配線２３を形成している。このため、本実施の形態は、グローバル配線層の巨大化、ＲＣ遅延の増加、また、これに伴う消費電力の増加などの不具合が生ずることを、防止することができる。特に、光伝送の場合、電気伝送では不可能な波長多重伝送が可能になり、これを用いた場合、配線層の削減、チップの小型化に大きく貢献できる。また、これにより、チップ製造における、使用部材の削減、およびプロセスの削減、歩留まりの向上につながる。更に、これと共に、本実施の形態は、高速伝送への対応および電源供給の安定化の対応が容易に可能になる。そして、半導体集積回路部１１においてはプロセスやデザインルールの制約によって作製が困難であった素子が、光配線部２１においては、容易に作製可能であるので、本実施の形態は、特性の向上を容易に実現できる。
　より具体的には、本実施の形態は、以下の効果を奏することができる。
　（１）半導体集積回路部１１と光配線部２１とが別構成であるため、光配線部２１の形成が容易である。また、半導体集積回路部１１と光配線部２１が電気接続だけであるため、その接続が容易である。このため半導体集積回路部１１の光伝送を容易に実現できる。
　（２）グローバル配線を光配線部２１に設けることで、半導体集積回路部１１の製造工程からグローバル配線工程を削減または削除可能である。よって、製作コストの削減と製作納期の短縮が可能となる。
　（３）グローバル配線の設計ルールが、半導体集積回路部１１側の設計ルールに引きずられることが無いので、より最適な設計が可能となる。例えば、半導体集積回路部１１上に断面積の大きな配線を形成することは、応力ひずみなどが、直接微細な半導体素子に伝わるためできないが、光配線部２１にならば、その形成が可能となる。
　（４）グローバル配線のレイアウトが、半導体集積回路部１１側の配置の制約を受けにくくなるので、より最適な設計が可能となる。
　（５）グローバル配線と一緒に受動素子の作りこみが容易であり、伝送品質の向上が可能である。
　なお、光配線部２１の電気配線２３を、本実施の形態のようにグローバル配線として用いる際において、下記の場合には、上記の効果を、より好適に奏することができる。
　（ａ）隣接する回路ブロックＣＢなど、比較的、近距離の伝送をする場合
　（ｂ）設計上、光伝送部を形成する事が困難な場合
　（ｃ）特定の電圧、電流、電力で伝送、またはそれらを供給する必要がある場合
　（ｄ）伝送速度が低速の場合
　また、本実施の形態においては、光配線部２１は、光信号などの光が入出力される光入出力面Ｓａが側面に設けられており、この光配線部２１の光入出力面Ｓａが、半導体集積回路部１１の側面Ｓｂよりも外側へ、はみ出るように配置されている。このため、本実施の形態は、図６および図７に示したように、光ファイバーＯＦを光配線部２１に容易に位置合わせすることができるので、両者の光学的結合を的確に行うことができる。また、本実施の形態においては、実装時においてアンダーフィラー材等を用いる際に、光入出力面Ｓａにアンダーフィラー材等が濡れあがることがなく、また、アンダーフィラー材等によって形成されたフィレットと光ファイバーＯＦとが干渉することが無い。よって、安定した光結合を実現できる。
　また、本実施の形態においては、半導体集積回路部１１は、半導体基板１１ｓの面に半導体素子１２が形成されており、この半導体素子１２に電気的に接続されている電気配線１３が、半導体基板１１ｓの面に形成されている。この電気配線１３には、半導体集積回路部１１と光配線部２１とが対面するｚ方向に沿うようにビア配線１３ｂが設けられている。このビア配線１３ｂは、半導体素子と光配線部とを電気的に接続している。つまり、半導体素子１２の直上において光配線部２１に電気的に接続されている。このため、本実施の形態は、半導体素子１２から光配線部２１までの間の距離が短いので、高速伝送を好適に実現することができる。
　また、本実施の形態においては、光配線部２１は、光導波路２５にて伝送された光信号を電気信号に変換する光電気変換素子２２ａを含み、光電気変換素子２２ａによって変換された電気信号が、接続部３１を介して、半導体集積回路部１１へ出力される。また、光配線部２１は、電気信号を光信号に変換する第１の電気光変換素子２２ｂを含み、この電気光変換素子２２ｂによって変換された光信号が光導波路２５において伝送される。
　本実施の形態では、電気光変換素子２２ｂが電気信号を光信号に変換し、光電気変換素子２２ａが、この電気光変換素子２２ｂによって変換され、光導波路２５において伝送された光信号を電気信号に変換する。ここでは、半導体集積回路部１１から接続部３１を介して入力された電気信号を電気光変換素子２２ｂが光信号に変換し、光導波路２５により伝送された光信号を、光電気変換素子２２ａが電気信号に変換する。その電気信号が接続部３１を介して半導体集積回路部１１に出力される。このため、本実施の形態は、電気信号を光信号に変換して、クロック分配、データ転送を行うことが可能であるので、半導体集積回路部１１内のクロック分配用の伝送線、回路ブロック間の高速データ伝送を実現することができる。
　また、本実施の形態においては、光配線部２１の電気配線２３は、光導波路２５上または光導波路２５内に形成されている。ここでは、光導波路２５は、電気絶縁材料を用いて形成されている。このように、本実施の形態では、光導波路２５を層間絶縁膜として利用して電気配線２３が形成されている。このため、本実施の形態は、製造工程を低減可能であるので、効率的な製造を実現することができる。また、本実施の形態は、グローバル配線を光配線部２１の作成と同時に行えるので、製造コストの削減と製造納期の短縮が可能である。
　なお、必要に応じて一部のグローバル配線を半導体集積回路部に形成することを、妨げるものではない。
＜実施の形態２＞
　図８および図９は、本発明の実施の形態２に係る半導体装置１の構成を表すものである。図８は半導体装置１の断面図、図９は半導体装置１の上面図である。図８は、図９の上段部分の断面を表している。
　本実施の形態においては、光配線部２１が複数設けられている点が、実施の形態１と異なる。この点を除き、本実施の形態は実施の形態１と同様であるので、重複する部分については、記載を省略する。
　本実施の形態においては、光配線部２１として、図８および図９に示したように、第１の光配線部２１ａ、第２の光配線部２１ｂおよび第３の光配線部２１ｃが設けられている。
　光配線部２１ａ，２１ｂ，２１ｃは半導体集積回路部１１の上面に配置されている。光配線部２１ａ，２１ｂ，２１ｃは、半導体集積回路部１１に対面する面の側に接続部３１が設けられており、この接続部３１を介して半導体集積回路部１１に電気的に接続している。
　以上のように、本実施の形態は、光配線部２１が複数であって、１つの半導体集積回路部に、この複数の光配線部２１が配置されている。この点を除き、実施の形態１と同様の構成である。このため、本実施の形態は、実施の形態１と同様な効果を奏することができる。
＜実施の形態３＞
　図１０は本発明の実施の形態３に係る半導体装置１の構成を表すものである。
　本実施の形態では半導体集積回路部１１が複数設けられている。また、インターポーザ基板５１に対する、半導体集積回路部１１と光配線部２１との位置関係が、実施の形態１と異なる。この光配線部２１とインターポーザ基板５１とがワイヤボンディングＷＢによって電気的に接続されている。これらの点を除き、本実施の形態は、実施の形態１と同様であり、重複する部分については記載を省略する。
　本実施の形態においては、半導体集積回路部１１として、第１の半導体集積回路部１１ａおよび第２の半導体集積回路部１１ｂが設けられている。
　半導体集積回路部１１ａ，１１ｂは光配線部２１に対面して配置され、この光配線部２１に対面する面の側に接続部３１が設けられており、この接続部３１を介して光配線部２１に電気的に接続している。
　光配線部２１は、インターポーザ基板５１とワイヤボンディングＷＢを介して電気的に接続するように構成されている。例えば、ワイヤボンディング用電気接続パッド（図示無し）が光配線部２１の上面の周辺に設けられており、この電気接続パッドを用いて上記の電気的な接続がなされている。
　以上のように、本実施の形態は、複数の半導体集積回路部１１を有し、これら複数の半導体集積回路部１１が１つの光配線部２１に電気的に接続されている。この点を除き、本実施の形態は、実施の形態１と同様な構成である。このため、本実施の形態では、半導体集積回路部１１ａ，１１ｂの複数のチップ間において、クロック分配、および、データ伝送を行うことが可能であり、実施の形態１と同様な効果を奏することができる。
＜実施の形態４＞
　図１１は本発明の実施の形態４に係る半導体装置１の構成を表すものである。
　本実施の形態においては、光配線部２１が複数設けられている点が、実施の形態１と異なる。この点を除き、本実施の形態は実施の形態１と同様であり、重複する部分については記載を省略する。
　本実施の形態においては、光配線部２１として第１の光配線部２１ａおよび第２の光配線部２１ｂが設けられている。
　光配線部２１ａ，２１ｂは半導体集積回路部１１の上面に配置されている。
　光配線部２１ａは、半導体集積回路部１１に対面する面の側に接続部３１が設けられており、この接続部３１を介して半導体集積回路部１１に電気的に接続している。具体的には、はんだバンプが接続部３１として設けられており、このはんだバンプを介して、光配線部２１ａと半導体集積回路部１１とが電気的に接続されている。
　光配線部２１ｂは光配線部２１ａの上面に設けられている。光配線部２１ｂは、光配線部２１ａに対面する面の側に接続部３１が設けられており、この接続部３１を介して光配線部２１ａに電気的に接続している。具体的には、はんだバンプが、接続部３１として設けられており、このはんだバンプを介して光配線部２１ａと光配線部２１ｂとが電気的に接続されている。
　以上のように、本実施の形態では、複数の光配線部２１が設けられ、これら複数の光配線部２１が互いに積み重なるように、１つの半導体集積回路部１１に配置されている。この点を除き、本実施の形態は実施の形態１と同様な構成を有し、実施の形態１と同様の効果を奏することができる。
＜実施の形態５＞
　図１２および図１３は、本発明の実施の形態５に係る半導体装置１の構成を表すものである。図１２は半導体装置１の断面図、図１３は半導体装置１の上面図である。
　図１４は半導体装置１の要部を拡大して表したものであり、Ｘ１－Ｘ２部分の断面と、Ｘ１－Ｘ２部分とは異なるＸ３－Ｘ４部分の断面とを示している。
　図１２から図１４に示したように、本実施の形態の半導体装置１は、実施の形態１と同様に、半導体集積回路部１１、光配線部２１および接続部３１を有しているが、インターポーザ基板５１に対する、半導体集積回路部１１と光配線部２１との位置関係が、実施の形態１とは異なる。また、本実施の形態では、実施の形態１と異なり外部端子４１が設けられる一方ワイヤボンディングＷＢが設けられていない。これらの点を除き、本実施の形態は、実施の形態１と同様であり、重複する部分については記載を省略する。
　まず、半導体集積回路部１１について説明する。
　半導体集積回路部１１は、図１２に示したように光配線部２１に対面して配置されている。半導体集積回路部１１は、光配線部２１に対面する下面の側に接続部３１が設けられており、この接続部３１を介して光配線部２１に電気的に接続されている。本実施の形態においては、実施の形態１の場合と異なり、半導体集積回路部１１は、光配線部２１を介在して、インターポーザ基板５１に対面するように配置されている。
　半導体集積回路部１１は、図１３に示したように平面形状が矩形であるが、実施の形態１と異なり、複数のワイヤボンディング用電気接続パッド１１ｗが形成されていない。
　半導体集積回路部１１には、図１４に示したように実施の形態１と同様の各部が設けられている。
　次に、光配線部２１について説明する。
　光配線部２１は、図１２に示したように、半導体集積回路部１１に対面して配置されている。この光配線部２１は、半導体集積回路部１１に対面する上面の側に接続部３１が設けられており、この接続部３１を介して半導体集積回路部１１に電気的に接続している。この光配線部２１は、実施の形態１と同様に、半導体集積回路部１１における信号の伝送の少なくとも一部を、光導波路において光信号を伝送することによって実施するように構成されている。
　この光配線部２１には、図１３に示したように、光信号などの光が入出力される光入出力面Ｓａが側面に設けられている。光配線部２１は、この光配線部２１の光入出力面Ｓａが、半導体集積回路部１１の側面Ｓｂよりも外側へはみ出るように配置されている。この光配線部２１の平面形状は矩形である。
　本実施の形態においては、光配線部２１は、図１４に示したように、実施の形態１と異なり外部端子４１が設けられていることを除き、各部材が実施の形態１と同様に設けられている。
　外部端子４１は、図１２に示したように、光配線部２１において半導体集積回路部１１に対面している一方の面に対して反対側の他方の面に設けられている。この外部端子４１は導電材料によって形成されており、光配線部２１とインターポーザ基板５１とを半導体集積回路部１１とを電気的に接続する。例えば、外部端子４１は、はんだバンプであって、光配線部２１において下面に設けられた電気接続パッド２４と、インターポーザ基板５１に設けられた電気接続パッド（図示なし）との間に介在して設けられており、互いを電気的に接続している。
　本実施の形態では、外部端子４１は、例えば光配線部２１の電気接続パッド２４に設置したはんだバンプを溶融し、インターポーザ基板５１に接合されることによって、形成される。これにより１次実装によって半導体集積回路部１１に光配線部２１が実装されたものを、インターポーザ基板５１に接合して２次実装がなされる。
　この２次実装においては、はんだバンプが、１次実装において用いたものよりも、溶融温度が低いものを用いることが好適である。
　例えば、Ｓｎ－Ａｇ－Ｃｕ系のはんだ材料を用いた場合には、２次実装は、２７０℃程度の温度にて実施されるため、１次実装においては、溶融温度が２８０℃程度であるＡｕＳｎバンプ（Ａｕ：Ｓｎ＝８０ｗｔ％：２０ｗｔ％）を用いることが好適である。このようにすることで、１次実装における固定状態を、好適に、維持させることができる。
　なお、外部端子４１は、インターポーザ基板５１以外に、マザーボードに接合するように用いてもよい。
　この外部端子４１では、例えば、電気信号が入力され、その電気信号が、電気接続パッド２４，電気配線２３，ビア配線２３ｋを、順次、伝送される。その電気信号は、上方の電気配線２３および電気接続パッド２４を介して、半導体集積回路部１１へ伝送される。ここでは、光素子２２および光導波路２５を介在させずに、この外部端子４１から入力された電気信号が、各部を介して、半導体集積回路部１１へ直接的に伝送される。なお、外部端子４１は、光配線部２１を貫いて形成された貫通ビア（図示なし）に電気的に接続するように構成し、接続部３１に直接的に接続してもよい。
　光配線部２１の光電気変換素子２２ａは、実施の形態１と同様に、例えば、プラズモンアンテナ型フォトダイオードであって、光導波路２５にて伝送された光信号を電気信号に変換する。本実施の形態においては、光電気変換素子２２ａは、例えば、外部端子４１から入力された電気信号が電気光変換素子２２ｂによって変換され、光導波路２５において伝送された光信号を受けて、電気信号に変換する。また、電気光変換素子２２ｂは、実施の形態１と同様に、例えば、レーザーダイオードであって、電気信号を光信号に変換する。本実施の形態においては、電気光変換素子２２ｂは、例えば、外部端子４１から入力された電気信号を光信号に変換する。また、電気光変換素子２２ｃは、実施の形態１と同様に、例えば、マッハツェンダー型の光変調素子であって、光導波路２５において伝送されて入力された光信号を変調し、光導波路２５へ出力する。光素子２２として光スイッチ素子が設けられ、外部端子４１に接続している場合には、その光スイッチ素子は、例えば、外部端子４１からの電気信号により、光導波路２５を通る光のオン／オフや、光路の切替えを行う。
　図１５および図１６は本実施の形態において、光ファイバーＯＦを、半導体装置１の光配線部２１に光学的に結合させる様子を表したものである。
　まず、図１５に示したように、光ファイバーＯＦを、光配線部２１に対して位置合わせする。
　ここでは、光配線部２１において光信号などの光が入出力される光入出力面Ｓａに、光ファイバーＯＦにおいて光が入出力される光入出力面Ｓｃを対面させることによって、この位置合わせを実施する。
　具体的には、コアＯＦａ，クラッドＯＦｂおよび被覆ＯＦｃを有する光ファイバーＯＦの準備をする。ここでは、コアＯＦａの周囲にクラッドＯＦｂが設けられており、そのクラッドＯＦｂの周囲に被覆ＯＦｃが設けられた光ファイバーＯＦを準備する。
　次に、光入出力面Ｓａのコア２５ａが設けられた部分と、光入出力面ＳｃのコアＯＦａが設けられた部分とが対面するように、光ファイバーＯＦを光配線部２１に位置合わせする。
　次いで、図１６に示したように、光ファイバーＯＦを光配線部２１に光学的に結合させる。
　ここでは、光ファイバーＯＦの光入出力面Ｓｃが光配線部２１の光入出力面Ｓａに接触するように、光ファイバーＯＦを、光配線部２１に移動させる。
　次に、光配線部２１における光入出力面Ｓａのコア２５ａが設けられた部分と、光ファイバーＯＦにおける光入出力面ＳｃのコアＯＦａが設けられた部分とを、光学的に結合させる。
　以上のように、本実施の形態では、光配線部２１において、半導体集積回路部１１に対面している一方の面に対して反対側の他方の面に、外部端子４１が設けられている。半導体集積回路部１１においては、高性能化に伴ってＩ／Ｏ端子が増加して装置が大型化する場合があるが、本実施の形態のように、光配線部２１の他方の面に外部端子４１を設けることで、装置の小型化を容易に実現することができる。つまり、フリップチップボンディング法や、Ｃ４（Ｃｏｎｔｒｏｌｌｅｄ　Ｃｏｌｌａｐｓｅ　Ｃｈｉｐ　Ｃｏｎｎｅｃｔｉｏｎ）ボンディング法を適用可能であるため、この効果を容易に奏することができる。これと共に、本実施の形態では、高速伝送への対応および電源供給の安定化の対応が容易に可能になる。また、半導体集積回路部１１においてはプロセスやデザインルールの制約によって作製が困難であった素子が、光配線部２１においては容易に作製可能であるので、本実施の形態は、特性の向上を容易に実現できる。更に、本実施の形態においては、インターポーザ基板やマザーボードを介した電気伝送線路を用いないため、高速電気伝送線路の設計や、高周波特性の優れた材料を用いる必要がなくなり、好適である。
＜実施の形態６＞
　図１７は本発明の実施の形態６に係る半導体装置１の構成を表すものである。
　本実施の形態においては、接続部３１が実施の形態５と異なる。この点を除き、本実施の形態は実施の形態５と同様であり、重複部分の記載を省略する。
　接続部３１は、光配線部２１と半導体集積回路部１１とにおいて互いに対面する面の間に設けられている。この接続部３１は導電性樹脂を用いて形成されており、光配線部２１と半導体集積回路部１１とを電気的に接続する。接続部３１は異方性導電接着シートを用いて形成されていてもよい。
　本実施の形態は、接続部３１が導電性樹脂を用いて形成されている点を除き、実施の形態５と同様な構成であり、実施の形態５と同様な効果を奏することができる。
＜実施の形態７＞
　図１８は本発明の実施の形態７に係る半導体装置１の構成を表すものである。
　本実施の形態においては、光配線部２１が複数設けられている点が、実施の形態５と異なる。この点を除き、本実施の形態は実施の形態５と同様であり、重複部分の記載は省略する。
　本実施の形態では、光配線部２１として第１の光配線部２１ａおよび第２の光配線部２１ｂが設けられている。
　光配線部２１ａ，２１ｂは半導体集積回路部１１に対面して配置されている。これら光配線部２１ａ，２１ｂは、半導体集積回路部１１に対面する面の側に接続部３１が設けられており、この接続部３１を介して半導体集積回路部１１に電気的に接続している。
　光配線部２１ａ，２１ｂの、半導体集積回路部１１に対面している面に対して反対側の面には、外部端子４１が設けられている。
　本実施の形態では、光配線部２１が複数設けられている点を除き、実施の形態５と同様な構成であり、実施の形態５と同様の効果を奏することができる。
＜実施の形態８＞
　図１９は本発明の実施の形態８に係る半導体装置１の構成を表すものである。
　本実施の形態においては、半導体集積回路部１１が複数設けられている点が、実施の形態５と異なる。この点を除き、本実施の形態は実施の形態５と同様であり、重複部分の記載は省略する。
　本実施の形態においては、半導体集積回路部１１として第１の半導体集積回路部１１ａおよび第２の半導体集積回路部１１ｂが設けられている。
　半導体集積回路部１１ａ，１１ｂは光配線部２１に対面して配置されている。半導体集積回路部１１ａ，１１ｂは、光配線部２１に対面する面の側に接続部３１が設けられており、この接続部３１を介して光配線部２１に電気的に接続している。このため半導体集積回路部１１ａ，１１ｂの複数のチップ間において、クロック分配、および、データ伝送を行うことができる。
　本実施の形態は、半導体集積回路部１１が複数設けられている点を除き、実施の形態５と同様な構成を有し、実施の形態５と同様な効果を奏することができる。
＜実施の形態９＞
　図２０は本発明の実施の形態９に係る半導体装置１の構成を表すものである。
　本実施の形態においては、半導体集積回路部１１が複数設けられている点、および、光配線部２１が複数設けられている点が、実施の形態５と異なる。この点を除き、本実施の形態は実施の形態５と同様であり、重複部分の記載は省略する。
　本実施の形態においては、半導体集積回路部１１として第１の半導体集積回路部１１ａおよび第２の半導体集積回路部１１ｂが設けられている。
　光配線部２１としては、第１の光配線部２１ａ、第２の光配線部２１ｂおよび第３の光配線部２１ｃが設けられている。
　第１の半導体集積回路部１１ａは、第１の光配線部２１ａに対面して配置されている。この半導体集積回路部１１ａは光配線部２１ａに対面する面の側に接続部３１が設けられており、この接続部３１を介して光配線部２１ａに電気的に接続している。
　第２の半導体集積回路部１１ｂは、第２の光配線部２１ｂに対面して配置されている。この半導体集積回路部１１ｂは光配線部２１ｂに対面する面の側に接続部３１が設けられており、この接続部３１を介して光配線部２１ｂに電気的に接続している。
　第１の光配線部２１ａには、第１の半導体集積回路部１１ａに対面する面とは反対側の面に第３の光配線部２１ｃが配置されている。この光配線部２１ａは、光配線部２１ｃに対面する面の側に接続部３１が設けられており、この接続部３１を介して光配線部２１ｃに電気的に接続している。
　第２の光配線部２１ｂには、第２の半導体集積回路部１１ｂに対面する面とは反対側の面に第３の光配線部２１ｃが配置されている。この光配線部２１ｂは、光配線部２１ｃに対面する面の側に接続部３１が設けられており、この接続部３１を介して光配線部２１ｃに電気的に接続している。
　第３の光配線部２１ｃは、第１および第２の半導体集積回路部１１ａ，１１ｂに対面する面とは反対側の面に、インターポーザ基板５１が配置されている。この光配線部２１ｃは、インターポーザ基板５１に対面する面の側に外部端子４１が設けられており、この外部端子４１を介してインターポーザ基板５１に電気的に接続している。
　本実施の形態は、半導体集積回路部１１が複数設けられている点、および、光配線部２１が複数設けられている点を除き、実施の形態５と同様な構成を有しており、実施の形態５と同様の効果を奏することができる。
＜実施の形態１０＞
　図２１は本発明の実施の形態１０に係る半導体装置１の要部を拡大して表したものである。
　本実施の形態においては、光配線部２１に光路変換部ＬＣが設けられている。この点を除き、本実施の形態は実施の形態１と同様であり、重複部分の記載は省略する。
　光路変換部ＬＣは、光導波路２５の光路を、半導体集積回路部１１に対面する方向と反対方向へ切り替えて、その光配線部２１が半導体集積回路部１１に対面する方向と反対側の面から、光の入出力を行うように構成されている。
　光路変換部ＬＣは、例えば、反射面で光を反射するミラーであって、光導波路２５のコア２５ａがｘｙ面において延在する方向に対して、その反射面が、傾斜するように設けられている。この光路変換部ＬＣは、例えば、電気光変換素子２２ｂから出射され、光導波路２５のコア２５ａにてｘｙ面に沿って伝送される光を、ｘｙ面に垂直な方向であって、光配線部２１が半導体集積回路部１１に対面する方向へ出射する。
　光路変換部ＬＣの上方部分については、光導波路２５を設けても良く、また、単に、穴を開けて、空間伝送するように構成してもよい。
　本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形例を採用することができる。
　例えば、上記の実施の形態においては、外部端子４１がはんだバンプを含む場合について説明したが、これに限定されない。例えば、はんだバンプを用いずに、電気接続パッドのみで、外部端子４１を構成してもよい。
　また、上記実施の形態においては、光電変換素子の他に、複数種類の光素子２２を光配線部２１に設ける場合について説明したが、これに限定されない。また、ビア配線２３ｋを光配線部２１に設ける場合について説明したが、これに限定されない。必要な場合に、適宜、設けることが可能である。
　なお、上記の実施の形態において、半導体装置１は本発明の半導体装置、半導体集積回路部１１は、本発明の半導体集積回路部、第１の半導体集積回路部１１ａは本発明の半導体集積回路部、第２の半導体集積回路部１１ｂは本発明の半導体集積回路部、半導体基板１１ｓは本発明の基板、光配線部２１は本発明の光配線部、第１の光配線部２１ａは本発明の光配線部、第２の光配線部２１ｂは本発明の光配線部、第３の光配線部２１ｃは本発明の光配線部、光電気変換素子２２ａおよび電気光変換素子２２ｂは本発明の光能動素子にそれぞれ相当する。また、上記の実施の形態において、ビア配線２３ｋは本発明のビア配線、光導波路２５は本発明の光導波路、接続部３１は本発明の接続部、外部端子４１は本発明の外部端子、インターポーザ基板５１は本発明のインターポーザ基板にそれぞれ相当する。

 

Claims (19)

  1. 　半導体集積回路部と、
    　前記半導体集積回路部に対面して配置されており、光導波路、前記光導波路内または前記光導波路に隣接して設置された光能動素子および電気配線を有する光配線部と、
    　前記光配線部と前記半導体集積回路部とにおいて互いに対面する面の間に設けられており、前記光配線部と前記半導体集積回路部とを電気的に接続する接続部と
    　を含む半導体装置。
  2. 　前記半導体集積回路部は、複数の回路ブロックに分割されており、
    　前記光配線部の電気配線は、前記半導体集積回路部に設けられた前記複数の回路ブロックの間を電気的に接続するグローバル配線の少なくとも一部として設けられている、請求項１に記載の半導体装置。
  3. 　前記光配線部の電気配線は、前記半導体集積回路部に電気的に接続された電源配線とグランド配線との少なくとも一方を含む、請求項１に記載の半導体装置。
  4. 　前記光配線部の電気配線は、データ信号とクロック信号との少なくとも一方の電気信号を、前記半導体集積回路部に伝送するように構成されている、請求項１に記載の半導体装置。
  5. 　前記半導体集積回路部は、
    前記半導体集積回路部と前記光配線部とが対面する方向に沿うように設けられたビア配線を含み、
    　前記半導体集積回路部に設けられた半導体素子と前記光配線部とを、前記ビア配線が電気的に接続している、請求項１に記載の半導体装置。
  6. 　前記光配線部は、
    　前記光配線部と前記半導体集積回路部とが対面する方向に沿うように設けられたビア配線を含み、
    　前記光能動素子と前記電気配線と前記半導体集積回路部とを、前記ビア配線が電気的に接続している、請求項１に記載の半導体装置。
  7. 　前記光能動素子は、前記光導波路にて伝送された光信号を電気信号に変換し、前記電気信号が、前記接続部を介して前記半導体集積回路部へ出力される、請求項１記載の半導体装置。
  8. 　前記光能動素子は、前記接続部を介して伝えられる、前記半導体集積回路部からの電気信号を光信号に変換し、前記光信号が前記光導波路において伝送される、請求項１２に記載の半導体装置。
  9. 　前記光能動素子が、前記接続部を介して伝えられる前記半導体集積回路部からの電気信号により、前記光導波路を通る光のオン／オフおよび光路の切替えを行う光スイッチ素子である、請求項１に記載の半導体装置。
  10. 　前記光配線部においては、前記電気配線が、当該光導波路が延在する平面方向に沿うように、前記光導波路のコアの位置、または前記コアに対して前記半導体集積回路部に対面する側の位置に、または、前記半導体集積回路に対面する側の反対側の位置に形成されている、請求項１に記載の半導体装置。
  11. 　前記光配線部は受動素子を更に含み、前記光配線部に設けられた電気配線が、前記受動素子に電気的に接続されている、請求項１に記載の半導体装置。
  12. 　前記接続部は、前記半導体集積回路部に設けられた電気接続パッドと、前記光配線部に設けられた電気接続パッドとを用いて、前記半導体集積回路部と前記光配線部とを電気的に接続しており、
    　前記半導体集積回路部に設けられた電気接続パッドと、前記光配線部に設けられた電気接続パッドとのそれぞれは、当該電気接続パッドのまま、又は、少なくとも一方の電気接続パッド上にバンプが形成された状態において、直接接続、又ははんだ材、導電性接着材、および、異方性導電接着フィルムのいずれかを介して電気的に接続されている、請求項１に記載の半導体装置。
  13. 　前記光配線部は、光が入出力される光入出力面が少なくとも１つ側面に設けられており、当該光配線部の光入出力面が、前記半導体集積回路部の側面より外側へはみ出るように配置されている、請求項１に記載の半導体装置。
  14. 　前記光配線部は、前記光導波路の光路を前記半導体集積回路部に対面する方向と反対方向に切り替え、前記光配線部の前記半導体集積回路部に対面する方向と反対側の面から光の入出力を行う光路変換部を少なくとも１つ有する、請求項１に記載の半導体装置。
  15. 　前記光配線部は、前記半導体集積回路部に対面している一方の面に対して反対側の他方の面に、導電性の外部端子が設けられている、請求項１に記載の半導体装置。
  16. 　前記外部端子は、前記光能動素子または、前記電気配線または、前記光配線部を貫き前記接続部に直接つながる貫通ビアに電気的に接続している、請求項１５に記載の半導体装置。
  17. 　前記外部端子が、インターポーザ基板またはマザーボードに電気的に接続されている、請求項１５に記載の半導体装置。
  18. 　前記半導体集積回路部は１つ、前記光配線部は複数であり、
    　前記１つの半導体集積回路部に、当該複数の光配線部が電気的に接続されている、請求項１に記載の半導体装置。
  19. 　前記半導体集積回路部は複数、前記光配線部は１つであり、
    　前記１つの光配線部に、当該複数の半導体集積回路部が電気的に接続されている、請求項１に記載の半導体装置。

     
PCT/JP2009/067258 2008-10-03 2009-10-02 半導体装置 Ceased WO2010038871A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/120,704 US9035411B2 (en) 2008-10-03 2009-10-02 Semiconductor device
JP2010531930A JPWO2010038871A1 (ja) 2008-10-03 2009-10-02 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008258683 2008-10-03
JP2008-258683 2008-10-03

Publications (1)

Publication Number Publication Date
WO2010038871A1 true WO2010038871A1 (ja) 2010-04-08

Family

ID=42073628

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/067258 Ceased WO2010038871A1 (ja) 2008-10-03 2009-10-02 半導体装置

Country Status (3)

Country Link
US (1) US9035411B2 (ja)
JP (1) JPWO2010038871A1 (ja)
WO (1) WO2010038871A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7562045B1 (ja) * 2023-12-01 2024-10-04 三菱電機株式会社 光変調器

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12100698B2 (en) * 2021-08-19 2024-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US12546935B2 (en) * 2022-04-04 2026-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007463A (ja) * 1999-06-24 2001-01-12 Nec Corp 光電気混載基板およびその製造方法
JP2003060107A (ja) * 2001-06-05 2003-02-28 Matsushita Electric Ind Co Ltd 半導体モジュール
JP2003332626A (ja) * 2002-05-08 2003-11-21 Matsushita Electric Ind Co Ltd 半導体発光装置
JP2004012889A (ja) * 2002-06-07 2004-01-15 Nec Corp 光素子
WO2005071807A1 (ja) * 2004-01-21 2005-08-04 Nec Corporation 光電気複合モジュール
JP2008139465A (ja) * 2006-11-30 2008-06-19 Shinko Electric Ind Co Ltd 光電気混載基板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6684007B2 (en) * 1998-10-09 2004-01-27 Fujitsu Limited Optical coupling structures and the fabrication processes
US6477284B1 (en) * 1999-06-14 2002-11-05 Nec Corporation Photo-electric combined substrate, optical waveguide and manufacturing process therefor
JP2002286959A (ja) * 2000-12-28 2002-10-03 Canon Inc 半導体装置、光電融合基板、及びそれらの製造方法
JP3833132B2 (ja) * 2002-03-25 2006-10-11 キヤノン株式会社 光導波装置の製造方法
JP3848210B2 (ja) * 2002-05-29 2006-11-22 キヤノン株式会社 電子回路基板
AU2003273221A1 (en) 2002-07-22 2004-02-09 Applied Materials Inc. Optical-ready substrates with optical waveguide circuits and microelectronic circuits
US7203387B2 (en) * 2003-09-10 2007-04-10 Agency For Science, Technology And Research VLSI-photonic heterogeneous integration by wafer bonding
CN100409050C (zh) 2004-06-28 2008-08-06 欧姆龙株式会社 薄膜光波导和其制造方法以及电子设备装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007463A (ja) * 1999-06-24 2001-01-12 Nec Corp 光電気混載基板およびその製造方法
JP2003060107A (ja) * 2001-06-05 2003-02-28 Matsushita Electric Ind Co Ltd 半導体モジュール
JP2003332626A (ja) * 2002-05-08 2003-11-21 Matsushita Electric Ind Co Ltd 半導体発光装置
JP2004012889A (ja) * 2002-06-07 2004-01-15 Nec Corp 光素子
WO2005071807A1 (ja) * 2004-01-21 2005-08-04 Nec Corporation 光電気複合モジュール
JP2008139465A (ja) * 2006-11-30 2008-06-19 Shinko Electric Ind Co Ltd 光電気混載基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7562045B1 (ja) * 2023-12-01 2024-10-04 三菱電機株式会社 光変調器
WO2025115203A1 (ja) * 2023-12-01 2025-06-05 三菱電機株式会社 光変調器

Also Published As

Publication number Publication date
US20110235965A1 (en) 2011-09-29
US9035411B2 (en) 2015-05-19
JPWO2010038871A1 (ja) 2012-03-01

Similar Documents

Publication Publication Date Title
US7536066B2 (en) Semiconductor chip module
JP3803596B2 (ja) パッケージ型半導体装置
US7062117B2 (en) Layered board, and apparatus incorporated such layered board
JP5503567B2 (ja) 半導体装置および半導体装置実装体
KR102843552B1 (ko) 다중-칩 광자 조립체들의 층들 사이에서 광을 전달하는 메커니즘들
CN107430293A (zh) 高频传输线路以及光电路
KR20120061788A (ko) 광 전기 복합 배선 모듈 및 그 제조 방법
TW202516746A (zh) 半導體裝置
JP2007249194A (ja) 光モジュール
US20240295762A1 (en) Hybrid package chip and optical transmitter
JP7300625B2 (ja) 半導体装置の実装構造、光モジュール、及び半導体装置の実装構造の製造方法
JP6664897B2 (ja) 半導体装置
US20090026565A1 (en) Optical Module
US20240411096A1 (en) Optoelectronic package structure
JP2012145743A (ja) 光モジュール
WO2010038871A1 (ja) 半導体装置
CN112234052A (zh) 电子构装结构及其制法
WO2022071355A1 (ja) 光変調器とそれを用いた光送信装置
US8363989B2 (en) Semiconductor optical interconnection device and semiconductor optical interconnection method
JP2003046057A (ja) 半導体装置
CN115868252A (zh) 光电混载基板
WO2010073832A1 (ja) 半導体パッケージ
JP2016092303A (ja) 並列光モジュール
CN101128761A (zh) 包含基于soi的光学部件的多个集成电路的垂直堆叠
CN219320537U (zh) 半导体封装装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09817903

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010531930

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 13120704

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 09817903

Country of ref document: EP

Kind code of ref document: A1