CN219320537U - 半导体封装装置 - Google Patents

Abstract

本申请提出了一种半导体封装装置，包括第一功能芯片，所述第一功能芯片上结合有第一光子芯片，所述第一光子芯片连接有光学打线并通过所述光学打线进行光信号传输。本申请通过在功能芯片上结合光子芯片，并在光子芯片上连接光学打线(photonic wire bond)，以此可以将光学打线作为光信号的短距离沟通路径，实现光信号传输，解决了功能芯片因并排设置导致距离太近无法以一般光纤耦光连接的技术问题。

Description

半导体封装装置

技术领域

本申请涉及半导体封装技术领域，具体涉及一种半导体封装装置。

背景技术

在2.5D封装结构中，功能芯片例如ASIC(Application Specific IntegratedCircuit，专用集成电路)芯片与HBM(High Bandwidth Memory，高带宽存储器)芯片设置在中介层(Interposer)上，通过中介层上的RDL(Redistribution Layer，重布线层)结构来进行电性连接和信号沟通。但上述的电性连接结构可能会因为电性路径设计或长度关系而导致信号失真。

为此，可以考虑将ASIC芯片与HBM芯片之间改为以光信号的方式进行连接沟通。即，将ASIC芯片与HBM芯片分别结合光子芯片(Photonic chip)，借助光子芯片利用光信号方式进行沟通。

考虑到产品尺寸，可以以端面耦合(edge coupling)进行耦光。但由于ASIC芯片与HBM芯片之间为并排(side by side)设置，距离太近例如不大于1mm，因而无法以一般光纤(optical fiber)进行耦光连接。

实用新型内容

本申请的目的是提出一种半导体封装装置，用于解决现有的2.5D封装结构无法以一般光纤进行耦光连接的技术问题。

为实现上述目的，本申请采用如下技术方案：一种半导体封装装置，包括第一功能芯片，所述第一功能芯片上结合有第一光子芯片，所述第一光子芯片连接有光学打线并通过所述光学打线进行光信号传输。

在一些可选的实施方式中，所述的半导体封装装置，还包括第二功能芯片，所述第二功能芯片上结合有第二光子芯片，所述第二光子芯片连接所述光学打线并通过所述光学打线与所述第一光子芯片进行光信号传输。

在一些可选的实施方式中，所述第一光子芯片的侧缘突出于所述第一功能芯片的侧缘。

在一些可选的实施方式中，所述第一光子芯片突出于所述第一功能芯片的侧缘连接有光纤阵列，并通过所述光纤阵列做对外的光信号传输。

在一些可选的实施方式中，所述第一功能芯片与所述第一光子芯片通过混合键合技术进行电性连接。

在一些可选的实施方式中，所述的半导体封装装置，还包括第二功能芯片，所述第二功能芯片与所述第一功能芯片并排设置于中介层上。

在一些可选的实施方式中，所述中介层设置于基板上，且所述中介层中包括直上直下的电源路径，所述基板与所述第一功能芯片通过所述电源路径传输电源。

在一些可选的实施方式中，所述中介层中还包括信号路径，所述信号路径的线宽小于所述电源路径的线宽。

在一些可选的实施方式中，所述的半导体封装装置，还包括包覆所述光学打线的包封材，所述包封材的折射率小于所述光学打线的折射率。

在一些可选的实施方式中，所述的半导体封装装置，还包括结合有第二光子芯片的第二功能芯片，所述第二功能芯片与所述第一功能芯片并排设置，所述第二光子芯片与所述第一光子芯片通过所述光学打线进行光信号传输，所述光学打线的顶面低于所述第一光子芯片的顶面、且低于所述第二光子芯片的顶面。

为了解决现有的2.5D封装结构若以光信号方式沟通，功能芯片因并排设置导致距离太近无法以一般光纤进行耦光连接的技术问题，本申请提出了一种半导体封装装置。本申请通过在功能芯片上结合光子芯片，并在光子芯片上连接光学打线(photonic wirebond)，以此可以将光学打线作为光信号的短距离沟通路径，在功能芯片之间实现光信号传输，解决了功能芯片因并排设置导致距离太近无法以一般光纤耦光连接的技术问题。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请一个实施例的半导体封装装置的纵向截面结构示意图；

图2是根据本申请一个实施例的半导体封装装置的俯视结构示意图；

图3是根据本申请一个实施例的半导体封装装置的局部放大结构示意图。

附图标记/符号说明：

10-第一功能芯片；11-第一光子芯片；20-第二功能芯片；21-第二光子芯片；30-光学打线；40-光线阵列；50-中介层；51-电源路径；52-信号路径；60-基板；70-包封材；81-第一凸块；82-第二凸块。

具体实施方式

下面结合附图和实施例对说明本申请的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本申请所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明创造，而非对该发明创造的限定。另外，为了便于描述，附图中仅示出了与有关发明创造相关的部分。

应容易理解，本申请中的“在...上”、“在...之上”和“在...上面”的含义应该以最广义的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还意味着包括存在两者之间的中间部件或层的“在某物上”。

此外，为了便于描述，本文中可能使用诸如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等空间相对术语来描述一个元件或部件与附图中所示的另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90°或以其他定向)，并且在本文中使用的空间相对描述语可以被同样地相应地解释。

本文中所使用的术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的程度。此外，层可以是均质或不均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在其之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。基板(substrate)可以是一层，可以在其中包括一个或多个层，和/或可以在其上、之上和/或之下具有一个或多个层。一层可以包括多层。例如，半导体层可以包括一个或多个掺杂或未掺杂的半导体层，并且可以具有相同或不同的材料。

本文中使用的术语“基板(substrate)”是指在其上添加后续材料层的材料。基板本身可以被图案化。添加到基板顶部的材料可以被图案化或可以保持未图案化。此外，基板可以包括各种各样的半导体材料，诸如硅、碳化硅、氮化镓、锗、砷化镓、磷化铟等。可替选地，基板可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶片等。进一步可替选地，基板可以具有在其中形成的半导体装置或电路。

需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本申请可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本申请可实施的范畴。

还需要说明的是，本申请的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，水平截面可以为对应上视图方向截面。

另外，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

参考图1和图2，图1和图2分别是根据本申请一个实施例的半导体封装装置1a的纵向截面结构示意图和俯视结构示意图。

如图1和图2所示，本申请实施例的半导体封装装置1a包括第一功能芯片10，第一功能芯片10上结合有第一光子芯片11，第一光子芯片11连接有光学打线30并通过光学打线30进行光信号传输。

进一步的，半导体封装装置1a还可以包括第二功能芯片20，第二功能芯片20上结合有第二光子芯片21，第二光子芯片21连接光学打线30并通过光学打线30与第一光子芯片11进行光信号传输。

这里，第一功能芯片10和第二功能芯片20可以是各种类型、各种功能的芯片。示例性的，第一功能芯片10可以为ASIC芯片，第二功能芯片20可以为HBM芯片。

这里，第一光子芯片11和第二光子芯片21可以是实现电信号和光信号转换功能的光子芯片，光子芯片内可以包括PIC(photonic integrated circuit，光子集成电路)和EIC(electronic integrated circuit，电子集成电路)。

这里，光学打线(photonic wire bond，PWB)30是一种光波导。借鉴金属打线的思路，业界提出了光学打线方案，用于实现不同光子芯片、芯片与光纤之间的互联，起到连接作用的“线”不再是金属，而是光波导。该方案最早由德国卡尔斯鲁厄理工学院(KarlsruherInstitut für Technologie，KIT)的研究小组提出。该方案是通过控制高能量脉冲光束(High-NA fs laser beam)的焦点，使得光刻胶(photosensitive resist)特定位置处发生多光子聚合作用，形成3D(三维)结构的光波导。这里，光刻胶例如可以为美国Microchem的牌号为SU-8的光刻胶，它是一种环氧树脂型、近紫外线光刻胶。

在一些可选的实施方式中，光学打线30的长度可以做到1mm以下，或者可以做到0.6mm以下，以此可以解决光子芯片之间耦合不易的问题，尤其可以解决距离较近的光子芯片间不能用普通光纤进行耦光的问题。

在一些可选的实施方式中，在光学打线30制作完成后，可以再利用与光学打线30相比具有更小的折射率的材料将光学打线30包覆。即，半导体封装装置1a还可以包括包覆光学打线30的包封材70，包封材70的折射率小于光学打线30的折射率。可选的，包封材70可成形于第一光子芯片11和第二光子芯片21之间的间隙内，还可以成形于第一功能芯片10和第二功能芯片20之间的间隙内。

在一些可选的实施方式中，包封材70的上表面高度：(i)不低于光学打线30的顶点；或(ii)高于光学打线30的顶点；或(iii)介于光学打线30的顶点与第一光子芯片11和第二光子芯片21之间上表面连线之间；或(iv)高于第一光子芯片11或第二光子芯片21的上表面。

在一些可选的实施方式中，第一功能芯片10与第一光子芯片11可通过混合键合(Hybrid Bonding)技术进行电性连接，且第二功能芯片20与第二光子芯片21可通过混合键合技术进行电性连接。混合键合技术是一种铜对铜直接键合的技术，用于将两个组件接合在一起。组件具有介电材料(二氧化硅SiO₂)和铜(铜接点)。当采用混合键合技术将两个组件放在一起时，可以在室温下进行，将它们的铜接点对接叠放好后，再升高温度，铜在这时会膨胀并在固态铜的状态下进行原子扩散，之后对其进行退火从而形成电气连接，而围绕两个组件的铜接点的介电材料彼此间借由范德华力(分子间作用力)连接。由于同一接面同时具有两种接合样态，故称之为混合键合技术。混合键合技术可实现小于或等于10微米(μm)的键合间距。

在一些可选的实施方式中，第二功能芯片20与第一功能芯片10并排设置，两者的上表面实质齐平。

在另一些可选的实施方式中，第二功能芯片20与第一功能芯片10并排设置，两者的上表面也可以不齐平。

在一些可选的实施方式中，第二光子芯片21与第一光子芯片11的上表面实质齐平。

在另一些可选的实施方式中，第二光子芯片21与第一光子芯片11的上表面也可以不齐平。

在一些可选的实施方式中，第二光子芯片21与第一光子芯片11的波导(Waveguide)的开口在同一水平高度。

在另一些可选的实施方式中，第二光子芯片21与第一光子芯片11的波导的开口也可以不在同一水平高度。

在一些可选的实施方式中，本申请实施例的光学打线30是通过控制高能量脉冲光束使光刻胶发生光子聚合作用而形成，而光子聚合作用的位置可以随着高能量脉冲光束的焦点的变化而有所改变，借助此特性，可以放宽第一光子芯片11与第二光子芯片21的波导开口高度差，即，可以允许第一光子芯片11与第二光子芯片21的波导开口具有高度差，只要确保光信号在光学打线30内能顺利传递即可。

在一些可选的实施方式中，连接于第一光子芯片11和第二光子芯片21之间的光学打线30，其剖视形状可以是直线型或弧线型或其它形状，光学打线30的顶面可低于第一光子芯片11的顶面、且可低于第二光子芯片21的顶面。

在一些可选的实施方式中，第二功能芯片20与第一功能芯片10可并排设置于中介层(interposer)50上。且第二功能芯片20与第一功能芯片10可分别通过多个第一凸块81电连接至中介层50。

在一些可选的实施方式中，中介层50可设置于基板60上，并可通过多个第二凸块82电连接至基板60。

这里，第一凸块81和第二凸块82是一种电连接件，包括但不限于为焊料凸块(Solder bump)。

在一些可选的实施方式中，中介层50中包括直上直下的电源路径51，基板60与第一功能芯片10或第二功能芯片20，可通过电源路径51传输电源。进一步的实施方式中，中介层50中还可以包括信号路径52，信号路径52的线宽小于电源路径51的线宽。以此，基板60与功能芯片(如第一功能芯片10或第二功能芯片20)之间，不仅可以利用中介层50传输电源，还可以利用中介层50传输信号。

在一些可选的实施方式中，第一功能芯片10和第二功能芯片20为采用背面供电技术的IC(Integrated Circuit，集成电路)芯片。第一功能芯片10和第二功能芯片20的背面可设有电源通孔(power via)，且背面朝向中介层50，电源通孔连接电源路径51。进一步的，第一功能芯片10和第二功能芯片20的背面也可以设置IO(输入输出)端子，连接信号路径52。

在一些可选的实施方式中，第一功能芯片10和第二功能芯片20的主动面朝上、远离中介层50，第一光子芯片11和第二光子芯片21可以分别设置在第一功能芯片10和第二功能芯片20的主动面上。

参考图3，图3是根据本申请一个实施例的半导体封装装置3a的局部放大结构示意图。在一些可选的实施方式中，如图3所示，第一光子芯片11的例如左边的侧缘(即侧面边缘、侧表面)可以突出于第一功能芯片10的左侧的侧缘，以用于连接其它组件。

在一些可选的实施方式中，第一光子芯片11突出于第一功能芯片10的侧缘可连接有光纤阵列(optical fiber array)40，并通过光纤阵列40做对外的光信号传输。

如上所述，本申请实施例提出了一种2.5D结构的半导体封装装置。本申请实施例的半导体封装装置中，功能芯片(第一功能芯片10和第二功能芯片20)以并排(Side byside)的排列方式设置于中介层50上，排列的间距不大于1mm，示例性的，间距约0.6～1mm。第一功能芯片10和第二功能芯片20一面朝向中介层50，在远离中介层的一面(上表面)可以以混合键合(Hybrid Bonding)技术电性连接光子芯片(Photonic chip)，光学打线(Photonic wire bond)30设置于第一功能芯片10和第二功能芯片20之间做端面耦合(edgecoupling)，并连接着第一功能芯片10和第二功能芯片20上表面光子芯片内的光波导(Waveguide)传递光信号。光学打线30可以以具有较低折射率(refractive index)的材料包覆，电源路径51穿过中介层50在基板(Substrate，SBT)60与功能芯片如第一功能芯片10或第二功能芯片20之间走直上直下传递。进一步的，光子芯片里的PIC侧表面可以突出于功能芯片的侧表面作为突出(Overhang)结构，后续接光线阵列(optical fiber array)对外做沟通。

本申请实施例的半导体封装装置，通过在功能芯片上结合光子芯片，并在光子芯片上连接光学打线30，以此可以将光学打线30作为光信号的短距离沟通路径，实现在功能芯片之间以光学打线30进行耦光连接并完成光信号传输，解决了功能芯片因并排设置导致距离太近无法以一般光纤耦光连接的技术问题。

进一步的实施例中，通过在中介层50中设置直上直下的电源路径51，可以实现直上直下的电源传输，缩短电源路径。

进一步的实施例中，功能芯片上的光子芯片可以具有突出结构，通过连接光纤阵列40做对外沟通。

尽管已参考本申请的特定实施例描述并说明本申请，但这些描述和说明并不限制本申请。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本申请的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本申请中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本申请的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本申请的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本申请的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本申请。

Claims (10)

1.一种半导体封装装置，其特征在于，包括第一功能芯片，所述第一功能芯片上结合有第一光子芯片，所述第一光子芯片连接有光学打线并通过所述光学打线进行光信号传输。

2.根据权利要求1所述的半导体封装装置，其特征在于，还包括第二功能芯片，所述第二功能芯片上结合有第二光子芯片，所述第二光子芯片连接所述光学打线并通过所述光学打线与所述第一光子芯片进行光信号传输。

3.根据权利要求1所述的半导体封装装置，其特征在于，所述第一光子芯片的侧缘突出于所述第一功能芯片的侧缘。

4.根据权利要求3所述的半导体封装装置，其特征在于，所述第一光子芯片突出于所述第一功能芯片的侧缘连接有光纤阵列，并通过所述光纤阵列做对外的光信号传输。

5.根据权利要求1所述的半导体封装装置，其特征在于，所述第一功能芯片与所述第一光子芯片通过混合键合技术进行电性连接。

6.根据权利要求1所述的半导体封装装置，其特征在于，还包括第二功能芯片，所述第二功能芯片与所述第一功能芯片并排设置于中介层上。

7.根据权利要求6所述的半导体封装装置，其特征在于，所述中介层设置于基板上，且所述中介层中包括直上直下的电源路径，所述基板与所述第一功能芯片通过所述电源路径传输电源。

8.根据权利要求7所述的半导体封装装置，其特征在于，所述中介层中还包括信号路径，所述信号路径的线宽小于所述电源路径的线宽。

9.根据权利要求1所述的半导体封装装置，其特征在于，还包括包覆所述光学打线的包封材，所述包封材的折射率小于所述光学打线的折射率。

10.根据权利要求1所述的半导体封装装置，其特征在于，还包括结合有第二光子芯片的第二功能芯片，所述第二功能芯片与所述第一功能芯片并排设置，所述第二光子芯片与所述第一光子芯片通过所述光学打线进行光信号传输，所述光学打线的顶面低于所述第一光子芯片的顶面、且低于所述第二光子芯片的顶面。

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