WO2010035454A1 - 固体撮像装置及び撮像装置 - Google Patents

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WO2010035454A1
WO2010035454A1 PCT/JP2009/004748 JP2009004748W WO2010035454A1 WO 2010035454 A1 WO2010035454 A1 WO 2010035454A1 JP 2009004748 W JP2009004748 W JP 2009004748W WO 2010035454 A1 WO2010035454 A1 WO 2010035454A1
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WO
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row
read
pixel
signal
during
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PCT/JP2009/004748
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English (en)
French (fr)
Inventor
遠藤康行
戸谷寛
Original Assignee
パナソニック株式会社
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise

Definitions

  • the present invention relates to a solid-state image pickup device used for a digital camera or the like, and more particularly to a technique for reading at high speed and suppressing image noise in a MOS solid-state image pickup device.
  • a MOS type solid-state imaging device holds pixel signals in a row memory in parallel in a row unit in a horizontal blanking period, and sequentially receives pixel signals from the row memory in a subsequent horizontal readout period (hereinafter referred to as a horizontal readout period). Read and output externally. In order to read out the pixel signal for one frame, it is necessary to repeat the above operation for the number of rows constituting the frame.
  • Patent Document 1 includes first and second row memories, and reads the pixel signals of the first row from the first row memory in the horizontal readout period, while the second row memory has the second row memory.
  • a solid-state imaging device that holds pixel signals of rows has been proposed. In this way, when the reading of the pixel signals of the first row in the first row memory is completed, the reading of the pixel signals of the second row in the second row memory can be started immediately. The time required to read out the pixel signal can be shortened by the time corresponding to the horizontal blanking period.
  • FIG. 27A is an explanatory diagram of this image noise.
  • the parallel processing pulse indicates the timing at which pixel signals for one row from the imaging region are held in the row memory.
  • the presence of two parallel processing pulses within the parallel processing period corresponds to two of the reset level and the pixel signal level.
  • all pixel signals for one row are transferred simultaneously from the imaging region to one of the row memories, so that periodic noise occurs due to fluctuations in the ground potential and the power supply potential.
  • each pixel shown in FIG. 1 includes three transistors, in order to electrically isolate the FD and the column signal line after holding the pixel signal for one row in the row memory. , Processing for setting a low potential in the FD is necessary. Periodic noise is also generated at this timing.
  • the pixel signal read from the other side of the row memory fluctuates at the timing of the parallel processing pulse under the influence of such periodic noise.
  • the fluctuation of the pixel signal appears as image noise that becomes a vertical line or vertical band in the image.
  • an object of the present invention is to provide a solid-state imaging device and an imaging device that include two row memories and suppress image noise from appearing on an imaging screen.
  • a solid-state imaging device of the present invention captures and holds an imaging region including a plurality of pixels arranged in a matrix and a plurality of pixel signals output from the imaging region in units of rows.
  • a plurality of pixel signals from two row memories that alternately perform an operation and an operation that sequentially outputs the held pixel signals, and a first row memory that is one of the two row memories during a horizontal readout period.
  • Reading control means for sequentially reading out and outputting, and in the horizontal reading period, a plurality of pixel signals output from one row of the imaging region are held in a second row memory which is the other of the two row memories. Pixels from the first row memory in the read control means during the noise generation prediction period included in the horizontal control period and predicted to generate noise due to the operation of the hold control means. And a reading-standby means for waiting the issue of reading.
  • the readout control unit waits for the pixel signal to be read during the noise generation prediction period, it is possible to avoid pixel noise due to fluctuations in the ground potential and the power supply potential, and to suppress image noise. .
  • the readout control unit causes the pixel signal read from the first row memory to be output to a horizontal common signal line
  • the solid-state imaging device further includes the horizontal signal immediately before the end of the noise generation prediction period.
  • replacement means for replacing the potential of the common signal line with the potential of the pixel signal output immediately before the start of the noise generation prediction period.
  • the readout control means can substantially stop the shift operation while receiving the supply of the clock pulse, and outputs a column selection signal indicating the readout position of the pixel signal in the first memory.
  • this configuration avoids power supply voltage fluctuations due to sudden load fluctuations when restarting clock pulse supply compared to when stopping and restarting clock pulse supply, and generates noise immediately after restarting. It can be avoided.
  • the readout control means can switch between a forward shift and a reverse shift, and outputs a column selection signal indicating a pixel signal readout position in the first memory to the first row memory.
  • the read standby means causes the shift register to perform a shift in the reverse direction during the first half of the noise occurrence prediction period, and sequentially executes the shift register during the second half of the noise occurrence prediction period.
  • the pixel signal may be read out during the noise generation prediction period by executing the direction shift.
  • the read control means has a shift register having a plurality of unit registers, and the shift register inputs the output signal of each unit register to the subsequent unit register or to its own unit register.
  • the read standby means may input the output signal of each unit register to its own unit register during the noise generation prediction period.
  • the solid-state imaging device may further include read prohibiting means for prohibiting transmission of the column selection signal output from the shift register to the first row memory during the noise generation prediction period. Good.
  • the column selection signal is prohibited from being transmitted to the first row memory during the noise generation prediction period, it is possible to suppress reading of unnecessary signals that do not constitute an image as pixel signals. . Furthermore, power consumption in the noise generation prediction period can be reduced.
  • the imaging device of the present invention has the same configuration as that of the solid-state imaging device.
  • the present invention it is possible to suppress noise from being mixed into the pixel signal forming the imaging screen, and as a result, it is possible to suppress image noise that appears in a vertical line shape or a vertical band shape.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a standby operation for reading out pixel signals in the column order according to the first embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a configuration of the signal processing unit according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a configuration of the column selection decoder according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing a configuration of the column selection decoder according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing the relationship between the output signal of the output terminal (Q) of the flip-flop and the output signal of the output terminal (A).
  • FIG. 7 is a diagram showing an operation of the column selection decoder according to the first embodiment of the present invention.
  • FIG. 8 is a diagram illustrating a configuration of a solid-state imaging device including a signal replacement unit according to the first embodiment of the present invention.
  • FIG. 9 is a diagram showing an analog waveform at the time of reverse scanning according to the first embodiment of the present invention.
  • FIG. 10 is a diagram illustrating a circuit configuration example of the signal replacement unit according to the first embodiment of the present invention.
  • FIG. 11 is a diagram illustrating driving of the circuit configuration example according to the first embodiment of the present invention.
  • FIG. 12A is a diagram showing a configuration of a camera according to the first embodiment of the present invention.
  • FIG. 12A is a diagram showing a configuration of a camera according to the first embodiment of the present invention.
  • FIG. 12B is a diagram illustrating an appearance of the digital still camera according to the first embodiment of the present invention.
  • FIG. 12C is a diagram illustrating an appearance of the digital video camera according to the first embodiment of the present invention.
  • FIG. 13 is a diagram illustrating a standby operation for reading out pixel signals in the column order according to the second embodiment of the present invention.
  • FIG. 14 is a diagram showing a configuration of a column selection decoder according to the second embodiment of the present invention.
  • FIG. 15 is a diagram illustrating an operation of the column selection decoder according to the second embodiment of the present invention.
  • FIG. 16 is a diagram illustrating a standby operation for reading out pixel signals in the column order according to the third embodiment of the present invention.
  • FIG. 17 is a diagram showing a configuration of a column selection decoder according to the third embodiment of the present invention.
  • FIG. 18 is a diagram illustrating an operation of the column selection decoder according to the third embodiment of the present invention.
  • FIG. 19 is a diagram showing a stand-by operation for reading out pixel signals in the column order according to the third embodiment of the present invention.
  • FIG. 20 is a diagram showing a configuration of a column selection decoder according to the third embodiment of the present invention.
  • FIG. 21 is a diagram showing operations of the column selection decoder according to the fourth embodiment of the present invention.
  • FIG. 22 is a diagram illustrating the operation of the column selection decoder when the length of the period during which the inverted scanning pulse is set to the high level is changed from the first embodiment.
  • FIG. 22 is a diagram illustrating the operation of the column selection decoder when the length of the period during which the inverted scanning pulse is set to the high level is changed from the first embodiment.
  • FIG. 23 is a diagram illustrating the operation of the column selection decoder when the length of the period during which the loop scanning pulse is set to the high level is changed from the second embodiment.
  • FIG. 24 is a diagram illustrating a modification of the pixel configuration.
  • FIG. 25 is a diagram illustrating a modification of the pixel configuration.
  • FIG. 26 is a diagram illustrating a modification of the standby operation for reading pixel signals in the column order.
  • FIG. 27 is a diagram for explaining image noise and its cause.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • the solid-state imaging device 10 includes an imaging region 11, a load circuit 12, a row selection decoder 13, a column selection decoder 14, a signal processing unit 15, and an output unit 16.
  • the imaging area 11 includes a plurality of pixels arranged in a matrix.
  • Each pixel includes a photodiode PD, a floating diffusion FD, and transistors Tr1, Tr2, and Tr3.
  • the gate of the transistor Tr1 is connected to the row signal line 17a, and the gate of the transistor Tr2 is connected to the row signal line 17b.
  • the first embodiment is mainly characterized by the configuration of the column selection decoder 14 and the signal processing unit 15 and the driving method of the solid-state imaging device 10.
  • the column selection decoder 14 includes a read control unit 141 and a read standby unit 142.
  • the signal processing unit 15 includes two row memories 151 and 152 and a holding control unit 153.
  • Each of the row memories 151 and 152 alternately performs an operation of capturing and holding a plurality of pixel signals output from the imaging region 11 in units of rows and an operation of sequentially outputting the held pixel signals. While one of the two row memories is performing a holding operation, the other performs an output operation.
  • the readout control unit 141 sequentially reads out and outputs a plurality of pixel signals from the first row memory which is one of the two row memories 151 and 152 in the horizontal readout period.
  • the holding control unit 153 holds a plurality of pixel signals output from one row of the imaging region 11 in the second row memory which is the other of the two row memories 151 and 152 during the horizontal readout period.
  • the read standby unit 142 sends the pixel signal from the first row memory to the read control unit 141 during the noise generation prediction period included in the horizontal read period and in which noise is predicted to be generated due to the operation of the holding control unit 153. Wait for reading.
  • the noise generation prediction period is a period during which potential fluctuations of the power supply wiring and the ground wiring easily occur due to the operation of the holding control unit 153. For example, in the operation of capturing and holding a plurality of pixel signals all at once, the pixel signals are output from all the column signal lines 18 connected to the pixel column, and therefore the potential fluctuation of the power supply wiring and the ground wiring is likely to occur.
  • FIG. 2 is a diagram showing a standby operation for reading out pixel signals in the column order according to the first embodiment of the present invention. Note that “in order of column” in the embodiment means “in order of column number” if a column number is assigned to each column.
  • the column selection decoder 14 includes a shift register that can shift in the forward direction and the reverse direction. If the inverted scan pulse is at a low level, the shift register is shifted in the forward direction, and the inverted scan pulse is high. If it is level, the shift register is shifted in the reverse direction.
  • the reverse scan pulse is designed to be low level in principle during the horizontal readout period, and is exceptionally high during the first half of the noise generation prediction period in which noise generation due to parallel processing pulses is predicted. It is designed to be low level in the second half of the noise generation prediction period.
  • the inverted scanning pulse By designing the inverted scanning pulse in this way, it is possible to read out the pixel signals in the column order during the horizontal reading period and to wait for the pixel signals to be read out in the column order during the noise generation prediction period.
  • the parallel processing pulse is a pulse supplied to the pixels in the row and the signal processing unit 15 in order to cause the signal processing unit 15 to hold the pixel signals of the pixels in a certain row in parallel.
  • it means an electronic shutter pulse, a reset pulse, a readout pulse supplied to the pixel, a sample hold (SH) pulse, a clamp (CP) pulse, etc. supplied to the signal processing unit 15.
  • noise is generated from the fourth pixel cycle to the fifth pixel cycle due to the rising edge of the parallel processing pulse, and the tenth pixel from the ninth pixel cycle due to the falling edge of the parallel processing pulse.
  • the pixel period is a period required to read out a pixel signal of one pixel in the horizontal reading period.
  • the pixel signals in the second column and the third column are read out again in the fourth and fifth pixel periods, respectively, so that the reading of the pixel signals in the fourth column and thereafter is put on standby.
  • the pixel signals in the fourth and subsequent columns are read out in the sixth and subsequent pixel cycles after the noise generation prediction period has elapsed.
  • the pixel signals in the fifth column and the sixth column are read out again in the ninth and tenth pixel periods, respectively, thereby waiting for the pixel signals in the seventh column and thereafter to be read.
  • the pixel signals in the seventh and subsequent columns are read out in the eleventh and subsequent pixel cycles after the noise generation prediction period has elapsed.
  • FIG. 3 is a diagram showing a configuration of the signal processing unit 15 according to the first embodiment of the present invention.
  • the signal processing unit 15 has a common circuit configuration for each column. Focusing on one column (for example, the first column: the columns of the pixels 501 and 511), the pixel signal reading operation of a pixel in one row and the pixel signal holding operation of a pixel in another row can be executed in parallel.
  • the column signal line 18 is divided into an a system (including a transistor 631a, a capacitor 641a, and a transistor 651a) and a b system (including a transistor 631b, a capacitor 641b, and a switch transistor 651b).
  • the capacitors 641a and 641b function as memory cells that hold pixel signals.
  • the potential of the pixel signal held in the memory cell is connected to the horizontal common signal line 19 via the column signal line 181 via the column selection switches (switch transistors 651a and 651b).
  • Each capacitor included in the a system and the b system functions as a memory cell that holds a pixel signal.
  • one row memory 151 is configured by capacitors (640a, 641a, 642a, 643a, etc.) included in the a system, and another row memory is configured by capacitors (640b, 641b, 642b, 643b, etc.) included in the b system.
  • 152 is configured.
  • 4 and 5 are diagrams showing the configuration of the column selection decoder 14 according to the first embodiment of the present invention.
  • the column selection decoder 14 has a common circuit configuration for each column.
  • the shift register also has a common circuit configuration for each column.
  • the input terminal (D) of the flip-flop 101 is connected to the output terminal (Q) of the flip-flop 100 and the output terminal (Q) of the flip-flop 102 via the selector 111. It is connected to the.
  • the output terminal (A) of the flip-flop 101 is connected to the signal processing unit 15 via the selection signal line 20.
  • a clock pulse is input to the clock terminal (CK) of the flip-flop 101.
  • the selector 111 inputs the output signal of the flip-flop 100 to the flip-flop 101 when the inversion scanning pulse is at a low level, and inputs the output signal of the flip-flop 102 to the flip-flop 101 when the inversion scanning pulse is at a high level.
  • the shift register has a plurality of unit registers, and a selector 111 is provided between the unit registers.
  • the selector 111 it is possible to switch whether the output signal of each unit register is input to the subsequent unit register (shifted forward) or input to the previous unit register (shifted backward). is there.
  • the shift register can substantially stop the shift operation while receiving the supply of the clock pulse during the noise generation prediction period.
  • the selection signal line 20 that connects the output terminal (A) of the flip-flop 101 and the signal processing unit 15 is divided into a system including the AND circuit 1151 and b system including the AND circuit 1161.
  • the AND circuit 1151 outputs a logical product Aa1 of the output signal A1 of the flip-flop 101 and the b-system mode selection pulse.
  • the output logical product Aa1 is input to the gate of the transistor 651a of the signal processing unit 15.
  • the AND circuit 1161 outputs a logical product Ab1 of the output signal A1 of the flip-flop 101 and the a-system mode selection pulse.
  • the output logical product Ab1 is input to the gate of the switch transistor 651b of the signal processing unit 15.
  • the a system mode selection pulse and the b system mode selection pulse are exclusively enabled (high level). Therefore, when the a-system mode selection pulse is valid, the readout control unit 141 sequentially reads out and outputs pixel signals from the a-system row memory. Conversely, when the b system mode selection pulse is valid, the readout control unit 141 sequentially reads out and outputs pixel signals from the b system row memory.
  • FIG. 6 shows the relationship between the output signal of the output terminal (Q) of the flip-flop and the output signal of the output terminal (A). In the figure, only signals corresponding to the unit registers 100 and 101 in the 0th column and the 1st column are shown.
  • a start pulse HIN pulse
  • CK pulse clock pulse
  • the a system mode selection pulse and the b system mode selection pulse are designed so that when one is at a low level and the other is at a high level, It is possible to cause the b system to execute the pixel signal holding operation while executing the signal readout operation, and conversely to cause the b system to execute the pixel signal reading operation while executing the pixel signal holding operation.
  • FIG. 7 is a diagram showing an operation of the column selection decoder 14 according to the first embodiment of the present invention.
  • the column selection decoder 14 starts a shift operation with a start pulse (HIN pulse) as a trigger.
  • a start pulse HIN pulse
  • the pixel signal is read from the a system row memory, and the pixel signal is held in the b system row memory in units of rows.
  • the pixel signal is held in the a system row memory in units of rows, and the pixel signal is read from the b system row memory.
  • the column selection decoder 14 shifts the shift register in the forward direction when the inverted scanning pulse is at the low level, and shifts the shift register in the backward direction when the inverted scanning pulse is at the high level.
  • the reverse scanning pulse is designed to be high level indicating the reverse direction in the first half of the noise generation prediction period and low level indicating the forward direction in the second half of the noise generation prediction period.
  • the period in which noise is generated due to the fall of the SH pulse and CP pulse is illustrated as the noise generation prediction period.
  • the inversion scanning pulse is designed to be at a high level corresponding to the fall of the SH pulse and CP pulse. By designing the inversion scanning pulse in this way, it is possible to realize the standby for reading out the pixel signals in the column order in the noise generation prediction period.
  • FIG. 8 is a diagram illustrating a configuration of a solid-state imaging device including a timing control unit 52 and a signal replacement unit 55 in addition to FIG.
  • the timing control unit 52 is a timing generator that generates various pulse signals.
  • the signal replacement unit 55 has a function of replacing the potential of the horizontal common signal line immediately before the end of the noise generation prediction period with the potential of the pixel signal output immediately before the start of the noise generation prediction period or the reference potential. The effect of this signal replacement unit 55 will be described below.
  • Fig. 9 shows the analog output waveform when reverse scanning is performed.
  • the pixel readout period is composed of a reset period for resetting the horizontal common signal line and a signal readout period for reading out the signal of the column selected by the column selection decoder, and each analog output is sampled and held by the post-processing circuit, and the difference is determined by the pixel. Recognized as a signal.
  • the signal replacement unit 55 shown in FIG. 8 is provided to replace the level immediately before the signal reading in the fourth column with an appropriate potential.
  • the appropriate potential is desirably the signal level in the third column.
  • FIG. 10 is a circuit diagram showing a configuration example of the signal replacement unit 55 for suppressing vertical line noise and a part of the a-system row memory.
  • a switching transistor Tr2 is provided between the horizontal common signal line and the analog output amplifier, and a switching transistor Tr1 is provided between the reference potential and the analog output amplifier.
  • a transistor Tr3 for resetting the horizontal common signal line and an AND gate for masking a reset pulse supplied to the gate of the transistor Tr3 are provided.
  • the transistors Tr1 and Tr2 are selected complementarily by a transistor selection pulse.
  • FIG. 11 shows a drive example of the configuration of FIG. Since the reset operation of the horizontal common signal line is not performed by the reset mask pulse during the reverse scan, the output of the horizontal common signal line is fixed to the signal level of the third column during the reverse scan period. During this period, the input level of the analog output amplifier is fixed to the reference potential in this configuration example by controlling the transistor selection pulse. In addition to the reference potential, the input level of the analog output amplifier has no problem even in a high impedance state because charges are held in other potentials or the input parasitic capacitance of the analog output amplifier.
  • the input level of the output amplifier becomes almost the signal level of the third column.
  • the level of the horizontal common signal line is slightly different from the signal level in the third column due to the influence of the parasitic capacitance between the analog output amplifier and the transistor Tr2, but for the purpose described in FIG. This slight difference is fine.
  • FIG. 12A is a diagram showing a configuration of a camera (imaging device) according to the first embodiment of the present invention.
  • the camera 50 includes a solid-state imaging device 10, an image processing unit 51, a timing control unit 52, a lens 53, and an optical system.
  • the timing control unit 52 supplies a control signal to each functional unit included in the solid-state imaging device 10 and the image processing unit 51.
  • the pixel signal that has already been read out is read out again during the noise generation prediction period (in reality, the pixel signal is read out by destructive reading, so when it is read out again) And the signal level differs when it is read for the first time.)
  • the image processing unit 51 discards the pixel signal read during the noise generation prediction period from the pixel signals read from the solid-state imaging device 10. Therefore, it is possible to suppress the occurrence of vertical line or vertical band image noise on the imaging screen.
  • FIGS. 12B and 12C are views showing the external appearance of the digital still camera and digital video camera according to the first embodiment of the present invention.
  • FIG. 13 is a diagram showing a standby operation for reading out pixel signals in the column order according to the second embodiment of the present invention.
  • the column selection decoder 14 includes a shift register capable of stopping the shift while receiving the supply of the clock pulse. If the loop scanning pulse is at a low level, the shift register is shifted and the loop scanning is performed. If the pulse is high level, the shift of the shift register is stopped.
  • the inversion scanning pulse is designed to be low level in principle during the horizontal readout period and exceptionally high level during the noise generation prediction period. By designing the loop scanning pulse in this way, it is possible to read the pixel signals in the column order during the horizontal reading period and to wait for the pixel signals to be read in the column order during the noise generation prediction period.
  • noise is mixed in the pixel signal from the 4th pixel period to the 5th pixel period due to the rise of the parallel processing pulse, and 10th to 10th due to the fall of the parallel processing pulse.
  • noise is mixed in the pixel signal over the pixel period.
  • the pixel signals in the third column are continuously read out in the fourth and fifth pixel cycles, thereby waiting for the pixel signals in the fourth and subsequent columns to be read out.
  • the pixel signals in the fourth and subsequent columns are read out in the sixth and subsequent pixel cycles after the noise generation prediction period has elapsed.
  • the pixel signals in the seventh and subsequent columns are read out.
  • the pixel signals in the seventh and subsequent columns are read out in the eleventh and subsequent pixel cycles after the noise generation prediction period has elapsed.
  • FIG. 14 is a diagram showing a configuration of the column selection decoder 14 according to the second embodiment of the present invention.
  • the column selection decoder 14 has a common circuit configuration for each column.
  • the input terminal (D) of the flip-flop 201 is connected to the output terminal (Q) of the flip-flop 200 and the output terminal (Q) of the flip-flop 201 via the selector 211. It is connected to the.
  • the output terminal (A) of the flip-flop 201 is connected to the signal processing unit 15 via the selection signal line 20.
  • a clock pulse is input to the clock terminal (CK) of the flip-flop 201.
  • the selector 211 causes the output signal of the flip-flop 200 to be input to the flip-flop 201 when the loop scanning pulse is low level, and causes the output signal of the flip-flop 201 to be input to the flip-flop 201 when the loop scanning pulse is high level.
  • the shift register has a plurality of unit registers, and a selector 211 is provided between the unit registers.
  • the selector 211 By providing the selector 211, the output signal of each unit register is input to the subsequent unit register (shifted forward) or input to its own unit register (substantially shift stopped). Is possible.
  • the shift register can substantially stop the shift operation while receiving the supply of the clock pulse during the noise generation prediction period.
  • FIG. 15 is a diagram showing an operation of the column selection decoder 14 according to the second embodiment of the present invention.
  • the column selection decoder 14 shifts the shift register when the loop scanning pulse is at a low level, and stops the shift when the loop scanning pulse is at a high level.
  • the loop scanning pulse is designed to be at a high level corresponding to the fall of the SH pulse and CP pulse.
  • the third embodiment is different from the first embodiment in that reading of pixel signals is prohibited during a noise generation prediction period. Since other than this is the same as the first embodiment, the description thereof is omitted.
  • FIG. 16 is a diagram showing a standby operation for reading out pixel signals in the column order according to the third embodiment of the present invention.
  • the column selection decoder 14 reads the pixel signal if the output inhibition pulse is at a low level, and does not read the pixel signal if the output inhibition pulse is at a high level.
  • the output inhibition pulse is designed to be at a low level during the horizontal readout period, and is designed to be exceptionally at a high level during the noise generation prediction period.
  • FIG. 17 is a diagram showing a configuration of the column selection decoder 14 according to the third embodiment of the present invention.
  • the column selection decoder 14 has a common circuit configuration for each column.
  • Focusing on one column is different from the first embodiment in that an inverted signal of the output prohibition pulse is input to the AND circuits 351 and 361. That is, the AND circuit 351 outputs a logical product Aa1 of the output signal A1 of the flip-flop 301, the b system mode selection pulse, and the inverted signal of the output inhibition pulse. The AND circuit 361 outputs a logical product Ab1 of the output signal A1 of the flip-flop 301, the a-system mode selection pulse, and the inverted signal of the output inhibition pulse. Other configurations are the same as those in the first embodiment.
  • FIG. 18 is a diagram illustrating the operation of the column selection decoder 14 according to the third embodiment of the present invention.
  • the column selection decoder 14 shifts the shift register in the forward direction when the inversion scanning pulse is at the low level, and shifts the shift register in the reverse direction when the inversion scanning pulse is at the high level.
  • the column selection decoder 14 does not transmit the selection signal output from the shift register to the signal processing unit when the output inhibition pulse is at a high level. Thereby, it is possible to suppress reading of unnecessary pixel signals that do not form an imaging screen during the noise generation prediction period.
  • the fourth embodiment is different from the second embodiment in that reading of a pixel signal is prohibited during a noise generation prediction period. Since other than this is the same as in the second embodiment, the description thereof is omitted.
  • FIG. 19 is a diagram showing a standby operation for reading out pixel signals in the column order according to the fourth embodiment of the present invention.
  • the column selection decoder 14 reads the pixel signal if the output inhibition pulse is at a low level, and does not read the pixel signal if the output inhibition pulse is at a high level.
  • the output inhibition pulse is designed to be at a low level during the horizontal readout period, and is designed to be exceptionally at a high level during the noise generation prediction period.
  • FIG. 20 is a diagram showing the configuration of the column selection decoder 14 according to the fourth embodiment of the present invention.
  • the column selection decoder 14 has a common circuit configuration for each column.
  • Focusing on one column is different from the second embodiment in that an inverted signal of the output prohibition pulse is input to the AND circuits 451 and 461. That is, the AND circuit 451 outputs a logical product Aa1 of the output signal A1 of the flip-flop 401, the b system mode selection pulse, and the inverted signal of the output inhibition pulse. The AND circuit 461 outputs a logical product Ab1 of the output signal A1 of the flip-flop 401, the a-system mode selection pulse, and the inverted signal of the output inhibition pulse. Other configurations are the same as those in the second embodiment.
  • FIG. 21 is a diagram showing the operation of the column selection decoder 14 according to the fourth embodiment of the present invention.
  • the column selection decoder 14 shifts the shift register when the loop scanning pulse is at a low level, and stops the shift register when the loop scanning pulse is at a high level.
  • the column selection decoder 14 does not transmit the selection signal output from the shift register to the signal processing unit when the output inhibition pulse is at a high level. Thereby, it is possible to suppress reading of unnecessary pixel signals that do not form an imaging screen during the noise generation prediction period.
  • the length of the noise generation prediction period is described as a two-pixel period, but the present invention is not limited to this.
  • the length of the noise generation prediction period is considered to vary depending on various parameters such as the cause of noise generation and the circuit configuration. Accordingly, it is desirable to appropriately set the length of the period during which the inversion scanning pulse and the loop scanning pulse are set to the high level according to the length of the noise generation prediction period (see, for example, FIGS. 22 and 23).
  • the present invention is not limited to this.
  • four transistors may be used as shown in FIG. 24, or one floating diffusion FD may be shared by two photodiodes PD as shown in FIG.
  • line selection (row selection) can be performed by controlling the transistor Tr4 without modulating the power supply VDD, so that the driving of the solid-state imaging device can be simplified.
  • FIG. 25 even when the number of pixel signals increases with the increase in the number of photodiodes PD, deterioration in image quality can be suppressed.
  • the pixel signals are read in the column order while the shift register is driven during the noise generation prediction period, but the present invention is not limited to this.
  • the driving of the shift register may be stopped in the noise generation prediction period and restarted after the noise generation prediction period has elapsed.
  • FIG. 26 when driving the shift register is stopped and restarted, there is a possibility that noise may be generated immediately after restarting due to power supply voltage fluctuation accompanying sudden load fluctuation. If there is such a possibility, it is desirable to wait for pixel signal readout in the column order while the shift register is driven as described in the embodiment.
  • the pixel signals of the pixels belonging to the first row are read out in the horizontal readout period excluding the noise generation prediction period.
  • the holding of the pixel signals of the pixels belonging to the second row is performed in parallel. Therefore, the time required for reading out the pixel signal is reduced as compared with the case where these are not performed in parallel.
  • the pixel signals are not read in the column order during the noise generation prediction period, and even if any pixel signal is read, the read pixel signal is discarded. Accordingly, it is possible to suppress noise from being mixed into the pixel signals forming the imaging screen, and as a result, it is possible to suppress image noise that appears in the form of vertical lines or vertical bands.
  • the readout control means reads out the pixel signals of the pixels belonging to the first row in column order by causing a shift register capable of executing forward shift and reverse shift to perform forward shift.
  • the read waiting means causes the shift register to perform a reverse shift during a half period of the noise occurrence prediction period, and a forward shift to the shift register during the remaining half period of the noise occurrence prediction period. By executing this, it is possible to wait for the pixel signal readout of the pixels belonging to the first row in the noise generation prediction period in the column order.
  • the readout control unit causes the shift register that can stop the shift while receiving the supply of the clock pulse to execute the shift, thereby reading out the pixel signals of the pixels belonging to the first row in the column order.
  • the read standby means waits for reading in the column order of the pixel signals of the pixels belonging to the first row by stopping the shift while receiving the supply of the clock pulse to the shift register during the noise generation prediction period. It is also possible to make it.
  • the effect of suppressing the vertical line due to the stability of the reset potential immediately after the restart of reading can be enhanced.
  • the initial potential at the time of resetting the horizontal common signal line immediately after restarting reading is almost the same as when there is no reading standby.
  • the read control unit causes the selection signal output from the shift register to be transmitted to the first row memory, thereby reading out the pixel signals of the pixels belonging to the first row in the column order
  • the imaging device may further include a read prohibiting unit that prohibits the selection signal output from the shift register from being transmitted to the first row memory during the noise generation prediction period.
  • the present invention is suitable for a solid-state imaging device and a camera.
  • the image sensor an integrated video camera, a digital still camera, a mobile phone with a camera, a surveillance camera, a camera built in a laptop computer, and an information processing device. It is suitable for a camera unit to be connected.

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Abstract

本発明の固体撮像装置は、行列状に配列された複数の画素を含む撮像領域（１１）と、行単位で出力される複数の画素信号を一斉に取り込み保持する動作と、保持している画素信号を順に出力する動作とを交互に行う２つの行メモリ（１５１、１５２）と、水平読出期間に、前記２つの行メモリの一方である第１の行メモリから、複数の画素信号を順に読み出して出力させる読出制御部（１４１）と、水平読出期間に、撮像領域（１１）の１行から出力される複数の画素信号を、２つの行メモリの他方である第２の行メモリに保持させる保持制御部（１５３）と、水平読出期間に含まれる、保持制御部（１５３）の動作に起因してノイズが発生すると予測されるノイズ発生予測期間に、読出制御部（１４１）に第１の行メモリからの画素信号の読み出しを待機させる読出待機部（１４２）とを備える。

Description

固体撮像装置及び撮像装置
　本発明は、デジタルカメラ等に用いられる固体撮像装置に関し、特に、ＭＯＳ型の固体撮像装置において高速に読み出しかつ画像ノイズを抑制する技術に関する。
　一般にＭＯＳ型の固体撮像装置は、水平ブランキング期間に行単位で並列に画素信号を行メモリに保持させ、引き続く水平読出期間（以下、水平読出期間と呼ぶ。）に行メモリから画素信号を順次読み出し、外部に出力する。１フレーム分の画素信号を読み出すには、フレームを構成する行数だけ上記動作を繰り返す必要がある。
　現在、ＭＯＳ型の固体撮像装置の応用範囲は拡大傾向にあり、通常のビデオカメラに比べてはるかに高いフレームレートで撮影する超高速度カメラへの応用も期待されている。フレームレートを高めるには、画素信号の読み出しに要する時間を短縮化する必要がある。そこで、特許文献１は、第１及び第２の行メモリを備え、水平読出期間に第１の行メモリから第１の行の画素信号を読み出させつつ、第２の行メモリに第２の行の画素信号を保持させる固体撮像装置を提案している。このようにすれば、第１の行メモリにおける第１の行の画素信号の読み出しが完了したときに即座に第２の行メモリにおける第２の行の画素信号の読み出しを開始することができ、水平ブランキング期間に相当する時間分だけ画素信号の読み出しに要する時間を短縮することができる。
特開２００６－９３８１６号公報（図１）
　しかしながら、上記従来の固体撮像装置では、一方の行メモリから画素信号を順に読み出す水平読出期間中に、撮像領域中のある行の複数の画素信号を他方の行メモリに保持させる動作を行うため、画素信号の保持動作に起因するノイズが第１の行の画素信号に混入する場合がある。このようなノイズは、水平読出期間毎に特定のタイミングで発生するため、撮像画面では縦線状あるいは縦帯状の画像ノイズとして顕著に現れてしまう。
　図２７（ａ）は、この画像ノイズの説明図である。同図では、（Ｎ－１）行、Ｎ行、（Ｎ＋１）行の各行の画素信号について、撮像領域から行メモリに保持する処理（並列処理期間）と、行メモリから順次出力する処理（水平読出期間）とを図示している。並列処理パルスは、撮像領域から１行分の画素信号を行メモリに保持させるタイミングを示す。並列処理期間内に２つの並列処理パルスがあるのは、リセットレベルと画素信号レベルの２つに対応する。この並列処理パルスのタイミングで、撮像領域から行メモリの一方に１行分の全画素信号が一斉に転送されるため、接地電位や電源電位が変動することにより周期ノイズが発生する。
　また、図１に示した各画素が３つのトランジスタで構成される固体撮像装置においては、１行分の画素信号を行メモリに保持させた後、ＦＤと列信号線を電気的に切り離すために、ＦＤに低い電位を設定する処理が必要である。このタイミングにおいても周期ノイズが発生する。
　このような周期ノイズの影響を受けて、並列処理パルスのタイミングで行メモリの他方から読み出されている画素信号が変動することになる。その結果、図２７（ｂ）に示すように、画素信号の変動は、画像中の縦線または縦帯となる画像ノイズとして現れる。
　そこで本発明は、上記課題に鑑み、２つの行メモリを備え、撮像画面に画像ノイズが現れることを抑制する固体撮像装置及び撮像装置を提供することを目的とする。
　上記課題を解決するために本発明の固体撮像装置は、行列状に配列された複数の画素を含む撮像領域と、前記撮像領域から行単位で出力される複数の画素信号を一斉に取り込み保持する動作と、保持している画素信号を順に出力する動作とを交互に行う２つの行メモリと、水平読出期間に、前記２つの行メモリの一方である第１の行メモリから、複数の画素信号を順に読み出して出力させる読出制御手段と、前記水平読出期間に、前記撮像領域の１行から出力される複数の画素信号を、前記２つの行メモリの他方である第２の行メモリに保持させる保持制御手段と、前記水平読出期間に含まれる、前記保持制御手段の動作に起因してノイズが発生すると予測されるノイズ発生予測期間に、前記読出制御手段に前記第１の行メモリからの画素信号の読み出しを待機させる読出待機手段とを備える。
　この構成によれば、ノイズ発生予測期間では前記読出制御手段による画素信号の読み出しを待機させるので、接地電位や電源電位が変動することによる画素ノイズを回避して、画像ノイズを抑制することができる。
　ここで、前記読出制御手段は、前記第１の行メモリから読み出された画素信号を水平共通信号線に出力させ、前記固体撮像装置は、さらに、前記ノイズ発生予測期間の終了直前の前記水平共通信号線の電位を、前記ノイズ発生予測期間の開始直前に出力された画素信号の電位に置き換える置き換え手段を備えていてもよい。
　この構成によれば、水平共通信号線の電位の置き換えにより、ノイズ発生予想期間直後の画素信号の読み出しにおいて、水平共通信号線の挙動を、待機なしで画素信号を読み出した場合と同じにすることができる。これにより、ノイズ発生予想期間における水平共通信号線の微小なレベル変動による影響を抑制するので、縦線ノイズを防止することができる。
　ここで、前記読出制御手段は、クロックパルスの供給を受けたままシフト動作を実質的に停止可能であり、前記第１のメモリ中の画素信号の読み出し位置を示す列選択信号を前記第１の行メモリに出力するシフトレジスタを有し、前記読出待機手段は、前記ノイズ発生予測期間において前記シフトレジスタにクロックパルスの供給を受けたままシフト動作を実質的に停止させることにより、前記ノイズ発生予測期間における画素信号の読み出しを待機させるようにしてもよい。
　この構成によれば、クロックパルスの供給を受けたままシフト動作を実質的に停止する。したがって、この構成は、クロックパルスの供給を停止および再開する場合と比較して、クロックパルスの供給を再開するときに急激な負荷変動に伴う電源電圧の変動を回避し、再開直後のノイズ発生を回避することができる。
　ここで、前記読出制御手段は、順方向のシフト及び逆方向のシフトを切り換え可能であり、前記第１のメモリ中の画素信号の読み出し位置を示す列選択信号を前記第１の行メモリに出力するシフトレジスタを有し、前記読出待機手段は、前記ノイズ発生予測期間の前半の期間に前記シフトレジスタに逆方向のシフトを実行させ、前記ノイズ発生予測期間の後半の期間に前記シフトレジスタに順方向のシフトを実行させることにより、前記ノイズ発生予測期間における画素信号の読み出しを待機させるようにしてもよい。
　この構成によれば、シフト方向を切り換え可能なシフトレジスタを用いることにより、ノイズ発生予測期間においてクロックパルスの供給を受けたままシフト動作を実質的に停止することを容易に実現できる。
　ここで、前記読出制御手段は、複数段の単位レジスタを有するシフトレジスタを有し、前記シフトレジスタは、各単位レジスタの出力信号を、後段の単位レジスタに入力するか自身の単位レジスタに入力するか切り替え可能であり、前記読出待機手段は、前記ノイズ発生予測期間において各単位レジスタの出力信号を自身の単位レジスタに入力させるようにしてもよい。
　この構成によれば、ノイズ発生予測期間において各単位レジスタの出力信号を自身の単位レジスタに入力させることによって、ノイズ発生予測期間においてクロックパルスの供給を受けたままシフト動作を実質的に停止することを容易に実現できる。
　ここで、前記固体撮像装置は、さらに、前記ノイズ発生予測期間に、前記シフトレジスタから出力された列選択信号を前記第１の行メモリに伝達させることを禁止する読出禁止手段を備えていてもよい。
　この構成によれば、ノイズ発生予測期間において列選択信号を前記第１の行メモリに伝達させることを禁止するので、画像を構成しない不要な信号を画素信号として読み出されることを抑制することができる。さらに、ノイズ発生予測期間における消費電力を低減させることができる。
　また、本発明の撮像装置は、上記固体撮像装置と同様の構成を有する。
　本発明によれば、撮像画面を形成する画素信号にノイズが混入することが抑制され、その結果、縦線状あるいは縦帯状に現れる画像ノイズを抑制することができる。
図１は、本発明の第１の実施形態に係る固体撮像装置の概略構成を示す図である。 図２は、本発明の第１の実施形態に係る画素信号の列順の読み出しの待機動作を示す図である。 図３は、本発明の第１の実施形態に係る信号処理部の構成を示す図である。 図４は、本発明の第１の実施形態に係る列選択デコーダの構成を示す図である。 図５は、本発明の第１の実施形態に係る列選択デコーダの構成を示す図である。 図６は、フリップフロップの出力端子（Ｑ）の出力信号と出力端子（Ａ）の出力信号との関係を示す図である。 図７は、本発明の第１の実施形態に係る列選択デコーダの動作を示す図である。 図８は、本発明の第１の実施形態に係る信号置き換え部を備える固体撮像装置の構成を示す図である。 図９は、本発明の第１の実施形態に係る反転走査時のアナログ波形を示す図である。 図１０は、本発明の第１の実施形態に係る信号置き換え部の回路構成例を示す図である。 図１１は、本発明の第１の実施形態に係る回路構成例の駆動を示す図である。 図１２Ａは、本発明の第１の実施形態に係るカメラの構成を示す図である。 図１２Ｂは、本発明の第１の実施形態に係るデジタルスチルカメラの外観を示す図である。 図１２Ｃは、本発明の第１の実施形態に係るデジタルビデオカメラの外観を示す図である。 図１３は、本発明の第２の実施形態に係る画素信号の列順の読み出しの待機動作を示す図である。 図１４は、本発明の第２の実施形態に係る列選択デコーダの構成を示す図である。 図１５は、本発明の第２の実施形態に係る列選択デコーダの動作を示す図である。 図１６は、本発明の第３の実施形態に係る画素信号の列順の読み出しの待機動作を示す図である。 図１７は、本発明の第３の実施形態に係る列選択デコーダの構成を示す図である。 図１８は、本発明の第３の実施形態に係る列選択デコーダの動作を示す図である。 図１９は、本発明の第３の実施形態に係る画素信号の列順の読み出しの待機動作を示す図である。 図２０は、本発明の第３の実施形態に係る列選択デコーダの構成を示す図である。 図２１は、本発明の第４の実施形態に係る列選択デコーダの動作を示す図である。 図２２は、第１の実施形態から反転走査パルスをハイレベルにする期間の長さを変更したときの列選択デコーダの動作を示す図である。 図２３は、第２の実施形態からループ走査パルスをハイレベルにする期間の長さを変更したときの列選択デコーダの動作を示す図である。 図２４は、画素構成の変形例を示す図である。 図２５は、画素構成の変形例を示す図である。 図２６は、画素信号の列順の読み出しの待機動作の変形例を示す図である。 図２７は、画像ノイズ及びその発生原因を説明する図である。
　本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る固体撮像装置の概略構成を示す図である。
　図１より、固体撮像装置１０は、撮像領域１１、負荷回路１２、行選択デコーダ１３、列選択デコーダ１４、信号処理部１５及び出力部１６を備える。
　撮像領域１１は、マトリクス状に配列された複数の画素を含む。各画素は、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３を備える。トランジスタＴｒ１のゲートは行信号線１７ａに接続されており、トランジスタＴｒ２のゲートは行信号線１７ｂに接続されている。
　第１の実施形態では、主に列選択デコーダ１４と信号処理部１５との構成及び固体撮像装置１０の駆動方法に特徴を有する。
　列選択デコーダ１４は、読出制御部１４１と読出待機部１４２を有する。信号処理部１５は、２つの行メモリ１５１、１５２と、保持制御部１５３とを有する。
　行メモリ１５１、１５２は、それぞれ、撮像領域１１から行単位で出力される複数の画素信号を一斉に取り込み保持する動作と、保持している画素信号を順に出力する動作とを交互に行う。２つの行メモリの一方が保持動作をしている間、他方は出力する動作を行う。
　読出制御部１４１は、水平読出期間に、２つの行メモリ１５１、１５２の一方である第１の行メモリから、複数の画素信号を順に読み出して出力させる。
　保持制御部１５３は、水平読出期間に、撮像領域１１の１行から出力される複数の画素信号を、２つの行メモリ１５１、１５２の他方である第２の行メモリに保持させる。
　読出待機部１４２は、水平読出期間に含まれる、保持制御部１５３の動作に起因してノイズが発生すると予測されるノイズ発生予測期間に、読出制御部１４１に第１の行メモリからの画素信号の読み出しを待機させる。ここで、ノイズ発生予測期間は、保持制御部１５３の動作により、電源配線、接地配線の電位変動が生じ易い期間である。例えば、複数の画素信号を一斉に取り込み保持する動作では、画素列に接続された列信号線１８の全てから画素信号が出力されるので電源配線、接地配線の電位変動が生じ易い。
　図２は、本発明の第１の実施形態に係る画素信号の列順の読み出しの待機動作を示す図である。なお、実施形態中の「列順に」とは、各列に列番号が付されているとすれば「列番号の順番に」を意味するものとする。
　図２の出力信号に表記された番号は列選択デコーダ１４により選択された列番号を表している。第１の実施形態では、列選択デコーダ１４は、順方向及び逆方向にシフト可能なシフトレジスタを含み、反転走査パルスがローレベルであればシフトレジスタを順方向にシフトさせ、反転走査パルスがハイレベルであればシフトレジスタを逆方向にシフトさせる。反転走査パルスは、原則、水平読出期間にローレベルになるように設計され、並列処理パルスに起因するノイズの発生が予測されているノイズ発生予測期間の前半期間には例外的にハイレベルになり、ノイズ発生予測期間の後半期間にローレベルになるように設計されている。
　このように反転走査パルスを設計することにより、水平読出期間に画素信号の列順の読み出しを実施し、ノイズ発生予測期間に画素信号の列順の読み出しを待機させることができる。
　並列処理パルスとは、ある行の画素の画素信号を信号処理部１５に並列に保持させるために当該行の画素及び信号処理部１５に供給されるパルスをいう。具体的には、画素に供給される電子シャッタパルス、リセットパルス、読み出しパルスや、信号処理部１５に供給されるサンプルホールド（ＳＨ）パルス、クランプ（ＣＰ）パルス等をいう。
　図２では、並列処理パルスの立上りに起因して４番目の画素周期から５番目の画素周期にかけてノイズが発生し、並列処理パルスの立下りに起因して９番目の画素周期から１０番目の画素周期にかけてノイズが発生する例を示している。画素周期とは水平読出期間に１画素の画素信号を読み出すのに要する期間をいう。図２の例では、４番目及び５番目の画素周期にそれぞれ２列目及び３列目の画素信号を再度読み出すことにより、４列目以降の画素信号の読み出しを待機させている。４列目以降の画素信号はノイズ発生予測期間経過後である６番目以降の画素周期に読み出される。同様に、９番目及び１０番目の画素周期にそれぞれ５列目及び６列目の画素信号を再度読み出すことにより、７列目以降の画素信号の読み出しを待機させている。７列目以降の画素信号はノイズ発生予測期間経過後である１１番目以降の画素周期に読み出される。
　このように、画素信号の列順の読み出しは、水平読出期間のうちノイズ発生予測期間以外の期間に実施される。したがって撮像画面に画像ノイズが現れることを抑制することができる。
　図３は、本発明の第１の実施形態に係る信号処理部１５の構成を示す図である。
　信号処理部１５は、列毎に共通の回路構成を有している。ひとつの列（例えば、第１列：画素５０１、５１１の列）に着目すると、ある行の画素の画素信号の読み出し動作と別の行の画素の画素信号の保持動作とを並行して実行できるように、列信号線１８は、ａ系統（トランジスタ６３１ａ、キャパシタ６４１ａ及びトランジスタ６５１ａを含む）とｂ系統（トランジスタ６３１ｂ、キャパシタ６４１ｂ及びスイッチトランジスタ６５１ｂを含む）とに分かれる。キャパシタ６４１ａ及び６４１ｂは画素信号を保持するメモリセルとして機能する。メモリセルに保持された画素信号の電位は、列選択スイッチ（スイッチトランジスタ６５１ａ、６５１ｂ）を介して、列信号線１８１を経て水平共通信号線１９に接続されている。
　ａ系統及びｂ系統に含まれる各キャパシタは、画素信号を保持するメモリセルとして機能する。またａ系統に含まれるキャパシタ（６４０ａ、６４１ａ、６４２ａ、６４３ａ等）により、ひとつの行メモリ１５１が構成され、ｂ系統に含まれるキャパシタ（６４０ｂ、６４１ｂ、６４２ｂ、６４３ｂ等）により、別の行メモリ１５２が構成される。
　キャパシタ６００、６０１・・・、トランジスタ６１０、６１１・・・、トランジスタ６２０、６２１・・・、トランジスタ６３０ａ、６３１ａ・・・、トランジスタ６３０ｂ、６３１ｂ・・・は、保持制御部１５３を構成する。
　図４及び図５は、本発明の第１の実施形態に係る列選択デコーダ１４の構成を示す図である。
　列選択デコーダ１４は、列毎に共通の回路構成を有している。また、シフトレジスタも列毎に共通の回路構成を有している。
　ひとつの列（例えば、第１列）に着目すると、フリップフロップ１０１の入力端子（Ｄ）は、セレクタ１１１を介して、フリップフロップ１００の出力端子（Ｑ）及びフリップフロップ１０２の出力端子（Ｑ）に接続されている。フリップフロップ１０１の出力端子（Ａ）は、選択信号線２０を介して信号処理部１５に接続されている。フリップフロップ１０１のクロック端子（ＣＫ）にはクロックパルスが入力される。セレクタ１１１は、反転走査パルスがローレベルのときにフリップフロップ１００の出力信号をフリップフロップ１０１に入力させ、反転走査パルスがハイレベルのときにフリップフロップ１０２の出力信号をフリップフロップ１０１に入力させる。このような構成により、順方向及び逆方向にシフト動作を切り換え可能なシフトレジスタが実現されている。言い換えれば、シフトレジスタは、複数段の単位レジスタを有し、各単位レジスタ間にはセレクタ１１１が設けられている。セレクタ１１１を備えることにより、各単位レジスタの出力信号を、後段の単位レジスタに入力するか（順方向にシフトするか）前段の単位レジスタに入力するか（逆方向にシフトするか）切り替え可能である。このように、シフトレジスタは、ノイズ発生予測期間においてクロックパルスの供給を受けたままシフト動作を実質的に停止可能である。
　また、フリップフロップ１０１の出力端子（Ａ）と信号処理部１５とを接続する選択信号線２０は、ＡＮＤ回路１１５１を含むａ系統とＡＮＤ回路１１６１を含むｂ系統とに分かれている。ＡＮＤ回路１１５１は、フリップフロップ１０１の出力信号Ａ１とｂ系統モード選択パルスとの論理積Ａａ１を出力する。出力された論理積Ａａ１は、信号処理部１５のトランジスタ６５１ａのゲートに入力される。またＡＮＤ回路１１６１は、フリップフロップ１０１の出力信号Ａ１とａ系統モード選択パルスとの論理積Ａｂ１を出力する。出力された論理積Ａｂ１は、信号処理部１５のスイッチトランジスタ６５１ｂのゲートに入力される。ａ系統モード選択パルスとｂ系統モード選択パルスは排他的に有効（ハイレベル）になる。したがって、ａ系統モード選択パルスが有効なとき、読出制御部１４１は、ａ系統の行メモリから画素信号を順に読み出して出力させることになる。逆に、ｂ系統モード選択パルスが有効なとき、読出制御部１４１は、ｂ系統の行メモリから画素信号を順に読み出して出力させることになる。
　図６にフリップフロップの出力端子（Ｑ）の出力信号と出力端子（Ａ）の出力信号との関係を示す。同図では、第０列と第１列の単位レジスタ１００、１０１に対応する信号のみを示す。単位レジスタ１００の入力端子Ｄにスタートパルス（ＨＩＮパルス）が入力されると、クロックパルス（ＣＫパルス）に同期して、シフト動作を行う。
　図３乃至図６に示す構成によれば、ａ系統モード選択パルスとｂ系統モード選択パルスとを、一方がローレベルのときに他方がハイレベルになるように設計することにより、ａ系統に画素信号の読み出し動作を実行させつつｂ系統に画素信号の保持動作を実行させ、逆に、ａ系統に画素信号の保持動作を実行させつつｂ系統に画素信号の読み出し動作を実行させることができる。
　図７は、本発明の第１の実施形態に係る列選択デコーダ１４の動作を示す図である。
　列選択デコーダ１４は、スタートパルス（ＨＩＮパルス）をトリガとしてシフト動作を開始する。ａ系統モード選択パルスがローレベルでありｂ系統モード選択パルスがハイレベルのとき、ａ系統の行メモリから画素信号が読み出され、ｂ系統の行メモリに画素信号が行単位で保持される。また、ａ系統モード選択パルスがハイレベルでありｂ系統モード選択パルスがローレベルのとき、ａ系統の行メモリに画素信号が行単位で保持され、ｂ系統の行メモリから画素信号が読み出される。
　また、図７に示すように列選択デコーダ１４は、反転走査パルスがローレベルのときにシフトレジスタを順方向にシフトさせ、反転走査パルスがハイレベルのときにシフトレジスタを逆方向にシフトさせる。反転走査パルスは、ノイズ発生予測期間の前半において逆方向を示すハイレベルになり、ノイズ発生予測期間の後半において順方向を示すローレベルになるように設計されている。
　ここでは、ＳＨパルス及びＣＰパルスの立下りに起因してノイズが発生する期間をノイズ発生予測期間として例示している。反転走査パルスは、ＳＨパルス及びＣＰパルスの立下りに対応してハイレベルになるように設計されている。このように反転走査パルスを設計することにより、ノイズ発生予測期間における画素信号の列順の読み出しの待機を実現することができる。
　図８は、図１に対してさらに、タイミング制御部５２と信号置き換え部５５とを備える固体撮像装置の構成を示す図である。
　タイミング制御部５２は、各種パルス信号を生成するタイミングジェネレータである。
　信号置き換え部５５は、ノイズ発生予測期間の終了直前の水平共通信号線の電位を、ノイズ発生予測期間の開始直前に出力された画素信号の電位、または基準電位に置き換える機能を有する。この信号置き換え部５５の効果を以下に説明する。
　図９に反転走査を実施した場合のアナログ出力波形を示す。画素読み出し期間は、水平共通信号線をリセットするリセット期間と、列選択デコーダで選択された列の信号を読み出す信号読み出し期間から成り、それぞれのアナログ出力が後段処理回路でサンプルホールドされ、差分が画素信号として認識される。
　図９において、反転走査パルスがハイレベル期間、および次の画素読出期間においては、ラインメモリに保持された信号の破壊読み出し動作後再度読み出し動作を行うため、信号レベルが減少する。従って、４列目のリセット直前の水平共通信号線のレベルは、最初に３列目を読み出した際の水平共通信号線のレベルと異なる。従って、４列目の読み出し動作前の水平共通信号線のレベルが反転走査有無で異なるが、この差がリセットのサンプリングレベルに微小な影響を与えるため、反転走査有無で４列目の差分画素信号に微小な差異が生じ、結果として４列目に縦線ノイズが発生する。この抑制のため、図８に示す信号置き換え部５５を設け、４列目の信号読み出し直前のレベルを適切な電位に置き換える。この適切な電位は、３列目の信号レベルであることが望ましい。
　図１０は、縦線ノイズを抑圧するための信号置き換え部５５の構成例と、ａ系統の行メモリの一部とを示す回路図である。ここで、信号置き換え部５５の機能の説明と行メモリが２系統あることは無関係なので、１系統の構成で説明する。本構成では、水平共通信号線とアナログ出力アンプの間にスイッチ用のトランジスタＴｒ２を設け、また基準電位とアナログ出力アンプの間にスイッチ用のトランジスタＴｒ１を設けている。また、水平共通信号線をリセットするトランジスタＴｒ３と、トランジスタＴｒ３のゲートに供給されるリセットパルスをマスクするＡＮＤゲートとを設けている。トランジスタＴｒ１とトランジスタＴｒ２とは、トランジスタ選択パルスにより相補的に選択される。
　図１０の構成の駆動例を図１１に示す。反転走査時にリセットマスクパルスにより水平共通信号線のリセット動作が行われないため、反転走査期間は水平共通信号線の出力は、３列目の信号レベルに固定される。また、この期間アナログ出力アンプの入力レベルは、トランジスタ選択パルスの制御により、本構成例では基準電位に固定される。このアナログ出力アンプの入力レベルは、基準電位以外にも、他電位や、アナログ出力アンプの入力寄生容量に電荷が保持されるのでハイインピーダンス状態でも問題無い。
　反転走査直後の４列目の読み出し前に、トランジスタ選択パルスをハイにすることにより、出力アンプの入力レベルはほぼ３列目の信号レベルになる。ここで、アナログ出力アンプとトランジスタＴｒ２との間の寄生容量の影響で、水平共通信号線のレベルは厳密には３列目の信号レベルとわずかに異なるが、図９で説明した目的からして、このわずかな差は問題無い。
　図１２Ａは、本発明の第１の実施形態に係るカメラ（撮像装置）の構成を示す図である。
　カメラ５０は、固体撮像装置１０、画像処理部５１、タイミング制御部５２、レンズ５３及び光学系を備える。タイミング制御部５２は固体撮像装置１０及び画像処理部５１に含まれている各々の機能部に制御信号を供給する。本実施の形態では図２に示すように、ノイズ発生予測期間には既に読み出された画素信号が再度読み出される（現実には、画素信号は破壊読み出しにより読み出されるので、再度読み出されたときと最初に読み出されたときとで信号レベルが異なる。）。画像処理部５１は、固体撮像装置１０から読み出された画素信号のうち、ノイズ発生予測期間に読み出された画素信号を破棄する。したがって、撮像画面に縦線状あるいは縦帯状の画像ノイズが生じることを抑制することができる。
　図１２Ｂ、図１２Ｃは、本発明の第１の実施形態に係るデジタルスチルカメラ、デジタルビデオカメラの外観を示す図である。
　（第２の実施形態）
　第２の実施形態は、画素信号の列順の読み出しを第１の実施形態とは異なる方式で待機させる。これ以外については第１の実施形態と同様なので、説明を省略する。
　図１３は、本発明の第２の実施形態に係る画素信号の列順の読み出しの待機動作を示す図である。
　第２の実施形態では、列選択デコーダ１４は、クロックパルスの供給を受けたままシフトを停止することができるシフトレジスタを含み、ループ走査パルスがローレベルであればシフトレジスタをシフトさせ、ループ走査パルスがハイレベルであればシフトレジスタのシフトを停止させる。反転走査パルスは、原則、水平読出期間にローレベルになるように設計され、ノイズ発生予測期間に例外的にハイレベルになるように設計されている。このようにループ走査パルスを設計することにより、水平読出期間に画素信号の列順の読み出しを実施し、ノイズ発生予測期間に画素信号の列順の読み出しを待機させることができる。
　図１３では、並列処理パルスの立上りに起因して４番目の画素周期から５番目の画素周期にかけて画素信号にノイズが混入し、並列処理パルスの立下りに起因して９番目の画素周期から１０番目の画素周期にかけて画素信号にノイズが混入する例を示している。図１３の例では、４番目及び５番目の画素周期に３列目の画素信号を読み出し続けることにより、４列目以降の画素信号の読み出しを待機させている。４列目以降の画素信号はノイズ発生予測期間経過後である６番目以降の画素周期に読み出される。同様に、９番目及び１０番目の画素周期に６列目の画素信号を読み出し続けることにより、７列目以降の画素信号の読み出しを待機させている。７列目以降の画素信号はノイズ発生予測期間経過後である１１番目以降の画素周期に読み出される。
　このように、画素信号の列順の読み出しは、水平読出期間のうちノイズ発生予測期間以外の期間に実施される。したがって撮像画面に画像ノイズが現れることを抑制することができる。
　図１４は、本発明の第２の実施形態に係る列選択デコーダ１４の構成を示す図である。
　列選択デコーダ１４は、列毎に共通の回路構成を有している。
　ひとつの列（例えば、第１列）に着目すると、フリップフロップ２０１の入力端子（Ｄ）は、セレクタ２１１を介して、フリップフロップ２００の出力端子（Ｑ）及びフリップフロップ２０１の出力端子（Ｑ）に接続されている。フリップフロップ２０１の出力端子（Ａ）は、選択信号線２０を介して信号処理部１５に接続されている。フリップフロップ２０１のクロック端子（ＣＫ）にはクロックパルスが入力される。セレクタ２１１は、ループ走査パルスがローレベルのときにフリップフロップ２００の出力信号をフリップフロップ２０１に入力させ、ループ走査パルスがハイレベルのときにフリップフロップ２０１の出力信号をフリップフロップ２０１に入力させる。このような構成により、クロックパルスの供給を受けたままシフトを停止することができるシフトレジスタが実現されている。言い換えれば、シフトレジスタは、複数段の単位レジスタを有し、各単位レジスタ間にはセレクタ２１１が設けられている。セレクタ２１１を設けることにより、各単位レジスタの出力信号を、後段の単位レジスタに入力するか（順方向にシフトするか）自身の単位レジスタに入力するか（実質的にシフトを停止するか）切り替え可能である。このように、シフトレジスタは、ノイズ発生予測期間においてクロックパルスの供給を受けたままシフト動作を実質的に停止可能である。
　図１５は、本発明の第２の実施形態に係る列選択デコーダ１４の動作を示す図である。
　図１５に示すように列選択デコーダ１４は、ループ走査パルスがローレベルのときにシフトレジスタをシフトさせ、ループ走査パルスがハイレベルのときにシフトを停止させる。
　ここでは、ＳＨパルス及びＣＰパルスの立下りに起因してノイズが発生する場合を例示している。ループ走査パルスは、ＳＨパルス及びＣＰパルスの立下りに対応してハイレベルになるように設計されている。このようにループ走査パルスを設計することにより、画素信号の列順の読み出しの待機を実現することができる。
　（第３の実施形態）
　第３の実施形態は、ノイズ発生予測期間に画素信号の読み出しを禁止することが第１の実施形態と異なる。これ以外については第１の実施形態と同様なので、説明を省略する。
　図１６は、本発明の第３の実施形態に係る画素信号の列順の読み出しの待機動作を示す図である。
　第３の実施形態では、列選択デコーダ１４は、出力禁止パルスがローレベルであれば画素信号を読み出し、出力禁止パルスがハイレベルであれば画素信号を読み出さない。出力禁止パルスは、原則、水平読出期間にローレベルになるように設計され、ノイズ発生予測期間に例外的にハイレベルになるように設計されている。このように出力禁止パルスを設計することにより、ノイズ発生予測期間に画素信号の列順の読み出しを待機させるとともに撮像画面を形成しない不要な画素信号が読み出されることを抑制することができる。このようにノイズ発生予測期間に不要な画素信号が読み出されないようにすることで、画素信号を読み出すための回路及び画像処理システムの消費電力を低減させることができる。
　図１７は、本発明の第３の実施形態に係る列選択デコーダ１４の構成を示す図である。
　列選択デコーダ１４は、列毎に共通の回路構成を有している。
　ひとつの列（例えば、第１列）に着目すれば、ＡＮＤ回路３５１及び３６１に出力禁止パルスの反転信号が入力される点が第１の実施形態と異なる。すなわちＡＮＤ回路３５１は、フリップフロップ３０１の出力信号Ａ１とｂ系統モード選択パルスと出力禁止パルスの反転信号との論理積Ａａ１を出力する。ＡＮＤ回路３６１は、フリップフロップ３０１の出力信号Ａ１とａ系統モード選択パルスと出力禁止パルスの反転信号との論理積Ａｂ１を出力する。これ以外の構成については第１の実施形態と同様である。
　図１８は、本発明の第３の実施形態に係る列選択デコーダ１４の動作を示す図である。
　図１８に示すように、列選択デコーダ１４は、反転走査パルスがローレベルのときにシフトレジスタを順方向にシフトさせ、反転走査パルスがハイレベルのときにシフトレジスタを逆方向にシフトさせる。また列選択デコーダ１４は、出力禁止パルスがハイレベルのときにはシフトレジスタから出力された選択信号を信号処理部に伝達しない。これにより、ノイズ発生予測期間に撮像画面を形成しない不要な画素信号が読み出されることを抑制することができる。
　（第４の実施形態）
　第４の実施形態は、ノイズ発生予測期間に画素信号の読み出しを禁止することが第２の実施形態と異なる。これ以外については第２の実施形態と同様なので、説明を省略する。
　図１９は、本発明の第４の実施形態に係る画素信号の列順の読み出しの待機動作を示す図である。
　第４の実施形態では、列選択デコーダ１４は、出力禁止パルスがローレベルであれば画素信号を読み出し、出力禁止パルスがハイレベルであれば画素信号を読み出さない。出力禁止パルスは、原則、水平読出期間にローレベルになるように設計され、ノイズ発生予測期間に例外的にハイレベルになるように設計されている。このように出力禁止パルスを設計することにより、ノイズ発生予測期間に画素信号の列順の読み出しを待機させるとともに撮像画面を形成しない不要な画素信号が読み出されることを抑制することができる。このようにノイズ発生予測期間に不要な画素信号が読み出されないようにすることで、画素信号を読み出すための回路及び画像処理システムの消費電力を低減させることができる。
　図２０は、本発明の第４の実施形態に係る列選択デコーダ１４の構成を示す図である。
　列選択デコーダ１４は、列毎に共通の回路構成を有している。
　ひとつの列（例えば、第１列）に着目すれば、ＡＮＤ回路４５１及び４６１に出力禁止パルスの反転信号が入力される点が第２の実施形態と異なる。すなわちＡＮＤ回路４５１は、フリップフロップ４０１の出力信号Ａ１とｂ系統モード選択パルスと出力禁止パルスの反転信号との論理積Ａａ１を出力する。ＡＮＤ回路４６１は、フリップフロップ４０１の出力信号Ａ１とａ系統モード選択パルスと出力禁止パルスの反転信号との論理積Ａｂ１を出力する。これ以外の構成については第２の実施形態と同様である。
　図２１は、本発明の第４の実施形態に係る列選択デコーダ１４の動作を示す図である。
　図２１に示すように、列選択デコーダ１４は、ループ走査パルスがローレベルのときにシフトレジスタをシフトさせ、ループ走査パルスがハイレベルのときにシフトレジスタにシフトを停止させる。また列選択デコーダ１４は、出力禁止パルスがハイレベルのときにはシフトレジスタから出力された選択信号を信号処理部に伝達しない。これにより、ノイズ発生予測期間に撮像画面を形成しない不要な画素信号が読み出されることを抑制することができる。
　以上、本発明に係る固体撮像装置及びカメラについて、実施の形態に基づいて説明したが、本発明はこれらの実施の形態に限られない。例えば、以下のような変形例が考えられる。
　（１）実施の形態では、ノイズ発生予測期間の長さを２画素周期として説明しているが、本発明はこれに限られない。ノイズ発生予測期間の長さは、ノイズ発生の原因や回路構成など、種々のパラメータにより異なるものと考えられる。したがって、ノイズ発生予測期間の長さに応じて反転走査パルスやループ走査パルスをハイレベルにする期間の長さを適宜設定することが望ましい（例えば、図２２及び図２３参照）。
　（２）実施の形態では、画素の構成を具体的に示しているが、本発明はこれに限られない。例えば、図２４に示すように４つのトランジスタで構成することとしてもよいし、図２５に示すように１つのフローティングディフュージョンＦＤを２つのフォトダイオードＰＤで共用するように構成することとしてもよい。図２４の構成であれば、電源ＶＤＤを変調することもなく、トランジスタＴｒ４を制御することでラインセレクト（行選択）をすることができるので、固体撮像装置の駆動を単純化することができる。また図２５の構成であれば、フォトダイオードＰＤの数量の増加に伴い画素信号の数量が増加したとしても、画質の劣化を抑制することができる。
　（３）実施の形態では、ノイズ発生予測期間にシフトレジスタを駆動させたまま画素信号の列順の読み出しを待機させているが、本発明はこれに限られない。例えば、シフトレジスタの駆動をノイズ発生予測期間に停止させノイズ発生予測期間経過後に再開させてもよい。しかしながら、図２６に示すように、シフトレジスタの駆動を停止して再開する場合、急激な負荷変動に伴う電源電圧変動により、かえって再開直後にノイズを発生させてしまうおそれがある。このようなおそれがある場合には、実施の形態に示したようにシフトレジスタを駆動させたまま画素信号の列順の読み出しを待機させるのが望ましい。
　以上のように、本発明は、第１～第４の実施形態に示したように、水平読出期間のうちノイズ発生予測期間を除く期間に、第１の行に属する画素の画素信号の読み出しと、第２の行に属する画素の画素信号の保持とが並行して実施される。したがって、これらを並行して実施しない場合に比べて、画素信号の読み出しに要する時間が短縮される。またノイズ発生予測期間には画素信号の列順の読み出しは行われず、何らかの画素信号が読み出されたとしても、読み出された画素信号は破棄される。したがって、撮像画面を形成する画素信号にノイズが混入することが抑制され、その結果、縦線状あるいは縦帯状に現れる画像ノイズを抑制することができる。
　また、前記読出制御手段は、順方向のシフト及び逆方向のシフトを実行可能なシフトレジスタに順方向のシフトを実行させることにより、前記第１の行に属する画素の画素信号を列順に読み出させ、前記読出待機手段は、前記ノイズ発生予測期間の半分の期間に前記シフトレジスタに逆方向のシフトを実行させ、前記ノイズ発生予測期間の残りの半分の期間に前記シフトレジスタに順方向のシフトを実行させることにより、前記ノイズ発生予測期間に前記第１の行に属する画素の画素信号の列順の読み出しを待機させることとしてもよい。
　また、前記読出制御手段は、クロックパルスの供給を受けたままシフトを停止することができるシフトレジスタにシフトを実行させることにより、前記第１の行に属する画素の画素信号を列順に読み出させ、前記読出待機手段は、前記ノイズ発生予測期間に前記シフトレジスタにクロックパルスの供給を受けたままシフトを停止させることにより、前記第１の行に属する画素の画素信号の列順の読み出しを待機させることとしてもよい。
　これらの構成により、シフトレジスタを駆動させたまま画素信号の列順の読み出しを待機させることができる。読み出しの待機は、クロックパルスの供給を停止させてシフトレジスタの駆動自体を停止させることでも実施可能である。しかしながら、シフトレジスタの駆動を停止させた場合、駆動を再開するときに急激な負荷変動に伴う電源電圧の変動により、かえって再開直後にノイズを発生させてしまうおそれがある。上記構成によれば、シフトレジスタを駆動させたまま画素信号の列順の読み出しだけを待機させるので、そのような問題が起きるおそれがなく、画像ノイズの抑制効果を高めることができる。
　また、読出再開直前の読み出し信号を他信号電位に置き換えることにより、読出再開直後のリセット電位の安定性に起因する縦線の抑制効果を高めることができる。特に、読出待機直前の画素信号を一時的に保持し、読出再開直前の読み出し信号に置き換えることにより、読出再開直後の水平共通信号線のリセット時の初期電位が読出待機が無い場合とほぼ同じとなり、リセットの周波数応答性に起因する微小なノイズを抑制することが出来る。
　また、前記読出制御手段は、前記シフトレジスタから出力された選択信号を前記第１の行メモリまで伝達させることにより、前記第１の行に属する画素の画素信号を列順に読み出させ、前記固体撮像装置は、さらに、前記ノイズ発生予測期間に、前記シフトレジスタから出力された選択信号を前記第１の行メモリに伝達させることを禁止する読出禁止手段を備えることとしてもよい。
　上記構成によれば、ノイズ発生予測期間には、撮像画面を形成しない画素信号も読み出されることがない。したがって画素信号を読み出すための回路及び画像処理システムで消費される電力を低減させることができる。
　本発明は、固体撮像装置およびカメラに好適であり、具体的には、イメージセンサ、一体型ビデオカメラ、デジタルスチルカメラ、カメラ付き携帯電話機、監視カメラ、ノートパソコンに内蔵のカメラ、情報処理機器に接続されるカメラユニット等に好適である。
　　　１０　　固体撮像装置
　　　１１　　撮像領域
　　　１２　　負荷回路
　　　１３　　行選択デコーダ
　　　１４　　列選択デコーダ
　　　１５　　信号処理部
　　　１６　　出力部
　　　１７ａ、１７ｂ　行信号線
　　　１８　　列信号線
　　　１９　　水平共通信号線
　　　２０　　選択信号線
　　　５０　　カメラ
　　　５１　　画像処理部
　　　５２　　タイミング制御部
　　　５３　　光学系
　　　１４１　読出制御部
　　　１４２　読出待機部
　　　１５１、１５２　行メモリ
　　　１５３　保持制御部
　　　１８１　列信号線

Claims (11)

  1. 　行列状に配列された複数の画素を含む撮像領域と、
    　前記撮像領域から行単位で出力される複数の画素信号を一斉に取り込み保持する動作と、保持している画素信号を順に出力する動作とを交互に行う２つの行メモリと、
    　水平読出期間に、前記２つの行メモリの一方である第１の行メモリから、複数の画素信号を順に読み出して出力させる読出制御手段と、
    　前記水平読出期間に、前記撮像領域の１行から出力される複数の画素信号を、前記２つの行メモリの他方である第２の行メモリに保持させる保持制御手段と、
    　前記水平読出期間に含まれる、前記保持制御手段の動作に起因してノイズが発生すると予測されるノイズ発生予測期間に、前記読出制御手段に前記第１の行メモリからの画素信号の読み出しを待機させる読出待機手段と
    　を備える固体撮像装置。
  2. 　前記読出制御手段は、前記第１の行メモリから読み出された画素信号を水平共通信号線に出力させ、
    　前記固体撮像装置は、さらに、前記ノイズ発生予測期間の終了直前の前記水平共通信号線の電位を、前記ノイズ発生予測期間の開始直前に出力された画素信号の電位に置き換える置き換え手段
    　を備える請求項１記載の固体撮像装置。
  3. 　前記読出制御手段は、クロックパルスの供給を受けたままシフト動作を実質的に停止可能であり、前記第１のメモリ中の画素信号の読み出し位置を示す列選択信号を前記第１の行メモリに出力するシフトレジスタを有し、
    　前記読出待機手段は、前記ノイズ発生予測期間において前記シフトレジスタにクロックパルスの供給を受けたままシフト動作を実質的に停止させることにより、前記ノイズ発生予測期間における画素信号の読み出しを待機させる
    　請求項１に記載の固体撮像装置。
  4. 　前記読出制御手段は、順方向のシフト及び逆方向のシフトを切り換え可能であり、前記第１のメモリ中の画素信号の読み出し位置を示す列選択信号を前記第１の行メモリに出力するシフトレジスタを有し、
    　前記読出待機手段は、前記ノイズ発生予測期間の前半の期間に前記シフトレジスタに逆方向のシフトを実行させ、前記ノイズ発生予測期間の後半の期間に前記シフトレジスタに順方向のシフトを実行させることにより、前記ノイズ発生予測期間における画素信号の読み出しを待機させる
    　請求項３に記載の固体撮像装置。
  5. 　前記読出制御手段は、複数段の単位レジスタを有するシフトレジスタを有し、
    　前記シフトレジスタは、各単位レジスタの出力信号を、後段の単位レジスタに入力するか自身の単位レジスタに入力するか切り替え可能であり、
    　前記読出待機手段は、前記ノイズ発生予測期間において各単位レジスタの出力信号を自身の単位レジスタに入力させる
    　請求項３記載の固体撮像装置。
  6. 　前記固体撮像装置は、さらに、
    　前記ノイズ発生予測期間に、前記シフトレジスタから出力された列選択信号を前記第１の行メモリに伝達させることを禁止する読出禁止手段を備える
    　請求項３に記載の固体撮像装置。
  7. 　前記読出制御手段は、クロックパルスの供給を受けたままシフト動作を実質的に停止可能であり、前記第１のメモリ中の画素信号の読み出し位置を示す列選択信号を前記第１の行メモリに出力するシフトレジスタを有し、
    　前記読出待機手段は、前記ノイズ発生予測期間において前記シフトレジスタにクロックパルスの供給を受けたままシフト動作を実質的に停止させることにより、前記ノイズ発生予測期間における画素信号の読み出しを待機させる
    　請求項２に記載の固体撮像装置。
  8. 　前記読出制御手段は、順方向のシフト及び逆方向のシフトを切り換え可能であり、前記第１のメモリ中の画素信号の読み出し位置を示す列選択信号を前記第１の行メモリに出力するシフトレジスタを有し、
    　前記読出待機手段は、前記ノイズ発生予測期間の前半の期間に前記シフトレジスタに逆方向のシフトを実行させ、前記ノイズ発生予測期間の後半の期間に前記シフトレジスタに順方向のシフトを実行させることにより、前記ノイズ発生予測期間における画素信号の読み出しを待機させる
    　請求項９に記載の固体撮像装置。
  9. 　前記読出制御手段は、複数段の単位レジスタを有するシフトレジスタを有し、
    　前記シフトレジスタは、各単位レジスタの出力信号を、後段の単位レジスタに入力するか自身の単位レジスタに入力するか切り替え可能であり、
    　前記読出待機手段は、前記ノイズ発生予測期間において各単位レジスタの出力信号を自身の単位レジスタに入力させる
    　請求項７記載の固体撮像装置。
  10. 　前記固体撮像装置は、さらに、
    　前記ノイズ発生予測期間に、前記シフトレジスタから出力された列選択信号を前記第１の行メモリに伝達させることを禁止する読出禁止手段を備える
    　請求項７に記載の固体撮像装置。
  11. 　行列状に配列された複数の画素を含む撮像領域と、
    　前記撮像領域から行単位で出力される複数の画素信号を一斉に取り込み保持する動作と、保持した画素信号を順に出力する動作とを交互に行う２つの行メモリと、
    　水平読出期間に、前記２つの行メモリの一方である第１の行メモリから、複数の画素信号を順に読み出して出力させる読出制御手段と、
    　前記水平読出期間に、前記撮像領域の１行から出力される複数の画素信号を、前記２つの行メモリの他方である第２の行メモリに保持させる保持制御手段と
    　を備え、
    　前記水平読出期間に含まれる、前記保持制御手段の動作に起因してノイズが発生すると予測されるノイズ発生予測期間に、前記読出制御手段に前記第１の行メモリからの画素信号の読み出しを待機させる読出待機手段と、
    　前記読出制御手段により読み出された画素信号のうち、前記ノイズ発生予測期間に読み出された画素信号を破棄する破棄手段と
    　を備える撮像装置。
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