JP2007208685A - シフトレジスタ回路及びこれを用いた固体撮像装置 - Google Patents

Abstract

【課題】通常読み出し用のクロックと高速読み飛ばし用の高周波数のクロックを別個に用意する必要をなくし、クロックに関する構成を簡単にする。
【解決手段】垂直シフトレジスタ回路１４は、縦続接続された９段の単位回路７０を備える。各段の単位回路７０は、クロック信号に従うシフト動作によって信号伝達を行う第１の動作モードと、前記クロック信号とは無関係に直ちに信号伝達を行う第２の動作モードとを、選択的に行い得るように構成される。９段の単位回路７０は、３つのブロックＢＶ１〜ＢＶ３に分けられる。ブロックＢＶ１〜ＢＶ３に対して１対１に設けられた個別切替設定部Ｓ１〜Ｓ３は、対応するブロックの各段の単位回路７０が行う動作モードを、他のブロックから独立して、制御信号ＣＯＮＶ１〜３にそれぞれ応じて前記第１及び第２の動作モードのいずれかに切り替えて設定する。
【選択図】図５

Description

本発明は、部分読み出しが可能な固体撮像装置、及び、この固体撮像装置等に用いられるシフトレジスタ回路に関するものである。

近年、ビデオカメラや電子カメラが広く一般に普及している。これらのカメラには、ＣＣＤ方式イメージセンサを搭載した固体撮像装置、あるいは、各画素に画素アンプを配置させた増幅型やＣＭＯＳ型等のＸ−Ｙアドレス方式イメージセンサを搭載した固体撮像装置が使用されている。このようなイメージセンサは、画素がマトリクス状に複数配置され、各画素にて光電変換を行い信号電荷を生成する。生成された信号電荷、又は、信号電荷に応じた電気信号は、タイミングジェネレータの指示の下に走査回路から駆動信号が出力されこの駆動信号に従って、ＣＣＤや信号線を介してイメージセンサから外部に出力される。

ところで、上記カメラは、多様な使用目的が要求されるようになり、イメージセンサの有効エリアのうち特定エリアのみを読み出す、部分読み出しが提案されている。

特許文献１には、Ｘ−Ｙアドレス方式のイメージセンサによる部分読み出しが開示されている。特許文献１には、読み出す必要がない行は、比較的高い周波数で高速に垂直シフトレジスタ回路のパルスをシフトさせて各画素から信号を出さず、信号を読み出す行は、通常どおり比較的低い周波数で低速に垂直シフトレジスタ回路のパルスをシフトさせて各画素から信号を出力させる撮像装置が開示されている（特許文献１の図６参照）。

前記垂直シフトレジスタ回路や水平シフトレジスタ回路は、一般的に、単に、縦続接続された複数段の単位回路で構成される。前記各段の単位回路は、クロック信号に従うシフト動作によって、当該単位回路に対する入力信号に対応する信号を当該単位回路からの出力信号として伝達するものである。この単位回路として、例えば、Ｄ型フリップフロップが用いられる。
特開平９−４６６００号公報

しかしながら、特許文献１に開示された従来の部分読み出し手法には、以下に説明するいくつかの欠点が存在する。

第１に、前記従来の部分読み出し手法では、入力するクロックとして、２つの周波数のクロックを用意してそれらを切り替える必要があり、そのため、クロックに関する構成が複雑になるという欠点がある。

第２に、前記従来の部分読み出し手法では、一般に垂直駆動周波数は比較的低い駆動周波数（例えば、水平駆動周波数の数百分の１〜数千分の１程度）で駆動されるので、垂直駆動周波数に関しては高速読み飛ばしのために駆動パルスを高速にすることは容易である。しかし、水平駆動周波数に関しては、元々その撮像素子の読み出し周波数に応じた高い周波数での駆動が行われているので、高速読み飛ばしのために更に駆動周波数を高くすることには限界があり、前記従来の部分読み出し手法では、水平の部分読み出しに対しては適用が困難であるという欠点がある。

第３に、前記従来の部分読み出し手法では、ローリング電子シャッタ時の部分読み出しにおいて、大きな制約が発生するという欠点がある。この点について、図２１及び図２２を参照して説明する。図２１は、従来の固体撮像装置のローリング電子シャッタ時の通常読み出し（全ての画素の読み出し）の様子を模式的に示す図である。図２２は、従来の固体撮像装置のローリング電子シャッタ時の部分読み出しの様子を模式的に示す図である。

図２１及び図２２において、１００は画素が２次元に配置されている画素部、１０１は行選択パルス（垂直シフトパルス）を出力する垂直シフトレジスタ回路、１０２は垂直駆動回路、１０３は列選択パルス（水平シフトパルス）を出力する水平シフトレジスタ回路、１０４は読み出し回路である。垂直駆動回路１０２は、行選択パルスにより選択された行の各画素に、当該画素に対応する垂直信号線への信号読み出し動作を行わせるための画素行駆動パルス（リセットパルス及び読み出しパルスを含む）を出力する。

ローリング電子シャッタは、Ｘ−Ｙアドレス方式のイメージセンサで特徴的な駆動方法の１つであるが、図２１に示すように、垂直シフトレジスタ回路１０１で画素行を順次選択していくときに、垂直シフトレジスタ回路１０１のスタートパルスとして、先に第１のパルス（リセットパルス用の行選択パルス）を与え、この第１のパルスに対して所望の電子シャッタ期間（露光期間）だけ遅れて第２のパルス（読み出しパルス用の行選択パルス）を与える。ローリング電子シャッタは、画素行に与えるリセットパルス及び読み出しパルスを行毎に順次走査していくときにリセットパルスとその後の読み出しパルスとの時間間隔を所望の露光期間に応じた時間間隔にする手法である。

しかしながら、前記従来の部分読み出し手法の高速クロックによる読み飛ばしでは、リセットパルス用の行選択パルスと読み出しパルス用の行選択パルスの両方が同時に読み飛ばしされるので、ローリング電子シャッタ時の部分読み出しにおいては、大きな制約が発生するのである。

すなわち、ローリング電子シャッタを行わない通常の読み出しにおいて部分読み出しを行う場合において、例えば図２２に示すように画素部１００の中央領域１００ｂのみを読み出す場合は、上側領域１００ａは高速読み飛ばし、中央領域１００ｂは通常読み出し、下側領域１００ｃは高速読み飛ばしとすることが、可能である。しかしながら、ローリング電子シャッタ動作で部分読み出しを行う場合は、リセット用パルスと読み出し用パルスの少なくとも一方が読み出し範囲（中央領域１００ｂ）に掛かる期間は、通常読み出しを行う必要があり、それ以外の期間のみ高速読み飛ばしを行うことができる。したがって、読み出しを行う中央領域１００ｂの広さと、ローリング電子シャッタの電子シャッタ時間（リセットパルスと読み出しパルスとの間の時間間隔）とに応じて、高速読み飛ばしの可能な範囲が変わるので、制約が多く、制御が複雑になるのである。

本発明は、このような事情に鑑みてなされたもので、部分読み出しが可能であるにも拘わらず、通常読み出し用のクロックと高速読み飛ばし用の高周波数のクロックを別個に用意する必要がなくてクロックに関する構成が簡単となる固体撮像装置を提供することを目的とする。

また、本発明は、垂直の部分読み出しのみならず水平の部分読み出しも容易に実現し得る固体撮像装置を提供することを目的とする。

さらに、本発明は、ローリング電子シャッタ時であっても制約を受けずに部分読み出しを行うことができる固体撮像装置を提供することを目的とする。

さらにまた、本発明は、このような固体撮像装置の走査回路等に用いるのに適したシフトレジスタ回路を提供することを目的とする。

前記課題を解決するため、本発明の第１の態様によるシフトレジスタ回路は、縦続接続された複数段の単位回路を備えたシフトレジスタ回路であって、（i）前記各段の単位回路は、クロック信号に従うシフト動作によって、当該単位回路に対する入力信号に対応する信号を当該単位回路からの出力信号として伝達する第１の動作モードと、前記クロック信号とは無関係に直ちに、当該単位回路に対する入力信号に対応する信号を当該単位回路からの出力信号として伝達する第２の動作モードとを、選択的に行い得るように構成され、（ii）前記複数段の単位回路は、複数のブロックに分けられ、（iii）前記複数のブロックのうちの少なくとも１つのブロックに関して、当該ブロックの前記各段の単位回路が行う動作モードを、他の少なくとも１つのブロックから独立して、制御信号に応じて前記第１及び第２の動作モードのいずれかに切り替えて設定する切替設定部が設けられたものである。

本発明の第２の態様によるシフトレジスタ回路は、前記第１の態様において、前記複数段の単位回路のうちの少なくとも１つの単位回路は、縦続接続された第１及び第２のクロックドインバータを含むものである。

本発明の第３の態様によるシフトレジスタ回路は、前記第１の態様において、前記複数段の単位回路のうちの少なくとも１つの単位回路は、縦続接続された第１のトランスミッションゲート、第１のインバータ、第２のトランスミッションゲート及び第２のインバータを含むものである。

本発明の第４の態様によるシフトレジスタ回路は、前記第１の態様において、前記複数段の単位回路のうちの少なくとも１つの単位回路は、縦続接続された第１のクロックドインバータ、第１のインバータ、第２のクロックドインバータ及び第２のインバータと、前記第１のインバータに逆並列接続された第３のクロックドインバータと、前記第２のインバータに逆並列接続された第４のクロックドインバータと、を含むものである。

本発明の第５の態様によるシフトレジスタ回路は、前記第１の態様において、前記複数段の単位回路のうちの少なくとも１つの単位回路は、縦続接続された第１のトランスミッションゲート、第１のインバータ、第２のトランスミッションゲート及び第２のインバータと、第３のインバータ及び第３のトランスミッションゲートの直列回路からなる第１の帰還回路であって前記第１のインバータに並列接続された第１の帰還回路と、第４のインバータ及び第４のトランスミッションゲートの直列回路からなる第２の帰還回路であって前記第２のインバータに並列接続された第２の帰還回路と、を含むものである。

本発明の第６の態様によるシフトレジスタ回路は、前記第１乃至第５のいずれかの態様において、前記複数のブロックのうちの前記少なくとも１つのブロックは、前記複数のブロックの全てのブロックであるものである。

本発明の第７の態様によるシフトレジスタ回路は、前記第１乃至第５のいずれかの態様において、前記複数のブロックのうちの前記少なくとも１つのブロックは、前記複数のブロックのうちの一部のブロックであり、前記複数のブロックのうちの残りのブロックの前記各段の単位回路は、前記第１の動作モードのみを固定的に行うように設定されたものである。

本発明の第８の態様によるシフトレジスタ回路は、前記第１乃至第７のいずれかの態様において、前記切替設定部は、前記複数のブロックのうちの前記少なくとも１つのブロックに関して、当該ブロックの前記各段の単位回路のクロック入力部に対して前記クロック信号を入力させることで、当該ブロックの前記各段の単位回路が行う動作モードを前記第１の動作モードに設定するとともに、当該ブロックの前記各段の単位回路のクロック入力部に対して前記クロック信号とは異なる所定信号を入力させることで、当該ブロックの前記各段の単位回路が行う動作モードを前記第２の動作モードに設定するものである。

本発明の第９の態様によるシフトレジスタ回路は、前記第８の態様において、前記クロック信号は２相のクロック信号であるものである。

本発明の第１０の態様によるシフトレジスタ回路は、前記第１乃至第９のいずれかの態様において、（i）前記複数のブロックのうちの前記少なくとも１つのブロックに関して、当該ブロックに対応して出力制御部が設けられ、（ii）前記出力制御部は、当該ブロックの各段の単位回路が行う動作モードが前記第１の動作モードに設定されている場合には、当該ブロックの各段の単位回路の出力信号に応じた信号を出力するとともに、当該ブロックの各段の単位回路が行う動作モードが前記第２の動作モードに設定されている場合には、当該ブロックの各段の単位回路の出力信号に拘わらずに所定の出力信号を出力するものである。

本発明の第１１の態様による固体撮像装置は、２次元に配置された複数の画素と、前記画素の列を選択する水平走査回路と、前記画素の行を選択する垂直走査回路とを備えた固体撮像装置であって、前記水平走査回路及び前記垂直走査回路の少なくとも一方が、前記第１乃至第１０のいずれかの態様によるシフトレジスタ回路を用いて構成されたものである。

本発明の第１２の態様による固体撮像装置は、前記第１１の態様において、前記複数の画素は、入射光を光電変換して入射光に応じた信号を生成する有効画素の他に、黒レベルの信号を生成するオプチカルブラック画素を含むものである。

本発明によれば、部分読み出しが可能であるにも拘わらず、通常読み出し用のクロックと高速読み飛ばし用の高周波数のクロックを別個に用意する必要がなくてクロックに関する構成が簡単となる固体撮像装置を提供することができる。

また、本発明によれば、垂直の部分読み出しのみならず水平の部分読み出しも容易に実現し得る固体撮像装置を提供することができる。

さらに、本発明によれば、ローリング電子シャッタ時であっても制約を受けずに部分読み出しを行うことができる固体撮像装置を提供することができる。

さらにまた、本発明によれば、このような固体撮像装置の走査回路等に用いるのに適したシフトレジスタ回路を提供することができる。

以下、本発明によるシフトレジスタ回路及びこれを用いた固体撮像装置について、図面を参照して説明する。

［第１の実施の形態］

図１は、本発明の第１の実施の形態による固体撮像装置を示す概略構成図である。図２は、図１中の画素１１を示す回路図である。図３は、図１中の垂直駆動回路１６を示す回路図である。図４は、図１中の読み出し回路１９を示す回路図である。図５は、図１中の垂直シフトレジスタ回路１４を示す回路図である。

本実施の形態による固体撮像装置は、図１に示すように、ＣＭＯＳ型のイメージセンサ２と、タイミングジェネレータ３と、制御回路４とを備えている。タイミングジェネレータ３は、後述するように、イメージセンサ２の各部に駆動パルス等を供給する。また、制御回路４は、後述するように、垂直シフトレジスタ回路１４及び水平シフトレジスタ回路１８に制御信号ＣＯＮＶ１〜ＣＯＮＶｊ，ＣＯＮＨ１〜ＣＯＮＨｋを供給する。

イメージセンサ２は、図１に示すように、ｎ行ｍ列に２次元マトリクス状に配置された画素１１と、垂直走査回路を構成している垂直シフトレジスタ回路１４及び垂直駆動回路１６と、水平走査回路を構成している水平シフトレジスタ回路１８と、読み出し回路１９とを備えている。大部分の画素１１は、入射光を光電変換して入射光に応じた信号を生成する有効画素であるが、残りの画素１１は、黒レベルの信号を生成するオプチカルブラック画素（以下、「ＯＢ画素」と称す。）となっている。ＯＢ画素の配置例については、後述する。

本実施の形態では、各画素１１は、図２に示すように、選択トランジスタＴａと、ソースフォロアの増幅トランジスタＴｂと、リセットトランジスタＴｃと、転送トランジスタＴｄと、フォトダイオードＰＤとから構成されている。これらのトランジスタＴａ〜Ｔｄは、ＮチャネルＭＯＳトランジスタであるものとする。よって、トランジスタＴａ，Ｔｃ，Ｔｄは、そのゲートがＨレベルとなると、オンする。なお、図２において、Ｖｃｃは電源である。

本実施の形態では、各画素１１は、当該画素が有効画素及びＯＢ画素のいずれであっても、図２に示す回路構成を有しているが、有効画素ではフォトダイオードＰＤが遮光されていないのに対し、ＯＢ画素ではフォトダイオードＰＤが遮光膜で遮光されている。

図１及び図２に示すように、画素１１の選択トランジスタＴａのゲートは、行毎に選択線２０に共通に接続されている。画素１１のリセットトランジスタＴｃのゲートは、行毎にリセット線２１に共通に接続されている。画素１１の転送トランジスタＴｄのゲートは、行毎に転送線２２に共通に接続されている。画素１１の増幅トランジスタＴｂのソースは、列毎に垂直信号線３２−１〜３２−ｍに共通に接続されている。図１に示すように、垂直信号線３２−１〜３２−ｍには、ソースフォロワ読み出し用定電流源３３−１〜３３−ｍが接続されている。なお、図２に示す画素１１は、ｎ行目でかつ１列目の画素１１を示している。

画素１１の各行の選択線２０には選択パルスφｓｅｌ１〜φｓｅｌｎが、画素１１の各行のリセット線２１にはリセットパルスφｒｓｔ１〜φｒｓｔｎが、画素１１の各行の転送線２２には転送パルスφｔｘ１〜φｔｘｎが、それぞれ画素行駆動パルスとして、垂直駆動回路１６から供給される。画素行駆動パルスが供給された行の各画素１１は、対応する垂直信号線３２−１〜３２−ｍへの信号読み出し動作を行う。

垂直シフトレジスタ回路１４は、タイミングジェネレータ３から垂直スタートパルスφＳＴＶ及び２相のクロック信号φＶ１、φＶ２を駆動パルスとして受け取るとともに、制御回路４から制御信号ＣＯＮＶ１〜ＣＯＮＶｊを受け取り、これらに従って、行を選択する期間及びタイミングをＨレベルによって規定する信号として、画素１１の行毎に、垂直シフトパルスφＳＶ１〜φＳＶｎを出力する。垂直シフトレジスタ回路１４の構成については、後に詳述する。

垂直駆動回路１６は、図３に示すように、画素１１の行毎に設けられた単位回路６０で構成されている。各単位回路６０は、アンドゲート６１と、レベルシフト回路６２と、ナンドゲート６３と、アンドゲート６４とから構成されている。各単位回路６０は、前述した選択パルスφｓｅｌ１〜φｓｅｌｎの元になる選択パルスφＳＥＬ、前述したリセットパルスφｒｓｔ１〜φｒｓｔｎの元になるリセットパルスφＲＳＴ、及び、転送パルスφｔｘ１〜φｔｘｎの元になる転送パルスφＴＸを、駆動パルスとしてタイミングジェネレータ３から受ける。
各単位回路６０は、アンドゲート６１によって、垂直シフトレジスタ回路１４からの垂直シフトパルスφＳＶ１〜φＳＶｎのうちの同一行の垂直シフトパルスと転送パルスφＴＸとのアンドを取って、その出力のレベルをレベルシフト回路６２で必要なレベルに変えることで、その行の画素行駆動パルスを構成する転送パルス（例えば、その行が２行目ならば、φｔｘ２）を作成し、これをその行の転送線２２に供給する。また、各単位回路６０は、ナンドゲート６３によって、垂直シフトレジスタ回路１４からの垂直シフトパルスφＳＶ１〜φＳＶｎのうちの同一行の垂直シフトパルスとリセットパルスφＲＳＴとのナンドを取ることで、その行の画素行駆動パルスを構成するリセットパルス（例えば、その行が２行目ならば、φｒｓｔ２）を作成し、これをその行のリセット線２１に供給する。また、各単位回路６０は、アンドゲート６４によって、垂直シフトレジスタ回路１４からの垂直シフトパルスφＳＶ１〜φＳＶｎのうちの同一行の垂直シフトパルスと選択パルスφＳＥＬとのアンドを取ることで、その行の画素行駆動パルスを構成する選択パルス（例えば、その行が２行目ならば、φｓｅｌ２）を作成し、これをその行の選択線２０に供給する。

水平シフトレジスタ回路１８は、タイミングジェネレータ３から水平スタートパルスφＳＴＨ及び２相のクロック信号φＨ１、φＨ２を駆動パルスとして受け取るとともに、制御回路４から制御信号ＣＯＮＨ１〜ＣＯＮＨｋを受け取り、これらに従って、列を選択する期間及びタイミングを規定する信号として、水平シフトパルスφＳＨ１〜φＳＨｍを出力する。

読み出し回路１９は、例えば特開平８−２９３５９１号公報の図５に開示された固体撮像装置で採用されている読み出し回路と同一である。簡単に説明すると、読み出し回路１９は、図４に示すように、信号出力線３８、暗出力線３９、出力アンプ３８ａ，３９ａ、光信号用クロックライン４１ａ、暗出力用クロックライン４２ａ、水平読出し選択用ＭＯＳトランジスタＴ_ＨＳ１，Ｔ_ＨＳ２，Ｔ_ＨＳ３，Ｔ_ＨＤ１，Ｔ_ＨＤ２，Ｔ_ＨＤ３、暗光信号転送用ＭＯＳトランジスタＴ_Ｓ１，Ｔ_Ｓ２，Ｔ_Ｓ３、暗出力転送用ＭＯＳトランジスタＴ_Ｄ１，Ｔ_Ｄ２，Ｔ_Ｄ３、光信号出力蓄積用コンデンサＣ_Ｓ１，Ｃ_Ｓ２，Ｃ_Ｓ３、暗出力蓄積用コンデンサＣ_Ｄ１，Ｃ_Ｄ２，Ｃ_Ｄ３などを有している。Ｃ_ＨＳ，Ｃ_ＨＤ，は、それぞれ信号出力線３８，暗出力線３９の寄生容量を示している。読み出し回路１９は、タイミングジェネレータ３から供給される駆動パルスφＲＨ，φＴＳ，φＴＤに従って作動する。

ここで、垂直シフトレジスタ回路１４の構成について、図５を参照して詳述する。説明の便宜上、図５では、画素１１の行数ｎが９であるものとしているが、これに限定されるものではないことは言うまでもない。

本実施の形態では、垂直シフトレジスタ回路１４は、縦続接続されたｎ段（図５では、９段）の単位回路７０を備えている。各段の単位回路７０の出力が、画素１１の行毎の垂直シフトパルスφＳＶ１〜φＳＶｎである。例えば、２段目の単位回路７０の出力は、画素１１の２行目の垂直シフトパルスφＳＶ２である。

各段の単位回路７０は、クロック信号φＶ１，φＶ２に従うシフト動作によって、当該単位回路７０に対する入力信号に対応する信号を当該単位回路からの出力信号として伝達する第１の動作モードと、クロック信号φＶ１，φＶ２とは無関係に直ちに、当該単位回路７０に対する入力信号に対応する信号を当該単位回路７０からの出力信号として伝達する第２の動作モードとを、選択的に行い得るように構成されている。

本実施の形態では、各段の単位回路７０は、図５に示すように、前記入力信号が入力される入力部ａと、前記出力信号が出力される出力部ｆと、一方の相のクロック信号φＶ１が入力されるクロック入力部ｂと、他方の相のクロック信号φＶ２が入力されるクロック入力部ｃと、クロック信号φＶ１の反転信号が入力されるクロック入力部ｄと、クロック信号φＶ２の反転信号が入力されるクロック入力部ｅとを有している。

単位回路７０の構成の一例を図６に示している。図６に示す例では、単位回路７０は、クロックドインバータを使用したダイナミック型のＤ型フリップフロップとして構成され、入力部ａから出力部ｆにかけて順次縦続接続されたクロックドインバータ７１，７２で構成されている。図６中のＣ１，Ｃ２は寄生容量である。

図７は、図６に示す単位回路７０の構成の更に具体的な構成を示す回路図である。図７において、図６中の要素と同一又は対応する要素には同一符号を付している。本例では、クロックドインバータ７１は、図７に示すように、電源Ｖｃｃと接地との間に直列接続されたＰチャネルＭＯＳＦＥＴＱ１，Ｑ２及びＮチャネルＭＯＳＦＥＴＱ３，Ｑ４で構成されている。同様に、クロックドインバータ７２は、電源Ｖｃｃと接地との間に直列接続されたＰチャネルＭＯＳＦＥＴＱ５，Ｑ６及びＮチャネルＭＯＳＦＥＴＱ７，Ｑ８で構成されている。Ｑ４，Ｑ８，Ｑ１，Ｑ５の各ゲートがクロック入力部ｂ，ｃ，ｄ，ｅにそれぞれ接続され、Ｑ２，Ｑ３のゲートが共通して入力部ａに接続され、Ｑ６，Ｑ７のゲートが共通してＱ２，Ｑ３との間の接続中点に接続され、Ｑ６，Ｑ７との間の接続中点が出力部ｆに接続されている。

図６及び図７に示す例では、クロック入力部ｂ，ｄに一方の相のクロック信号φＶ１及びその反転信号をそれぞれ入力させるとともに、クロック入力部ｃ，ｅに他方の相のクロック信号φＶ２及びその反転信号をそれぞれ入力させると、単位回路７０は、クロック信号φＶ１，φＶ２に従うシフト動作によって、当該単位回路７０に対する入力信号（入力部ａに入力する信号）に対応する信号を当該単位回路からの出力信号（出力部ｆから出力する信号）として伝達する第１の動作モードを行うことになる。一方、クロック入力部ｂ，ｃをＨレベルにするとともにクロック入力部ｄ，ｅをＬレベルにすると、単位回路７０は、クロックドインバータ７１，７２がそれぞれ単なるインバータとして作動して、クロック信号φＶ１，φＶ２とは無関係に直ちに、当該単位回路７０に対する入力信号（入力部ａに入力する信号）に対応する信号を当該単位回路７０からの出力信号（出力部ｆから出力する信号）として伝達する第２の動作モードを行うことになる。

単位回路７０の構成の他の各例を図８乃至図１０にそれぞれ示している。図８に示す例では、単位回路７０は、トランスミッションゲートを使用したダイナミック型のＤ型フリップフロップとして構成され、入力部ａから出力部ｆにかけて順次縦続接続されたトランスミッションゲート７３、インバータ７４、トランスミッションゲート７５及びインバータ７６で構成されている。図８中のＣ３，Ｃ４は寄生容量である。

図９に示す例では、単位回路７０は、クロックドインバータを使用したスタティック型のＤ型フリップフロップとして構成され、入力部ａから出力部ｆにかけて順次縦続接続されたクロックドインバータ７７、インバータ７８、クロックドインバータ７９及びインバータ８０と、インバータ７８に逆並列接続されたクロックドインバータ８１と、インバータ８０に逆並列接続されたクロックドインバータ８２で構成されている。

図１０に示す例では、単位回路７０は、トランスミッションゲートを使用したスタティック型のＤ型フリップフロップとして構成され、入力部ａから出力部ｆにかけて順次縦続接続されたトランスミッションゲート８３、インバータ８４、トランスミッションゲート８５及びインバータ８６と、インバータ８７及びトランスミッションゲート８８の直列回路からなる第１の帰還回路であってインバータ８４に並列接続された第１の帰還回路と、インバータ８９及びトランスミッションゲート９０の直列回路からなる第２の帰還回路であってインバータ８６に並列接続された第２の帰還回路とから構成されている。

なお、各段の単位回路７０は、全て同じ構成の回路であってもよいし、一部の単位回路７０が他の単位回路７０と異なる構成の回路であってもよい。例えば、全ての単位回路７０を図６及び図７に示す構成の回路で構成してもよいし、一部の単位回路７０を図６及び図７に示す構成の回路で構成するとともに他の単位回路７０を図８に示す構成の回路で構成してもよい。

本実施の形態では、図５に示すように、垂直シフトレジスタ回路１４において、９段の単位回路７０が、複数のブロックＢＶ１〜ＢＶｊに分けられている。図５では、そのブロックの数ｊを３としているが、これに限定されるものではない。また、図５に示す例では、いずれのブロックＢＶ１〜ＢＶｊも３段の単位回路７０からなるが、各ブロックに属する単位回路７０の数は１段以上の任意の数でよいし、ブロック毎に当該ブロックに属する単位回路７０の数が異なっていてもよい。

本実施の形態では、垂直シフトレジスタ回路１４は、図５に示すように、全てのブロックＢＶ１〜ＢＶｊの各々に関して、当該ブロックの各段の単位回路７０が行う動作モードを、他のブロックから独立して、制御信号ＣＯＮＶ１〜ＣＯＮＶｊに応じて前記第１及び第２の動作モードのいずれかに切り替えて設定する切替設定部を、備えている。

本実施の形態では、この切替設定部は、ブロックＢＶ１〜ＢＶｊに対して１対１に設けられた個別切替設定部Ｓ１〜Ｓｊで構成されている。各個別切替設定部Ｓ１〜Ｓｊは、図５に示すように、オアゲート９１，９２及びノットゲート９３，９４で構成されている。これにより、各個別切替設定部Ｓ１〜Ｓｊは、対応するブロックの各段の単位回路７０を第１のモードに設定することをＬレベルで示すとともに第２のモードに設定することをＨレベルで示す制御信号（制御回路４からの制御信号ＣＯＮＶ１〜ＣＯＮＶｊのうちの対応する制御信号）を受け、この制御信号がＬレベルの場合に、対応するブロックの各段の単位回路７０のクロック入力部ｂ，ｄに一方の相のクロック信号φＶ１及びその反転信号をそれぞれ入力させるとともに、対応するブロックの各段の単位回路７０のクロック入力部ｃ，ｅに他方の相のクロック信号φＶ２及びその反転信号をそれぞれ入力させ、前記制御信号がＨレベルの場合に、クロック信号φＶ１，φＶ２と無関係に、クロック入力部ｂ，ｃをＨレベルにするとともにクロック入力部ｄ，ｅをＬレベルにするようになっている。

なお、図５において、ノットゲート９３，９４は、各ブロックＢＶ１〜ＢＶｊに１組ずつ配置する構成となっている。しかし、この構成に限定される訳ではない。単位回路７０については、ｂ入力の反転信号をｄに接続し、ｃ入力の反転信号をｅに接続する規則になっている。そのため、例えば単位回路７０それぞれについて、ノットゲート９３，９４を１組ずつ配置する構成としても良い。この場合、必要なノットゲート数は増加するが、ノットゲート１つ当たりの駆動負荷は小さくて済むので、サイズも小さくて良い。図５の回路の様に、各ブロックごとにノットゲート９３，９４を１組ずつ（但し、多数の単位回路７０を駆動する必要があるので、大サイズで駆動能力の高いノットゲートが必要）配置するか、単位回路７０それぞれに対して小さなサイズのノットゲート９３，９４を配置するかは、レイアウトの都合により任意に選んで良い。

水平シフトレジスタ回路１８の構成については図面に示していないが、水平シフトレジスタ回路１８は、垂直シフトレジスタ回路１４と同様に構成されている。水平シフトレジスタ回路１８の構成については、垂直シフトレジスタ回路１４に関する図５及びその説明において、垂直シフトレジスタ回路１４を水平シフトレジスタ回路１８と、垂直スタートパルスφＳＴＶを水平スタートパルスφＳＴＨと、クロック信号φＶ１、φＶ２をクロック信号φＨ１、φＨ２と、垂直シフトパルスφＳＶ１〜φＳＶｎを水平シフトパルスφＳＨ１〜φＳＨｍと、ｎ段をｍ段と、ブロック数ｊをブロック数ｋ、ブロックＢＶ１〜ＢＶｊをブロックＢＨ１〜ＢＨｋ（図示せず）と、制御信号ＣＯＮＶ１〜ＣＯＮＶｊを制御信号ＣＯＮＨ１〜ＣＯＮＨｋと、それぞれ読み替えられたい。

次に、本実施の形態による固体撮像装置の動作例について、垂直シフトレジスタ回路１４の動作を中心にして説明する。

図１１は、通常の全画素読み出し時において垂直シフトレジスタ回路１４に入出力される各信号を示すタイミングチャートである。

図１１は、垂直シフトレジスタ回路１４の構成が図５に示す段数（ｎ＝９）及びブロック数（ｊ＝３）であることを前提にしている。また、図１１では、スタートパルスφＳＴＶは、クロック信号φＶ１の立ち下がりで確定し、垂直シフトパルスφＳＶ１〜φＳＶｎはクロック信号φＶ２の立ち上がりで確定するものとしている。この点は、後述する図１２、図１３及び図１８についても同様である。

通常の全画素読み出し時においては、図１１に示すように、全ての制御信号ＣＯＮＶ１〜ＣＯＮＶｊがＬレベルにされる。その結果、垂直シフトレジスタ回路１４の全てのブロックＢＶ１〜ＢＶｊの各段の単位回路７０がクロック信号φＶ１，φＶ２に従うシフト動作による第１の動作モードを行い、垂直シフトパルスφＳＶ１〜φＳＶｎが順次、行選択を示すＨレベルとなる。また、通常の全画素読み出し時においては、同様に、全ての制御信号ＣＯＮＨ１〜ＣＯＮＨｊがＬレベルにされる。その結果、水平シフトレジスタ回路１８の全てのブロックＢＨ１〜ＢＨｋの各段の単位回路７０がクロック信号φＨ１，φＨ２に従うシフト動作による第１の動作モードを行い、水平シフトパルスφＳＨ１〜φＳＨｎが順次、列選択を示すＨレベルとなる。なお、図面には示していないが、タイミングジェネレータ３からの各パルスは従来の固体撮像装置と同様のタイミングで供給される。この点は、全画素読み出し時のみならず部分読み出し時においても同様である。

したがって、通常の全画素読み出し時には、順次全画素１１の読み出しが行われる。

図１２は、部分読み出し時において垂直シフトレジスタ回路１４に入出力される各信号の一例を示すタイミングチャートである。

部分読み出し時においては、例えば、図１２に示すように、垂直シフトレジスタ回路１４のブロックＢＶ１〜ＢＶｊのうちの読み飛ばしを行う画素範囲に対応するブロックの制御信号（制御信号ＣＯＮＶ１〜ＣＯＮＶｊのうちの対応する制御信号）をＨレベルにするとともに、読み出しを行う画素範囲に対応するブロックの制御信号（制御信号ＣＯＮＶ１〜ＣＯＮＶｊのうちの対応する制御信号）をＬレベルとする。図１２は、読み飛ばしを行う画素範囲が４行目〜６行目である例を示している。よって、図１２では、４行目〜６行目に対応する２番目のブロックＢＶ２の制御信号ＣＯＮＶ２をＨレベルとし、他の行に対応するブロックＢＶ１，ＢＶ３の制御信号ＣＯＮＶ１，ＣＯＮＶ３をＬレベルとしている。その結果、図１２に示すように、垂直シフトレジスタ回路１４の１番目及び３番目のブロックＢＶ１，ＢＶ３の各段の単位回路７０が前記第１の動作モードを行う一方、２番目のブロックＢＶ２の各段の単位回路７０が前記第２の動作モードを行うため、１番目のブロックＢＶ１の最後の段の垂直シフトパルスφＳＶ３から３番目のブロックＢＶ３の最初の段の垂直シフトパルスφＳＶ７へ飛び越す飛び越し動作が行われる。

また、部分読み出し時においては、水平シフトレジスタ回路１８のブロックＢＨ１〜ＢＨｋ（図示せず）のうちの読み飛ばしを行う画素範囲に対応するブロックの制御信号（制御信号ＣＯＮＨ１〜ＣＯＮＨｋのうちの対応する制御信号）をＨレベルにするとともに、読み出しを行う画素範囲に対応するブロックの制御信号（制御信号ＣＯＮＨ１〜ＣＯＮＨｋのうちの対応する制御信号）をＬレベルとする。その結果、読み飛ばしを行う画素範囲に対応する水平シフトレジスタ回路１８のブロックの各段の単位回路７０が前記第１の動作モードを行う一方、他のブロックの各段の単位回路７０が前記第２の動作モードを行うため、垂直シフトレジスタ回路１４の場合と同様の飛び越し動作が行われる。

このようにして、クロック信号φＶ１，φＶ２及びクロック信号φＨ１，φＨ２の周波数を全画素読み出し時と同じにしたまま、読み出さない画素についての飛び越し走査が行われ、全ての画素のうちの一部の画素についてのみ読み出しが行われる。

ところで、図１２に示すように、部分読み出し時の全期間に渡って、読み飛ばしを行う画素範囲に対応するブロックＢＶ２の制御信号ＣＯＮＶ２をＨレベルにしてしまうと、対応するブロックＢＶ２の各段の単位回路７０の出力である垂直シフトパルスφＳＶ４〜φＳＶ６も、前段のブロックＢＶ１の最終段の単位回路７０の出力であるシフトパルスφＳＶ３と同時にＨレベルになってしまい、３行目の選択時に４行目〜６行目も同時に選択した状態となってしまう。したがって、図１２に示すように制御信号ＣＯＮＶ２を部分読み出し時の全期間に渡ってＨレベルにしてしまうと、実際には、正常に画素を読み出すことができなくなってしまう。

そこで、これを防ぐために、実際には、読み飛ばしを行う画素範囲に対応するブロックの各段の単位回路７０の出力である垂直シフトパルスが同時にＨレベルとなっても、読み出しを行う画素の読み出しが正常に行われるように、読み飛ばしを行う画素範囲に対応するブロックの制御信号のＨレベルのタイミングが設定される。具体的には、例えば、読み飛ばしを行う画素範囲に対応するブロックの制御信号は、当該読み飛ばしブロックの前側で最も近い読み出しブロックの最終段の単位回路７０に対応する行の画素の読み出し期間はＬレベルとし、その読み出し期間後の期間において当該読み飛ばしブロックの後側で最も近い読み出しブロックの最前段の単位回路７０に信号（Ｈレベル）を伝達するのに必要な期間はＨレベルとして、残りの期間はＨレベル及びＬレベルのいずれかにすればよい。 その例を図１３に示す。図１３では、読み飛ばしを行う画素範囲に対応するブロックＢＶ２の制御信号ＣＯＮＶ２は、当該読み飛ばしブロックＢＶ２の前側で最も近い読み出しブロックＢＶ１の最終段の単位回路７０に対応する３行目の画素の読み出し期間Ｐの開始時点ｔ１より若干早い時点でＬにされ、ブロックＢＶ１の最終段の単位回路７０に対応する３行目の画素のシフトパルスφＳＶ３の立ち下がり時点と前記期間Ｐの終了時点との間の時点でＨレベルにされ、シフトパルスφＳＶ３の立ち下がり時点から若干遅い時点までＨレベルのままにされている。その他の期間（図１３中のハッチングを付した期間）は、Ｈレベル及びＬレベルのいずれでもよい。

このように制御信号ＣＯＮＶ２のＨレベルのタイミングを設定すれば、読み飛ばしを行う画素範囲に対応するブロックＢＶ２の各段の単位回路７０の出力である垂直シフトパルスφＳＶ４〜φＳＶ６がＨレベルになっても、その時点では、前段のブロックＢＶ１の最終段の単位回路７０に対応する３行目の画素の読み出しが終了しているので、その読み出しに何ら影響を与えることがなく、その読み出しを正常に行うことができる。

以上、垂直シフトレジスタ回路１４の制御信号ＣＯＮＶ１〜ＣＯＮＶｊの実際のタイミングについて説明したが、水平シフトレジスタ回路１８の制御信号ＣＯＮＨ１〜ＣＯＮＨｋの実際のタイミングについても同様である。

ここで、画素部の各領域と、垂直シフトレジスタ回路１４の単位回路７０のブロック分割方法及び水平シフトレジスタ回路１８の単位回路７０のブロック分割方法との関係の一例を、図１４に示す。

図１４に示す例では、画素１１が２次元に配置された領域は、９個のオートフォーカス用領域Ｒ１〜Ｒ９と、領域Ｒ５を含む中央領域Ｒ１０と、領域Ｒ１〜Ｒ１０を含むＡＰＳ−Ｃサイズの領域Ｒ１１と、領域Ｒ１〜Ｒ１１を含む３５ｍｍ相当のフルサイズ領域Ｒ１２と、領域Ｒ１２の２辺に隣接するＬ字状の領域Ｒ１３とを有している。領域Ｒ１３の画素１１はＯＢ画素とされ、他の領域Ｒ１〜Ｒ１２の画素は有効画素とされている。

図１４に示す例では、各領域Ｒ１〜Ｒ１３は次のような動作で用いられる。ただし、基本的に、以下に説明するいずれの動作時にも、ＯＢ画素の領域Ｒ１３は常に読み出される。ＯＢ画素の領域Ｒ１３を常に読み出せば、常に基準黒レベルの出力を得ることができる。

オートフォーカス時に、領域Ｒ１〜Ｒ９のうちの１つ又は複数の領域を部分読み出しする。マグニファイヤー動作時に、中央領域Ｒ１０のみを液晶モニタ等に拡大表示して使用者が確認しながら厳密にピント合わせを行うために、画面中央部を切り出して動画表示する。撮像時に、３５ｍｍ相当フルサイズが選択されていると、領域Ｒ１２で撮像され、クロップ動作時には、ＡＰＳ−Ｃサイズの領域が部分読み出しされ切り出されて撮像される。このクロップ動作では、３５ｍｍ相当フルサイズの撮像の場合よりも、高速連写が可能となる。

図１４に示す例では、垂直シフトレジスタ回路１４における単位回路７０のブロック分割は、図１４中の各領域Ｒ１〜Ｒ１３の垂直方向の境界で行い、垂直シフトレジスタ回路１４の単位回路７０は、図１４中のブロックＢＶ１〜ＢＶ１２に分ければよい。また、水平シフトレジスタ回路１８における単位回路７０のブロック分割は、図１４中の各領域Ｒ１〜Ｒ１３の水平方向の境界で行い、水平シフトレジスタ回路１８の単位回路７０は、図１４中のブロックＢＨ１〜ＢＨ１２に分ければよい。

本実施の形態によれば、前述したように、クロック信号φＶ１，φＶ２及びクロック信号φＨ１，φＨ２の周波数を全画素読み出し時と同じにしたまま、部分読み出しを行うことができる。したがって、本実施の形態によれば、部分読み出しが可能であるにも拘わらず、通常読み出し用のクロックと高速読み飛ばし用の高周波数のクロックを別個に用意する必要がなくてクロックに関する構成が簡単となる。

また、本実施の形態によれば、クロック信号φＶ１，φＶ２及びクロック信号φＨ１，φＨ２の周波数を全画素読み出し時と同じにしたまま、部分読み出しを行うことができるので、垂直の部分読み出しのみならず水平の部分読み出しも容易に実現することができる。

［第２の実施の形態］

図１５は、本発明の第２の実施の形態による固体撮像装置の垂直シフトレジスタ回路１４を示す回路図である。図１５において、図５中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態が前記第１の実施の形態と異なる所は、前記第１の実施の形態では、図５に示すように、垂直シフトレジスタ回路１４において、個別切替設定部Ｓ１〜ＳｊがブロックＢＶ１〜ＢＶｊに対して１対１に設けられ、各ブロックの単位回路７０の動作モードをブロック毎に独立して設定することができるようになっているのに対し、本実施の形態では、図１５に示すように、個別切替設定部Ｓ２はブロックＢＶ２に対して１対１に設けられているものの、個別切替設定部Ｓ１はブロックＢＶ１，ＢＶ３に対して共通して設けられ、常に、ブロックＢＶ１，ＢＶ３の各段の単位回路７０が一斉に第１及び第２の動作モードのいずれかに切り替えて設定されるようになっている点のみである。

本実施の形態は、複数のブロックの動作モードを常に連動して設定するような用途に適用することができる。このような用途としては、例えば、有効画素の領域の４辺に隣接してＯＢ画素を配置したような場合を挙げることができる。この場合、ＯＢ画素の垂直方向の２つのブロックについて、共通して１つの個別切替設定部を設ければよい。

勿論、第１の実施の形態はこのような用途にも適用できる。しかし、本実施の形態の方が、第１の実施の形態に比べて、個別切替設定部の数が少なくなり、回路構成が簡単となる。

また、本実施の形態によれば、その他に、前記第１の実施の形態と同様の利点が得られる。

なお、水平シフトレジスタ回路１８についても、本実施の形態における垂直シフトレジスタ回路１４と同様に構成してもよい。

［第３の実施の形態］

図１６は、本発明の第３の実施の形態による固体撮像装置の垂直シフトレジスタ回路１４を示す回路図である。図１６において、図５中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態が前記第１の実施の形態と異なる所は、前記第１の実施の形態では、図５に示すように、垂直シフトレジスタ回路１４において、個別切替設定部Ｓ１〜ＳｊがブロックＢＶ１〜ＢＶｊに対して１対１に設けられ、各ブロックの単位回路７０の動作モードをブロック毎に独立して設定することができるようになっているのに対し、本実施の形態では、図１５に示すように、個別切替設定部Ｓ２はブロックＢＶ２に対して１対１に設けられているものの、個別切替設定部Ｓ１，Ｓ３が除去され、ブロックＢＶ１，ＢＶ３に対して共通してノットゲート９５，９６が設けられ、常に、ブロックＢＶ１，ＢＶ３の各段の単位回路７０が第１の動作モードのみを行うように設定されている点のみである。

本実施の形態は、いずれか１つ以上のブロックを常に読み出すような用途に適用することができる。このような用途としては、例えば、有効画素の領域の４辺に隣接してＯＢ画素を配置したような場合を挙げることができる。この場合、ＯＢ画素の垂直方向の２つのブロックについて、常に第１の動作モードのみを行うように設定すればよい。

勿論、第１の実施の形態はこのような用途にも適用できる。しかし、本実施の形態の方が、第１の実施の形態に比べて、個別切替設定部の数が少なくなり、回路構成が簡単となる。

また、本実施の形態によれば、その他に、前記第１の実施の形態と同様の利点が得られる。

なお、水平シフトレジスタ回路１８についても、本実施の形態における垂直シフトレジスタ回路１４と同様に構成してもよい。

［第４の実施の形態］

図１７は、本発明の第４の実施の形態による固体撮像装置の垂直シフトレジスタ回路１４を示す回路図である。図１７において、図５中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。図１８は、部分読み出し時において図１７に示す垂直シフトレジスタ回路１４に入出力される各信号の一例を示すタイミングチャートである。

本実施の形態が前記第１の実施の形態と異なる所は、前記第１の実施の形態では、図５に示すように、垂直シフトレジスタ回路１４の出力である垂直シフトパルスφＳＶ１〜φＳＶｎとして、各単位回路７０の出力がそのまま用いられているのに対し、本実施の形態では、ブロックＢＶ１〜ＢＶｊ毎に出力制御部ＳＣ１〜ＳＣｊが設けられ、各ブロックＢＶ１〜ＢＶｊの各単位回路７０の出力が出力制御部ＳＣ１〜ＳＣｊを経由して、垂直シフトパルスφＳＶ１〜φＳＶｎとして出力されるようになっている点のみである。各出力制御部ＳＣ１〜ＳＣｊは、対応するブロックＢＶ１〜ＢＶｊの制御信号ＣＯＮＶ１〜ＣＯＮＶｊの反転信号を得るノットゲート９７と、対応するブロックＢＶ１〜ＢＶｊの各単位回路７０毎に設けられたアンドゲート９８であって、当該単位回路７０の出力と当該ブロックに対応して設けられたノットゲート９７の出力とを２つの入力とするアンドゲート９８と、から構成されている。各アンドゲート９８の出力が、垂直シフトパルスφＳＶ１〜φＳＶｎとして、垂直駆動回路１６に供給される。

したがって、各出力制御部ＳＣ１〜ＳＣｊは、対応するブロックの各段の単位回路７０が行う動作モードが前記第１の動作モードに設定されている場合（すなわち、対応するブロックの制御信号がＬレベルの場合）には、対応するブロックの各単位回路７０の出力と同じ信号をシフトパルスとして出力する。一方、各出力制御部ＳＣ１〜ＳＣｊは、対応するブロックの各段の単位回路７０が行う動作モードが前記第２の動作モードに設定されている場合（すなわち、対応するブロックの制御信号がＨレベルの場合）には、対応するブロックの単位回路７０の出力に拘わらずに強制的にＬレベルをシフトパルスとして出力する。

このため、本実施の形態では、通常の全画素読み出し時においては、前記第１の実施の形態と同じく、垂直シフトレジスタ回路１４に入力される各信号を図１１に示す通りとすれば、出力制御部ＳＣ１〜ＳＣｊから出力されるシフトパルスφＳＶ１〜φＳＶｎは図１１に示す通りとなる。

一方、本実施の形態では、出力制御部ＳＣ１〜ＳＣｊを備えているので、図１２に示すような制御信号ＣＯＮＶ２のタイミング制御は不要となり、図１８に示すように、部分読み出し時の全期間に渡って、読み飛ばしを行う画素範囲に対応するブロックＢＶ２の制御信号ＣＯＮＶ２をＨレベルにしても、対応するブロックＢＶ２の各段の単位回路７０の出力である垂直シフトパルスφＳＶ４〜φＳＶ６は、常にＬレベルに保たれ、正常に画素を読み出すことができる。なお、図１８は、部分読み出し時において本実施の形態による固体撮像装置の垂直シフトレジスタ回路１４に入出力される各信号の一例を示すタイミングチャートである。

本実施の形態によれば、制御信号ＣＯＮＶ１〜ＣＯＮＶｊに関して特別なタイミング制御が不要となるので、前記第１の実施の形態に比べて、制御回路４の構成が簡単となる。

また、本実施の形態によれば、その他に、前記第１の実施の形態と同様の利点が得られる。

なお、水平シフトレジスタ回路１８についても、本実施の形態における垂直シフトレジスタ回路１４と同様に構成してもよい。

また、第１の実施の形態を変形して第２及び第３の実施の形態を得たのと同様の変形を、本実施の形態に対して適用してもよい。

なお、前述した第１の実施の形態や第４の実施の形態では、垂直シフトレジスタ回路１４において、制御信号ＣＯＮＶ１〜ＣＯＮＶｊがブロックＢＶ１〜ＢＶｊに対して１対１に供給されるので、制御信号ＣＯＮＶ１〜ＣＯＮＶｊをパラレルにｊ本の制御線で制御回路４からイメージセンサ２に供給すると、制御線の本数が増えてしまう。この点は、水平シフトレジスタ回路１８についても同様である。しかしながら、例えば、制御信号ＣＯＮＶ１〜ＣＯＮＶｊ，ＣＯＮＨ１〜ＣＯＮＨｋをシリアル信号として制御回路４からイメージセンサ２のメモリ等に供給し、当該メモリ等から制御信号ＣＯＮＶ１〜ＣＯＮＶｊ，ＣＯＮＨ１〜ＣＯＮＨｋをブロックＢＶ１〜ＢＶｊ，ＢＨ１〜ＢＨｋにそれぞれ供給するようにすれば、制御回路３とイメージセンサ２とを接続する制御線の本数を大幅に減らすことが可能である。特に、前記第４の実施の形態では、読み出しモードが変わらずに同じ画素範囲を繰り返し読み出す間は、ＣＯＮＶ１〜ＣＯＮＶｊ，ＣＯＮＨ１〜ＣＯＮＨｋは固定されて変わらないので、このようなシリアル信号伝送に適している。

［第５の実施の形態］

図１９は、本発明の第５の実施の形態による固体撮像装置の垂直駆動回路１６を示す回路図である。図１９において、図３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。図２０は、図１９に示す垂直駆動回路に入出力される各信号等の一例を示すタイミングチャートである。なお、図１９では、行数が偶数であるものとしているが、行数は奇数でもよいことは言うまでもない。

本実施の形態が前記第１の実施の形態と異なる所は、垂直駆動回路１６において、第１の実施の形態では、図３に示すように、各行の単位回路６０のアンドゲート６４に選択パルスφＳＥＬを共通して入力しているのに対し、本実施の形態では、図１９に示すように、奇数行の単位回路６０のアンドゲート６４に選択パルスφＳＥＬ−ＯＤＤを入力する一方、偶数行の単位回路６０のアンドゲート６４に選択パルスφＳＥＬ−ＥＶＥＮを入力している点のみである。これにより、本実施の形態では、選択パルスを、奇数行の画素１１の選択トランジスタＴａを制御する選択パルスφＳＥＬ−ＯＤＤと、偶数行の画素１１の選択トランジスタＴａを制御する選択パルスφＳＥＬ−ＥＶＥＮの２系統に分けている。

本実施の形態では、このように選択パルスを２系統に分けることによって、前記第１の実施の形態において図１１及び図１３を参照して説明したような動作（ローリング電子シャッタではない通常の動作）の他、ローリング電子シャッタも行い得るようになっている。

ここでは、本実施の形態において、ローリング電子シャッタを行う場合について説明する。ローリング電子シャッタを行うためには、第１のパルス（リセットパルス用の行選択パルス）に対してはリセット動作を行い、第２のパルス（読み出しパルス用の行選択パルス）に対しては選択動作を行う必要がある。それは、垂直スタートパルスφＳＴＶを入れるタイミングを制御することで実現できる。その様子を、図２０のタイミングチャートを用いて説明する。図２０では、制御信号ＣＯＮＶ１〜ＣＯＮＶ３及び垂直シフトパルスφＳＶ５〜φＳＶ８の図示は省略している。図２０は、ローリング電子シャッタ時における全画素読み出し時の様子を示している。

図２０に示すように、φＳＥＬ−ＯＤＤとφＳＥＬ−ＥＶＥＮには、交互にパルスを入力する。ここで、φＳＶ１とφＳＥＬ−ＥＶＥＮとが重なるタイミングで、垂直スタートパルスφＳＴＶとしてパルスφＳＴＶ−１を入れると、画素１１からの読み出し動作を行わずに、リセット動作のみを行うことができる。一方、φＳＶ１とφＳＥＬ−ＯＤＤとが重なるタイミングで、垂直スタートパルスφＳＴＶとしてパルスφＳＴＶ−２を入れると、通常の読み出し動作が行われる。

前記第１のパルスと前記第２のパルスとの間隔（したがって、図２０中のパルスφＳＴＶ−１，φＳＴＶ−２間の間隔Ｔ１００）を変更することにより、電子シャッタの蓄積時間（図２０中のパルスφＳＴＶ−１，φＳＴＶ−２間の間隔Ｔ１００と同じ長さの時間となる）を調整することができる。なお、垂直スタートパルスφＳＴＶを入れるタイミングの偶数・奇数により制御を切り替えるので、φＳＴＶ−１，φＳＴＶ−２間の間隔Ｔ１００は、奇数行分に設定する。

ローリング電子シャッタ時における部分読み出し時には、垂直スタートパルスφＳＴＶ及び選択パルスφＳＥＬ−ＯＤＤ，φＳＥＬ−ＥＶＥＮを図２０と同様にし、制御信号ＣＯＮＶ１〜ＣＯＮＶ３を図１３と同様にすればよい。

本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる他、ローリング電子シャッタではない通常の動作のみならず、ローリング電子シャッタも行い得るという利点も得られる。そして、本実施の形態によれば、部分読み出し時に、読み飛ばしのために飛び越し走査されるブロック（例えば、図１３と同様の例では、図５中のブロックＢＶ２）は、有効な垂直シフトパルスからみると（すなわち、行選択の観点から見ると）存在しないのと等価であるため、ローリング電子シャッタ時であっても制約を受けずに部分読み出しを行うことができる。

なお、第１の実施の形態を変形して第２乃至第４の実施の形態を得たのと同様の変形を、本実施の形態に対して適用してもよい。

以上、本発明の各実施の形態及びその変形例について説明したが、本発明はこれらに限定されるものではない。

例えば、前述した各実施の形態等では、単位回路７０は２相駆動の回路であったが、本発明では、単位回路７０として例えば１相駆動の回路を採用してもよい。

また、前述した各実施の形態等では、垂直シフトレジスタ回路１４及び水平シフトレジスタ回路１８の両方に本発明によるシフトレジスタ回路を適用しているが、垂直シフトレジスタ回路１４及び水平シフトレジスタ回路１８のいずれか一方のみに本発明によるシフトレジスタ回路を適用し、他方のシフトレジスタ回路として、各単位回路が前記第１の動作モードのみを行う通常のシフトレジスタ回路を採用してもよい。

さらに、本発明によるシフトレジスタ回路の用途は、固体撮像装置の垂直シフトレジスタ回路１４や水平シフトレジスタ回路１８に限定されるものではない。例えば、本発明によるシフトレジスタ回路は、Ｘ−Ｙアドレス方式の表示パネルの垂直シフトレジスタ回路や水平シフトレジスタ回路などにも用いることができる。

本発明の第１の実施の形態による固体撮像装置を示す概略構成図である。 図１中の画素を示す回路図である。 図１中の垂直駆動回路を示す回路図である。 図１中の読み出し回路を示す回路図である。 図１中の垂直シフトレジスタ回路を示す回路図である。 図５中の単位回路の一例を示す回路図である。 図６に示す単位回路の更に具体的な構成を示す回路図である。 図５中の単位回路の他の例を示す回路図である。 図５中の単位回路の更に他の例を示す回路図である。 図５中の単位回路の更に他の例を示す回路図である。 通常の全画素読み出し時において図５に示す垂直シフトレジスタ回路に入出力される各信号を示すタイミングチャートである。 部分読み出し時において図５に示す垂直シフトレジスタ回路に入出力される各信号を示すタイミングチャートである。 部分読み出し時において図５に示す垂直シフトレジスタ回路に入出力される各信号を示す他のタイミングチャートである。 画素部の各領域とブロック分割方法との関係の一例を示す図である。 本発明の第２の実施の形態による固体撮像装置の垂直シフトレジスタ回路を示す回路図である。 本発明の第３の実施の形態による固体撮像装置の垂直シフトレジスタ回路を示す回路図である。 本発明の第４の実施の形態による固体撮像装置の垂直シフトレジスタ回路を示す回路図である。 部分読み出し時において図１７に示す垂直シフトレジスタ回路に入出力される各信号の一例を示すタイミングチャートである。 本発明の第５の実施の形態による固体撮像装置の垂直駆動回路を示す回路図である。 図１９に示す垂直駆動回路に入出力される各信号等の一例を示すタイミングチャートである。 従来の固体撮像装置のローリング電子シャッタ時の通常読み出し（全ての画素の読み出し）の様子を模式的に示す図である。 従来の固体撮像装置のローリング電子シャッタ時の部分読み出しの様子を模式的に示す図である。

符号の説明

２ イメージセンサ
３ タイミングジェネレータ
４ 制御回路
１１ 画素
１４ 垂直シフトレジスタ回路
１８ 水平シフトレジスタ回路
７０ 単位回路
ＢＶ１〜ＢＶｊ ブロック
ＣＯＮＶ１〜ＣＯＮＶｊ，ＣＯＮＨ１〜ＣＯＮＨｋ 制御信号
Ｓ１〜Ｓｊ 個別切替設定部

Claims (12)

1. 縦続接続された複数段の単位回路を備えたシフトレジスタ回路であって、
   前記各段の単位回路は、クロック信号に従うシフト動作によって、当該単位回路に対する入力信号に対応する信号を当該単位回路からの出力信号として伝達する第１の動作モードと、前記クロック信号とは無関係に直ちに、当該単位回路に対する入力信号に対応する信号を当該単位回路からの出力信号として伝達する第２の動作モードとを、選択的に行い得るように構成され、
   前記複数段の単位回路は、複数のブロックに分けられ、
   前記複数のブロックのうちの少なくとも１つのブロックに関して、当該ブロックの前記各段の単位回路が行う動作モードを、他の少なくとも１つのブロックから独立して、制御信号に応じて前記第１及び第２の動作モードのいずれかに切り替えて設定する切替設定部が設けられた、
   ことを特徴とするシフトレジスタ回路。
2. 前記複数段の単位回路のうちの少なくとも１つの単位回路は、縦続接続された第１及び第２のクロックドインバータを含むことを特徴とする請求項１記載のシフトレジスタ回路。
3. 前記複数段の単位回路のうちの少なくとも１つの単位回路は、縦続接続された第１のトランスミッションゲート、第１のインバータ、第２のトランスミッションゲート及び第２のインバータを含むことを特徴とする請求項１記載のシフトレジスタ回路。
4. 前記複数段の単位回路のうちの少なくとも１つの単位回路は、縦続接続された第１のクロックドインバータ、第１のインバータ、第２のクロックドインバータ及び第２のインバータと、前記第１のインバータに逆並列接続された第３のクロックドインバータと、前記第２のインバータに逆並列接続された第４のクロックドインバータと、を含むことを特徴とする請求項１記載のシフトレジスタ回路。
5. 前記複数段の単位回路のうちの少なくとも１つの単位回路は、縦続接続された第１のトランスミッションゲート、第１のインバータ、第２のトランスミッションゲート及び第２のインバータと、第３のインバータ及び第３のトランスミッションゲートの直列回路からなる第１の帰還回路であって前記第１のインバータに並列接続された第１の帰還回路と、第４のインバータ及び第４のトランスミッションゲートの直列回路からなる第２の帰還回路であって前記第２のインバータに並列接続された第２の帰還回路と、を含むことを特徴とする請求項１記載のシフトレジスタ回路。
6. 前記複数のブロックのうちの前記少なくとも１つのブロックは、前記複数のブロックの全てのブロックであることを特徴とする請求項１乃至５のいずれかに記載のシフトレジスタ回路。
7. 前記複数のブロックのうちの前記少なくとも１つのブロックは、前記複数のブロックのうちの一部のブロックであり、
   前記複数のブロックのうちの残りのブロックの前記各段の単位回路は、前記第１の動作モードのみを固定的に行うように設定されたことを特徴とする請求項１乃至５のいずれかに記載のシフトレジスタ回路。
8. 前記切替設定部は、前記複数のブロックのうちの前記少なくとも１つのブロックに関して、当該ブロックの前記各段の単位回路のクロック入力部に対して前記クロック信号を入力させることで、当該ブロックの前記各段の単位回路が行う動作モードを前記第１の動作モードに設定するとともに、当該ブロックの前記各段の単位回路のクロック入力部に対して前記クロック信号とは異なる所定信号を入力させることで、当該ブロックの前記各段の単位回路が行う動作モードを前記第２の動作モードに設定することを特徴とする請求項１乃至７のいずれかに記載のシフトレジスタ回路。
9. 前記クロック信号は２相のクロック信号であることを特徴とする請求項８記載のシフトレジスタ回路。
10. 前記複数のブロックのうちの前記少なくとも１つのブロックに関して、当該ブロックに対応して出力制御部が設けられ、
    前記出力制御部は、当該ブロックの各段の単位回路が行う動作モードが前記第１の動作モードに設定されている場合には、当該ブロックの各段の単位回路の出力信号に応じた信号を出力するとともに、当該ブロックの各段の単位回路が行う動作モードが前記第２の動作モードに設定されている場合には、当該ブロックの各段の単位回路の出力信号に拘わらずに所定の出力信号を出力する、
    ことを特徴とする請求項１乃至９のいずれかに記載のシフトレジスタ回路。
11. ２次元に配置された複数の画素と、前記画素の列を選択する水平走査回路と、前記画素の行を選択する垂直走査回路とを備えた固体撮像装置であって、
    前記水平走査回路及び前記垂直走査回路の少なくとも一方が、請求項１乃至１０のいずれかに記載のシフトレジスタ回路を用いて構成されたことを特徴とする固体撮像装置。
12. 前記複数の画素は、入射光を光電変換して入射光に応じた信号を生成する有効画素の他に、黒レベルの信号を生成するオプチカルブラック画素を含むことを特徴とする請求項１１記載の固体撮像装置。

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