WO2010016388A1 - ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法 - Google Patents

ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法 Download PDF

Info

Publication number
WO2010016388A1
WO2010016388A1 PCT/JP2009/063149 JP2009063149W WO2010016388A1 WO 2010016388 A1 WO2010016388 A1 WO 2010016388A1 JP 2009063149 W JP2009063149 W JP 2009063149W WO 2010016388 A1 WO2010016388 A1 WO 2010016388A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
schottky
gan
barrier diode
electrode
Prior art date
Application number
PCT/JP2009/063149
Other languages
English (en)
French (fr)
Inventor
拓 堀井
宮崎　富仁
木山　誠
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Priority to CN200980131020.XA priority Critical patent/CN102119443B/zh
Priority to EP09804875.4A priority patent/EP2320465A4/en
Priority to JP2010523827A priority patent/JP5531959B2/ja
Priority to US13/057,241 priority patent/US8502337B2/en
Publication of WO2010016388A1 publication Critical patent/WO2010016388A1/ja
Priority to US13/935,344 priority patent/US8901698B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Definitions

  • the present invention relates to a Schottky barrier diode and a manufacturing method of the Schottky barrier diode, for example, a Schottky barrier diode with improved breakdown voltage and a manufacturing method of the Schottky barrier diode.
  • Gallium nitride has various excellent characteristics such as a band gap about three times that of silicon (Si), a breakdown electric field strength about 10 times higher, and a larger saturation electron velocity. Since GaN can be expected to achieve both high breakdown voltage, which is difficult with conventional Si power devices, and low loss, that is, low on-resistance, power devices (power semiconductor elements) such as Schottky barrier diodes (SBD) Application to is expected.
  • Si silicon
  • SBD Schottky barrier diodes
  • Non-Patent Document 1 discloses that the barrier height is increased by heat-treating the Schottky electrode.
  • Non-Patent Document 1 the n-type GaN layer is formed on the sapphire substrate. Since the lattice constant and dislocation density of sapphire and GaN are different, the crystallinity of the GaN layer formed on the sapphire substrate is generally poor. In Non-Patent Document 1, a method for improving the crystallinity of the n-type GaN layer is not disclosed. For this reason, the n-type GaN layer disclosed in Non-Patent Document 1 has a problem that the breakdown voltage of the Schottky barrier diode cannot be sufficiently improved because of its poor crystallinity.
  • the present invention has been made in view of the above problems, and is to provide a Schottky barrier diode and a method for manufacturing the Schottky barrier diode capable of improving the breakdown voltage.
  • the present inventor has found that the reason why the breakdown voltage of the Schottky barrier diode of Non-Patent Document 1 cannot be improved is that the dislocation density of the GaN layer in contact with the Schottky electrode is high. That is, if the dislocation density of the GaN layer is high, the reverse leakage current increases even if the barrier height of the Schottky electrode increases. Further, as a result of intensive studies, the present inventors have found that an increase in reverse leakage current due to the dislocation density of the GaN layer in contact with the Schottky electrode is a factor that greatly affects the breakdown voltage of the Schottky barrier diode. As a result, even if the barrier height of the Schottky electrode is increased as in Non-Patent Document 1, the reverse leakage current cannot sufficiently improve the breakdown voltage of the Schottky barrier diode.
  • the Schottky barrier diode in one aspect of the present invention includes a GaN substrate, a GaN layer formed on the GaN substrate, and a Schottky electrode formed on the GaN layer.
  • the Schottky electrode is formed at a position in contact with the GaN layer and includes a first layer made of Ni or Ni alloy.
  • the Schottky barrier diode manufacturing method includes the following steps. First, a GaN substrate is prepared. A GaN layer is formed on the GaN substrate. A Schottky electrode including a first layer made of Ni or Ni alloy in contact with the GaN layer is formed. The step of forming the Schottky electrode includes a step of forming a metal layer to be the Schottky electrode, and a step of heat-treating the metal layer to form the metal layer on the Schottky electrode including the first layer. It is out.
  • the GaN layer is formed on the GaN substrate. Since the underlying substrate and the grown layer have the same composition, the dislocation density of the GaN layer can be reduced. For this reason, the reverse leakage current can be reduced when a reverse bias is applied to the Schottky barrier diode.
  • the Schottky electrode capable of effectively increasing the barrier height by heat treatment is Ni or Ni alloy.
  • the barrier height of the Schottky electrode can be effectively increased by forming Ni or a Ni alloy at a position in contact with the GaN layer.
  • the reverse leakage current due to dislocation is small, so that the breakdown voltage of the Schottky barrier diode can be improved by increasing the barrier height of the Schottky electrode.
  • the dislocation density in the region in contact with the Schottky electrode in the GaN layer is preferably 1 ⁇ 10 8 cm ⁇ 2 or less.
  • a GaN substrate having a dislocation density of 1 ⁇ 10 8 cm ⁇ 2 or less is prepared.
  • the present inventor has found that the reverse leakage current can be reduced by reducing the dislocation density in the region in contact with the Schottky electrode. Further, as a result of earnest research, the inventor is more effective in reducing the reverse leakage current.
  • the dislocation density in the region in contact with the Schottky electrode is 1 ⁇ 10 8 cm ⁇ 2 or less. I found out. For this reason, the breakdown voltage of the Schottky barrier diode can be further improved.
  • the GaN layer takes over the dislocation density of the GaN substrate that is the base substrate. For this reason, by setting the dislocation density of the GaN substrate to 1 ⁇ 10 8 cm ⁇ 2 or less, the dislocation density of the GaN layer formed thereon can be set to 1 ⁇ 10 8 cm ⁇ 2 or less.
  • a Schottky barrier diode includes a GaN layer and a Schottky electrode formed on the GaN layer.
  • the dislocation density in the region in contact with the Schottky electrode in the GaN layer is 1 ⁇ 10 8 cm ⁇ 2 or less, and the Schottky electrode is formed at a position in contact with the GaN layer and is made of Ni or Ni alloy. Contains layers of.
  • a method for manufacturing a Schottky barrier diode includes the following steps. First, a GaN layer is prepared. A Schottky electrode including a first layer made of Ni or Ni alloy in contact with the GaN layer is formed. The step of preparing the GaN layer includes the step of preparing a GaN layer in which the dislocation density in the region in contact with the Schottky electrode is 1 ⁇ 10 8 cm ⁇ 2 or less. The step of forming the Schottky electrode includes a step of forming a metal layer to be the Schottky electrode, and a step of heat-treating the metal layer to form the metal layer on the Schottky electrode including the first layer. It is out.
  • the present inventors have found that the reverse leakage current can be greatly reduced when the dislocation density in the region in contact with the Schottky electrode is 1 ⁇ 10 8 cm ⁇ 2 or less. Further, Ni or Ni alloy that can increase the barrier height by heat treatment as a Schottky electrode is used. Therefore, when a reverse bias is applied to the Schottky barrier diode, the reverse leakage current due to dislocation is small, so that the breakdown voltage of the Schottky barrier diode can be improved by increasing the barrier height of the Schottky electrode.
  • the Schottky barrier diode in the above other aspect further includes a GaN substrate in contact with the surface opposite to the surface in contact with the Schottky electrode in the GaN layer.
  • the method for manufacturing a Schottky barrier diode in the other aspect further includes a step of preparing a GaN substrate, and in the step of preparing the GaN layer, the GaN layer is epitaxially grown on the GaN substrate.
  • the dislocation density of the GaN layer can be reduced. Therefore, the reverse leakage current can be further reduced when a reverse bias is applied to the Schottky barrier diode. Therefore, the breakdown voltage of the Schottky barrier diode can be further improved.
  • the Schottky electrode further includes a second layer formed on the first layer and containing gold (Au).
  • the step of forming the Schottky electrode further includes a step of forming a second layer containing Au on the first layer.
  • Au has a small electrical resistance and is therefore preferably used for connection to wiring. For this reason, it can be suitably used for a device including a Schottky barrier diode.
  • the Schottky barrier diode in the one and other aspects described above, preferably, the Schottky barrier diode is formed on the GaN layer, and the Schottky electrode formed therein is formed with an insulating layer, and connected to the Schottky electrode, And a field plate electrode formed so as to overlap the insulating layer.
  • a step of forming an insulating layer having an opening on the GaN layer, and a field plate connected to the Schottky electrode and overlapping the insulating layer A step of forming an (FP) electrode, and in the step of forming the metal layer, the metal layer is formed in contact with the GaN layer inside the opening of the insulating layer.
  • the reverse leakage current can be reduced. Under this condition, electric field relaxation occurs due to the field plate structure. As a result, the reverse leakage current is further reduced and the reverse withstand voltage can be increased.
  • the field plate structure is a structure constituted by an insulating layer and a field plate electrode formed on the insulating layer.
  • the field plate electrode is electrically connected to the Schottky electrode, and the Schottky electrode and the field plate electrode have the same potential.
  • the field plate structure alleviates the electric field concentration at the end of the Schottky electrode during operation, which causes device destruction, and makes it possible to increase the breakdown voltage and output of the Schottky barrier diode.
  • the material of the insulating layer can be SiN x , for example.
  • the metal layer in the step of heat-treating the metal layer, is heat-treated at a temperature of 300 ° C. or higher and 600 ° C. or lower. More preferably, in the step of heat treating the metal layer, the metal layer is heat treated at a temperature of 400 ° C. or higher and 550 ° C. or lower.
  • the barrier height of the Schottky electrode can be effectively increased by performing heat treatment in a temperature range of 300 ° C. or higher and 600 ° C. or lower. By performing the heat treatment in a temperature range of 400 ° C. or higher and 550 ° C. or lower, the Schottky barrier height can be increased more effectively. For this reason, the breakdown voltage of the Schottky barrier diode can be further improved.
  • the step of forming the metal layer and the step of heat treatment are preferably performed in parallel.
  • the metal layer can be heat-treated by using heat applied when the metal layer is formed. For this reason, the energy required for forming the Schottky electrode can be reduced. Further, the Schottky barrier diode can be manufactured by simplifying the process.
  • the metal layer is heat-treated at a temperature of 200 ° C. or higher and 600 ° C. or lower.
  • the heat applied when forming the metal layer can be used, so that the Schottky barrier height can be increased even at a low temperature. Can do. That is, by performing heat treatment in a temperature range of 200 ° C. or more and 600 ° C. or less, the Schottky barrier height can be effectively increased. For this reason, the breakdown voltage of the Schottky barrier diode can be further improved.
  • the metal layer is heat-treated in an atmosphere containing nitrogen.
  • the GaN layer is formed by a step of heat-treating the GaN layer prior to the step of forming the metal layer, and a plasma CVD (Chemical Vapor Deposition) method. It further includes at least one of a step of forming an insulating layer thereon.
  • the inventor has improved the barrier height of the metal layer formed thereafter by heat-treating the GaN layer before forming the metal layer and forming an insulating layer on the GaN layer by plasma CVD. I found what I could do. For this reason, the breakdown voltage of the Schottky barrier diode can be further improved.
  • the Schottky barrier diode and the Schottky barrier diode manufacturing method of the present invention when a reverse bias is applied to the Schottky barrier diode, the reverse leakage current due to the dislocation is small, so that the barrier height of the Schottky electrode is increased. As a result, the breakdown voltage of the Schottky barrier diode can be improved.
  • FIG. 1 is a perspective view schematically showing a Schottky barrier diode in a first embodiment of the present invention. It is sectional drawing which shows schematically another Schottky barrier diode in Embodiment 1 of this invention. It is a flowchart which shows the manufacturing method of the Schottky barrier diode in Embodiment 1 of this invention in process order. It is sectional drawing which shows schematically the Schottky barrier diode in Embodiment 2 of this invention. It is a perspective view which shows roughly the Schottky barrier diode in Embodiment 2 of this invention.
  • FIG. 10 is a cross-sectional view schematically showing a Schottky barrier diode of Comparative Example 2.
  • FIG. It is a figure which shows the relationship between the heat processing temperature and the height of barrier height in Example 2.
  • FIG. It is a figure which shows the relationship between a reverse voltage and current density in Example 1.
  • FIG. 1 is a cross-sectional view schematically showing a Schottky barrier diode in the present embodiment.
  • FIG. 2 is a perspective view schematically showing the Schottky barrier diode in the present embodiment.
  • FIG. 1 is a cross-sectional view taken along line II in FIG.
  • the Schottky barrier diode (SBD) 1 is formed on the GaN substrate 2, the GaN layer 3 formed on the surface 2 a of the GaN substrate 2, and the GaN layer 3.
  • a Schottky electrode 4 and an ohmic electrode 6 formed under the back surface 2b of the GaN substrate 2 are provided.
  • the GaN substrate 2 has a front surface 2a and a back surface 2b.
  • the dislocation density in the GaN substrate 2 is preferably as low as possible, for example, preferably 1 ⁇ 10 8 cm ⁇ 2 or less, more preferably 1 ⁇ 10 7 cm ⁇ 2 or less, and 1 ⁇ 10 6 cm ⁇ 2. More preferably, it is the following. Since the dislocation density of the GaN layer 3 formed on the GaN substrate 2 can be similarly reduced, when the dislocation density of the GaN substrate 2 is 1 ⁇ 10 8 cm ⁇ 2 or less, the dislocation density of the GaN layer 3 is 1 ⁇ 10 6.
  • GaN substrate 2 dislocation density can be reduced dislocation density of GaN layer 3 to 1 ⁇ 10 7 cm -2 or less in the case of 1 ⁇ 10 7 cm -2 or less, GaN substrate 2 dislocation density can be reduced dislocation density of GaN layer 3 to 1 ⁇ 10 6 cm -2 or less in the case of 1 ⁇ 10 6 cm -2.
  • the lower limit of the dislocation density of the GaN substrate 2 is, for example, about 1 ⁇ 10 3 cm ⁇ 2 .
  • the dislocation density in the present embodiment can be measured, for example, by counting the number of pits formed by etching in molten KOH (potassium hydroxide) and dividing by the unit area.
  • the GaN substrate 2 is, for example, a self-supporting substrate, and has a thickness of, for example, 100 ⁇ m or more.
  • the carrier concentration of the GaN substrate 2 is, for example, about 1 ⁇ 10 16 cm ⁇ 3 .
  • the dislocation density of the region 3c in contact with the Schottky electrode 4 in the GaN layer 3 is preferably as low as possible. For example, it is preferably 1 ⁇ 10 8 cm ⁇ 2 or less, and more preferably 1 ⁇ 10 7 cm ⁇ 2 or less. Preferably, it is 1 ⁇ 10 6 cm ⁇ 2 or less.
  • the dislocation density in the region 3c is 1 ⁇ 10 8 cm ⁇ 2 or less, the reverse leakage current when a reverse bias is applied to the Schottky barrier diode 1 can be reduced.
  • the dislocation density in the region 3c is 1 ⁇ 10 7 cm ⁇ 2 or less, the reverse leakage current can be further reduced.
  • the dislocation density in the region 3c is 1 ⁇ 10 6 cm ⁇ 2 or less, the reverse leakage current can be further reduced.
  • the lower limit of the dislocation density of the GaN layer 3 is, for example, about 1 ⁇ 10 3 cm ⁇ 2 .
  • the GaN layer 3 has a thickness of about 5 ⁇ m, for example.
  • the conductivity type of the GaN layer 3 is not particularly limited, but is preferably n-type from the viewpoint that it can be easily formed.
  • Schottky electrode 4 is formed at a position in contact with GaN layer 3 and includes a first layer made of Ni or Ni alloy (for example, Schottky electrode 4 as a whole in FIG. 1, first layer 4a in FIG. 3). It is out.
  • the Schottky electrode 4 forms a Schottky junction with the GaN layer 3.
  • the barrier height of the first layer of the Schottky electrode 4 is preferably as high as possible, for example, 0.83 eV or more and 1.20 eV or less, and 0.83 eV or more and 0.98 eV or less from the viewpoint of easy realization.
  • FIG. 3 is a cross-sectional view schematically showing another Schottky barrier diode in the present embodiment.
  • the Schottky electrode 4 includes a first layer 4a formed at a position in contact with the GaN layer 3, and a second layer 4b formed on the first layer 4a. May be.
  • the first layer 4a is made of Ni or a Ni alloy
  • the second layer 4b is made of an arbitrary metal.
  • the second layer 4b is preferably made of Au.
  • the Schottky electrode 4 may be formed with one or more other layers on the second layer 4b.
  • the planar shape of the Schottky electrode 4 is, for example, a circular shape having a diameter of about 220 ⁇ m.
  • the first layer 4a has a thickness of 25 nm to 50 nm, for example, and the second layer 4b has a thickness of about 300 nm, for example.
  • the ohmic electrode 6 is formed so as to cover the entire back surface 2 b of the GaN substrate 2.
  • the ohmic electrode 6 is made of, for example, any one of Ti (titanium), Al (aluminum), Au, or two or more kinds of these materials.
  • the ohmic electrode 6 has a thickness of about 100 nm to 340 nm, for example.
  • the Schottky barrier diode 1 has a vertical structure in which a current flows from one of the Schottky electrode 4 and the ohmic electrode 6 to the other.
  • the vertical structure can pass a larger current than the horizontal structure, and therefore the vertical structure is a structure more suitable for the power device.
  • the GaN substrate 2 and the GaN layer 3 are conductive, a vertical structure in which the ohmic electrode 6 is formed on the back side is possible.
  • the ohmic electrode 6 is formed as an electrode on the back surface 2b side of the GaN substrate 2, but the present invention is not particularly limited thereto, and may be a Schottky electrode or the like.
  • FIG. 4 is a flowchart showing the manufacturing method of the Schottky barrier diode in the present embodiment in the order of steps.
  • a substrate preparation step (S10) is performed.
  • the GaN substrate 2 is prepared.
  • a substrate formed by an arbitrary manufacturing method can be used.
  • the main surface of the (0001) plane manufactured by HVPE (Hydride Vapor Phase Epitaxy) method is used.
  • a GaN substrate 2 is prepared.
  • the dislocation density in the GaN substrate 2 is preferably as low as possible. For example, it is preferably 1 ⁇ 10 8 cm ⁇ 2 or less, more preferably 1 ⁇ 10 7 cm ⁇ 2 or less, and 1 ⁇ 10 6 cm ⁇ 2 or less. Is more preferable.
  • a GaN layer forming step (S20) is performed.
  • the GaN layer 3 is formed on the GaN substrate 2.
  • the GaN layer 3 is grown on the GaN substrate 2 by OMVPE (Organo-Metallic Vapor Phase Epitaxy) method.
  • the dislocation density of the GaN layer 3 grown in this manner is preferably as low as possible. For example, it is preferably 1 ⁇ 10 8 cm ⁇ 2 or less, more preferably 1 ⁇ 10 7 cm ⁇ 2 or less, and 1 ⁇ 10 6 cm 2 or less. More preferably, it is not more than cm ⁇ 2 .
  • an ohmic electrode forming step (S30) is performed.
  • the ohmic electrode 6 is formed on the back surface 2b of the GaN substrate 2.
  • the following steps are performed.
  • the back surface 2b of the GaN substrate 2 is cleaned with organic cleaning and hydrochloric acid.
  • a metal material such as Ti, Al, Au or the like is formed on the entire back surface 2b by, for example, EB (Electron Beam) vapor deposition or resistance heating vapor deposition.
  • heat treatment is performed at 600 ° C. for about 2 minutes in a nitrogen atmosphere to alloy the metal material, and the ohmic electrode 6 is formed.
  • the GaN layer 3 is heat-treated as a result.
  • the heat treatment temperature is not limited to the above temperature, and is, for example, 400 ° C. or higher and 800 ° C. or lower, preferably 600 ° C. or higher and 700 ° C. or lower. Can do.
  • the barrier height of the metal layer formed in the metal layer forming step (S41) described later can be improved, the barrier height of the Schottky electrode 4 can be improved.
  • a Schottky electrode forming step (S40) is performed.
  • the Schottky electrode 4 including the first layer 4a (see FIG. 3) made of Ni or Ni alloy on the GaN layer 3 and at a position in contact with the GaN layer 3 is used. Form.
  • a resist having a circular opening (pattern) is formed on the surface 3a of the GaN layer 3 by photolithography. Thereafter, the surface treatment of the GaN layer 3 by hydrochloric acid cleaning is performed at room temperature for 3 minutes.
  • a metal layer to be the Schottky electrode 4 is formed (metal layer forming step (S41)).
  • metal layer forming step (S41) a first metal layer made of Ni or Ni alloy to be the first layer of the Schottky electrode 4 is formed, and a second metal made of Au is formed on the first metal layer. It is preferable to form a metal layer.
  • This metal layer can be formed by an arbitrary method.
  • the first metal layer can be formed by an EB method or the like, and the second metal layer can be formed by a resistance heating vapor deposition method. Thereafter, when the resist is removed, the metal layer formed on the resist is simultaneously removed (lifted off), and a metal layer to be the Schottky electrode 4 is formed.
  • the shape of the metal layer can be formed, for example, so that the planar shape is circular.
  • this metal layer is heat-treated (heat treatment step (S42)).
  • the Schottky electrode 4 including the first layer is formed from the metal layer.
  • the barrier height of the first layer 4a made of Ni or Ni alloy can be increased, the barrier height of the Schottky electrode 4 is increased.
  • the metal layer is preferably heat-treated at 300 ° C. or more and 600 ° C. or less, more preferably 400 ° C. or more and 550 ° C. or less.
  • the barrier height of the first layer 4a made of Ni and Ni alloy can be increased.
  • the barrier height of the first layer 4a can be greatly increased.
  • the barrier height of the first layer 4a of the Schottky electrode 4 can be increased by a short heat treatment.
  • the barrier height of the Schottky electrode 4 including the layers 4a and 4b increases further.
  • a material such as gold can be used as the metal layer (second layer 4b) that can increase the barrier height of the Schottky electrode 4 as described above.
  • the heat treatment step (S42) it is preferable to heat treat the metal layer in an atmosphere containing nitrogen. Since N atoms are likely to transition at low energy, when heat is applied to the GaN layer 3, N tends to escape from the region exposed to the heat treatment atmosphere on the surface 3a of the GaN layer 3. However, if nitrogen is contained in the atmosphere to be heat-treated, it is difficult for N to escape from the GaN layer 3, and N that has escaped from the GaN layer 3 can be compensated. For this reason, N which escapes from the GaN layer 3 can be suppressed. For this reason, even if the heat treatment step (S42) is performed, it is possible to suppress the formation of defects such as dislocations due to the loss of N in the GaN layer 3. Therefore, an increase in reverse leakage current can be suppressed.
  • the heat treatment step (S42) it is preferable to heat treat the metal layer in an atmospheric pressure.
  • the metal layer may be heat-treated in a pressurized atmosphere.
  • the metal layer forming step (S41) and the heat treatment step (S42) can be performed in parallel.
  • the metal layer is preferably heat treated at a temperature of 200 ° C. or higher and 600 ° C. or lower.
  • a metal layer is formed on the front surface 3 a of the GaN layer 3 and heated from the back surface 2 b of the GaN substrate 2.
  • the metal layer formed on the surface 3a of the GaN layer 3 from the back surface 2b of the GaN substrate 2 can be heat-treated.
  • the method of heating from the back surface 2b of the GaN substrate 2 is not particularly limited. For example, a method of heating with a laser beam or the like, or a heating member such as a thermocouple mounted on the susceptor with the GaN substrate 2 back surface 2b mounted on the susceptor. The method of doing is mentioned.
  • metal layer forming step (S41) and the heat treatment step (S42) only need to be performed at least partially.
  • the Schottky barrier diode 1 shown in FIGS. 1 to 3 can be manufactured.
  • the GaN layer 3 is formed on the GaN substrate 2, the dislocation density of the GaN layer 3 can be reduced. For this reason, when a reverse voltage is applied to the Schottky barrier diode 1, the occurrence of reverse leakage current can be suppressed.
  • the first layer made of Ni or Ni alloy is formed so as to be in contact with the GaN layer 3. For this reason, the barrier height of the Schottky electrode can be increased. Therefore, the leakage current due to dislocation can be suppressed, and the breakdown voltage of the Schottky barrier diode 1 can be effectively improved by increasing the barrier height of the Schottky electrode.
  • FIG. 5 is a cross-sectional view schematically showing the Schottky barrier diode in the present embodiment.
  • FIG. 6 is a partially cutaway view schematically showing the Schottky barrier diode in the present embodiment.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • the Schottky barrier diode 11 in the present embodiment is different in that it further includes a field plate (FP) electrode 16 and an insulating layer 17.
  • FP field plate
  • the insulating layer 17 is formed on the surface 3a of the GaN layer 3, and an opening in which the Schottky electrode 4 is formed is formed.
  • the insulating layer 17 is made of, for example, a silicon nitride film (SiN x ).
  • the field plate electrode 16 is connected to the Schottky electrode 4 located in the opening of the insulating layer 17 and is formed so as to overlap the insulating layer 17.
  • the field plate electrode 16 is, for example, a ring shape having a diameter of about 220 ⁇ m in plan view.
  • the field plate electrode 16 and the Schottky electrode 4 constitute an electrode 15. That is, the electrode 15 includes the Schottky electrode 4 that is a portion in contact with the surface 3 a of the GaN layer 3 inside the opening of the insulating layer 17 and the field plate electrode 16 that is a portion overlapping the insulating layer 17.
  • the field plate electrode 16 and the insulating layer 17 form a field plate structure.
  • the breakdown voltage of the Schottky barrier diode 11 can be further improved.
  • the field plate structure will be described.
  • the thickness t of the insulating layer 17 is preferably 10 nm or more and 5 ⁇ m or less.
  • the thickness t of the insulating layer 17 is 10 nm or more, it is possible to suppress the resistance of the insulating layer 17 from being lowered, and the effect of the field plate structure is exhibited without the insulating layer 17 being destroyed first.
  • the thickness of the insulating layer 17 is 5 ⁇ m or less, electric field relaxation by the field plate structure can be obtained.
  • the field plate length L is preferably 1 ⁇ m or more and 1 mm or less.
  • the field plate structure can be easily manufactured, and the effect of the field plate structure can be stably obtained.
  • the field plate length L is 1 mm or less, electric field relaxation by the field plate structure is obtained.
  • the field plate length L is a length in which the field plate electrode 16 overlaps the insulating layer 17.
  • the field plate length L is a length in which the field plate electrode 16 overlaps the insulating layer 17 in a cross section of the Schottky barrier diode 11 passing through the center of the circular electrode 15. is there. That is, when the planar shape of the opening of the insulating layer 17 is circular and the planar shape of the Schottky electrode 4 which is a part of the electrode 15 is circular, the field plate length L is the radial direction of the electrode 15. The length of the field plate electrode 16 overlaps the insulating layer 17 in FIG.
  • the field plate length L means that the field plate electrode 16 has the insulating layer 17 in a linear direction connecting the center of gravity with respect to the planar shape of the Schottky electrode 4 and a certain point on the outer periphery of the planar shape. It is the length that overlaps.
  • the insulating layer 17 has an end face 17 a that faces an opening that is a part where the electrode 15 contacts the GaN layer 3.
  • the end face 17a is inclined with respect to the surface 3a of the GaN layer 3 so as to form an angle ⁇ .
  • the field plate electrode 16, which is a portion overlapping the insulating layer 17 in the electrode 15, is overlaid on the insulating layer 17 so as to adhere to the end face 17 a.
  • the end face 17a is inclined with respect to the surface 3a, the effect of electric field relaxation by the field plate structure can be increased. As a result, the breakdown voltage of the Schottky barrier diode 11 can be further improved.
  • Such an inclination of the end surface 17a of the insulating layer 17 can be formed by wet etching, dry etching, or the like. End face 17a is formed such that angle ⁇ is in the range of, for example, not less than 0.1 ° and not more than 60 °. When the angle of inclination is 0.1 ° or more, the angle reproducibility is easily obtained. On the other hand, when the inclination angle is 60 ° or less, the effect of electric field relaxation is increased.
  • FIG. 7 is a flowchart which shows the manufacturing method of the Schottky barrier diode in this Embodiment in process order.
  • the manufacturing method of the Schottky barrier diode in the present embodiment basically has the same configuration as that of the first embodiment, but the insulating layer forming step (S50), the insulating layer etching step (S60), and the field plate The difference is that an electrode forming step (S70) is further provided.
  • the substrate preparation step (S10) and the GaN layer formation step (S20) are performed as in the first embodiment.
  • an insulating layer forming step (S50) is performed.
  • the insulating layer 17 having an opening is formed on the GaN layer 3.
  • the insulating layer 17 made of SiN x is formed on the GaN layer 3 by, for example, plasma CVD (Chemical Vapor Deposition).
  • plasma CVD Chemical Vapor Deposition
  • the insulating layer 17 is formed on the GaN layer 3 by the plasma CVD method prior to the step of forming the metal layer.
  • the insulating layer 17 is formed at a temperature of 300 ° C. or higher and 400 ° C. or lower, for example.
  • the GaN layer 3 is heat-treated at 300 ° C. or higher and 400 ° C. or lower.
  • the barrier height of the Schottky electrode 4 can be improved.
  • the film thickness t of the insulating layer 17 is, for example, about 1 ⁇ m.
  • SiN x is deposited using, for example, NH 3 , SiH 4 (monosilane), NH 3 (ammonia), H 2 (hydrogen), N 2 or the like as a source gas. Note that it is preferable to form a SiN x film from SiH 4 and N 2 without using NH 3 because the hydrogen concentration in the insulating layer 17 can be lowered.
  • an ohmic electrode forming step (S30) is performed as in the first embodiment.
  • an insulating layer etching step (S60) is performed. In the insulating layer etching step (S60), the region where the Schottky electrode 4 is formed and the region where the field plate electrode 16 is formed in the insulating layer 17 are removed by etching.
  • a resist having an opening is formed on the insulating layer 17 by photolithography. Thereafter, the insulating layer 17 exposed from the opening of the resist is wet-etched with BHF (Buffered Hydrogen Fluoride). Thereafter, the resist is removed by organic cleaning and ashing in an atmosphere containing oxygen and nitrogen. In this way, the insulating layer 17 is etched to form an opening in the insulating layer 17. At this point, the GaN layer 3 is exposed in the opening.
  • the side surface of the opening can be formed to have a truncated cone shape having a maximum diameter of 200 ⁇ m, for example.
  • a Schottky electrode forming step (S40) including a metal layer forming step (S41) and a heat treatment step (S42) is performed.
  • a metal layer is formed in contact with the GaN layer 3 inside the opening of the insulating layer 17 formed in the insulating layer etching step (S60).
  • a field plate electrode forming step (S70) is performed.
  • the field plate electrode 16 is formed so as to be connected to the Schottky electrode 4 and to overlap the insulating layer 17.
  • a resist having an opening is formed on the region excluding the vicinity of the opening of the insulating layer 17 and the Schottky electrode 4.
  • an electrode material to be the field plate electrode 16 is formed so as to be connected to the Schottky electrode 4 and overlap the insulating layer 17. Thereafter, when the resist is removed, the electrode material formed on the resist is simultaneously removed (lifted off), and the field plate electrode 16 can be formed.
  • the field plate electrode 16 may be formed of the same material as the Schottky electrode 4. Alternatively, the field plate electrode 16 may be formed using a material different from the material of the Schottky electrode 4, such as a material having good adhesion to the insulating layer 17.
  • the Schottky barrier diode 11 shown in FIGS. 5 and 6 can be manufactured.
  • the field plate electrode 16 is formed after the Schottky electrode 4 is formed.
  • the Schottky electrode 4 and the field plate electrode 16 may be formed simultaneously.
  • a resist having an opening is formed, and a metal layer to be the Schottky electrode 4 and an electrode material to be the field plate electrode are formed in the opening by an evaporation method. Thereafter, when removing the resist, the metal layer and the electrode material on the resist are simultaneously removed (lift-off).
  • the Schottky electrode 4 that is in contact with the surface 3 a of the GaN layer 3 inside the opening of the insulating layer 17 and the field plate electrode 16 that is connected to the Schottky electrode 4 and overlaps the insulating layer 17. are formed. That is, since the diameter of the field plate electrode 16 is larger than the diameter of the opening formed in the insulating layer 17, a part of the electrode 15 overlaps with the insulating layer 17 to form the field plate electrode 16.
  • the Schottky barrier diode 11 and the manufacturing method thereof are formed on the GaN layer 3 and the insulating layer 17 in which the opening having the Schottky electrode 4 formed therein is formed. It further includes a field plate electrode 16 connected to the Schottky electrode 4 and formed to overlap the insulating layer 17. Since the GaN layer 3 is formed on the GaN substrate 2, the GaN layer 3 having a low dislocation density can be formed by preparing the GaN substrate 2 having a low dislocation density. For this reason, reverse leakage current can be reduced.
  • the Schottky barrier diode 11 having the field plate structure under the condition that the reverse leakage current is reduced and under the condition that a heat-treated Ni or Ni alloy Schottky electrode capable of realizing a high barrier height is used. Electric field relaxation due to the field plate structure occurs remarkably. As a result, the reverse leakage current can be further reduced and the breakdown voltage can be increased. This effect is remarkable when the dislocation density in the region in contact with the Schottky electrode 4 in the GaN layer 3 is 1 ⁇ 10 8 cm ⁇ 2 or less.
  • the GaN layer 3 is heat-treated (in this embodiment, the ohmic electrode forming step (S41)), and the GaN layer 3 is formed by plasma CVD. At least one of the steps of forming the insulating layer 17.
  • the inventor conducted heat treatment on the GaN layer 3 before forming the metal layer to be the Schottky electrode 4, and formed the insulating layer 17 on the GaN layer 3 by plasma CVD. It has been found that the barrier height of the metal layer formed thereafter can be improved. For this reason, the breakdown voltage of the Schottky barrier diode 11 can be further improved. The reason for this will be described below.
  • the GaN layer 3 is heat-treated (for example, 600 ° C. or lower) before the metal layer forming step (S41), the surface state of the GaN layer 3 is changed by the heat treatment.
  • the state of the Schottky interface changes in the heat treatment after the metal layer forming step (S41), and it is considered that the barrier height can be increased.
  • the state of the Schottky interface changes in the heat treatment after the metal layer forming step (S41), and an increase in barrier height can be obtained.
  • the surface state of the GaN layer 3 is changed by exposing the surface 3a of the GaN layer 3 to plasma by plasma CVD film formation.
  • the state of the Schottky interface changes in the heat treatment after the metal layer forming step (S41), and it is considered that the barrier height can be increased.
  • the insulating layer 17 is formed on the GaN layer 3 during the heat treatment, N omission on the surface 3a of the GaN layer 3 is less likely to occur. Thereby, it is considered that the state of the Schottky interface changes in the heat treatment after the metal layer forming step (S41), and an increase in barrier height can be obtained.
  • the barrier height of the metal layer is provided by including at least one of a step of heat-treating the GaN layer 3 and a step of forming the insulating layer 17 on the GaN layer 3 by plasma CVD.
  • the barrier height of the Schottky electrode 4 can be greatly improved.
  • FIG. 8 is a cross-sectional view schematically showing a Schottky barrier diode in the present embodiment.
  • Schottky barrier diode 21 in the present embodiment has basically the same configuration as Schottky barrier diode 11 in Embodiment 2, but does not have a GaN substrate. Different in.
  • the Schottky barrier diode 21 includes a support substrate 23, a GaN foundation layer 22, a GaN layer 3, an electrode 15, an insulating layer 17, and an ohmic electrode 6.
  • the dislocation density of the region 3c in contact with the Schottky electrode 4 in the GaN layer 3 is 1 ⁇ 10 8 cm ⁇ 2 or less, preferably 1 ⁇ 10 7 cm ⁇ 2 or less, and more preferably 1 ⁇ 10 6 cm ⁇ 2 or less.
  • the support substrate 23 is a conductive substrate.
  • a GaN foundation layer 22 is formed on the support substrate 23.
  • a GaN layer 3 is formed on the GaN foundation layer 22.
  • the support substrate 23 and the GaN foundation layer 22 are in ohmic contact. Moreover, when the support substrate 23 is a metal, the ohmic electrode 6 may be omitted. Since other configurations are the same as those in the second embodiment, description thereof will not be repeated.
  • FIG. 9 is a flowchart showing the manufacturing method of the Schottky barrier diode in the present embodiment in the order of steps.
  • the manufacturing method of the Schottky barrier diode according to the present embodiment basically has the same configuration as that of the second embodiment, but instead of the substrate preparation step (S10), a bonded substrate preparation step (S80). It differs in that it has.
  • the GaN substrate 2 is prepared (substrate preparation step (S81)) in the same manner as the substrate preparation step (S10) of the second embodiment.
  • the ion implantation step (S82) impurities are ion implanted from the front surface 2a or the back surface 2b of the GaN substrate 2.
  • a layer containing a large amount of impurities is formed in the vicinity of the front surface 2a or the back surface 2b of the GaN substrate 2.
  • the support substrate forming step (S83) the ion-implanted surface and the support substrate 23 are bonded together.
  • the heat treatment step (S84) heat treatment is performed in a state where the GaN substrate 2 and the support substrate 23 are bonded together.
  • the GaN substrate 2 is divided with a region containing a large amount of impurities as a boundary.
  • the bonded substrate in which the GaN base layer 22 thinner than the GaN substrate 2 is formed on the support substrate 23 and the support substrate 23 can be formed (bonded substrate preparation step (S80)).
  • the manufacturing cost can be reduced.
  • the GaN layer 3 is formed on the GaN foundation layer 22.
  • the dislocation density in a region in contact with a Schottky electrode described later is 1 ⁇ 10 8 cm ⁇ 2 or less.
  • the insulating layer forming step (S50), the ohmic electrode forming step (S30), the insulating layer etching step (S60), the Schottky electrode forming step (S40), and the field plate electrode forming step ( S70) is performed.
  • the Schottky barrier diode 21 shown in FIG. 8 can be manufactured.
  • the GaN base layer 22 is formed using the GaN substrate 2, and the GaN layer 3 is formed using the GaN base layer 22, but the present invention is not limited to this.
  • the Schottky barrier diode 21 having the field plate structure has been described as an example.
  • the Schottky barrier diode of the present invention may not have the field plate structure.
  • the dislocation density of the region 3c in contact with the Schottky electrode 4 in the GaN layer 3 is 1 ⁇ 10 8 cm ⁇ 2 or less.
  • the present inventor has found that the lower the dislocation density in the Schottky junction region 3c in the GaN layer 3, the lower the reverse leakage current, and the more effective the reduction of the reverse leakage current in the region 3c is 1 ⁇ 10. It was found to be 8 cm -2 or less. For this reason, reverse leakage current can be reduced. Further, the present inventor has found that when the material of the Schottky electrode 4 to be Schottky bonded is Ni or Ni alloy, the barrier height can be effectively increased by heat treatment.
  • the barrier height of the Schottky electrode 4 can be improved. Therefore, when a reverse bias is applied to the Schottky barrier diode 21, since the reverse leakage current due to dislocation is small, the breakdown voltage of the Schottky barrier diode 21 can be improved by increasing the barrier height of the Schottky electrode 4.
  • an n-type GaN free-standing substrate prepared by the HVPE method and having a main surface of (0001) plane was prepared.
  • This GaN substrate had a dislocation density of 1 ⁇ 10 6 cm ⁇ 2 or less, a carrier concentration of 3 ⁇ 10 18 cm ⁇ 3 , and a thickness of 400 ⁇ m.
  • the n-type GaN layer 3 was epitaxially grown on the GaN substrate by OMVPE.
  • the GaN layer 3 had a dislocation density of 1 ⁇ 10 6 cm ⁇ 2 , a carrier concentration of 1 ⁇ 10 16 cm ⁇ 3 , and a thickness of 5 ⁇ m.
  • the dislocation density was a value measured by a method of counting the number of pits formed by etching in molten KOH and dividing by the unit area.
  • the insulating layer 17 made of SiN x was formed by plasma CVD.
  • This insulating layer 17 had a thickness of 0.5 ⁇ m.
  • the back surface 2b of the GaN substrate 2 was subjected to organic cleaning and hydrochloric acid cleaning. Thereafter, 20 nm thick Ti, 100 nm thick Al, 20 nm thick Ti, and 200 nm thick Au are formed on the back surface 2b of the GaN substrate 2 by EB vapor deposition and resistance heating vapor deposition. The layers were laminated in this order. After forming this metal layer, this metal layer was heat-treated at 600 ° C. for 2 minutes in an atmosphere containing nitrogen to form an alloy. Thereby, the ohmic electrode 6 was formed.
  • the following steps were performed. First, patterning was performed on the insulating layer 17 using photolithography. Thereafter, wet etching of the insulating layer 17 was performed by BHF. Next, the resist was removed by organic cleaning treatment. As a result, the insulating layer 17 was etched, and an opening was formed in the insulating layer 17. The side surface of the opening was formed to have a truncated cone shape having a maximum diameter of 200 ⁇ m.
  • the Schottky electrode formation step (S40) and the field plate electrode formation step (S70) were performed simultaneously as follows.
  • a resist having an opening was formed on the insulating layer 17 using photolithography.
  • the surfaces of the GaN layer 3 and the insulating layer 17 were washed by washing with hydrochloric acid.
  • Ni having a thickness of 50 nm was formed on the insulating layer 17 and the position in contact with the GaN layer 3 (that is, the opening of the insulating layer 17) by EB vapor deposition.
  • Au having a thickness of 300 nm was formed on Ni by resistance heating vapor deposition.
  • a metal layer in which Ni and Au were laminated on the insulating layer 17 and the position in contact with the GaN layer 3 was formed (S41).
  • the metal layer was heat-treated in a nitrogen atmosphere at 450 ° C. for 2 minutes (S42).
  • the electrode 15 including the field plate electrode 16 that is connected to the Schottky electrode 4 and overlaps the insulating layer 17 was formed. Since the diameter of the electrode 15 is larger than the diameter of the opening formed in the insulating layer 17, the field plate electrode 16 in which the electrode 15 partially overlaps the insulating layer 17 is formed. From the above, the Schottky barrier diode of Example 1 of the present invention shown in FIG. 5 was manufactured.
  • Comparative Example 1 The manufacturing method of the Schottky barrier diode of Comparative Example 1 was different from the Schottky barrier diode of Inventive Example 1 only in that the metal layer was not heat-treated.
  • FIG. 10 is a cross-sectional view schematically showing a Schottky barrier diode of Comparative Example 2.
  • the Schottky barrier diode 101 of Comparative Example 2 was different in that a sapphire substrate 102 was used instead of the GaN substrate.
  • a vertical structure Schottky barrier diode cannot be manufactured because the sapphire substrate 102 is an insulator. Therefore, as shown in FIG. 10, a Schottky barrier diode 101 having a field plate structure having a horizontal structure was manufactured.
  • a specific method for manufacturing the Schottky barrier diode 101 shown in FIG. 10 is as follows.
  • a sapphire substrate 102 was prepared as a substrate preparation step.
  • an n-type GaN layer 3 having a carrier density of 1 ⁇ 10 16 cm ⁇ 3 and a thickness of 5 ⁇ m was grown on the sapphire substrate 102 by the HVPE method.
  • the dislocation density of the GaN layer 3 shown in FIG. 10 was 1 ⁇ 10 9 cm ⁇ 2 .
  • an insulating layer 117 for forming a field plate structure was formed on a region other than the outer peripheral region on the surface 3a of the GaN layer 3.
  • the conditions for forming the insulating layer 117 were the same as in Example 1 of the present invention.
  • the following steps were performed.
  • a resist having an opening was formed over the insulating layer 117 by photolithography.
  • organic cleaning and hydrochloric acid cleaning were performed, and a metal layer similar to that in Invention Example 1 was formed on the surface 3 a of the GaN layer 3.
  • lift-off was performed to simultaneously remove the electrode material formed on the resist.
  • alloying was performed to form an ohmic electrode 106.
  • a Schottky electrode formation step and a field plate electrode formation step were performed in the same manner as Example 1 of the present invention.
  • the Schottky electrode 104 that is in contact with the surface 3 a of the GaN layer 3 inside the opening of the insulating layer 117 and the field plate electrode 116 that is connected to the Schottky electrode 104 and overlaps the insulating layer 117.
  • the electrode 115 containing these was formed.
  • Comparative Example 4 The manufacturing method of the Schottky barrier diode of Comparative Example 4 was different only in that a GaN substrate having a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 was used in the manufacturing method of the Schottky barrier diode of Comparative Example 1. For this reason, the dislocation density of the GaN layer of Comparative Example 4 was 1 ⁇ 10 7 cm ⁇ 2 .
  • FIG. 12 is a diagram showing the relationship between the voltage (reverse voltage) and current (current density) in Comparative Examples 1, 3, and 4 in which heat treatment was not performed after the metal layer was formed.
  • the horizontal axis represents the reverse voltage (unit: V)
  • the vertical axis represents the current density (unit: A / cm 2 ).
  • the breakdown voltage of the Schottky barrier diode of Example 1 of the present invention in which the GaN layer was formed on the GaN substrate and the metal layer was heat-treated was as high as 605V.
  • inventive example 1 provided with the GaN layer 3 having a low dislocation density was able to improve the withstand voltage of 475 V as compared with the comparative example 2 provided with the GaN layer having a high dislocation density. From this, it was found that the breakdown voltage can be improved by reducing the dislocation density and causing reverse leakage current.
  • Comparative Example 1 that was not heat-treated and had a GaN layer with a low dislocation density improved the breakdown voltage of 156 V over Comparative Example 3 that was not heat-treated and had a GaN layer with a high dislocation density. I was able to. From this, it can be seen that the breakdown voltage can be improved by heat treatment and the dislocation density is reduced, and that the increase in reverse leakage current due to the dislocation density of the GaN layer 3 is the dominant factor in the breakdown voltage. It was.
  • the comparative example 2 in which the heat treatment process was performed and the comparative example 3 in which the heat treatment process was not performed were compared, and the withstand voltage that could be improved by performing the heat treatment was 30V.
  • the withstand voltage which can be improved by carrying out the heat treatment step (S42) was 349 V, comparing the inventive example 1 in which the heat treatment step (S42) was performed with the comparative example 1 in which the heat treatment step was not carried out. From this, it was found that the breakdown voltage can be significantly improved by increasing the barrier height of the Schottky electrode by the heat treatment step (S42) and reducing the dislocation density of the GaN layer 3.
  • the dislocation density of the GaN substrate 2 and the GaN layer 3 is 1 ⁇ 10 6 cm ⁇ 2
  • the dislocation density of the GaN substrate 2 and the GaN layer 3 is 1 ⁇ .
  • Comparative Example 4 having a dislocation density of 10 7 cm ⁇ 2 the relationship between the current density and the reverse voltage was almost the same, and the breakdown voltage was also about the same.
  • the dislocation density of the GaN substrate 2 and the GaN layer 3 is 1 ⁇ 10 9 cm ⁇ 2 .
  • inventive example 1 in which the metal layer of the comparative example 1 was heat-treated was able to significantly improve the withstand voltage compared to the comparative example 1, and the withstand voltage of the comparative example 1 and the comparative example 4 was comparable. From the results, it is considered that the inventive example in which the metal layer of Comparative Example 4 is heat-treated can achieve a high breakdown voltage comparable to that of Inventive Example 1.
  • the Schottky electrode material that includes the GaN layer formed on the GaN substrate and is in contact with the GaN layer is Ni, thereby reducing the reverse leakage current, and It was confirmed that the breakdown voltage can be improved because the barrier height of the Schottky electrode can be increased.
  • the material of a Schottky electrode is Ni alloy, it can be estimated that it has the same effect as the case where it is Ni.
  • Examples 1 to 4 The Schottky barrier diodes of Samples 1 to 4 were manufactured in the same manner as Example 1 of the present invention, but differed only in the metal layer formation step (S41) and the heat treatment step (S42). Specifically, in the metal layer forming step (S41), Ni was formed to 25 nm and then Au was formed to 300 nm on Ni. In the heat treatment step (S42) of Samples 1 to 4, the heat treatment temperatures were 300 ° C., 400 ° C., 500 ° C., and 550 ° C., respectively. The heat treatment time was 1 minute.
  • FIG. 11 is a figure which shows the relationship between the heat processing temperature and the height of barrier height in a present Example.
  • the horizontal axis indicates the temperature (unit: ° C) at which the metal layer is heat-treated in the heat treatment step (S41), and the vertical axis indicates the height of the barrier height (unit: eV).
  • the samples 1 to 4 having the Schottky electrode whose first layer is Ni are heat-treated compared to the samples 5 to 8 having the Schottky electrode whose first layer is Pt.
  • the barrier height could be increased.
  • the barrier height could be greatly increased by performing the heat treatment at 400 ° C. or more and 550 ° C. or less.
  • the present inventor since the heat treatment time in the heat treatment step (S41) is 1 minute, the effect is not sufficiently obtained at 300 ° C.
  • the present inventor has obtained the knowledge that the barrier height can be improved by making the heat treatment time longer than 1 minute. Therefore, the barrier height of the Schottky electrode 4 can be increased by performing heat treatment at 300 ° C. or more and 600 ° C. or less.
  • the heat treatment is performed at 400 ° C. or more and 550 ° C. or less
  • the Schottky barrier height of the Schottky electrode 4 can be stably increased in a short time, and thus the production efficiency is good.
  • heat treatment is performed at 400 ° C. or more and 550 ° C. or less, it is possible to spend more time for heat treatment than when heat treatment is performed at a temperature exceeding 550 ° C. and not more than 600 ° C. Therefore, the characteristics of the Schottky electrode 4 can be stabilized.
  • the barrier height of the Schottky electrode can be increased by heat treatment when the Schottky electrode is Ni.

Abstract

　ショットキーバリアダイオード（１１）の製造方法は以下の工程を備えている。まず、ＧａＮ基板（２）が準備される。ＧａＮ基板（２）上にＧａＮ層（３）が形成される。ＧａＮ層（３）上に接触するＮｉまたはＮｉ合金よりなる第１の層を含むショットキー電極（４）が形成される。ショットキー電極（４）を形成する工程は、ショットキー電極（４）となるべき金属層を形成する工程と、金属層を熱処理する工程とを含んでいる。ＧａＮ層（３）においてショットキー電極（４）と接触する領域の転位密度は、１×１０8ｃｍ-2以下である。

Description

ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法
　本発明は、ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法に関し、たとえば耐圧を向上したショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法に関する。
　窒化ガリウム（ＧａＮ）は、シリコン（Ｓｉ）に比べて約３倍のバンドギャップ、約１０倍の高い絶縁破壊電界強度、さらに大きな飽和電子速度などの様々な優れた特性を有している。ＧａＮは、従来のＳｉパワーデバイスでは困難な高耐圧化と、低損失化、すなわち低オン抵抗化との両立が期待できるため、ショットキーバリアダイオード（ＳＢＤ）などのパワーデバイス（電力用半導体素子）への応用が期待されている。
　このようなショットキーバリアダイオードとして、サファイア基板と、このサファイア基板上に形成されたバッファ層と、このバッファ層上に形成されたアンドープＧａＮ層と、このアンドープＧａＮ層上に形成されたｎ型ＧａＮ層と、このｎ型ＧａＮ層上に形成されたニッケル（Ｎｉ）またはニッケルシリサイド（ＮｉＳｉ）よりなるショットキー電極とを備えたショットキーバリアダイオードが開示されている（たとえば非特許文献１）。この非特許文献１には、ショットキー電極を熱処理することでバリアハイトが高くなることが開示されている。
Q.Z.Liu,　L.S.Yu,　et　al.,　"Ni　and　Ni　silicide　Schottky　contacts　on　n-GaN",　JOURNAL　OF　APPLIED　PHYSICS　VOLUME　84,　NUMBER　2,　15　JULY　1998,　pp.881-886
　しかし、上記非特許文献１では、サファイア基板上にｎ型ＧａＮ層を形成している。サファイアとＧａＮとの格子定数、転位密度などが異なっているため、一般的にサファイア基板上に形成されたＧａＮ層の結晶性は悪い。また上記非特許文献１では、ｎ型ＧａＮ層の結晶性を向上するための手法は開示されていない。このため、上記非特許文献１に開示のｎ型ＧａＮ層は、その結晶性が悪いため、ショットキーバリアダイオードの耐圧を十分に向上できないという問題があった。
　本発明は、上記の課題に鑑みてなされたものであり、耐圧を向上できるショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法を提供することである。
　本発明者は鋭意研究の結果、上記非特許文献１のショットキーバリアダイオードの耐圧を向上できない理由は、ショットキー電極と接触するＧａＮ層の転位密度が高いことに起因することを見出した。つまり、ＧａＮ層の転位密度が高いと、ショットキー電極のバリアハイトが上昇しても逆方向リーク電流が大きくなる。また、本発明者は鋭意研究の結果、ショットキー電極と接触するＧａＮ層の転位密度による逆方向リーク電流の増加が、ショットキーバリアダイオードの耐圧に大きく影響する要因であることを見出した。その結果、上記非特許文献１のようにショットキー電極のバリアハイトが増加した場合であっても、この逆方向リーク電流によりショットキーバリアダイオードの耐圧を十分に向上できない。
　そこで、本発明の一の局面におけるショットキーバリアダイオードは、ＧａＮ基板と、このＧａＮ基板上に形成されたＧａＮ層と、このＧａＮ層上に形成されたショットキー電極とを備えている。ショットキー電極は、ＧａＮ層と接触する位置に形成され、かつＮｉまたはＮｉ合金よりなる第１の層を含んでいる。
　また本発明の一の局面におけるショットキーバリアダイオードの製造方法によれば、以下の工程を備えている。まず、ＧａＮ基板が準備される。ＧａＮ基板上にＧａＮ層が形成される。ＧａＮ層上に接触するＮｉまたはＮｉ合金よりなる第１の層を含むショットキー電極が形成される。ショットキー電極を形成する工程は、ショットキー電極となるべき金属層を形成する工程と、金属層を熱処理して、金属層を、第１の層を含むショットキー電極に形成する工程とを含んでいる。
　本発明の一の局面におけるショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法によれば、ＧａＮ基板上にＧａＮ層が形成されている。下地基板と成長させた層とが同じ組成であるので、ＧａＮ層の転位密度を低減することができる。このため、ショットキーバリアダイオードに逆バイアスが印加されたときに、逆方向リーク電流を減少することができる。
　また本発明者は、熱処理をすることでバリアハイトを効果的に増加することができるショットキー電極がＮｉまたはＮｉ合金であることを見出した。このため、ＧａＮ層と接触する位置にＮｉまたはＮｉ合金を形成することにより、ショットキー電極のバリアハイトを効果的に増加することができる。
　したがって、ショットキーバリアダイオードに逆バイアスが印加されたときに、転位による逆方向リーク電流が少ないため、ショットキー電極のバリアハイトの上昇により、ショットキーバリアダイオードの耐圧を向上することができる。
　上記一の局面におけるショットキーバリアダイオードにおいて好ましくは、ＧａＮ層においてショットキー電極と接触する領域の転位密度は、１×１０8ｃｍ-2以下である。
　また上記一の局面におけるショットキーバリアダイオードの製造方法において好ましくは、ＧａＮ基板を準備する工程では、転位密度が１×１０8ｃｍ-2以下であるＧａＮ基板を準備する。
　本発明者は鋭意研究の結果、ショットキー電極と接触する領域の転位密度を低減することにより、逆方向リーク電流を低減できることを見出した。また本発明者は鋭意研究の結果、この逆方向リーク電流を低減できる効果をより効果的に発現するのは、ショットキー電極と接触する領域の転位密度が１×１０8ｃｍ-2以下であることを見出した。このため、ショットキーバリアダイオードの耐圧をより向上することができる。
　なお、下地基板であるＧａＮ基板の転位密度をＧａＮ層は引き継ぐ。このため、ＧａＮ基板の転位密度を１×１０8ｃｍ-2以下とすることで、その上に形成されたＧａＮ層の転位密度を１×１０8ｃｍ-2以下にすることができる。
　本発明の他の局面におけるショットキーバリアダイオードは、ＧａＮ層と、ＧａＮ層上に形成されたショットキー電極とを備えている。ＧａＮ層においてショットキー電極と接触する領域の転位密度は、１×１０8ｃｍ-2以下であり、ショットキー電極は、ＧａＮ層と接触する位置に形成され、かつＮｉまたはＮｉ合金よりなる第１の層を含んでいる。
　本発明の他の局面におけるショットキーバリアダイオードの製造方法は、以下の工程を備えている。まず、ＧａＮ層が準備される。ＧａＮ層上に接触するＮｉまたはＮｉ合金よりなる第１の層を含むショットキー電極が形成される。ＧａＮ層を準備する工程は、ショットキー電極と接触する領域の転位密度が１×１０8ｃｍ-2以下であるＧａＮ層を準備する工程を含んでいる。ショットキー電極を形成する工程は、ショットキー電極となるべき金属層を形成する工程と、金属層を熱処理して、金属層を、第１の層を含むショットキー電極に形成する工程とを含んでいる。
　上述したように、本発明者はショットキー電極と接触する領域の転位密度が１×１０8ｃｍ-2以下であると、逆方向リーク電流を大きく低減できることを見出した。また、ショットキー電極として熱処理されることによりバリアハイトを増加できるＮｉまたはＮｉ合金を用いている。したがって、ショットキーバリアダイオードに逆バイアスが印加されたときに、転位による逆方向リーク電流が少ないため、ショットキー電極のバリアハイトの上昇により、ショットキーバリアダイオードの耐圧を向上することができる。
　上記他の局面におけるショットキーバリアダイオードにおいて好ましくは、ＧａＮ層においてショットキー電極と接する面と反対側の面に接触するＧａＮ基板をさらに備えている。
　上記他の局面におけるショットキーバリアダイオードの製造方法において好ましくは、ＧａＮ基板を準備する工程をさらに備え、ＧａＮ層を準備する工程では、ＧａＮ基板上にＧａＮ層をエピタキシャル成長する。
　下地基板と成長する層とが同じ組成であるので、ＧａＮ層の転位密度を低減することができる。このため、ショットキーバリアダイオードに逆バイアスが印加されたときに、逆方向リーク電流をより低減することができる。したがって、ショットキーバリアダイオードの耐圧をより向上することができる。
　上記一および他の局面におけるショットキーバリアダイオードにおいて好ましくは、ショットキー電極は、第１の層上に形成され、かつ金（Ａｕ）を含む第２の層をさらに含んでいる。
　上記一および他の局面におけるショットキーバリアダイオードの製造方法において好ましくは、ショットキー電極を形成する工程は、第１の層上に、Ａｕを含む第２の層を形成する工程をさらに含んでいる。
　Ａｕは電気抵抗が小さいため、配線との接続等に好適に用いられる。このため、ショットキーバリアダイオードを備えたデバイスに好適に用いることができる。
　上記一および他の局面におけるショットキーバリアダイオードにおいて好ましくは、ＧａＮ層上に形成され、内部にショットキー電極が形成された開口部が形成されている絶縁層と、ショットキー電極に接続するとともに、絶縁層に重なるように形成されたフィールドプレート電極とをさらに備えている。
　上記一および他の局面におけるショットキーバリアダイオードの製造方法において好ましくは、ＧａＮ層上に開口部を有する絶縁層を形成する工程と、ショットキー電極に接続するとともに、絶縁層に重なるようにフィールドプレート（ＦＰ）電極を形成する工程とをさらに備え、金属層を形成する工程では、絶縁層の開口部の内部にＧａＮ層と接するように金属層を形成する。
　このようにフィールドプレート構造を有するショットキーバリアダイオードにおいて、本発明のＧａＮ層の転位密度が低いので、逆方向リーク電流を減少することができる。この条件下では、フィールドプレート構造による電界緩和が起こる。その結果、逆方向リーク電流がさらに減少し、逆方向耐電圧を上昇させることができる。
　ここでフィールドプレート構造とは、絶縁層と、この絶縁層上に形成されたフィールドプレート電極とによって構成される構造である。フィールドプレート電極はショットキー電極と電気的に接続されており、ショットキー電極とフィールドプレート電極とは同電位である。フィールドプレート構造によって、デバイス破壊の原因となる動作時のショットキー電極端部での電界集中を緩和し、ショットキーバリアダイオードの高耐圧化および高出力化を可能としている。絶縁層の材質は、たとえばＳｉＮxとすることができる。
　上記一および他の局面におけるショットキーバリアダイオードの製造方法において好ましくは、金属層を熱処理する工程では、３００℃以上６００℃以下の温度で金属層を熱処理する。またより好ましくは、金属層を熱処理する工程では、４００℃以上５５０℃以下の温度で金属層を熱処理する。
　３００℃以上６００℃以下の温度範囲で熱処理することによって、ショットキー電極のバリアハイトを効果的に増加することができる。４００℃以上５５０℃以下の温度範囲で熱処理することによって、ショットキーバリアハイトをより効果的に増加することができる。このため、ショットキーバリアダイオードの耐圧をより向上することができる。
　上記一および他の局面におけるショットキーバリアダイオードの製造方法において好ましくは、金属層を形成する工程と、熱処理する工程とを並行して行なう。
　これにより、金属層を形成する際に加えられる熱を利用して、金属層を熱処理することができる。このため、ショットキー電極を形成するために要するエネルギーを低減することができる。また、工程を簡略化してショットキーバリアダイオードを製造することができる。
　上記一および他の局面におけるショットキーバリアダイオードの製造方法において好ましくは、上記金属層を熱処理する工程では、２００℃以上６００℃以下の温度で金属層を熱処理する。
　金属層を形成する工程と、熱処理する工程とを並行して行なう場合には、金属層を形成する際に加えられる熱を利用することができるので、低い温度でもショットキーバリアハイトを増加することができる。つまり、２００℃以上６００℃以下の温度範囲で熱処理することによって、ショットキーバリアハイトを効果的に増加することができる。このため、ショットキーバリアダイオードの耐圧をより向上することができる。
　上記一および他の局面におけるショットキーバリアダイオードの製造方法において好ましくは、金属層を熱処理する工程では、窒素を含む雰囲気で金属層を熱処理する。
　これにより、ＧａＮ層に熱が加えられた際にＧａＮ層からＮ（窒素）が抜けることを抑制することができる。このため、熱処理を行なっても、ＧａＮ層からＮが抜けることによる転位などの欠陥が形成されることを抑制することができる。したがって、逆方向リーク電流の増加を抑制することができる。
　上記一および他の局面におけるショットキーバリアダイオードの製造方法において好ましくは、金属層を形成する工程に先立って、ＧａＮ層を熱処理する工程、およびプラズマＣＶＤ（Chemical　Vapor　Deposition：化学蒸着）法によりＧａＮ層上に絶縁層を形成する工程の少なくとも一方をさらに備えている。
　本発明者は鋭意研究の結果、金属層を形成する前に、ＧａＮ層を熱処理する、およびプラズマＣＶＤ法によりＧａＮ層上に絶縁層を形成することにより、その後に形成した金属層のバリアハイトを向上できることを見い出した。このため、ショットキーバリアダイオードの耐圧をより向上することができる。
　本発明のショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法によれば、ショットキーバリアダイオードに逆バイアスが印加されたときに、転位による逆方向リーク電流が少ないため、ショットキー電極のバリアハイトの上昇により、ショットキーバリアダイオードの耐圧を向上することができる。
本発明の実施の形態１におけるショットキーバリアダイオードを概略的に示す断面図である。 本発明の実施の形態１におけるショットキーバリアダイオードを概略的に示す斜視図である。 本発明の実施の形態１における別のショットキーバリアダイオードを概略的に示す断面図である。 本発明の実施の形態１におけるショットキーバリアダイオードの製造方法を工程順に示すフローチャートである。 本発明の実施の形態２におけるショットキーバリアダイオードを概略的に示す断面図である。 本発明の実施の形態２におけるショットキーバリアダイオードを概略的に示す斜視図である。 本発明の実施の形態２におけるショットキーバリアダイオードの製造方法を工程順に示すフローチャートである。 本発明の実施の形態３におけるショットキーバリアダイオードを概略的に示す断面図である。 本発明の実施の形態３におけるショットキーバリアダイオードの製造方法を工程順に示すフローチャートである。 比較例２のショットキーバリアダイオードを概略的に示す断面図である。 実施例２において熱処理温度とバリアハイトの高さとの関係を示す図である。 実施例１において逆方向電圧と電流密度との関係を示す図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　（実施の形態１）
　図１は、本実施の形態におけるショットキーバリアダイオードを概略的に示す断面図である。図２は、本実施の形態におけるショットキーバリアダイオードを概略的に示す斜視図である。なお、図１は、図２における線分Ｉ－Ｉ線に沿った断面図である。図１および図２に示すように、ショットキーバリアダイオード（ＳＢＤ）１は、ＧａＮ基板２と、ＧａＮ基板２の表面２ａ上に形成されたＧａＮ層３と、このＧａＮ層３上に形成されたショットキー電極４と、ＧａＮ基板２の裏面２ｂ下に形成されたオーミック電極６とを備えている。
　ＧａＮ基板２は、表面２ａと裏面２ｂとを有している。ＧａＮ基板２中の転位密度は、低いほど好ましく、たとえば１×１０8ｃｍ-2以下であることが好ましく、１×１０7ｃｍ-2以下であることがより好ましく、１×１０6ｃｍ-2以下であることがより一層好ましい。ＧａＮ基板２上に形成されたＧａＮ層３の転位密度を同様に低減できるため、ＧａＮ基板２の転位密度が１×１０8ｃｍ-2以下の場合にはＧａＮ層３の転位密度を１×１０8ｃｍ-2以下に低減でき、ＧａＮ基板２の転位密度が１×１０7ｃｍ-2以下の場合にはＧａＮ層３の転位密度を１×１０7ｃｍ-2以下に低減でき、ＧａＮ基板２の転位密度が１×１０6ｃｍ-2以下の場合にはＧａＮ層３の転位密度を１×１０6ｃｍ-2以下に低減できる。
　なお、現状では、ＧａＮ基板２の転位密度の下限値は、たとえば１×１０3ｃｍ-2程度である。
　ここで、本実施の形態における転位密度は、たとえば溶融ＫＯＨ（水酸化カリウム）中のエッチングによりできるピットの個数を数えて、単位面積で割るという方法によって測定することができる。
　ＧａＮ基板２は、たとえば自立基板であり、たとえば１００μｍ以上の厚みを有している。また、ＧａＮ基板２のキャリア濃度は、たとえば１×１０16ｃｍ-3程度である。
　ＧａＮ層３においてショットキー電極４と接触する領域３ｃの転位密度は、低いほど好ましく、たとえば１×１０8ｃｍ-2以下であることが好ましく、１×１０7ｃｍ-2以下であることがより好ましく、１×１０6ｃｍ-2以下であることがより一層好ましい。この領域３ｃの転位密度が１×１０8ｃｍ-2以下の場合、ショットキーバリアダイオード１に逆バイアスが印加されたときの逆方向リーク電流を低減することができる。領域３ｃの転位密度が１×１０7ｃｍ-2以下の場合、逆方向リーク電流をより低減することができる。領域３ｃの転位密度が１×１０6ｃｍ-2以下の場合、逆方向リーク電流をより一層低減することができる。
　なお、現状では、ＧａＮ層３の転位密度の下限値は、たとえば１×１０3ｃｍ-2程度である。
　ＧａＮ層３は、たとえば５μｍ程度の厚みを有している。ＧａＮ層３の導電型は特に限定されないが、容易に形成できる観点からｎ型であることが好ましい。
　ショットキー電極４は、ＧａＮ層３と接触する位置に形成され、かつＮｉまたはＮｉ合金よりなる第１の層（たとえば図１におけるショットキー電極４全体、図３における第１の層４ａ）を含んでいる。このショットキー電極４は、ＧａＮ層３とショットキー接合を形成する。このショットキー電極４の第１の層のバリアハイトは高いほど好ましく、たとえば０．８３ｅＶ以上１．２０ｅＶ以下であり、実現が容易である観点からは０．８３ｅＶ以上０．９８ｅＶ以下である。
　図３は、本実施の形態における別のショットキーバリアダイオードを概略的に示す断面図である。図３に示すように、ショットキー電極４は、ＧａＮ層３と接触する位置に形成された第１の層４ａと、第１の層４ａ上に形成された第２の層４ｂとを含んでいてもよい。この場合、第１の層４ａはＮｉまたはＮｉ合金よりなり、第２の層４ｂは任意の金属よりなる。第２の層４ｂは、Ａｕよりなることが好ましい。なお、ショットキー電極４は、第２の層４ｂの上に、さらに別の層が１層以上形成されていてもよい。
　ショットキー電極４の平面形状は、たとえば２２０μｍ程度の直径の円形状である。ショットキー電極４において、第１の層４ａはたとえば２５ｎｍ～５０ｎｍの厚みを有し、第２の層４ｂはたとえば３００ｎｍ程度の厚みを有している。
　オーミック電極６は、ＧａＮ基板２の裏面２ｂの全面を覆うように形成されている。このオーミック電極６は、たとえばＴｉ（チタン）、Ａｌ（アルミニウム）、Ａｕなどのいずれか、またはこれらの２種以上の材料よりなる。オーミック電極６は、たとえば１００ｎｍ～３４０ｎｍ程度の厚みを有している。
　またショットキーバリアダイオード１は、ショットキー電極４およびオーミック電極６の一方から他方へと電流が流れる、縦型構造を有している。一般にパワーデバイスでは、横型構造に比べて縦型構造はより大きな電流を流すことができるので、縦型構造はパワーデバイスにより適した構造である。ショットキーバリアダイオード１ではＧａＮ基板２、ＧａＮ層３が導電性であるため、オーミック電極６を裏面側に形成した縦型構造が可能となる。
　また、本実施の形態では、ＧａＮ基板２の裏面２ｂ側に電極としてオーミック電極６を形成しているが、特にこれに限定されず、ショットキー電極などであってもよい。
　続いて、図４を参照して、本実施の形態におけるショットキーバリアダイオードの製造方法について説明する。なお、図４は、本実施の形態におけるショットキーバリアダイオードの製造方法を工程順に示すフローチャートである。
　図４を参照して、まず、基板準備工程（Ｓ１０）を実施する。この基板準備工程（Ｓ１０）では、ＧａＮ基板２を準備する。このＧａＮ基板２としては、任意の製造方法で形成された基板を用いることができるが、たとえばＨＶＰＥ（Hydride　Vapor　Phase　Epitaxy：ハイドライド気相成長）法で作製された、（０００１）面の主表面を有するＧａＮ基板２を準備する。このＧａＮ基板２における転位密度は低いほど好ましく、たとえば１×１０8ｃｍ-2以下であることが好ましく、１×１０7ｃｍ-2以下であることがより好ましく、１×１０6ｃｍ-2以下であることがより一層好ましい。
　次に、ＧａＮ層形成工程（Ｓ２０）を実施する。このＧａＮ層形成工程（Ｓ２０）では、ＧａＮ基板２上にＧａＮ層３を形成する。
　具体的には、ＧａＮ基板２上に、ＯＭＶＰＥ（Organo-Metallic　Vapor　Phase　Epitaxy：有機金属気相成長）法によりＧａＮ層３を成長させる。このように成長させるＧａＮ層３の転位密度は低いほど好ましく、たとえば１×１０8ｃｍ-2以下であることが好ましく、１×１０7ｃｍ-2以下であることがより好ましく、１×１０6ｃｍ-2以下であることがより一層好ましい。
　次に、オーミック電極形成工程（Ｓ３０）を実施する。オーミック電極形成工程（Ｓ３０）では、ＧａＮ基板２の裏面２ｂにオーミック電極６を形成する。
　具体的には、たとえば以下の工程を実施する。まず、ＧａＮ基板２の裏面２ｂを有機洗浄および塩酸で洗浄する。その後、たとえばＥＢ（Electron　Beam）蒸着法、抵抗加熱蒸着法などにより、Ｔｉ、Ａｌ、Ａｕなどの金属材料を裏面２ｂの全体に形成する。その後、たとえば窒素雰囲気下で約２分間６００℃で熱処理して、金属材料の合金化を行ない、オーミック電極６を形成する。
　このオーミック電極形成工程（Ｓ３０）では、結果的にＧａＮ層３に熱処理をしている。なお、金属層を形成する工程に先立ってＧａＮ層３を熱処理する工程では、熱処理する温度は上記温度に限定されず、たとえば４００℃以上８００℃以下、好ましくは６００℃以上７００℃以下にすることができる。これにより、後述する金属層形成工程（Ｓ４１）で形成する金属層のバリアハイトを向上できるので、ショットキー電極４のバリアハイトを向上することができる。
　次に、ショットキー電極形成工程（Ｓ４０）を実施する。このショットキー電極形成工程（Ｓ４０）では、ＧａＮ層３上であり、かつＧａＮ層３と接触する位置に、ＮｉまたはＮｉ合金よりなる第１の層４ａ（図３参照）を含むショットキー電極４を形成する。
　具体的には、たとえば以下の工程を実施する。フォトリソグラフィーにより、ＧａＮ層３の表面３ａ上に、円形の開口部（パターン）を有するレジストを形成する。その後、塩酸洗浄によるＧａＮ層３の表面処理を、室温で３分間行なう。次いで、ショットキー電極４となるべき金属層を形成する（金属層形成工程（Ｓ４１））。この金属層形成工程（Ｓ４１）では、ショットキー電極４の第１の層となるべきＮｉまたはＮｉ合金よりなる第１の金属層を形成し、この第１の金属層上にＡｕよりなる第２の金属層を形成することが好ましい。この金属層は、任意の方法で形成でき、たとえば第１の金属層をＥＢ法などにより形成でき、第２の金属層を抵抗加熱蒸着法により形成できる。その後、レジストを除去する際に、レジスト上に成膜された金属層は同時に除去され（リフトオフ）、ショットキー電極４となるべき金属層が形成される。この金属層の形状は、たとえば平面形状が円形となるように形成することができる。
　その後、この金属層を熱処理する（熱処理工程（Ｓ４２））。熱処理工程（Ｓ４２）を実施することにより、金属層から第１の層を含むショットキー電極４になる。このとき、ＮｉまたはＮｉ合金よりなる第１の層４ａのバリアハイトを増加することができるので、ショットキー電極４のバリアハイトは高くなる。
　この熱処理工程（Ｓ４２）では、好ましくは３００℃以上６００℃以下、より好ましくは４００℃以上５５０℃以下で金属層を熱処理する。３００℃以上６００℃以下の場合、ＮｉおよびＮｉ合金よりなる第１の層４ａのバリアハイトを増加することができる。４００℃以上５５０℃以下の場合、第１の層４ａのバリアハイトを大きく増加することができる。また、短時間の熱処理でショットキー電極４の第１の層４ａのバリアハイトを増加することができる。なお、金属層形成工程（Ｓ４１）で第１および第２の金属層を形成した場合には、熱処理工程（Ｓ４２）で上記温度での熱処理を行なうことにより、図３に示す第１および第２の層４ａ、４ｂを含むショットキー電極４のバリアハイトがさらに上昇する場合がある。このようにショットキー電極４のバリアハイトを上昇できる金属層（第２の層４ｂ）として、金などの材料が挙げられる。
　また熱処理工程（Ｓ４２）では、窒素を含む雰囲気で金属層を熱処理することが好ましい。Ｎ原子は低いエネルギーで遷移しやすいので、ＧａＮ層３に熱が加えられると、ＧａＮ層３の表面３ａにおいてこの熱処理をする雰囲気に露出している領域からＮが抜けやすい。しかし、熱処理する雰囲気に窒素が含まれていると、ＧａＮ層３からＮが抜けにくくなり、またＧａＮ層３から抜けたＮを補うことができる。このため、ＧａＮ層３から抜けるＮを抑制することができる。このため、熱処理工程（Ｓ４２）を行なってもＧａＮ層３にＮが抜けることに起因した転位などの欠陥が形成されることを抑制することができる。したがって、逆方向リーク電流の増加を抑制することができる。
　また熱処理工程（Ｓ４２）では、常圧の雰囲気で金属層を熱処理することが好ましい。なお、加圧雰囲気で金属層を熱処理してもよい。
　またショットキー電極４を形成する工程では、金属層形成工程（Ｓ４１）と、熱処理工程（Ｓ４２）とを並行して行なうことができる。この場合、熱処理工程（Ｓ４２）では、２００℃以上６００℃以下の温度で金属層を熱処理することが好ましい。具体的には、たとえばＧａＮ層３の表面３ａに金属層を形成し、ＧａＮ基板２の裏面２ｂから加熱する。これにより、ＧａＮ基板２の裏面２ｂからＧａＮ層３の表面３ａに形成される金属層を熱処理することができる。ＧａＮ基板２の裏面２ｂから加熱する方法は特に限定されず、たとえばレーザ光などにより加熱する方法、ＧａＮ基板２裏面２ｂをサセプタに載置して、サセプタに取り付けた熱電対などの加熱部材により加熱する方法などが挙げられる。
　なお、金属層形成工程（Ｓ４１）と熱処理工程（Ｓ４２）とは、少なくとも一部の工程を同時に行なうことができればよい。
　以上の工程（Ｓ１０～Ｓ４０）によって、図１～図３に示すショットキーバリアダイオード１を製造することができる。このショットキーバリアダイオード１の製造方法では、ＧａＮ基板２上にＧａＮ層３を形成しているので、ＧａＮ層３の転位密度を低減することができる。このため、ショットキーバリアダイオード１に逆方向の電圧が印加されたときに、逆方向リーク電流の発生を抑制することができる。また、ショットキー電極形成工程（Ｓ４０）では、ＮｉまたはＮｉ合金よりなる第１の層がＧａＮ層３と接触するように形成されている。このため、ショットキー電極のバリアハイトを増加することができる。したがって、転位起因のリーク電流を抑制でき、かつショットキー電極のバリアハイトを上昇することにより、ショットキーバリアダイオード１の耐圧を効果的に向上することができる。
　（実施の形態２）
　図５は、本実施の形態におけるショットキーバリアダイオードを概略的に示す断面図である。図６は、本実施の形態におけるショットキーバリアダイオードを概略的に示す一部破断図である。なお、図５は、図６における線分Ｖ－Ｖ線に沿った断面図である。図５および図６に示すように、本実施の形態におけるショットキーバリアダイオード１１は、フィールドプレート（ＦＰ）電極１６と、絶縁層１７とをさらに備えている点において異なる。
　具体的には、絶縁層１７は、ＧａＮ層３の表面３ａ上に形成され、内部にショットキー電極４が形成された開口部が形成されている。絶縁層１７は、たとえばシリコン窒化膜（ＳｉＮx）などにより構成されている。
　フィールドプレート電極１６は、この絶縁層１７の開口部に位置するショットキー電極４と接続されているとともに、この絶縁層１７に重なるように形成されている。フィールドプレート電極１６は、たとえば平面形状が直径２２０μｍ程度のリング形状である。
　フィールドプレート電極１６とショットキー電極４とで電極１５を構成している。つまり、電極１５は、絶縁層１７の開口部の内部においてＧａＮ層３の表面３ａに接触する部分であるショットキー電極４と、絶縁層１７に重なる部分であるフィールドプレート電極１６とを含む。
　フィールドプレート電極１６と、絶縁層１７とは、フィールドプレート構造を形成する。このフィールドプレート構造により電界集中を緩和することで、ショットキーバリアダイオード１１の耐圧をさらに向上することができる。以下、フィールドプレート構造について説明する。
　絶縁層１７の厚みｔは、１０ｎｍ以上５μｍ以下であることが好ましい。絶縁層１７の厚みｔが１０ｎｍ以上の場合、絶縁層１７の耐性が低くなることを抑制でき、絶縁層１７が先に破壊されずにフィールドプレート構造の効果が発現される。一方、絶縁層１７の厚みが５μｍ以下であれば、フィールドプレート構造による電界緩和が得られる。
　フィールドプレート長Ｌは、１μｍ以上１ｍｍ以下であることが望ましい。フィールドプレート長Ｌが１μｍ以上の場合、フィールドプレート構造の作製が容易となり、フィールドプレート構造の効果が安定して得られる。一方、フィールドプレート長Ｌが１ｍｍ以下の場合、フィールドプレート構造による電界緩和が得られる。
　ここで、フィールドプレート長Ｌとは、フィールドプレート電極１６が絶縁層１７と重なる長さである。本実施の形態の場合、フィールドプレート長Ｌとは、ショットキーバリアダイオード１１の、平面形状が円形の電極１５の中心を通る断面において、フィールドプレート電極１６が絶縁層１７と重なっている長さである。つまり、絶縁層１７の開口部の平面形状が円形状であって、電極１５の一部であるショットキー電極４の平面形状が円形である場合、フィールドプレート長Ｌとは、電極１５の半径方向における、フィールドプレート電極１６が絶縁層１７と重なる長さである。さらに言い換えると、フィールドプレート長Ｌとは、ショットキー電極４の平面形状に対する重心と、当該平面形状の外周部上のある一点とを結ぶような直線の方向において、フィールドプレート電極１６が絶縁層１７と重なっている長さをいう。
　さらに、図５に示すように、絶縁層１７は、電極１５がＧａＮ層３に接触する部分である開口部に面する、端面１７ａを有している。端面１７ａは、ＧａＮ層３の表面３ａに対し、角度θを形成するように傾斜している。電極１５において絶縁層１７に重なる部分であるフィールドプレート電極１６は、端面１７ａに接着するように、絶縁層１７に重ねられている。
　端面１７ａが表面３ａに対し傾斜しているために、フィールドプレート構造による電界緩和の効果を増大させることができる。その結果、ショットキーバリアダイオード１１の耐圧を一層向上させることができる。このような絶縁層１７の端面１７ａの傾斜は、ウエットエッチングやドライエッチングなどによって形成することができる。端面１７ａは、角度θがたとえば０．１°以上６０°以下の範囲であるように形成される。傾斜の角度が０．１°以上の場合、角度の再現性が得やすい。一方、傾斜の角度が６０°以下の場合、電界緩和の効果が大きくなる。
　続いて、図７を参照して、本実施の形態におけるショットキーバリアダイオードの製造方法について説明する。なお、図７は、本実施の形態におけるショットキーバリアダイオードの製造方法を工程順に示すフローチャートである。本実施の形態におけるショットキーバリアダイオードの製造方法は、基本的には実施の形態１と同様の構成を備えていたが、絶縁層形成工程（Ｓ５０）、絶縁層エッチング工程（Ｓ６０）およびフィールドプレート電極形成工程（Ｓ７０）をさらに備えている点において異なる。
　具体的には、図７に示すように、まず、実施の形態１と同様に基板準備工程（Ｓ１０）およびＧａＮ層形成工程（Ｓ２０）を実施する。
　次に、絶縁層形成工程（Ｓ５０）を実施する。この絶縁層形成工程（Ｓ５０）では、ＧａＮ層３上に開口部を有する絶縁層１７を形成する。
　具体的には、ＧａＮ層３上に、たとえばプラズマＣＶＤ（Chemical　Vapor　Deposition：化学蒸着）により、ＳｉＮxよりなる絶縁層１７を成膜する。絶縁層１７の形成方法は特に限定されないが、プラズマＣＶＤ法により形成することが好ましい。この場合、金属層を形成する工程に先立ってプラズマＣＶＤ法によりＧａＮ層３上に絶縁層１７を形成している。なお、プラズマＣＶＤ法により絶縁層１７を形成する工程では、たとえば３００℃以上４００℃以下の温度で絶縁層１７を形成する。言い換えると、ＧａＮ層３は、３００℃以上４００℃以下で熱処理される。この場合、絶縁層１７の膜質を向上し、後述する金属層形成工程（Ｓ４１）で形成する金属層のバリアハイトを向上できるので、ショットキー電極４のバリアハイトを向上することができる。
　絶縁層１７の膜厚ｔは、たとえば１μｍ程度である。このとき原料ガスとしてたとえばＮＨ3、ＳｉＨ4（モノシラン）、ＮＨ3（アンモニア）、Ｈ2（水素）、Ｎ2などを用いてＳｉＮxを成膜する。なお、ＮＨ3を用いずにＳｉＨ4およびＮ2からＳｉＮxを成膜すれば、絶縁層１７中の水素濃度を低くすることができるので好ましい。
　次に、実施の形態１と同様に、オーミック電極形成工程（Ｓ３０）を実施する。
　次に、絶縁層エッチング工程（Ｓ６０）を実施する。絶縁層エッチング工程（Ｓ６０）では、絶縁層１７においてショットキー電極４を形成する領域およびフィールドプレート電極１６を形成する領域をエッチングにより除去する。
　具体的には、フォトリソグラフィーにより、絶縁層１７上に開口部を有するレジストを形成する。その後、ＢＨＦ（Buffered　Hydrogen　Fluoride：バッファードフッ酸）により、レジストの開口部から露出している絶縁層１７をウエットエッチングする。その後、有機洗浄と、酸素および窒素を含む雰囲気中でのアッシャー処理とによって、レジストの除去を行なう。このようにして絶縁層１７をエッチングし、絶縁層１７に開口部を形成する。この時点で、開口部ではＧａＮ層３が露出している。開口部の側面が、たとえば直径の最大値が２００μｍである円錐台の円錐面形状をなすように、形成することができる。
　次に、金属層形成工程（Ｓ４１）および熱処理工程（Ｓ４２）を含むショットキー電極形成工程（Ｓ４０）を実施する。なお、金属層形成工程（Ｓ４１）では、絶縁層エッチング工程（Ｓ６０）において形成した絶縁層１７の開口部の内部にＧａＮ層３と接するように金属層を形成する。
　次に、フィールドプレート電極形成工程（Ｓ７０）を実施する。フィールドプレート電極形成工程（Ｓ７０）では、ショットキー電極４に接続するとともに、絶縁層１７に重なるようにフィールドプレート電極１６を形成する。
　具体的には、たとえば以下の工程により実施する。絶縁層１７の開口部近傍を除いた領域およびショットキー電極４上に、開口部を有するレジストを形成する。次に、フィールドプレート電極１６となるべき電極材料を、ショットキー電極４に接続するとともに絶縁層１７に重なるように形成する。その後、レジストを除去する際に、レジスト上に成膜された電極材料は同時に除去されて（リフトオフ）、フィールドプレート電極１６を形成することができる。
　フィールドプレート電極１６は、ショットキー電極４と同じ材料で形成してもよい。または、絶縁層１７との接着性のよい材料など、ショットキー電極４の材料と異なる材料を用いて、フィールドプレート電極１６を形成してもよい。
　以上の工程（Ｓ１０～Ｓ７０）を実施することによって、図５および図６に示すショットキーバリアダイオード１１を製造することができる。
　なお、上述した製造方法は、ショットキー電極４を形成した後にフィールドプレート電極１６を形成する例を説明したが、ショットキー電極４およびフィールドプレート電極１６を同時に形成してもよい。
　この場合には、たとえば以下の工程を実施する。開口部を有するレジストを形成し、この開口部にショットキー電極４となるべき金属層と、フィールドプレート電極となるべき電極材料とを蒸着法により形成する。その後、レジストを除去する際に、レジスト上の金属層および電極材料を同時に除去する（リフトオフ）。
　これにより、絶縁層１７の開口部の内部においてＧａＮ層３の表面３ａに接触する部分であるショットキー電極４と、ショットキー電極４に接続するとともに絶縁層１７に重なる部分であるフィールドプレート電極１６とを含む電極１５が形成される。つまり、フィールドプレート電極１６の直径が、絶縁層１７に形成された開口部の直径よりも大きいために、絶縁層１７上に電極１５の一部が重なって、フィールドプレート電極１６となっている。
　以上より、本実施の形態では、ショットキーバリアダイオード１１およびその製造方法は、ＧａＮ層３上に形成され、内部にショットキー電極４が形成された開口部が形成されている絶縁層１７と、ショットキー電極４に接続するとともに、絶縁層１７に重なるように形成されたフィールドプレート電極１６とをさらに備えている。ＧａＮ層３はＧａＮ基板２上に形成されているので、低転位密度のＧａＮ基板２を準備することで低転位密度のＧａＮ層３を形成することができる。このため、逆方向リーク電流を低減することができる。フィールドプレート構造を有するショットキーバリアダイオード１１において、逆方向リーク電流が減少しているという条件下で、かつ、高バリアハイトを実現できる熱処理されたＮｉまたはＮｉ合金のショットキー電極を用いるという条件下で、フィールドプレート構造による電界緩和が顕著に起こる。その結果、逆方向リーク電流がさらに減少し、耐圧を上昇させることができる。この効果は、ＧａＮ層３においてショットキー電極４と接触する領域の転位密度が１×１０8ｃｍ-2以下である場合に、顕著である。
　また、本実施の形態では、金属層形成工程（Ｓ４１）に先立って、ＧａＮ層３を熱処理する工程（本実施の形態ではオーミック電極形成工程（Ｓ４１））、およびプラズマＣＶＤ法によりＧａＮ層３上に絶縁層１７を形成する工程の少なくとも一方を備えている。本発明者は鋭意研究の結果、ショットキー電極４となるべき金属層を形成する前に、ＧａＮ層３を熱処理する、およびプラズマＣＶＤ法によりＧａＮ層３上に絶縁層１７を形成することにより、その後に形成した金属層のバリアハイトを向上できることを見い出した。このため、ショットキーバリアダイオード１１の耐圧をより向上することができる。この理由について、以下に説明する。
　金属層形成工程（Ｓ４１）前にＧａＮ層３を熱処理（たとえば６００℃以下）する場合には、熱処理によりＧａＮ層３の表面状態が変化する。そのことにより金属層形成工程（Ｓ４１）後の熱処理においてショットキー界面の状態が変化するようになり、バリアハイトの上昇が得られると考えられる。その結果、金属層形成工程（Ｓ４１）後の熱処理においてショットキー界面の状態が変化するようになり、バリアハイトの上昇が得られると考えられる。
　プラズマＣＶＤ法によりＧａＮ層３上に絶縁層１７を形成する場合には、プラズマＣＶＤ成膜によりプラズマにＧａＮ層３の表面３ａが晒されることでＧａＮ層３の表面状態が変化する。そのことにより金属層形成工程（Ｓ４１）後の熱処理においてショットキー界面の状態が変化するようになり、バリアハイトの上昇が得られると考えられる。
　さらに、熱処理においてＧａＮ層３上に絶縁層１７が形成されている方が、ＧａＮ層３の表面３ａのＮ抜け等も起こりにくい。これにより、金属層形成工程（Ｓ４１）後の熱処理においてショットキー界面の状態が変化するようになり、バリアハイトの上昇が得られると考えられる。
　したがって、金属層形成工程（Ｓ４１）に先立って、ＧａＮ層３を熱処理する工程、およびプラズマＣＶＤ法によりＧａＮ層３上に絶縁層１７を形成する工程の少なくとも一方を備えることにより、金属層のバリアハイトを大幅に上昇でき、ショットキー電極４のバリアハイトを大幅に向上することができる。また、ＧａＮ層３を熱処理する工程、およびプラズマＣＶＤ法によりＧａＮ層３上に絶縁層１７を形成する工程の両方を備えることにより、ショットキー電極４のバリアハイトをより大幅に向上できるため、好ましい。
　（実施の形態３）
　図８は、本実施の形態におけるショットキーバリアダイオードを概略的に示す断面図である。図８を参照して、本実施の形態におけるショットキーバリアダイオード２１は、実施の形態２のショットキーバリアダイオード１１と基本的には同様の構成を備えているが、ＧａＮ基板を備えていない点において異なる。
　具体的には、ショットキーバリアダイオード２１は、支持基板２３と、ＧａＮ下地層２２と、ＧａＮ層３と、電極１５と、絶縁層１７と、オーミック電極６とを備えている。ＧａＮ層３においてショットキー電極４と接触する領域３ｃの転位密度は、１×１０8ｃｍ-2以下であり、好ましくは１×１０7ｃｍ-2以下であることがより好ましく、より一層好ましくは１×１０6ｃｍ-2以下である。
　支持基板２３は、導電性の基板である。この支持基板２３上にＧａＮ下地層２２が形成されている。このＧａＮ下地層２２上にＧａＮ層３が形成されている。なお、支持基板２３とＧａＮ下地層２２とは、オーミック接触している。また、支持基板２３が金属の場合、オーミック電極６は省略されてもよい。その他の構成については、実施の形態２と同様であるので、その説明は繰り返さない。
　続いて、図９を参照して、本実施の形態におけるショットキーバリアダイオードの製造方法について説明する。なお、図９は、本実施の形態におけるショットキーバリアダイオードの製造方法を工程順に示すフローチャートである。本実施の形態におけるショットキーバリアダイオードの製造方法は、基本的には実施の形態２と同様の構成を備えていたが、基板準備工程（Ｓ１０）の代わりに、貼り合わせ基板準備工程（Ｓ８０）を備えている点において異なる。
　具体的には、実施の形態２の基板準備工程（Ｓ１０）と同様に、ＧａＮ基板２を準備する（基板準備工程（Ｓ８１））。次に、イオン注入工程（Ｓ８２）で、ＧａＮ基板２の表面２ａまたは裏面２ｂから不純物をイオン注入する。これにより、ＧａＮ基板２の表面２ａまたは裏面２ｂ近傍に不純物を多く含む層が形成される。次に、支持基板形成工程（Ｓ８３）で、イオン注入した面と支持基板２３とを貼り合わせる。次に、熱処理工程（Ｓ８４）で、ＧａＮ基板２と支持基板２３とが貼り合わされた状態で熱処理する。これにより、ＧａＮ基板２における不純物を多く含む領域を境界として、分割される。その結果、支持基板２３と、支持基板２３上にＧａＮ基板２よりも薄いＧａＮ下地層２２が形成された貼り合わせ基板を作成することができる（貼り合わせ基板準備工程（Ｓ８０））。この場合、高価なＧａＮ基板２の一部のみを使用して、残部を再利用できるので、製造コストを低減することができる。
　次に、ＧａＮ層形成工程（Ｓ２０）では、ＧａＮ下地層２２上にＧａＮ層３を形成する。このＧａＮ層３において後述するショットキー電極と接触する領域の転位密度は、１×１０8ｃｍ-2以下である。
　次に、実施の形態２と同様に、絶縁層形成工程（Ｓ５０）、オーミック電極形成工程（Ｓ３０）、絶縁層エッチング工程（Ｓ６０）、ショットキー電極形成工程（Ｓ４０）およびフィールドプレート電極形成工程（Ｓ７０）を実施する。
　以上の工程（Ｓ３０～Ｓ８０）を実施することにより、図８に示すショットキーバリアダイオード２１を製造することができる。
　なお、本実施の形態では、ＧａＮ基板２を用いてＧａＮ下地層２２を形成し、さらにＧａＮ下地層２２を用いてＧａＮ層３を形成したが、特にこれに限定されない。
　また、本実施の形態では、フィールドプレート構造を有するショットキーバリアダイオード２１を例に挙げて説明したが、本発明のショットキーバリアダイオードはフィールドプレート構造を有していなくてもよい。
　以上より、本実施の形態におけるショットキーバリアダイオード２１およびその製造方法は、ＧａＮ層３においてショットキー電極４と接触する領域３ｃの転位密度は、１×１０8ｃｍ-2以下である。本発明者は、ＧａＮ層３におけるショットキー接合する領域３ｃの転位密度が低いほど、逆方向リーク電流が低減でき、かつ逆方向リーク電流を効果的に低減できる領域３ｃの転位密度が１×１０8ｃｍ-2以下であることを見出した。このため、逆方向リーク電流を低減することができる。また、本発明者は、ショットキー接合するショットキー電極４の材料がＮｉまたはＮｉ合金の場合、熱処理されることによってバリアハイトを効果的に増加できることを見出した。このため、ショットキー電極４のバリアハイトを向上することができる。したがって、ショットキーバリアダイオード２１に逆バイアスを印加したときに、転位による逆方向リーク電流が少ないため、ショットキー電極４のバリアハイトの上昇により、ショットキーバリアダイオード２１の耐圧を向上することができる。
　以下、本発明の実施例について説明する。本実施例では、ＧａＮ基板上に形成されたＧａＮ層を備え、ＧａＮ層と接触しているショットキー電極の材料がＮｉであることの効果について調べた。
　（本発明例１）
　本発明例１のショットキーバリアダイオードは、図５および図６に示す実施の形態２のショットキーバリアダイオード１１の製造方法にしたがって、製造した。
　具体的には、基板準備工程（Ｓ１０）では、ＨＶＰＥ法で作製され、主表面が（０００１）面のｎ型ＧａＮ自立基板を準備した。このＧａＮ基板は、１×１０6ｃｍ-2以下の転位密度を有し、３×１０18ｃｍ-3のキャリア濃度を有し、４００μｍの厚みを有していた。
　次に、ＧａＮ層形成工程（Ｓ２０）では、ＯＭＶＰＥ法により、ＧａＮ基板上にｎ型ＧａＮ層３をエピタキシャル成長した。このＧａＮ層３は、１×１０6ｃｍ-2の転位密度を有し、１×１０16ｃｍ-3のキャリア濃度を有し、５μｍの厚みを有していた。
　なお、上記転位密度は、たとえば溶融ＫＯＨ中のエッチングによりできるピットの個数を数えて、単位面積で割るという方法によって測定した値とした。
　次に、絶縁層形成工程（Ｓ５０）では、プラズマＣＶＤによりＳｉＮxよりなる絶縁層１７を成膜した。この絶縁層１７は、０．５μｍの厚みを有していた。
　次に、オーミック電極形成工程（Ｓ３０）では、以下の工程を実施した。まず、ＧａＮ基板２の裏面２ｂを有機洗浄および塩酸洗浄をした。その後、ＧａＮ基板２の裏面２ｂに、ＥＢ蒸着法と抵抗加熱蒸着法とにより、２０ｎｍの厚さのＴｉ、１００ｎｍの厚さのＡｌ、２０ｎｍの厚さのＴｉ、および２００ｎｍの厚さのＡｕをこの順で積層した。この金属層を形成した後に、窒素を含む雰囲気中、６００℃で２分間、この金属層を熱処理して、合金化をした。これにより、オーミック電極６を形成した。
　次に、絶縁層エッチング工程（Ｓ６０）では、以下の工程を実施した。まず、フォトグラフィを用いて絶縁層１７上にパターニングを行なった。その後、ＢＨＦにより絶縁層１７のウエットエッチングを行なった。次いで、有機洗浄処理にて、レジストを除去した。これにより、絶縁層１７をエッチングし、絶縁層１７に開口部を形成した。この開口部の側面が、直径の最大値が２００μｍである円錐台の円錐面形状をなすように形成された。
　次に、ショットキー電極形成工程（Ｓ４０）およびフィールドプレート電極形成工程（Ｓ７０）を以下のように同時に行なった。まず、フォトリソグラフィーを用いて、絶縁層１７上に開口部を有するレジストを形成した。その後、塩酸での洗浄により、ＧａＮ層３および絶縁層１７の表面を洗浄した。次いで、５０ｎｍの厚みを有するＮｉをＥＢ蒸着法により、ＧａＮ層３に接触する位置（つまり、絶縁層１７の開口部）および絶縁層１７の上に形成した。そして、３００ｎｍの厚みを有するＡｕを抵抗加熱蒸着法により、Ｎｉ上に形成した。次いで、レジストを除去することにより、ＧａＮ層３と接触する位置および絶縁層１７の上にＮｉおよびＡｕが積層した金属層を形成した（Ｓ４１）。
　その後、金属層を窒素雰囲気中、４５０℃で、２分間熱処理を行った（Ｓ４２）。これにより、絶縁層１７の開口部の内部においてＧａＮ層３の表面３ａに接触する部分であるＮｉよりなる第１の層４ａと、Ａｕよりなる第２の層４ｂとを含むショットキー電極４と、ショットキー電極４に接続するとともに絶縁層１７に重なる部分であるフィールドプレート電極１６とを含む電極１５を形成した。電極１５の直径が、絶縁層１７に形成された開口部の直径よりも大きいために、絶縁層１７上に電極１５の一部が重なった、フィールドプレート電極１６とした。以上より、図５に示す本発明例１のショットキーバリアダイオードを製造した。
　（比較例１）
　比較例１のショットキーバリアダイオードの製造方法は、本発明例１のショットキーバリアダイオードにおいて、金属層を熱処理しなかった点においてのみ異なっていた。
　（比較例２）
　図１０は、比較例２のショットキーバリアダイオードを概略的に示す断面図である。図１０に示すように、比較例２のショットキーバリアダイオード１０１は、ＧａＮ基板の代わりにサファイア基板１０２を用いた点において異なっていた。サファイア基板を用いた場合、サファイア基板１０２が絶縁体のため、縦型構造のショットキーバリアダイオードは作製できない。よって図１０に示すように、横型構造によるフィールドプレート構造を有するショットキーバリアダイオード１０１を作製した。
　図１０に示すショットキーバリアダイオード１０１の具体的な製造方法は以下の通りである。
　まず、基板準備工程として、サファイア基板１０２を準備した。
　次に、ＧａＮ層形成工程として、サファイア基板１０２上に、１×１０16ｃｍ-3のキャリア密度を有し、５μｍの厚みを有するｎ型ＧａＮ層３を、ＨＶＰＥ法により成長した。このとき図１０に示すＧａＮ層３の転位密度は、１×１０9ｃｍ-2であった。
　次に、絶縁層形成工程では、ＧａＮ層３の表面３ａにおいて外周側の領域以外の領域上に、フィールドプレート構造を形成する絶縁層１１７を形成した。絶縁層１１７を形成する条件は、本発明例１と同様にした。
　次に、オーミック電極形成工程では、以下の工程を実施した。フォトリソグラフィーにより、絶縁層１１７上に開口部を有するレジストを形成した。その後、本発明例１と同様に、有機洗浄および塩酸洗浄し、ＧａＮ層３の表面３ａ上に本発明例１と同様の金属層を形成した。その後レジストを除去する際に、レジスト上に成膜された電極材料を同時に除去する、リフトオフを行った。その後、本発明例１と同様に、合金化を行ない、オーミック電極１０６を形成した。
　次に、絶縁層エッチング工程では、本発明例１と同様に行なって、絶縁層１１７に開口部を形成した。
　次に、本発明例１と同様にショットキー電極形成工程およびフィールドプレート電極形成工程を実施した。これにより、絶縁層１１７の開口部の内部においてＧａＮ層３の表面３ａに接触する部分であるショットキー電極１０４と、ショットキー電極１０４に接続するとともに絶縁層１１７に重なる部分であるフィールドプレート電極１１６とを含む電極１１５を形成した。
　（比較例３）
　比較例３のショットキーバリアダイオードの製造方法は、比較例２のショットキーバリアダイオードの製造方法において金属層を熱処理しなかった点においてのみ異なっていた。
　（比較例４）
　比較例４のショットキーバリアダイオードの製造方法は、比較例１のショットキーバリアダイオードの製造方法において１×１０7ｃｍ-2の転位密度を有するＧａＮ基板を用いた点においてのみ異なっていた。このため、比較例４のＧａＮ層の転位密度は１×１０7ｃｍ-2であった。
　（測定方法）
　本発明例１および比較例１～４のショットキーバリアダイオードについて、逆バイアスを印加したときの耐圧をそれぞれ測定した。逆方向耐電圧の測定方法としては、高耐圧プローバーを用いてフッ素系不活性液体中に浸漬させた状態で電流と電圧とを測定するという方法を用いた。本発明例１および比較例１～４のショットキーバリアダイオード耐圧は、電流密度が１ｍＡ／ｃｍ2の電圧とした。その結果を下記の表１および図１２に示す。なお、図１２は、金属層形成後に熱処理を行なわなかった比較例１、３および４の電圧（逆方向電圧）と電流（電流密度）との関係を示す図である。図１２中、横軸は、逆方向電圧（単位：Ｖ）を示し、縦軸は、電流密度（単位：Ａ／ｃｍ2）を示す。
Figure JPOXMLDOC01-appb-T000001
　（測定結果）
　表１に示すように、ＧａＮ基板上にＧａＮ層を形成し、かつ金属層の熱処理を行なった本発明例１のショットキーバリアダイオードの耐圧は、６０５Ｖと非常に高かった。
　また、熱処理工程（Ｓ４２）を行なわなかった比較例１は、本発明例１と比べ耐圧が低かった。このことから、熱処理工程（Ｓ４２）を実施することにより、ショットキー電極４のバリアハイトを増加できるので、耐圧を向上できることがわかった。
　さらに、比較例２および３は、サファイア基板上にＧａＮ層３を形成したので、ＧａＮ層３の転位密度が高かった。このため、逆方向リーク電流が増加したので、耐圧が低かった。このことから、ＧａＮ基板２上にＧａＮ層３を形成することで、ＧａＮ層３においてショットキー電極と接触する領域の転位密度を１×１０6ｃｍ-2と低くすることにより、逆方向リーク電流を低減できるので、耐圧を向上できることがわかった。
　また、転位密度の低いＧａＮ層３を備えていた本発明例１は、転位密度の高いＧａＮ層を備えていた比較例２よりも４７５Ｖの耐圧を向上することができた。このことから、転位密度を低減することによって、逆方向リーク電流を現象することで、耐圧を向上することができることがわかった。
　さらに、熱処理をせず、かつ転位密度の低いＧａＮ層を備えていた比較例１は、熱処理をせず、かつ転位密度の高いＧａＮ層を備えていた比較例３よりも１５６Ｖの耐圧を向上することができた。このことから、熱処理をして、かつ転位密度を低減することで、耐圧を向上できること、および、ＧａＮ層３の転位密度による逆方向リーク電流の増加が耐圧に支配的な要因であることがわかった。
　また、熱処理工程を実施した比較例２と熱処理工程を実施しなかった比較例３とを比べて、熱処理を行なうことにより向上できる耐圧は３０Ｖであった。一方、熱処理工程（Ｓ４２）を実施した本発明例１と熱処理工程を実施しなかった比較例１とを比べて、熱処理工程（Ｓ４２）を実施することにより向上できる耐圧は３４９Ｖであった。このことから、熱処理工程（Ｓ４２）によりショットキー電極のバリアハイトを増加させることと、ＧａＮ層３の転位密度を低減することとにより、耐圧を大幅に向上できることがわかった。
　また、図１２に示すように、ＧａＮ基板２およびＧａＮ層３の転位密度が１×１０6ｃｍ-2の転位密度を有する比較例１と、ＧａＮ基板２およびＧａＮ層３の転位密度が１×１０7ｃｍ-2の転位密度を有する比較例４とは、電流密度と逆方向電圧との関係はほぼ同じであり、かつ耐圧も同程度であった。一方、ＧａＮ基板２およびＧａＮ層３の転位密度が１×１０7ｃｍ-2の転位密度を有する比較例４は、ＧａＮ基板２およびＧａＮ層３の転位密度が１×１０9ｃｍ-2の転位密度を有する比較例３に比べて、電流密度と逆方向電圧との関係は大きく異なり、かつ耐圧も向上していた。この結果から、ＧａＮ層３の転位密度を１×１０7ｃｍ-2以下に低減することにより、ショットキーバリアダイオードに逆バイアスを印加されたときに、逆方向リーク電流を効果的に減少できることがわかった。
　なお、比較例１の金属層に熱処理をした本発明例１は、比較例１よりも耐圧を大幅に向上できたという結果と、比較例１および比較例４の耐圧が同程度であったという結果とから、比較例４の金属層に熱処理をした本発明例は本発明例１と同程度の高い耐圧を実現できると考えられる。
　以上より、本実施例によれば、ＧａＮ基板上に形成されたＧａＮ層を備え、ＧａＮ層と接触しているショットキー電極の材料がＮｉであることにより、逆方向リーク電流を低減し、かつショットキー電極のバリアハイトを増加できるので、耐圧を向上できることを確認した。なお、ショットキー電極の材料がＮｉ合金である場合には、Ｎｉである場合と同様の効果を有することは推定できる。
　本実施例では、ショットキー電極がＮｉであることにより、バリアハイトを増加できる効果について調べた。
　（試料１～４）
　試料１～４のショットキーバリアダイオードは、本発明例１と同様に製造したが、金属層形成工程（Ｓ４１）および熱処理工程（Ｓ４２）のみ異なっていた。具体的には、金属層形成工程（Ｓ４１）では、Ｎｉを２５ｎｍ形成した後に、Ｎｉ上にＡｕを３００ｎｍ形成した。また、試料１～４の熱処理工程（Ｓ４２）では、熱処理温度を、それぞれ３００℃、４００℃、５００℃および５５０℃とした。また、熱処理時間は１分とした。
　（試料５～８）
　試料５～８のショットキーバリアダイオードは、第１の金属層としてＰｔ（白金）を形成し、この第１の金属層上に第２の金属層としてＡｕを形成した点、および熱処理工程（Ｓ４２）での熱処理温度を、３００℃、４００℃、５００℃および６００℃とした点においてのみ試料１～４と異なっていた。
　（試料９）
　試料９のショットキーバリアダイオードは、比較例２において第１の金属層としてのＮｉの厚みを２５ｎｍとした点のみ異なっていた。つまり、試料１～４の製造方法において熱処理工程（Ｓ４２）を実施しなかった。
　（試料１０）
　試料１０のショットキーバリアダイオードは、試料５～８の製造方法において熱処理工程（Ｓ４２）を実施しなかった。
　（測定方法）
　試料１～１０のショットキーバリアダイオードのショットキー電極について、バリアハイトを測定した。バリアハイトの測定方法は、順方向のＩ－Ｖ特性から導出した。その結果を図１１に示す。なお、図１１は、本実施例において熱処理温度とバリアハイトの高さとの関係を示す図である。図１１中、横軸は、熱処理工程（Ｓ４１）において金属層を熱処理した温度（単位：℃）を示し、縦軸は、バリアハイトの高さ（単位：ｅＶ）を示す。
　（測定結果）
　図１１に示すように、第１の層がＮｉであるショットキー電極を形成した試料１～４は、第１の層がＰｔであるショットキー電極を形成した試料５～８に比べて、熱処理工程（Ｓ４２）を実施することにより、バリアハイトを増加することができた。
　また、第１の層がＮｉであるショットキー電極を形成した試料１～４は、４００℃以上５５０℃以下で熱処理することによって、バリアハイトを大きく増加させることができた。
　なお、本実施例では熱処理工程（Ｓ４１）の熱処理時間を１分としたので、３００℃では、十分に効果が得られていない。しかし、熱処理時間を１分を超える長時間にすることで、バリアハイトを向上できるという知見を本発明者は得ている。このため３００℃以上６００℃以下で熱処理をすることによりショットキー電極４のバリアハイトを増加することができる。言い換えると、４００℃以上５５０℃以下で熱処理すると、短時間で安定してショットキー電極４のショットキーバリアハイトを増加させることができるので、製造効率がよい。また４００℃以上５５０℃以下で熱処理すると、５５０℃を超えて６００℃以下で熱処理する場合と比較して、熱処理に時間をかけることができるので、ショットキー電極４の特性をより安定にできる。
　以上より、本実施例によれば、ショットキー電極がＮｉであると、熱処理をすることによりショットキー電極のバリアハイトを増加できることが確認できた。
　以上のように本発明の実施の形態および実施例について説明を行なったが、各実施の形態および実施例の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１，１１，２１　ショットキーバリアダイオード、２　ＧａＮ基板、２ａ，３ａ　表面、２ｂ　裏面、３　ＧａＮ層、３ｃ　領域、４　ショットキー電極、４ａ　第１の層、４ｂ　第２の層、６　オーミック電極、１５　電極、１６　フィールドプレート電極、１７　絶縁層、１７ａ　端面、２２　下地層、２３　支持基板、Ｌ　フィールドプレート長、ｔ　膜厚、θ　角度。

Claims (28)

  1. 　ＧａＮ基板（２）と、
    　前記ＧａＮ基板（２）上に形成されたＧａＮ層（３）と、
    　前記ＧａＮ層（３）上に形成されたショットキー電極（４）とを備え、
    　前記ショットキー電極（４）は、前記ＧａＮ層（３）と接触する位置に形成され、かつＮｉまたはＮｉ合金よりなる第１の層（４ａ）を含む、ショットキーバリアダイオード。
  2. 　前記ＧａＮ層（３）において前記ショットキー電極（４）と接触する領域（３ｃ）の転位密度は、１×１０8ｃｍ-2以下である、請求の範囲第１項に記載のショットキーバリアダイオード（１、１１、２１）。
  3. 　前記ショットキー電極（４）は、前記第１の層（４ａ）上に形成され、かつＡｕを含む第２の層（４ｂ）をさらに含む、請求の範囲第１項に記載のショットキーバリアダイオード（１、１１、２１）。
  4. 　前記ＧａＮ層（３）上に形成され、内部に前記ショットキー電極（４）が形成された開口部が形成されている絶縁層（１７）と、
    　前記ショットキー電極（４）に接続するとともに、前記絶縁層（１７）に重なるように形成されたフィールドプレート電極（１６）とをさらに備えた、請求の範囲第１項に記載のショットキーバリアダイオード（１１、２１）。
  5. 　ＧａＮ層（３）と、
    　前記ＧａＮ層（３）上に形成されたショットキー電極（４）とを備え、
    　前記ＧａＮ層（３）において前記ショットキー電極（４）と接触する領域（３ｃ）の転位密度は、１×１０8ｃｍ-2以下であり、
    　前記ショットキー電極（４）は、前記ＧａＮ層（３）と接触する位置に形成され、かつＮｉまたはＮｉ合金よりなる第１の層（４ａ）を含む、ショットキーバリアダイオード（１、１１、２１）。
  6. 　前記ＧａＮ層（３）において前記ショットキー電極（４）と接する面と反対側の面に接触するＧａＮ基板（２）をさらに備えた、請求の範囲第５項に記載のショットキーバリアダイオード（１、１１、２１）。
  7. 　前記ショットキー電極（４）は、前記第１の層（４ａ）上に形成され、かつＡｕを含む第２の層（４ｂ）をさらに含む、請求の範囲第５項に記載のショットキーバリアダイオード（１、１１、２１）。
  8. 　前記ＧａＮ層（３）上に形成され、内部に前記ショットキー電極（４）が形成された開口部が形成されている絶縁層（１７）と、
    　前記ショットキー電極（４）に接続するとともに、前記絶縁層（１７）に重なるように形成されたフィールドプレート電極（１６）とをさらに備えた、請求の範囲第５項に記載のショットキーバリアダイオード（１１、２１）。
  9. 　ＧａＮ基板（２）を準備する工程と、
    　前記ＧａＮ基板（２）上にＧａＮ層（３）を形成する工程と、
    　前記ＧａＮ層（３）上に接触するＮｉまたはＮｉ合金よりなる第１の層（４ａ）を含むショットキー電極（４）を形成する工程とを備え、
    　前記ショットキー電極（４）を形成する工程は、前記ショットキー電極（４）となるべき金属層を形成する工程と、前記金属層を熱処理して、前記金属層を前記第１の層（４ａ）を含む前記ショットキー電極（４）に形成する工程とを含む、ショットキーバリアダイオード（１、１１、２１）の製造方法。
  10. 　前記ＧａＮ基板（２）を準備する工程では、転位密度が１×１０8ｃｍ-2以下である前記ＧａＮ基板（２）を準備する、請求の範囲第９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  11. 　前記金属層を熱処理する工程では、３００℃以上６００℃以下の温度で前記金属層を熱処理する、請求の範囲第９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  12. 　前記金属層を熱処理する工程では、４００℃以上５５０℃以下の温度で前記金属層を熱処理する、請求の範囲第１１項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  13. 　前記金属層を形成する工程と、前記熱処理する工程とを並行して行なう、請求の範囲第９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  14. 　前記金属層を熱処理する工程では、２００℃以上６００℃以下の温度で前記金属層を熱処理する、請求の範囲第１３項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  15. 　前記金属層を熱処理する工程では、窒素を含む雰囲気で前記金属層を熱処理する、請求の範囲第９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  16. 　前記ショットキー電極（４）を形成する工程は、前記第１の層（４ａ）上に、Ａｕを含む第２の層（４ｂ）を形成する工程をさらに含む、請求の範囲第９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  17. 　前記ＧａＮ層（３）上に開口部を有する絶縁層（１７）を形成する工程と、
    　前記ショットキー電極（４）に接続するとともに、前記絶縁層（１７）に重なるようにフィールドプレート電極（１６）を形成する工程とをさらに備え、
    　前記金属層を形成する工程では、前記絶縁層（１７）の前記開口部の内部に前記ＧａＮ層（３）と接するように前記金属層を形成する、請求の範囲第９項に記載のショットキーバリアダイオード（１１、２１）の製造方法。
  18. 　前記金属層を形成する工程に先立って、前記ＧａＮ層（３）を熱処理する工程、およびプラズマＣＶＤ法により前記ＧａＮ層（３）上に絶縁層（１７）を形成する工程の少なくとも一方をさらに備えた、請求の範囲第９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  19. 　ＧａＮ層（３）を準備する工程と、
    　前記ＧａＮ層（３）上に接触するＮｉまたはＮｉ合金よりなる第１の層（４ａ）を含むショットキー電極（４）を形成する工程とを備え、
    　前記ＧａＮ層（３）を準備する工程は、前記ショットキー電極（４）と接触する領域（３ｃ）の転位密度が１×１０8ｃｍ-2以下である前記ＧａＮ層（３）を準備する工程を含み、
    　前記ショットキー電極（４）を形成する工程は、前記ショットキー電極（４）となるべき金属層を形成する工程と、前記金属層を熱処理して、前記金属層を前記第１の層（４ａ）を含む前記ショットキー電極（４）に形成する工程とを含む、ショットキーバリアダイオード（１、１１、２１）の製造方法。
  20. 　ＧａＮ基板（２）を準備する工程をさらに備え、
    　前記ＧａＮ層（３）を準備する工程では、前記ＧａＮ基板（２）上に前記ＧａＮ層（３）をエピタキシャル成長する、請求の範囲第１９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  21. 　前記金属層を熱処理する工程では、３００℃以上６００℃以下の温度で前記金属層を熱処理する、請求の範囲第１９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  22. 　前記金属層を熱処理する工程では、４００℃以上５５０℃以下の温度で前記金属層を熱処理する、請求の範囲第２１項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  23. 　前記金属層を形成する工程と、前記熱処理する工程とを並行して行なう、請求の範囲第１９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  24. 　前記金属層を熱処理する工程では、２００℃以上６００℃以下の温度で前記金属層を熱処理する、請求の範囲第２３項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  25. 　前記金属層を熱処理する工程では、窒素を含む雰囲気で前記金属層を熱処理する、請求の範囲第１９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  26. 　前記ショットキー電極（４）を形成する工程は、前記第１の層（４ａ）上に、Ａｕを含む第２の層（４ｂ）を形成する工程をさらに含む、請求の範囲第１９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
  27. 　前記ＧａＮ層（３）上に開口部を有する絶縁層（１７）を形成する工程と、
    　前記ショットキー電極（４）に接続するとともに、前記絶縁層（１７）に重なるようにフィールドプレート電極（１６）を形成する工程とをさらに備え、
    　前記金属層を形成する工程では、前記絶縁層（１７）の前記開口部の内部に前記ＧａＮ層（３）と接するように前記金属層を形成する、請求の範囲第１９項に記載のショットキーバリアダイオード（１１、２１）の製造方法。
  28. 　前記金属層を形成する工程に先立って、前記ＧａＮ層（３）を熱処理する工程、およびプラズマＣＶＤ法により前記ＧａＮ層（３）上に絶縁層（１７）を形成する工程の少なくとも一方をさらに備えた、請求の範囲第１９項に記載のショットキーバリアダイオード（１、１１、２１）の製造方法。
PCT/JP2009/063149 2008-08-05 2009-07-23 ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法 WO2010016388A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN200980131020.XA CN102119443B (zh) 2008-08-05 2009-07-23 肖特基势垒二极管和制造肖特基势垒二极管的方法
EP09804875.4A EP2320465A4 (en) 2008-08-05 2009-07-23 SCHOTTKY DIODE AND MANUFACTURING PROCESS FOR A SCHOTTKY DIODE
JP2010523827A JP5531959B2 (ja) 2008-08-05 2009-07-23 ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法
US13/057,241 US8502337B2 (en) 2008-08-05 2009-07-23 Schottky barrier diode and method for manufacturing Schottky barrier diode
US13/935,344 US8901698B2 (en) 2008-08-05 2013-07-03 Schottky barrier diode and method for manufacturing schottky barrier diode

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-201998 2008-08-05
JP2008201998 2008-08-05

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US13/057,241 A-371-Of-International US8502337B2 (en) 2008-08-05 2009-07-23 Schottky barrier diode and method for manufacturing Schottky barrier diode
US13/935,344 Continuation US8901698B2 (en) 2008-08-05 2013-07-03 Schottky barrier diode and method for manufacturing schottky barrier diode

Publications (1)

Publication Number Publication Date
WO2010016388A1 true WO2010016388A1 (ja) 2010-02-11

Family

ID=41663611

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/063149 WO2010016388A1 (ja) 2008-08-05 2009-07-23 ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法

Country Status (6)

Country Link
US (2) US8502337B2 (ja)
EP (1) EP2320465A4 (ja)
JP (2) JP5531959B2 (ja)
CN (2) CN103441140A (ja)
TW (1) TW201013935A (ja)
WO (1) WO2010016388A1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011234614A (ja) * 2010-04-26 2011-11-17 Robert Bosch Gmbh 整流器ブリッジ回路
JP2014017285A (ja) * 2012-07-05 2014-01-30 Advanced Power Device Research Association 窒化物系化合物半導体素子
WO2014025021A1 (ja) 2012-08-10 2014-02-13 旭化成ケミカルズ株式会社 オレフィン又はアルコールの転化方法及びプロピレン又は芳香族化合物の製造方法
JP2015167220A (ja) * 2014-02-12 2015-09-24 三菱電機株式会社 半導体装置及びその製造方法
JP2016004899A (ja) * 2014-06-17 2016-01-12 住友電気工業株式会社 ショットキーバリアダイオードおよびその製造方法
JP2016039210A (ja) * 2014-08-06 2016-03-22 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2016162785A (ja) * 2015-02-27 2016-09-05 豊田合成株式会社 半導体装置およびその製造方法
JP2016162786A (ja) * 2015-02-27 2016-09-05 豊田合成株式会社 半導体装置およびその製造方法
US9711661B2 (en) 2014-04-11 2017-07-18 Toyoda Gosei Co., Ltd. Semiconductor device and manufacturing method thereof
WO2020235691A1 (ja) * 2019-05-23 2020-11-26 株式会社Flosfia 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772144B2 (en) * 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Vertical gallium nitride Schottky diode
JP2014049616A (ja) * 2012-08-31 2014-03-17 Sony Corp ダイオードおよびダイオードの製造方法
CN103730518A (zh) * 2012-10-16 2014-04-16 浙江大学苏州工业技术研究院 一种具有良好电流导通能力和高耐压的半导体装置及其制备方法
WO2014080820A1 (ja) * 2012-11-26 2014-05-30 住友電気工業株式会社 ショットキーバリアダイオードおよびその製造方法
CN103022096B (zh) * 2012-12-27 2017-05-31 上海集成电路研发中心有限公司 一种高压半导体器件的终端结构及制备方法
CN104681636A (zh) * 2013-11-27 2015-06-03 中国科学院苏州纳米技术与纳米仿生研究所 一种肖特基二极管及其测试方法
JP6149786B2 (ja) * 2014-04-11 2017-06-21 豊田合成株式会社 半導体装置および半導体装置の製造方法
TWI667792B (zh) 2015-12-18 2019-08-01 日商Ｆｌｏｓｆｉａ股份有限公司 Semiconductor device
CN107104046B (zh) * 2016-02-23 2020-06-09 北京大学 氮化镓肖特基二极管的制备方法
US10204778B2 (en) * 2016-12-28 2019-02-12 QROMIS, Inc. Method and system for vertical power devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141499A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP2004087587A (ja) * 2002-08-23 2004-03-18 Mitsubishi Electric Corp 窒化物半導体装置およびその製造方法
JP2006100801A (ja) * 2004-09-01 2006-04-13 Sumitomo Electric Ind Ltd エピタキシャル基板および半導体素子
JP2006279032A (ja) * 2005-03-02 2006-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006310408A (ja) * 2005-04-26 2006-11-09 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体素子およびエピタキシャル基板
JP2008130927A (ja) * 2006-11-22 2008-06-05 Sumitomo Electric Ind Ltd ショットキバリアダイオードおよびショットキ接合を有する半導体デバイスを作製する方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61285763A (ja) * 1985-06-12 1986-12-16 Tdk Corp シヨツトキ−バリヤ型半導体装置およびその製造方法
JPH06104424A (ja) * 1992-09-18 1994-04-15 Seiko Instr Inc ショットキバリヤ型ダイオード及びその製造方法
US6596079B1 (en) * 2000-03-13 2003-07-22 Advanced Technology Materials, Inc. III-V nitride substrate boule and method of making and using the same
JP5194334B2 (ja) * 2004-05-18 2013-05-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスの製造方法
TWI375994B (en) 2004-09-01 2012-11-01 Sumitomo Electric Industries Epitaxial substrate and semiconductor element
US7821030B2 (en) 2005-03-02 2010-10-26 Panasonic Corporation Semiconductor device and method for manufacturing the same
JP5374011B2 (ja) * 2005-11-28 2013-12-25 住友電気工業株式会社 窒化物半導体装置
US20070138505A1 (en) * 2005-12-12 2007-06-21 Kyma Technologies, Inc. Low defect group III nitride films useful for electronic and optoelectronic devices and methods for making the same
JP2007161536A (ja) * 2005-12-14 2007-06-28 Sumitomo Electric Ind Ltd ＡｌｘＧａｙＩｎ１−ｘ−ｙＮ結晶基板、半導体デバイスおよびその製造方法
JP5332168B2 (ja) * 2006-11-17 2013-11-06 住友電気工業株式会社 Ｉｉｉ族窒化物結晶の製造方法
EP2019155A3 (en) * 2007-05-02 2010-09-22 Sumitomo Electric Industries, Ltd. Gallium nitride substrate and gallium nitride film deposition method
JP2009076866A (ja) * 2007-08-31 2009-04-09 Sumitomo Electric Ind Ltd ショットキーバリアダイオード

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141499A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP2004087587A (ja) * 2002-08-23 2004-03-18 Mitsubishi Electric Corp 窒化物半導体装置およびその製造方法
JP2006100801A (ja) * 2004-09-01 2006-04-13 Sumitomo Electric Ind Ltd エピタキシャル基板および半導体素子
JP2006279032A (ja) * 2005-03-02 2006-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006310408A (ja) * 2005-04-26 2006-11-09 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体素子およびエピタキシャル基板
JP2008130927A (ja) * 2006-11-22 2008-06-05 Sumitomo Electric Ind Ltd ショットキバリアダイオードおよびショットキ接合を有する半導体デバイスを作製する方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Q. Z. LIU ET AL.: "Ni and Ni silicide Schottky contacts on n-GaN", JOURNAL OF APPLIED PHYSICS, vol. 84, no. 2, 15 July 1998 (1998-07-15), pages 881 - 886, XP012045547 *
Q. Z. LIU; L. S. YU ET AL.: "Ni and Ni silicide Schottky contacts on n-GaN", JOURNAL OF APPLIED PHYSICS, vol. 84, no. 2, 15 July 1998 (1998-07-15), pages 881 - 886
See also references of EP2320465A4 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011234614A (ja) * 2010-04-26 2011-11-17 Robert Bosch Gmbh 整流器ブリッジ回路
JP2014017285A (ja) * 2012-07-05 2014-01-30 Advanced Power Device Research Association 窒化物系化合物半導体素子
WO2014025021A1 (ja) 2012-08-10 2014-02-13 旭化成ケミカルズ株式会社 オレフィン又はアルコールの転化方法及びプロピレン又は芳香族化合物の製造方法
US9573862B2 (en) 2012-08-10 2017-02-21 Asahi Kasei Chemicals Corporation Method for converting olefin or alcohol and method for producing propylene or aromatic compound
JP2015167220A (ja) * 2014-02-12 2015-09-24 三菱電機株式会社 半導体装置及びその製造方法
US9711661B2 (en) 2014-04-11 2017-07-18 Toyoda Gosei Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016004899A (ja) * 2014-06-17 2016-01-12 住友電気工業株式会社 ショットキーバリアダイオードおよびその製造方法
JP2016039210A (ja) * 2014-08-06 2016-03-22 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2016162785A (ja) * 2015-02-27 2016-09-05 豊田合成株式会社 半導体装置およびその製造方法
JP2016162786A (ja) * 2015-02-27 2016-09-05 豊田合成株式会社 半導体装置およびその製造方法
WO2020235691A1 (ja) * 2019-05-23 2020-11-26 株式会社Flosfia 半導体装置

Also Published As

Publication number Publication date
US20130292695A1 (en) 2013-11-07
EP2320465A1 (en) 2011-05-11
CN103441140A (zh) 2013-12-11
JPWO2010016388A1 (ja) 2012-01-19
CN102119443B (zh) 2013-08-14
US8901698B2 (en) 2014-12-02
TW201013935A (en) 2010-04-01
JP2014158044A (ja) 2014-08-28
US8502337B2 (en) 2013-08-06
US20110133210A1 (en) 2011-06-09
JP5531959B2 (ja) 2014-06-25
EP2320465A4 (en) 2014-01-22
CN102119443A (zh) 2011-07-06

Similar Documents

Publication Publication Date Title
JP5531959B2 (ja) ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法
JP2009076866A (ja) ショットキーバリアダイオード
US8436365B2 (en) SiC semiconductor device having Schottky barrier diode and method for manufacturing the same
JP5582058B2 (ja) エピタキシャル基板および半導体素子
JP2016066813A (ja) 半導体装置およびその製造方法
JP2011044688A (ja) 半導体装置および半導体装置の製造方法
JP2006100801A (ja) エピタキシャル基板および半導体素子
JP2009059912A (ja) ショットキーバリアダイオード
JP5564884B2 (ja) ショットキーバリアダイオード
JP5369581B2 (ja) 半導体デバイス用裏面電極、半導体デバイスおよび半導体デバイス用裏面電極の製造方法
JP5445899B2 (ja) ショットキーバリアダイオード
JP2008078332A (ja) ｐ型のＩＩＩ族窒化物半導体の製造方法、およびｐ型のＩＩＩ族窒化物半導体用の電極の製造方法
JP5446161B2 (ja) ショットキーバリアダイオードおよびその製造方法
JP2012064663A (ja) 窒化物半導体装置およびその製造方法
JP2009004566A (ja) 半導体装置および半導体装置の製造方法
JP2004022796A (ja) 炭化珪素半導体素子およびその形成方法
JP3967045B2 (ja) 半導体素子及びその製造方法
JP2015119200A (ja) ショットキーバリアダイオード
JP2010087376A (ja) 半導体積層体を含む半導体装置の製造方法
JP2015076577A (ja) 半導体装置およびその製造方法
US20230064469A1 (en) Wafer, semiconductor device, method for manufacturing wafer, and method for manufacturing semiconductor device
JP2012084703A (ja) ダイヤモンド電子素子及びその製造方法
JP2012059891A (ja) Ｉｉｉ族窒化物半導体発光素子を製造する方法、及びｉｉｉ族窒化物半導体発光素子
JP2006196623A (ja) エピタキシャル基板および半導体素子
JP2017183589A (ja) 炭化珪素半導体基板および半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980131020.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09804875

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13057241

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2010523827

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2009804875

Country of ref document: EP