WO2009145331A1 - 固体撮像素子、データ転送回路及びカメラシステム - Google Patents

固体撮像素子、データ転送回路及びカメラシステム Download PDF

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delay
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capture
dummy data
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鈴木　三佐男
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Sony Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time

Definitions

  • the present invention relates to a solid-state imaging device, a data transfer circuit that transfers pixel values obtained by the solid-state imaging device, and a camera system in which the solid-state imaging device is incorporated.
  • the present invention relates to a technique for adjusting capture timing. Background technology '' calligraphy
  • CMOS Complementary Metal Oxide Semiconductor
  • solid-state imaging device Since the CMO S image sensor can be made at the pace of the CM OS L S I manufacturing process, functions other than the image sensor can be easily incorporated into the same chip using this process.
  • ADC an analog 'digital' converter
  • FIG. 1 shows an example of the configuration of a solid-state imaging device that performs AZD (Analog / Digital) conversion using the column ADC method.
  • the solid-state imaging device 100 includes a pixel array unit 20 in which pixels 210 are arranged in a matrix of m columns and n rows, a row scanning circuit 30, a column scanning circuit 40, and a timing control circuit 50.
  • the solid-state image sensor 100 supplies ADC60-0 to ADC60-m and ADC60-0 to ADC60-m provided corresponding to each column in the pixel array unit 20, and a reference voltage RAMP for A ⁇ D conversion to ADC60-0 to ADC60-m. And a reference signal generation unit 70.
  • Each of the ADC 60-0 to ADC60m includes a comparator (REF) 601, 0 to comparator 601-m, and a latch unit 602-0 to latch unit 602-m.
  • REF comparator
  • the solid-state imaging device 100 further includes a sense amplifier 80 and a capturing unit 90.
  • Each pixel 210 in the pixel array section 20 is connected to a row selection line H i and a column signal line Vj (i and j are both natural numbers).
  • the row scanning circuit 30 selects a row selection line Hi from which pixel values are to be read out of the row selection lines H0 to Hn.
  • the column scanning circuit 40 selects the column signal line Vj from which the pixel value is to be read on the row selection line Hi selected by the row scanning circuit 30.
  • the timing control circuit 50 generates an internal clock based on the input control clock and outputs it to the row scanning circuit 30, the column scanning circuit 40, the ADC 60-0 to ADC 60-m, the reference signal generation unit 70, and the like. .
  • comparator (; EF) 601 1 0 to comparator 601 1 m are referred to as a comparator 601 when there is no need to distinguish them individually.
  • latch portions 602-0 to 602-m they are referred to as latch portions 602.
  • the comparator 601 of the ADC 60 compares the reference voltage R AMP input from the reference signal generation unit 70 with the output value of the pixel 210 transmitted through the column signal line Vj, and compares the reference voltage RAMP with the output value of the pixel 210. When the magnitudes match, the output signal phase is inverted and output. ':
  • the latch unit 602 continuously counts the number of clocks until the output of the comparator 601 changes, and holds the digital count value corresponding to the comparison period when the output of the comparator 601 changes.
  • the count value held in the latch unit 602 is scanned by the column scan circuit 40 and drawn out to the two-phase bus lines B 10 and B 20.
  • the count value drawn to the two-phase bus lines B10 and B20 is a differential signal whose phases are opposite to each other.
  • Sense amplifier 80 as an increased section is input through bus line B 10 and bus B 20
  • the amplified differential signal is amplified and output to the capturing unit 90.
  • the capturing unit 90 includes, for example, a flip-flop circuit, and latches the output from the sense amplifier 80 in synchronization with the supplied control clock.
  • the value (pixel value) latched in the sense amplifier 80 is output to an output data processing circuit (not shown) in synchronization with the control clock.
  • the latch section 6 0 2 in the position closest to the sense amplifier 8 0 (near end) and the timing to capture the output from the in, and the latch in the position most different from the sense amplifier (far end) Part 6 0 2—The difference between the output timing from 0 and the timing to capture the evening. .
  • the hold time becomes strict for the near end and the setup time becomes strict for the far end. For this reason, depending on the magnitude of the shift in the capture timing due to the near and far end differences, the data may be captured with a shift of i pixels.
  • the time that data is transmitted through the bus line B 1 0 and the bus line B 2 0 also depends on fluctuations in power supply voltage and temperature.
  • the resolution of images and the frame rate have been increasing, and along with this, the time allowed to capture a single pixel is getting shorter.
  • the tolerance for the shift in the timing of data capture by the sense amplifier 80 is becoming narrower. It is also possible to adjust the capture timing by changing the mask, so that different values can be set for each chip. However, it takes a lot of work to do these things, and it is considered difficult to carry out.
  • the present invention has been made in view of this point, and an object of the present invention is to make it possible to appropriately set the pixel value capturing timing. Disclosure of invention ''
  • the solid-state imaging device of the present invention is provided for each column constituting a pixel array unit in which pixels are arranged in a matrix in the row direction and the column direction, and for each column constituting the pixel array unit. And a latch unit that converts the pixel value into the pixel value and holds the pixel value.
  • a column scanning unit that selects the latch unit by column scanning; a capturing unit that sequentially captures pixel values held in the latch unit selected by the column scanning circuit in synchronization with a predetermined clock; and a capturing unit And a delay unit that delays the clock for driving in a plurality of stages.
  • the first dummy device is set in the latch portion at the closest end closest to the capturing portion
  • the second dummy device is set in the latch portion at the farthest end from the capturing portion. Hesitate.
  • the delay amount in the delay unit is set to a delay amount that can be captured by the capture unit for both the first dummy data and the second dummy data. By doing so, the capture timing of the capture unit is set at a timing at which both dummy data output from the far end and dummy data output from the near end can be captured. become. ,
  • the capture timing of the capture unit is set at a timing at which both dummy data output from the far end and dummy data output from the near end can be captured,
  • the operation margin of the image sensor is improved.
  • FIG. 1 is a block diagram illustrating a configuration example of a conventional solid-state imaging device.
  • FIG. 2 is a plot showing a configuration example of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is an explanatory diagram showing a configuration example of the delay unit according to the first embodiment of the present invention.
  • FIG. 4 is a timing chart showing an example of transmission timing in the dummy device according to the first embodiment of the present invention.
  • FIG. 5 is a timing chart showing an example of the timing at which dummy data is output from the near-end latch unit and the output timing of the control clock delayed by the delay unit according to the first embodiment of the present invention. .
  • FIG. 8 shows an example of the output timing of the control clock delayed by the delay unit according to the second embodiment of the present invention and the output timing of the dummy at both the near end and the far end. This is a timing chart.
  • FIG. 2 is a block diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 1 shown in FIG. 2 includes a pixel array unit 2 in which pixels 21 are arranged in a matrix of m columns and n rows, a row scanning circuit 3, a column scanning circuit 4, and a timing control circuit. And 5. No
  • the solid-state imaging device 1 is used for A / D conversion to ADC 6 to AD G 6-m and AD C 6-0 to AD C 6-m provided corresponding to each column of the pixel array unit 2.
  • a reference signal generator 7 for supplying the reference voltage RAMP.
  • ADC6: -0 to ADC6-m includes a comparator (REF) 61-0 to 61-m, and a latch unit 62-0 to a latch unit 62-m.
  • Each pixel 21 in the pixel array section 2 is connected to a row selection line Hi and a column signal ⁇ Vj (i,: j are natural numbers).
  • the row scanning circuit 3 selects a row selection line Hi from which pixel values are to be read out of the row selection lines H0 to Hn.
  • the column scanning circuit 4 selects the column signal line Vj from which the pixel value is to be read in the row selection line Hi selected by the row scanning circuit 3.
  • the timing control circuit 5 generates an internal clock based on the input control clock and outputs it to the row scanning circuit 3, the column scanning circuit 4, and the ADC 6-0 to the ADC 6, the reference signal generation unit 7, and the like.
  • the comparator 61 of the AD C 6 compares the reference voltage RAMP input from the reference signal generator 7 with the output value of the pixel 21 transmitted through the column signal line Vj, and the reference voltage R When the magnitude of AMP matches the output value of pixel 21, the output signal phase is inverted and output.
  • the latch unit 62 continuously counts the number of clocks until the output of the comparator 61 changes, and holds the digital count value according to the comparison period when the output of the comparator 61 changes. To do.
  • the count value held in the latch unit 62 is scanned by the column scanning circuit 4 and sequentially pulled out to the two-phase bus lines B 1 and B 2 to be a difference potential.
  • the sense amplifier 8 amplifies the difference potential input through the bus line B 1 and 'bus B 2 and outputs it to the capturing unit 9.
  • the capturing unit 9 is composed of, for example, a flip-flop circuit, and latches the output from the sense amplifier 8 in synchronization with the supplied control clock.
  • the pixel value latched by the sense amplifier 8 is output to an output data processing circuit (not shown) in synchronization with the control clock.
  • the configuration excluding the delay unit 10 described so far is basically the same as the conventional configuration described with reference to FIG.
  • the control clock input to the capturing unit 9 is supplied via the delay unit 10.
  • the delay unit 10 adjusts the data capture timing by delaying the control clock that instructs the data capture timing in the capture unit 9.
  • the amount of delay added by the delay unit 10 can be adjusted in multiple steps in steps smaller than one clock cycle of the control clock.
  • FIG. 3 shows a configuration example of the delay unit 10.
  • the delay unit 10 shown in FIG. 3 is configured so that the delay amount of the control clock can be adjusted in five stages. Note that the delay setting interval is not limited to five steps, but may be set to six steps, seven steps, or the like. ..
  • a delay line is configured by the delay elements D 1 to D 5 connected in series.
  • each delay element D is composed of, for example, two chamber elements connected in series.
  • Each of the delay elements D1 to D5 is provided with switches SW1 to SW5 on the lines A to E, respectively, from which the outputs of the delay elements D1 to D5 are drawn, and any one of these switches SW is selectively connected.
  • the delay amount of the signal input to the capturing unit 9 changes. For example, when the switch SW 3 is turned on and the other switch SW is turned off, the delay element D 1, the delay element D 2, and the delay element D 3 are passed through the line C where the switch SW 3 is provided.
  • the control clock to which the delay is added by the above is transmitted to the capturing unit 9. Further, when the switch S5 is turned on and other switches SW are turned off, the delay is caused by the delay element D1 'to the delay element D5 through the line E provided with the switch SW5.
  • the control clock to which is added is transmitted to the capturing unit 9.
  • the delay element D 1 to the delay element D 5 are configured by two-stage inverter elements, but may be configured by a flip-flop circuit or the like. In the case of a flip-flop circuit, it is possible to add a delay longer than one clock cycle. ⁇ ' ⁇ '
  • the control unit 11 adjusts the delay amount in the delay unit 10 by switching on and off the switches SW1 to SW5. Such adjustment of the delay amount by the delay unit 10 is performed only when test dummy data is input.
  • the test here refers to the measurement of the capture timing with the sense amplifier 8.
  • the control unit 1.1 includes a register 11a as a storage unit, and the register 11ja stores the data fetching result in the fetching unit 9, and the like. ⁇ .
  • test dummy data is transmitted using bus lines B 1 and B 2 used for transmitting pixel signals.
  • the input of dummy / overnight is done within a non-valid period when pixel values are not transferred.
  • Figure 4 shows the output timing diagram of the video signal when viewed in the frame period.
  • scanning by the column scanning circuit 4 is performed in synchronization with the vertical synchronizing signal, and the vertical blanking signal (V-Blank) and dummy pixel. )
  • Optical black pixel (0B), and effective pixel are input to the sense amplifier 8 in this order.
  • the dummy pixel (Dummy), the optical black pixel (0B), and the effective pixel are used for the video signal, and dummy data cannot be transmitted during the period when these pixels are output. Therefore, when these are not transferred In this case, transmission is performed overnight during the vertical blanking period, that is, within the output period of the vertical blanking signal.
  • the dummy data may be transmitted during the vertical blanking period every frame during imaging. It may be performed only during the period for measuring the capture timing, that is, it may be performed only when the power is turned on, during standby, or when returning from the standby state. Alternatively, as a configuration capable of a user operation for instructing to perform dimming adjustment, the user may be instructed to perform the dummy data input evening.
  • the dummy timing of the dummy data in the sense amplifier 8 is investigated by the output of the dummy data from the latch section 6 2—m at the near end and the latch section 6 2— at the far end. This is done in two steps when output is from 0. Dami
  • the waveform labeled “Output OB” is the waveform of the control clock delayed by delay element D 1 and delay element 2
  • the waveform labeled “Output 0 C” is This is the waveform of the control clock with delay added by delay element D1, delay element D2, and delay element D3.
  • the waveform indicated as “Output OD” is the delay element D 1 ⁇ Delay
  • the waveform of the control clock is delayed by element D4.
  • the waveform labeled “Output ⁇ E” is the delay element! 1 to the waveform of the control clock to which a delay is added by the delay element D5.
  • the capturing unit 9 captures data when the control clock rises. Therefore, in the example shown in FIG. 5, at the timing when the capture is performed based on the control clocks “Output OA”, “Output OB”, and “Output OC” output during the output period of the dummy data, This means that the data has been imported into the import unit 9. And at the timing of capturing “Output OD” and “Output OE”, the dummy data could not be captured. .
  • the waveform labeled “Output OA” is only the delay element D 1 and is a control Kelock waveform with a delay added.
  • the waveform labeled “Output Bj is the delay element D : Waveform of control clock delayed by delay element D 2 ''
  • the waveform labeled ⁇ Output OC '' is delayed by delay element D 1, delay element D 2 and delay element D 3
  • the waveform indicated as 'Output 0 D' is the waveform of the control clock delayed by delay element D 1 and delay element D 4.
  • the waveform indicated as “output OE” is a waveform of the control clock to which a delay is added by the delay elements D 1 to D 5.
  • Figure 6 shows that the dummy data was captured when the delay amount was set to the delay amount DC and when the delay amount was set to the DD amount.
  • the delay is the timing when the delay is set to DC. In other words, if the control clock is delayed by the delay amount DC, both the data sent from the near end and the data sent from the far end can be captured.
  • both the data output from the near-end latch section 6 2-m and the data output from the far-end latch section 6 2-0 are both displayed.
  • the timing for capture is determined based on the results of actual measurements. In other words, even if the overnight transfer rate has changed due to temperature changes or power supply voltage fluctuations, the optimum capture timing when such changes have occurred is newly taken. Is set as the timing of the recording. Therefore, the capture timing at the capture unit 9 can be adjusted to the optimal timing after taking into account all of the element variations, temperature changes, power supply variations, etc. that occur in the manufacturing process. become. +.
  • the delay element D of the delay section 10 is By configuring it with a flop-flop circuit, it is possible to adjust the capture timing even when the capture timing of data output from the far end is delayed by more than one clock cycle.
  • FIG. 7 is a block diagram showing a configuration example of the solid-state imaging device 1 ′ in this example.
  • FIG. 7 shows that the i th 'latch portion 6 2— 0 i to the latch portion 6 2— mi and the i + 1 th latch portion of the latch portions 6 2 provided corresponding to the number of output bits.
  • 6 2 ⁇ 0 i + .1 Latch portion 6 2 ⁇ mi + 1 is illustrated.
  • Latch part 6,2-0 i to latch part 6 2—mi is connected to bus line B.I i and B 2 i
  • latch part 6 2 0 i + 1 to latch part 6 2 — Mi + 1 is connected to bus line B 1 i + 1- and bus line B 2 i + 1.
  • the Zoss line B 1 i and the bus line B 2 i are connected to the sense amplifier 8 i, and the sense amplifier 8 i is connected to the capturing unit 9 i.
  • the differential potential transmitted through the nose line B 1 i and the bus line B 2 i is amplified by the sense amplifier 8 i and latched by the capturing unit 9 i + 1 at a predetermined timing. You are out.
  • the delay unit 10 is connected to the capture unit 9 i and the capture unit 9 i + 1, and the control unit 11 is connected to the delay unit 10.
  • the delay unit 10 shifts the phase of the input control clock little by little based on the control of the control unit 11. As a result, the timing of fetching dummy data in the fetch unit 9 i and the fetch unit 9 i + 1 is adjusted. .
  • the control unit 11 includes a register 11a, and the register 11a stores a result of capturing the dummy data in the capturing unit 9i and the capturing unit 9i + 1.
  • 'FIG. 8 shows an example of output timing of the control clock delayed by the delay unit 10 and output timing of dummy data at both the near end and the far end.
  • the control clock output timing is shown from the top row to the fifth row in Fig. 8.
  • the sixth row shows the dummy data output timing from the near end, and the seventh row shows the dummy data output timing from the far end. Is shown.
  • the waveform labeled “Output 0 A” at the top of Fig. 8 shows the delay when only switch SW 1 is connected in delay section 10 and the other switch SW 2 to switch SW 5 are turned off.
  • 4 is a waveform of a control clock input from the unit 10 to the column scanning circuit 4. In other words, it is the waveform of the control clock that is delayed only by the delay element D1.
  • the waveform labeled “Output OB” is the waveform of the control clock delayed by delay element D1 and delay element D2, and the waveform labeled “Output OC” This is the waveform of the control clock with the delay added by delay element D1, delay element D2 and delay element D3.
  • the waveform shown as “Output OD” is the waveform of the control clock that has been delayed by delay element D1 to delay element D4.
  • the waveform is a waveform of the control clock to which a delay is added by the delay element D1 to the delay element D5.
  • the timing at which the dummy data output from each of the far end and the near end can be taken in each time is the output of dummy data from the near end after the dummy data output from the far end starts.
  • the control clock has stood up. .
  • the switch SW 3 for setting the delay amount to DC is turned on by the delay unit 10 based on the control of the control unit 11 and the other switch SW is turned off.
  • a delay corresponding to the delay amount DC is always added to the control clock supplied to the capturing unit 9. Therefore, the capture at the capture unit 9 The capture timing will be set to evening timing that can capture both the data sent from the near end and the data sent from the far end.
  • the timing for capturing the data output from the near end and the timing for capturing the data output from the far end Can be measured simultaneously. This also makes it possible to minimize the size of the storage area for the measurement results in Regis 11a.
  • the solid-state imaging device 1 (1 ′) having such an effect can be applied as an imaging device for a digital camera or a video camera.
  • FIG. 9 is a diagram illustrating a configuration example of a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied. ⁇ .
  • the camera system 200 shown in FIG. 9 includes an imaging device 2 0 1 to which the solid-state imaging device 1 according to the present embodiment can be applied, and the image light of the subject on the imaging surface of the imaging device 2 0 1.
  • a drive circuit 2 for driving the image pickup device 201, a signal processing circuit for processing an output signal of the image pickup device 200.1, a display unit 205, and a storage unit 206 Have ::.
  • the drive circuit '2.0 3 has a timing generator (not shown) that generates various timing signals including start pulses and clock pulses that drive the circuits in the imaging device 2 0 1, and a predetermined timing.
  • the imaging device 2 0 1 is driven by the signal.
  • the signal processing circuit 20 4 performs signal processing such as CDS (Correlated Double Sampling) on the output signal of the imaging device 2 0 1.
  • the video signal processed by the signal processing circuit 20 4 is displayed as a video on a display unit 2 .. 05 including a liquid crystal display or the like, and also stored in a storage unit 2 06 composed of a memory or the like.
  • a second delay unit that adjusts the timing of column scanning performed by the column scanning circuit 4 may be provided.
  • the operation delay of the solid-state image sensor 1 is measured by investigating the capture timing after delaying the output timing of the dummy device by the second delay unit. Is possible. Explanation of quotation marks ''

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

画素値の取り込みタイミングを適正に設定できるようにする。このため本発明は、画素２１が行方向及び列方向にマトリクス状に配置されてなる画素アレイ部２と、画素アレイ部２を構成する列毎に設けられ、画素２１の画素値をデジタルの画素値に変換して画素値を保持するラッチ部６２を備えた。また、ラッチ部６２を選択する列走査部４と、列走査部４で選択されたラッチ部に保持された画素値を、所定のクロックに同期して順に取り込む取り込み部９と、取り込み部９を駆動するクロックを複数段階に遅延させる遅延部１０とを備えた。このように構成した上で、近端のラッチ部６２－ｍに第１のダミーデータをセットし、遠端のラッチ部６２－０に第２のダミーデータをセットする。そして、遅延部１０での遅延量を、第１のダミーデータと第２のダミーデータとの双方を取り込み部９で取り込み可能な遅延量に設定するようにした。

Description

固体撮像素子、 デ一夕転送回路及びカメラシステム 技術分野
本発明は、 固体撮像素子、 及びその固体撮像素子により'得られた画素値を転送 するデ一夕転送回路、 並びに固体撮像素子が組み込まれたカメラシステムに関し、 特に固体撮像素子における画素値の明取り込みタイミングを調整する技術に関する。 背景技術 ' 書
従来、 固体撮像素子として、 CMOS (Complementary Metal Oxide Semicond uctor) 型のイメージセンサが知られている。 CMO Sイメージセンサは、 CM OS L S Iの製造プロセスをペースに作られるため、 このプロセスを流用して ィメ一ジセンサ以外の機能を同一のチヅプ内に容易に組み込むことができる。 こ の特性を利用して、 アナログ 'デジタル 'コンバータ （以下 ADCと称する） を 画素の列毎に設け、 デジタル信号への変換処理を各列で並行して行うことが行わ れている。 この方式は、 カラム ADC方式と呼ばれている。
図 1は、 カラム ADC方式で AZD (Analog/Digital) .変換を行う固体撮像素 子の構成例を示したものである。 この固体撮像素子 100は、 画素 210が縦 m 列横 n行のマトリクス状に配置されてなる画素アレイ部 20と、 行走査回路 30 と、 列走査回路 40と、 タイミング制御回路 50とを有する。
また固体撮像素子 100は、 画素アレイ部 20内の各列に対応して設けられた ADC60— 0〜ADC60— mと、 ADC60— 0〜ADC60— mに A^D 変換用の参照電圧 RAMPを供給する参照信号生成部 70とを備える。 ADC 6 0— 0〜ADC60一 mはそれぞれ、 比較器 （REF) 601一 0〜 匕較器 60 1— mと、 ラッチ部 602— 0〜ラッチ部 602—mとを備える。
固体撮像素子 100はさらに、 センスアンプ 80と、 取り込み部 90とを有す る。 なお、 図 1においては、 ラツチ部 602— 0〜ラッチ部 602— mを 1行 のみ図示してあるが、 実際にはこれらが出力ビット分 （10ビットや 12ビット 等） 列方向に並んで配置されているものとする。 つまり、 センスアンプ 80と取 り込み部 90との組も、 これらに対応して複数配置されている。
画素アレイ部 20内の各画素 210は、 行選択線 H iと列信号線 Vj (i， j はともに自然数） とに接続されている。 行走査回路 30は、 行選択線 H0〜Hn の中から画素値の読み出しを行いたい行選択線 H iを選択する。 列走査回路 40 は、 行走査回路 30によって選択された行選択線 Hiにおける、 画素値を読み出 したい列信号線 Vjを選択する。 タイミング制御回路 50は、 入力された制御ク ロックを基に内部クロックを生成して、 行走査回路 30や列走査回路 40、 AD C60— 0〜ADC60— m、 参照信号生成部 70などに出力する。
なお、 以下の説明において、 AD C 60— 0〜AD C 60— mをそれぞれ個別 に区別する必要がない場合は、 単に ADC60と称し、 比較器 （； EF) 601 一 0〜比較器 601一 mを個別に区別する必要がない場合は比較器 601と称す。 さらに、 ラッチ部 602— 0〜ラッチ部 602—mを個別に区別する必要がない 場合は、 ラッチ部 602と称する。
ADC60の比較器 601は、 参照信号生成部 70から入力される参照電圧 R AMPと、 列信号線 Vjを通して伝送される画素 210の出力値とを比較し、 参 照電圧 RAMPと画素 210の出力値との大きさが一致した時点で、 出力信号の 位相を反転させて出力する。 ' ：
ラッチ部 602は、 比較器 601の出力が変化するまでの間継続してクロヅク 数をカウントし、 比較器 601の出力が変化した時点で、 比較期間に応じたデジ タルのカウント値を保持する。 ラッチ部 602で保持されたカウント値は、 列走 査回路 40により走査され、 2相のバス線 B 10及び B 20に引き出される。 2 相のバス線 B 10及び B 20に引き出されるカウント値は、 相互に位相が逆の差 動信号としてある。
增幅部としてのセンスアンプ 80は、 バス線 B 10とバス B 20を通して入力 された差動信号を増幅して取り込み部 9 0に出力する。 取り込み部 9 0は、 例え ばフリップフロップ回路からなり、 供給される制御クロックに同期して、 センス アンプ 8 0からの出力をラツチする。 センスアンプ 8 0にラッチされた値 （画素 値） は、 制御クロヅクに同期して図示せぬ出力デ一夕処理回路に出力される。
ところで、 図 1に示した固体撮像素子 1 0 0においては、 複数のラッチ部 6 0 2からセンスアンプ 8 0までの物理的な距離の違いによって、 センスァンプ 8 0 でのデータの取り込みタイミングにずれが生じて.しまうという問題がある。 つま り、 列方向の画素数だけ並んで配置された各ラッチ部 6 0 2から、 センスアンプ 8 0に画素値の信号が供給されるまでの時間は、 その信号が伝わるバス線 B 1 0 及び B 2 0の距離に依存する。 このため、 センスアンプ 8 0から一番近い位置 (近端） にあるラッチ部 6 0 2— inからの出力デ一夕を取り込むタイミングと、 センスアンプから一番違い位置 （遠端） にあるラッチ部 6 0 2— 0からの出力デ —夕を取り込むタイミングに.は違いが生じる。 .
取り込み部 9 0でデ一夕をラヅチする際には、 近端のデ一夕に対してはホール ド時間が厳しくなり、 遠端のデ一夕に対してはセッ トアップ時間が厳しぐなる。 このため、 遠近端差による取り込みタイミングのずれの大きさによっては、 デー 夕が i画素分ずれて取り込まれてしまうこともある。
ま.'た、 バス線 B .1 0とバス線 B 2 0とを通してデ一夕が伝送される時間は、 こ の回路を構成する半導体チヅプのプロセス畤のばらゥきにより、 違いが生じる可 能性もある。 従来ではこのようなばらつきは考慮されず一律に取り込み期間が設 定されていたため、 遠端から出力されるデ一夕と近端から出力されるデータとの 両方を； 所定の期間内に取り込むことができない場合があった。 ..
さらに、 バス線 B 1 0とバス線 B 2 0とを通してデ一夕が伝送される時間は、 電源電圧の変動や温度の変化によっても左右される。 また近年では、 画像の高精 細化やフレームレートの高速化が進んでおり、 これに伴って、 1画素のデ一夕を 取り込むのに許される時間が短くなつてきている。 つまり、 センスアンプ 8 0に よるデ一夕取り込みのタイミングのずれに対する許容量も狭くなつてきている。 マスクを変えることで取り込みタイミングを調整する事も可能であり、 これに よってチップ毎に異なる値を設定することも可能である。 しかし、 これらを行う には大変な手間がかかり、 実行することは難しいものと考えられる。
本発明はかかる点に鑑みてなされたものであり、 画素値の取り込み夕 ミング を適正に設定できるようにすることを目的とする。 発明の開示 ' '
• 本発明の固体撮像素子は、 画素が行方向及び列方向にマトリクス状に配置され て る画素アレイ部と、 画素アレイ部を構成する列毎に設けられ、 画素の画素値 をデジタルの画素値に変換して画素値を保持するラッチ部を備えた。 また、 ラッ チ部を列走査により選択する列走査部と、 列走査回路で選択されたラッチ部に保 持された画素値を、 所定のクロックに同期して順に取り込む取り込み部と、 取り 込み部を駆動するクロックを複数段階に遅延させる遅延部とを備えた。 このよう. に構成した上で、 取り込み部に最も近接した近端のラツチ部に第 1のダミーデ 夕をセットし、 取り込み部から最も離れた遠端のラッチ部に第 2のダミーデ一夕 をセッ卜する。 そして、 遅延部での遅延量を、 第 1のダミ一データと第 2.のダミ —デ一夕との双方を取り込み部で取り込み可能な遅延量に設定するようにした。 このようにしたことで、 遠端から出力されたダミ一データと近端から出力ざれ たダミーデ一夕とを両方取り込むことができるタイミングに、 前記取り込み部の 取'り込みタイミングが設定されるようになる。，
本発明によると、 遠端から出力されたダミーデータと近端から出力されたダミ ーデ一夕とを両方取り込むことができるタイミングに、 前記取り込み部の取り込 みタイミングが設定されるため、 固体撮像素子の動作マージンが向上する。. 図面の簡単な説明
図 1は、 従来の固体撮像素子の構成例を示すプロツク図である。
図 2は、 本発明の第 1の実施の形態による固体撮像素子の構成例を示すプロッ ク図である。
図 3は、 本発明の第 1の実施の形態による遅延部の構成例を示す説明図である。 図 4は、 本発明の第 1の実施の形態によるダミーデ一夕の伝送夕イミングの例 を示すタイミングチャートである。
図 5は、 本発明の第 1の実施の形態による近端のラッチ部からダミ一データが 出力されるタイミングと、 遅延部により遅延された制御クロックの出力タイミン グの例を示すタイミングチャートである。
図 6は、 本発明の第 1の実施の形態による遠端のラッチ部からダミーデータが 出力される夕イミングと、 遅延部により遅延された制御クロヅクの出力夕イミン グの例を示すタイミングチャートである。
図 7は、 本発明の第 2の実施の形態による固体撮像素子の構成例を示すプロッ ク図である。：· ： · . ' .
図 8は、 ·本発明の第 2.の実施の形態による遅延部により遅延された制御クロッ クの出力タイミングと、 近端遠端の両方におけるダミ一デ'一夕の出力タイミング の例を示すタイミングチヤ一トである。
図 9は、 本発明の実施の形態による固体撮像素子をカメラシステムに適甩した 場合の構成例を すブロック図である。 ,: 発明を実施するための最良の形態 ■ : · ' ：； ' ノ:
以下、 本発明の実施の形態を、 0 1〜図 8を参照して説明する。 本実施の形態 は、 以下の順序で説明する。
1 . 第 1の実施の形態 [基本構成例]
2 . 第 2の実施の形態 [近端からのデータの取り込みタイミングの計測と遠端 · からのデ一夕の取り込み夕ィミングの計測とを同時に実施する例]
<第 1の実施の形態 >
[装置の全体構成例]
図 2は、 第 1の実施の形態による固体撮像素子の構成例を示すプロック図であ る。 図 2に示した固体撮像素子 1は、 画素 21が縦 m列横 n行のマトリクス状に 配置されてなる画素アレイ部 2と、 行走査回路 3と、 列走査回路 4と、 タイミン グ制御回路 5とを有する。 ノ
また固体撮像素子 1は、 画素アレイ部 2の各列に対応して設けられた A D C 6 一 0〜AD G 6— mと、 AD C 6— 0〜AD C 6— mに A/D変換用の参照電圧 RAMPを供給する参照信号生成部 7とを備える。 ADC6:— 0〜ADC6—m のそれぞれは、 比較器 （REF) 61—0〜比較器 61— mと、 ラッチ部 62— 0〜ラッチ部 62—mとを備える。
固体撮像素子 1はさらに、 センスアンプ 8と、 取り込み部.9と、 遅延部 10と、 制御部 11とを有する。 図 2においても、 図 1と同様にラッチ部 62— 0〜ラヅ チ部 62—πϊを 1行のみ図示してあるが、 実際にはこれらが出力ビット分列方向 に並んで配置されているものとする。 従って、 センスアンプ 8と取り込み部 9と の組も、 これらに対応して複数配置されている。
画素アレイ部 2内の各画素 21は、 行選択線 Hiと列信号籙 Vj (i， ： jはと もに自然数） とに接綜されている。 行走査回路 3は、 行選択線 H0〜Hnの中か ら画素値の読み出しを行いたい行選択線 H iを選択する。 列走査回路 4は、 行走 査回路 3によって選択された行選択線 H iにおける、 画素値を読み出したい列信 号線 Vjを選択する。 タイミング制御回路 5は、 入力された制御クロックを基に 内部クロックを生成して、 行走査回路 3、 列走査回路 4、 ADC 6— 0へ ADC 6 、 参照信号生成部 7などに出力する。 ' ■ . . 'ノ - なお、 以下の説明において、 AD C 6— 0〜AD C 6—mをそれぞれ個別に区 別する必要がない場合は、 単に ADC6と称し、 比較器 61— 0〜比較器 61— mを個別に区別する必要がない場合は比較器 61と称す。 さらに、 ラッチ部 62 · — 0〜ラツチ部 62一 mを個別に区別する必要がない場合は、 ラッチ部 62と称 一 9 る。
AD C 6の比較器 61は、 参照信号生成部 7から入力される参照電圧 RAMP と、 列信号線 Vjを通して伝送される画素 21の出力値とを比較し、 参照電圧 R AM Pと画素 2 1の出力値との大きさが一致した時点で、 出力信号の位相を反転 させて出力する。
ラッチ部 6 2は、 比較器 6 1の出力が変化するまでの間継続してクロック数を カウンドし、 比較器 6 1の出力が変化した時点で、 比較期間に応じたデジタルの カウント値を保持する。 ラッチ部 6 2で保持されたカウント値は、 列走査回路 4 により走査され、 2相のバス線 B 1及び B 2に順次引き出されて差電位とされる。 センスアンプ 8は、 バス線 B 1と'バス B 2を通して入力された差電位を増幅し て取り込み部 9に出力する。 取り込み部 9は、 例えばフリップフロップ回路から なり、 供給される制御クロックに同期して、 センスアンプ 8.からの出力をラヅチ する。 センスアンプ 8にラッチされた画素値は、 制御クロックに同期して図示せ ぬ出力デ一夕処理回路に出力される。 ここまで説明した、 遅延部 1 0を除く構成 は、 基本的に図 1を用いて説明した従来の構成と同一のものである。 - そして本実施の形態においては、 '取り込み部 9に入力する制御クロックを、 遅 延部 1 0を介して供給する構成.としてある。 遅延部 1 0は、 取り込み部 9でのデ —夕取り込みタイミングを指示する制御クロックを遅延させることにより、 デー 夕の取'り込みタイミングを調整する。 遅延部 1 0で付加する遅延量は、 制御クロ ヅクの 1グロヅク周期より小さいステツプで複数段階に調整できるようにしてあ る。 図 3に、 遅延部 1 0の構成例を示してある。 図 3に示した遅延部, 1 0は、 制 御クロックの遅延量を 5段階で調整できるように構成したものである。 なお、 遅 延量の設定間隔ば 5段階に限定されるものではなく、 6段階や 7段階等の段階に 設定するようにしてもよい。 . .
遅延部 1 0は、 直列に接続した遅延素子 D 1〜遅延素子 D 5によってディレイ ラインを構成してある。 '各遅延素子 Dは、 例えばィンバ一夕素子を 2個直列に接 続して構成する。 各遅延素子 D 1〜遅延素子 D 5の出力を引き出すライン A〜ラ イン Eには、 それぞれスイッチ S W 1〜スイッチ S W 5を設けてあり、 これらの スィッチ S Wのうちいずれかが選択的に接続されることで、 取り込み部 9に入力 される信号の遅延量が変わるようなつている。 例えば、 スイッチ S W 3がオンになり、 他のスイッチ S Wを ^フにされた場合 には、 スイッチ S W 3が設けられているライン Cを通して、 遅延素子 D 1と遅延 素子 D 2と遅延素子 D 3によって遅延が加えられた制御クロックが、 取り込み部 9に伝送される。 また、 スイッチ S 5がオンにな 、 その他のスィッチ S Wがォ フにされた場合には、 スィヅチ S W 5が設けられているライン Eを通して、 遅延 素子 D 1'〜遅延素子 D 5によつて遅延が加えられた制御クロックが、 取り込み部 9に伝送される。
なお、 本例では遅延素子 D 1〜遅延素子 D 5を 2段のィンバ一夕素子により構 成しているが、 フリップフロップ回路等で構成するようにしてもよい。 フリップ フロップ回路で構成した場合には、 1ク口ツク周期以上の遅延を加えることも可 能となる。 · ' · '
•制御部 1 1は、 スイッチ S W 1〜スィッチ S W 5のオンとオフとを切り替える ことにより、'遅延部 1 0での遅延量を調整する。 遅延部 1 0によるこのような遅' 延量の調整は、 テスト用のダミ一データが入力された場合にのみ行う。 ここでい うテストとは、 センスアンプ 8での取り込みタイミングの計測のことを指す。 ま た制御部 1. 1は内部に記憶部としてのレジス夕 1 1 aを備え、 レジス夕 1 1 aに は、 取り込み部 9でのデータ取り込み結果等が記憶される。 · .
. テスト用のダミーデ一夕の伝送は、 画素信号の伝送に使用されるバス線 B 1と B 2を用いて行うようにしてある。 ダミ一デ一夕の入力は、 '画素値の転送が行わ れない非有効期間内に行うようにしている。 ' ' · · '
.図 4に、 フレーム周期で見た場合の映像信号の出力タイミング図を示してあ 。 図 4に示されるように、 垂直同期信号に同期して列走査回路 4 (図 2参照） での 走査が行われ、 それによつて、 垂直ブランキング信号 （V- Blank) 、 ダミー画素 . (Dummy) 、 オプティカルブラック画素 （0B) 、 有効画素が順にセンスアンプ 8 に入力される。 ダミ一画素 （Dummy) 、 オプティカルブラック画素 （0B) 、 有効 画素は、 映像信号に使用されるものであり、 これらの画素が出力される期間中に は、 ダミーデータを伝送することはできない。 従って、 これらが転送されない期 間、 ここでは垂直ブランキング期間、 つまり垂直ブランキング信号の出力期間内 に、 ダミ一デ一夕の伝送を行うようにしている。
なお、 垂直ブランキング期間にダミーデータを伝送するのは、 撮像時に毎フレ —厶行うようにしてもよい。 まこ、 取り込みタイミングを計測する期間だけで行 うようにしてもよく、 即ち、 例えば電源投入時やスタンバイ時、 スタンバイ状 からの復帰時などにだけ行うようにしてもよい。 または、 ダイミング調整を行う ことを指示するユーザ操作が可能な構成として、 ダミーデータ投入の夕イミング を、 ユーザによって指示させるように構成してもよい。
. 本実施の形態では、 センスアンプ 8でのダミーデ一夕の取り込みタイミングの 調査を、 ダミーデ一夕を近端のラッチ部 6 2— mから出力させた場合と、 遠端の ラッチ部 6 2— 0から出力させた場合の 2回に分けて行うようにしている。 ダミ
—データの取り込みタイ.ミングの調査は、 取り込み部 9の取り込みタイミングを 遅延部 1 0によって段階的にずらしながら、 それぞれのタイミングにおいて、 ダ 'ミーデータを取り込めたか否かを判定することにより行う。 ダミーデータの取り 込みの可否の情報 （計測結果） は、 レジス夕 1 l a等に記憶させておく。 そして、 レジスタ 1 1 aに記憶された計測結果を参照し、 遠端両方のデ一夕を取り込めた. タイミングを、 取り込み部 9での取り込みタイミングとして設定するものである。 . 図 5'に 近端のラヅチ部 6· 2 — mからダミ一 ータが出力：されるタイミングと、 遅延部 1 .0により遅延された制御クロッ.クの出力夕ィミングの例を示してある。 図 5の一番上段に 「出力 O A」 と示された波形は、 遅延部 1 0でスイッチ' S W 1 のみが接続され、 他のスィッチ S W 2〜スイッチ S W 5はオフにざれた状態で、 遅延部 1 0から列走査回路 4に入力された制御クロックの波形である 0 つまり、 ' 遅延素子ひ.1.のみによって遅延が加えられた制御クロック.の波形である。
同様に、 「出力 O B」 と示された波形は、 遅延素子 D 1と遅延素子 2によつ て遅延が加えられた制御クロックの波形であり、 「出力 0 C」 と示された波形は、 遅延素子 D 1と遅延素子 D 2と遅延素子 D 3によって遅延が加えられた制御クロ ックの波形である。 また、 「出力 O D」 と示された波形は、 遅延素子 D 1〜遅延 素子 D4によって遅延が加えられた制御クロックの波形であり、 「出力〇E」 と 示された波形は、 遅延素子！ 1〜遅延素子 D 5によって遅延が加えられた制御ク ロックの波形である。
取り込み部 9では、 制御クロックの立ち上がり時にデータの取り込みが行われ る。 従って図 5に示した例では、 ダミーデ一夕の出力期間内に出力された制御ク ロック 「出力 OA」 、 「出力 OB」 、 「出力 OC」 に基づいて取り込みが行われ たタイミングで、 ダミ一データが取り込み部 9に取り込まれたことになる。 そし て、 「出力 OD」 と 「出力 OE」 の取り込みタイミングでば、 ダミーデ一夕は取 り込めなかった'ことになる。 .
取り込みが行えたか否かを、 例えば 1と 0の 1ビットで表現し、 各遅延量と取 り込み結果とを対応付けてレジス夕 1 1 aに記憶させるようにする。 「出力 0 A J〜 「出力 0 E」 に対応する遅延量をそれぞれ遅延量 D A〜遅延量 D Eと'する と,、 図 5に示した例では、 遅延量 D A = 1、 遅延量 D B = 1、 '遅延量 D C = 1：、 遅延量 DD = 0、 遅延量 D'E = 0といったデ一夕がレジス夕 1 l aに記憶される。 図 6は、 遠端のラッチ部 62— 1からダミーデータが出力されるタイミングと、 遅延部 10により遅延された制御クロックの出力夕ィミングの例を示したもので ある。 図 5と同様、. 「出力 OA」 と示された波形は、 遅延素子 D 1のみによって. 遅延が加えられた制御ケロックの波形であり、 「出力ひ Bj と示された波形は、 遅延素子 D : と遅延素子 D 2によって遅延が加えられた制御クロックの波形であ る '' 「出力 OC」 と示された波形は、 遅延素子 D 1と遅延素子 D 2と遅延素子 D 3によって遅延が加えられた制御クロックの波形であり、 「出力 0 D」 と'示され た波形は、：遅延素子 D 1 遅延素子 D 4によって遅延が加えられた制御クロック の波形である。 さらに 「出力 OE」 と示された波形は、 遅延素子 D 1〜遅延素子 D 5によって遅延が加えられた制御クロックの波形である。
図 6には、 遅延量が遅延量 D Cに設定された時と遅延量 DDに設定された時に、 ダミーデ一夕の取り込みが行えたことが示されている。 この結果も、 遅延量 DA =0、 遅延量 DB = 0、 遅延量 DC=1、 遅延量 DD=1、 遅延量 DE=1とし てレジス夕 1 l aに記録される。 図 5に示した近端からのデータの取り込み結果 と、 図 6に示した遠端からのデータの取り込み結果によると、 近端からのダミー デ一夕と遠端からのダミーデータの両方を取り込めたタイミングは、 遅延量が D Cに設定されたタイミングであることが分かる。 つまり、 遅延量 D C分だけ制御 クロックを遅延させれば、 近端から送られるデ一夕と遠端から送られるデ一夕の 両方を取り込めることになる。 なお、 取り込み部 9での取り込みが行えた夕イミ ングが、 「遅延量 D A〜遅延量 D C」 のように幅がある場合には、 そのう :ちの中 間地点等を、 前記取り込み部 9での取り込みタイミングとして設定するようにす ればよい。
. このような結果が出た後は、 制御部 1 1の制御に基づいて、 遅延部 1 0で遅延 量を D Cに設定するためのスィツチ S W 3がオンにされ、 その他のスィヅチ S W はオフにされる。 これにより、 取り込み部 9に供給ざれる制御クロックに対：して、 常に遅延量 D C分の遅延が加えられるようになる。 従って、 取り込み部 9での取 り込みダイミングが、 近端から送られるデータと遠端から送られるデ一夕の両方 を取り込めるタイミングに自動的に設定されるようになる。
また、 図 2では図示は省略してあるが、 前述したとおり、 取り込み部 9は実際 には出力ビッ卜の数に対応して複数設けられている。 そして、 遅延部.1 0による ' 遅延は、'各取り込み部 9に供給するすべての制御ク口 .ヅクに対して加えられるよ- ：うに構成してある。'従って、 取り込みタイミングの変更は^すべての取り込み部 9に対 ·して行われることになる。 ' .
なお、 温度変化や電源電圧の変動によってもバス線 B 1とバス線 B 2の転送時. 間は変化するため、 上述した調整を行ってから一定の時間が経過した後に、 再度 本例の手法を用いて調整を行うようにしてもよい。
[第 1の実施の形態による効果]
上述した第 1の実施の形態によれば、 近端のラッチ部 6 2— mから出力された デ一夕と遠端のラッチ部 6 2 - 0から出力されたデ一夕とを両方取り込めるタイ ミングが、 取り込み部 9での取り込みタイミングとして設定されるようになる。 このため、 近端から遠端まですべての画素値を正確に取り込むことができる。 こ のことは、 固体撮像素子を駆動するクロックを高速化しても、 正確な取り込みが 可能になることにつながり、 より高速な駆動が実現されるようになる。
また、 上述した第 1の実施の形態によれば、 近端のラッチ部 6 2— mから出力 されたデ一夕と遠端のラツチ部 6 2— 0から出力されたデ一夕とを両方取り込め るタイミングが、 実際に行われた計測の結果に基づいて決定される。 つまり、 温 度の変化や電源電圧の変動に起因してデ一夕の転送速度が変化していた場合にも、 そのような変化が生じている状態での最適な取り込みタイミングが、 新たな取り 込みタイミングとして設定されるようになる。 従って、 取り込み部 9での取り込 みタイミングを、 製造工程で生じた素子のばらつきや温度の変化、 電源の変動な どがすべて考慮された上での最適なタイミングに、 調整することができるように なる。 + . ·.
また、 上述した第 1の実施の形態によれば、 取り込みタイミングの調整をチッョ プ毎に行うことができる。 従って、 設計マージンも向上させることができるよう になる。 '
また、 上述した第 1の実施の形態によれば、 取り込みタイミングの設定は、 ダ ミーデ一夕による取り込みタイミングの計測後に自動的に行われる。 これにより.、 手間をかけずにタイミングの調整を行えるようになる。
'また 上述した第 1の実施の形態によれば、 取り込み部&の取り込みタイミン グの調整を定期的に行うことも可能であるため、 タイ:ミングの調整後に生じた取 り込みタイミングのずれも、 随時修正することができるようになる。
また、 上述した第 1の実施の形態によれば、 画素値の伝送に用いるバス線 B 1 とバス線 B 2を用いてダミー信号の伝送が行われるため、 取り込みタイミング調 整機能の実現のために、 新たな伝送路を設ける必要が無くなる。 さらに、 ダミ一 データの伝送は映像信号の非有効期間 （垂直ブランキング期間） 内に行われるた め、 タイミング調整のための時間を別途設ける必要が無くなる。
また、 上述した第 1の実施の形態によれば、 遅延部 1 0の遅延素子 Dをフリツ プフロップ回路で構成することで、 遠端から出力されたデータの取り込み夕イミ ングが、 ' 1クロック周期以上の遅延しているような場合にも、 取り込みタイミン グを調整することができる。
[第 2の実施の形態]' · '
次に、 本発明の第 2の実施の形態について、 図 7と図 8を参照にして説明する。 本実施の形態は、. 2つのバス線対を使って、 遠端からのダミーデ一夕出力と近端. からのダミ一デ一夕出力を同時に行い、 両方のダミーデ'一夕を取り込める夕イミ ングを探す。 そして、 遠端近端双方から出力されたダミーデ一夕を共に取り込め たタイミングを、 取り込み部 9における取り込み夕イミングとして新たに設定す るものである。
図 7は、 本例における固体撮像素子 1 ' の構成例を示すブロック図である。 図 7において、 図 2と対応する箇所には同一の符号を付してある。 また図 7では、 画素アレイ部 2、 ·行走査回路 3、 タイミング制御回路 5、 比較器 6 1の図示を省 略してある。 · . ' . '
図 7には、 出力ビットの数に対応して設けられたラッチ部 6 2のうち、 i番目 'のラヅチ部 6 2— 0 i〜ラッチ部 6 2— m iと、 i + 1番目のラッチ部 6 2 - 0 i + .1 ラツチ部 6 2 - m i + 1とを図示してある。 ラツチ部 6,2 - 0 i〜ラヅ チ部 6 2— m iは、 バス線: B .I iと B 2 iに接続じてあり、 ラヅチ部 6 2 0 i + 1〜ラ チ部 6 2— m i + 1は、 バス線 B 1 i + 1-とバス線 B 2 i + 1に接続 してある。
ゾス線 B 1 iとバス線 B 2 iは、 センスアンプ 8 iに接続させてあり、 センス アンプ 8 iは、 取り込み部 9 iと接続させてある。 このような構成において、 ノ ス線 B 1 iとバス線 B 2 iを通して伝送された差電位は、 センスアンプ 8 iによ つて増幅され、 取り込み部 9 i + 1でラツチされて所定のタイミングで出ガされ る。
また、 バス線 B 1 i + 1とバス線 B 2 i + 2は、 センスアンプ 8 i + 1に接続 させてあり、 センスアンプ 8 i + 1は、 取り込み部 9 i + 1と接続させてある。 このような構成において、 バス線 B 1 i + 1とバス線 B 2 i + 1を通して伝送さ れた差電位は、 センスアンプ 8 i + 1によって増幅され、 取り込み部 9 i + lで ラッチされて所定のタイミングで出力される。
本実施の形態では、 バス線 B 1 iとバス線： B 2 iでは遠端のラッチ部 6 2— 0 iからダミ一デ一夕を出力させ、 バス線 B 1 i + 1とバス線 B 2 i + 2において は、 近端のラッチ部 6 2 - m i + 1からダミーデータを出力ざせるようにしてい る。 つまり、 第 1の実施の形態では、 近端から出力されたダミーデ一夕の取り込 み夕イミングの測定と、 遠端から出力されたダミーデ一夕の取り込みタイミング の測定とを別々に行っていたのに対して、 本例は、'計測を同時に行える構成とし たものである。
' .取り込み部 9 iと取り込み部 9 i + 1には、 遅延部 1 0を接続ざせてあり、 遅 延部 1 0には制御部 1 1を接続してある。 遅延部 1 0は、 入力され.た制御クロッ . ク.の位相を制御部 1 1の制御に基づいて少しずつずらすこどを行う。 これにより、 取り込み部 9 iと取り込み部 9 i + 1でのダミーデータの取り込みタイミングが 調整される。. '
そして、.遅延部 1ひの遅延量を変えて行われる各取り込みタイミングの測定時 に、 行走査回路 3が、 近端のラツチ部 6 2—mに続いて遠端のラッチ部 6 2— 0 を選択する。 これにより、 遅延部 1 0の遅延量を変えて行われる'各取り込み夕ィ ミングの測定時に、：取り込み部 9 iと取り込み部 9 i '+ 1の両方に、 ダミーデ τ~ 夕が伝送されるようになる。 · ， ，
制御部 1 1はレジス夕 1 1 aを含んでおり、 レジスタ 1 1 aには、 取り込み部 9 iと取り込み部 9 i + 1におけるダミ一データの取り込み結果が記録される。 ' 図 8に、 遅延部 1 0により遅延された制御クロックの出力夕イミングと、 近端 遠端の両方におけるダミーデータの出力夕イミングの例を示してある。 図 8の最 上段から 5行目までが制御クロックの出力タイミングを示しており、 6行目は近 端からのダミーデ一夕の出力タイミングを、 7行目は遠端からのダミーデータの 出力タイミングを示している。 図 8の一番上段に 「出力 0 A」 と示された波形は、 遅延部 1 0でスィッチ S W 1のみが接続され、 他のスィヅチ S W 2〜スィヅチ S W 5はオフにされた状態で、 遅延部 1 0から列走査回路 4に入力された制御クロックの波形である。 つまり、 遅延素子 D 1のみによって遅延が加えられた制御クロックの波形である。
同様に、. 「出力 O B」 と示された波形は、 遅延素子 D 1と遅延素子 D 2によつ て遅延が加えられた制御クロックの波形であり、 「出力 O C」 と示された波形は、 遅延素子 D 1と遅延素子 D 2と遅延素子 D 3によって遅延が加えちれた制御クロ ックの波形である。 また、 「出力 O D」 と示された波形は、 遅延素子 D 1〜遅延 素子 D 4によつて遅延が加えられた制御ク口ックの波形であり、 「出力 .0 E」 と 示された波形は、 遅延素子 D 1〜遅延素子 D 5によって遅延が加えられた制御ク ロックの波形である。
取り込み部 9 i及び取り込み部 9 i + 1では、 制御ク.口ックの.立ち上がり時に データの取り込みが行われる。 すなわち、 遠端と近端のそれぞれから出力された ダミ^デ—夕を—度に取り込み可能なタイミングとは、 遠端からのダミーデ 夕 の出力が開始してから近端からのダミーデータの出力が完了するまでの間に、 制 御クロヅクが立ち上がった夕.イミングということになる。 . '
'図 8に示した例では、 .遠端からのダミーデータの出力が開始された t 1のダイ · ミングから、 近端からのダミーデ一夕の出力が完了する t 2.のタイミングまでの 間に立ち上がった制御クロックは、 「出力 C」 と示された制御ダロックのみとな る。 従って、 取り込みが行えた場合を 1、 取り込めなかった場合は 0とし、 「出 力 O A」 〜 「出力 O E」 に対応する遅延量をそれぞれ遅延量 D A〜遅延量 D Eと すると、 レジスタ 1 1 aに記録されるデ一夕は次のようなものになる。 遅延量 D A =ひ、 .遅延量; D B 0、 遅延量 D C = 1、 遅延量 D D = 0、 遅延量 D E = 0。 このような結果が出た後は、 制御部 1 1の制御に基づいて、 遅延部 1 0で遅延 量を D Cに設定するためのスィツチ S W 3がオンにされ、 その他のスィヅチ S W はオフにされる。 これにより、 取り込み部 9に供給される制御クロックに対して、 常に遅延量 D C分の遅延が加えられるようになる。 従って、 取り込み部 9での取 り込みタイミングが、 近端から送られるデータと遠端から送られるデータの両方 を取り込める夕イミングに設定されるようになる。
[第 2の実施の形態による効果]
本発明の第 2の実施の形態によれば、 第 1の実施の形態による効果に加えて、 · 近端から出力されたデ一夕の取り込みタイミングと遠端から出力されたデータの 取り込みタイミングとを同時に計測することができるという効果を有する。 また これにより、 レジス夕 1 1 a内における計測結果の記憶領域の大きさを、 最小限 に抑えることができる。
[各実施の形態の構成をカメラシステムに適用した例] · .
なお、 このような効果を有する固体撮像素子 1 ( 1 ' ) は、 デジタルカメラや ビデオカメラの撮像デバイスとして適用することができる。
- 図 9は、 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの 構成例を示す図である。 ■ .
： 図 9に示したカメラシステム 2 0 0は、 本実施形態に係る固体撮像素子 1を適 用可能な撮像デバイス 2 0 1と、 この撮像デバイ 2 0 1.の撮像面上に被写体の 像光を結像させるレンズ 2 0 2とを有する。 さらに、 撮像デバイス 2 0 1を駆動 する駆動回路 2ひ 3と、 撮像デバイス 2 0 1の出力信号を処理する信号処理回路 .2 0 4と、 表示部 2 0 5と、 記憶部 2 0 6とを有する。 . ：： .
. 駆動回路 '2.0 3は、 撮像デバイス 2 0 1内の回路,を駆動するスタートパルスや クロックパルスを含む各種のタイミング信号を生成するタイミングジエネレ 夕 • (図示略） を有し、 所定のタイミング信号で撮像デバイス 2 0 1を駆動する。
信号処理回路 2 0 4は、 撮像デバイス 2 0 1の出力信号に対して C D S (Corr elated Double Sampling;相関二重サンプリング） などの信号処理を施す。 信号 処理回路 2 0 4で処理された映像信号は、 液晶ディスプレイ等からなる表示部 2 .. 0 5に映像として映し出される他、 例えばメモリ等で構成される記憶部 2 0 6に 曰己 れる。
上述したように、 デジ夕ルスチルカメラ等の撮像装置において、 撮像デバイス 201として、 先述した固体撮像素子 1を搭載することで、 高精度なカメラが実 現できる。
なお、 上述した各実施の形態の構成に加えて、 列走査回路 4による列走査の夕 ィミングを調整する第 2の遅延部を設けるようにしてもよい。 このような構成に おいて、 初期評価時に、 第 2の遅延部によってダミーデ一夕の出力タイミングを 遅らせてから取り込みタイミングの調査を行うことで、 固体撮像素子 1の動作マ 一ジンを測定することが可能となる。 引用符号の説明 ' '
1、 1' …固体撮像素子、 2…画素アレイ部、 21…画素、 3…行走査部、 4 …列走査部、 5…タイミング制御回路、 6— 0〜6— π！… AD C、 7…参照信号 生成部、 8、 8 i…センスアンプ、 9、 9 i…取り込み部、 10…遅延部、 1 1 …制御部、 1 l a…レジス夕、 20…画素アレイ部、 ' 2 1…画素、 30…行走査 回路、 40·'·列走査回路、 5ひ…タイミング制御回路、 60〜ADC、 61-0 〜61— m…比較部、 62— 0〜62—m…ラッチ部、 70 ··，参照信号生成部、 80··'センスアンプ、 90…取り込み部、 100…固体撮像素子、 2.00…カメ ラシステム、 201…撮像デバイス、 202…レンズ、 20'3…駆動回路、 '20 .4…信号処理回路、 205…表示.部、 206…記憶部、 601.…比較器、 602 '·、'ラッチ部、 B l、 B 1 i B 2、 B 2 is B I O, ΒΈ.Ο···バス線、 C…ライ ン、 D 1〜！） 5…遅延素子、 E…ライン、 H0、 H i'…行選択線、： RAMP…参 照電圧、 S 5、 SW1〜SW5…スイッチ、 Vj.…列信号線

Claims

1 . 画素が行方向及び列方向にマトリクス状に配置されてなる画素アレイ部 と、
前記画素アレイ部を構成する列毎に設けられ、 前記画素の画素値をデジ タルの画素値に変換して前記画素値を保持するラッチ部と、
前記ラッチ部を列走査請により選択する列走査部と、 ·
前記列走査部で選択されたラッチ部に保持された前記画素値を、 所定の クロックに同期して順に取り込む取のり込み部と、
前記取り込み部を駆動する前記クロックを複数段階に遅延させる遅延部 と、 囲
. 前記ラッチ部の:内の前記取り込み部に最も近接した近端のラッチ部に第
1のダミーデ一夕をセッドし、 前記ラッチ部の内の前記取り込み部から最 も離れた遠端のラッチ部に第 2のダミーデ一夕をセットし、 .前記遅延部で の遅延量を、 前記第 1のダミーデータと前記第 2のダミーデ一夕との双方 ' を前記取り込み部で取り込み可能な遅延量に設定する制御部とを備えた
固体撮像素子。 ' . - - : . ;. .
2 . .前記制御部は、 前記遅延部で前記クロックに対して加えられた複数段階' ： . ： の遅延量.のそれぞれと、 前記複数段階の各遅延量が加えられた制御ク口ッ . クに基づいて前記取り込み部での取り込みが行われた場合の、 前記第 1及 · ' び第 2のダミーデ一夕の取り込みの可否情報とを記憶する記憶部を備え、 前記記憶部に前記第 1及び第 2のダミーデ一夕が取り込み可能と.して記 憶された遅延量を前記遅延部に設定して、 その遅延量だけ遅延された前記 クロックを前記取り込み部に供給する '
請求項 1記載の固体撮像素子。
3 . 前記ダミーデータの伝送は、 垂直ブランキング期間内に行われる
請求項 2記載の固体撮像素子。
. 前記ダミ一デ一夕の伝送は、 電源投入時、 スタンバイ時、 スタンバイ状 態からの復帰時、 ユーザによって指示されたタイミングのうち、 いずれか のタイミングに行われる
請求項 2記載の固体撮像素子。
. 前記ラツチ部に保持された画素値を差動信号として伝送する伝送ライン と、
前記伝送ラインの端部に接続されて、 前記差動信号を増幅して出力する 増幅部とを備えた
請求項 3記載の固体撮像素子。
. 前記遅延部は、 前記クロックの 1周期より小さいステップで遅延量を変 化させて前記クロックに遅延を加える
： 請求項 5記載の固体撮像素子。
. 前記記憶部には、，前記近端の前記ラツチ部から出力された第 1.のダミー デ一夕の取り込みの可否情報と、 前記遠端の前記ラッチ部から出力された 第 2のダミーデ一夕の取り込みの可否情報とが記憶される
請求項 6記載の固体撮像素子。 . . . 画素が行方向及び列方向にマトリクス状に配置されてなる画素アレイ部 から.転送された画素値を保持するラッチ部と、
• ' 前記ラヅチ部に保持された前記画素値を取り込む取り込み部ど、 ' '· · 前記取り込み部を駆動するクロックを複数段階遅延させる遅延部と、'前 '記ラッチ部の内の前記取り込み部に最も近接した近端のラッチ部に第 1の ダミーデータをセットし、 前記ラッチ部の内の前記取り込み部から最も離 れた遠端のラッチ部に第 2のダミーデータをセットし、 前記遅延部での遅 延量を、 前記第 1のダミーデータと前記第 2のダミーデータとの双方を前 記取り込み部で取り込み可能な遅延量に設定する制御部制御部とを備えた データ転送回路。
. 画素が行方向及び列方向にマトリクス状に撮像面に配置されてなり、 レ ンズを介して前記撮像面に結像した像光に対応した画素値を得る画素ァレ ィ部と、 - 前記画素アレイ部を構成する列毎に設けられ、 前記画素の画素値をデジ タルの画素値に変換して前記画素値を保持するとともに、 入力されたダミ —データを保持するラヅチ部と、
前記ラッチ部を列走査により選択する列走査部と、
前記列走査部で選択されたラツチ部に保持された前記画素値を、 所定の クロックに同期して順に取り込む取り込み部と、
前記取り込み部を駆動する前記クロックを複数段階遅延させる遅延部と、 前記ラッチ部の内の前記取り込み部に最も近接した近端のラッチ部に第
1のダミーデ一夕をセットし、 前記ラッチ,部の内の前記取り込み部から最 も離れた遠端のラッチ部に第 2のダミーデ一夕をセットし、 前記遅延部で ' の遅延量を、 前記第 1のダミ一データと前記第 2のダミーデ一夕との双方 を前記取り込み部で取り込み可能な遅延量に設定する.制御部とを有する固 体撮像素子と、
前記取り込み部で取り込まれた.画素値に基づいて映像信号を得る信号処 理部とを備えた' . · . ' . 一 カメラシステム。
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