WO2009084239A1 - 半導体基板、半導体基板の製造方法および電子デバイス - Google Patents

半導体基板、半導体基板の製造方法および電子デバイス Download PDF

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buffer
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Tomoyuki Takada
Sadanori Yamanaka
Masahiko Hata
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    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
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Definitions

  • the present invention relates to a semiconductor substrate, a method for manufacturing a semiconductor substrate, and an electronic device.
  • the present invention particularly relates to a semiconductor substrate in which a crystalline thin film having excellent crystallinity is formed on an inexpensive silicon substrate, a method for manufacturing the semiconductor substrate, and an electronic device.
  • GaAs gallium arsphide
  • various high-performance electronic devices have been developed using heterojunctions.
  • a high-performance electronic device since the quality of crystallinity affects device characteristics, a high-quality crystal thin film is required.
  • GaAs-based device GaAs or Ge or the like whose lattice constant is very close to that of GaAs is selected as a substrate because of a request for lattice matching at a hetero interface.
  • Non-Patent Document 1 describes a technique for forming a high-quality Ge epitaxial growth layer (hereinafter sometimes referred to as a Ge epilayer) on a Si substrate.
  • a Ge epilayer a high-quality Ge epitaxial growth layer
  • the Ge epi layer is subjected to cycle thermal annealing to obtain an average dislocation density of 2.3 ⁇ 10 6 cm ⁇ 2.
  • cycle thermal annealing to obtain an average dislocation density of 2.3 ⁇ 10 6 cm ⁇ 2.
  • Hsin-Chiao Luan et. al. “High-quality Ge epilayers on Si with low threading-dislocation density”, APPLIED PHYSICS LETTERS, VOLUME 75, NUMBER 19, 8 NOVEMBER 1999.
  • a substrate that can be lattice-matched to GaAs such as a GaAs substrate or a Ge substrate is selected as described above.
  • a substrate that can be lattice-matched to GaAs such as a GaAs substrate or a Ge substrate, is expensive, increasing the cost of the device.
  • these boards do not have sufficient heat dissipation characteristics, and there is a possibility that the formation density of devices will be suppressed or the devices may be used within the range where heat dissipation can be managed for a sufficient thermal design. . Therefore, there is a demand for a semiconductor substrate having a good quality GaAs-based crystal thin film that can be manufactured using an inexpensive Si substrate having excellent heat dissipation characteristics.
  • a Si substrate, a Ge layer formed on the substrate and formed in an isolated island shape, and a crystal grown on the Ge layer are formed.
  • a semiconductor substrate comprising a buffer layer made of a Group 3-5 compound semiconductor layer containing P, and a functional layer crystal-grown on the buffer layer.
  • a Si substrate and a functional layer which is crystal-grown on the substrate and formed in an isolated island shape are provided, and the surface of the substrate is subjected to surface treatment with a gas containing P.
  • a semiconductor substrate is provided.
  • the Ge layer may be formed in an island shape having a size that does not exceed twice the distance that the crystal defect moves at the annealing temperature and time when annealed.
  • the Ge layer may be formed in an island shape having such a size that, when annealed, stress due to a difference in thermal expansion coefficient from Si as a substrate at the annealing temperature does not cause a defect.
  • the Ge layer can be formed in an island shape with an area of 1 mm 2 or less, and the Ge layer may be annealed at a temperature and time at which crystal defects can move, and the annealing may be repeated a plurality of times.
  • the functional layer may be a group 3-5 compound layer or a group 2-6 compound layer lattice-matched or pseudo-lattice-matched to Ge.
  • the functional layer is lattice-matched or pseudo-lattice-matched to Ge, 3-5 It is a group compound layer, and may include at least one of Al, Ga, and In as a group 3 element, and at least one of N, P, As, and Sb as a group 5 element.
  • a Si substrate In the second embodiment of the present invention, a Si substrate, a plurality of Ge layers formed on the substrate and spaced apart from each other, and a buffer layer formed on each of the plurality of Ge layers, And a semiconductor substrate including a functional layer formed on the buffer layer.
  • the buffer layer may be lattice-matched or pseudo-lattice matched to each of the plurality of Ge layers, and the functional layer may be lattice-matched or pseudo-lattice matched to the buffer layer.
  • the buffer layer may include a group 3-5 compound semiconductor layer containing P.
  • each of the plurality of Ge layers may be annealed in an atmosphere containing hydrogen.
  • a surface of each of the plurality of Ge layers facing the functional layer may be surface-treated with a gas containing P.
  • an area of an upper surface of each of the plurality of Ge layers may be 1 mm 2 or less. In the semiconductor substrate, an area of an upper surface of each of the plurality of Ge layers may be 1600 ⁇ m 2 or less. In the semiconductor substrate, an area of an upper surface of each of the plurality of Ge layers may be 900 ⁇ m 2 or less. In the semiconductor substrate, an upper surface of each of the plurality of Ge layers may be a rectangle, and a long side of the rectangle may be 80 ⁇ m or less. The upper surface of each of the plurality of Ge layers may be a rectangle, and the long side of the rectangle may be 40 ⁇ m or less.
  • a main surface of the substrate is a (100) surface
  • an upper surface of each of the plurality of Ge layers is a square or a rectangle
  • a direction of at least one side of the square or the rectangle is the main surface.
  • the surface may be substantially parallel to any one direction selected from the group consisting of ⁇ 010> direction, ⁇ 0-10> direction, ⁇ 001> direction, and ⁇ 00-1> direction.
  • a main surface of the substrate is a (111) surface
  • an upper surface of each of the plurality of Ge layers is a hexagon
  • a direction of at least one side of the hexagon is ⁇ Any one direction selected from the group consisting of 1-10> direction, ⁇ 110> direction, ⁇ 0-11> direction, ⁇ 01-1> direction, ⁇ 10-1> direction, and ⁇ 101> direction And may be substantially parallel.
  • the Miller index indicating the plane or direction of the crystal when the index is negative, a notation method in which a bar is added on the number is common. However, when the index becomes negative, in this specification, it is expressed as a negative number for convenience.
  • a plane that intersects each of the a-axis, b-axis, and c-axis of the unit cell with 1, -2, and 3 is represented as a (1-23) plane. The same applies to the Miller index in the direction.
  • a Si substrate a plurality of buffer layers formed on the substrate and spaced apart from each other, a plurality of buffer layers including a GaAs layer, and the plurality of buffers And a functional layer formed on each of the layers.
  • the functional layer may be lattice-matched or pseudo-lattice-matched to each of the plurality of buffer layers.
  • the GaAs layer may be formed by crystal growth at a temperature of 600 ° C. or lower.
  • the substrate includes a Si substrate and a plurality of functional layers formed on the substrate so as to be spaced apart from each other, and the surface of the substrate is formed before the functional layer is formed.
  • a semiconductor substrate that is surface-treated with a gas containing P is provided.
  • the functional layer may be a group 3-5 compound layer or a group 2-6 compound layer.
  • the functional layer is a group 3-5 compound layer, and includes one or more elements selected from the group consisting of Al, Ga, and In as group 3 elements, and N, P, One or more elements selected from the group consisting of As and Sb may be included.
  • the functional layer may have an arithmetic average roughness of 0.02 ⁇ m or less.
  • a step of crystal-growing a Ge layer on a Si substrate a step of patterning the Ge layer to form an isolated island-shaped Ge layer, and a step of And a step of crystal growth of a buffer layer made of a Group 3-5 compound semiconductor layer containing P, and a step of crystal growth of a functional layer on the buffer layer.
  • the island-shaped Ge layer may be further annealed at a temperature and time at which crystal defects can move, and the annealing may be further repeated a plurality of times.
  • the buffer layer is lattice-matched or pseudo-lattice-matched to the Ge layer, and in the step of forming the functional layer, the functional layer is formed into the buffer layer. Lattice matching or pseudo-lattice matching may be used.
  • the step of forming the buffer layer may include a step of forming a Group 3-5 compound semiconductor layer containing P.
  • the semiconductor substrate manufacturing method may further include a step of annealing each of the plurality of Ge layers at a temperature and a time at which crystal defects can move.
  • each of the plurality of Ge layers in the annealing step, may be annealed at a temperature of 680 ° C. or higher and lower than 900 ° C.
  • each of the plurality of Ge layers in the annealing step, may be annealed in an atmosphere containing hydrogen.
  • the method for manufacturing a semiconductor substrate may include a plurality of the annealing steps.
  • the GaAs layer may be crystal-grown at a temperature of 600 ° C. or lower.
  • the surface treatment of the surface of the Si substrate with a gas containing P, and the step of forming a plurality of functional layers spaced apart from each other on the substrate A method for manufacturing a semiconductor substrate is provided.
  • the functional layer is a group 3-5 compound layer, and includes one or more elements selected from the group consisting of Al, Ga, and In as group 3 elements, and N as group 5 elements.
  • the step of forming the functional layer including one or more elements selected from the group consisting of P, As, and Sb includes crystal-growing the functional layer at a growth rate of 1 nm / min to 300 nm / min. May be.
  • an electronic device comprising a buffer layer made of a compound semiconductor layer, a functional layer crystal-grown on the buffer layer, and an electronic element formed in the functional layer.
  • the electronic element may be a heterojunction bipolar transistor, and one electronic element may be formed for each island-shaped Ge layer. Electronic elements may be connected to each other and the electronic elements may be connected in parallel.
  • a plurality of island-shaped Ge layers may be formed on the substrate, and the plurality of island-shaped Ge layers may be arranged at equal intervals.
  • a Si substrate a plurality of Ge layers formed on the substrate and spaced apart from each other, and a buffer layer formed on each of the plurality of Ge layers
  • an electronic device including a functional layer formed on the buffer layer and an electronic element formed on the functional layer.
  • the buffer layer may be lattice-matched or pseudo-lattice matched to each of the plurality of Ge layers
  • the functional layer may be lattice-matched or pseudo-lattice matched to the buffer layer.
  • the buffer layer may include a Group 3-5 compound semiconductor layer containing P.
  • one electronic element may be formed for each Ge layer.
  • each of the plurality of Ge layers may be arranged at equal intervals.
  • a Si substrate a plurality of buffer layers formed on the substrate and spaced apart from each other, a plurality of buffer layers including a GaAs layer, and the plurality of buffers
  • an electronic device including a functional layer formed on each of the layers and an electronic element formed on the functional layer.
  • the functional layer may be lattice-matched or pseudo-lattice-matched to each of the plurality of buffer layers.
  • the GaAs layer may be crystal-grown at a temperature of 600 ° C. or lower.
  • one electronic element may be formed for each buffer layer.
  • each of the plurality of buffer layers may be arranged at equal intervals.
  • the substrate includes: a Si substrate; a plurality of functional layers formed on the substrate so as to be spaced apart from each other; and an electronic device formed on the functional layer.
  • the surface of is provided with an electronic device that is surface-treated with a gas containing P before the functional layer is formed.
  • one electronic element may be formed for each functional layer.
  • each of the plurality of functional layers may be arranged at equal intervals.
  • the electronic element may be a heterojunction bipolar transistor.
  • the electronic elements may be connected to each other.
  • the electronic elements may be connected in parallel.
  • the example of a plane of the semiconductor substrate 101 of this embodiment is shown.
  • a cross-sectional example of the semiconductor substrate 101 is shown together with an HBT formed on the island-shaped Ge layer 120.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the semiconductor substrate 201 of other embodiment is shown.
  • the cross-sectional example in the manufacturing process of the semiconductor substrate 201 is shown.
  • the cross-sectional example in the manufacturing process of the semiconductor substrate 201 is shown.
  • the example of a cross section in the semiconductor substrate 301 of other embodiment is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 301 is shown.
  • the cross-sectional shape of the Ge layer which has not been annealed is shown.
  • the cross-sectional shape of the Ge layer annealed at 700 ° C. is shown.
  • the cross-sectional shape of the Ge layer annealed at 800 ° C. is shown.
  • the cross-sectional shape of the Ge layer annealed at 850 degreeC is shown.
  • the cross-sectional shape of the Ge layer annealed at 900 ° C. is shown.
  • An electron micrograph of a GaAs crystal formed inside an opening having a side parallel to the ⁇ 010> direction of a Si wafer is shown.
  • An electron micrograph of a GaAs crystal formed inside an opening having a side parallel to the ⁇ 010> direction of a Si wafer is shown.
  • An electron micrograph of a GaAs crystal formed inside an opening having a side parallel to the ⁇ 011> direction of a Si wafer is shown.
  • the film thickness of the GaAs crystal formed inside the opening is shown.
  • the relationship between the electrical property of an HBT element and the area of the upper surface of a Ge layer is shown.
  • the laser microscope image of a HBT element is shown.
  • the laser microscope image of the electronic element containing three HBT elements is shown.
  • FIG. 1 shows a plan example of the semiconductor substrate 101 of the present embodiment.
  • the semiconductor substrate 101 of this embodiment includes an island-shaped Ge layer 120 on a Si wafer 102.
  • the island-shaped Ge layer 120 becomes an element formation region in which elements are formed.
  • a plurality of island-shaped Ge layers 120 are formed on the surface of the Si wafer 102 and arranged at equal intervals.
  • an HBT heterojunction bipolar transistor
  • one electronic element exemplified as the HBT may be formed for each island-shaped Ge layer 120.
  • the electronic elements may be connected to each other or may be connected in parallel.
  • the Si wafer 102 may be an example of a Si substrate.
  • a commercially available Si wafer can be used as the Si wafer 102.
  • the Si wafer 102 may be a high-resistance wafer that does not contain impurities, or may be a medium-resistance or low-resistance wafer that contains p-type or n-type impurities.
  • the Ge layer 120 may be Ge containing no impurities, or may contain p-type or n-type impurities.
  • the surface of the Si wafer 102 may be an example of the main surface of the substrate.
  • FIG. 2 shows a cross-sectional example of the semiconductor substrate 101 together with an HBT formed on the island-shaped Ge layer 120.
  • the semiconductor substrate 101 includes a Si wafer 102, a Ge layer 120, a buffer layer 122, and an element formation layer 124.
  • HBT is formed as an electronic element.
  • an HBT is illustrated as an electronic element formed in the element formation layer 124, but is not limited thereto.
  • electronic elements such as a light emitting diode, a HEMT (high electron mobility transistor), a solar cell, and a thin film sensor may be formed.
  • An HBT collector mesa, emitter mesa, and base mesa are formed on the surface of the element formation layer 124, respectively.
  • a collector electrode 108, an emitter electrode 110, and a base electrode 112 are formed on the surfaces of the collector mesa, emitter mesa, and base mesa through contact holes.
  • the element formation layer 124 includes a collector layer, an emitter layer, and a base layer of HBT.
  • a collector layer As a collector layer, a carrier concentration of 3.0 ⁇ 10 18 cm -3, and n + GaAs layer having a thickness of 500 nm, the carrier concentration of 1.0 ⁇ 10 16 cm -3, a thickness of 500 nm n - and GaAs layer, A laminated film in which the layers are laminated in order from the substrate direction can be exemplified.
  • An example of the base layer is a p ⁇ GaAs layer having a carrier concentration of 5.0 ⁇ 10 19 cm ⁇ 3 and a film thickness of 50 nm.
  • the Si wafer 102 may be as described above.
  • the Ge layer 120 is formed in an isolated island shape on the Si wafer 102.
  • the Ge layer 120 is formed by crystal growth on the Si wafer 102.
  • An example of crystal growth is epitaxial growth.
  • the Ge layer 120 is formed in an island shape having a size not exceeding twice the distance that crystal defects move at the annealing temperature and time.
  • the Ge layer 120 may be formed in an island shape having such a size that, when annealed, stress due to a difference in thermal expansion coefficient from the Si wafer 102 as a substrate at the annealing temperature does not cause a defect.
  • the Ge layer 120 can be formed in an island shape in which the area of one island Ge layer 120 is 1 mm 2 or less, preferably less than 0.25 mm 2 .
  • the Ge layer 120 can be annealed at a temperature and time that allows crystal defects to move, and annealing can be repeated multiple times.
  • the plurality of Ge layers 120 may be formed on the Si wafer 102 so as to be separated from each other. Each of the plurality of Ge layers 120 may be arranged at equal intervals.
  • the “upper surface” of the Ge layer 120 means a surface of the Ge layer 120 opposite to the surface on the substrate side.
  • the surface of the Ge layer 120 that is in contact with the surface of the Si wafer 102 is referred to as the lower surface, and the surface opposite to the lower surface is the upper surface. Called.
  • the shape of the upper surface of the Ge layer 120 may be referred to as the upper surface shape.
  • the area of the upper surface of each of the plurality of Ge layers 120 may be 1 mm 2 or less, preferably less than 0.25 mm 2 .
  • the above area may be a 0.01 mm 2 or less, preferably may be at 1600 .mu.m 2 or less, more preferably be at 900 .mu.m 2 or less.
  • the time required for the annealing treatment of the Ge layer 120 can be shortened as compared with the case where the area is larger than 0.01 mm 2 .
  • the difference in thermal expansion coefficient between the functional layer and the substrate is large, local warpage tends to occur in the functional layer due to the thermal annealing treatment. Even in such a case, it is possible to suppress the occurrence of crystal defects in the functional layer due to the warpage by setting the area to 0.01 mm 2 or less.
  • each Ge layer 120 When the area of the upper surface of each Ge layer 120 is 1600 ⁇ m 2 or less, a high-functional electronic device can be manufactured using the functional layer formed on the Ge layer 120. When the area is 900 ⁇ m 2 or less, the electronic device can be manufactured with high yield.
  • the area of the upper surface of each Ge layer 120 may be 25 ⁇ m 2 or more.
  • the area is smaller than 25 ⁇ m 2 , when a crystal is epitaxially grown on each Ge layer 120, the growth rate of the crystal becomes unstable and the shape tends to be disturbed. Further, if the area is smaller than 25 ⁇ m 2 , device processing is difficult and the yield may be lowered, which is not industrially preferable.
  • the length of one side of the top surface shape may be 100 ⁇ m or less, preferably 80 ⁇ m or less, more preferably 40 ⁇ m or less. More preferably, it may be 30 ⁇ m or less.
  • the length of the one side may be the length of the long side.
  • the time required for the annealing treatment of the Ge layer 120 can be shortened as compared with the case where the length of one side of the upper surface shape is larger than 100 ⁇ m.
  • the difference in thermal expansion coefficient between the functional layer and the substrate is large, the occurrence of crystal defects in the functional layer can be suppressed.
  • a high-functional electronic device can be formed using the functional layer formed on each Ge layer 120.
  • the electronic device can be manufactured with high yield.
  • the Ge layer 120 can be formed by, for example, a CVD method or an MBE method (molecular beam epitaxy method).
  • Raw material gas may be GeH 4.
  • the Ge layer 120 may be formed by a CVD method under a pressure of 0.1 Pa to 100 Pa.
  • the Ge layer 120 may be formed by a CVD method in an atmosphere containing a gas containing a halogen element as a source gas.
  • the gas containing a halogen element may be hydrogen chloride gas or chlorine gas.
  • the Ge layer 120 may be formed by forming a Ge film on the surface of the Si wafer 102 and patterning the Ge film.
  • the Ge film may be formed by the method described above.
  • the direction of at least one side of the polygon may be substantially parallel to one of the crystallographic plane orientations of the main surface of the substrate.
  • substantially parallel includes the case where the direction of one side of the polygon and one of the crystallographic plane orientations of the substrate are slightly inclined from parallel. The magnitude of the inclination may be 5 ° or less.
  • the main surface of the substrate may be a (100) surface, a (110) surface, a (111) surface, or a surface equivalent to these.
  • the main surface of the substrate may be slightly inclined from the crystallographic plane orientation. That is, the substrate may have an off angle.
  • the magnitude of the inclination may be 10 ° or less.
  • the magnitude of the inclination may be preferably 0.05 ° to 6 °, more preferably 0.3 ° to 6 °.
  • the main surface of the substrate may be the (100) plane, the (110) plane, or a plane equivalent to these. Thereby, the crystals formed on the Ge layer 120 and the Ge layer 120 are stabilized.
  • the main surface of the substrate may be the (100) plane, the (110) plane, or a plane equivalent thereto. As a result, the four-fold symmetric side surface is likely to appear in the crystal.
  • the direction of at least one side of the top shape of the Ge layer 120 is selected from the group consisting of the ⁇ 010> direction, the ⁇ 0-10> direction, the ⁇ 001> direction, and the ⁇ 00-1> direction of the Si wafer 102. It may be substantially parallel to any one direction. Thereby, a stable surface appears on the side surface of the GaAs crystal.
  • a Ge layer 120 having a hexagonal top surface is formed on the (111) plane of the surface of the Si wafer 102, and a GaAs crystal as the element formation layer 124 is formed on the Ge layer 120.
  • the direction of at least one side of the top surface shape of the Ge layer 120 is the ⁇ 1-10> direction, ⁇ 110> direction, ⁇ 0-11> direction, ⁇ 01-1> direction, ⁇ 10 It may be substantially parallel to any one direction selected from the group consisting of a -1> direction and a ⁇ -101> direction. Thereby, a stable surface appears on the side surface of the GaAs crystal.
  • the top surface shape of the Ge layer 120 may be a regular hexagon.
  • a GaN crystal that is a hexagonal crystal can be formed instead of a GaAs crystal.
  • the Ge layer 120 may be annealed at less than 900 ° C., preferably 850 ° C. or less. Thereby, the flatness of the surface of the Ge layer 120 can be maintained. The flatness of the surface of the Ge layer 120 becomes particularly important when another layer is stacked on the surface of the Ge layer 120.
  • the Ge layer 120 may be annealed at 680 ° C. or higher, preferably 700 ° C. or higher. Thereby, the density of crystal defects in the Ge layer 120 can be reduced.
  • the Ge layer 120 may be annealed under conditions of 680 ° C. or higher and lower than 900 ° C.
  • the Ge layer 120 may be annealed in an air atmosphere, a nitrogen atmosphere, an argon atmosphere, or a hydrogen atmosphere.
  • an atmosphere containing hydrogen the density of crystal defects in the Ge layer 120 can be reduced while maintaining the surface state of the Ge layer 120 in a smooth state.
  • the Ge layer 120 may be annealed under conditions that satisfy the temperature and time at which crystal defects can move.
  • crystal defects inside the Ge layer 120 move inside the Ge layer 120 and are captured by, for example, the surface of the Ge layer 120 or a gettering sink inside the Ge layer 120. Thereby, crystal defects near the surface of the Ge layer 120 can be eliminated.
  • the surface of the Ge layer 120 or the gettering sink inside the Ge layer 120 may be an example of a defect capturing unit that captures crystal defects that can move inside the Ge layer 120.
  • the defect trapping part may be a crystal interface or surface, or a physical scratch.
  • the defect trapping portion may be disposed within a distance that the crystal defect can move at the annealing temperature and time.
  • the Ge layer 120 may be an example of a seed layer that provides a seed surface for the functional layer.
  • Another example of the seed layer is Si x Ge 1-x (where 0 ⁇ x ⁇ 1).
  • the annealing may be a two-step annealing in which high-temperature annealing at 800 to 900 ° C. for 2 to 10 minutes and low-temperature annealing at 680 to 780 ° C. for 2 to 10 minutes are repeatedly performed.
  • the present invention is not limited to this.
  • another layer may be disposed between the Ge layer 120 and the Si wafer 102.
  • the other layer may be a single layer or may include a plurality of layers.
  • the Ge layer 120 may be formed by the following procedure. First, a seed crystal is formed at a low temperature.
  • the seed crystal may be Si x Ge 1-x (where 0 ⁇ x ⁇ 1).
  • the growth temperature of the seed crystal may be 330 ° C. or higher and 450 ° C. or lower. After that, the temperature of the Si wafer 102 on which the seed crystal is formed is raised to a predetermined temperature, and then the Ge layer 120 may be formed.
  • the surface facing each functional layer of the plurality of Ge layers 120 may be surface-treated with a gas containing P.
  • the surface treatment can be performed, for example, by performing an exposure treatment of, for example, PH 3 on the surface of the Ge layer 120 after the Ge layer 120 is formed. Thereby, when the crystal is epitaxially grown on the Ge layer 120, the crystallinity of the crystal is improved.
  • the PH 3 treatment may be performed at a temperature of 500 ° C. or higher and 900 ° C. or lower, preferably 600 ° C. or higher and 800 ° C. or lower. If the temperature is lower than 500 ° C., the effect of the treatment may not appear.
  • the buffer layer 122 is made of a Group 3-5 compound semiconductor layer that is crystal-grown on the Ge layer 120 and contains P. That is, the buffer layer 122 is formed between the Ge layer 120 and the element formation layer 124.
  • a Group 3-5 compound semiconductor layer containing crystal grown P for example, an InGaP layer can be exemplified. Examples of crystal growth include epitaxial growth.
  • the buffer layer 122 may be a GaAs layer formed on the Si wafer 102 by crystal growth at a temperature of 500 ° C. or less and formed in an isolated island shape.
  • the buffer layer 122 may not be formed between the Ge layer 120 and the element formation layer 124. When the buffer layer 122 is not provided, the surface of the Ge layer 120 facing the element formation layer 124 can be surface-treated with a gas containing P.
  • the element formation layer 124 may be an example of a functional layer. As described above, an HBT that may be an example of an electronic element can be formed on the element formation layer 124.
  • the element formation layer 124 may be formed in contact with the Ge layer 120. That is, the element formation layer 124 is crystal-grown in contact with the Ge layer 120 or with the buffer layer 122 interposed therebetween. Examples of crystal growth include epitaxial growth.
  • the element formation layer 124 may be a group 3-5 compound layer or a group 2-6 compound layer lattice-matched or pseudo-lattice-matched to Ge.
  • the element formation layer 124 is a group 3-5 compound layer lattice-matched or pseudo-lattice-matched to Ge, and includes at least one of Al, Ga, and In as a group 3 element, and N, P as a group 5 element , As, and Sb may be included.
  • a GaAs layer can be exemplified as the element formation layer 124.
  • Pseudo-lattice matching is not perfect lattice matching because the difference between the lattice constants of the two semiconductor layers in contact with each other is small, but it is almost lattice-matched within a range where the occurrence of defects due to lattice mismatch is not significant.
  • a state in which two semiconductor layers in contact with each other can be stacked. For example, a stacked state of a Ge layer and a GaAs layer is called pseudo lattice matching.
  • the element formation layer 124 may have an arithmetic average roughness (hereinafter also referred to as Ra value) of 0.02 ⁇ m or less, preferably 0.01 ⁇ m or less. Accordingly, a high-functional electronic device can be formed using the element formation layer 124.
  • the Ra value is an index representing the surface roughness and can be calculated based on JIS B0601-2001.
  • the Ra value can be calculated by folding a roughness curve of a certain length from the center line and dividing the area obtained by the roughness curve and the center line by the measured length.
  • the element formation layer 124 is a Group 3-5 compound layer, and includes one or more elements selected from the group consisting of Al, Ga, and In as Group 3 elements, and includes N, P, As, and Sb as Group 5 elements.
  • the growth rate of the element formation layer 124 may be 300 nm / min or less, preferably 200 nm / min or less, more preferably 60 nm / min. It may be less than min. Thereby, the Ra value of the element formation layer 124 can be set to 0.02 ⁇ m or less.
  • the growth rate of the element formation layer 124 may be 1 nm / min or more, and preferably 5 nm / min or more. Thereby, a high-quality element formation layer 124 can be obtained without sacrificing productivity.
  • the element formation layer 124 may be crystal-grown at a growth rate of 1 nm / min to 300 nm / min.
  • the element formation layer 124 may be formed on each of the plurality of Ge layers 120.
  • a semiconductor substrate including a Si substrate, a plurality of Ge layers 120 formed on the substrate and spaced apart from each other, and a functional layer formed on each of the plurality of Ge layers 120 is obtained.
  • each element formation layer 124 may be lattice-matched or pseudo-lattice-matched to each of the plurality of Ge layers 120.
  • an electronic element such as HBT may be formed. Accordingly, the Si substrate, the plurality of Ge layers 120 formed on the substrate so as to be spaced apart from each other, the functional layer formed on each of the plurality of Ge layers 120, and the electrons formed on the functional layer An electronic device including the element is obtained.
  • One electronic element may be formed for each of the plurality of Ge layers 120.
  • the electronic device may be a heterojunction bipolar transistor.
  • the electronic elements may be connected to each other. The electronic elements may be connected in parallel.
  • an intermediate layer may be disposed between the Ge layer 120 and the element formation layer 124.
  • the intermediate layer may be a single layer or may include a plurality of layers.
  • the intermediate layer may be formed at 600 ° C. or lower, preferably 550 ° C. or lower. Thereby, the crystallinity of the element formation layer 124 is improved.
  • the intermediate layer may be formed at 400 ° C. or higher.
  • the intermediate layer may be formed at 400 ° C. or higher and 600 ° C. or lower. Thereby, the crystallinity of the element formation layer 124 is improved.
  • the intermediate layer may be a GaAs layer formed at a temperature of 600 ° C. or lower, preferably 550 ° C. or lower.
  • the element formation layer 124 may be formed by the following procedure. First, an intermediate layer is formed on the surface of the Ge layer 120. The growth temperature of the intermediate layer may be 600 ° C. or less. Thereafter, the element forming layer 124 may be formed after the temperature of the Si wafer 102 on which the intermediate layer is formed is raised to a predetermined temperature.
  • the semiconductor substrate 101 can be manufactured, for example, by forming a plurality of Ge layers 120 spaced from each other on the Si wafer 102 and forming an element formation layer 124 on each of the plurality of Ge layers 120.
  • the semiconductor substrate 101 may be manufactured such that each of the plurality of Ge layers 120 and the element formation layer 124 are lattice-matched or pseudo-lattice-matched.
  • a GaAs layer may be formed at a temperature of 600 ° C. or less after each of the Ge layers 120 is formed and before the element formation layer 124 is formed.
  • the surface of each of the plurality of Ge layers 120 may be treated with a gas containing P.
  • 3 to 7 show cross-sectional examples in the manufacturing process of the semiconductor substrate 101.
  • a Si wafer 102 is prepared, and a Ge film 130 is formed on the surface of the Si wafer 102 by, for example, epitaxial growth.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • GeH 4 can be used as the source gas.
  • the Ge film 130 is patterned to form an island-shaped Ge layer 120.
  • a photolithography method can be used.
  • the patterned Ge layer 120 is subjected to thermal annealing.
  • the thermal annealing can be, for example, a two-step annealing in which a high temperature annealing is performed at a temperature that does not reach the melting point of Ge, and then a low temperature annealing is performed at a temperature lower than the temperature of the high temperature annealing.
  • the two-step annealing can be repeated a plurality of times. Examples of the temperature and time of the high temperature annealing include 900 ° C. and 10 minutes, and examples of the temperature and time of the low temperature annealing include 780 ° C. and 10 minutes. An example of the number of repetitions is 10 times.
  • the two-stage annealing process is repeated a plurality of times on the Ge layer 120 that has been patterned and formed in an island shape. For this reason, crystal defects existing at the stage of epitaxial growth and patterning can be moved to the edge portion of the Ge layer 120 by annealing, and by removing the crystal defects to the edge portion of the Ge layer 120, The crystal defect density can be made extremely low. Thereby, defects caused by, for example, the substrate material of the epitaxial thin film to be formed later can be reduced, and as a result, the performance of the electronic element formed in the element forming layer 124 can be improved. Further, even if the thin film is of a type that cannot be directly grown on the silicon substrate due to lattice mismatch, a high-quality crystalline thin film can be formed using the Ge layer 120 having excellent crystallinity as the substrate material.
  • an InGaP layer is grown on the Ge layer 120 as the buffer layer 122.
  • crystal growth include epitaxial growth.
  • the InGaP layer 123 is also formed on the Si wafer 102 on which the Ge layer 120 is not formed. However, since the InGaP layer 123 is inferior in crystallinity, an electronic element is not formed thereon.
  • the InGaP layer 123 may be removed by etching, for example.
  • the MOCVD method or the MBE method can be used.
  • the source gas TM-Ga (trimethylgallium), TM-In (trimethylindium), and PH 3 (phosphine) can be used.
  • a crystalline thin film is formed in a high temperature atmosphere at 650 ° C., for example.
  • annealing can also be performed at the stage where the buffer layer 122 shown in FIG. 6 is formed. That is, after the Ge layer 120 is formed, the buffer layer 122 and the InGaP layer 123 can be formed continuously without annealing, and the buffer layer 122 and the Ge layer 120 can be annealed.
  • the element formation layer 124 is epitaxially grown on the buffer layer 122, for example.
  • an accompanying layer 125 formed simultaneously with the element formation layer 124 is also formed on the InGaP layer 123.
  • the accompanying layer 125 may be removed by etching, for example.
  • a GaAs layer film including a GaAs layer or InGaAs can be exemplified.
  • MOCVD method or MBE method can be used.
  • source gas TM-Ga (trimethylgallium), AsH 3 (arsine), or other gases can be used. Examples of the growth temperature include 600 ° C. to 650 ° C.
  • the semiconductor substrate 101 shown in FIG. 2 is obtained.
  • the semiconductor substrate 101 of this embodiment can be manufactured by the method described above.
  • the Ge layer 120 is partitioned by etching, for example, to form an island-shaped Ge layer 120. Then, the Ge layer 120 was subjected to two-stage annealing a plurality of times to increase the crystallinity of the Ge layer 120, and an InGaP layer was formed as the buffer layer 122. Therefore, the semiconductor substrate 101 having a GaAs layer as the element formation layer 124 having excellent crystallinity can be obtained. Since the semiconductor wafer 101 employs the Si wafer 102, the semiconductor substrate 101 can be manufactured at low cost, and the heat generated by the electronic elements formed in the element formation layer 124 can be efficiently exhausted.
  • the annealing process for the Ge layer 120 described in FIG. 5 is not essential. Even if the Ge layer 120 is not annealed, the buffer layer 122 can provide a certain degree of crystallinity improvement effect.
  • FIG. 8 shows a cross-sectional example of the semiconductor substrate 201 of another embodiment.
  • the semiconductor substrate 201 is substantially the same as the semiconductor substrate 101 except that a Ge layer 120 is not used and a GaAs layer crystal-grown at a temperature of 500 ° C. or lower is used as the buffer layer 202. In the following description, differences from the semiconductor substrate 101 will be described.
  • FIG. 9 and 10 show cross-sectional examples in the process of manufacturing the semiconductor substrate 201.
  • a Si wafer 102 is prepared, and a GaAs film 204 is crystal-grown on the surface of the Si wafer 102 at a temperature of 500 ° C. or lower.
  • the MOCVD method or the MBE method can be used to form the GaAs film 204.
  • the source gas TE-Ga (triethylgallium) or AsH 3 (arsine) can be used.
  • An example of the growth temperature is 450 ° C.
  • the GaAs film 204 is etched by photolithography to form the buffer layer 202 in an isolated island shape. Subsequent steps may be the same as those of the semiconductor substrate 101.
  • the semiconductor substrate 201 In the semiconductor substrate 201, a GaAs layer formed at a temperature of 500 ° C. or lower is applied as the buffer layer 202. Even in the buffer layer 202 made of a GaAs layer grown at a low temperature, the crystallinity of the element formation layer 124 is improved to some extent. Therefore, the same effects as those of the semiconductor substrate 101 can be obtained, in which the semiconductor substrate 201 can be provided at low cost and the performance of the electronic element formed in the element formation layer 124 can be improved.
  • FIG. 11 shows a cross-sectional example of a semiconductor substrate 301 of still another embodiment.
  • the surface of the Si wafer 102 is surface-treated with a gas containing P.
  • FIG. 12 shows a cross-sectional example in the process of manufacturing the semiconductor substrate 301.
  • the surface of the Si wafer 102 is subjected to, for example, PH 3 exposure treatment.
  • the exposure process may be performed in a high temperature atmosphere, and PH 3 may be activated by plasma or the like.
  • a GaAs film to be the element formation layer 124 is grown on the surface of the Si wafer 102 subjected to the PH 3 exposure treatment, and the element formation layer 124 is formed in an isolated island shape by etching, for example, by photolithography. it can.
  • the semiconductor substrate similar to the semiconductor substrate 201 shown in FIG. 8 can be formed by continuing the steps after the step shown in FIG. That is, the surface of the semiconductor substrate 201 may be subjected to, for example, PH 3 exposure treatment, and the GaAs film 204 can be crystal-grown at a temperature of 500 ° C. or lower, and then the GaAs film 204 may be patterned to form an island-shaped GaAs layer.
  • the buffer layer 202 can be formed.
  • the crystallinity of the GaAs layer as the element formation layer 124 is good. I was able to. Therefore, the same effect as the case of the semiconductor substrate 101 that the semiconductor substrate can be provided at low cost and the performance of the electronic element formed in the element formation layer 124 can be obtained.
  • Example 1 The following experiment was conducted for the purpose of examining the influence of the annealing temperature on the flatness of the surface of the Ge layer. The experiment was performed by annealing the Ge layer formed on the surface of the Si wafer and observing the cross-sectional shape of the annealed Ge layer. By conducting the above experiment for cases where the annealing temperature was different, the influence of the annealing temperature on the surface flatness of the Ge layer was examined.
  • the Ge layer was formed by the following procedure. First, a SiO 2 layer was formed on the surface of the Si wafer by a thermal oxidation method. A commercially available single crystal Si substrate was used as the Si wafer. An opening was formed in the SiO 2 layer by etching. The planar shape of the SiO 2 layer was a square having a side length of 400 ⁇ m.
  • “flat shape” of the SiO 2 layer which means the shape of the case where the projection of the SiO 2 layer on the main surface of the substrate.
  • the “bottom shape” of the opening means the shape of the opening on the Si wafer side surface of the SiO 2 layer in which the opening is formed.
  • GeH 4 was used as the source gas.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • FIG. 13 to 17 show the relationship between the annealing temperature and the flatness of the Ge layer.
  • FIG. 13 shows the cross-sectional shape of an unannealed Ge layer.
  • FIGS. 14, 15, 16 and 17 show cross-sectional shapes of the Ge layer when annealing is performed at 700 ° C., 800 ° C., 850 ° C., and 900 ° C., respectively.
  • the cross-sectional shape of the Ge layer was observed with a laser microscope.
  • the vertical axis in each figure indicates the distance in the direction perpendicular to the main surface of the Si wafer, and indicates the thickness of the Ge layer.
  • the horizontal axis of each figure shows the distance in the direction parallel to the main surface of the Si wafer.
  • the lower the annealing temperature the better the flatness of the surface of the Ge layer.
  • the annealing temperature is less than 900 ° C., it can be seen that the surface of the Ge layer exhibits excellent flatness.
  • Example 2 The following experiment was conducted for the purpose of investigating the influence of the relationship between the top surface shape of the Ge layer and the crystallographic orientation of the substrate on the crystal formed on the Ge layer.
  • the experiment was performed by forming a Ge layer on the (100) plane of the Si wafer, growing a GaAs crystal on the Ge layer, and observing the shape of the GaAs crystal.
  • the relationship between the top surface shape of the Ge layer and the crystallographic orientation of the substrate is The effect on the crystals formed on the substrate was investigated.
  • the Ge layer was formed by the following procedure. First, a SiO 2 layer was formed on the surface of the Si wafer. A commercially available single crystal Si substrate was used as the Si wafer. The plane orientation of the surface of the Si wafer was the (100) plane of Si. The SiO 2 layer was patterned into a predetermined shape by etching. Three or more SiO 2 layers having the predetermined size were formed on the surface of the Si wafer. The SiO 2 layer was formed so that the SiO 2 layers having the predetermined size were arranged at equal intervals of 500 ⁇ m. An opening having a predetermined bottom shape was formed in the SiO 2 layer by etching.
  • the opening was formed so that the direction of one side of the bottom shape was parallel to the ⁇ 010> direction or the ⁇ 011> direction of the Si wafer.
  • the opening was formed so that the direction of the long side was parallel to the ⁇ 010> direction or the ⁇ 011> direction of the Si wafer.
  • a Ge layer was selectively grown inside the opening by CVD.
  • GeH 4 was used as the source gas.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • a GaAs crystal was formed on the annealed Ge layer by MOCVD.
  • the GaAs crystal was epitaxially grown on the surface of the Ge layer inside the opening under the conditions of 620 ° C. and 8 MPa.
  • Trimethyl gallium and arsine were used as source gases.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • GaAs crystals were formed by changing the positional relationship between the crystallographic orientation of the Si wafer and the shape of the bottom of the opening. In each case, the surface state of the formed GaAs crystal was observed with an electron microscope. 18 to 20 show electron micrographs of the surface of the GaAs crystal formed on the Ge layer.
  • FIG. 18 shows a case where an opening is formed in the SiO 2 layer so that the direction of one side of the opening and the ⁇ 010> direction of the Si wafer are substantially parallel, and then a GaAs crystal is grown inside the opening.
  • the planar shape of the SiO 2 layer was a square having a side length of 300 ⁇ m.
  • the bottom shape of the opening was a square having a side of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 010> direction.
  • a crystal having a uniform shape was obtained.
  • the (10-1) plane, the (1-10) plane, the (101) plane, and the (110) plane appear on the four side surfaces of the GaAs crystal, respectively.
  • the (11-1) plane appears in the upper left corner of the GaAs crystal
  • the (1-11) plane appears in the lower right corner of the GaAs crystal in the figure. Recognize.
  • the (11-1) plane and the (1-11) plane are equivalent planes to the (-1-1-1) plane and are stable planes.
  • FIG. 19 shows the results when observed obliquely from above at an angle of 45 °.
  • the planar shape of the SiO 2 layer was a square having a side length of 50 ⁇ m.
  • the bottom shape of the opening was a square having a side length of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 010> direction.
  • crystals with a well-formed shape were obtained.
  • FIG. 20 after forming an opening in the SiO 2 layer so that the direction of one side of the opening is substantially parallel to the ⁇ 011> direction of the Si wafer, a GaAs crystal is grown inside the opening.
  • the planar shape of the SiO 2 layer was a square having a side length of 400 ⁇ m.
  • the bottom shape of the opening was a square having a side length of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 011> direction.
  • FIG. 20 compared with FIG. 18 and FIG. 19, a crystal with a disordered shape was obtained.
  • As a result of the appearance of a relatively unstable (111) plane on the side surface of the GaAs crystal it is considered that the shape of the crystal is disturbed.
  • Example 3 The following experiment was conducted for the purpose of examining the relationship between the growth rate of the crystal formed on the Ge layer and the surface roughness of the crystal.
  • a GaAs crystal is grown on the Ge layer, and the film thickness of the GaAs crystal grown for a predetermined time and the cross-sectional shape of the GaAs crystal are observed. It was carried out.
  • the influence of the growth rate of the GaAs crystal on the surface roughness of the GaAs crystal was investigated.
  • a Ge layer and a GaAs crystal were formed on the Si wafer by the same procedure as in Experimental Example 2.
  • the length of one side of the planar shape of the SiO 2 layer is, 200 ⁇ m, 500 ⁇ m, 700 ⁇ m, 1000 ⁇ m , 1500 ⁇ m, 2000 ⁇ m, was set to be 3000 ⁇ m or 4250Myuemu.
  • the SiO 2 layer was formed so that the periphery of the SiO 2 layer was surrounded by the surface of the Si wafer when viewed from above the Si wafer.
  • the experiment was performed for three cases, in which the shape of the bottom of the opening was a square with a side of 10 ⁇ m, a square with a side of 20 ⁇ m, a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m.
  • the opening was formed so that the direction of one side of the bottom shape of the opening was parallel to the ⁇ 010> direction of the Si wafer.
  • the bottom shape was a rectangle
  • the opening was formed so that the direction of the long side was parallel to the ⁇ 010> direction of the Si wafer.
  • the growth conditions of the Ge layer and the GaAs crystal were set to the same conditions as in Experimental Example 2.
  • GaAs crystals were formed by changing the planar shape of the SiO 2 layer and the bottom shape of the opening.
  • the film thickness of the GaAs crystal is measured by measuring the film thickness at three measurement points of the GaAs crystal with a needle-type step gauge (manufactured by KLA Tencor, Surface Profiler P-10), and averaging the film thicknesses at the three positions.
  • the cross-sectional shape of the GaAs crystal was observed with a laser microscope apparatus.
  • the said film thickness measures the film thickness in three measurement points of the element formation layer 124 directly by the cross-sectional observation method by a transmission electron microscope or a scanning electron microscope, and averages the film thickness of the said three places. You may calculate by.
  • Example 4 The following experiment was conducted for the purpose of examining the relationship between the growth rate of the crystal formed on the Ge layer and the surface roughness of the crystal. The experiment was carried out in the same manner as in Experimental Example 3 except that the supply amount of trimethylgallium was halved and the growth rate of the GaAs crystal was halved.
  • the length of one side of the planar shape of the SiO 2 layer was set to be 200 [mu] m, 500 [mu] m, 1000 .mu.m, 2000 .mu.m, and 3000 ⁇ m or 4250Myuemu.
  • the experiment was performed in the case where the bottom shape of the opening was a square having a side of 10 ⁇ m.
  • GaAs crystals were formed by changing the planar shape of the SiO 2 layer.
  • the thickness of the GaAs crystal formed during a certain time and the cross-sectional shape of the GaAs crystal were observed.
  • the SiO 2 layer was removed after the GaAs crystal was formed. The film thickness and cross-sectional shape of the GaAs crystal were observed in the same manner as in Experimental Example 3.
  • FIG. 21 shows the average value of the thickness of the GaAs crystal in each case of Experimental Example 3.
  • Table 1 shows the growth rate of the GaAs crystal and the Ra value in each of Experimental Example 3 and Experimental Example 4.
  • the SiO 2 layer may be referred to as a covering region.
  • the length of one side of the bottom shape of the opening may be referred to as the length of one side of the opening.
  • the length of one side of the planar shape of the SiO 2 layer, the length of one side of the SiO 2 layer, or may be referred to as the length of a side of the covering region.
  • FIG. 21 shows the relationship between the growth rate of the GaAs crystal and the planar shape of the SiO 2 layer and the planar shape of the opening.
  • the vertical axis indicates the film thickness of the GaAs crystal grown for a certain time
  • the horizontal axis indicates the length [ ⁇ m] of one side of the SiO 2 layer.
  • the film thickness of the GaAs crystal is a film thickness grown for a fixed time, and thus an approximate value of the growth rate of the GaAs crystal can be obtained by dividing the film thickness by the time.
  • the rhombus plot shows experimental data when the bottom shape of the opening is a square having a side of 10 ⁇ m
  • the square plot shows experimental data when the bottom shape of the opening is a square having a side of 20 ⁇ m.
  • a triangular plot shows experimental data when the bottom shape of the opening is a rectangle having a long side of 40 ⁇ m and a short side of 30 ⁇ m.
  • FIG. 21 shows that the growth rate stably increases as the size of the SiO 2 layer increases until the length of one side of the SiO 2 layer reaches 4250 ⁇ m.
  • Table 1 shows the growth rate [ ⁇ / min] of the GaAs crystal and the Ra value [ ⁇ m] in each of Experimental Example 3 and Experimental Example 4.
  • the film thickness of the GaAs crystal was measured with a needle type step gauge.
  • Ra value was computed based on the observation result by a laser microscope apparatus. Table 1 shows that the surface roughness improves as the growth rate of the GaAs crystal decreases. It can be seen that the Ra value is 0.02 ⁇ m or less when the growth rate of the GaAs crystal is 300 nm / min or less.
  • Example 5 The following experiment was conducted for the purpose of investigating the influence of the shape of the upper surface of the Ge layer on the characteristics and yield of an electronic device using a functional layer formed on the Ge layer. The experiment was performed by fabricating an HBT element using a functional layer formed on the Ge layer and measuring the base sheet resistance value R b [ ⁇ / ⁇ ] and the current amplification factor ⁇ of the HBT element. By conducting the above experiment for the case where the upper surface area of the Ge layer was different, the influence of the upper surface shape of the Ge layer on the characteristics and yield of the electronic device was examined.
  • the HBT element was manufactured by the following procedure. First, a semiconductor substrate provided with a Si wafer, a Ge layer, and a GaAs layer as an element formation layer was produced. Next, a semiconductor layer was formed on the manufactured semiconductor substrate to manufacture an HBT element.
  • the semiconductor substrate was produced by the following procedure. First, in the same manner as in Experimental Example 3, a SiO 2 layer was formed on the surface of the Si wafer, and a Ge layer was formed inside the opening provided in the SiO 2 layer. After forming the Ge layer, annealing was performed.
  • the shape of the bottom of the opening is a square with a side of 20 ⁇ m, a rectangle with a short side of 20 ⁇ m and a long side of 40 ⁇ m, a square with a side of 30 ⁇ m, a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m, An HBT element was produced for each of the rectangles having a short side of 20 ⁇ m and a long side of 80 ⁇ m.
  • the bottom shape of the opening is a square
  • one of the two orthogonal sides of the bottom shape is parallel to the ⁇ 010> direction of the Si wafer, and the other is parallel to the ⁇ 001> direction of the Si wafer.
  • An opening was formed.
  • the bottom shape of the opening is rectangular, the opening is formed so that the long side of the bottom shape is parallel to the ⁇ 010> direction of the Si wafer and the short side is parallel to the ⁇ 001> direction of the Si wafer. did.
  • the planar shape of the SiO 2 layer was mainly tested in the case of a square having a side of 300 ⁇ m.
  • an intermediate layer was formed between the Ge layer and the GaAs layer.
  • the intermediate layer was formed on the Ge layer by MOCVD after annealing the Ge layer.
  • the intermediate layer was formed by setting the temperature of the Si wafer on which the Ge layer was formed to be 550 ° C.
  • the intermediate layer was grown using trimethylgallium and arsine as source gases.
  • the film thickness of the intermediate layer was 30 nm.
  • a GaAs layer was formed by MOCVD.
  • the thickness of the GaAs layer was 500 nm.
  • a semiconductor layer was stacked on the surface of the GaAs layer by MOCVD. Accordingly, the Si wafer, the Ge layer having a thickness of 850 nm, the intermediate layer having a thickness of 30 nm, the undoped GaAs layer having a thickness of 500 nm, the n-type GaAs layer having a thickness of 300 nm, and the thickness of 20 nm.
  • An HBT element structure was obtained in which an n-type GaAs layer having a thickness of 120 nm and an n-type InGaAs layer having a thickness of 60 nm were arranged in this order.
  • Si was used as an n-type impurity.
  • C was used as a p-type impurity.
  • An electrode was arranged on the obtained HBT element structure to produce an HBT element.
  • the bottom shape of the opening was changed to produce an HBT element.
  • the base sheet resistance value R b [ ⁇ / ⁇ ] and the current amplification factor ⁇ of the manufactured HBT element were measured.
  • the current amplification factor ⁇ was obtained by dividing the collector current value by the base current value.
  • FIG. 22 shows the relationship between the ratio of the current amplification factor ⁇ to the base sheet resistance value Rb of the HBT element and the area [ ⁇ m 2 ] of the planar shape of the opening.
  • the area of the upper surface of the Ge layer substantially coincided with the area of the bottom shape of the opening. Further, the length of one side of the top shape of the Ge layer substantially coincided with the length of one side of the bottom shape of the opening.
  • the vertical axis represents a value obtained by dividing the current amplification factor ⁇ by the base sheet resistance value R b [ ⁇ / ⁇ ], and the horizontal axis represents the area of the bottom shape of the opening.
  • the value of the current amplification factor ⁇ is not shown in FIG. 22, a high value of about 70 to 100 was obtained for the current amplification factor.
  • the current amplification factor ⁇ was 10 or less.
  • a device having excellent electrical characteristics can be produced by locally forming the HBT element structure on the surface of the Si wafer.
  • the length of one side of the top shape of the Ge layer is 80 ⁇ m or less, or the area of the top surface of the Ge layer is 1600 ⁇ m 2 or less, it can be seen that a device having excellent electrical characteristics can be manufactured.
  • FIG. 23 shows a laser microscope image of the obtained HBT element.
  • the light gray portion indicates the electrode.
  • three electrodes are lined up in the opening region arranged near the center of the square covering region.
  • the three electrodes respectively indicate a base electrode, an emitter electrode, and a collector electrode of the HBT element from the left in the figure.
  • transistor operation was confirmed. Further, when the cross section of the HBT element was observed with a transmission electron microscope, no dislocation was observed.
  • Example 6 In the same manner as in Experimental Example 5, three HBT elements having the same structure as in Experimental Example 5 were produced. The three HBT elements thus produced were connected in parallel to produce an electronic element.
  • the planar shape of the SiO 2 layer was a rectangle having a long side of 100 ⁇ m and a short side of 50 ⁇ m.
  • three openings were provided in the SiO 2 layer. All of the bottom shapes of the openings were squares having a side of 15 ⁇ m.
  • the semiconductor substrate was formed under the same conditions as in Experimental Example 5.
  • FIG. 24 shows a laser microscope image of the obtained electronic element.
  • the light gray portion indicates the electrode.
  • FIG. 24 shows that three HBT elements are connected in parallel. When the electrical characteristics of the electronic device were measured, transistor operation was confirmed.
  • a crystal thin film having excellent crystallinity can be formed on an inexpensive silicon substrate, and a semiconductor substrate, an electronic device, or the like can be formed using the crystal thin film.

Landscapes

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Abstract

　安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。Ｇｅ層は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成する。あるいはＧｅ層は、アニールした場合に、アニールの温度において基板であるＳｉとの熱膨張係数の相違によるストレスが剥離を発生させない大きさの島状に形成する。

Description

半導体基板、半導体基板の製造方法および電子デバイス
　本発明は、半導体基板、半導体基板の製造方法および電子デバイスに関する。本発明は、特に、安価なシリコン基板上に結晶性の優れた結晶薄膜を形成した半導体基板、半導体基板の製造方法および電子デバイスに関する。
　ＧａＡｓ系等の化合物半導体デバイスでは、ヘテロ接合を利用して、各種の高機能電子デバイスが開発されている。高機能電子デバイスでは、結晶性の良否がデバイス特性を左右するから、良質な結晶薄膜が求められている。ＧａＡｓ系デバイスの薄膜結晶成長では、ヘテロ界面での格子整合等の要請から、基板としてＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等が選択される。
　なお、非特許文献１には、Ｓｉ基板上に高品質のＧｅエピタキシャル成長層（以下、Ｇｅエピ層という場合がある。）を形成する技術が記載されている。当該技術では、Ｇｅエピ層をＳｉ基板上に領域を限定して形成した後、Ｇｅエピ層にサイクル熱アニールを施して、平均転位密度が２．３×１０６ｃｍ－２になることが記載されている。
Ｈｓｉｎ－Ｃｈｉａｏ　Ｌｕａｎ　ｅｔ．ａｌ．、「Ｈｉｇｈ－ｑｕａｌｉｔｙ　Ｇｅ　ｅｐｉｌａｙｅｒｓ　ｏｎ　Ｓｉ　ｗｉｔｈ　ｌｏｗ　ｔｈｒｅａｄｉｎｇ－ｄｉｓｌｏｃａｔｉｏｎ　ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ　７５，　ＮＵＭＢＥＲ　１９、８　ＮＯＶＥＭＢＥＲ　１９９９．
　ＧａＡｓ系の電子デバイスを製造する場合、格子整合を考慮して、前記した通りＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板を選択することになる。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板は高価であり、デバイスのコストが上昇する。またこれら基板は、放熱特性が十分でなく、余裕のある熱設計のためにはデバイスの形成密度を抑制する、あるいは放熱管理が可能な範囲でデバイスを使用する等の制限を受ける可能性がある。よって、安価な、また、放熱特性に優れたＳｉ基板を用いて製造することができ、良質なＧａＡｓ系の結晶薄膜を有する半導体基板が求められる。
　上記課題を解決するために、本発明の第１の形態においては、Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。また本発明の第２の形態においては、Ｓｉの基板と、基板上に、５００℃以下の温度で結晶成長され、孤立した島状に形成されたＧａＡｓ層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。さらに本発明の第３の形態においては、Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成された機能層と、を備え、基板の表面は、Ｐを含むガスにより表面処理された、半導体基板を提供する。
　前記第１の形態において、Ｇｅ層は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成されてよい。あるいはＧｅ層は、アニールした場合に、アニールの温度において基板であるＳｉとの熱膨張係数の相違によるストレスが欠陥を発生させない大きさの島状に形成されてよい。Ｇｅ層は、面積が１ｍｍ２以下の島状に形成でき、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされてよく、アニールは、複数回繰り返してよい。機能層は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層または２－６族化合物層であってよく、たとえば機能層は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでよい。
　本発明の第２の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数のＧｅ層と、前記複数のＧｅ層の各々の上に形成されたバッファ層と、前記バッファ層の上に形成された機能層とを含む半導体基板を提供する。
　上記半導体基板において、前記バッファ層は、前記複数のＧｅ層の各々に格子整合または擬格子整合し、前記機能層は、前記バッファ層に格子整合または擬格子整合していてよい。上記半導体基板において、前記バッファ層は、Ｐを含む３－５族化合物半導体層を含んでよい。上記半導体基板において、前記複数のＧｅ層の各々は、水素を含む雰囲気中でアニールされてなるものであってよい。上記半導体基板において、前記複数のＧｅ層の各々の前記機能層に対向する面は、Ｐを含むガスにより表面処理されていてよい。
　上記半導体基板において、前記複数のＧｅ層の各々の上面の面積は、１ｍｍ2以下であってよい。上記半導体基板において、前記複数のＧｅ層の各々の上面の面積は、１６００μｍ2以下であってよい。上記半導体基板において、前記複数のＧｅ層の各々の上面の面積は、９００μｍ2以下であってよい。上記半導体基板において、前記複数のＧｅ層の各々の上面は、長方形であり、前記長方形の長辺は、８０μｍ以下であってよい。前記複数のＧｅ層の各々の上面は、長方形であり、前記長方形の長辺は、４０μｍ以下であってよい。
　上記半導体基板において、前記基板の主面が（１００）面であり、前記複数のＧｅ層の各々の上面は、正方形または長方形であり、前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってよい。上記半導体基板において、前記基板の主面が（１１１）面であり、前記複数のＧｅ層の各々の上面は、六角形であり、前記六角形の少なくとも１辺の方向は、前記主面における＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってよい。なお、結晶の面または方向を示すミラー指数では、指数がマイナスになる場合に、数字の上にバーを付す表記法が一般的である。しかし、指数がマイナスになる場合、本明細書では、便宜的にマイナス数で表記する。たとえば、単位格子のａ軸、ｂ軸およびｃ軸の各軸と、１、－２および３で交わる面は、（１－２３）面と表記する。方向のミラー指数についても同様である。
　本発明の第３の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数のバッファ層であって、ＧａＡｓ層を含む複数のバッファ層と、前記複数のバッファ層の各々の上に形成された機能層と、を含む半導体基板を提供する。上記半導体基板において、前記機能層は、前記複数のバッファ層の各々に格子整合または擬格子整合していてよい。上記半導体基板において、前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてなるものであってよい。
　本発明の第４の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数の機能層とを含み、前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている半導体基板を提供する。上記半導体基板において、前記機能層は、３－５族化合物層または２－６族化合物層であってよい。上記半導体基板において、前記機能層は、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含んでよい。上記半導体基板において、前記機能層の算術平均粗さは、０．０２μｍ以下であってよい。
　本発明の第５の形態においては、Ｓｉの基板の上に、Ｇｅ層を結晶成長する段階と、Ｇｅ層をパターニングして、孤立した島状のＧｅ層を形成する段階と、Ｇｅ層の上に、Ｐを含む３－５族化合物半導体層からなるバッファ層を結晶成長する段階と、バッファ層の上に機能層を結晶成長する段階と、を備えた半導体基板の製造方法を提供する。第５の形態において、島状のＧｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階をさらに備えてよく、アニールを、複数回繰り返す段階をさらに備えてよい。
　本発明の第６の形態においては、Ｓｉの基板の上に、互いに離間した複数のＧｅ層を形成する段階と、前記複数のＧｅ層の各々の上に、バッファ層を形成する段階と、前記バッファ層の上に、機能層を形成する段階と、を含む半導体基板の製造方法を提供する。上記半導体基板の製造方法において、前記バッファ層を形成する段階において、前記バッファ層を前記Ｇｅ層に格子整合または擬格子整合させ、前記機能層を形成する段階において、前記機能層を前記バッファ層に格子整合または擬格子整合させてよい。上記半導体基板の製造方法において、前記バッファ層を形成する段階は、Ｐを含む３－５族化合物半導体層を形成する段階を含んでよい。上記半導体基板の製造方法において、前記複数のＧｅ層の各々を、結晶欠陥が移動できる温度および時間でアニールする段階をさらに含んでよい。上記半導体基板の製造方法において、前記アニールする段階は、前記複数のＧｅ層の各々を、６８０℃以上９００℃未満の温度でアニールしてよい。上記半導体基板の製造方法において、前記アニールする段階は、前記複数のＧｅ層の各々を、水素を含む雰囲気中でアニールしてよい。上記半導体基板の製造方法において、前記アニールする段階を、複数含んでよい。
　本発明の第７の形態においては、Ｓｉの基板の上に、互いに離間した複数のバッファ層であってＧａＡｓ層を含む複数のバッファ層を形成する段階と、前記複数のバッファ層の各々の上に、機能層を形成する段階と、を含む半導体基板の製造方法を提供する。上記半導体基板の製造方法において、前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてもよい。また、本発明の第８の形態においては、Ｓｉの基板の表面を、Ｐを含むガスにより表面処理する段階と、前記基板の上に、互いに離間した複数の機能層を形成する段階と、を含む半導体基板の製造方法を提供する。
　上記半導体基板の製造方法において、前記機能層は、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含み、前記機能層を形成する段階は、前記機能層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてもよい。
　本発明の第９の形態においては、Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、機能層に形成された電子素子と、を備える電子デバイスを提供する。第９の形態において、電子素子は、ヘテロジャンクションバイポーラトランジスタであってよく、電子素子は、島状のＧｅ層ごとに一つ形成されてよい。電子素子が、相互に接続されてよく、電子素子が、並列に接続されてよい。島状のＧｅ層は、基板の上に複数形成され、複数の島状のＧｅ層は、等間隔に配置されてよい。
　本発明の第１０の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数のＧｅ層と、前記複数のＧｅ層の各々の上に形成されたバッファ層と、前記バッファ層の上に形成された機能層と、前記機能層に形成された電子素子と、を含む電子デバイスを提供する。上記電子デバイスにおいて、前記バッファ層は、前記複数のＧｅ層の各々に格子整合または擬格子整合され、前記機能層は、前記バッファ層に格子整合または擬格子整合されていてもよい。上記電子デバイスにおいて、前記バッファ層は、Ｐを含む３－５族化合物半導体層を含んでよい。上記電子デバイスにおいて、前記電子素子は、前記Ｇｅ層ごとに一つずつ形成されていてよい。上記電子デバイスにおいて、前記複数のＧｅ層の各々は、等間隔に配置されていてよい。
　本発明の第１１の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数のバッファ層であって、ＧａＡｓ層を含む複数のバッファ層と、前記複数のバッファ層の各々の上に形成された機能層と、前記機能層に形成された電子素子と、を含む電子デバイスを提供する。上記電子デバイスにおいて、前記機能層は、前記複数のバッファ層の各々に格子整合または擬格子整合されていてよい。上記電子デバイスにおいて、前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されていてもよい。上記電子デバイスにおいて、前記電子素子は、前記バッファ層ごとに一つずつ形成されていてもよい。上記電子デバイスにおいて、前記複数のバッファ層の各々は、等間隔に配置されていてもよい。
　本発明の第１２の形態においては、Ｓｉの基板と、前記基板の上に、互いに離間して形成された複数の機能層と、前記機能層に形成された電子素子と、を含み、前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、電子デバイスを提供する。上記電子デバイスにおいて、前記電子素子は、前記機能層ごとに一つずつ形成されていてもよい。上記電子デバイスにおいて、前記複数の機能層の各々は、等間隔に配置されていてもよい。
　上記電子デバイスにおいて、前記電子素子は、ヘテロジャンクションバイポーラトランジスタであってもよい。上記電子デバイスにおいて、前記電子素子が、相互に接続されていてもよい。上記電子デバイスにおいて、前記電子素子が、並列に接続されていてもよい。
本実施形態の半導体基板１０１の平面例を示す。 半導体基板１０１の断面例を、島状のＧｅ層１２０に形成されるＨＢＴと共に示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 他の実施形態の半導体基板２０１における断面例を示す。 半導体基板２０１の製造過程における断面例を示す。 半導体基板２０１の製造過程における断面例を示す。 さらに他の実施形態の半導体基板３０１における断面例を示す。 半導体基板３０１の製造過程における断面例を示す。 アニール処理をしていないＧｅ層の断面形状を示す。 ７００℃でアニール処理をしたＧｅ層の断面形状を示す。 ８００℃でアニール処理をしたＧｅ層の断面形状を示す。 ８５０℃でアニール処理をしたＧｅ層の断面形状を示す。 ９００℃でアニール処理をしたＧｅ層の断面形状を示す。 Ｓｉウェハの＜０１０＞方向に平行な辺を有する開口の内部に形成されたＧａＡｓ結晶の電子顕微鏡写真を示す。 Ｓｉウェハの＜０１０＞方向に平行な辺を有する開口の内部に形成されたＧａＡｓ結晶の電子顕微鏡写真を示す。 Ｓｉウェハの＜０１１＞方向に平行な辺を有する開口の内部に形成されたＧａＡｓ結晶の電子顕微鏡写真を示す。 開口の内部に形成されたＧａＡｓ結晶の膜厚を示す。 ＨＢＴ素子の電気特性と、Ｇｅ層の上面の面積との関係を示す。 ＨＢＴ素子のレーザー顕微鏡像を示す。 ３つのＨＢＴ素子を含む電子素子のレーザー顕微鏡像を示す。
符号の説明
　１０１　半導体基板、１０２　Ｓｉウェハ、１０８　コレクタ電極、１１０　エミッタ電極、１１２　ベース電極、１２０　Ｇｅ層、１２２　バッファ層、１２３　ＩｎＧａＰ層、１２４　素子形成層、１２５　付随層、１３０　Ｇｅ膜、２０１　半導体基板、２０２　バッファ層、２０４　ＧａＡｓ膜、３０１　半導体基板
　以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図１は、本実施形態の半導体基板１０１の平面例を示す。本実施形態の半導体基板１０１は、Ｓｉウェハ１０２上に島状のＧｅ層１２０を備える。島状のＧｅ層１２０は、素子が形成される素子形成領域になる。島状のＧｅ層１２０は、図示するとおり、Ｓｉウェハ１０２の表面に複数形成され、等間隔に配置される。
　本実施形態の半導体基板１０１では、図１に示す島状のＧｅ層１２０に電子素子としてＨＢＴ（ヘテロジャンクション・バイポーラ・トランジスタ）を形成する例を示す。なお、ＨＢＴとして例示する電子素子は、島状のＧｅ層１２０ごとに一つ形成されてよい。電子素子は、相互に接続されてよく、また、並列に接続されてもよい。
　Ｓｉウェハ１０２は、Ｓｉの基板の一例であってよい。Ｓｉウェハ１０２は、市販のＳｉウェハを利用できる。
　なお、Ｓｉウェハ１０２は、不純物を含まない高抵抗ウェハであってよく、ｐ型またはｎ型の不純物を含む中抵抗または低抵抗のウェハであってもよい。Ｇｅ層１２０は、不純物を含まないＧｅであってもよく、ｐ型またはｎ型の不純物を含んでもよい。Ｓｉウェハ１０２の表面は、基板の主面の一例であってよい。
　図２は、半導体基板１０１の断面例を、島状のＧｅ層１２０上に形成されるＨＢＴと共に示す。半導体基板１０１は、Ｓｉウェハ１０２、Ｇｅ層１２０、バッファ層１２２、素子形成層１２４を備える。素子形成層１２４には、電子素子としてＨＢＴが形成される。なお、素子形成層１２４に形成される電子素子として、本実施形態ではＨＢＴを例示するが、これには限られない。たとえば、発光ダイオード、ＨＥＭＴ（高電子移動度トランジスタ）、太陽電池、薄膜センサ等の電子素子が形成されてもよい。
　素子形成層１２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面にはコンタクトホールを介してコレクタ電極１０８、エミッタ電極１１０およびベース電極１１２が形成される。素子形成層１２４には、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。
　コレクタ層として、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１６ｃｍ－３、膜厚５００ｎｍのｎ－ＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。ベース層として、キャリア濃度が５．０×１０１９ｃｍ－３、膜厚５０ｎｍのｐ－ＧａＡｓ層が例示できる。エミッタ層として、キャリア濃度が３．０×１０１７ｃｍ－３、膜厚３０ｎｍのｎ－ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ－３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。
　Ｓｉウェハ１０２は、前述した通りであってよい。Ｇｅ層１２０は、Ｓｉウェハ１０２の上に孤立した島状に形成される。Ｇｅ層１２０は、Ｓｉウェハ１０２の上に結晶成長されて形成される。結晶成長の一例としてエピタキシャル成長が例示できる。Ｇｅ層１２０は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成される。
　また、Ｇｅ層１２０は、アニールした場合に、アニールの温度において基板であるＳｉウェハ１０２との熱膨張係数の相違によるストレスが欠陥を発生させない大きさの島状に形成してもよい。Ｇｅ層１２０は、１つの島状のＧｅ層１２０の面積が１ｍｍ２以下、好ましくは０．２５ｍｍ２未満の島状に形成できる。Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間でアニールすることができ、アニールは、複数回繰り返すことができる。
　Ｓｉウェハ１０２の上に複数のＧｅ層１２０が形成される場合、当該複数のＧｅ層１２０は、Ｓｉウェハ１０２の上に、互いに離間して形成されてよい。複数のＧｅ層１２０の各々は、互いに等間隔に配置されてよい。なお、本明細書において、Ｇｅ層１２０の「上面」とは、Ｇｅ層１２０の基板側の面と反対側の面を意味する。例えば、Ｇｅ層１２０がＳｉウェハ１０２の表面と接している場合には、Ｇｅ層１２０のＳｉウェハ１０２の表面と接している側の面を下面と称して、当該下面と反対側の面を上面と称する。また、Ｇｅ層１２０の上面の形状を上面形状と称する場合がある。
　複数のＧｅ層１２０の各々の上面の面積は、１ｍｍ２以下、好ましくは０．２５ｍｍ２未満であってよい。上記面積は、０．０１ｍｍ２以下であってよく、好ましくは１６００μｍ２以下であってよく、より好ましくは９００μｍ２以下であってよい。上記面積が０．０１ｍｍ２以下である場合には、上記面積が０．０１ｍｍ２より大きい場合と比較して、Ｇｅ層１２０のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合には、熱アニール処理によって機能層に局部的な反りが生じやすい。このような場合であっても、上記面積を０．０１ｍｍ２以下にすることで、当該反りにより機能層に結晶欠陥が生じることを抑制できる。
　各々のＧｅ層１２０の上面の面積が１６００μｍ２以下である場合には、Ｇｅ層１２０の上に形成した機能層を利用して、高機能の電子デバイスを製造できる。上記面積が９００μｍ２以下である場合には、上記電子デバイスを歩留まりよく製造できる。
　一方、各々のＧｅ層１２０の上面の面積は、２５μｍ２以上であってよい。上記面積が２５μｍ２より小さくなると、各々のＧｅ層１２０の上に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度が不安定になり、また形状に乱れを生じやすい。さらに上記面積が２５μｍ２より小さくなると、デバイス加工が難しく、歩留まりを低下させる場合があり、工業的に好ましくない。
　各々のＧｅ層１２０の上面形状が正方形または長方形である場合には、当該上面形状の一辺の長さは１００μｍ以下であってよく、好ましくは８０μｍ以下であってよく、より好ましくは４０μｍ以下であってよく、さらに好ましくは３０μｍ以下であってよい。なお、上記上面形状が長方形である場合には、上記一辺の長さは長辺の長さであってよい。
　上記上面形状の一辺の長さが１００μｍ以下である場合には、上記上面形状の一辺の長さが１００μｍより大きい場合と比較して、Ｇｅ層１２０のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合であっても、機能層に結晶欠陥が生じることを抑制できる。
　上記上面形状の一辺の長さが８０μｍ以下である場合には、各々のＧｅ層１２０の上に形成した機能層を用いて、高機能の電子デバイスを形成できる。上記上面形状の一辺の長さが４０μｍ以下である場合には、上記電子デバイスを歩留まりよく製造できる。
　Ｇｅ層１２０は、例えば、ＣＶＤ法またはＭＢＥ法（分子線エピタキシ法）により形成できる。原料ガスは、ＧｅＨ４であってよい。Ｇｅ層１２０は、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により形成されてよい。Ｇｅ層１２０は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により形成されてよい。ハロゲン元素を含むガスは、塩化水素ガスまたは塩素ガスであってよい。Ｇｅ層１２０は、Ｓｉウェハ１０２の表面にＧｅ膜を形成して、当該Ｇｅ膜をパターニングすることで形成してよい。上記Ｇｅ膜は、前述の方法で形成してよい。
　Ｇｅ層１２０の上面形状が多角形である場合には、当該多角形の少なくとも１辺の方向は、基板の主面の結晶学的面方位の１つと実質的に平行であってよい。ここで、「実質的に平行」とは、上記多角形の一辺の方向と、基板の結晶学的面方位の１つとが平行からわずかに傾いている場合を含む。上記傾きの大きさは、５°以下であってよい。これにより、Ｇｅ層１２０が安定して形成される。また、Ｇｅ層１２０の上に結晶をエピタキシャル成長させる場合には、当該結晶の乱れを抑制できる。これにより、上記結晶が安定して形成される。その結果、結晶が成長しやすい、形状の整った結晶が得られる、または、良質な結晶が得られるといった効果を奏する。
　基板の主面は、（１００）面、（１１０）面もしくは（１１１）面、または、これらと等価な面であってよい。また、基板の主面は、上記の結晶学的面方位からわずかに傾いていてもよい。即ち、上記基板はオフ角を有してよい。上記傾きの大きさは、１０゜以下であってよい。上記傾きの大きさは、好ましくは０．０５°以上６°以下であってよく、より好ましくは０．３°以上６°以下であってよい。上面形状が正方形または長方形のＧｅ層１２０を形成する場合には、基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってよい。これにより、Ｇｅ層１２０およびＧｅ層１２０の上に形成される結晶が安定化する。また、Ｇｅ層１２０の上に、方形結晶を成長させる場合には、基板の基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってよい。これにより、上記結晶に４回対称の側面が現れやすくなる。
　一例として、Ｓｉウェハ１０２の表面の（１００）面に、上面形状が正方形または長方形のＧｅ層１２０を形成して、当該Ｇｅ層１２０の上に、素子形成層１２４としてのＧａＡｓ結晶を形成する場合について説明する。この場合、Ｇｅ層１２０の上面形状の少なくとも１辺の方向は、Ｓｉウェハ１０２の＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。
　別の例として、Ｓｉウェハ１０２の表面の（１１１）面に、上面形状が六角形のＧｅ層１２０を形成して、当該Ｇｅ層１２０の上に、素子形成層１２４としてのＧａＡｓ結晶を形成する場合を例として説明する。この場合、Ｇｅ層１２０の上面形状の少なくとも１辺の方向は、Ｓｉウェハ１０２の＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。なお、Ｇｅ層１２０の上面形状は、正六角形であってよい。同様に、ＧａＡｓ結晶ではなく、六方晶の結晶であるＧａＮ結晶も形成できる。
　Ｇｅ層１２０は、９００℃未満、好ましくは８５０℃以下でアニールされてよい。これにより、Ｇｅ層１２０の表面の平坦性を維持できる。Ｇｅ層１２０の表面の平坦性は、Ｇｅ層１２０の表面に他の層を積層する場合に、特に重要になる。一方、Ｇｅ層１２０は、６８０℃以上、好ましくは７００℃以上でアニールされてよい。これにより、Ｇｅ層１２０の結晶欠陥の密度を低減できる。Ｇｅ層１２０は、６８０℃以上９００℃未満の条件でアニールされてよい。
　Ｇｅ層１２０は、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または、水素雰囲気下でアニールされてよい。特に、水素を含む雰囲気中でＧｅ層１２０をアニール処理することで、Ｇｅ層１２０の表面状態を滑らかな状態に維持しつつ、Ｇｅ層１２０の結晶欠陥の密度を低減できる。
　Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間を満足する条件でアニールされてよい。Ｇｅ層１２０にアニール処理を施すと、Ｇｅ層１２０内部の結晶欠陥がＧｅ層１２０の内部を移動して、例えば、Ｇｅ層１２０の表面またはＧｅ層１２０の内部のゲッタリングシンクに捕捉される。これにより、Ｇｅ層１２０の表面近傍の結晶欠陥を排除できる。Ｇｅ層１２０の表面またはＧｅ層１２０の内部のゲッタリングシンクは、Ｇｅ層１２０の内部を移動できる結晶欠陥を捕捉する欠陥捕捉部の一例であってよい。
　欠陥捕捉部は、結晶の界面もしくは表面、または、物理的な傷であってよい。欠陥捕捉部は、アニール処理の温度および時間において、結晶欠陥が移動可能な距離内に配されてよい。
　なお、Ｇｅ層１２０は、機能層にシード面を提供するシード層の一例であってよい。シード層の他の例として、ＳｉｘＧｅ１－ｘ（式中、０≦ｘ＜１）を例示できる。また、アニールは、８００～９００℃で２～１０分間の高温アニールと、６８０～７８０℃で２～１０分間の低温アニールとを繰り返し実行する、２段階アニールであってよい。
　なお、本実施形態において、Ｇｅ層１２０がＳｉウェハ１０２の表面に接して形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、Ｓｉウェハ１０２との間に、他の層が配されてもよい。上記他の層は、単一の層であってもよく、複数の層を含んでもよい。
　Ｇｅ層１２０は、以下の手順で形成されてよい。まず、低温でシード結晶を形成する。シード結晶は、ＳｉｘＧｅ１－ｘ（式中、０≦ｘ＜１）であってよい。シード結晶の成長温度は、３３０℃以上４５０℃以下であってよい。その後、シード結晶が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、Ｇｅ層１２０を形成してよい。
　また、複数のＧｅ層１２０の各々の機能層に対向する面は、Ｐを含むガスにより表面処理されよい。上記表面処理は、例えば、Ｇｅ層１２０が形成された後に、Ｇｅ層１２０の表面にたとえばＰＨ３の曝露処理を施すことで実施できる。これにより、Ｇｅ層１２０の上に結晶をエピタキシャル成長させる場合に、当該結晶の結晶性が向上する。上記ＰＨ３処理は、５００℃以上９００℃以下、好ましくは、６００℃以上８００℃以下の温度で実施されてよい。５００℃より低いと処理の効果が現れない場合があり、９００℃より高いとＧｅ層１２０が変質する場合がある。
　バッファ層１２２は、Ｇｅ層１２０の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなる。すなわちバッファ層１２２は、Ｇｅ層１２０と素子形成層１２４との間に形成され、バッファ層１２２として、結晶成長されたＰを含む３－５族化合物半導体層、たとえばＩｎＧａＰ層が例示できる。結晶成長として、たとえばエピタキシャル成長が例示できる。また、バッファ層１２２は、Ｓｉウェハ１０２上に、５００℃以下の温度で結晶成長され、孤立した島状に形成されたＧａＡｓ層であってよい。なおバッファ層１２２は、Ｇｅ層１２０と素子形成層１２４との間に形成しなくてもよい。バッファ層１２２を備えない場合は、Ｇｅ層１２０の素子形成層１２４に対向する面に、Ｐを含むガスで表面処理できる。
　素子形成層１２４は、機能層の一例であってよい。素子形成層１２４には前記した通り電子素子の一例であってよいＨＢＴが形成できる。素子形成層１２４は、Ｇｅ層１２０に接して形成されてもよい。すなわち、素子形成層１２４は、Ｇｅ層１２０に接してまたはバッファ層１２２を挟んで結晶成長される。結晶成長として、たとえばエピタキシャル成長が例示できる。
　素子形成層１２４は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層または２－６族化合物層であってよい。あるいは素子形成層１２４は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含むものであってよい。たとえば素子形成層１２４として、ＧａＡｓ層が例示できる。擬格子整合とは、互いに接する２つの半導体層のそれぞれの格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｇｅ層とＧａＡｓ層との積層状態は擬格子整合と呼ばれる。
　素子形成層１２４は、算術平均粗さ（以下、Ｒａ値と称する場合がある。）が０．０２μｍ以下、好ましくは０．０１μｍ以下であってよい。これにより、素子形成層１２４を用いて、高機能の電子デバイスを形成できる。ここで、Ｒａ値は表面粗さを表す指標であり、ＪＩＳ　Ｂ０６０１－２００１に基づいて算出できる。Ｒａ値は、一定長さの粗さ曲線を中心線から折り返して、当該粗さ曲線と当該中心線とにより得られた面積を、測定した長さで除して算出できる。
　素子形成層１２４が、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含む場合には、素子形成層１２４の成長速度は、３００ｎｍ／ｍｉｎ以下であってよく、好ましくは２００ｎｍ／ｍｉｎ以下であってよく、より好ましくは６０ｎｍ／ｍｉｎ以下であってよい。これにより、素子形成層１２４のＲａ値を０．０２μｍ以下にできる。一方、素子形成層１２４の成長速度は、１ｎｍ／ｍｉｎ以上であってよく、好ましくは、５ｎｍ／ｍｉｎ以上であってよい。これにより、生産性を犠牲にすることなく、良質な素子形成層１２４が得られる。例えば、素子形成層１２４を１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてよい。
　複数のＧｅ層１２０がＳｉウェハ１０２の上に互いに離間して形成される場合、素子形成層１２４は、当該複数のＧｅ層１２０の各々の上に形成されてよい。Ｓｉの基板と、基板の上に、互いに離間して形成された複数のＧｅ層１２０と、複数のＧｅ層１２０の各々の上に形成された機能層とを含む半導体基板が得られる。このとき、各々の素子形成層１２４は、当該複数のＧｅ層１２０の各々に格子整合または擬格子整合していてよい。
　素子形成層１２４には、ＨＢＴ等の電子素子が形成されてよい。これにより、Ｓｉの基板と、基板の上に互いに離間して形成された複数のＧｅ層１２０と、複数のＧｅ層１２０の各々の上に形成された機能層と、機能層に形成された電子素子とを含む電子デバイスが得られる。電子素子は、複数のＧｅ層１２０ごとに一つずつ形成されてよい。電子素子は、ヘテロジャンクションバイポーラトランジスタであってよい。上記電子素子は、相互に接続されてよい。上記電子素子は、並列に接続されてよい。
　なお、本実施形態において、Ｇｅ層１２０の表面に素子形成層１２４が形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、素子形成層１２４との間に、中間層が配されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。一方、中間層は、４００℃以上で形成されてよい。中間層は、４００℃以上６００℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。
　素子形成層１２４は、以下の手順で形成されてよい。まず、Ｇｅ層１２０の表面に、中間層を形成する。中間層の成長温度は、６００℃以下であってよい。その後、中間層が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、素子形成層１２４を形成してよい。
　半導体基板１０１は、例えば、Ｓｉウェハ１０２の上に、互いに離間した複数のＧｅ層１２０を形成して、複数のＧｅ層１２０の各々の上に素子形成層１２４を形成して作製できる。半導体基板１０１は、複数のＧｅ層１２０の各々と素子形成層１２４とが格子整合または擬格子整合するように作製してよい。複数のＧｅ層１２０の各々を形成した後、素子形成層１２４を形成するまでの間に、６００℃以下の温度でＧａＡｓ層を形成してよい。複数のＧｅ層１２０の各々を形成した後、素子形成層１２４を形成するまでの間に、複数のＧｅ層１２０の各々の表面を、Ｐを含むガスにより処理してもよい。
　図３から図７は、半導体基板１０１の製造過程における断面例を示す。図３に示すように、Ｓｉウェハ１０２を用意して、Ｓｉウェハ１０２の表面にＧｅ膜１３０をたとえばエピタキシャル成長により形成する。Ｇｅ層１２０のエピタキシャル成長には、たとえばＭＯＣＶＤ法（有機金属化学気相成長法）あるいはＭＢＥ法（分子線エピタキシ法）を用いることができる。原料ガスにはＧｅＨ４を用いることができる。
　図４に示すように、Ｇｅ膜１３０をパターニングして、島状のＧｅ層１２０を形成する。パターニングには、たとえばフォトリソグラフィ法を用いることができる。
　図５に示すように、パターニングしたＧｅ層１２０に熱アニールを施す。熱アニールは、たとえばＧｅの融点に達しない温度での高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施する２段階アニールとすることができる。そして、２段階アニールは複数回繰り返すことができる。高温アニールの温度および時間として９００℃、１０分が例示でき、低温アニールの温度および時間として７８０℃、１０分が例示できる。繰り返しの回数として１０回が例示できる。
　本実施形態では、パターニングして島状に形成したＧｅ層１２０に、２段階のアニール処理を複数回繰り返す。このため、エピタキシャル成長およびパターニングの段階で存在する結晶欠陥を、アニールによってＧｅ層１２０の縁辺部に移動させることができ、当該結晶欠陥をＧｅ層１２０の縁辺部に排除することで、Ｇｅ層１２０の結晶欠陥密度を極めて低いレベルにできる。これにより、後に形成するたとえばエピタキシャル薄膜の基板材料に起因する欠陥を低減でき、結果として素子形成層１２４に形成する電子素子の性能を向上できる。また、格子不整合に起因してシリコン基板には直接結晶成長できない種類の薄膜であっても、結晶性に優れるＧｅ層１２０を基板材料として良質な結晶薄膜を形成できる。
　図６に示すように、バッファ層１２２として、たとえばＩｎＧａＰ層をＧｅ層１２０の上に結晶成長させる。結晶成長として、たとえばエピタキシャル成長が例示できる。なお、Ｇｅ層１２０が形成されていないＳｉウェハ１０２の上にもＩｎＧａＰ層１２３が形成される。ただし、ＩｎＧａＰ層１２３は結晶性に劣るから、その上に電子素子を形成することはない。ＩｎＧａＰ層１２３は、たとえばエッチングにより除去してもよい。
　ＩｎＧａＰ層のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＭ－Ｇａ（トリメチルガリウム）、ＴＭ－Ｉｎ（トリメチルインジウム）、ＰＨ３（フォスフィン）を用いることができる。ＩｎＧａＰ層のエピタキシャル成長では、たとえば６５０℃の高温雰囲気で結晶薄膜を形成する。
　なお、本実施形態では、図５に示す、Ｇｅ層１２０を形成した段階でアニールする例を示している。しかし、アニールは、図６に示す、バッファ層１２２を形成した段階で施すこともできる。すなわち、Ｇｅ層１２０を形成した後、アニールすることなく、続けてバッファ層１２２およびＩｎＧａＰ層１２３を形成して、バッファ層１２２およびＧｅ層１２０にアニールを施すことができる。
　図７に示すように、バッファ層１２２の上に素子形成層１２４をたとえばエピタキシャル成長させる。なお、ＩｎＧａＰ層１２３の上にも素子形成層１２４と同時に形成される付随層１２５が形成される。ただし、付随層１２５は結晶性に劣るから、その上に電子素子を形成することはない。付随層１２５は、たとえばエッチングにより除去してもよい。
　素子形成層１２４としてたとえばＧａＡｓ層またはＩｎＧａＡｓ等を含むＧａＡｓ系積層膜を例示できる。ＧａＡｓ層またはＧａＡｓ系積層膜のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＭ－Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを用いることができる。成長温度として、たとえば６００℃から６５０℃が例示できる。
　その後、素子形成層１２４に周知の方法で、たとえばＨＢＴ等の電子素子を形成すれば、図２に示す半導体基板１０１になる。上記した方法により、本実施形態の半導体基板１０１が製造できる。
　本実施形態の半導体基板１０１では、Ｇｅ層１２０をたとえばエッチングにより区画して、島状のＧｅ層１２０とした。そしてＧｅ層１２０に２段階のアニールを複数回施すことによりＧｅ層１２０の結晶性を高め、さらにバッファ層１２２としてＩｎＧａＰ層を形成した。このため、結晶性の優れた素子形成層１２４としてのＧａＡｓ層を有する半導体基板１０１を得ることができた。半導体基板１０１はＳｉウェハ１０２を採用するから、半導体基板１０１を安価に製造でき、また、素子形成層１２４に形成する電子素子が発する熱を効率よく排熱できた。
　なお、図５において説明したＧｅ層１２０へのアニール処理は必須ではない。Ｇｅ層１２０をアニール処理しない場合であっても、バッファ層１２２による結晶性向上の効果はある程度得られる。
　図８は、他の実施形態の半導体基板２０１における断面例を示す。半導体基板２０１は、半導体基板１０１とほぼ同様であるが、Ｇｅ層１２０を用いず、バッファ層２０２として５００℃以下の温度で結晶成長されたＧａＡｓ層を用いる点が相違する。以下の説明では、半導体基板１０１の場合と相違する点について説明する。
　図９および図１０は、半導体基板２０１の製造過程における断面例を示す。図９に示すように、Ｓｉウェハ１０２を用意して、Ｓｉウェハ１０２の表面に５００℃以下の温度でＧａＡｓ膜２０４を結晶成長する。ＧａＡｓ膜２０４の形成には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＥ－Ｇａ（トリエチルガリウム）、ＡｓＨ３（アルシン）を用いることができる。成長温度として、たとえば４５０℃が例示できる。
　次に、図１０に示すように、フォトリソグラフィ法を用いて、ＧａＡｓ膜２０４をエッチングして、バッファ層２０２を孤立した島状に形成する。その後の工程は、半導体基板１０１の場合と同様であってよい。
　半導体基板２０１においては、バッファ層２０２として５００℃以下の温度で形成されたＧａＡｓ層を適用した。低温成長されたＧａＡｓ層によるバッファ層２０２であっても、素子形成層１２４の結晶性はある程度向上された。よって、半導体基板２０１を安価に提供でき、素子形成層１２４に形成される電子素子を高性能化できるという、半導体基板１０１の場合と同様な効果が得られた。
　図１１は、さらに他の実施形態の半導体基板３０１における断面例を示す。半導体基板３０１は、Ｓｉウェハ１０２の表面がＰを含むガスにより表面処理されている。図１２は、半導体基板３０１の製造過程における断面例を示す。図１２に示すように、Ｓｉウェハ１０２の表面を、たとえばＰＨ３の曝露処理を施す。曝露処理は、高温雰囲気で実施してもよく、プラズマ等によってＰＨ３を活性化してもよい。
　ＰＨ３の曝露処理を施したＳｉウェハ１０２の表面に、素子形成層１２４となるたとえばＧａＡｓ膜を結晶成長して、たとえばフォトリソグラフィ法によりエッチングすることにより素子形成層１２４を孤立した島状に形成できる。
　なお、図１２に示す、たとえばＰＨ３による曝露処理の後、図９に示す工程以降の工程を続けて、図８に示す半導体基板２０１同様の半導体基板を形成できる。すなわち、半導体基板２０１の表面にたとえばＰＨ３の暴露処理を施して、５００℃以下の温度でＧａＡｓ膜２０４を結晶成長でき、その後ＧａＡｓ膜２０４をパターニングして、島状のＧａＡｓ層であってよいバッファ層２０２を形成できる。
　Ｓｉウェハ１０２の表面を、Ｐを含む原料ガスで表面処理した後、５００℃以下の温度で形成したＧａＡｓ層をバッファ層２０２として形成した場合、素子形成層１２４としてのＧａＡｓ層の結晶性を良好にすることができた。よって、半導体基板を安価に提供でき、素子形成層１２４に形成される電子素子を高性能化できるという、半導体基板１０１の場合と同様な効果が得られた。
（実験例１）
　アニール温度がＧｅ層の表面の平坦性に与える影響を調べる目的で、以下の実験を実施した。実験は、Ｓｉウェハの表面に形成されたＧｅ層をアニール処理して、アニール処理されたＧｅ層の断面形状を観察することで実施した。アニール処理の温度が異なる場合について上記の実験を実施することで、アニール温度がＧｅ層の表面の平坦性に与える影響を調べた。
　Ｇｅ層は、以下の手順で形成した。まず、熱酸化法により、Ｓｉウェハの表面にＳｉＯ２層を形成した。Ｓｉウェハは市販の単結晶Ｓｉ基板を用いた。エッチングにより、ＳｉＯ２層に開口を形成した。ＳｉＯ２層の平面形状は、一辺の長さが４００μｍの正方形であった。ここで、ＳｉＯ２層の「平面形状」とは、ＳｉＯ２層を基板の主面に投影した場合の形状を意味する。以下、開口の「底面形状」とは、開口が形成されたＳｉＯ２層のＳｉウェハ側の面における開口の形状を意味する。
　次に、ＣＶＤ法により、開口の内部にＧｅ層を選択的にエピタキシャル成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
　図１３から図１７は、アニール温度と、Ｇｅ層の平坦性との関係示す。図１３は、アニールしていないＧｅ層の断面形状を示す。図１４、図１５、図１６および図１７は、それぞれ、７００℃、８００℃、８５０℃、９００℃でアニール処理を実施した場合の、Ｇｅ層の断面形状を示す。Ｇｅ層の断面形状は、レーザー顕微鏡により観察した。各図の縦軸は、Ｓｉウェハの主面に垂直な方向における距離を示し、Ｇｅ層の膜厚を示す。各図の横軸は、Ｓｉウェハの主面に平行な方向における距離を示す。
　図１３から図１７より、アニール温度が低いほど、Ｇｅ層の表面の平坦性が良好であることがわかる。特に、アニール温度が９００℃未満の場合、Ｇｅ層の表面が優れた平坦性を示すことがわかる。
（実験例２）
　Ｇｅ層の上面形状と基板の結晶学的方位との関係が、当該Ｇｅ層の上に形成される結晶に与える影響を調べる目的で、以下の実験を実施した。実験は、Ｓｉウェハの（１００）面にＧｅ層を形成した後、Ｇｅ層の上にＧａＡｓ結晶を成長させ、当該ＧａＡｓ結晶の形状を観察することで実施した。Ｇｅ層の上面形状とＳｉウェハの結晶学的方位との位置関係が異なる場合について上記の実験を実施することで、Ｇｅ層の上面形状と基板の結晶学的方位との関係が、当該Ｇｅ層の上に形成される結晶に与える影響を調べた。
　Ｇｅ層は、以下の手順で形成した。まず、Ｓｉウェハの表面にＳｉＯ２層を形成した。Ｓｉウェハとして、市販の単結晶Ｓｉ基板を用いた。Ｓｉウェハの表面の面方位は、Ｓｉの（１００）面であった。エッチングにより、ＳｉＯ２層を所定の形状にパターニングした。Ｓｉウェハの表面には、上記所定の大きさのＳｉＯ２層を３個以上形成した。上記所定の大きさのＳｉＯ２層が５００μｍ間隔で等間隔に配列するよう、上記ＳｉＯ２層を形成した。エッチングにより、ＳｉＯ２層に、所定の底面形状を有する開口を形成した。上記底面形状の一辺の方向と、Ｓｉウェハの＜０１０＞方向または＜０１１＞方向とが平行になるよう、上記開口を形成した。上記底面形状が長方形である場合には、長辺の方向と、Ｓｉウェハの＜０１０＞方向または＜０１１＞方向とが平行になるよう、開口を形成した。
　次に、ＣＶＤ法により、開口の内部にＧｅ層を選択的に成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。次に、ＭＯＣＶＤ法により、アニール処理されたＧｅ層の上に、ＧａＡｓ結晶を形成した。ＧａＡｓ結晶は、６２０℃、８ＭＰａの条件で、開口の内部のＧｅ層の表面にエピタキシャル成長させた。原料ガスには、トリメチルガリウムおよびアルシンを用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
　上記の通り、Ｓｉウェハの結晶学的方位と開口の底面形状との位置関係を変えて、ＧａＡｓ結晶を形成した。それぞれの場合について、形成されたＧａＡｓ結晶の表面状態を電子顕微鏡で観察した。図１８から図２０に、Ｇｅ層の上に形成されたＧａＡｓ結晶の表面の電子顕微鏡写真を示す。
　図１８は、開口の一辺の方向とＳｉウェハの＜０１０＞方向とが実質的に平行となるように、ＳｉＯ２層に開口を形成した後、当該開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実験例において、ＳｉＯ２層の平面形状は、一辺の長さが３００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。図１８において、図中の矢印は＜０１０＞方向を示す。図１８に示すとおり、形状の整った結晶が得られた。
　図１８より、ＧａＡｓ結晶の４つの側面には、それぞれ、（１０－１）面、（１－１０）面、（１０１）面および（１１０）面が現れているのがわかる。また、図中、ＧａＡｓ結晶の左上の角には、（１１－１）面が現れており、図中、ＧａＡｓ結晶の右下の角には、（１－１１）面が現れていることがわかる。（１１－１）面および（１－１１）面は、（－１－１－１）面と等価な面であり、安定な面である。
　一方、図中、ＧａＡｓ結晶の左下の角および右上の角には、このような面が現れていないのがわかる。例えば、図中、左下の角には（１１１）面が現れてよいにもかかわらず、（１１１）面が現れていない。これは、図中、左下の角は、（１１１）面より安定な（１１０）面および（１０１）面に挟まれているからと考えられる。
　図１９は、開口の一辺の方向と、Ｓｉウェハの＜０１０＞方向とが実質的に平行となるように、ＳｉＯ２層に開口を形成した後、当該開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。図１９は、上方斜め４５°から観察した場合の結果を示す。本実験例において、ＳｉＯ２層の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図１９において、図中の矢印は＜０１０＞方向を示す。図１９に示すとおり、形状の整った結晶が得られた。
　図２０は、開口の一辺の方向と、Ｓｉウェハの＜０１１＞方向とが実質的に平行となるように、ＳｉＯ２層に開口を形成した後、当該開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実験例において、ＳｉＯ２層の平面形状は、一辺の長さが４００μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図２０において、図中の矢印は＜０１１＞方向を示す。図２０に示すとおり、図１８および図１９と比較して、形状の乱れた結晶が得られた。ＧａＡｓ結晶の側面に、比較的不安定な（１１１）面が現れた結果、結晶の形状に乱れが生じたと考えられる。
（実験例３）
　Ｇｅ層の上に形成された結晶の成長速度と、当該結晶の表面粗さとの関係を調べる目的で、以下の実験を実施した。実験は、Ｓｉウェハの表面にＧｅ層を形成した後、Ｇｅ層の上にＧａＡｓ結晶を成長させ、一定時間の間に成長したＧａＡｓ結晶の膜厚と、当該ＧａＡｓ結晶の断面形状とを観察することで実施した。ＧａＡｓ結晶の成長速度が異なる場合について上記の実験を実施することで、ＧａＡｓ結晶の成長速度がＧａＡｓ結晶の表面粗さに与える影響を調べた。
　実験例２の場合と同様の手順で、Ｓｉウェハの上に、Ｇｅ層およびＧａＡｓ結晶を形成した。本実験例においては、ＳｉＯ２層をパターニングする工程において、ＳｉＯ２層の平面形状の一辺の長さが、２００μｍ、５００μｍ、７００μｍ、１０００μｍ、１５００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍとなるように設定した。本実験例において、Ｓｉウェハの上から見た場合、ＳｉＯ２層の周囲がＳｉウェハの表面に囲まれるように、ＳｉＯ２層を形成した。
　それぞれの場合について、開口の底面形状が、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。開口の底面形状の一辺の方向と、Ｓｉウェハの＜０１０＞方向とが平行になるよう、開口を形成した。上記底面形状が長方形である場合には、長辺の方向と、Ｓｉウェハの＜０１０＞方向とが平行になるよう、開口を形成した。Ｇｅ層およびＧａＡｓ結晶の成長条件は実験例２と同一の条件に設定した。
　上記の通り、ＳｉＯ２層の平面形状および開口の底面形状を変えて、ＧａＡｓ結晶を形成した。それぞれの場合について、一定時間の間に形成されたＧａＡｓ結晶の膜厚と、当該ＧａＡｓ結晶の断面形状とを観察した。ＧａＡｓ結晶の膜厚は、針式段差計（ＫＬＡ　Ｔｅｎｃｏｒ社製、Ｓｕｒｆａｃｅ　Ｐｒｏｆｉｌｅｒ　Ｐ－１０）により、ＧａＡｓ結晶の３箇所の測定点における膜厚を測定して、当該３箇所の膜厚を平均することで算出した。ＧａＡｓ結晶の断面形状は、レーザー顕微鏡装置により観察した。なお、上記膜厚は、透過型電子顕微鏡または走査型電子顕微鏡による断面観察法により、素子形成層１２４の３箇所の測定点における膜厚を直接測定して、当該３箇所の膜厚を平均することで算出してもよい。
（実験例４）
　Ｇｅ層の上に形成された結晶の成長速度と、当該結晶の表面粗さとの関係を調べる目的で、以下の実験を実施した。トリメチルガリウムの供給量を半分にして、ＧａＡｓ結晶の成長速度を約半分にした以外は実験例３の場合と同様にして、実験を実施した。なお、本実験例においては、ＳｉＯ２層をパターニングする工程において、ＳｉＯ２層の平面形状の一辺の長さが、２００μｍ、５００μｍ、１０００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍとなるように設定した。また、開口の底面形状が、一辺が１０μｍの正方形の場合について、実験を実施した。
　上記の通り、ＳｉＯ２層の平面形状を変えて、ＧａＡｓ結晶を形成した。それぞれの場合について、一定時間の間に形成されたＧａＡｓ結晶の膜厚と、当該ＧａＡｓ結晶の断面形状とを観察した。なお、ＧａＡｓ結晶の膜厚および断面形状を観察する目的で、ＧａＡｓ結晶を形成した後、上記ＳｉＯ２層を除去した。ＧａＡｓ結晶の膜厚および断面形状は、実験例３の場合と同様にして観察した。
　実験例３および実験例４の実験結果を、図２１および表１に示す。図２１に、実験例３のそれぞれの場合におけるＧａＡｓ結晶の膜厚の平均値を示す。表１に、実験例３および実験例４のそれぞれの場合における、ＧａＡｓ結晶の成長速度と、Ｒａ値とを示す。以下、明細書および図面において、上記ＳｉＯ２層を、被覆領域と称する場合がある。また、開口の底面形状の一辺の長さを、開口の一辺の長さと称する場合がある。ＳｉＯ２層の平面形状の一辺の長さを、ＳｉＯ２層の一辺の長さ、または、被覆領域の一辺の長さと称する場合がある。
　図２１は、ＧａＡｓ結晶の成長速度と、ＳｉＯ２層の平面形状および開口の平面形状との関係を示す。図２１において、縦軸は一定時間の間に成長したＧａＡｓ結晶の膜厚を示し、横軸はＳｉＯ２層の一辺の長さ[μｍ]を示す。本実験例において、ＧａＡｓ結晶の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、ＧａＡｓ結晶の成長速度の近似値が得られる。
　図２１において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。図２１より、ＳｉＯ２層の一辺の長さが４２５０μｍにいたるまで、上記成長速度は、ＳｉＯ２層の大きさが大きくなるに従い、安定して増加することがわかる。
　表１に、実験例３および実験例４のそれぞれの場合における、ＧａＡｓ結晶の成長速度[Å／ｍｉｎ]と、Ｒａ値[μｍ]とを示す。なお、ＧａＡｓ結晶の膜厚は、針式段差計により測定した。また、Ｒａ値は、レーザー顕微鏡装置による観察結果に基づいて算出した。表１より、ＧａＡｓ結晶の成長速度が小さいほど、表面粗さが改善することがわかる。ＧａＡｓ結晶の成長速度が３００ｎｍ／ｍｉｎ以下の場合には、Ｒａ値が０．０２μｍ以下であることがわかる。
Figure JPOXMLDOC01-appb-T000001
（実験例５）
　Ｇｅ層の上面形状が、Ｇｅ層の上に形成した機能層を利用した電子デバイスの特性および歩留まりに与える影響を調べる目的で、以下の実験を実施した。実験は、Ｇｅ層の上に形成した機能層を用いてＨＢＴ素子を作製して、ＨＢＴ素子のベースシート抵抗値Ｒｂ［Ω／□］と電流増幅率βとを測定することで実施した。Ｇｅ層の上面の面積の大きさが異なる場合について上記の実験を実施することで、Ｇｅ層の上面形状が、上記電子デバイスの特性および歩留まりに与える影響を調べた。
　ＨＢＴ素子は、以下の手順で作製した。まず、Ｓｉウェハと、Ｇｅ層と、素子形成層としてのＧａＡｓ層とを備えた半導体基板を作製した。次に、作製した半導体基板の上に半導体層を形成して、ＨＢＴ素子を作製した。
　上記半導体基板は、以下の手順で作製した。まず、実験例３と同様にして、Ｓｉウエハの表面にＳｉＯ２層を形成し、ＳｉＯ２層に設けた開口の内部にＧｅ層を形成した。Ｇｅ層を形成した後、アニール処理を実施した。
　本実験例においては、開口の底面形状が、一辺が２０μｍの正方形、短辺が２０μｍで長辺が４０μｍの長方形、一辺が３０μｍの正方形、短辺が３０μｍで長辺が４０μｍの長方形、または、短辺が２０μｍで長辺が８０μｍの長方形の場合のそれぞれについて、ＨＢＴ素子を作製した。
　開口の底面形状が正方形である場合には、上記底面形状の直交する２つの辺の一方がＳｉウェハの＜０１０＞方向と平行となり、他方がＳｉウェハの＜００１＞方向と平行となるように、開口を形成した。開口の底面形状が長方形である場合には、上記底面形状の長辺がＳｉウェハの＜０１０＞方向と平行となり、短辺がＳｉウェハの＜００１＞方向と平行となるように、開口を形成した。ＳｉＯ２層の平面形状は、主に、１辺が３００μｍの正方形である場合について実験した。
　本実験例においては、Ｇｅ層と、ＧａＡｓ層との間に中間層を形成した。中間層は、Ｇｅ層をアニール処理した後、ＭＯＣＶＤ法により、Ｇｅ層の上に形成した。中間層は、Ｇｅ層が形成されたＳｉウェハの温度が５５０℃になるように設定して形成した。中間層は、トリメチルガリウムおよびアルシンを原料ガスとして成長させた。中間層の膜厚は、３０ｎｍであった。次に、中間層が形成されたＳｉウェハの温度を６４０℃まで昇温した後、ＭＯＣＶＤ法により、ＧａＡｓ層を形成した。ＧａＡｓ層の膜厚は、５００ｎｍであった。
　次に、ＭＯＣＶＤ法により、上記ＧａＡｓ層の表面に半導体層を積層した。これにより、Ｓｉウェハと、膜厚が８５０ｎｍのＧｅ層と、膜厚が３０ｎｍの中間層と、膜厚が５００ｎｍのアンドープＧａＡｓ層と、膜厚が３００ｎｍのｎ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が３ｎｍのｎ型ＧａＡｓ層と、膜厚が３００ｎｍのＧａＡｓ層と、膜厚が５０ｎｍのｐ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が１２０ｎｍのｎ型ＧａＡｓ層と、膜厚が６０ｎｍのｎ型ＩｎＧａＡｓ層とが、この順に配されたＨＢＴ素子構造が得られた。上記半導体層において、ｎ型不純物としてＳｉを用いた。上記半導体層において、ｐ型不純物としてＣを用いた。得られたＨＢＴ素子構造に電極を配して、ＨＢＴ素子を作成した。
　上記の通り、開口の底面形状を変えて、ＨＢＴ素子を作製した。それぞれの場合について、作製したＨＢＴ素子のベースシート抵抗値Ｒｂ［Ω／□］と電流増幅率βとを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。
　図２２は、ＨＢＴ素子のベースシート抵抗値Ｒｂに対する電流増幅率βの比と、開口の平面形状の面積［μｍ２］との関係を示す。なお、Ｇｅ層の上面の面積は、開口の底面形状の面積とほぼ一致した。また、Ｇｅ層の上面形状の一辺の長さは、開口の底面形状の一辺の長さとほぼ一致した。
　図２２において、縦軸は電流増幅率βをベースシート抵抗値Ｒｂ［Ω／□］で除した値を示し、横軸は開口の底面形状の面積を示す。なお、図２２には電流増幅率βの値を示していないが、電流増幅率は７０～１００程度の高い値が得られた。一方、Ｓｉウェハの全面に同様のＨＢＴ素子構造を形成し、ＨＢＴ素子を形成した場合の電流増幅率βは、１０以下であった。
　これより、Ｓｉウェハの表面に局所的に上記ＨＢＴ素子構造を形成することで、電気特性に優れたデバイスを作製できることがわかる。特に、Ｇｅ層の上面形状の一辺の長さが８０μｍ以下、または、Ｇｅ層の上面の面積が１６００μｍ２の以下の場合には、電気特性に優れたデバイスを作製できることがわかる。
　図２２より、Ｇｅ層の上面の面積が９００μｍ２以下の場合には、Ｇｅ層の上面の面積が１６００μｍ２の場合と比較して、ベースシート抵抗値Ｒｂに対する電流増幅率βの比のばらつきが小さいことがわかる。これより、Ｇｅ層の上面形状の一辺の長さが４０μｍ以下、または、Ｇｅ層の上面の面積が９００μｍ２の以下の場合には、上記デバイスを歩留まりよく製造できることがわかる。
　図２３は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図２３より、正方形の被覆領域の中央付近に配された開口領域に、３つの電極が並んでいるのがわかる。上記３つの電極は、それぞれ、図中左からＨＢＴ素子のベース電極、エミッタ電極およびコレクタ電極を示す。上記ＨＢＴ素子の電気特性を測定したところ、トランジスタ動作が確認できた。また、上記ＨＢＴ素子について、透過型電子顕微鏡により断面を観察したところ、転位は観察されなかった。
（実験例６）
　実験例５と同様にして、実験例５と同様の構造を有するＨＢＴ素子を３つ作製した。作製した３つのＨＢＴ素子を並列接続して電子素子を作製した。本実験例では、ＳｉＯ２層の平面形状は、長辺が１００μｍ、短辺が５０μｍの長方形であった。また、上記ＳｉＯ２層の内部に、３つの開口を設けた。開口の底面形状は、すべて、一辺が１５μｍの正方形であった。それ以外の条件については、実験例５の場合と同一の条件で半導体基板をした。
　図２４は、得られた電子素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図２４より、３つのＨＢＴ素子が並列に接続されていることがわかる。上記電子素子の電気特性を測定したところ、トランジスタ動作が確認できた。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　安価なシリコン基板上に結晶性の優れた結晶薄膜を形成でき、当該結晶薄膜を利用して、半導体基板、電子デバイス等を形成できる。

Claims (62)

  1. 　Ｓｉの基板と、
    　前記基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、
    　前記Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、
    　前記バッファ層の上に結晶成長された機能層と、
    　を備える半導体基板。
  2. 　Ｓｉの基板と、
    　前記基板上に、５００℃以下の温度で結晶成長され、孤立した島状に形成されたＧａＡｓ層からなるバッファ層と、
    　前記バッファ層の上に結晶成長された機能層と、
    　を備える半導体基板。
  3. 　Ｓｉの基板と、
    　前記基板上に結晶成長され、孤立した島状に形成された機能層と、
    　を備え、
    　前記基板の表面は、Ｐを含むガスにより表面処理された、半導体基板。
  4. 　前記Ｇｅ層は、アニールした場合に、前記アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成される、
    　請求項１に記載の半導体基板。
  5. 　前記Ｇｅ層は、アニールした場合に、前記アニールの温度において前記基板であるＳｉとの熱膨張係数の相違によるストレスが欠陥を発生させない大きさの島状に形成される、
    　請求項１に記載の半導体基板。
  6. 　前記Ｇｅ層は、面積が１ｍｍ2以下の島状に形成される、
    　請求項１に記載の半導体基板。
  7. 　前記Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされてなる、
    　請求項１、請求項４、請求項５または請求項６の何れか一項に記載の半導体基板。
  8. 　前記アニールは、複数回繰り返される、
    　請求項７に記載の半導体基板。
  9. 　前記機能層は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層または２－６族化合物層である、
    　請求項１、請求項４、請求項５、請求項６、請求項７または請求項８の何れか一項に記載の半導体基板。
  10. 　前記機能層は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む、
    　請求項１、請求項４、請求項５、請求項６、請求項７または請求項８の何れか一項に記載の半導体基板。
  11. 　Ｓｉの基板と、
    　前記基板の上に、互いに離間して形成された複数のＧｅ層と、
    　前記複数のＧｅ層の各々の上に形成されたバッファ層と、
    　前記バッファ層の上に形成された機能層と、
    　を含む半導体基板。
  12. 　前記バッファ層は、前記複数のＧｅ層の各々に格子整合または擬格子整合し、
    　前記機能層は、前記バッファ層に格子整合または擬格子整合している、
    　請求項１１に記載の半導体基板。
  13. 　前記バッファ層は、Ｐを含む３－５族化合物半導体層を含む、
    　請求項１１または請求項１２に記載の半導体基板。
  14. 　前記複数のＧｅ層の各々は、水素を含む雰囲気中でアニールされてなる、
    　請求項１１から請求項１３までの何れか一項に記載の半導体基板。
  15. 　前記複数のＧｅ層の各々の前記機能層に対向する面は、Ｐを含むガスにより表面処理されている、
    　請求項１１から請求項１４までの何れか一項に記載の半導体基板。
  16. 　前記複数のＧｅ層の各々の上面の面積は、１ｍｍ2以下である、
    　請求項１１から請求項１５までの何れか一項に記載の半導体基板。
  17. 　前記複数のＧｅ層の各々の上面の面積は、１６００μｍ2以下である、
    　請求項１６に記載の半導体基板。
  18. 　前記複数のＧｅ層の各々の上面の面積は、９００μｍ2以下である、
    　請求項１７に記載の半導体基板。
  19. 　前記複数のＧｅ層の各々の上面は、長方形であり、
    　前記長方形の長辺は、８０μｍ以下である、
    　請求項１６に記載の半導体基板。
  20. 　前記複数のＧｅ層の各々の上面は、長方形であり、
    　前記長方形の長辺は、４０μｍ以下である、
    　請求項１７に記載の半導体基板。
  21. 　前記基板の主面が（１００）面であり、
    　前記複数のＧｅ層の各々の上面は、正方形または長方形であり、
    　前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
    　請求項１１から請求項２０までの何れか一項に記載の半導体基板。
  22. 　前記基板の主面が（１１１）面であり、
    　前記複数のＧｅ層の各々の上面は、六角形であり、
    　前記六角形の少なくとも１辺の方向は、前記主面における＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
    　請求項１１から請求項２０までの何れか一項に記載の半導体基板。
  23. 　Ｓｉの基板と、
    　前記基板の上に、互いに離間して形成された複数のバッファ層であって、ＧａＡｓ層を含む複数のバッファ層と、
    　前記複数のバッファ層の各々の上に形成された機能層と、
    　を含む半導体基板。
  24. 　前記機能層は、前記複数のバッファ層の各々に格子整合または擬格子整合している、
    　請求項２３に記載の半導体基板。
  25. 　前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてなる、
    　請求項２３または請求項２４に記載の半導体基板。
  26. 　Ｓｉの基板と、
    　前記基板の上に、互いに離間して形成された複数の機能層と、
    　を含み、
    　前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、半導体基板。
  27. 　前記機能層は、３－５族化合物層または２－６族化合物層である、
    　請求項１１から請求項２６までの何れか一項に記載の半導体基板。
  28. 　前記機能層は、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含む、
    　請求項１１から請求項２６までの何れか一項に記載の半導体基板。
  29. 　前記機能層の算術平均粗さは、０．０２μｍ以下である、
    　請求項２８に記載の半導体基板。
  30. 　Ｓｉの基板の上に、Ｇｅ層を結晶成長する段階と、
    　前記Ｇｅ層をパターニングして、孤立した島状のＧｅ層を形成する段階と、
    　前記Ｇｅ層の上に、Ｐを含む３－５族化合物半導体層からなるバッファ層を結晶成長する段階と、
    　前記バッファ層の上に機能層を結晶成長する段階と、
    　を備えた半導体基板の製造方法。
  31. 　前記島状のＧｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、
    　をさらに備える請求項３０に記載の半導体基板の製造方法。
  32. 　前記アニールを、複数回繰り返す段階、
    　をさらに備える請求項３１に記載の半導体基板の製造方法。
  33. 　Ｓｉの基板の上に、互いに離間した複数のＧｅ層を形成する段階と、
    　前記複数のＧｅ層の各々の上に、バッファ層を形成する段階と、
    　前記バッファ層の上に、機能層を形成する段階と、
    　を含む半導体基板の製造方法。
  34. 　前記バッファ層を形成する段階において、前記バッファ層を前記Ｇｅ層に格子整合または擬格子整合させ、
    　前記機能層を形成する段階において、前記機能層を前記バッファ層に格子整合または擬格子整合させる、
    　請求項３３に記載の半導体基板の製造方法。
  35. 　前記バッファ層を形成する段階は、Ｐを含む３－５族化合物半導体層を形成する段階を含む、
    　請求項３３または請求項３４記載の半導体基板の製造方法。
  36. 　前記複数のＧｅ層の各々を、結晶欠陥が移動できる温度および時間でアニールする段階、をさらに含む、
    　請求項３３から請求項３５までの何れか一項に記載の半導体基板の製造方法。
  37. 　前記アニールする段階は、前記複数のＧｅ層の各々を、６８０℃以上９００℃未満の温度でアニールする、
    　請求項３６に記載の半導体基板の製造方法。
  38. 　前記アニールする段階は、前記複数のＧｅ層の各々を、水素を含む雰囲気中でアニールする、
    　請求項３６または請求項３７に記載の半導体基板の製造方法。
  39. 　前記アニールする段階を、複数含む、
    　請求項３６から請求項３８までの何れか一項に記載の半導体基板の製造方法。
  40. 　Ｓｉの基板の上に、互いに離間した複数のバッファ層であってＧａＡｓ層を含む複数のバッファ層を形成する段階と、
    　前記複数のバッファ層の各々の上に、機能層を形成する段階と、
    　を含む半導体基板の製造方法。
  41. 　前記ＧａＡｓ層は、６００℃以下の温度で結晶成長される、
    　請求項４０に記載の半導体基板の製造方法。
  42. 　Ｓｉの基板の表面を、Ｐを含むガスにより表面処理する段階と、
    　前記基板の上に、互いに離間した複数の機能層を形成する段階と、
    　を含む半導体基板の製造方法。
  43. 　前記機能層は、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含み、
    　前記機能層を形成する段階は、前記機能層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させる、
    　請求項３３から請求項４２までの何れか一項に記載の半導体基板の製造方法。
  44. 　Ｓｉの基板と、
    　前記基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、
    　前記Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、
    　前記バッファ層の上に結晶成長された機能層と、
    　前記機能層に形成された電子素子と、
    　を備える電子デバイス。
  45. 　前記電子素子は、前記島状のＧｅ層ごとに一つ形成されている、
    　請求項４４に記載の電子デバイス。
  46. 　前記島状のＧｅ層は、前記基板の上に複数形成され、複数の前記島状のＧｅ層は、等間隔に配置される、
    　請求項４４または請求項４５に記載の電子デバイス。
  47. 　Ｓｉの基板と、
    　前記基板の上に、互いに離間して形成された複数のＧｅ層と、
    　前記複数のＧｅ層の各々の上に形成されたバッファ層と、
    　前記バッファ層の上に形成された機能層と、
    　前記機能層に形成された電子素子と、
    　を含む電子デバイス。
  48. 　前記バッファ層は、前記複数のＧｅ層の各々に格子整合または擬格子整合され、
    　前記機能層は、前記バッファ層に格子整合または擬格子整合されている、
    　請求項４７に記載の電子デバイス。
  49. 　前記バッファ層は、Ｐを含む３－５族化合物半導体層を含む、
    　請求項４７または請求項４８に記載の電子デバイス。
  50. 　前記電子素子は、前記Ｇｅ層ごとに一つずつ形成されている、
    　請求項４７から請求項４９までの何れか一項に記載の電子デバイス。
  51. 　前記複数のＧｅ層の各々は、等間隔に配置されている、
    　請求項４７から請求項５０までの何れか一項に記載の電子デバイス。
  52. 　Ｓｉの基板と、
    　前記基板の上に、互いに離間して形成された複数のバッファ層であって、ＧａＡｓ層を含む複数のバッファ層と、
    　前記複数のバッファ層の各々の上に形成された機能層と、
    　前記機能層に形成された電子素子と、
    　を含む電子デバイス。
  53. 　前記機能層は、前記複数のバッファ層の各々に格子整合または擬格子整合されている、
    　請求項５２に記載の電子デバイス。
  54. 　前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されている、
    　請求項５２または請求項５３に記載の電子デバイス。
  55. 　前記電子素子は、前記バッファ層ごとに一つずつ形成されている、
    　請求項５２から請求項５４までの何れか一項に記載の電子デバイス。
  56. 　前記複数のバッファ層の各々は、等間隔に配置されている、
    　請求項５２から請求項５５までの何れか一項に記載の電子デバイス。
  57. 　Ｓｉの基板と、
    　前記基板の上に、互いに離間して形成された複数の機能層と、
    　前記機能層に形成された電子素子と、
    　を含み、
    　前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、
    　電子デバイス。
  58. 　前記電子素子は、前記機能層ごとに一つずつ形成されている、
    　請求項５７に記載の電子デバイス。
  59. 　前記複数の機能層の各々は、等間隔に配置されている、
    　請求項５７または請求項５８に記載の電子デバイス。
  60. 　前記電子素子は、ヘテロジャンクションバイポーラトランジスタである、
    　請求項４４から請求項５９までの何れか一項に記載の電子デバイス。
  61. 　前記電子素子が、相互に接続されている、
    　請求項４４から請求項６０までの何れか一項に記載の電子デバイス。
  62. 　前記電子素子が、並列に接続されている、
    　請求項４４から請求項５１までの何れか一項に記載の電子デバイス。
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