WO2008075625A1 - 半導体デバイス - Google Patents

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WO2008075625A1
WO2008075625A1 PCT/JP2007/074133 JP2007074133W WO2008075625A1 WO 2008075625 A1 WO2008075625 A1 WO 2008075625A1 JP 2007074133 W JP2007074133 W JP 2007074133W WO 2008075625 A1 WO2008075625 A1 WO 2008075625A1
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organic semiconductor
electrode
bank
drain electrode
gate
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PCT/JP2007/074133
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Inventor
Hidehiro Yoshida
Hisao Nagai
Yoshiro Kitamura
Original Assignee
Panasonic Corporation
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Publication date
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    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • H—ELECTRICITY
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    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • an active layer or the like is formed by a coating method, the manufacturing cost can be reduced, and a semiconductor device can also be manufactured using a heat-resistant plastic or flexible substrate. .
  • Patent Document 1 describes a method of forming an electrode by applying an electrode material to regions of a source electrode and a drain electrode defined by a bank formed by nanoimprinting on a substrate. (See Patent Document 1).
  • Patent Document 2 discloses that an organic semiconductor is formed by applying an electrode material and an organic semiconductor to regions of a source electrode, a drain electrode, and an active layer defined by a bank formed on a substrate by a photolithography method. A method for manufacturing an element is described (see Patent Document 2).
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2007-35981
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2006-245582
  • the organic EL display includes a plurality of organic light emitting elements arranged in a matrix.
  • two or more organic semiconductor devices (TFTs) connected to each other are usually required.
  • TFTs organic semiconductor devices
  • at least one dry electrode and the gate electrode of the driving TFT are connected by a conductive layer.
  • the drain electrode of the driving TFT and the pixel electrode of the organic light emitting element are connected by a conductive layer.
  • An object of the present invention is to manufacture a semiconductor device including two or more organic semiconductor elements (for example, a switching TFT and a driving TFT) by a simple process.
  • a semiconductor device containing two or more organic semiconductor elements is manufactured in a simple process.
  • organic EL devices are also manufactured by a simple process.
  • the first of the present invention relates to the following semiconductor device.
  • the height of the bank from the substrate surface is higher than the height of the channel gap from the substrate surface and a groove is formed in the bank, and the bank of the organic semiconductor element A
  • a semiconductor device comprising: an organic semiconductor element B having a source electrode or a drain electrode connected to a gate electrode of the organic semiconductor element A through a formed groove.
  • the semiconductor device wherein the gate electrode of the organic semiconductor element A and the source electrode or drain electrode of the organic semiconductor element B are on the same plane.
  • the organic semiconductor element B includes a gate electrode disposed on the substrate surface; an insulating film disposed on the gate electrode; a source electrode and a drain electrode disposed on the insulating film; An organic semiconductor layer disposed on the drain electrode; and a bank defining the organic semiconductor layer;
  • a semiconductor device comprising: an organic semiconductor element B having a gate electrode connected to a source electrode or a drain electrode of the organic semiconductor element A.
  • the organic semiconductor element B includes a gate electrode disposed on the substrate surface; an insulating film disposed on the gate electrode; a source electrode and a drain electrode disposed on the insulating film; An organic semiconductor layer disposed on the drain electrode; and a bank defining the organic semiconductor layer, the bank of the organic semiconductor element B having an opening communicating with the opening of the bank of the organic semiconductor element A A source electrode or a drain electrode of the organic semiconductor element A and a gate electrode of the organic semiconductor element B are connected to each other through the opening that communicates with each other. [5] Described semiconductor device chair.
  • the second of the present invention relates to the following organic EL device.
  • An organic EL device comprising the semiconductor device according to [1] and an organic light-emitting element having a pixel electrode connected to the drain electrode of the semiconductor element A.
  • An organic EL device comprising the semiconductor device according to [5] and an organic light-emitting element having a pixel electrode connected to the drain electrode of the semiconductor element B.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment.
  • FIG. 2A is a cross-sectional view of spring A of the semiconductor device of the first embodiment
  • FIG. 2B is a cross-sectional view of line B of the semiconductor device of the first embodiment.
  • FIG. 3 is a diagram showing a manufacturing process of the semiconductor device of the first embodiment.
  • FIG. 4 is a diagram showing a part of the manufacturing process of the top gate type TFT of the semiconductor device of the first embodiment.
  • FIG. 5 is a diagram showing a part of the manufacturing process of the bottom-gate TFT of the semiconductor device of the first embodiment.
  • FIG. 6 is a plan view of the semiconductor device of the second embodiment.
  • FIG. 7A is a cross-sectional view of spring A of the semiconductor device of Embodiment 2
  • FIG. 7B is a cross-sectional view of line B of the semiconductor device of Embodiment 2
  • FIG. FIG. 10 is a cross-sectional view of the semiconductor device of form 2 of FIG.
  • FIG. 8 shows a manufacturing process for the semiconductor device of the second embodiment.
  • FIG. 9 is a cross-sectional view of an organic EL device according to a third embodiment.
  • the semiconductor device of the present invention has an organic semiconductor element A (hereinafter also referred to as “element A”) and an organic semiconductor element B (hereinafter also referred to as “element B”).
  • the electrode and the like are connected to the drain electrode or the like of the element B or the gate electrode.
  • the element A in the semiconductor device of the present invention has a source electrode and a drain electrode, a channel gap, an organic semiconductor layer, a gate insulating film, and a bank.
  • Element A is a top gate type TFT element.
  • the substrate is a substrate made of an insulating material.
  • insulating materials include glass and resin.
  • resins include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethylene enophthalone (061) 6 3111 £ 01 6;? 3), polyetherimide (polyetherimide) , Polyphenylenesulfide (PPS), polyarylate (polyary late), polyimide (polyimide), polycarbonate (polycarbonate), polyacrylate (PAR), cellulose triacetate, cellulose triacetate This includes cellulose acetate propionate (CAP).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • enophthalone 6 3111 £ 01 6;? 3
  • PPS polyphenylenesulfide
  • PPS polyarylate
  • polyimide polyimide
  • polycarbonate polycarbonate
  • PAR polyacrylate
  • CAP cellulose triacetate
  • CAP cellulose acetate propionate
  • the substrate is preferably a substrate that can be imprinted, and thus is preferably a resin substrate.
  • the source electrode and the drain electrode are conductive layers disposed on the substrate.
  • the material of the source electrode and the drain electrode may be either a conductive polymer or a metal.
  • Examples of the conductive column include polyehylenedioxythiophene (PEDOT) and polyaniline (PANI).
  • Examples of metals include Ag, Cu, Au, and Pt.
  • the thickness of the source electrode and the drain electrode is preferably a force selected appropriately from 20 to 200 nm! /.
  • the source and drain electrodes are formed, for example, by applying a material containing metal nanoparticles or carbon nanoparticle and an organic binder to a region defined by a channel gap and a bank, which will be described later, and then baking.
  • the Examples of metal nanoparticles include Ag nanoparticles, Cu nanoparticles, Au nanoparticle, or Pt nanoparticles.
  • the channel gap is an insulating member disposed between the source electrode and the drain electrode on the substrate.
  • the region of the source electrode and the drain electrode is defined by the channel gap and the bank described later.
  • the channel gap material may be the same as the substrate material.
  • the height of the channel gap is preferably 0.0;! To 10 mm.
  • the width of the channel gap (interval between the source electrode and the drain electrode) is preferably 1 to 5 m.
  • the channel gap may be formed on the substrate by photolithography, but is preferably formed together with a bank (described later) by imprinting the substrate.
  • Imprint processing includes thermal imprint processing and optical imprint processing.
  • Thermal imprint processing is a technology that presses and molds a heated substrate with a mold
  • optical imprint processing is a technology that forms a photo-curing resin dripped on the substrate with a mold and makes it have an exposure effect. .
  • the imprint process is performed by pressing with an imprint metal fitting.
  • the organic semiconductor layer is disposed in a region defined by a bank (described later) and on the source electrode, the drain electrode, and the channel gap.
  • Examples of the material of the organic semiconductor layer include pentacene, tetracene, anthracene, naphthalene, anophane 6-thiopene, anophore 4-chi. ⁇ ⁇ ⁇ ⁇ ⁇ ( ⁇ -4 thiopene), perylene (p erylene) and its derivatives, rubrene and its derivatives, CO ronene and 3 ⁇ 4
  • the thickness of the organic semiconductor layer is not particularly limited, and may not exceed the height of the bank.
  • the organic semiconductor layer is preferably formed by applying an organic semiconductor material.
  • Examples of the application method include an inkjet method and a dispense method.
  • the gate insulating film is an insulating member disposed on the organic semiconductor layer.
  • the material of the gate insulating film may be an inorganic substance or an insulating organic substance. Examples of insulating organic materials include benzocyclobutene (BCB), polyimide, polyvinylphenol, and norylene.
  • BCB benzocyclobutene
  • the thickness of the gate insulating film is appropriately selected.
  • the gate insulating film may be formed by applying the above material onto the organic semiconductor layer by, for example, an ink jet method or a dispenser method.
  • the gate electrode is a conductive layer disposed on the gate insulating film.
  • the material of the gate electrode may be the same as the source electrode or the drain electrode.
  • the gate electrode is formed, for example, by applying a material containing metal nanoparticles or carbon nanoparticles and an organic binder to a region defined by a bank, which will be described later, followed by firing.
  • metal nanoparticles include Ag nanoparticle, Cu nanoparticle, Au nanoparticle, and Pt nanoparticle.
  • the bank is an insulating member that defines regions of the organic semiconductor layer and the gate insulating film.
  • the material of the bank is preferably the same as that of the substrate.
  • the height of the bank from the substrate surface is preferably higher than the channel gap.
  • Bank height (depth) is 0.1 to 111 is preferable.
  • the bank of the semiconductor device of the present invention is characterized in that a groove or an opening is formed.
  • the groove of the bank enables connection between the gate electrode of element A and the drain electrode or source electrode of element B (hereinafter referred to as “drain electrode or the like”).
  • the groove of the bank is formed in a part of the bank so that the gate electrode of the element A can be connected to the drain electrode of the element B described later. It is preferable that the gate electrode of the element A and the drain electrode of the element B are connected on the same plane.
  • the opening of the bank enables connection between the drain electrode of element A and the gate electrode of element B and the like.
  • the opening is formed in a part of the bank so that the drain electrode of element A and the gate electrode of element B can be connected. It is preferable to connect the drain electrode of element A and the gate electrode of element B on the same plane! /.
  • the width of the groove is preferably such that the applied organic semiconductor material does not flow into the groove! On the other hand, it is preferable that the applied electrode (source / drain electrode or gate electrode) material flows into the groove. Therefore, the width of the groove is preferably 3 to 200 111, more preferably 50 to 100 111.
  • the bottom surface of the groove is preferably flush with the bottom surface of the gate electrode of element A and the bottom surface of the drain electrode of element B and the like. If they are on the same plane, the gate electrode of element A, the drain electrode of element B, and the like can be collectively formed by coating.
  • the depth of the groove depends on the depth of the bank and is usually between 0.1 and 5 111.
  • the width of the opening is also preferably 3 to 200 111, more preferably 50 to 100 m! /.
  • the opening height is preferably 20-200nm! /.
  • the bottom surface of the opening is preferably flush with the bottom surface of the element A such as the drain electrode and the bottom surface of the element B such as the gate electrode. If they are on the same plane, the drain electrode of element A and the gate electrode of element B can be formed together by coating.
  • the bank and the groove formed in the bank are preferably formed by nanoimprint together with the channel gap.
  • the bank with nanoimprint it is possible to pattern the region of the organic semiconductor, the insulating film, and the gate electrode without using the exposure process, thereby reducing variations in the organic semiconductor device and reducing the manufacturing cost. IJ can be reduced.
  • the device B preferably further includes a substrate, a gate electrode, a gate insulating film, a source electrode and a drain electrode, a channel gap, an organic semiconductor layer, and a bank.
  • Each function may be the same as the element A.
  • Element B is usually a bottom-gate organic TFT element.
  • the material of the substrate is the same as that of the element A, and that one substrate is shared.
  • the gate electrode in the element B is preferably disposed on the substrate.
  • the material of the gate electrode may be the same as that of element A.
  • the gate electrode is connected to the drain electrode of the element A via the opening on the same plane.
  • the gate insulating film is disposed on the gate electrode.
  • the material and thickness of the insulating film may be the same as the gate insulating film of element A.
  • the channel gap is formed between the source electrode and the drain electrode on the insulating film.
  • the height and width of the channel gap may be the same as the channel gap of element A.
  • the material of the channel gap in the element B is not particularly limited, and may be the same material as the insulating film.
  • the channel gap in device B is preferably formed by nanoimprinting an insulating film, but it may be formed by photolithography.
  • the source electrode and the drain electrode are disposed on the gate insulating film.
  • the material of the source electrode and the drain electrode may be the same as the source electrode and the drain electrode of the element A.
  • the drain electrode of the element B is connected to the gate electrode of the element A via the groove on the same plane.
  • the height of the bank may be the same as the bank of the element A.
  • the bank like the bank of element A, has a groove or opening.
  • the groove or opening is connected to the groove or opening of the bank of element A.
  • the groove or opening is formed so that the gate electrode or drain electrode of the element A and the drain electrode or the like of the element B are connected to each other. It is preferable that the gate electrode or the drain electrode of the element A and the drain electrode or the gate electrode of the element B are connected on the same plane.
  • the width and depth of the groove, and the width and height of the opening are the elements. It may be the same as the groove and opening of A.
  • the organic semiconductor layer is disposed on the source electrode, the drain electrode, and the channel gap.
  • the material and thickness of the organic semiconductor layer may be the same as those of the organic semiconductor layer of the element A.
  • the element A and the element B are arranged adjacent to each other on the substrate.
  • the gate electrode of element A and the drain electrode of element B are connected on the same plane via a groove formed in the bank, or the drain electrode of element A and the element B
  • the gate electrode is connected on the same plane through the opening.
  • the electrode material is formed by an inkjet method or the like. By applying, both can be formed together. As a result, the number of semiconductor device manufacturing processes can be reduced.
  • the organic device of the present invention can be applied to organic EL elements.
  • the pixel electrode of the organic light emitting device (including the pixel electrode, the cathode, and the organic light emitting layer sandwiched between them) is connected to the drain electrode of the device A or device B. Let As a result, the organic light emitting device can be driven (see FIG. 9).
  • FIG. 1 is a plan view of the semiconductor device according to the first embodiment.
  • 2A and 2B are cross-sectional views of the semiconductor device according to the first embodiment.
  • the semiconductor device 10 has a top gate type TFT 11 and a bottom gate type TFT 12. [0048] 1. About top gate type TFT11
  • the top gate TFT 11 includes a substrate 100, a source electrode 210 and a drain electrode 220, a channel gap 110, an organic semiconductor layer 300, a gate insulating film 400, a gate electrode 230, and a bank 120.
  • the substrate 100 is, for example, a PET film.
  • the source electrode 210 and the drain electrode 220 are disposed on the substrate 100.
  • the material of the source electrode 210 and the drain electrode 220 is, for example, silver.
  • the channel gap 110 is disposed between the source electrode 210 and the drain electrode 220.
  • the material of the channel gap is, for example, PET.
  • Channel gap height is 0.01 ⁇ ; 10 ⁇ m and width (between! ⁇ 50 ⁇ m.
  • Organic semiconductor layer 300 (placed on source electrode 210, drain electrode 220 and channel gap 110)
  • the gate insulating film 400 is disposed on the organic semiconductor layer 300.
  • the gate electrode 230 is disposed on the gate insulating film 400.
  • the material of the gate electrode 230 is, for example, silver.
  • the node 120 is arranged on the substrate so as to define the regions of the gate electrode 230, the gate insulating film 400, and the organic semiconductor layer 300.
  • the bank 120 has a groove 130 (FIG. 1).
  • the groove 130 is connected to a groove 131 of a bottom gate TFT 12 described later (FIG. 2B).
  • the gate electrode 230 and the drain electrode 221 of the bottom gate TFT 12 can be connected and arranged on the same plane.
  • the height of the nock 120 is 0.1-5111.
  • the width of the groove 130 formed in the bank is 3-20 C ⁇ m, and the depth is 0.1-5111.
  • the material of the bank 120 is, for example, PET.
  • the bottom gate TFT 12 includes a substrate 100, a gate electrode 231, a gate insulating film 401, a source electrode 211 and a drain electrode 221, a channel gap 111, an organic semiconductor layer 301, and a bank 121.
  • the substrate 100 of the bottom gate TFT 12 is the same as the substrate of the top gate TFT 11, and the bottom gate TFT 12 and the top gate TFT 11 share the substrate 100.
  • the gate electrode 231 is disposed on the substrate 100.
  • the material of the gate electrode 231 is, for example, silver.
  • the gate insulating film 401 is disposed on the gate electrode 231.
  • the source electrode 211 and the drain electrode 221 are disposed on the gate insulating film 401.
  • the material of 221 is, for example, silver.
  • the channel gap 111 is disposed between the source electrode 211 and the drain electrode 221.
  • the channel gap height is 0 ⁇ 01 ⁇ ; 10 m and the width is 1 ⁇ 50 111.
  • the channel gap 111 may be the same material as the insulating film 401 or a different material.
  • the organic semiconductor layer 301 is disposed on the source electrode 211, the drain electrode 221, and the channel gap 111.
  • the node 121 is arranged on the substrate so as to define the regions of the gate electrode 231, the gate insulating film 401, and the organic semiconductor layer 301.
  • a groove 131 is formed in the bank 121.
  • the groove 131 is connected to the groove 130 of the top gate TFT 11 described above (FIG. 1). Due to the groove 131 and the groove 130, the gate electrode 230 and the drain electrode 221 are connected to each other on the same plane, so that the force S can be placed.
  • the width of the groove 131 formed in the bank 121 is preferably the same as that of the groove 130.
  • the depth is also preferably the same as the groove 130.
  • the manufacturing method of the semiconductor device 10 is, for example,
  • the step consists of imprinting the substrate 100 to form a bank of the top gate TFT 11 and a channel gap 110 and a bank 120, and a bank 121 of the bottom gate TFT 12 or, in some cases, a gate.
  • a recess may be formed that defines the region in which the electrode is to be formed.
  • the imprint mold is made of, for example, silicon, silicon dioxide, or carbon.
  • an imprint mold is pressed on the substrate 100 to form a channel gap 110 and a bank 120 (FIG. 4A).
  • the imprint mold is made of, for example, silicon, silicon dioxide, or a strong bonbon.
  • the upper surface of the channel gap 110 formed by imprinting is preferably subjected to a liquid repellency treatment.
  • a liquid repellent material may be applied and dried.
  • the liquid repellent material include a fluorine-containing surfactant.
  • an ink containing an electrode material for example, an ink containing silver nanoparticles and an organic binder
  • an ink containing an electrode material for example, an ink containing silver nanoparticles and an organic binder
  • the source electrode 210 and the drain electrode 220 are formed (FIG. 4B).
  • the ink containing the electrode material may be applied by a die coating method. In that case, the ink applied to the upper surface of the channel gap 110 may be removed with a squeegee. It is necessary to dry the coated ink at a temperature at which the substrate 100 does not melt.
  • the substrate 100 When the substrate 100 is a resin substrate, it is necessary to dry at a temperature lower than the glass transition temperature of the resin. For example, when the substrate 100 is a PET substrate, it should be dried at about 50-100 ° C. If it is a PEN substrate, dry it at 250 ° C or lower.
  • the liquid repellency is removed after the source electrode 210 and the drain electrode 220 are formed.
  • it may be dried at a high temperature or washed (for example, washed with ozone water).
  • the liquid repellency may be removed at the same time as the coated ink is dried.
  • An ink containing an organic semiconductor material and a solvent is applied to a region defined by the bank 120 on the source electrode 210, the drain electrode 220, and the channel gap 110 by, for example, an ink jet method, dried, solidified, and organic A semiconductor layer 300 is formed (FIG. 4C).
  • an insulating material is applied to the region defined by the bank 120 on the organic semiconductor layer 300 (for example, applied by an ink jet method), dried and solidified to form the gate insulating film 400 (FIG. 4D).
  • a gate electrode 230 is formed on the gate insulating film 400 by a coating method (FIG. 3C).
  • the gate electrode 230 may be formed on the entire gate insulating film 400, it may be formed only in the vicinity of the channel region. In order to form the gate electrode at a desired position, the gate insulating film 400 may be patterned with a water repellent material.
  • an imprint mold is pressed on the substrate 100 to form a bank 121 (FIG. 5A).
  • the imprint mold is made of, for example, silicon, silicon dioxide, or carbon.
  • an ink containing an electrode material for example, an ink containing silver nanoparticles and an organic binder
  • an ink jet method dried, and solidified to form the gate electrode 231.
  • an insulating material is applied to the region defined by the bank 121 on the gate electrode 231 by an inkjet method or the like, and dried and solidified to form a gate insulating film 401 (FIG. 5C).
  • a channel gap 111 is formed on the gate insulating film 401 (FIG. 5D). If the insulating material of the gate insulating film 401 is a material that can be thermally deformed (resin such as polyimide), the channel gap 111 can be formed by pressing an imprint mold on the gate insulating film 401. Further, the channel gap 111 may be formed on the gate insulating film 401 by photolithography.
  • a source electrode and a drain electrode are formed by a coating method (FIG. 3C).
  • a liquid repellency treatment By applying a liquid repellency treatment to the upper surface of the channel gap 111, the source electrode and the drain electrode are separated, and a channel region is formed.
  • the surface of the gate insulating film 400 formed in a) and the surface of the gate insulating film 401 formed in b) are arranged on substantially the same plane (FIG. 3B). Therefore, the formation of the gate insulating film 400 in a) and the formation of the gate insulating film 401 in b) may be performed simultaneously by batch coating. In that case, the viscosity of the ink including the gate insulating film to be applied is changed to the top gate type TFT. 11 and the bottom gate type TFT12 are adjusted so as to flow into the groove connecting.
  • step 3 the gate electrode 230 of the top gate type TFT 11 and the drain electrode 221 and the source electrode 211 of the bottom gate type TFT 12 are formed by a coating method (FIG. 3C). As shown in FIG. 3C, the gate electrode 230 of the top gate type TFT 11 and the drain electrode 221 and the source electrode 211 of the bottom gate type TFT 12 are arranged on the same plane. Further, the gate electrode 230 and the drain electrode 221 are connected via the groove 130 and the groove 131.
  • Ink containing electrode material eg, ink containing silver nanoparticles and organic binder
  • ink containing silver nanoparticles and organic binder ink containing silver nanoparticles and organic binder
  • the gate electrode 230, the drain electrode 221 and the source electrode 211 are collectively applied and then heated or cleaned. Or the liquid repellency may be removed. Of course, when the ink containing the electrode material is dried, the liquid repellency may be removed.
  • an ink containing an organic semiconductor material is applied to the region defined by the bank 121 on the source electrode 211 and the drain electrode 221 of the bottom gate TFT 12 by an inkjet method or the like,
  • the organic semiconductor layer 301 is formed by drying and solidifying (FIG. 3D). At this time, the viscosity of the applied ink is adjusted so that it does not flow into the groove connecting the driving TFT 11 and the switching TFT 12.
  • the semiconductor device of the present invention can be formed in a lump by applying the gate electrode 230 of the top gate type TFT11 and the drain electrode 221 and the source electrode 211 of the bottom gate type TFT12, thereby reducing the manufacturing process. Manufacturing costs can be reduced. Therefore, according to the present invention, a low-cost semiconductor device can be provided.
  • FIG. 6 is a plan view of the semiconductor device according to the second embodiment.
  • the semiconductor device 20 has a bottom gate type TFT 21 and a top gate type TFT 22.
  • the bottom gate TFT 21 includes a substrate 101, a gate electrode 232, a gate insulating film 402, a source electrode 212 and a drain electrode 222, a channel gap 112, an organic semiconductor layer 302, and a bank 122.
  • the substrate 101 of the bottom gate TFT 21 is, for example, a PET film.
  • the gate electrode 232 is disposed on the substrate 101.
  • the material of the gate electrode 232 is, for example, silver.
  • the gate insulating film 402 is disposed on the gate electrode 232.
  • the source electrode 212 and the drain electrode 222 are disposed on the gate insulating film 402.
  • the material of the source electrode 212 and the drain electrode 222 is, for example, silver.
  • the channel gap 112 is disposed between the source electrode 212 and the drain electrode 222.
  • the channel gap height is 0 ⁇ 01 ⁇ ; 10 m and the width is 1 ⁇ 50 111.
  • the channel gap 112 may be the same material as the gate insulating film 402 or a different material.
  • the organic semiconductor layer 302 is disposed on the source electrode 212, the drain electrode 222, and the channel gap 112.
  • the node 122 is disposed on the substrate 101 so as to define the regions of the gate insulating film 402, the source electrode 212, the drain electrode 222 and the organic semiconductor layer 302.
  • the height of the bank 122 is 0.1 to 5 mm.
  • the material of the bank 122 is, for example, PET.
  • the bank 122 has an opening 132 (FIGS. 7A and 7C).
  • the opening 132 is connected to an opening 133 of a top gate TFT 22 described later (FIG. 7A).
  • the width of the opening 132 formed in the bank 122 is preferably 3 to 200 mm 111 and the height is preferably 20 to 200 nm! /.
  • the top gate TFT 22 includes a substrate 101, a source electrode 213 and a drain electrode 223, a channel gap 113, an organic semiconductor layer 303, a gate insulating film 403, a gate electrode 233 and a bank 123.
  • the substrate 101 is the same as the substrate of the bottom gate TFT 21, and the bottom gate TFT 21 and the top gate TFT 22 share the substrate 101.
  • the source electrode 213 and the drain electrode 223 are disposed on the substrate 101.
  • the material of the source electrode 213 and the drain electrode 223 is, for example, silver.
  • the channel gap 113 is disposed between the source electrode 213 and the drain electrode 223.
  • the material of the channel gap 113 is, for example, PET.
  • the height of the channel gap is 0 ⁇ 01 ⁇ ; 10 m and the width is 1 ⁇ 50 111.
  • the organic semiconductor layer 303 is disposed on the source electrode 213, the drain electrode 223, and the channel gap 113.
  • the gate insulating film 403 is disposed on the organic semiconductor layer 303.
  • the gate electrode 233 is disposed on the gate insulating film 403.
  • the material of the gate electrode 233 is, for example, silver.
  • the node 123 is disposed on the substrate 101 so as to define the regions of the organic semiconductor layer 303, the gate insulating film 403, and the gate electrode 233.
  • the bank 123 has an opening 133 (FIG. 7A).
  • the opening 133 is connected to the opening 132 of the bottom gate TFT 21 described above (FIG. 7A). Through the opening 132 and the opening 133, the drain electrode 223 and the gate electrode 232 of the bottom gate TFT 21 can be connected and arranged on the same plane.
  • the manufacturing method of the semiconductor device 20 is, for example,
  • Steps for forming the gate insulating film 402, the channel gap 112, and the semiconductor layer 302 of the bottom gate TFT 21, and the organic semiconductor layer 303, the gate insulating film 403, and the gate electrode 233 of the top gate TFT 22 (see FIG. 8D)
  • step 1) the bank 101 and the channel gap 113 of the top gate TFT 22 are formed by imprinting the substrate 101, and the bank 122 of the bottom gate TFT 21 is formed.
  • the bank 122 and the bank 123 in the step 1) are grooves for forming a gate electrode 232 and a drain electrode 223, which will be described later, on the same plane. have.
  • the gate electrode 232 of the bottom gate type TFT 21 and the drain electrode 223 and the source electrode 213 of the top gate type TFT 22 are formed by a coating method (FIG. 8B). As shown in FIG. 8B, the gate electrode 232 of the bottom gate TFT 21, the drain electrode 223 and the source electrode 213 of the top gate TFT 22 are arranged on the same plane. Further, the gate electrode 232 and the drain electrode 223 are connected to each other through a groove formed in the bank 122 and the bank 123.
  • Ink containing electrode material for example, ink containing silver nanoparticles and organic binder
  • Ink containing electrode material is applied to the area defined by bank 122, groove, bank 123 and channel gap 113 by an ink-jet method, etc., and dried and solidified.
  • the gate electrode 232, the drain electrode 223, and the source electrode 213 can be formed collectively.
  • the upper surface of the channel gap 113 is preferably subjected to a liquid repellency treatment in advance. By subjecting the upper surface of the channel gap 113 to a liquid repellency treatment in advance, the source electrode 213 and the drain electrode 223 formed by a coating method can be reliably separated to form a channel region S.
  • the gate electrode 232, the drain electrode 223, and the source electrode 213 are collectively applied and then heated or cleaned. Or the liquid repellency may be removed. Of course, when the ink containing the electrode material is dried, the liquid repellency may be removed.
  • the grooves formed in the bank 122 and the bank 123 are filled.
  • the material filling the grooves formed in the bank 122 and the bank 123 may be the same as the material of the bank 122 and the bank 123.
  • a photolithography method is preferable.
  • the step includes a) forming a member of the bottom gate type TFT 21 and b) forming a member of the top gate type TFT 22.
  • Embodiment 1 may be referred to.
  • the semiconductor device of the present invention can be formed in a lump by applying the gate electrode 232 of the bottom gate TFT 21 and the drain electrode 223 and the source electrode 213 of the top gate TFT 22 to reduce the manufacturing process. Manufacturing costs can be reduced. Therefore, according to the present invention, a low-cost semiconductor device can be provided.
  • Embodiment 3 an organic EL device 30 in which an organic light emitting element 31 is connected to the semiconductor device 20 of Embodiment 2 will be described.
  • the semiconductor device 2 In the third embodiment, the semiconductor device 2
  • the drain electrode 222 of the bottom gate TFT 21 and the anode 240 of the organic light emitting element 31 are connected.
  • FIG. 9 is a cross-sectional view of the organic EL device 30. Components that are the same as those of the semiconductor device 20 of the second embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • the light emitting element 31 includes an anode 240, an organic light emitting layer 310, a cathode 250, a sealing film 500, and a planarization layer 60.
  • the light emitting element 31 is a top emission type light emitting element.
  • the planarization layer 600 is an insulating layer disposed on the semiconductor device 20.
  • Examples of the material of the planarizing layer 600 include acrylic resin, BCB resin, and nopolac resin. Further, it is preferable that a film made of parylene, Si N, SiO or the like is disposed between the planarization layer 600 and the semiconductor device 20 in order to protect the semiconductor device 20.
  • Planarization layer 600 is an example
  • the planarization layer 600 has a contact hole 610 for connecting the semiconductor device 20 and the light emitting element 31.
  • the contact hole 610 is formed by photolithographic method when the material of the flattening layer 600 is a photo-sensitive resin, and dry etching is performed when the material of the flattening layer 600 is not photo-sensitive resin. It may be formed by law. By sputtering a conductive material such as metal in the contact hole 610, a conductive layer that connects the drain electrode 222 and the anode 240 of the bottom gate TFT 21 is formed.
  • the anode 240 is a conductive layer disposed on the planarization layer 600.
  • the anode 240 is connected to the drain electrode 222 of the bottom gate TFT 21 via the contact hole 610.
  • the drain electrode 222 of the bottom gate TFT 21 extends to the inside of the bank.
  • the contact hole 610 only needs to be connected to the extended drain electrode 222.
  • the anode 240 is preferably a reflective anode made of silver or the like.
  • the organic light emitting layer 310 includes an organic light emitting material.
  • organic light-emitting materials contained in the organic light-emitting layer include polyphenylene vinylene and derivatives thereof, polyacetylene and derivatives thereof, polyphenylene and derivatives thereof, polyparaphenylene ethylene and derivatives thereof, poly 3 xylthiophene and derivatives thereof, polyfluorene. And derivatives thereof.
  • the organic light emitting layer may further include a hole injection layer, an intermediate layer, an electron transport layer, and the like.
  • the cathode 250 is a conductive layer disposed on the organic light emitting layer 310.
  • the cathode 250 is preferably made of a material that transmits light.
  • a planarizing film 620 is further disposed on the cathode 250.
  • the material and manufacturing method of the planarization layer 620 may be the same as those of the planarization layer 600.
  • the sealing film 500 is a film for protecting the anode 240, the organic light emitting layer 310, and the cathode 250 from forces such as moisture, heat, and impact.
  • the sealing film 500 is disposed on the planarization layer 620 and the cathode 250.
  • Examples of the material of the sealing film 500 include SiN and SiON.
  • a preferred material for the sealing film 500 is SiN.
  • a preferable thickness of the sealing film 500 is 20 200 nm.
  • the bank 124 defines areas of the anode 240, the organic light emitting layer 310, and the planarization layer 620.
  • the material of the bank 124 is, for example, PET.
  • the semiconductor device and the manufacturing method thereof according to the present invention are useful for manufacturing flexible displays and inexpensive semiconductor devices.

Abstract

　基板表面に配置されたソース電極およびドレイン電極；前記ソース電極と前記ドレイン電極とを分断するチャネルギャップ；前記ソース電極および前記ドレイン電極、ならびに前記チャネルギャップ上に配置された有機半導体層；前記有機半導体層上に配置された絶縁膜；前記絶縁膜上に配置されたゲート電極；および前記有機半導体層を規定するバンクを有し、前記バンクの前記基板表面からの高さは、前記チャネルギャップの基板表面からの高さよりも高く、かつ前記バンクには溝が形成されている有機半導体素子Ａと、前記有機半導体素子Ａのバンクに形成された溝を介して、前記有機半導体素子Ａのゲート電極と接続しているソース電極またはドレイン電極を有する有機半導体素子Ｂとを含む、半導体デバイスを提供する。

Description

明 細 書
半導体デバイス 技術分野
[0001] 本発明は半導体デバイスおよびその製造方法に関する。
背景技術
[0002] 活性層として有機半導体を利用した半導体デバイスが注目されて!/、る。有機半導 体を用いた半導体デバイスは、有機半導体を低温で塗布することで活性層を形成す ることが可能であるため、低コスト化にも有利である。さらに活性層だけでなぐゲート 絶縁膜層、ソース電極およびドレイン電極、さらにゲート電極をも、塗布可能な材料を 塗布パターユングして形成することが可能となっている。
[0003] 塗布法で活性層などを形成すれば、製造コストの低減が実現され、さらにプラスチ ック等の耐熱性のなレ、フレキシブルな基板を用いて半導体デバイスを製造することも 可能となる。
[0004] インクジェット等の塗布法では、粘度の低!/、材料を基板等に塗布する。粘度の低!/、 材料を塗布法でパターユングするためには、塗布する領域を規定する物理的な境界 が必要となる。そこで、インクジェット法などの塗布法において、塗布する領域の周辺 にバンクを形成する方法が提案されて!/、る。
[0005] 特許文献 1には、基板上にナノインプリントで形成したバンクによって規定されたソ ース電極およびドレイン電極の領域に、電極材料を塗布し、電極を形成する方法が 記載されてレ、る（特許文献 1参照）。
[0006] また、特許文献 2には、基板上にフォトリソグラフィ法で形成したバンクによって規定 されたソース電極、ドレイン電極および活性層の領域に、電極材料、有機半導体を塗 布することで有機半導体素子を製造する方法が記載されてレ、る (特許文献 2参照）。 特許文献 1 :特開 2007— 35981号公報
特許文献 2：特開 2006— 245582号公報
発明の開示
発明が解決しょうとする課題 [0007] 有機 ELディスプレイには、マトリックス状に配置された複数の有機発光素子が含ま れる。有機発光素子を駆動するために、通常は、互いに接続された 2以上の有機半 導体素子 (TFT)が必要とされる。 2以上の有機半導体素子には、少なくとも 1のドライ ン電極と、ドライビング TFTのゲート電極とが導電層により連結される。さらに、ドライ ビング TFTのドレイン電極と、有機発光素子の画素電極とが導電層により連結される 。これまで 2つの TFTを連結する導電層を塗布法で形成することは試みられておらず 、コンタクトホールを介して連結したりしていた。
[0008] 本発明は、 2以上の有機半導体素子（例えば、スイッチング TFTとドライビング TFT )を含む半導体デバイスを、簡便なプロセスで製造することを目的とする。つまり、一 の有機半導体素子のソース電極またはドレイン電極を、他の有機半導体素子のゲー ト電極とともに塗布形成することにより、簡便なプロセスで、 2つ以上の有機半導体素 子を含む半導体デバイスを製造する。それにより、有機 ELデバイスも簡便なプロセス で製造する。
課題を解決するための手段
[0009] すなわち本発明の第一は、以下に示す半導体デバイスに関する。
[1] 基板表面に配置されたソース電極およびドレイン電極；前記ソース電極と前記 ドレイン電極とを分断するチャネルギャップ；前記ソース電極および前記ドレイン電極 、ならびに前記チャネルギャップ上に配置された有機半導体層；前記有機半導体層 上に配置された絶縁膜；前記絶縁膜状に配置されたゲート電極；および前記有機半 導体層を規定するバンクを有し、
前記バンクの前記基板表面からの高さは、前記チャネルギャップの基板表面からの 高さよりも高ぐかつ前記バンクには溝が形成されている有機半導体素子 Aと、 前記有機半導体素子 Aのバンクに形成された溝を介して、前記有機半導体素子 A のゲート電極と接続しているソース電極またはドレイン電極を有する有機半導体素子 Bとを含む、半導体デバイス。
[2] 前記有機半導体素子 Aのゲート電極と、前記有機半導体素子 Bのソース電極 またはドレイン電極とは、同一平面上にある、 [1]に記載の半導体デバイス。 [3] 前記有機半導体素子 Bは、前記基板表面に配置されたゲート電極；前記グー ト電極上に配置された絶縁膜；前記絶縁膜上に配置されたソース電極およびドレイン 電極；前記ソース電極およびドレイン電極上に配置された有機半導体層；および前記 有機半導体層を規定するバンクを有し、
前記有機半導体素子 Bのバンクには、前記有機半導体素子 Aのバンクの溝と連通 している溝が形成されており、
当該連通している溝を介して、前記有機半導体素子 Aのゲート電極と、前記有機半 導体素子 Bのソース電極またはドレイン電極とが接続している、 [1]に記載の半導体 デバイス。
[4] 前記溝の幅は、 3〜200 111である、 [1]に記載の半導体デバイス。
[5] 基板表面に配置されたソース電極およびドレイン電極；前記ソース電極と前記 ドレイン電極とを分断するチャネルギャップ；前記ソース電極および前記ドレイン電極 、ならびに前記チャネルギャップ上に配置された有機半導体層；前記有機半導体層 上に配置された絶縁膜；前記絶縁膜状に配置されたゲート電極；ならびに前記有機 半導体層を規定するバンクを有し、前記バンクの前記基板表面からの高さは、前記 チャネルギャップの基板表面からの高さよりも高ぐかつ前記バンクには開口部が形 成されて!/、る有機半導体素子 Aと、前記有機半導体素子 Aのバンクに形成された開 口部を介して、前記有機半導体素子 Aのソース電極またはドレイン電極と接続して!/ヽ るゲート電極を有する有機半導体素子 Bとを含む、半導体デバイス。
[6] 前記有機半導体素子 Aのソース電極またはドレイン電極と、前記有機半導体 素子 Bのゲート電極とは、同一平面上にある、 [5]に記載の半導体デバイス。
[7] 前記有機半導体素子 Bは、前記基板表面に配置されたゲート電極；前記グー ト電極上に配置された絶縁膜；前記絶縁膜上に配置されたソース電極およびドレイン 電極；前記ソース電極およびドレイン電極上に配置された有機半導体層；および前記 有機半導体層を規定するバンクを有し、前記有機半導体素子 Bのバンクには、前記 有機半導体素子 Aのバンクの開口部と連通している開口部が形成されており、該連 通している開口部を介して、前記有機半導体素子 Aのソース電極またはドレイン電極 と、前記有機半導体素子 Bのゲート電極とが接続している、 [5]に記載の半導体デバ イス。
[8]前記開口部の幅は 3〜200 111であり、高さは 20〜200nmである [5]に記載 の半導体デバイス。
[0010] さらに本発明の第二は、以下に示す有機 ELデバイスに関する。
[9] [1]に記載の半導体デバイス、および前記半導体素子 Aのドレイン電極に接 続された画素電極を有する有機発光素子を含む、有機 ELデバイス。
[10] [5]に記載の半導体デバイス、および前記半導体素子 Bのドレイン電極に接 続された画素電極を有する有機発光素子を含む、有機 ELデバイス。
発明の効果
[0011] ドライビング TFTとスイッチング TFTとを接続する導電層を塗布法で形成することで 、簡便な有機半導体デバイスの製造方法を提供し、併せて安価な有機半導体デバイ スを提供することができる。
図面の簡単な説明
[0012] [図 1]実施の形態 1の半導体デバイスの平面図である。
[図 2]図 2Aは、実施の形態 1の半導体デバイスの泉 Aの断面図であり、図 2Bは、実 施の形態 1の半導体デバイスの線 Bの断面図である。
[図 3]実施の形態 1の半導体デバイスの製造プロセスを示す図である。
[図 4]実施の形態 1の半導体デバイスのトップゲート型 TFTの製造プロセスの一部を 示す図である。
[図 5]実施の形態 1の半導体デバイスのボトムゲート型 TFTの製造プロセスの一部を 示す図である。
[図 6]実施の形態 2の半導体デバイスの平面図である。
[図 7]図 7Aは、実施の形態 2の半導体デバイスの泉 Aの断面図であり、図 7Bは、実 施の形態 2の半導体デバイスの線 Bの断面図であり、図 7Cは、実施の形態 2の半導 体デバイスの線 Cの断面図である。
[図 8]実施の形態 2の半導体デバイスの製造プロセスを示す図である。
[図 9]実施の形態 3の有機 ELデバイスの断面図である。
発明を実施するための最良の形態 [0013] 本発明の半導体デバイスは、有機半導体素子 A (以下「素子 A」ともいう）および有 機半導体素子 B (以下「素子 B」ともいう）を有し、素子 Aのゲート電極またはドレイン電 極等と素子 Bのドレイン電極等またはゲート電極とが連結されている。
[0014] 1.有機半導体素子 Aについて
本発明の半導体デバイスにおける素子 Aは、ソース電極およびドレイン電極、チヤ ネルギャップ、有機半導体層、ゲート絶縁膜およびバンクを有する。素子 Aは、トップ ゲート型の TFT素子である。
[0015] 基板は、絶縁材質からなる基板である。絶縁材質の例には、ガラスや樹脂が含まれ る。樹脂の例には、ポリエチレンテレフタレート（polyethyleneterephthalate ; PET )、ポリエチレンナフタレート（polyethylenenaphthalate ; PEN)、ポリエーテノレスノレ ホン( 0 61] 6 3111£01 6 ; ?£3)、ポリエーテノレイミド (polyetherimide)、ポリフエ二 レンスルフイド（polyphenylenesulfide ; PPS)、ポリアリレート（polyary late)、ポリ イミド (polyimide)、ポリカーボネート (polycarbonate ; PC)、ポリアタリレート (polya crylate； PAR)、セノレローストリアセテート (cellulosetriacetate)、セノレロースァセテ ートプロピオン酸塩 (celluloseacetatepropionate； CAP)などが含まれる。
基板は、インプリント加工できる基板であることが好ましぐしたがって樹脂基板であ ることが好ましい。
[0016] ソース電極及びドレイン電極は、基板上に配置された導電層である。ソース電極お よびドレイン電極の材質は、伝導性高分子や金属のいずれでもよい。伝導性高分の ί列には、ポリエチレンジォキシチオフェン (polyehylenedioxythiophene ; PEDOT )やポリア二リン（polyaniline ; PANI)などが含まれる。金属の例には、 Agや Cu、 A u、 Ptなどが含まれる。ソース電極およびドレイン電極の厚さは適宜選択される力 20 〜200nmであることが好まし!/、。
[0017] ソースおよびドレイン電極は、例えば、金属ナノパーティクルまたはカーボンナノパ 一ティクルおよび有機バインダーを含む物質を、後述するチャネルギャップとバンク によって規定される領域に塗布した後に、焼成することによって形成される。金属ナノ パーティクルの例には、 Agナノパーティクルや Cuナノパーティクル、 Auナノパーティ クル、または Ptナノパーティクルなどが含まれる。 [0018] チャネルギャップは、基板上のソース電極とドレイン電極との間に配置される絶縁性 の部材である。チャネルギャップおよび後述するバンクによって、ソース電極およびド レイン電極の領域を規定する。チャネルギャップの材質は、基板の材質と同じであつ てよい。チャネルギャップの高さは 0. 0；!〜 10〃 mであることが好ましい。チャネルギ ヤップの幅（ソース電極とドレイン電極との間隔）は、 1〜5 mであることが好ましい。
[0019] チャネルギャップは、フォトリソグラフィによって基板上に形成されていてもよいが、 好ましくは、基板をインプリント加工することによりバンク（後述）とともに形成される。ィ ンプリント加工には、熱インプリント加工と、光インプリント加工とがある。熱インプリント 加工は加熱された基板を金型でプレスして成形する技術であり、光インプリント加工 は基板上に滴下された光硬化樹脂を金型で形成し、露光 '効果させる技術である。 いずれにしても、インプリント加工は、インプリント用金具でプレスすることで行われる 。チャネルギャップおよびバンクをインプリントで形成することで、フォトリソグラフィプロ セスを用いることなぐソース電極、ドレイン電極および有機半導体層の領域をパター ユングすることができる。そのため、半導体デバイスのばらつきを削減するとともに、大 幅なコスト削減を図ることができる。
[0020] 有機半導体層は、バンク（後述）によって規定される領域内であって、ソース電極、 ドレイン電極およびチャネルギャップの上に配置される。
[0021] 有機半導体層の材質の例には、ペンタセン（pentacene)ゃテトラセン（tetracene )、アントラセン（anthracene)、ナフタレン（naphthalene)、ァノレファー 6—チォフエ ン（α— 6— thiopene) ,ァノレファー 4—チ才フェン（ α— 4 thiopene)、ペリレン（p erylene)およびその誘導体、ルブレン（rubrene)およびその誘導体、コロネン（COro nene)およひての ¾|専体、ヘリレンアトフカノレ キシリックシづ ド、 perylenetetracar boxylicdiimide)及びその誘導体、ペリレンテトラカルボキシリックジアンハイドライド（ perylenetetracarboxylicdianhydride)およびその誘導体、ポリノ ラペリレンビニレ ン及びその誘導体、ポリフローレン及びその誘導体、ポリパラフエ二レン及びその誘 導体、ナフタレンのオリゴァセン及びこれらの誘導体、アルファー5—チォフェン（α —5— thiopene)のオリゴァセン及びこれらの誘導体、ピロメリテイクジアンハイドライ ド及びその誘導体、ピロメリテイクジイミド及びこれらの誘導体、ノ リレンテトラカルボン 酸ジアンハイドライド、およびその誘導体、フタロシアニン（phthalocyanine)および その 導 1本、ァフタレンァ卜フ刃ノレホキシリクシづ ^ド、 naphthalenetetracarboxylic diimide)およびその誘導体、ナフタレンテトラカルボキシリクジアンハイドライド（naph thalenetetracarboxylicdianhydride)およびその誘導体、置換または非置換され たチォフェン (thiophene)を含む共役系高分子誘導体、置換されたフルオレン (flu orene)を含む共役系高分子誘導体などが含まれる。有機半導体層の材質は可溶性 ペンタセンであることが好まし!/、。
[0022] 有機半導体層の厚さは特に制限されず、バンクの高さを超えないようにすればよい
1S 目安として 2〜； !OOnmである。
[0023] 有機半導体層は、有機半導体材料を塗布して形成されることが好ましい。塗布の方 法の例には、インクジェット法ゃデイスペンス法などが含まれる。
[0024] ゲート絶縁膜は、有機半導体層上に配置された絶縁性の部材である。ゲート絶縁 膜の材質は、無機物質であっても、絶縁性の有機物質であってもよい。絶縁性の有 機物質の例には、ベンゾシクロブテン（benzocyclobutene ; BCB)、ポリイミド、ポリ ビュルフエノール（polyvinylphenol)、ノ リレン（parylene)などが含まれる。ゲート 絶縁膜の厚さは、適宜選択される。ゲート絶縁膜は、上記材質を有機半導体層上に 例えばインクジェット法ゃデイスペンサ法などによって塗布することで形成されてもよ い。
[0025] ゲート電極は、ゲート絶縁膜上に配置される導電層である。ゲート電極の材質は、ソ ース電極またはドレイン電極と同じであってよい。
[0026] ゲート電極は、例えば金属ナノパーティクルまたはカーボンナノパーティクルおよび 有機バインダーを含む物質を、後述するバンクによって規定される領域に塗布した後 で焼成することによって形成される。金属ナノパーティクルの例には、 Agナノパーティ クルや Cuナノパーティクル、 Auナノパーティクル、 Ptナノパーティクルなどが含まれ
[0027] バンクは、有機半導体層およびゲート絶縁膜の領域を規定する絶縁性の部材であ る。バンクの材質は、基板と同じであることが好ましい。本発明におけるバンクの基板 表面からの高さは、チャネルギャップよりも高いことが好ましい。バンクの高さ（深さ）は 、0. 1〜5 111であることが好ましい。
[0028] 本発明の半導体デバイスのバンクには、溝または開口部が形成されていることを特 徴とする。バンクの溝は、素子 Aのゲート電極と、素子 Bのドレイン電極またはソース 電極（以下「ドレイン電極等」という）との接続を可能にする。バンクの溝は、素子 Aの ゲート電極と後述する素子 Bのドレイン電極等とが連結できるように、バンクの一部に 形成される。素子 Aのゲート電極および素子 Bのドレイン電極等は、同一平面上に連 結すること力 S好ましい。また、バンクの開口部は、素子 Aのドレイン電極等と素子 Bの ゲート電極等との接続を可能にする。開口部は、素子 Aのドレイン電極等と素子 Bの ゲート電極とが連結できるように、バンクの一部に形成される。素子 Aのドレイン電極 等および素子 Bのゲート電極は、同一平面上に連結することが好まし!/、。
[0029] 溝の幅は、塗布される有機半導体材料が、その溝に流入しな!/、程度に狭!/、ことが 好ましい。一方で、塗布される電極（ソース'ドレイン電極またはゲート電極)材料は、 その溝に流入することが好ましい。したがって、溝の幅は 3〜200 111であることが好 ましぐ 50〜100 111であることがより好ましい。
[0030] また溝の底面は、素子 Aのゲート電極の底面、および素子 Bのドレイン電極等の底 面と同一平面になることが好ましい。これらが同一平面になれば、素子 Aのゲート電 極と素子 Bのドレイン電極等とを塗布により一括して形成することができる。溝の深さ は、バンクの深さによって異なる力 通常は 0. 1〜5 111である。
[0031] 開口部の幅も 3〜200 111であることが好ましぐ 50〜100 mであることがより好ま し!/、。開口部の高さは 20〜200nmであることが好まし!/、。
[0032] 開口部の底面は、素子 Aのドレイン電極等の底面、および素子 Bのゲート電極等の 底面と同一平面になることが好ましい。これらが同一平面になれば、素子 Aのドレイン 電極等と素子 Bのゲート電極とを塗布により一括して形成することができる。
[0033] バンクおよびバンクに形成された溝は、上述したように、チャネルギャップとともにナ ノインプリントによって形成されることが好ましい。バンクをナノインプリントで形成する ことで、露光プロセスを用いることなぐ有機半導体、絶縁膜およびゲート電極の領域 層の領域をパターユングすることができ、有機半導体デバイスのばらつきを低減する とともに、製造コストも肖 IJ減できる。 [0034] 2.有機半導体素子 Bについて
素子 Bは、素子 Aと同様に、基板、ゲート電極、ゲート絶縁膜、ソース電極およびド レイン電極、チャネルギャップ、有機半導体層、およびバンクをさらに有することが好 ましい。それぞれの機能は、素子 Aと同じであってよい。また素子 Bは、通常はボトム ゲートの有機 TFT素子である。
[0035] 基板の材質は素子 Aの基板と同じあればよぐかつ一の基板を共用することが好ま しい。
[0036] 素子 Bにおけるゲート電極は、基板上に配置されることが好ましい。ゲート電極の材 質などは素子 Aのゲート電極と同じでよい。後述するバンクが開口部を有する場合、 ゲート電極は、素子 Aのドレイン電極等と開口部を介して同一平面上に連結している
[0037] ゲート絶縁膜はゲート電極上に配置される。絶縁膜の材質、厚さは素子 Aのゲート 絶縁膜と同じであってよい。
[0038] チャネルギャップは、絶縁膜上のソース電極とドレイン電極との間に形成される。チ ャネルギャップの高さおよび幅は素子 Aのチャネルギャップと同じでよい。素子 Bにお けるチャネルギャップの材質は、特に限定されず、絶縁膜と同じ材質であってもよい。 素子 Bにおけるチャネルギャップは、絶縁膜をナノインプリントすることで形成されるこ とが好ましレ、が、フォトリソグラフィ法で形成されてもょレ、。
[0039] ソース電極およびドレイン電極はゲート絶縁膜上に配置される。ソース電極およびド レイン電極の材質は、素子 Aのソース電極およびドレイン電極と同じであってよい。バ ンクが溝を有する場合、素子 Bのドレイン電極等は、素子 Aのゲート電極と溝を介して 同一平面上に連結している。
[0040] バンクの高さは、素子 Aのバンクと同じであってよい。バンクは、素子 Aのバンクと同 様に溝または開口部を有する。溝または開口部は、素子 Aのバンクの溝または開口 部と連結している。また、溝または開口部は、素子 Aのゲート電極またはドレイン電極 等と素子 Bのドレイン電極等またはゲート電極とが連結するように形成される。素子 A のゲート電極またはドレイン電極等と素子 Bのドレイン電極またはゲート電極とは、同 一平面上で連結することが好ましい。溝の幅、深さ、および開口部の幅、高さは素子 Aの溝および開口部と同じであってよい。
[0041] 有機半導体層は、ソース電極、ドレイン電極およびチャネルギャップ上に配置され る。有機半導体層の材質、厚さは素子 Aの有機半導体層と同じであってよい。
[0042] 3.素子 Aおよび素子 Bの関係について
本発明において、素子 Aおよび素子 Bは、基板上で互いに隣接して配置される。本 発明では、素子 Aのゲート電極と、素子 Bのドレイン電極等とはバンクに形成された溝 を介して同一平面上で連結していること、または、素子 Aのドレイン電極等と、素子 B のゲート電極とは、開口部を介して同一平面上で連結していることを特徴とする。素 子 Aをトップゲート型有機 TFTとし、素子 Bをボトムゲート型有機 TFTとすることで、そ れぞれの素子の構造を複雑にすることなぐ素子 Aのゲート電極またはドレイン電極 等と素子 Bのドレイン電極等またはゲート電極とを同一平面上で連結させることができ る（図 2および図 7参照）。
[0043] このように、素子 Aのゲート電極またはドレイン電極等と素子 Bのドレイン電極等また はゲート電極とが連結した状態で同一平面に配置されることから、インクジェット法な どで電極材料を塗布することで、両者を一括して形成することがでる。これにより、半 導体デバイスの製造プロセス数を減少させることができる。
[0044] 本発明の有機デバイスは、有機 EL素子に適用すること力 Sできる。つまり、素子 Aま たは素子 Bをドライビング TFTとして用いて、素子 Aまたは素子 Bのドレイン電極に有 機発光素子（画素電極、陰極およびそれに挟まれた有機発光層を含む）の画素電極 を接続させる。それにより有機発光素子を駆動することができる（図 9参照）。
[0045] 以下、図面を参照して本発明の実施の形態について説明する。しかし、以下に説 明する実施の形態は本発明の範囲を限定するものではない。
[0046] (実施の形態 1)
実施の形態 1ではバンクに溝を有する半導体デバイスについて説明する。図 1は実 施の形態 1における半導体デバイスの平面図を示す。図 2Aおよび図 2Bは、実施の 形態 1における半導体デバイスの断面図を示す。
[0047] 図 1および図 2において、半導体デバイス 10は、トップゲート型 TFT11、およびボト ムゲート型 TFT12を有する。 [0048] 1.トップゲート型 TFT11について
トップゲート型 TFT11は、基板 100、ソース電極 210およびドレイン電極 220、チヤ ネルギャップ 110、有機半導体層 300、ゲート絶縁膜 400、ゲート電極 230およびバ ンク 120を有する。
[0049] 基板 100は例えば PETフィルムである。ソース電極 210およびドレイン電極 220は 、基板 100上に配置される。ソース電極 210およびドレイン電極 220の材質は、例え ば銀である。チャネルギャップ 110は、ソース電極 210とドレイン電極 220との間に配 置される。チャネルギャップの材質は例えば PETである。チャネルギャップの高さは 0 . 01〜； 10〃 mで、幅 (ま；!〜 50〃 mである。有機半導体層 300 (ま、ソース電極 210、ド レイン電極 220およびチャネルギャップ 110上に配置される。ゲート絶縁膜 400は有 機半導体層 300上に配置される。ゲート電極 230は、ゲート絶縁膜 400上に配置さ れる。ゲート電極 230の材質は例えば銀である。
[0050] ノ ンク 120は、ゲート電極 230、ゲート絶縁膜 400、有機半導体層 300の領域を規 定するように基板上に配置されている。またバンク 120には溝 130が形成されている（ 図 1)。溝 130は、後述するボトムゲート型 TFT12の溝 131と連結している（図 2B)。 、溝 130および溝 131により、ゲート電極 230と、ボトムゲート型 TFT12のドレイン電極 221とが同一平面上に連結して配置されることができる。
[0051] ノ ンク 120の高さは、 0. 1〜5 111である。バンクに形成された溝 130の幅は 3〜20 C^ mであり、深さは 0. 1〜5 111である。バンク 120の材質は例えば PETである。
[0052] 2.ボトムゲート型 TFT12について
ボトムゲート型 TFT12は、基板 100、ゲート電極 231、ゲート絶縁膜 401、ソース電 極 211およびドレイン電極 221、チャネルギャップ 111、有機半導体層 301およびバ ンク 121を有する。
[0053] ボトムゲート型 TFT12の基板 100は、トップゲート型 TFT11の基板と同じであり、 ボトムゲート型 TFT12およびトップゲート型 TFT11は基板 100を共用している。ゲー ト電極 231は、基板 100上に配置される。ゲート電極 231の材質は例えば銀である。 ゲート絶縁膜 401はゲート電極 231上に配置される。ソース電極 211およびドレイン 電極 221は、ゲート絶縁膜 401上に配置される。ソース電極 211およびドレイン電極 221の材質は、例えば銀である。
[0054] チャネルギャップ 111は、ソース電極 211とドレイン電極 221との間に配置される。
チャネルギャップの高さは 0· 01〜； 10 mで、幅は 1〜50 111である。チャネルギヤ ップ 111は、絶縁膜 401と同じ材質であっても、異なる材質であってもよい。有機半導 体層 301は、ソース電極 211、ドレイン電極 221およびチャネルギャップ 111上に配 置される。
[0055] ノ ンク 121は、ゲート電極 231、ゲート絶縁膜 401、有機半導体層 301の領域を規 定するように基板上に配置されている。またバンク 121には溝 131が形成されている 。溝 131は、前述したトップゲート型 TFT11の溝 130と連結している（図 1)。溝 131 および溝 130により、ゲート電極 230と、ドレイン電極 221とが同一平面上に連結して 酉己置されること力 Sできる。バンク 121に形成された溝 131の幅は溝 130と同じであるこ とが好ましい。深さも、溝 130と同じであることが好ましい。
[0056] 3.半導体デバイス 10の製造方法について
半導体デバイス 10の製造方法は、例えば、
1)基板 100を、インプリント加工により適切に成形するステップ（図 3A)、
2)トップゲート型 TFT11の、ソース電極 210、ドレイン電極 220、チャネルギャップ 110、有機半導体層 300、およびゲート絶縁膜 400を形成し；かつボトムゲート型 TF T12の、ゲート電極 231、ゲート絶縁膜 401、およびチャネルギャップ 111を形成す るステップ（図 3B)、
3)ゲート電極 230、ドレイン電極 221およびソース電極 211を形成するステップ（図 3C)、
4)有機半導体層 301を形成するステップ（図 3D)、を有する。
[0057] 1)ステップは、基板 100をインプリント加工することにより、トップゲート型 TFT11の バンクとチャネルギャップ 110と、バンク 120を形成し、ボトムゲート型 TFT12のバン ク 121や、場合によってはゲート電極が形成されるべき領域を規定するくぼみを形成 してもよい。インプリント金型は、例えば、シリコン、二酸化シリコンまたはカーボンから なる。
[0058] 2)ステップは、 a)トップゲート型 TFT11の部材を形成すること、および（図 4A〜D) 、 b)ボトムゲート型 TFT12の部材を形成すること（図 5A〜D)を含む。以下 a)と b)に 分けて説明する。
[0059] a)について
まず基板 100にインプリント金型をプレスし、チャネルギャップ 110およびバンク 120 を形成する（図 4A)。インプリント金型は、例えば、シリコン、二酸化シリコンまたは力 一ボンからなる。
[0060] インプリントによって形成されたチャネルギャップ 110の上表面を、撥液化処理する ことが好ましい。撥液化処理は、撥水材料を塗布して乾燥させればよい。撥液材料の 例には、含フッ素界面活性剤が含まれる。チャネルギャップ 110の上表面を撥液化 処理することにより、塗布法によって形成されるソース電極 210およびドレイン電極 22 0 (後述）を確実に分離して、チャネル領域を形成することができる。
[0061] 次に、チャネルギャップ 110およびバンク 120によって規定された領域に、電極材 料を含むインク (例えば、銀ナノパーティクルおよび有機バインダーを含むインク）を、 インクジェット法などにより塗布し、塗布インクを乾燥、固化させて、ソース電極 210お よびドレイン電極 220を形成する（図 4B)。電極材料を含むインクを、ダイコート法で 塗布してもよぐその場合にはチャネルギャップ 110の上表面に塗布されたインクをス キージで除去してもよい。塗布インクの乾燥は、基板 100が溶融しない程度の温度で 行うことが必要である。基板 100が樹脂基板であるときは、その樹脂のガラス転移温 度よりも低い温度で乾燥させることが必要であり、例えば PET基板であるときは、約 5 0〜100°Cで乾燥させればよぐ PEN基板であるときは、 250°C以下で乾燥させれば よい。
[0062] 前述の通り、チャネルギャップ 110の上表面が撥液化処理されている場合には、ソ ース電極 210およびドレイン電極 220の形成後、撥液性を除去する。撥液性を除去 するには、高温乾燥したり、または洗浄 (例えばオゾン水での洗浄）したりすればよい 。撥液性の除去は、塗布インクを乾燥させるときに同時に行ってもよい。
[0063] ソース電極 210、ドレイン電極 220およびチャネルギャップ 110上のバンク 120によ つて規定された領域に有機半導体物質と溶媒とを含むインクを、例えばインクジェット 法により塗布し、乾燥、固化させ、有機半導体層 300を形成する（図 4C)。 [0064] そして、有機半導体層 300上のバンク 120によって規定された領域に、絶縁性物質 を塗布（例えばインクジェット法により塗布）し、乾燥、固化させ、ゲート絶縁膜 400を 形成する（図 4D)。この後、ゲート絶縁膜 400にはゲート電極 230が塗布法により形 成される（図 3C)。ゲート電極 230は、ゲート絶縁膜 400の全体に形成されてもよいが 、チャネル領域の付近だけに形成されていてもよい。所望の位置にゲート電極を形 成するには、ゲート絶縁膜 400に撥水材料をパターユングしておけばよい。
[0065] b)について
まず基板 100にインプリント金型をプレスし、バンク 121を形成する（図 5A)。インプ リント金型は、例えば、シリコン、二酸化シリコンまたはカーボンからなる。
[0066] 次にバンク 121によって規定された領域内に電極材料を含むインク（例えば、銀ナ ノパーティクルおよび有機バインダーを含むインク）を、例えばインクジェット法により 塗布し乾燥、固化させ、ゲート電極 231を形成する（図 5B)。
[0067] 次にゲート電極 231上のバンク 121によって規定された領域に、絶縁性物質をイン クジェット法などにより塗布し、乾燥、固化させ、ゲート絶縁膜 401を形成する（図 5C)
[0068] ゲート絶縁膜 401上に、チャネルギャップ 111を形成する（図 5D)。ゲート絶縁膜 4 01の絶縁性物質を、熱変形できる物質 (ポリイミドなどの樹脂）とすれば、ゲート絶縁 膜 401に、インプリント金型をプレスしてチャネルギャップ 111を形成することができる 。また、チャネルギャップ 111は、フォトリソグラフィによって、ゲート絶縁膜 401上に形 成されてもよい。
[0069] チャネルギャップ 111が形成されたゲート絶縁膜 401上には、塗布法によりソース 電極およびドレイン電極が形成される（図 3C)。チャネルギャップ 111の上面に撥液 化処理を施すことによって、ソース電極およびドレイン電極を分離し、チャネル領域を 形成する。
[0070] a)で形成されたゲート絶縁膜 400の表面と、 b)で形成されたゲート絶縁膜 401の 表面とは、実質的に同一平面に配置する（図 3B)。そこで、 a)でのゲート絶縁膜 400 の形成と、 b)でのゲート絶縁膜 401の形成とを、一括塗布により同時に行ってもよい 。その場合には、塗布されるゲート絶縁膜を含むインクの粘度を、トップゲート型 TFT 11とボトムゲート型 TFT12とを連結する溝に流入する程度に調節する。
[0071] 3)ステップでは、トップゲート型 TFT11のゲート電極 230と、ボトムゲート型 TFT12 のドレイン電極 221およびソース電極 211を、塗布法により形成する（図 3C)。図 3C に示されるように、トップゲート型 TFT11のゲート電極 230と、ボトムゲート型 TFT12 のドレイン電極 221およびソース電極 211は、同一平面上に配置される。また、ゲート 電極 230とドレイン電極 221は、溝 130および溝 131を介して連結している。ノ ンク 1 20、、溝 130、、溝 131、 ノ ンク 131およびチヤネノレギャップ 111 ίこよって規定された領 域に、電極材料を含むインク（例えば、銀ナノパーティクルおよび有機バインダーを 含むインク）を、インクジェット法などにより塗布し、乾燥、固化させて、一括してゲート 電極 230、ドレイン電極 221およびソース電極 211を形成することができる。
[0072] ボトムゲート型 TFT12のチャネルギャップ 111の上面に、撥液化処理を施した場合 には、ゲート電極 230、ドレイン電極 221およびソース電極 211を一括して塗布形成 したのち、加熱したり、洗浄したりして撥液性を除去してもよい。もちろん、電極材料を 含むインクを乾燥させるときに、撥液性を除去してもよい。
[0073] 4)ステップでは、ボトムゲート型 TFT12のソース電極 211およびドレイン電極 221 上であって、バンク 121によって規定された領域に、有機半導体物質を含むインクを 、インクジェット法になどより塗布し、乾燥、固化させ有機半導体層 301を形成する（ 図 3D)。このとき塗布されるインクの粘度を調整して、ドライビング TFT11とスィッチン グ TFT12とを連結する溝に流入しない粘度とする。
[0074] このように本発明の半導体デバイスは、トップゲート型 TFT11のゲート電極 230と、 ボトムゲート型 TFT12のドレイン電極 221およびソース電極 211力 塗布により一括 で形成できること力 、製造プロセスを減らすことができ、製造コストを下げることがで きる。したがって本発明によれば、低コストの半導体デバイスを提供することができる
[0075] (実施の形態 2)
実施の形態 2では、バンクに開口部を有する半導体デバイスについて説明する。図 6は実施の形態 2における半導体デバイスの平面図を示す。図 7Α、図 7Βおよび図 7 Cは、実施の形 2における半導体デバイスの断面図を示す。 [0076] 図 6および図 7において、半導体デバイス 20は、ボトムゲート型 TFT21およびトップ ゲート型 TFT22を有する。
[0077] 1.ボトムゲート型 TFT21について
ボトムゲート型 TFT21は、基板 101、ゲート電極 232、ゲート絶縁膜 402、ソース電 極 212およびドレイン電極 222、チャネルギャップ 112、有機半導体層 302およびバ ンク 122を有する。
[0078] ボトムゲート型 TFT21の基板 101は、例えば PETフィルムである。ゲート電極 232 は、基板 101上に配置される。ゲート電極 232の材質は例えば銀である。ゲート絶縁 膜 402はゲート電極 232上に配置される。ソース電極 212およびドレイン電極 222は 、ゲート絶縁膜 402上に配置される。ソース電極 212およびドレイン電極 222の材質 は、例えば銀である。
[0079] チャネルギャップ 112は、ソース電極 212とドレイン電極 222との間に配置される。
チャネルギャップの高さは 0· 01〜； 10 mで、幅は 1〜50 111である。チャネルギヤ ップ 112は、ゲート絶縁膜 402と同じ材質であっても、異なる材質であってもよい。有 機半導体層 302は、ソース電極 212、ドレイン電極 222およびチャネルギャップ 112 上に配置される。
[0080] ノ ンク 122は、ゲート絶縁膜 402、ソース電極 212、ドレイン電極 222および有機半 導体層 302の領域を規定するように基板 101上に配置されている。バンク 122の高さ は、 0. l〜5〃mである。バンク 122の材質は例えば PETである。またバンク 122に は開口部 132が形成されている（図 7A、図 7C)。開口部 132は、後述するトップゲー ト型 TFT22の開口部 133と連結している（図 7A)。開口部 132および開口部 133に より、ゲート電極 232と、ドレイン電極 223とが同一平面上に連結して配置されること ができる。バンク 122に形成された開口部 132の幅は、 3〜200〃111であり、高さは 2 0〜200nmであることが好まし!/、。
[0081] 2.トップゲート型 TFT22について
トップゲート型 TFT22は、基板 101、ソース電極 213およびドレイン電極 223、チヤ ネノレギャップ 113、有機半導体層 303、ゲート絶縁膜 403、ゲート電極 233およびバ ンク 123を有する。 [0082] 基板 101はボトムゲート型 TFT21の基板と同じであり、ボトムゲート型 TFT21およ びトップゲート型 TFT22は基板 101を共用している。ソース電極 213およびドレイン 電極 223は、基板 101上に配置される。ソース電極 213およびドレイン電極 223の材 質は、例えば銀である。チャネルギャップ 113は、ソース電極 213とドレイン電極 223 との間に配置される。チャネルギャップ 113の材質は例えば PETである。チャネルギ ヤップの高さは 0· 01〜； 10 mで、幅は 1〜50 111である。有機半導体層 303は、ソ ース電極 213、ドレイン電極 223およびチャネルギャップ 113上に配置される。ゲート 絶縁膜 403は有機半導体層 303上に配置される。ゲート電極 233は、ゲート絶縁膜 403上に配置される。ゲート電極 233の材質は例えば銀である。
[0083] ノ ンク 123は、有機半導体層 303、ゲート絶縁膜 403およびゲート電極 233の領域 を規定するように基板 101上に配置されている。またバンク 123には開口部 133が形 成されている（図 7A)。開口部 133は、前述したボトムゲート型 TFT21の開口部 132 と連結している（図 7A)。開口部 132および開口部 133により、ドレイン電極 223と、 ボトムゲート型 TFT21のゲート電極 232とが同一平面上に連結して配置されることが できる。
[0084] 3.半導体デバイス 20の製造方法について
半導体デバイス 20の製造方法は、例えば、
1)基板 101を、インプリント加工により適切に成形するステップ（図 8A)、
2)ゲート電極 232、ドレイン電極 223およびソース電極 213を形成するステップ（図 8B)、
4)ボトムゲート型 TFT21の、ゲート絶縁膜 402、チャネルギャップ 112、および半 導体層 302、ならびにトップゲート型 TFT22の有機半導体層 303、ゲート絶縁膜 40 3、およびゲート電極 233を形成するステップ（図 8D)
[0085] 1)ステップでは、基板 101をインプリント加工することにより、トップゲート型 TFT22 のバンク 123およびチャネルギャップ 113を形成し、ボトムゲート型 TFT21のバンク 1 22を形成する。また、 1)ステップにおけるバンク 122およびバンク 123は、後述する ゲート電極 232およびドレイン電極 223を同一平面上に連結して形成するための溝 を有している。
[0086] 2)ステップでは、ボトムゲート型 TFT21のゲート電極 232と、トップゲート型 TFT22 のドレイン電極 223およびソース電極 213を、塗布法により形成する（図 8B)。図 8B に示されるように、ボトムゲート型 TFT21のゲート電極 232と、トップゲート型 TFT22 のドレイン電極 223およびソース電極 213は、同一平面上に配置される。また、ゲート 電極 232とドレイン電極 223は、バンク 122およびバンク 123に形成された溝を介し て連結している。バンク 122、溝、バンク 123およびチャネルギャップ 113によって規 定された領域に、電極材料を含むインク (例えば、銀ナノパーティクルおよび有機バ インダーを含むインク）を、インクジェット法などにより塗布し、乾燥、固化させて、一括 してゲート電極 232、ドレイン電極 223およびソース電極 213を形成することができる 。チャネルギャップ 113の上表面は、予め撥液化処理されていることが好ましい。チヤ ネルギャップ 113の上表面を予め撥液化処理することで塗布法によって形成されるソ ース電極 213およびドレイン電極 223を確実に分離して、チャネル領域を形成するこ と力 Sできる。
[0087] トップゲート型 TFT22のチャネルギャップ 113の上面に、撥液化処理を施した場合 には、ゲート電極 232、ドレイン電極 223およびソース電極 213を一括して塗布形成 したのち、加熱したり、洗浄したりして撥液性を除去してもよい。もちろん、電極材料を 含むインクを乾燥させるときに、撥液性を除去してもよい。
[0088] 3)ステップでは、バンク 122およびバンク 123に形成された溝を埋める。バンク 122 およびバンク 123に形成された溝を埋めることで、有機半導体層 302および 302など の領域をより正確に規定することができる。バンク 122およびバンク 123に形成された 溝を埋める材質は、バンク 122およびバンク 123の材質と同じであってよい。バンク 1 22およびバンク 123に形成された溝を埋める方法は、フォトリソグラフィ法が好ましい 。バンク 122およびバンク 123に形成された溝が埋められることで開口部 132および 開口部 133が形成される。
[0089] 4)ステップは、 a)ボトムゲート型 TFT21の部材を形成すること、および b)トップゲー ト型 TFT22の部材を形成することを含む。それぞれの部材の形成方法は、実施の形 態 1を参照すればよい。 [0090] このように本発明の半導体デバイスは、ボトムゲート型 TFT21のゲート電極 232と、 トップゲート型 TFT22のドレイン電極 223およびソース電極 213力 塗布により一括 で形成できること力 、製造プロセスを減らすことができ、製造コストを下げることがで きる。したがって本発明によれば、低コストの半導体デバイスを提供することができる
〇
[0091] (実施の形態 3)
実施の形態 3では実施の形態 2の半導体デバイス 20に、有機発光素子 31が接続 された有機 ELデバイス 30について説明する。実施の形態 3では、半導体デバイス 2
0のボトムゲート型 TFT21をドライビング TFT、トップゲート型 TFT22をスイッチング
TFTとして用いる。つまり、ボトムゲート型 TFT21のドレイン電極 222と有機発光素 子 31の陽極 240とが接続されている。
[0092] 図 9は、有機 ELデバイス 30の断面図である。実施の形態 2の半導体デバイス 20と 重複する構成要素については、同一の符号を付し、説明は省略する。
[0093] 発光素子 31は、陽極 240、有機発光層 310、陰極 250、封止膜 500、平坦化層 60
0、コンタクトホール 610、平坦化膜 620、バンク 124を有する。また、発光素子 31はト ップェミッション型発光素子である。
[0094] 平坦化層 600は、半導体デバイス 20上に配置される絶縁層である。平坦化層 600 の材質の例には、アクリル樹脂や BCB樹脂、ノポラック樹脂などが含まれる。また平 坦化層 600と半導体デバイス 20との間には、半導体デバイス 20を保護するためパリ レンや Si N 、 SiOなどからなる膜が配置されることが好ましい。平坦化層 600は、例
3 4 2
えばスピンコート法によって形成される。半導体デバイス 20を保護する膜は、蒸着法 や CVD法などによって形成されてよい。また、平坦化層 600は、半導体デバイス 20 と発光素子 31とを接続するためのコンタクトホール 610を有する。コンタクトホール 61 0は、平坦化層 600の材質がフォト感光性樹脂である場合は、フォトリソグラフイイ法 によって形成されてよぐ平坦化層 600の材質がフォト感光性樹脂でない場合は、ド ライエッチング法によって形成されてよい。コンタクトホール 610に金属などの導電部 材をスパッタリングすることで、ボトムゲート型 TFT21のドレイン電極 222と陽極 240と を接続する導電層が形成される。 [0095] 陽極 240は、平坦化層 600上に配置される導電層である。陽極 240はボトムゲート 型 TFT21のドレイン電極 222とコンタクトホール 610を介して接続している。半導体 デバイス 20において、ボトムゲート TFT21のドレイン電極 222がバンク内部まで延長 されている。延長されたドレイン電極 222にコンタクトホール 610が接続されていれば よい。陽極 240は、銀などからなる反射陽極であることが好ましい。
[0096] 有機発光層 310は有機発光材料を含む。有機発光層に含まれる有機発光材料の 例には、ポリフエ二レンビニレンおよびその誘導体、ポリアセチレンおよびその誘導体 、ポリフエ二レンおよびその誘導体、ポリパラフエ二レンエチレンおよびその誘導体、 ポリ 3 キシルチオフェンおよびその誘導体、ポリフリオレンおよびその誘導体など が含まれる。有機発光層はさらに正孔注入層や中間層、電子輸送層などを含んでい てもよい。
[0097] 陰極 250は、有機発光層 310上に配置される導電層である。陰極 250は光を透過 させる材質からなることが好ましい。陰極 250上にはさらに平坦化膜 620が配置され る。平坦化層 620の材質および製法は平坦化層 600と同じであってよい。
[0098] 封止膜 500は、陽極 240、有機発光層 310および陰極 250を水分や熱、衝撃など 力も保護するための膜である。封止膜 500は、平坦化層 620および陰極 250上に配 置される。封止膜 500の材質の例には、 SiNや SiONなどが含まれる。封止膜 500の 好ましい材質は、 SiNである。封止膜 500の好ましい厚さは、 20 200nmである。
[0099] バンク 124は、陽極 240、有機発光層 310、平坦化層 620の領域を規定する。バン ク 124の材質は例えば PETである。
[0100] 本出願 (ま、 2006年 12月 18曰出願の特願 2006— 339651 ίこ基づく優先権を主張 する。当該出願明細書に記載された内容は、すべて本願明細書に援用される。 産業上の利用可能性
[0101] 本発明における半導体デバイスおよびその製造方法は、フレキシブルディスプレイ や、安価な半導体デバイスの製造に有用である。

Claims

請求の範囲
[1] 基板表面に配置されたソース電極およびドレイン電極；前記ソース電極と前記ドレイ ン電極とを分断するチャネルギャップ；前記ソース電極および前記ドレイン電極、なら びに前記チャネルギャップ上に配置された有機半導体層；前記有機半導体層上に 配置された絶縁膜；前記絶縁膜状に配置されたゲート電極；および前記有機半導体 層を規定するバンクを有し、
前記バンクの前記基板表面からの高さは、前記チャネルギャップの基板表面からの 高さよりも高ぐかつ前記バンクには溝が形成されている有機半導体素子 Aと、 前記有機半導体素子 Aのバンクに形成された溝を介して、前記有機半導体素子 A のゲート電極と接続しているソース電極またはドレイン電極を有する有機半導体素子
Bとを含む、半導体デバイス。
[2] 前記有機半導体素子 Aのゲート電極と、前記有機半導体素子 Bのソース電極また はドレイン電極とは、同一平面上にある、請求項 1に記載の半導体デバイス。
[3] 前記有機半導体素子 Bは、前記基板表面に配置されたゲート電極；前記ゲート電 極上に配置された絶縁膜；前記絶縁膜上に配置されたソース電極およびドレイン電 極；前記ソース電極およびドレイン電極上に配置された有機半導体層；および前記有 機半導体層を規定するバンクを有し、
前記有機半導体素子 Bのバンクには、前記有機半導体素子 Aのバンクの溝と連通 している溝が形成されており、
当該連通している溝を介して、前記有機半導体素子 Aのゲート電極と、前記有機半 導体素子 Bのソース電極またはドレイン電極とが接続している、
請求項 1に記載の半導体デバイス。
[4] 前記溝の幅は、 3-200 ,1 mである、請求項 1に記載の半導体デバイス。
[5] 請求項 1に記載の半導体デバイス、および
前記有機半導体素子 Aのドレイン電極に接続された画素電極を有する有機発光素 子を含む、有機 ELデバイス。
[6] 基板表面に配置されたソース電極およびドレイン電極；前記ソース電極と前記ドレイ ン電極とを分断するチャネルギャップ；前記ソース電極および前記ドレイン電極、なら びに前記チャネルギャップ上に配置された有機半導体層；前記有機半導体層上に 配置された絶縁膜；前記絶縁膜状に配置されたゲート電極；ならびに前記有機半導 体層を規定するバンクを有し、
前記バンクの前記基板表面からの高さは、前記チャネルギャップの基板表面からの 高さよりも高く、かつ前記バンクには開口部が形成されている有機半導体素子 Aと、 前記有機半導体素子 Aのバンクに形成された開口部を介して、前記有機半導体素 子 Aのソース電極またはドレイン電極と接続しているゲート電極を有する有機半導体 素子 Bとを含む、半導体デバイス。
[7] 前記有機半導体素子 Aのソース電極またはドレイン電極と、前記有機半導体素子 B のゲート電極とは、同一平面上にある、請求項 6に記載の半導体デバイス。
[8] 前記有機半導体素子 Bは、前記基板表面に配置されたゲート電極；前記ゲート電 極上に配置された絶縁膜；前記絶縁膜上に配置されたソース電極およびドレイン電 極；前記ソース電極およびドレイン電極上に配置された有機半導体層；および前記有 機半導体層を規定するバンクを有し、
前記有機半導体素子 Bのバンクには、前記有機半導体素子 Aのバンクの開口部と 連通している開口部が形成されており、
当該連通している開口部を介して、前記有機半導体素子 Aのソース電極またはドレ イン電極と、前記有機半導体素子 Bのゲート電極とが接続している、
請求項 6に記載の半導体デバイス。
[9] 前記開口部の幅は 3〜200 μ mであり、高さは 20〜200nmである請求項 6に記載 の半導体デバイス。
[10] 請求項 6に記載の半導体デバイス、および
前記有機半導体素子 Bのドレイン電極に接続された画素電極を有する有機発光素 子を含む、有機 ELデバイス。
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