KR101638200B1 - 유기 반도체 장치 및 유기 반도체 장치의 제조 방법 - Google Patents

유기 반도체 장치 및 유기 반도체 장치의 제조 방법 Download PDF

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Abstract

유기 반도체층의 열화를 방지할 수 있는 유기 반도체 장치를 제공한다.
기판(11)과, 기판 상에 형성된 게이트 전극(12)과, 게이트 전극 상에 형성된 게이트 절연막(13)과, 게이트 절연막 상에 형성된 드레인 전극(14)과, 드레인 전극을 둘러싸도록 형성된 환상의 소스 전극(15)과, 게이트 절연막 상에서 소스 전극에 의해 둘러싸인 영역에 형성된 유기 반도체층(17)과, 게이트 절연막 상에서 소스 전극의 외측에 형성된 도전성 가이드 부재(16)와, 도전성 가이드 부재에 의해 둘러싸인 영역에 형성된 보호막(18)을 구비한다.

Description

유기 반도체 장치 및 유기 반도체 장치의 제조 방법{ORGANIC SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING ORGANIC SEMICONDUCTOR DEVICE}
본 발명은, 유기 박막 트랜지스터 등인 유기 반도체 장치 및 그 제조 방법에 관한 것이다.
종래로부터, 액정 디스플레이 또는 유기 EL 디스플레이 등의 액티브 매트릭스 구동형의 플랫 패널 디스플레이(FPD)에서는, 화소를 구동하기 위해 박막 트랜지스터(TFT)라고 불리는 스위칭 소자가 이용되고 있다.
최근, 차세대의 FPD 또는 전자 페이퍼 등에 있어서의 화소 구동 등의 스위칭 소자로서, 유기 박막 트랜지스터가 주목받고 있으며, 종래로부터 여러 가지 제안이 이루어지고 있다(예를 들면, 특허문헌 1 참조).
이하, 특허문헌 1에 개시된 종래의 유기 박막 트랜지스터에 대해, 도 13a 및 도 13b를 이용하여 설명한다. 도 13a는, 종래의 유기 박막 트랜지스터의 평면도에 관한 것으로, 드레인 전극, 소스 전극 및 게이트 전극을 나타낸 평면도이다. 도 13b는, 도 13a에 나타낸 G-G'선을 따라 절단한 종래의 유기 박막 트랜지스터의 단면도이다.
도 13a 및 도 13b에 나타낸 바와 같이, 종래의 유기 박막 트랜지스터(101)는, 기판(111)과, 기판(111) 상에 형성된 원형의 게이트 전극(112)과, 게이트 전극(112) 상에 형성된 게이트 절연막(113)과, 게이트 절연막(113) 상에 형성된 원형의 드레인 전극(114)과, 게이트 절연막(113) 상에서 드레인 전극(114)의 주위에 형성된 링형상의 소스 전극(115)을 구비한다.
또, 종래의 유기 박막 트랜지스터(101)는, 드레인 전극(114)과 소스 전극(115)의 사이를 메우도록 하여, 드레인 전극(114) 및 소스 전극(115)을 포함하는 영역 상에 유기 반도체층(117)이 형성되어 있다. 유기 반도체층(117)은, 드레인 전극(114) 상으로부터 유기 반도체 재료를 포함하는 용액을 도포함으로써 성막되어 있다.
또한, 종래의 유기 박막 트랜지스터(101)에서는, 유기 반도체층(117)이 공기 중의 수분이나 산소에 의해 열화하는 것을 억제하기 위해, 유기 반도체층(117) 상에 패시베이션막(120)이 형성되어 있다.
일본국 특허공개 2007-273957호 공보
그러나, 종래의 유기 박막 트랜지스터(101)에서는, 유기 반도체층(117) 상에 형성된 패시베이션막(120)이, 유기 박막 트랜지스터(101)의 전면에 도포 형성되는 것이며, 유기 반도체층(117) 그 자체의 보호막으로서는 충분히 기능하고 있지 않다.
이 때문에, 종래의 유기 박막 트랜지스터(101)에서는, 수분이나 산소 등이 유기 반도체층(117)에 침입하는 것을 완전히 억제할 수 없으며 유기 반도체층(117)이 열화하여, 임계치 전압(Vt)이 변동한다는 문제가 있다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것이며, 유기 반도체층을 효과적으로 보호하여 유기 반도체층의 열화를 방지할 수 있는 유기 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 문제를 해결하기 위해, 본 발명에 따른 유기 반도체 장치의 한 양태는, 기판과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 소스 전극 또는 드레인 전극 중 어느 한쪽의 제1 전극과, 상기 게이트 절연막 상에서 소스 전극 또는 드레인 전극 중 다른 어느 한쪽의 전극으로서 상기 제1 전극을 둘러싸도록 형성된 환상(環狀)의 제2 전극과, 상기 게이트 절연막 상에서 상기 환상의 제2 전극에 의해 둘러싸인 영역에 상기 제1 전극을 덮어 도포되고 상기 환상의 제2 전극에 의해 외주가 규제된 유기 반도체층과, 상기 게이트 절연막 상에서 상기 환상의 제2 전극의 외측에 형성된 환상의 도전성 가이드 부재와, 상기 환상의 도전성 가이드 부재에 의해 둘러싸인 영역에 상기 유기 반도체층을 덮어 도포되고 상기 환상의 도전성 가이드 부재에 의해 외주가 규제되어 상기 유기 반도체층을 보호하는 보호막을 구비한다.
본 발명에 따른 유기 반도체 장치에 의하면, 보호막에 의해 수분 또는 산소 혹은 불순물이 유기 반도체층에 침입하는 것을 억제할 수 있으므로, 유기 반도체층의 열화를 방지할 수 있다. 따라서, 임계치 전압의 변동이 적은 유기 반도체 장치를 실현할 수 있다.
도 1a는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 평면도에 관한 것으로, 드레인 전극, 소스 전극 및 도전성 가이드 부재를 도시한 평면도이다.
도 1b는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 평면도에 관한 것으로, 게이트 전극, 드레인 배선 및 소스 배선을 도시한 평면도이다.
도 1c는, 도 1a에 나타낸 A-A'선을 따라 절단한 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 단면도이다.
도 1d는, 도 1a에 나타낸 B-B'선을 따라 절단한 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 단면도이다.
도 2는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치와 비교예와 따른 유기 반도체 장치에 대해, 게이트 전압과 드레인 전류의 관계를 도시한 도면이다.
도 3a는, 비교예에 따른 유기 반도체 장치의 평면도에 관한 것으로, 드레인 전극 및 소스 전극을 도시한 평면도이다.
도 3b는, 도 3a에 나타낸 C-C'선을 따라 절단한 비교예에 따른 유기 반도체 장치의 단면도이다.
도 4는, 액티브 매트릭스형의 표시 장치에 있어서, 2개의 화소의 구성을 모식적으로 나타낸 도면이다.
도 5a는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S101의 공정을 도시한 도면이다.
도 5b는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S102의 공정을 도시한 도면이다.
도 5c는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S103의 공정을 도시한 도면이다.
도 5d는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S104의 공정을 도시한 도면이다.
도 5e는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S105의 공정을 도시한 도면이다.
도 5f는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S106의 공정을 도시한 도면이다.
도 5g는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S107의 공정을 도시한 도면이다.
도 5h는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S108의 공정을 도시한 도면이다.
도 5i는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S109의 공정을 도시한 도면이다.
도 5j는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 있어서의 단계 S110의 공정을 도시한 도면이다.
도 6a는, 본 발명의 실시 형태 1의 변형예 1에 따른 유기 반도체 장치의 평면도에 관한 것으로, 드레인 전극, 소스 전극 및 도전성 가이드 부재를 도시한 평면도이다.
도 6b는, 본 발명의 실시 형태 1의 변형예 1에 따른 유기 반도체 장치의 평면도에 관한 것으로, 게이트 전극, 드레인 배선 및 소스 배선을 도시한 평면도이다.
도 7a는, 본 발명의 실시 형태 1의 변형예 2에 따른 유기 반도체 장치의 평면도에 관한 것으로, 드레인 전극, 소스 전극 및 도전성 가이드 부재를 도시한 평면도이다.
도 7b는, 본 발명의 실시 형태 1의 변형예 2에 따른 유기 반도체 장치의 평면도에 관한 것으로, 게이트 전극, 드레인 배선 및 소스 배선을 도시한 평면도이다.
도 8a는, 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 평면도에 관한 것으로, 드레인 전극, 소스 전극 및 도전성 가이드 부재를 도시한 평면도이다.
도 8b는, 도 8a에 나타낸 D-D'선을 따라 절단한 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 단면도이다.
도 9a는, 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 제조 방법에 있어서의 유기 반도체 재료를 포함하는 용액을 도포하는 공정의 평면도이다.
도 9b는, 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 제조 방법에 있어서의 유기 반도체 재료를 포함하는 용액을 도포하는 공정의 단면도(도 9a에 나타낸 E-E'선을 따라 절단한 단면도)이다.
도 10a는, 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 제조 방법에 있어서의 오버코트재를 포함하는 용액을 도포하는 공정의 평면도이다.
도 10b는, 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 제조 방법에 있어서의 오버코트재를 포함하는 용액을 도포하는 공정의 단면도(도 10a에 나타낸 F-F'선을 따라 절단한 단면도)이다.
도 11은, 본 발명의 실시 형태 3에 따른 유기 EL 디스플레이의 일부 절결 사시도이다.
도 12는, 본 발명의 각 실시 형태에 따른 유기 반도체 장치를 이용한 화소의 회로 구성도이다.
도 13a는, 종래의 유기 박막 트랜지스터의 평면도에 관한 것으로, 드레인 전극, 소스 전극 및 게이트 전극을 도시한 평면도이다.
도 13b는, 도 13a에 나타낸 G-G'선을 따라 절단한 종래의 유기 박막 트랜지스터의 단면도이다.
도 14는, 종래의 유기 박막 트랜지스터를 개량한 유기 박막 트랜지스터의 단면도이다.
본 발명에 따른 유기 반도체 장치의 한 양태는, 기판과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 소스 전극 또는 드레인 전극 중 어느 한쪽의 제1 전극과, 상기 게이트 절연막 상에서 소스 전극 또는 드레인 전극 중 다른 어느 한쪽의 전극으로서 상기 제1 전극을 둘러싸도록 형성된 환상의 제2 전극과, 상기 게이트 절연막 상에서 상기 환상의 제2 전극에 의해 둘러싸인 영역에 상기 제1 전극을 덮어 도포되고 상기 환상의 제2 전극에 의해 외주가 규제된 유기 반도체층과, 상기 게이트 절연막 상에서 상기 환상의 제2 전극의 외측에 형성된 환상의 도전성 가이드 부재와, 상기 환상의 도전성 가이드 부재에 의해 둘러싸인 영역에 상기 유기 반도체층을 덮어 도포되고 상기 환상의 도전성 가이드 부재에 의해 외주가 규제되어 상기 유기 반도체층을 보호하는 보호막을 구비한다.
이에 의해, 보호막에 의해 수분이나 산소 혹은 불순물이 유기 반도체층에 침입하는 것을 억제할 수 있으므로, 유기 반도체층이 열화하는 것을 방지할 수 있다. 또, 도전성 가이드 부재에 의해 보호막의 외주가 규제되어 있으므로, 보호막에 의해 층간의 배선 접속에 문제점이 생기는 일도 없다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 보호막 상에 형성된 층간 절연막을 구비하는 것이 바람직하다.
이에 의해, 보호막에 의해 유기 반도체층의 특성 열화를 방지할 수 있음과 더불어, 층간 절연막에 의해 층간에 있어서의 전류 리크를 방지할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 환상의 제2 전극은, 환상의 소스 전극이며, 상기 환상의 도전성 가이드 부재에는, 상기 환상의 소스 전극에 인가되어 있는 전압과 동일 전위의 전압이 인가되어 있는 것이 바람직하다.
이에 의해, 소스 전극과 도전성 가이드 부재의 사이에는 전위차가 생기지 않으므로, 소스 전극과 도전성 가이드 부재의 사이의 미소한 전류의 발생을 억제하여, 오프 전류의 증가를 억제할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 환상의 도전성 가이드 부재 및 상기 환상의 소스 전극에 인가되어 있는 전압은 0V인 것이 바람직하다.
이에 의해, 유기 반도체 장치간의 상호 작용에 의한 영향을 거의 해소할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 보호막은, 광으로 가교하는 고분자 재료, 또는 저분자 재료를 포함하는 것이 바람직하다. 또, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 보호막은, 광 및 열로 가교하는 고분자 재료, 또는 저분자 재료를 포함하는 것이 바람직하다.
보호막의 재료로서 광으로 가교하는 재료를 이용함으로써, 보호막 중의 분자 구조가 치밀해져 폴리머의 결합을 강고하게 할 수 있다. 이에 의해, 유기 반도체층에 침입하려고 하는 수분이나 산소 혹은 불순물을 효과적으로 차단할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 환상의 제2 전극은, 상기 제1 전극을 중심으로 한 연속적인 환상 형상인 것이 바람직하다.
이에 의해, 제1 전극과 제2 전극의 거리를 일정하게 할 수 있으므로, 제1 전극과 제2 전극의 사이에서 전계를 균일하게 할 수 있다. 또, 환상의 제2 전극은 연속적인 형상이며 도중에 끊어져 있지 않은 구성으로 되어 있으므로, 환상의 제2 전극에 의해 둘러싸인 영역에 도포되는 유기 반도체층은, 환상의 제2 전극에 의해 규제되어 당해 영역으로부터 누출되는 일이 없다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 환상의 제2 전극은 원형 형상인 것이 바람직하다. 또, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 환상의 도전성 가이드 부재는 원형 형상인 것이 바람직하다.
이에 의해, 각 전극을 동심원형상으로 형성할 수 있으므로, 전계 분포를 균일하게 할 수 있다. 또한, 각 전극을 동심원형상으로 형성함으로써, 유기 반도체층 또는 보호막의 재료를 포함하는 용액을 도포하였 때에 당해 용액이 동심원형상으로 확산되어 가므로, 막 두께 얼룩이 없는 균일성이 우수한 유기 반도체층 또는 보호막을 형성할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 환상의 제2 전극은 직사각형 형상인 것이 바람직하다. 또, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 환상의 도전성 가이드 부재는 직사각형 형상인 것이 바람직하다.
이에 의해, 전극의 레이아웃 설계의 자유도를 향상시킬 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 제1 전극, 상기 환상의 제2 전극 및 상기 환상의 도전성 가이드 부재는, 상기 게이트 절연막을 형성의 토대로 하며, 동일한 높이인 것이 바람직하다.
이에 의해, 드레인 전극, 소스 전극 및 도전성 가이드 전극을 동일 공정으로 제조할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 제1 전극, 상기 환상의 제2 전극 및 상기 환상의 도전성 가이드 부재는, 동일 재료에 의해 형성되어 있는 것이 바람직하다.
이에 의해, 드레인 전극, 소스 전극 및 도전성 가이드 전극을 동일 공정으로 제조할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 한 양태에 있어서, 상기 기판 상에서 상기 게이트 전극과 동일 층에 형성된 인출 배선과, 상기 제1 전극의 아래쪽에서 상기 게이트 절연막에 형성된 콘택트부를 구비하며, 상기 제1 전극은, 상기 콘택트부를 통해 상기 인출 배선과 전기적으로 접속되어 있는 것이 바람직하다.
이에 의해, 게이트 전극과 동일 층의 인출 배선과 게이트 절연막 상의 제1 전극을 전기적으로 접속시킬 수 있다.
또, 본 발명에 따른 유기 반도체 장치의 제조 방법의 한 양태에 있어서, 기판을 준비하는 제1 공정과, 상기 기판 상에 게이트 전극을 형성하는 제2 공정과, 상기 게이트 전극 상에 게이트 절연막을 형성하는 제3 공정과, 상기 게이트 절연막 상에 금속막을 형성하는 제4 공정과, 소정의 패터닝에 의해 상기 금속막으로부터, 소스 전극 또는 드레인 전극 중 어느 한쪽의 제1 전극, 소스 전극 또는 드레인 전극 중 다른 어느 한쪽의 환상의 제2 전극, 및, 상기 환상의 제2 전극의 외주를 둘러싸는 환상의 도전성 가이드 부재를 형성하는 제5 공정과, 상기 환상의 제2 전극에 의해 둘러싸인 영역에 상기 제1 전극을 덮도록 유기 반도체층의 재료를 도포하여 상기 환상의 제2 전극에 의해 외주가 규제된 유기 반도체층을 형성하는 제6 공정과, 상기 환상의 도전성 가이드 부재에 의해 둘러싸인 영역에 상기 유기 반도체층을 덮도록 소정의 재료를 도포하여 상기 환상의 도전성 가이드 부재에 의해 외주가 규제된 상기 유기 반도체층을 보호하는 보호막을 형성하는 제7 공정을 포함하는 것이다.
이에 의해, 보호막의 재료를 도전성 가이드 부재에 의해 규제할 수 있으므로, 보호막을 형성하기 위해서만의 뱅크 등의 구성을 별도로 설치할 필요가 없다. 또, 소스 전극에 의해 유기 반도체층을 규제할 수 있으므로, 유기 반도체층을 형성하기 위해서만의 뱅크 등의 구성을 별도로 설치할 필요도 없다.
또, 유기 반도체층을 규제하는 소스 전극과 보호막을 규제하는 도전성 가이드 부재를, 드레인 전극을 형성하는 공정과 동일한 공정으로 형성하므로, 도전성 가이드 부재를 형성하기 위해서만, 드레인 전극 또는 소스 전극을 형성하는 공정과는 다른 공정을 별도로 설치할 필요가 없다.
또한, 본 발명에 따른 유기 반도체 장치의 제조 방법의 한 양태에 있어서, 상기 보호막 상에 층간 절연막을 형성하는 제8 공정을 포함하는 것이 바람직하다.
이에 의해, 보호막에 의해 유기 반도체층의 특성 열화를 방지할 수 있음과 더불어, 층간 절연막에 의해 층간에 있어서의 전류 리크를 방지할 수 있는 유기 반도체 장치를 제조할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 제조 방법의 한 양태에 있어서, 상기 제2 공정에서, 상기 기판 상에, 상기 제1 전극용의 인출 배선을 형성하고, 상기 제3 공정에서, 상기 게이트 절연막 상에 상기 제1 전극과 상기 인출 배선을 접속하는 콘택트 홀을 형성하는 것이 바람직하다.
이에 의해, 기판 상의 인출 배선과 게이트 절연막 상의 제1 전극을 전기적으로 접속시킬 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 제조 방법의 한 양태에 있어서, 상기 제6 공정에서, 잉크젯 방법에 의해, 상기 유기 반도체층의 재료를 도포하는 것이 바람직하다.
이에 의해, 잉크젯 방법에 의해, 용이하게 유기 반도체층을 형성할 수 있다.
또한, 본 발명에 따른 유기 반도체 장치의 제조 방법의 한 양태에 있어서, 상기 제7 공정에서, 잉크젯 방법에 의해, 상기 보호막의 상기 소정의 재료를 도포하는 것이 바람직하다.
이에 의해, 잉크젯 방법에 의해, 용이하게 보호막을 형성할 수 있다.
또, 본 발명에 따른 유기 반도체 장치의 다른 한 양태는, 상술한 본 발명에 따른 유기 반도체 장치의 한 양태인 제1 유기 반도체 장치와, 상기 기판 상에 형성된 제2 게이트 전극과, 상기 제2 게이트 전극 상에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 소스 전극 또는 제2 드레인 전극 중 어느 한쪽의 제3 전극과, 상기 제2 게이트 절연막 상에서 상기 제2 소스 전극 또는 상기 제2 드레인 전극 중 다른 어느 한쪽의 전극이며 상기 제3 전극을 둘러싸도록 형성된 환상의 제4 전극과, 상기 제2 게이트 절연막 상에서 상기 환상의 제4 전극에 의해 둘러싸인 영역에 상기 제3 전극을 덮어 도포되고 상기 환상의 제4 전극에 의해 외주가 규제된 제2 유기 반도체층과, 상기 제2 게이트 절연막 상에서 상기 환상의 제4 전극의 외측에 형성된 환상의 제2 도전성 가이드 부재와, 상기 환상의 제2 도전성 가이드 부재에 의해 둘러싸인 영역에 상기 제2 유기 반도체층을 덮어 도포되고 상기 환상의 제2 도전성 가이드 부재에 의해 외주가 규제되어 상기 제2 유기 반도체층을 보호하는 제2 보호막을 구비한 제2 유기 반도체 장치를 포함하며, 상기 제2 유기 반도체 장치의 상기 환상의 제2 도전성 가이드 부재에는, 상기 제1 유기 반도체 장치의 상기 환상의 도전성 가이드 부재에 인가되어 있는 전압과 동일 전위의 전압이 인가되어 있다.
이에 의해, 제1 유기 반도체 장치의 제1 도전성 가이드 부재와 제2 유기 반도체 장치의 제2 도전성 가이드 부재의 사이에는 전위차가 생기지 않으므로, 제1 유기 반도체 장치의 제1 도전성 가이드 부재와 제2 유기 반도체 장치의 제2 도전성 가이드 부재의 사이에 생길 수 있는 전계의 발생을 억제할 수 있다. 따라서, 인접하는 유기 반도체 장치끼리의 상호 작용에 의해 오프 전류가 증가하는 것을 억제할 수 있다.
(유기 박막 트랜지스터에 대한 고찰)
상술한 바와 같이, 도 13a 및 도 13b에 나타낸 종래의 유기 박막 트랜지스터(101)에서는, 패시베이션막(120)이 유기 반도체층(117)의 보호막으로서 충분히 기능하고 있지 않다. 이 결과, 종래의 유기 박막 트랜지스터(101)에서는, 유기 반도체층(117)이 열화하여 임계치 전압(Vt)이 변동한다는 문제가 있다.
이것은, 종래의 유기 박막 트랜지스터(101)의 패시베이션막(120)은, 단지 층간 절연막으로서의 기능을 하고 있는 것에 지나지 않는다고 생각된다. 즉, 종래의 유기 박막 트랜지스터(101)의 패시베이션막(120)은, 층간에 있어서의 전류 리크의 발생을 방지하는 기능을 하고 있는 것에 지나지 않는다.
그래서, 본원의 발명자들은, 유기 반도체층의 열화를 방지하기 위한 구조에 대해 열심히 검토하였다. 이하, 그 검토 내용에 대해 상술한다.
우선, 패시베이션막과는 별도로, 유기 반도체층을 보호하는 것을 주목적으로 한 보호층을 형성하는 것을 생각하였다. 이 경우, 도 14에 나타낸 바와 같이, 보호막(121)과 함께 유기 반도체층(117)을 원하는 영역에 형성하기 위해, 소스 전극(115)을 외측으로부터 둘러싸도록 하여 뱅크(122)를 형성하고, 뱅크(122)의 내측에 유기 반도체층(117)과 보호막(121)을 형성하는 것을 시험해 보았다.
그러나, 이 방법에서는, 뱅크(122)의 재료비 및 뱅크(122)를 형성하기 위한 프로세스가 필요해져, 비용이 증대해 버린다는 과제가 남는다.
그래서, 본원의 발명자들은, 더욱 열심히 검토를 거듭한 결과, 이하에 상술하는 본 발명에 따른 유기 반도체 장치를 착상하기에 이르렀다.
이하, 본 발명에 따른 유기 반도체 장치 및 그 제조 방법에 대해, 실시 형태에 의거하여 설명한다.
(실시 형태 1)
우선, 본 발명의 실시 형태 1에 따른 유기 반도체 장치에 대해, 도 1a∼도 1d를 이용하여 설명한다. 도 1a는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 평면도에 관한 것으로, 소스 전극, 드레인 전극 및 도전성 가이드 부재를 도시한 평면도이다. 도 1b는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 평면도에 관한 것으로, 게이트 전극, 소스 배선 및 드레인 배선을 도시한 평면도이다. 도 1c는, 도 1a에 나타낸 A-A'선을 따라 절단한 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 단면도이다. 도 1d는, 도 1a에 나타낸 B-B'선을 따라 절단한 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 단면도이다.
도 1c에 나타낸 바와 같이, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)는, 기판(11), 게이트 전극(12), 게이트 절연막(13), 드레인 전극(14), 소스 전극(15), 도전성 가이드 부재(16), 유기 반도체층(17) 및 보호막(18)을 구비한다. 또한, 본 실시 형태에 있어서, 기판(11)으로서 유리 기판을 이용하였지만, 이것에 한정되지 않는다. 예를 들면, 기판(11)으로서, 플라스틱 필름 등의 가요성을 갖는 플렉시블 기판을 이용해도 상관없다.
게이트 전극(12)은, 도 1c 및 도 1d에 나타낸 바와 같이, 기판(11) 상에 형성된다. 게이트 전극(12)은, 도 1b에 나타낸 바와 같이, 평면에서 봤을 때에, 일부가 절결된 원형의 환상 형상이다. 게이트 전극(12)에는, 게이트 전극(12)에 소정의 게이트 전압을 인가하기 위한 인출 배선인 게이트 배선(12L)이 접속되어 있다. 게이트 전극(12) 및 게이트 배선(12L)은, 예를 들면, Mo(몰리브덴)과 W(텅스텐)의 합금, 혹은, Mo, Al(알루미늄), Al과 Cu(구리)의 합금 및 Cu에 의해 형성할 수 있다.
도 1b에 나타낸 바와 같이, 게이트 전극(12)의 내측에는, 드레인 배선(14L)의 단부에 위치하는 드레인 콘택트부(14C)가 형성되어 있다. 또, 드레인 콘택트부(14C)로부터 게이트 전극(12)의 외측을 향해 연장되도록 하여, 드레인 배선(14L)이 형성되어 있다. 드레인 배선(14L)은, 드레인 전극(14)에 소정의 드레인 전압을 인가하기 위한 인출 배선이다. 본 발명에 있어서, 드레인 배선(14L)을 게이트 전극(12)과 동일 층에 형성한 것은, 게이트 절연막(13) 상에 있어서의 소스 전극(15)을 연속적인 끊어진 부분이 없는 환상으로 형성하기 위해서이다. 즉, 소스 전극(15)은 드레인 전극(14)을 둘러싸고 있으므로, 상술한 바와 같이 드레인 배선(14L)과 드레인 전극(14)을 다른 층으로 하지 않으면, 도 13a에 나타낸 종래의 유기 반도체 트랜지스터와 같이, 소스 전극을 도중에 절단하여 드레인 전극과 드레인 배선을 접속할 필요가 있기 때문이다.
또, 게이트 전극(12)을 사이에 두고 드레인 콘택트부(14C)와 대향하는 위치에는 소스 콘택트부(15C)가 형성되어 있으며, 소스 콘택트부(15C)로부터 연장되도록 하여, 소스 배선(15L)이 형성되어 있다. 소스 배선(15L)은, 소스 전극(15)에 소정의 소스 전압을 인가하기 위한 인출 배선이다.
또한, 도 1c 및 도 1d에 나타낸 바와 같이, 드레인 배선(14L) 및 소스 배선(15L)은, 게이트 전극(12)과 동일 층이며, 게이트 전극(12)과 동일한 재료로 형성되어 있다.
도 1c 및 도 1d에 나타낸 바와 같이, 기판(11) 상으로서, 게이트 전극(12), 드레인 배선(14L) 및 소스 배선(15L)을 덮도록 하여 게이트 절연막(13)이 형성되어 있다. 게이트 절연막(13)은, 실리콘 산화막 혹은 실리콘 질화막 등, 또는 이들의 적층막으로 이루어지는 무기 절연막에 의해 형성할 수 있다. 또한, 게이트 절연막(13)으로서는, 폴리이미드, 폴리비닐페놀, 폴리프로필렌 등의 유기 절연막에 의해서도 형성할 수 있다.
도 1c 및 도 1d에 나타낸 바와 같이, 게이트 절연막(13) 상에는, 드레인 전극(14), 소스 전극(15) 및 도전성 가이드 부재(16)가 형성된다.
드레인 전극(14)은, 본 발명에 따른 제1 전극으로서, 도 1a 및 도 1c에 나타낸 바와 같이, 드레인 콘택트부(14C)보다 직경이 큰 원형이며, 도 1c에 나타낸 바와 같이, 게이트 절연막(13)을 통해 게이트 전극(12)의 내주 부분과 겹쳐지도록 형성되어 있다. 또, 도 1c 및 도 1d에 나타낸 바와 같이, 드레인 전극(14)과 드레인 콘택트부(14C)는, 게이트 절연막(13)에 형성된 콘택트 홀(CH)의 콘택트부를 통해 전기적으로 접속되어 있다.
소스 전극(15)은, 본 발명에 따른 제2 전극으로서, 도 1a 및 도 1c에 나타낸 바와 같이, 드레인 전극(14)의 중심을 중심으로 한 원형의 연속적인 환상 형상이며, 드레인 전극(14)을 둘러싸도록 형성되어 있다. 소스 전극(15)과 드레인 전극(14)은, 일정한 거리를 두고 형성되어 있다. 또, 소스 전극(15)은, 도 1a 및 도 1c에 나타낸 바와 같이, 게이트 절연막(13)을 통해 게이트 전극(12)의 외주 부분과 겹쳐지도록 형성되어 있다. 소스 전극(15)과 소스 콘택트부(15C)는, 도 1d에 나타낸 바와 같이, 게이트 절연막(13)에 형성된 콘택트 홀(CH)의 콘택트부에 의해 전기적으로 접속되어 있다.
또한, 드레인 전극(14) 및 소스 전극(15)은, 예를 들면, Mo, W, Au(금), Ag(은)을 이용하여 형성할 수 있다.
도전성 가이드 부재(16)는, 도 1a에 나타낸 바와 같이, 원형의 연속적인 환상 형상의 가이드 전극이며, 소스 전극(15)을 둘러싸도록 형성되어 있다. 도전성 가이드 부재(16)와 소스 전극(15)은, 일정한 거리를 두고 형성되어 있다. 또, 도전성 가이드 부재(16)에는, 당해 도전성 가이드 부재(16)에 소정의 전압을 인가하기 위한 가이드 배선(16L)이 접속되어 있다. 도전성 가이드 부재(16)는, 도 1c 및 도 1d에 나타낸 바와 같이, 드레인 전극(14) 및 소스 전극(15)과 동일 층이며, 드레인 전극(14) 및 소스 전극(15)과 동일한 재료로 형성되어 있다.
드레인 전극(14), 소스 전극(15) 및 도전성 가이드 부재(16)는, 동심원형상이 되도록 형성되어 있다.
도 1c 및 도 1d에 나타낸 바와 같이, 게이트 절연막(13) 상에서 드레인 전극(14)과 소스 전극(15)의 사이에는 유기 반도체층(17)이 형성되어 있다. 유기 반도체층(17)은, 소스 전극(15)에 의해 둘러싸인 영역에 있어서, 드레인 전극(14)을 위에서부터 덮도록 하여 형성되어 있다. 즉, 유기 반도체층(17)은, 소스 전극(15)에 의해 둘러싸인 영역에 드레인 전극(14)를 덮도록 하여 도포되어 형성되어 있으며, 소스 전극(15)에 의해 유기 반도체층(17)의 외주가 규제되어 있다.
유기 반도체층(17)의 재료로서는, 예를 들면, 펜타센, 프탈로시아닌계, 또는, 포르피린계의 가용성의 유기 재료를 이용할 수 있다.
또, 도 1c 및 도 1d에 나타낸 바와 같이, 유기 반도체층(17) 상에는, 유기 반도체층(17)을 보호하기 위한 보호막(18)이 형성되어 있다. 보호막(18)은, 유기 반도체층(17) 이외의 영역에도 형성되어 있으며, 도전성 가이드 부재(16)에 의해 둘러싸인 영역에서, 유기 반도체층(17)을 덮도록 하여 형성되어 있다. 즉, 보호막(18)은, 도전성 가이드 부재(16)에 의해 둘러싸인 영역에 유기 반도체층(17)을 덮어 도포되어 형성되며, 도전성 가이드 부재(16)에 의해 보호막(18)의 외주가 규제되어 있다.
여기에서, 보호막(18)은, 광으로 가교하는 재료를 포함하는 것이 바람직하다. 광으로 가교하는 재료는, 광 조사됨으로써 분자 중에 분자 결합이 형성되고, 분자 구조가 치밀해져 폴리머의 결합이 강고해진다. 이에 의해, 유기 반도체층(17)에 침입하려고 하는 수분이나 산소 또는 불순물을 효과적으로 차단할 수 있다. 광으로 가교하는 재료로서는, 아크릴 폴리머 등의 고분자 재료, 또는 아크릴 모노머 등의 저분자 재료가 있다. 예를 들면, 아크릴 폴리머와 아크릴 모노머를 혼합한 재료에, 광 중합 개시제로서 치바가이기사제의 IR-907을 첨가하고, 수소 인발 재료로서 디에틸옥산톤을 첨가한 것을 이용할 수 있으며, 이것에 중심 파장이 365nm 또는 405nm인 자외선을 조사함으로써, 치밀한 유기 보호막을 형성할 수 있다. 또한, 보호막(18)으로서는, 광으로 가교하는 재료에 더하여, 열로 가교하는 재료를 포함하는 것이 바람직하다.
또한, 보호막(18)은 유기 재료만으로 이루어지는 것에 한정되지 않으며, 상기의 유기 재료에 실리콘 등의 무기 재료를 첨가한 재료도 사용할 수 있다. 이와 같은 유기 재료에 실리콘 등의 무기 재료를 첨가한 재료를 이용함으로써, 유기 재료만으로 이루어지는 유기 보호막보다, 수분이나 산소 등이 유기 반도체층(17)으로 침입하는 것을 한층 억제할 수 있다.
도 1c 및 도 1d에 나타낸 바와 같이, 보호막(18), 도전성 가이드 부재(16) 및 노출되는 게이트 절연막(13)을 덮도록 하여, 층간 절연막(19)이 형성되어 있다. 층간 절연막(19)은, 층간의 리크 전류의 발생을 억제함과 더불어, 유기 반도체 장치(1)의 표면을 평탄화하는 것이다. 층간 절연막(19)은, 예를 들면, SOG(Spin On Glass)를 이용하여 형성할 수 있다.
이와 같이, 층간 절연막(19)을 형성함으로써, 유기 반도체층(17)의 특성 열화를 방지하는 제1 기능을 보호막에 담당시키고, 층간의 절연과 같은 제2 기능을 층간 절연막(19)에 담당시킬 수 있어, 2개의 막에 의해 제1 기능과 제2 기능을 기능 분리할 수 있다. 따라서, 유기 반도체층(17)의 특성 열화를 방지할 수 있음과 더불어, 층간에서의 전류 리크를 방지할 수 있어, 신뢰성이 높은 유기 반도체 장치(1)를 실현할 수 있다.
다음에, 이상과 같이 구성된 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)의 작용 효과에 대해 설명한다.
도 2는, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)(이하, 간단히 「본 발명 1」이라고도 기재한다)와 비교예에 따른 유기 반도체 장치(1')(이하, 간단히 「비교예 1'」이라고도 기재한다」)에 대해, 게이트 전압과 드레인 전류의 관계를 나타낸 도면(전달 특성)이다. 도 2에 있어서, 실선으로 나타낸 곡선이, 본 발명 1에 있어서의 게이트 전압과 드레인 전류의 관계를 나타낸 곡선이다. 또, 파선으로 나타낸 곡선이, 비교예 1'에 있어서의 게이트 전압과 드레인 전류의 관계를 나타낸 곡선이다. 여기에서, 비교예에 따른 유기 반도체 장치(1')란, 도 3a 및 도 3b에 나타낸 바와 같은 구성이며, 도 1a 및 도 1c에 나타낸 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)와 비교하면, 보호막(18)과 도전성 가이드 부재(16)가 형성되어 있지 않다. 또한, 도 3b는, 도 3a에 나타낸 C-C'선을 따라 절단한 단면도이다. 또, 비교예 1'에 있어서, 도 1a 및 도 1c에 나타낸 본 발명 1과 동일한 구성에 대해서는, 동일한 부호를 붙이고 있다.
도 2로 되돌아가, 본 발명 1과 비교예 1'를 비교하면, 본 발명 1의 전달 특성에 있어서의 임계치 전압(Vt)이, 비교예 1'의 전달 특성에 있어서의 임계치 전압(Vt)보다 작아지고 있는 것을 알 수 있다. 이것은, 비교예 1'는, 층간 절연막(19)이 유기 반도체층(17)에 직접 형성된 것이며, 층간 절연막(19)을 유기 반도체층(17) 상에 형성할 때에, 공기 중의 수분이나 산소, 혹은 불순물(층간 절연막(19) 그 자체에 포함되는 용매나 재료 등의 유기 반도체층(17)에 대해 캐리어가 될 수 있는 불순물 등)이, 유기 반도체층(17) 내에, 또는 게이트 절연막(13)과 드레인 전극(14)(또는 소스 전극(15))의 계면에 침입하기 때문이라고 생각된다.
이와 같이, 수분이나 산소, 불순물이 침입하면 전달 특성에 영향을 주어, 임계치 전압(Vt)이 시프트하거나 드레인 전류(Id)가 저하하거나 한다. 이에 반해, 본 발명 1은, 유기 반도체층(17)을 층간 절연막(19)으로 직접 덮지 않으며, 유기 반도체층(17)을 보호하기 위한 보호막(18)을 형성하고 있다. 이에 의해, 수분이나 산소 혹은 불순물의 침입을 억제할 수 있어, 유기 반도체층(17)이 열화하는 것을 방지할 수 있다. 따라서, 본 발명 1에서는 임계치 전압(Vt)의 변동을 억제할 수 있다.
또한, 본 발명 1에서는, 도전성 가이드 부재(16)에 의해 보호막(18)의 외주가 규제되어 있으므로, 보호막(18)의 도포 영역을 도전성 가이드 부재(16)로 둘러싸인 일정 영역으로 하고 있다. 이에 의해, 유기 반도체층(17)을 중심으로 하여 보호할 수 있으며, 보호막(18)에 의해 층간의 배선 접속이 방해받는 일은 없다.
또, 본 실시 형태에 따른 유기 반도체 장치(1)에서는, 소스 전극(15) 및 도전성 가이드 부재(16)가 드레인 전극(14)을 중심으로 한 연속적인 원형의 환상 형상으로 형성되어 있다. 즉, 이들 전극이 동심원형상으로 형성되어 있다. 이에 의해, 전극간 거리를 일정하게 할 수 있어 전계를 동일하게 할 수 있음과 더불어, 전계 분포도 균일하게 할 수 있다.
또한, 각 전극이 동심원형상으로 형성됨으로써, 동심원의 중심에 용액을 도포함으로써, 유기 반도체 재료 또는 오버코트재를 포함하는 용액을 적하하였을 때에 당해 용액이 동심원형상으로 확산되어 간다. 이에 의해, 막 두께 얼룩이 없는 균일성이 우수한 유기 반도체층(17) 및 보호막(18)을 형성할 수 있다.
또, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)는, 복수개 배치한 경우에, 이하의 작용 효과도 발휘한다.
본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)를 복수개 배치한 유기 반도체 어레이 장치에 의해 액티브 매트릭스형의 표시 장치를 구성한 것으로 한다. 도 4는, 액티브 매트릭스형의 표시 장치에 있어서, 2개의 화소의 구성을 모식적으로 나타낸 도면이다.
도 4에 나타낸 바와 같이, 제1 화소(PX1)에는, 제1 유기 반도체 장치(1A)가 배치되고, 제2 화소(PX2)에는, 제2 유기 반도체 장치(1B)가 배치된다. 제1 유기 반도체 장치(1A)와 제2 유기 반도체 장치(1B)는, 동일한 구성이며, 도 1a∼도 1d에 나타낸 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)이다. 또한, 각 화소에서, 유기 반도체 장치 이외의 구성에 대해서는 도시하고 있지 않으며, 그 밖의 구성에 대해서는 생략하고 있다.
도 4에 나타낸 바와 같이, 제1 유기 반도체 장치(1A)에 있어서, 제1 게이트 전극(12A)에 인가하는 게이트 전압을 Vg1, 제1 드레인 전극(14A)에 인가하는 드레인 전압을 Vd1, 제1 소스 전극(15A)에 인가하는 전압을 소스 전압 Vs1, 제1 도전성 가이드 부재(16A)에 인가하는 가이드 전압을 Vgd1로 한다. 또, 제2 유기 반도체 장치(1B)에 있어서, 제2 게이트 전극(12B)에 인가하는 게이트 전압을 Vg2, 제2 드레인 전극(14B)에 인가하는 드레인 전압을 Vd2, 제2 소스 전극(15B)에 인가하는 소스 전압을 Vs2, 제2 도전성 가이드 부재(16B)에 인가하는 가이드 전압을 Vgd2로 한다.
제1 유기 반도체 장치(1A)에서, 소정의 게이트 전압(Vg1)을 인가하여 제1 유기 반도체 장치(1A)를 동작시키면, 드레인 전류(Ids1)를 얻을 수 있다.
이 때, 제1 유기 반도체 장치(1A)에서, 가이드 전압(Vgd1)과 소스 전압(Vs1)을 Vgd1=Vs1이 되도록 제어하는 것이 바람직하다. 이에 의해, 제1 소스 전극(15A)과 제1 도전성 가이드 부재(16A)의 사이에 전위차가 생기지 않으므로, 제1 소스 전극(15A)과 제1 도전성 가이드 부재(16A)의 사이의 Igd1-s1과 같은 전류의 발생을 억제할 수 있다. 따라서, 제1 유기 반도체 장치(1A)와 인접하는 유기 반도체 장치(예를 들면, 제2 유기 반도체 장치(1B))의 상호 작용에 의해 오프 전류가 증가하는 것을 억제할 수 있다.
즉, 예를 들면, 도 3a 및 도 3b에 나타낸 비교예에 따른 유기 반도체 장치(1')를 TFT로서 복수개 이용한 경우, 개개의 TFT의 동작에 의해 각 소스 전압에 미소 전위차가 생긴다. 이에 의해, 미소한 표면 전류가 인접하는 TFT 사이에 흘러 오프 전류 특성이 열화하고, 특히 유기 EL 디스플레이에서는 전류 계조(온 오프비)를 확보할 수 없으며, 흑색 표시에 영향이 생겨, 밝은 흑색이 되어 버렸다. 이에 반해, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)를 TFT로서 복수개 이용한 경우는, 상술한 바와 같이, Vgd1=Vs1이 되도록 제어함으로써, TFT 사이에 발생하는 표면 전류를 억제하여 오프 전류의 증가를 억제할 수 있다. 또한, 이 때, Vgd1=Vs1=0으로 하는 것이 바람직하다. 이에 의해, 유기 반도체 장치간의 상호 작용에 의한 영향을 거의 해소할 수 있다.
또, 제1 유기 반도체 장치(1A)의 가이드 전압(Vgd1)과 제2 유기 반도체 장치(1B)의 가이드 전압(Vgd2)을, Vgd1=Vgd2가 되도록 제어하는 것이 바람직하다. 이에 의해, 제1 유기 반도체 장치(1A)의 제1 도전성 가이드 부재(16A)와 제2 유기 반도체 장치(1B)의 제2 도전성 가이드 부재(16B)의 사이에는 전위차가 생기지 않으므로, Igd1-gd2와 같은 전류의 발생을 억제할 수 있다. 따라서, 인접하는 유기 반도체 장치끼리의 상호 작용에 의해 오프 전류가 증가하는 것을 억제할 수 있다.
다음에, 본 발명의 실시 형태 1에 따른 유기 반도체 장치의 제조 방법에 대해, 도 5a∼도 5j를 이용하여 설명한다. 도 5a∼도 5j는, 본 실시 형태에 따른 제조 방법의 각 공정에 있어서의 유기 반도체 장치의 단면도이다.
우선, 도 5a에 나타낸 바와 같이, 소정의 기판(11)을 준비한다(S101). 본 실시 형태에서는, 유리 기판을 이용하였다. 그 후, 기판 상에, 플라즈마 CVD(Chemical Vapor Deposition)에 의해, SiN 등의 언더코트층(도시 생략)을 형성한다. 언더코트층은, 유리 기판 또는 유리 성분으로부터 불순물이 확산되는 것을 방지하는 막이다.
다음에, 도 5b에 나타낸 바와 같이, 기판(11) 상에, 게이트 전극(12), 드레인 배선(14L) 및 소스 배선(15L)이 되는 제1 금속막(M1)을 형성한다(S102). 제1 금속막(M1)은, 스퍼터, 증착 또는 플라즈마 CVD에 의해 성막할 수 있다. 제1 금속막(M1)의 재료로서는, 상술한 바와 같이, Mo, W, Cu, Al 등이 이용된다.
다음에, 도 5c에 나타낸 바와 같이, 제1 금속막(M1)을 에칭 등에 의해 패터닝함으로써, 도 1b에 나타낸 바와 같은 소정 형상의 게이트 전극(12), 드레인 배선(14L) 및 소스 배선(15L)을 동시에 형성한다(S103). 이 때, 제1 금속막(M1)이 에칭된 영역은 기판(11)이 노출된다. 또한, 도 5c에서는, 게이트 전극(12)과 드레인 배선(14L)의 드레인 콘택트부(14C)만을 도시하고 있다.
이와 같이, 게이트 전극(12), 드레인 배선(14L) 및 소스 배선(15L)은, 동일한 제1 금속막(M1)을 동시에 패터닝함으로써 형성된 것이므로, 동일한 높이가 되고 있다.
다음에, 도 5d에 나타낸 바와 같이, 게이트 전극(12) 상에 게이트 절연막(13)을 형성한다(S104). 게이트 절연막(13)은 기판(11) 상의 전면에 형성되고, 재료에 따라 플라즈마 CVD 또는 도포법에 의해 형성할 수 있다. 예를 들면, 게이트 절연막(13)으로서는, 실리콘 산화막 또는 실리콘 질화막 등의 무기 절연막을 이용하며, 플라즈마 CVD에 의해 성막할 수 있다. 또, 게이트 절연막(13)은, 폴리이미드, 폴리비닐페놀, 폴리프로필렌 등의 유기 절연막에 의해서도 형성할 수 있다. 또한, 기판(11)이 수지성 플렉시블 기판인 경우는, 스핀 코트법에 의해 게이트 절연막(13)을 성막할 수 있다.
다음에, 도 5e에 나타낸 바와 같이, 드레인 배선(14L)의 드레인 콘택트부(14C) 상의 게이트 절연막(13)에 콘택트 홀(CH)을 형성한다(S105). 콘택트 홀(CH)은, 예를 들면, 게이트 절연막(13)이 감광제를 함유하는 것으로서 도포법에 의해 형성된 경우는, 리소그래피법에 의한 패터닝에 의해 형성할 수 있다. 또, 게이트 절연막(13)이 감광제를 함유하지 않고 플라즈마 CVD에 의해 형성된 경우는, 레지스트를 패턴 형성한 후에, 드라이 에칭 또는 웨트 에칭에 의해 콘택트 홀을 형성할 수 있다.
다음에, 도 5f에 나타낸 바와 같이, 콘택트 홀(CH)를 메우도록 하여, 게이트 절연막(13) 상의 전면에, 드레인 전극(14), 소스 전극(15) 및 도전성 가이드 부재(16)가 되는 제2 금속막(M2)을 형성한다(S106). 이 때, 콘택트 홀(CH)에 제2 금속막(M2)이 충전되어 콘택트부가 형성된다. 제2 금속막(M2)의 재료로서는, 상술한 바와 같이, Mo, W, Au, Ag을 이용할 수 있다.
다음에, 도 5g에 나타낸 바와 같이, 제2 금속막(M2)을 에칭 등에 의해 패터닝함으로써, 도 1a에 나타낸 바와 같은 소정 형상의 드레인 전극(14), 소스 전극(15) 및 도전성 가이드 부재(16)를 동시에 형성한다(S107). 이 때, 제2 금속막(M2)이 제거된 영역은, 게이트 절연막(13)이 노출된다. 이와 같이, 드레인 전극(14), 소스 전극(15) 및 도전성 가이드 부재(16)는, 동일한 제2 금속막(M2)을 동시에 패터닝함으로써 형성된 것이므로, 동일한 높이가 되고 있다.
다음에, 게이트 절연막(13)과 드레인 전극(14)(소스 전극(15))의 계면에 대해 청정 등의 전처리를 행한 후, 도 5h에 나타낸 바와 같이, 유기 반도체 재료를 포함하는 용액(17S)을 잉크젯법으로 적하하여 도포한다(S108). 이 때, 환상의 소스 전극(15)의 내측벽이 가이드가 되어 유기 반도체 재료를 포함하는 용액(17S)의 도포 영역이 규제되므로, 유기 반도체 재료를 포함하는 용액(17S)이 소스 전극(15) 상 및 소스 전극(15)의 외측으로 흘러 나와 버리는 것을 방지할 수 있다. 그 후, 소정의 열처리를 행함으로써, 유기 반도체 재료를 포함하는 용액(17S)을 건조시켜, 유기 반도체 재료의 결정화를 행한다. 이에 의해, 소스 전극(15)에 의해 외주가 규제된 유기 반도체층(17)을 형성할 수 있다.
또한, 상기의 잉크젯에 의한 용액의 적하는, 드레인 전극(14)의 중앙 부근에 행하는 것이 바람직하다. 이에 의해, 유기 반도체 재료를 포함하는 용액(17S)은, 소스 전극(15)을 스토퍼로 하여 당해 소스 전극(15)에 둘러싸인 영역 내에 균일하게 확산되므로, 균일성이 우수한 유기 반도체층(17)을 형성할 수 있다. 또, 상기의 소정의 열처리는, 용액(17S)에 포함되는 유기 반도체 재료가 열분해되지 않고 또한 결정화되는 온도이며, 용액(17S)의 용매를 증발시킬 수 있는 온도인 것이 바람직하다. 본 실시 형태에서는, 200도 전후의 온도에 의해 열처리를 행하였다.
다음에, 도 5i에 나타낸 바와 같이, 보호막(18)의 재료인 오버코트재를 포함하는 용액(18S)을 잉크젯법으로 적하하여 도포한다(S109). 이 때, 환상의 도전성 가이드 부재(16)의 내측벽이 가이드가 되어, 오버코트재를 포함하는 용액(18S)의 도포 영역이 규제된다. 따라서, 오버코트재를 포함하는 용액(18S)이, 도전성 가이드 부재(16) 상 및 도전성 가이드 부재(16)의 외측으로 흘러 나와 버리는 것을 방지할 수 있다. 오버코트재를 포함하는 용액(18S)이 소정의 영역에 도포된 후는, 소정의 열처리를 행한다. 이에 의해, 오버코트재를 포함하는 용액(18S)을 건조시켜, 환상의 도전성 가이드 부재(16)에 의해 외주가 규제된 보호막(18)을 형성할 수 있다.
이 때, 용액(18S)에 포함되는 오버코트재가 열로 가교하는 재료를 포함하고 있는 경우는, 이 때의 열처리에 의해 보호막(18)의 보호 기능을 향상시킬 수 있다. 또, 오버코트재가 광으로 가교하는 재료를 포함하고 있는 경우는, 별도 UV광 등의 광조사 처리를 실시함으로써, 오버코트재의 분자 중에 분자 결합이 형성되고, 분자 구조가 치밀해져 폴리머의 결합이 강고해진다. 이에 의해, 산소나 수분, 혹은 불순물에 대한 보호막(18)의 차폐 효과를 높일 수 있다.
또한, 상기의 잉크젯에 의한 오버코트재를 포함하는 용액(18S)의 적하는, 드레인 전극(14)의 중앙 부근에 행하는 것이 바람직하다. 이에 의해, 오버코트재를 포함하는 용액(18S)은, 도전성 가이드 부재(16)를 스토퍼로 하여 당해 도전성 가이드 부재(16)에 둘러싸인 영역 내에 균일하게 확산되므로, 균일성이 우수한 보호막을 형성할 수 있다.
다음에, 도 5j에 나타낸 바와 같이, 보호막(18)을 포함하는 기판(11) 상의 전면에, 층간 절연막(19)을 형성한다(S110). 층간 절연막(19)은, 표면이 평탄화되도록 원하는 두께로 형성된다. 또한, 층간 절연막(19)은, SOG 등의 소정의 재료를 도포함으로써 형성할 수 있다.
이상, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)의 제조 방법에 의하면, 보호막(18)이 되는 오버코트재의 도포 영역을 도전성 가이드 부재(16)에 의해 규제할 수 있다. 따라서, 보호막(18)을 일정 영역에 형성하기 위해서만, 뱅크 등의 구성을 별도로 설치할 필요가 없다. 또, 소스 전극(15)을 이용함으로써 유기 반도체층(17)의 형성 영역을 규제할 수 있다. 따라서, 유기 반도체층(17)을 일정 영역에 형성하기 위해서만, 뱅크 등의 구성을 별도로 설치할 필요도 없다. 이와 같이, 본 실시 형태에 따른 유기 반도체 장치의 제조 방법에 의하면, 뱅크 재료로서의 감광성 수지층을 형성하거나, 이것을 패터닝하거나, 레지스트를 제거하거나 하는 등의 공정이 불필요해지므로, 제조 공정이 복잡화하는 것을 방지할 수 있다.
또, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)의 제조 방법에 의하면, 유기 반도체층(17)을 규제하는 소스 전극(15)과 보호막(18)을 규제하는 도전성 가이드 부재(16)를, 드레인 전극(14)을 형성하는 공정과 동일한 공정으로 형성할 수 있다. 이 때문에, 도전성 가이드 부재(16)를 형성하기 위해서만, 드레인 전극(14) 또는 소스 전극(15)을 형성하는 공정과는 다른 공정을 설치할 필요가 없다. 따라서, 금속막을 형성하거나, 이것을 패터닝하거나, 레지스트를 제거하거나 하는 등의 공정이 불필요해져, 제조 공정이 복잡화하는 것을 더욱 방지할 수 있다.
(실시 형태 1의 변형예 1)
다음에, 본 발명의 실시 형태 1의 변형예 1에 따른 유기 반도체 장치에 대해, 도 6a 및 도 6b를 이용하여 설명한다. 도 6a는, 본 발명의 실시 형태 1의 변형예 1에 따른 유기 반도체 장치의 평면도에 관한 것으로, 소스 전극, 드레인 전극 및 도전성 가이드 부재를 도시한 평면도이다. 도 6b는, 본 발명의 실시 형태 1의 변형예 1에 따른 유기 반도체 장치의 평면도에 관한 것으로, 게이트 전극, 소스 배선 및 드레인 배선을 도시한 평면도이다. 또한, 도 6a 및 도 6b에 있어서, 도 1a 및 도 1b에 나타낸 구성과 동일한 구성에 대해서는, 동일한 부호를 붙이고 있으며, 그 설명은 생략한다.
도 6a 및 도 6b에 나타낸 본 발명의 실시 형태 1의 변형예 1에 따른 유기 반도체 장치(1X)가, 도 1a 및 도 1b에 나타낸 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)와 상이한 점은, 도 6b에 나타낸 바와 같이, 게이트 배선(12LX), 드레인 배선(14LX) 및 소스 배선(15LX)의 형상이다. 그 이외의 구성은, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)와 동일한 구성이다.
도 6b에 나타낸 바와 같이, 본 실시 형태에 따른 유기 반도체 장치(1X)의 드레인 배선(14LX)은, 위쪽에 형성되는 소스 전극(15) 및 도전성 가이드 부재(16)와 교차하는 부분이 다른 부분보다 폭이 좁아지고 있는 폭협부(幅狹部)를 갖는다. 이에 의해, 드레인 배선(14LX)과 소스 전극(15)(또는 도전성 가이드 부재(16))의 교차 부분에 있어서의 층간 용량을 저감할 수 있다.
동일하게, 도 6b에 나타낸 바와 같이, 본 실시 형태에 따른 유기 반도체 장치(1X)의 게이트 배선(12LX)은, 위쪽에 형성되는 소스 전극(15) 및 도전성 가이드 부재(16)와 교차하는 부분이 다른 부분보다 폭이 좁아지고 있는 폭협부를 갖는다. 또, 본 실시 형태에 따른 유기 반도체 장치(1X)의 소스 배선(15LX)은, 위쪽에 형성되는 도전성 가이드 부재(16)와 교차하는 부분이 다른 부분보다 폭이 좁아지고 있는 폭협부를 갖는다. 이에 의해, 각 전극과 배선의 교차 부분에서의 층간 용량을 저감할 수 있다.
(실시 형태 1의 변형예 2)
다음에, 본 발명의 실시 형태 1의 변형예 2에 따른 유기 반도체 장치(1Y)에 대해, 도 7a 및 도 7b를 이용하여 설명한다. 도 7a는, 본 발명의 실시 형태 1의 변형예 2에 따른 유기 반도체 장치의 평면도에 관한 것으로, 소스 전극, 드레인 전극 및 도전성 가이드 부재를 도시한 평면도이다. 도 7b는, 본 발명의 실시 형태 1의 변형예 2에 따른 유기 반도체 장치의 평면도에 관한 것으로, 게이트 전극, 소스 배선 및 드레인 배선을 도시한 평면도이다. 또한, 도 7a 및 도 7b에 있어서, 도 1a 및 도 1b에 나타낸 구성과 동일한 구성에 대해서는, 동일한 부호를 붙이고 있으며, 그 설명은 생략한다.
도 7a 및 도 7b에 나타낸 본 발명의 실시 형태 1의 변형예 2에 따른 유기 반도체 장치(1Y)가, 도 1a 및 도 1b에 나타낸 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)와 상이한 점은, 도 7b에 나타낸 바와 같이, 소스 배선(15LY)의 형성 위치와 게이트 전극(12Y)의 형상이다. 그 이외의 구성은, 본 발명의 실시 형태 1에 따른 유기 반도체 장치와 동일한 구성이다.
도 7b에 나타낸 바와 같이, 본 실시 형태에 따른 유기 반도체 장치(1Y)의 소스 배선(15LY)은, 게이트 배선(12L)과 드레인 배선(14L)과 동일한 방향으로 연장되도록 하여 형성되어 있다. 이에 의해, 각 인출 배선의 레이아웃 패턴을 용이하게 설계할 수 있다. 또한, 소스 배선(15LY)의 선단 부분은, 소스 콘택트부(15CY)가 되고 있다.
또한, 본 실시 형태에서는, 게이트 전극(12Y)의 절결 부분을 크게 하고 있다. 이에 의해, 게이트 전극(12Y)과 소스 배선(15LY)의 사이의 거리를 크게 할 수 있으므로, 소스 배선(15LY)에 인가되는 소스 전압이, 게이트 전극(12Y)에 대해 영향을 미치는 것을 저감할 수 있다.
(실시 형태 2)
다음에, 본 발명의 실시 형태 2에 따른 유기 반도체 장치에 대해, 도 8a 및 도 8b를 이용하여 설명한다. 도 8a는, 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 평면도에 관한 것으로, 소스 전극, 드레인 전극 및 도전성 가이드 부재를 도시한 평면도이다. 도 8b는, 도 8a에 나타낸 D-D'선을 따라 절단한 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 단면도이다. 또한, 도 8a 및 도 8b에 있어서, 도 1a 및 도 1c에 나타낸 구성과 동일한 구성에 대해서는, 동일한 부호를 붙이고 있으며, 그 설명은 생략한다.
도 8a 및 도 8b에 나타낸 본 발명의 실시 형태 2에 따른 유기 반도체 장치(2)가, 도 1a 및 도 1c에 나타낸 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)와 상이한 점은, 도 8a에 나타낸 바와 같이, 드레인 전극(24), 소스 전극(25), 도전성 가이드 부재(26) 및 게이트 전극(22)의 형상이다. 그 이외의 구성은, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)와 동일한 구성이다.
도 8b에 나타낸 바와 같이, 본 실시 형태에 따른 유기 반도체 장치(2)에서, 드레인 전극(24)은 직사각형 형상이다. 또, 환상의 소스 전극(25), 환상의 도전성 가이드 부재(26) 및 게이트 전극(22)도 직사각형 형상이다. 이와 같이, 본 실시 형태에 따른 유기 반도체 장치(2)에 의하면, 각 전극을 직사각형 형상으로 함으로써, 전극의 레이아웃 설계의 자유도를 향상시킬 수 있다.
또한, 본 실시 형태에 따른 유기 반도체 장치(2)에서는, 상술한 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)의 작용 효과와 동일한 작용 효과를 발휘한다.
다음에, 본 발명의 실시 형태 2에 따른 유기 반도체 장치(2)의 제조 방법에 대해, 도 9a, 도 9b, 도 10a 및 도 10b를 이용하여 설명한다. 도 9a는, 본 발명의 실시 형태 2에 따른 유기 반도체 장치(2)의 제조 방법에 있어서의 유기 반도체 재료를 포함하는 용액을 도포하는 공정의 평면도이다. 도 9b는, 상기 공정의 단면도이다. 또, 도 10a는, 본 발명의 실시 형태 2에 따른 유기 반도체 장치(2)의 제조 방법에 있어서의 오버코트재를 포함하는 용액을 도포하는 공정의 평면도이다. 도 10b는, 상기 공정의 단면도이다.
본 발명의 실시 형태 2에 따른 유기 반도체 장치(2)의 제조 방법에 있어서의 기본적인 공정은, 도 5a∼도 5j에서 나타낸 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)의 제조 방법과 동일하다.
본 발명의 실시 형태 2에 따른 유기 반도체 장치(2)의 제조 방법이, 본 발명의 실시 형태 1에 따른 유기 반도체 장치(1)의 제조 방법과 상이한 점은, 유기 반도체 재료를 포함하는 용액을 도포하는 공정과, 오버코트재를 포함하는 용액을 도포하는 공정이다. 그 이외의 공정은, 본 발명의 실시 형태 1의 유기 반도체 장치(1)의 제조 방법과 동일하므로, 그 설명은 생략한다.
본 발명의 실시 형태 2에 따른 유기 반도체 장치(2)의 제조 방법에 있어서의 유기 반도체 재료를 포함하는 용액을 도포하는 공정에서는, 도 9a 및 도 9b에 나타낸 바와 같이, 유기 반도체 재료를 포함하는 용액(17S)을 복수 타점으로 적하 도포한다. 본 실시 형태에서는, 도 9a 및 도 9b에 나타낸 바와 같이, 2타점에 의해 도포하고 있다. 이에 의해, 드레인 전극(24) 및 소스 전극(25)이 직사각형 형상의 전극이어도, 유기 반도체 재료를 포함하는 용액(17S)을 소스 전극에 둘러싸인 영역 내에 균일하게 도포할 수 있다.
또, 본 발명의 실시 형태 2에 따른 유기 반도체 장치의 제조 방법에 있어서의 오버코트재를 포함하는 용액을 도포하는 공정에서도, 도 10a 및 도 10b에 나타낸 바와 같이, 오버코트재의 용액(18S)을 복수 타점으로 적하 도포한다. 본 실시 형태에서는, 도 10a 및 도 10b에 나타낸 바와 같이, 2타점에 의해 도포하고 있다. 이에 의해, 소스 전극(25) 및 도전성 가이드 부재(26)가 직사각형 형상의 전극이어도, 오버코트재를 포함하는 용액(18S)을 도전성 가이드 부재(26)에 둘러싸인 영역 내에 균일하게 도포할 수 있다.
또한, 각 전극의 구성이 원형 형상에 가까울수록, 각 공정에 있어서의 용액의 도포는 유기 반도체 장치(2)의 중심부 부근에 행하는 것이 바람직하다. 이에 의해, 막 두께 얼룩이 없는 균일성이 우수한 유기 반도체층(17) 및 보호막(18)을 형성할 수 있다. 또, 직사각형 형상 전극의 애스펙트비가 큰 경우는, 도포하는 타점수를 많게 하는 등 도포 방법을 적절히 조정하면 된다. 또, 도포하는 타점은 직선형상에 한정되지 않으며, 도포 용액이 원하는 도포 영역에서 균일하게 분포하도록 적절히 조정할 수 있다.
또, 복수 타점의 도포는, 용액을 토출하는 노즐의 헤드를 이동시킴으로써 행할 수 있다. 본 실시 형태에서는, 장축 방향으로 노즐의 헤드를 2개소에 이동시킴으로써 행하였다. 또한, 노즐의 헤드를 이동시키지 않고, 미리 복수의 노즐을 구비한 헤드를 이용해도 상관없다.
(실시 형태 3)
다음에, 실시 형태 1, 2에 따른 유기 반도체 장치를 디스플레이에 적용한 본 발명의 실시 형태 3에 따른 표시 장치에 대해, 도 11을 이용하여 설명한다. 또한, 본 실시 형태에 따른 표시 장치의 한 양태에서는, 유기 EL 디스플레이에 적용한 예에 대해 설명한다.
도 11은, 본 발명의 실시 형태 3에 따른 유기 EL 디스플레이의 일부 절결 사시도이다. 상술한 각 실시 형태에 따른 유기 반도체 장치는, 유기 EL 디스플레이의 액티브 매트릭스 기판의 스위칭 소자로 이용할 수 있다.
도 11에 나타낸 바와 같이, 유기 EL 디스플레이(30)는, 액티브 매트릭스 기판(31)과, 액티브 매트릭스 기판(31) 상에 매트릭스형상으로 복수 배치된 화소(32)와, 화소(32)에 접속되어, 액티브 매트릭스 기판(31) 상에 어레이형상으로 복수 배치된 화소 회로(33)와, 화소(32)와 화소 회로(33) 상에 순차적으로 적층된 양극(34), 유기 EL층(35) 및 음극(36)(투명 전극)과, 각 화소 회로(33)와 제어 회로(도시 생략)를 접속하는 복수개의 소스선(37) 및 게이트선(38)을 구비하고 있다. 유기 EL층(35)은, 전자 수송층, 발광층, 정공 수송층 등의 각 층이 적층되어 구성되어 있다.
유기 EL 디스플레이(30)에 있어서, 각 화소 회로(33)에, 화소(32)의 스위칭 소자로서, 전술한 각 실시 형태 중 어느 하나의 유기 반도체 장치가 설치되어 있다.
다음에, 상기 유기 EL 디스플레이(30)에 있어서의 화소(32)의 회로 구성에 대해, 도 12를 이용하여 설명한다. 도 12는, 본 발명의 각 실시 형태에 따른 유기 반도체 장치를 이용한 화소의 회로 구성도이다.
도 12에 나타낸 바와 같이, 화소(32)는, 구동용 유기 반도체 장치(41)와, 선택용 유기 반도체 장치(42)와, 유기 EL 소자(43)와, 콘덴서(44)를 구비한다. 구동용 유기 반도체 장치(41)는, 유기 EL 소자(43)를 구동하는 구동 트랜지스터이며, 선택용 유기 반도체 장치(42)는, 선택 트랜지스터이다.
선택용 유기 반도체 장치(42)의 소스 전극(42S)은, 소스선(37)에 접속되고, 게이트 전극(42G)은, 게이트선(38)에 접속되며, 드레인 전극(42D)은, 콘덴서(44) 및 구동용 유기 반도체 장치(41)의 게이트 전극(41G)에 접속되어 있다.
또, 구동용 유기 반도체 장치(41)의 드레인 전극(41D)은, 전원선(45)에 접속되고, 소스 전극(41S)은 유기 EL 소자(43)의 애노드에 접속되어 있다.
이 구성에 있어서, 게이트선(38)에 게이트 신호가 입력되고, 선택용 유기 반도체 장치(42)를 온 상태로 하면, 소스선(37)을 통해 공급된 신호 전압이 콘덴서(44)에 기록된다. 그리고, 콘덴서(44)에 기록된 유지 전압은, 1 프레임 기간을 통해 유지된다. 이 유지 전압에 의해, 구동용 유기 반도체 장치(41)의 컨덕턴스가 아날로그적으로 변화하고, 발광 계조에 대응한 구동 전류가, 유기 EL 소자(43)의 애노드로부터 캐소드로 흐른다. 이에 의해, 유기 EL 소자(43)가 발광하여, 화상으로서 표시된다.
또한, 실시 형태 1, 2에 따른 유기 반도체 장치는, 구동용 유기 반도체 장치(41) 및 선택용 유기 반도체 장치(42)의 어느 것에나 적용할 수 있다.
이상, 본 발명의 한 실시 형태에 따른 디스플레이에 대해 설명하였지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 상기의 실시 형태에서는 유기 EL 소자를 이용한 유기 EL 디스플레이에 대해 설명하였지만, 액정 표시 소자 등, 액티브 매트릭스 기판이 이용되는 다른 표시 소자를 구비한 디스플레이에도 적용할 수 있다.
또, 이상 설명한 본 발명의 실시 형태 3에 따른 디스플레이에 대해서는, 플랫 패널 디스플레이로서 이용할 수 있으며, TV 세트, 퍼스널 컴퓨터, 휴대전화기 등의 모든 표시 장치에 적용할 수 있다.
이상, 본 발명에 따른 유기 반도체 장치 및 표시 장치에 대해, 실시 형태에 의거하여 설명하였지만, 본 발명에 따른 유기 반도체 장치 및 표시 장치는, 상기의 실시 형태에 한정되는 것은 아니다. 각 실시 형태에 대해 당업자가 생각해 낸 각종 변형을 실시하여 얻어지는 형태나, 본 발명의 취지를 일탈하지 않는 범위에서 각 실시 형태에 있어서의 구성 요소 및 기능을 임의로 조합함으로써 실현되는 형태도 본 발명에 포함된다.
또한, 각 실시 형태에서는, 제1 전극을 드레인 전극으로 하고, 제1 전극을 둘러싸는 환상의 제2 전극을 소스 전극으로 하였지만, 제1 전극을 소스 전극으로 하고, 환상의 제2 전극을 드레인 전극으로 해도 상관없다.
[산업상의 이용 가능성]
본 발명에 따른 유기 반도체 장치는, TV 세트, 퍼스널 컴퓨터, 휴대전화 등의 표시 장치, 또는 그 외 스위칭 소자로서 여러 가지 전기 기기에 널리 이용할 수 있다.
1, 1', 1X, 1Y, 2 : 유기 반도체 장치
1A : 제1 유기 반도체 장치
1B : 제2 유기 반도체 장치
11, 111 : 기판
12, 12Y, 22, 112 : 게이트 전극
12L, 12LX : 게이트 배선
12A : 제1 게이트 전극
12B : 제2 게이트 전극
13, 113 : 게이트 절연막
14, 24, 114 : 드레인 전극
14L, 14LX : 드레인 배선
14C : 드레인 콘택트부
14A : 제1 드레인 전극
14B : 제2 드레인 전극
15, 25, 115 : 소스 전극
15L, 15LX, 15LY : 소스 배선
15C, 15CY : 소스 콘택트부
15A : 제1 소스 전극
15B : 제2 소스 전극
16, 26 : 도전성 가이드 부재
16L : 가이드 배선
16A : 제1 도전성 가이드 부재
16B : 제2 도전성 가이드 부재
17, 117 : 유기 반도체층
17S, 18S : 용액
18, 121 : 보호막
19 : 층간 절연막
30 : 유기 EL 디스플레이
31 : 액티브 매트릭스 기판
32 : 화소
33 : 화소 회로
34 : 양극
35 : 유기 EL층
36 : 음극
37 : 소스선
38 : 게이트선
41 : 구동용 유기 반도체 장치
41G, 42G : 게이트 전극
41S, 42S : 소스 전극
41D, 42D : 드레인 전극
42 : 선택용 유기 반도체 장치
43 : 유기 EL 소자
44 : 콘덴서
45 : 전원선
101 : 유기 박막 트랜지스터
120 : 패시베이션막
122 : 뱅크
M1 : 제1 금속막
M2 : 제2 금속막
CH : 콘택트 홀
PX1 : 제1 화소
PX2 : 제2 화소

Claims (20)

  1. 기판과,
    상기 기판 상에 형성된 게이트 전극과,
    상기 게이트 전극 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 소스 전극 또는 드레인 전극 중 어느 한쪽의 제1 전극과,
    상기 게이트 절연막 상에서 소스 전극 또는 드레인 전극 중 다른 어느 한쪽의 전극으로서 상기 제1 전극을 둘러싸도록 형성된 환상(環狀)의 제2 전극과,
    상기 게이트 절연막 상에서 상기 환상의 제2 전극에 의해 둘러싸인 영역에 상기 제1 전극을 덮어 도포되고 상기 환상의 제2 전극에 의해 외주가 규제된 유기 반도체층과,
    상기 게이트 절연막 상에서 상기 환상의 제2 전극의 외측에 형성된 환상의 도전성 가이드 부재와,
    상기 환상의 도전성 가이드 부재에 의해 둘러싸인 영역에 상기 유기 반도체층을 덮어 도포되고 상기 환상의 도전성 가이드 부재에 의해 외주가 규제되어 상기 유기 반도체층을 보호하는 보호막을 구비하는, 유기 반도체 장치.
  2. 청구항 1에 있어서,
    상기 보호막 상에 형성된 층간 절연막을 더 구비하는, 유기 반도체 장치.
  3. 청구항 1에 있어서,
    상기 환상의 제2 전극은, 환상의 소스 전극이며,
    상기 환상의 도전성 가이드 부재에는, 상기 환상의 소스 전극에 인가되어 있는 전압과 동일 전위의 전압이 인가되어 있는, 유기 반도체 장치.
  4. 청구항 3에 있어서,
    상기 환상의 도전성 가이드 부재 및 상기 환상의 소스 전극에 인가되어 있는 전압은 0V인, 유기 반도체 장치.
  5. 청구항 1에 있어서,
    상기 보호막은, 광으로 가교하는 고분자 재료, 또는 저분자 재료를 포함하는, 유기 반도체 장치.
  6. 청구항 1에 있어서,
    상기 보호막은, 광 및 열로 가교하는 고분자 재료, 또는 저분자 재료를 포함하는, 유기 반도체 장치.
  7. 청구항 1에 있어서,
    상기 환상의 제2 전극은, 상기 제1 전극을 중심으로 한 연속적인 환상 형상인, 유기 반도체 장치.
  8. 청구항 1에 있어서,
    상기 환상의 제2 전극은 원형 형상인, 유기 반도체 장치.
  9. 청구항 1에 있어서,
    상기 환상의 도전성 가이드 부재는 원형 형상인, 유기 반도체 장치.
  10. 청구항 1에 있어서,
    상기 환상의 제2 전극은 직사각형 형상인, 유기 반도체 장치.
  11. 청구항 1에 있어서,
    상기 환상의 도전성 가이드 부재는 직사각형 형상인, 유기 반도체 장치.
  12. 청구항 1에 있어서,
    상기 제1 전극, 상기 환상의 제2 전극 및 상기 환상의 도전성 가이드 부재는, 상기 게이트 절연막을 형성의 토대로 하며, 동일한 높이인, 유기 반도체 장치.
  13. 청구항 1에 있어서,
    상기 제1 전극, 상기 환상의 제2 전극 및 상기 환상의 도전성 가이드 부재는, 동일 재료에 의해 형성되어 있는, 유기 반도체 장치.
  14. 청구항 1 내지 청구항 13 중 어느 한 항에 있어서,
    상기 기판 상에서 상기 게이트 전극과 동일 층에 형성된 인출 배선과,
    상기 제1 전극의 아래쪽에서 상기 게이트 절연막에 형성된 콘택트부를 더 구비하고,
    상기 제1 전극은, 상기 콘택트부를 통해 상기 인출 배선과 전기적으로 접속되어 있는, 유기 반도체 장치.
  15. 기판을 준비하는 제1 공정과,
    상기 기판 상에 게이트 전극을 형성하는 제2 공정과,
    상기 게이트 전극 상에 게이트 절연막을 형성하는 제3 공정과,
    상기 게이트 절연막 상에 금속막을 형성하는 제4 공정과,
    소정의 패터닝에 의해 상기 금속막으로부터, 소스 전극 또는 드레인 전극 중 어느 한쪽의 제1 전극, 소스 전극 또는 드레인 전극 중 다른 어느 한쪽의 환상의 제2 전극, 및 상기 환상의 제2 전극의 외주를 둘러싸는 환상의 도전성 가이드 부재를 형성하는 제5 공정과,
    상기 환상의 제2 전극에 의해 둘러싸인 영역에 상기 제1 전극을 덮도록 유기 반도체층의 재료를 도포하여 상기 환상의 제2 전극에 의해 외주가 규제된 유기 반도체층을 형성하는 제6 공정과,
    상기 환상의 도전성 가이드 부재에 의해 둘러싸인 영역에 상기 유기 반도체층을 덮도록 소정의 재료를 도포하여 상기 환상의 도전성 가이드 부재에 의해 외주가 규제된 상기 유기 반도체층을 보호하는 보호막을 형성하는 제7 공정을 포함하는, 유기 반도체 장치의 제조 방법.
  16. 청구항 15에 있어서,
    상기 보호막 상에 층간 절연막을 형성하는 제8 공정을 포함하는, 유기 반도체 장치의 제조 방법.
  17. 청구항 15에 있어서,
    상기 제2 공정에 있어서,
    상기 기판 상에, 상기 제1 전극용의 인출 배선을 형성하고,
    상기 제3 공정에 있어서,
    상기 게이트 절연막 상에 상기 제1 전극과 상기 인출 배선을 접속하는 콘택트 홀을 형성하는, 유기 반도체 장치의 제조 방법.
  18. 청구항 15에 있어서,
    상기 제6 공정에 있어서, 잉크젯 방법에 의해, 상기 유기 반도체층의 재료를 도포하는, 유기 반도체 장치의 제조 방법.
  19. 청구항 15에 있어서,
    상기 제7 공정에 있어서, 잉크젯 방법에 의해, 상기 보호막의 상기 소정의 재료를 도포하는, 유기 반도체 장치의 제조 방법.
  20. 청구항 1에 기재된 유기 반도체 장치인 제1 유기 반도체 장치와,
    상기 기판 상에 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극 상에 형성된 제2 게이트 절연막과,
    상기 제2 게이트 절연막 상에 형성된 제2 소스 전극 또는 제2 드레인 전극 중 어느 한쪽의 제3 전극과,
    상기 제2 게이트 절연막 상에서 상기 제2 소스 전극 또는 상기 제2 드레인 전극 중 다른 어느 한쪽의 전극으로서 상기 제3 전극을 둘러싸도록 형성된 환상의 제4 전극과,
    상기 제2 게이트 절연막 상에서 상기 환상의 제4 전극에 의해 둘러싸인 영역에 상기 제3 전극을 덮어 도포되고 상기 환상의 제4 전극에 의해 외주가 규제된 제2 유기 반도체층과,
    상기 제2 게이트 절연막 상에서 상기 환상의 제4 전극의 외측에 형성된 환상의 제2 도전성 가이드 부재와,
    상기 환상의 제2 도전성 가이드 부재에 의해 둘러싸인 영역에 상기 제2 유기 반도체층을 덮어 도포되고 상기 환상의 제2 도전성 가이드 부재에 의해 외주가 규제되어 상기 제2 유기 반도체층을 보호하는 제2 보호막을 구비한 제2 유기 반도체 장치를 포함하며,
    상기 제2 유기 반도체 장치의 상기 환상의 제2 도전성 가이드 부재에는, 상기 제1 유기 반도체 장치의 상기 환상의 도전성 가이드 부재에 인가되어 있는 전압과 동일 전위의 전압이 인가되어 있는, 유기 반도체 어레이 장치.
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