WO2008047685A1 - Dispositif d'application de gigue, procédé d'application de gigue, équipement d'essai et puce de communication - Google Patents

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WO2008047685A1
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signal
oscillator
jitter
period
output
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PCT/JP2007/069872
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English (en)
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Inventor
Masahiro Ishida
Original Assignee
Advantest Corporation
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
    • H04L1/244—Testing correct operation by comparing a transmitted test signal with a locally generated replica test sequence generators

Definitions

  • Jitter injection apparatus Jitter injection apparatus, jitter injection method, test apparatus, and communication chip
  • the present invention relates to a jitter injection device, a jitter injection method, a test device, and a communication chip.
  • the present invention relates to a jitter injection device that generates an output signal to which jitter is applied.
  • This application is related to the following US patent applications: For designated countries that are allowed to be incorporated by reference, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a jitter tolerance test that tests the range of jitter amount that allows the device under test to operate normally can be considered based on high-frequency jitter applied to the input signal. It is done.
  • the recommendation of the Telecommunication Standardization Sector (ITU-T) of the International Telecommunication Union requires that the communication data be tested with jitter having a frequency of several hundred MHz.
  • the communication data is generated by frequency-modulating and phase-modulating the clock using a pattern generator that generates communication data and a voltage-controlled oscillator that generates a clock for operating the pattern generator. It is conceivable to apply jitter to the.
  • a method is conceivable in which a signal corresponding to the jitter to be applied is superimposed on the control voltage input to the voltage controlled oscillator.
  • a method in which a variable delay circuit is provided after the voltage controlled oscillator and the delay amount of the variable delay circuit is controlled according to the jitter to be applied can be considered.
  • the frequency range that the voltage-controlled oscillator can follow is several tens of MH. It is difficult to apply high frequency jitter as low as z. In the latter method, since it takes time to change the delay amount of the variable delay circuit, it is difficult to apply high-frequency jitter.
  • a jitter injection apparatus in one aspect of the technical innovation (innovation) included in the present specification, a jitter injection method, a test apparatus, and a communication chip that can solve the above-described problems are provided.
  • This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • the jitter injection apparatus that generates an output signal to which jitter is applied,
  • the first oscillator that generates a 1-cycle signal, the second oscillator that generates a 2nd-cycle signal with a different period from the 1st-cycle signal, and whether to output the 1st-cycle signal or the 2nd-cycle signal are determined in advance.
  • a switching unit that outputs the output signal as an output signal.
  • a jitter application method for generating an output signal to which jitter is applied the first period signal being Generate a second periodic signal with a period different from that of the first periodic signal, and switch whether to output the first periodic signal or the second periodic signal at each predetermined timing and output as an output signal
  • a jitter injection method is provided.
  • a test apparatus for testing a device under test, which generates a timing signal to which jitter is applied.
  • a timing generator a signal generator that generates a test signal synchronized with the timing signal, and that is input to the device under test; and a determination unit that determines pass / fail of the device under test based on the signal under test output from the device under test
  • the timing generator includes: a first oscillator that generates a first periodic signal; a second oscillator that generates a second periodic signal having a period different from that of the first periodic signal; and the first periodic signal and the second periodic signal
  • a switching unit that outputs the timing signal as a timing signal.
  • the communication chip transmits and receives signals to and from an external circuit, and transmits the signal to the external circuit.
  • a transmission unit that generates a signal, and a reception unit that receives a reception signal from an external circuit and operates in accordance with the reception signal.
  • the transmission unit generates a timing signal to which jitter is applied; and
  • a signal generation unit that generates a test signal synchronized with the timing signal and inputs the test signal to the reception unit.
  • the timing generation unit includes a first oscillator that generates the first periodic signal, and a first oscillator having a period different from that of the first periodic signal.
  • a second oscillator that generates a two-period signal, and a switching unit that switches between outputting the first period signal and the second period signal at a predetermined timing and outputting the timing signal as a timing signal.
  • FIG. 1 is a diagram showing an example of the configuration of a jitter injection apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an example of an output signal output from the jitter injection apparatus 100.
  • FIG. 3 is a diagram showing an example of an output signal when a count reference value is set to “T”.
  • FIG. 4 is a diagram showing another example of the configuration of the jitter injection apparatus 100.
  • FIG. 5 is a diagram for explaining an example of the operation of the phase interpolation unit 70.
  • FIG. 6 is a diagram showing another example of the configuration of the jitter injection apparatus 100.
  • FIG. 7 is a diagram showing an example of an output signal when the count reference values in the first counting unit 52 and the second counting unit 54 are randomly changed.
  • FIG. 8 is a diagram showing an example of the configuration of a test apparatus 200 according to one embodiment of the present invention.
  • FIG. 9 is a diagram showing an example of the configuration of a communication chip 300 according to one embodiment of the present invention. Explanation of symbols
  • FIG. 1 is a diagram showing an example of the configuration of a jitter injection apparatus 100 according to an embodiment of the present invention.
  • the jitter injection device 100 is a device that generates an output signal to which jitter is applied, and includes a first oscillator 10, a second oscillator 20, and a switching unit 50.
  • the first oscillator 10 generates a first period signal having a predetermined period.
  • the second oscillator 20 generates a second periodic signal having a period different from that of the first periodic signal.
  • the first oscillator 10 generates a first period signal having a period larger than the average period that the output signal should have, and the second oscillator 20 generates the first period signal that the output signal should have.
  • the switching unit 50 switches whether to output the! /! Deviation of the first periodic signal and the second periodic signal at every predetermined timing, and outputs it as an output signal. That is, the switching unit 50 alternately outputs the first periodic signal and the second periodic signal at every predetermined timing.
  • the first oscillator 10 and the second oscillator 20 are loop oscillators.
  • Each of the first oscillator 10 and the second oscillator 20 includes a plurality of inverters 14 and an AND circuit 12 that are connected in cascade.
  • the logical product circuit 12 is configured to output a logical product signal of the signal output from the final stage inverter 14 in the corresponding plurality of inverters 14 and a given control signal to the first stage inverter in the corresponding plurality of inverters 14. Enter in 14.
  • the switching unit 50 counts the number of pulses of the periodic signal to be output.
  • the switching unit 50 may count the number of pulses of the periodic signal output from the switching unit 50 out of the first period signal and the second period signal, or may count the number of pulses of the output signal. Good.
  • the switching unit 50 switches the force for outputting either the first periodic signal or the second periodic signal each time the count value of the noise becomes a value corresponding to the predetermined timing described above.
  • the switching unit 50 in this example includes a first counting unit 52, a second counting unit 54, and a combining unit 56.
  • the first counting unit 52 counts the pulses of the first periodic signal output from the first oscillator 10
  • the second counting unit 54 counts the pulses of the second periodic signal output from the second oscillator 20.
  • the first reference unit 52 and the second counting unit 54 are preliminarily given a count reference value corresponding to the predetermined timing described above.
  • the count reference values given to the first counter 52 and the second counter 54 may be the same value or different values.
  • the first counter 52 stops the output of the first period signal in the first oscillator 10 and outputs the second period signal to the second oscillator 20 when the count value matches the count reference value. Let it start.
  • the first counter 52 gives a control signal fixed to the H logic to the AND circuit 12 of the second oscillator 20 when the count value matches the count reference value, and the first oscillator A control signal fixed to L logic is applied to the logical product circuit 12 of 1 0 via the second counter 54.
  • the second counter 54 stops the output of the second period signal in the second oscillator 20 and outputs the first period signal to the first oscillator 10 when the count value matches the count reference value. Let it start. In this example, when the count value matches the count reference value, the second counter 54 gives a control signal fixed to the H logic to the AND circuit 12 of the first oscillator 10 and the second oscillator A control signal fixed to L logic is given to the AND circuit 12 of 20 via the first counter 52.
  • the first periodic signal and the second periodic signal are alternately output.
  • the first counting unit 52 and the second counting unit 54 output L logic when the count value does not reach the count reference value, and H when the count value reaches the count reference value. It is a force counter that outputs logic.
  • the output terminal of the first counter 52 is connected to the reset terminal of the second counter 54 and the logical product circuit 12 of the second oscillator 20, and the output terminal of the second counter 54 is connected to the first counter 52.
  • the reset terminal and the AND circuit 12 of the first oscillator 10 are connected.
  • the logic H is input to the logical product circuit 12 of the first oscillator 10 to start oscillation.
  • H logic is input to the reset terminal of the first counter 52, and the first counter 52 outputs L logic.
  • L logic is input to the AND circuit 12 of the second oscillator 20, and the oscillation of the second oscillator 20 stops.
  • the synthesizer 56 synthesizes and outputs the first periodic signal output from the first oscillator 10 and the second periodic signal output from the second oscillator 20. In this example, the synthesizer 56 outputs an exclusive OR of the first periodic signal and the second periodic signal.
  • the first periodic signal and the second periodic signal having different periods can be alternately output at each predetermined timing.
  • FIG. 2 is a diagram illustrating an example of an output signal output from the jitter injection apparatus 100.
  • the first oscillator 10 generates a first period signal having a period ⁇ larger than the average period T that the output signal should have.
  • the second oscillator 20 generates a second period signal having a period that is ⁇ smaller than the average period T.
  • the difference ⁇ may be a sufficiently small value with respect to the average period T.
  • “4” is preset in the first counting unit 52 and the second counting unit 54 as a count reference value.
  • the first oscillator 10 receives the logic H from the second counter 54 and outputs a first period signal. Since the first period signal has a period that is ⁇ larger than the average period T of the output signal, the phase of the edge of each of the output signals output from the synthesis unit 56 is relative to the ideal phase in each cycle. Delay by ⁇ .
  • Signal timing jitter is a shift between the phase of the edge of each pulse and the ideal phase. Therefore, as shown in FIG. 2, the timing jitter of the output signal increases according to ⁇ while the first period signal is output, and according to ⁇ while the second period signal is output. Decrease.
  • the jitter injection apparatus 100 in the present example can generate an output signal to which a triangular wave jitter is applied.
  • the jitter applying apparatus 100 in this example can apply jitter having a frequency corresponding to a switching frequency for outputting either the first periodic signal or the second periodic signal. Since the switching frequency can be controlled by the count reference value given to the first counting unit 52 and the second counting unit 54, a high-frequency jitter can be applied. For example, when the count reference value is set to “1”, it is possible to apply jitter having a frequency that is half the frequency of the output signal.
  • FIG. 3 is a diagram showing an example of the output signal when the count reference value is set to ⁇ 1 ”. Also in this example, the first oscillator 10 has the average period T that the output signal should have. On the other hand, a first period signal having a period larger by ⁇ T is generated, and the second oscillator 20 generates a second period signal having a period smaller by ⁇ than the average period.
  • the timing jitter applied to the output signal is a triangular wave with a period of 2T. By such an operation, higher frequency timing jitter can be generated.
  • FIG. 4 is a diagram illustrating another example of the configuration of the jitter injection apparatus 100.
  • the jitter injection apparatus 100 in this example further includes a phase interpolation unit 70 in addition to the configuration of the jitter injection apparatus 100 described with reference to FIG.
  • Other components may have the same functions and configurations as the components having the same reference numerals in FIG.
  • the phase interpolation unit 70 inserts a predetermined number of edges at substantially equal intervals between edges in the same direction of the signal output from the switching unit 50, and outputs the result as an output signal.
  • rank The complementary section 70 detects the timing of each rising edge of the signal output from the switching section 50, and generates a predetermined number of pulses at regular intervals between the timings of the rising edges. Les.
  • FIG. 5 is a diagram for explaining an example of the operation of the phase interpolation unit 70.
  • the first oscillator 10 outputs a first periodic signal having a period of 4 ⁇ + 4 ⁇ .
  • the second oscillator 20 outputs a second period signal having a period of 4T 4 ⁇ .
  • the count reference values set in the first counter 52 and the second counter 54 are both “1”. In this case, the average period of the signal output from the synthesizer 56 is 4T.
  • the phase interpolation unit 70 detects the timing of the rising edge of the signal output from the synthesizing unit 56, and generates a predetermined number of nodes at regular intervals between the rising edges. For example, the phase interpolation unit 70 may generate the noise using a frequency multiplier. Further, the phase interpolation unit 70 may generate the noise using a PLL circuit.
  • an output signal having a frequency that is an integer multiple of the average frequency of the first period signal and the second period signal can be generated.
  • a jitter having a frequency that is approximately half the average frequency of the first period signal and the second period signal can be applied to the output signal.
  • FIG. 6 is a diagram illustrating another example of the configuration of the jitter injection apparatus 100.
  • the jitter injection apparatus 100 in this example further includes an amplitude control unit 80 and a period control unit 90 in addition to the configuration of the jitter injection apparatus 100 described with reference to FIG. 1 or FIG.
  • Other components have the same functions and configurations as the components denoted by the same reference numerals in FIG. 1 or FIG.
  • the jitter injection apparatus 100 in this example includes at least! / Of the period of the first periodic signal, the period of the second periodic signal, the count reference value of the first counter 52, and the count reference value of the second counter 54. By adjusting the displacement force, at least one of the amplitude and period of the jitter applied to the output signal is controlled.
  • the period of the jitter applied to the output signal can be controlled by the value of the count reference value set in the first counter 52 and the second counter 54.
  • the period of the jitter applied to the output signal is the average period of the first period signal and the second period signal.
  • counting reference The period is multiplied by twice the value.
  • the cycle control unit 90 is given a cycle setting of jitter to be applied to the output signal, and adjusts the reference count value set in the first counting unit 52 and the second counting unit 54 based on the cycle setting value. The As a result, it is possible to control the switching timing of the switching unit 50 that outputs either the first periodic signal or the second periodic signal, and to control the period of jitter applied to the output signal. Monkey.
  • the cycle control unit 90 is provided with an average cycle of the first cycle signal and the second cycle signal in advance, and divides the jitter cycle set value by twice the average cycle to obtain the count reference value. It may be calculated. Further, the cycle control unit 90 may previously have a table indicating the count reference value to be set for each jitter cycle setting. The cycle control unit 90 may set the same count reference value in the first count unit 52 and the second count unit 54, or may set different count reference values.
  • the jitter amplitude shown in FIG. 2 can be controlled by the difference in the period of the first period signal and the second period signal with respect to the average period of the output signal. For example, if the period of the first periodic signal is ⁇ + 2 ⁇ and the period of the second periodic signal is T-2 ⁇ , it is possible to apply a jitter with twice the amplitude compared to the example shown in FIG. it can.
  • the amplitude control unit 80 may be given an amplitude setting of jitter to be applied to the output signal, and may control the period of the first period signal and the second period signal based on the amplitude setting value.
  • each of the first oscillator 10 and the second oscillator 20 includes a selection unit that selects any one of the signals output from the respective inverters 14 and outputs the selected signal as a periodic signal.
  • the amplitude control unit 80 includes The selection unit may be controlled according to the amplitude setting value. Further, the amplitude controller 80 may control the power supply voltage supplied to the first oscillator 10 and the second oscillator 20 based on the amplitude setting value.
  • first oscillator 10 and the second oscillator 20 are configured as voltage controlled oscillators, and the amplitude control unit 80 determines the control voltage supplied to the first oscillator 10 and the second oscillator 20 based on the amplitude set value. Control it.
  • the amplitude control unit 80 may previously have a table in which a signal to be selected by the selection unit is associated with each amplitude setting value.
  • a table in which power supply voltages to be supplied to the first oscillator 10 and the second oscillator 20 are associated with each amplitude setting value in advance may be provided.
  • each amplitude setting value In contrast, a table in which control voltages to be applied to the first oscillator 10 and the second oscillator 20 are associated with each other may be included in advance! /.
  • the amplitude of jitter can also be controlled by adjusting the count set values in the first counter 52 and the second counter 54. For example, when the count reference value in the first counter 52 and the second counter 54 is doubled, the jitter amplitude is also doubled.
  • the amplitude controller 80 may control the count reference values in the first counter 52 and the second counter 54 based on the amplitude of jitter to be applied to the output signal.
  • the cycle control unit 90 controls the count reference values in the first counting unit 52 and the second counting unit 54 based on the jitter cycle setting value
  • the amplitude of the jitter also varies.
  • the amplitude control unit 80 may control the periods of the first period signal and the second period signal so as to cancel the variation in jitter amplitude caused by the period control unit 90 controlling the count reference value.
  • the amplitude controller 80 controls the periods of the first period signal and the second period signal based on the jitter amplitude setting value and the jitter period setting value.
  • the cycle control unit 90 functions as a count control unit that changes the count reference value of the counting unit every time the count value in the first counting unit 52 or the second counting unit 54 becomes the count reference value. It's okay.
  • the cycle controller 90 may change the count reference values in the first counter 52 and the second counter 54 at random.
  • the jitter injection apparatus 100 can generate jitter whose period and amplitude change randomly.
  • the amplitude control unit 80 also randomly sets the cycle of the first periodic signal or the second periodic signal corresponding to the counting unit. You may change to
  • FIG. 7 is a diagram illustrating an example of an output signal when the count reference values in the first counting unit 52 and the second counting unit 54 are randomly changed.
  • the jitter injection apparatus 100 can generate jitter whose period and amplitude change randomly. That is, jitter other than triangular wave jitter can be generated.
  • FIG. 8 is a diagram showing an example of the configuration of the test apparatus 200 according to one embodiment of the present invention.
  • the test apparatus 200 is an apparatus for testing a device under test 400 such as a semiconductor circuit, and includes a signal generation unit 110, a timing generation unit 120, and a determination unit 130.
  • the timing generator 120 generates a timing signal to which jitter is applied.
  • timing The generation unit 120 may be the jitter injection apparatus 100 described with reference to FIGS.
  • the signal generator 110 generates a test signal synchronized with the timing signal given from the timing generator 120 and inputs it to the device under test 400.
  • the signal generator 110 may generate a test signal with the timing of each rising edge of the timing signal as a data transition boundary.
  • the signal generation unit 110 may include, for example, a flip-flop that captures and outputs the data value of the test signal in accordance with the rising edge of the timing signal. As a result, jitter can be applied to the test signal and input to the device under test 400.
  • the determination unit 130 determines pass / fail of the device under test 400 based on the signal under measurement output from the device under test 400. For example, the determination unit 130 may determine pass / fail of the device under test 400 by comparing the logic pattern of the signal under measurement with the logic pattern of the expected value signal provided from the signal generation unit 110.
  • the timing generator 120 may sequentially change the amplitude of jitter applied to the timing signal.
  • the determination unit 130 determines whether or not the signal under measurement matches the expected value signal for each jitter amplitude. This makes it possible to test the jitter resistance of the device under test 400. Further, since the test apparatus 200 in this example can easily apply high-frequency jitter to the test signal, the high-frequency jitter test of the device under test 400 can be easily performed.
  • FIG. 9 is a diagram illustrating an example of the configuration of the communication chip 300 according to an embodiment of the present invention.
  • the communication chip 300 is a device that transmits and receives signals to and from an external circuit, and includes a transmission unit 210, a reception unit 240, and a determination unit 250.
  • Transmitting section 210 generates a transmission signal to be transmitted to an external circuit.
  • the transmission unit 210 includes a signal generation unit 220 and a timing generation unit 230.
  • the timing generator 230 outputs a timing signal having a predetermined cycle.
  • the signal generator 220 generates a transmission signal synchronized with the timing signal.
  • the receiving unit 240 receives a received signal from an external circuit and operates in accordance with the received signal.
  • the receiving unit 240 may include a circuit that demodulates the received signal.
  • the communication chip 300 transmits and receives signals to and from an external circuit.
  • the timing generation unit 230 in this example may include the jitter applying apparatus 100 described with reference to FIGS. That is, the timing generator 230 may generate a timing signal to which jitter is applied.
  • the signal generator 220 generates a test signal synchronized with the timing signal and inputs the test signal to the receiver 240.
  • the receiving unit 240 operates in accordance with a given test signal.
  • the determination unit 250 determines whether or not the reception unit 240 is operating normally based on the signal under measurement output from the reception unit 240.
  • the determination unit 250 compares the expected value signal determined in advance with the signal under measurement to determine whether the operation of the reception unit 240 is good or not, and the expected value signal given from the signal generation unit 220 and the signal under measurement You can compare the signal.
  • the communication chip 300 can perform a self-test.
  • the timing generator 230 may sequentially change the amplitude of jitter applied to the timing signal.
  • the determination unit 250 determines whether or not the signal under measurement matches the expected value signal for each jitter amplitude. As a result, it is possible to test the jitter tolerance of the communication chip 300 with the force S.
  • the communication chip 300 may perform negotiation for establishing communication with an external circuit using the detected jitter tolerance value. For example, the communication chip 300 establishes communication with an external circuit that conforms to the jitter tolerance value.

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Description

明 細 書
ジッタ印加装置、ジッタ印加方法、試験装置、及び通信チップ
技術分野
[0001] 本本発明は、ジッタ印加装置、ジッタ印加方法、試験装置、及び通信チップに関す る。特に本発明は、ジッタが印加された出力信号を生成するジッタ印加装置に関する 。本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認めら れる指定国については、下記の出願に記載された内容を参照により本出願に組み込 み、本出願の一部とする。
1. 出願番号 11/581 , 778 出願曰 2006年 10月 16曰
背景技術
[0002] 高速な通信デバイス等の試験項目として、入力信号に印加される高周波のジッタに っレ、て、被試験デバイスが正常に動作できるジッタ量の範囲を試験するジッタ耐カ試 験が考えられる。例えば国際電気通信連合の電気通信標準化部門（ITU— T)の勧 告では、通信データに数百 MHzの周波数をもつジッタを印加して試験することが要 求される。
[0003] 係る試験を行う場合、通信データを生成するパターン発生器と、パターン発生器を 動作させるクロックを生成する電圧制御発振器とを用い、当該クロックを周波数変調、 位相変調することにより、通信データにジッタを印加することが考えられる。
[0004] 例えば、電圧制御発振器に入力される制御電圧に、印加すべきジッタに応じた信 号を重畳する方式が考えられる。また他の方式としては、電圧制御発振器の後段に 可変遅延回路を設け、可変遅延回路の遅延量を、印加すべきジッタに応じて制御す る方式が考免られる。
[0005] なお、現時点で先行技術文献の存在を認識して!/、な!/、ので、先行技術文献に関 する記載を省略する。
発明の開示
発明が解決しょうとする課題
[0006] しかし、前者の方式では、電圧制御発振器が追従できる周波数の範囲が数十 MH z程度と低ぐ高周波のジッタを印加することが困難である。また、後者の方式では、 可変遅延回路の遅延量を変化させるのに時間を要するので、高周波のジッタを印加 することが困難である。
[0007] そこで本明細書に含まれる技術革新 (イノベーション）の 1つの側面においては、上 記の課題を解決することのできるジッタ印加装置、ジッタ印加方法、試験装置、及び 通信チップを提供することを目的とする。この目的は請求の範囲における独立項に 記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具 体例を規定する。
課題を解決するための手段
[0008] 即ち、本明細書に含まれるイノベーションに関連する第 1の側面によるジッタ印加装 置の一つの例によると、ジッタが印加された出力信号を生成するジッタ印加装置であ つて、第 1周期信号を生成する第 1発振器と、第 1周期信号と周期の異なる第 2周期 信号を生成する第 2発振器と、第 1周期信号及び第 2周期信号のいずれを出力する かを、予め定められたタイミング毎に切り替え、出力信号として出力する切り替え部と を備えるジッタ印加装置を提供する。
[0009] 本明細書に含まれるイノベーションに関連する第 2の側面によるジッタ印加方法の 一つの例によると、ジッタが印加された出力信号を生成するジッタ印加方法であって 、第 1周期信号を生成し、第 1周期信号と周期の異なる第 2周期信号を生成し、第 1 周期信号及び第 2周期信号のいずれを出力するかを、予め定められたタイミング毎 に切り替え、出力信号として出力するジッタ印加方法を提供する。
[0010] 本明細書に含まれるイノベーションに関連する第 3の側面による試験装置の一つの 例によると、被試験デバイスを試験する試験装置であって、ジッタが印加されたタイミ ング信号を生成するタイミング発生部と、タイミング信号に同期した試験信号を生成し 、被試験デバイスに入力する信号発生部と、被試験デバイスが出力する被測定信号 に基づいて、被試験デバイスの良否を判定する判定部とを備え、タイミング発生部は 、第 1周期信号を生成する第 1発振器と、第 1周期信号と周期の異なる第 2周期信号 を生成する第 2発振器と、第 1周期信号及び第 2周期信号のいずれを出力するかを、 予め定められたタイミング毎に切り替え、タイミング信号として出力する切り替え部とを 有する試験装置を提供する。
[0011] 本明細書に含まれるイノベーションに関連する第 4の側面による通信チップの一つ の例によると、外部の回路と信号の送受信を行う通信チップであって、外部の回路に 送信する送信信号を生成する送信部と、外部の回路から受信信号を受け取り、受信 信号に応じて動作する受信部とを備え、送信部は、ジッタが印加されたタイミング信 号を生成するタイミング発生部と、タイミング信号に同期した試験信号を生成し、受信 部に入力する信号発生部とを有し、タイミング発生部は、第 1周期信号を生成する第 1発振器と、第 1周期信号と周期の異なる第 2周期信号を生成する第 2発振器と、第 1 周期信号及び第 2周期信号のいずれを出力するかを、予め定められたタイミング毎 に切り替え、タイミング信号として出力する切り替え部とを含む通信チップを提供する
[0012] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
図面の簡単な説明
[0013] [図 1]図 1は、本発明の一つの実施形態に係るジッタ印加装置 100の構成の一例を 示す図である。
[図 2]ジッタ印加装置 100が出力する出力信号の一例を示す図である。
[図 3]図 3は、計数参照値を' T'に設定した場合における、出力信号の一例を示す図 である。
[図 4]図 4は、ジッタ印加装置 100の構成の他の例を示す図である。
[図 5]図 5は、位相補間部 70の動作の一例を説明する図である。
[図 6]図 6は、ジッタ印加装置 100の構成の他の例を示す図である。
[図 7]図 7は、第 1計数部 52及び第 2計数部 54における計数参照値を、ランダムに変 更した場合における出力信号の一例を示す図である。
[図 8]図 8は、本発明の一つの実施形態に係る試験装置 200の構成の一例を示す図 である。
[図 9]図 9は、本発明の一つの実施形態に係る通信チップ 300の構成の一例を示す 図である。 符号の説明
[0014] 100·· 'ジッタ印加装置、 10· · ·第 1発振器、 12·· '論理積回路、 14·· 'インバータ、 20···第 2発振器、 50···切り替え部、 52'*'第1計数部、 54···第 2計数部、 56··· 合成部、 70·· ·位相補間部、 80·· ·振幅制御部、 90·· ·周期制御部、 200·· ·試験 装置、 300···通信チップ、 400···被試験デバイス、 110···信号発生部、 120··· タイミング発生部、 130· · ·判定部、 210· ··送信部、 220·· ·信号発生部、 230·· 'タ イミング発生部、 240· ··受信部、 250·· '判定部
発明を実施するための最良の形態
[0015] 以下、発明の実施の形態を通じて本発明の（一)側面を説明する力 以下の実施形 態は請求の範囲にかかる発明を限定するものではなぐ又実施形態の中で説明され ている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0016] 図 1は、本発明の一つの実施形態に係るジッタ印加装置 100の構成の一例を示す 図である。ジッタ印加装置 100は、ジッタが印加された出力信号を生成する装置であ つて、第 1発振器 10、第 2発振器 20、及び切り替え部 50を備える。
[0017] 第 1発振器 10は、所定の周期を有する第 1周期信号を生成する。また、第 2発振器 20は、第 1周期信号とは周期の異なる第 2周期信号を生成する。例えば第 1発振器 1 0は、出力信号が有するべき平均周期に対して、所定値大きい周期の第 1周期信号 を生成し、第 2発振器 20は、出力信号が有するべき平均周期に対して、当該所定値 小さレ、周期の第 2周期信号を生成してょレ、。
[0018] 切り替え部 50は、第 1周期信号及び第 2周期信号の!/ヽずれを出力するかを、予め 定められたタイミング毎に切り替え、出力信号として出力する。つまり、切り替え部 50 は、第 1周期信号及び第 2周期信号を、所定のタイミング毎に交互に出力する。
[0019] 本例において第 1発振器 10及び第 2発振器 20は、ループ発振器である。第 1発振 器 10及び第 2発振器 20は、それぞれ縦続接続された複数のインバータ 14と、論理 積回路 12とを有する。
[0020] 論理積回路 12は、対応する複数のインバータ 14における最終段のインバータ 14 が出力する信号と、与えられる制御信号との論理積信号を、対応する複数のインバ ータ 14における初段のインバータ 14に入力する。 [0021] 本例において切り替え部 50は、出力する周期信号のパルス数を計数する。例えば 切り替え部 50は、第 1周期信号及び第 2周期信号のうち、切り替え部 50が出力して いる周期信号のノ ルス数を計数してよぐまた出力信号のノ ルス数を計数してもよい 。切り替え部 50は、ノ ルスの計数値が、前述した所定のタイミングに応じた値となる 毎に、第 1周期信号及び第 2周期信号のいずれを出力する力、を切り替える。
[0022] また、本例における切り替え部 50は、第 1計数部 52、第 2計数部 54、及び合成部 5 6を有する。第 1計数部 52は、第 1発振器 10が出力する第 1周期信号のパルスを計 数し、第 2計数部 54は、第 2発振器 20が出力する第 2周期信号のパルスを計数する 。また、第 1計数部 52及び第 2計数部 54には、前述した所定のタイミングに応じた計 数参照値が予め与えられる。第 1計数部 52及び第 2計数部 54に与えられる計数参 照値は同一の値であってもよレ、し、異なる値であってもよレ、。
[0023] 第 1計数部 52は、計数値が計数参照値と一致した場合に、第 1発振器 10における 第 1周期信号の出力を停止させ、且つ第 2発振器 20に第 2周期信号の出力を開始さ せる。本例では、第 1計数部 52は、計数値が計数参照値と一致した場合に、第 2発 振器 20の論理積回路 12に H論理に固定された制御信号を与え、且つ第 1発振器 1 0の論理積回路 12に第 2計数部 54を介して L論理に固定された制御信号を与える。
[0024] 第 2計数部 54は、計数値が計数参照値と一致した場合に、第 2発振器 20における 第 2周期信号の出力を停止させ、且つ第 1発振器 10に第 1周期信号の出力を開始さ せる。本例では、第 2計数部 54は、計数値が計数参照値と一致した場合に、第 1発 振器 10の論理積回路 12に H論理に固定された制御信号を与え、且つ第 2発振器 2 0の論理積回路 12に第 1計数部 52を介して L論理に固定された制御信号を与える。
[0025] このような動作により、第 1周期信号及び第 2周期信号を交互に出力する。尚、本例 において、第 1計数部 52及び第 2計数部 54は、計数値が計数参照値に達していな い場合に L論理を出力し、計数値が計数参照値に達した場合に H論理を出力する力 ゥンタである。また、第 1計数部 52の出力端は、第 2計数部 54のリセット端子及び第 2 発振器 20の論理積回路 12に接続され、第 2計数部 54の出力端は、第 1計数部 52 のリセット端子及び第 1発振器 10の論理積回路 12に接続される。
[0026] 第 1計数部 52の計数値が計数参照値に達した場合、第 2発振器 20の論理積回路 12に H論理が入力されて発振を開始する。また、第 2計数部 54のリセット端子に H論 理が入力され、第 2計数部 54は、 L論理を出力する。このため、第 1発振器 10の論理 積回路 12に L論理が入力され、第 1発振器 10の発振が停止する。
[0027] 第 2計数部 54の計数値が計数参照値に達した場合、第 1発振器 10の論理積回路 12に H論理が入力されて発振を開始する。また、第 1計数部 52のリセット端子に H論 理が入力され、第 1計数部 52は、 L論理を出力する。このため、第 2発振器 20の論理 積回路 12に L論理が入力され、第 2発振器 20の発振が停止する。
[0028] 合成部 56は、第 1発振器 10が出力する第 1周期信号と、第 2発振器 20が出力する 第 2周期信号とを合成して出力する。本例において合成部 56は、第 1周期信号と第 2 周期信号との排他的論理和を出力する。
[0029] このような構成により、周期の異なる第 1周期信号及び第 2周期信号を、所定のタイ ミング毎に交互に出力することができる。
[0030] 図 2は、ジッタ印加装置 100が出力する出力信号の一例を示す図である。本例に おいて第 1発振器 10は、出力信号が有するべき平均周期 Tに対して ΔΤ大きい周期 の第 1周期信号を生成する。また第 2発振器 20は、当該平均周期 Tに対して ΔΤ小さ い周期の第 2周期信号を生成する。差分 ΔΤは、平均周期 Tに対して十分小さい値 であってよい。また、本例において第 1計数部 52及び第 2計数部 54には、計数参照 値として" 4"が予め設定される。
[0031] 出力信号の生成を開始する場合、まず第 1計数部 52及び第 2計数部 54のいずれ かに H論理を出力させる。本例では、第 2計数部 54が H論理を出力する。
第 1発振器 10は、第 2計数部 54から H論理を受け取り、第 1周期信号を出力する。 第 1周期信号は、出力信号の平均周期 Tに対して ΔΤ大きい周期を有するので、合 成部 56が出力する出力信号の各ノ ルスのエッジの位相は、各サイクルにおける理想 的な位相に対し、 ΔΤずつ遅れる。
[0032] そして、第 1計数部 52の計数値が" 4〃になったとき、第 1発振器 10の発振が停止さ れ、第 2発振器 20が第 2周期信号を出力する。第 2周期信号は、出力信号の平均周 期 Tに対して ΔΤ小さい周期を有するので、合成部 56が出力する出力信号の各パル スのエッジの位相は、各サイクルにおいて理想的な位相に対し、 ΔΤずつ進む。 [0033] そして、第 2計数部 54の計数値が" 4〃になったとき、第 2発振器 20の発振が停止さ れ、第 1発振器 10が第 1周期信号を出力する。このような動作を繰り返すことにより、 第 1周期信号及び第 2周期信号を交互に出力する。
[0034] 信号のタイミングジッタは、各パルスのエッジの位相と、理想的な位相とのずれであ る。このため、図 2に示すように、出力信号のタイミングジッタは、第 1周期信号が出力 されている間は ΔΤに応じて増大し、第 2周期信号が出力されている間は ΔΤに応じ て減少する。
[0035] このため、本例におけるジッタ印加装置 100は、図 2に示すように、三角波のジッタ が印加された出力信号を生成することができる。また、本例におけるジッタ印加装置 1 00は、第 1周期信号及び第 2周期信号のいずれを出力するかの切り替え周波数に 応じた周波数のジッタを印加することができる。切り替え周波数は、第 1計数部 52及 び第 2計数部 54に与える計数参照値により制御することができるので、高周波のジッ タを印加することができる。例えば、計数参照値を" 1"に設定した場合、出力信号の 周波数の半分の周波数のジッタを印加することができる。
[0036] 図 3は、計数参照値を〃 1"に設定した場合における、出力信号の一例を示す図であ る。本例においても第 1発振器 10は、出力信号が有するべき平均周期 Tに対して Δ T大きい周期の第 1周期信号を生成する。また第 2発振器 20は、当該平均周期丁に 対して ΔΤ小さい周期の第 2周期信号を生成する。
[0037] 本例では、第 1計数部 52及び第 2計数部 54に、計数参照値として" 1"が与えられ ているので、第 1周期信号及び第 2周期信号力 周期毎に交互に出力される。この場 合、図 3に示すように、出力信号に印加されるタイミングジッタは、周期が 2Tの三角波 となる。このような動作により、より高周波のタイミングジッタを生成することができる。
[0038] 図 4は、ジッタ印加装置 100の構成の他の例を示す図である。本例におけるジッタ 印加装置 100は、図 1に関連して説明したジッタ印加装置 100の構成に加え、位相 補間部 70を更に備える。他の構成要素は、図 1において同一の符号を付した構成要 素と同一の機能及び構成を有してよい。
[0039] 位相補間部 70は、切り替え部 50が出力する信号の同一方向のエッジ間に、予め 定められた数のエッジを略等間隔で揷入して、出力信号として出力する。例えば、位 相補間部 70は、切り替え部 50が出力する信号のそれぞれの立ち上がりエッジのタイ ミングを検出し、それぞれの立ち上がりエッジのタイミングの間に、予め定められた数 のパルスを等間隔で生成してょレ、。
[0040] 図 5は、位相補間部 70の動作の一例を説明する図である。本例において、第 1発 振器 10は、周期が 4Τ + 4 ΔΤの第 1周期信号を出力する。また、第 2発振器 20は、 周期が 4T 4 ΔΤの第 2周期信号を出力する。また、第 1計数部 52及び第 2計数部 54に設定される計数参照値は共に" 1"とする。この場合、合成部 56が出力する信号 の平均周期は 4Tとなる。
[0041] 位相補間部 70は、合成部 56が出力する信号の立ち上がりエッジのタイミングを検 出し、それぞれの立ち上がりエッジの間に、所定の数のノ レスを等間隔で生成する。 例えば位相補間部 70は、周波数遁倍器を用いて、当該ノ ルスを生成してよい。また 、位相補間部 70は、 PLL回路を用いて、当該ノ ルスを生成してもよい。
[0042] このような構成により、第 1周期信号及び第 2周期信号の平均周波数の整数倍の周 波数を有する出力信号を生成することができる。また、出力信号に対して、第 1周期 信号及び第 2周期信号の平均周波数の略半分の周波数のジッタを印加することがで きる。
[0043] 図 6は、ジッタ印加装置 100の構成の他の例を示す図である。本例におけるジッタ 印加装置 100は、図 1又は図 4に関連して説明したジッタ印加装置 100の構成に対 し、振幅制御部 80及び周期制御部 90を更に備える。他の構成要素は、図 1又は図 4 において同一の符号を付した構成要素と同様の機能及び構成を有する。
[0044] 本例におけるジッタ印加装置 100は、第 1周期信号の周期、第 2周期信号の周期、 第 1計数部 52の計数参照値、及び第 2計数部 54の計数参照値の少なくとも!/、ずれ 力、を調整することにより、出力信号に印加するジッタの振幅及び周期の少なくとも一 方を制御する。
[0045] 図 2に示すように、出力信号に印加されるジッタの周期は、第 1計数部 52及び第 2 計数部 54に設定される計数参照値の値で制御することができる。例えば、第 1計数 部 52及び第 2計数部 54に同一の計数参照値が設定されている場合、出力信号に印 カロされるジッタの周期は、第 1周期信号及び第 2周期信号の平均周期に、計数参照 値の 2倍を乗じた周期となる。
[0046] 周期制御部 90は、出力信号に印加すべきジッタの周期設定 が与えられ、周期設 定値に基づいて、第 1計数部 52及び第 2計数部 54に設定する計数参照値を調整す る。これにより、切り替え部 50が第 1周期信号及び第 2周期信号のいずれを出力する 力、を切り替えるタイミングを制御することができ、出力信号に印加されるジッタの周期 を制卸すること力 Sでさる。
[0047] 周期制御部 90は、第 1周期信号及び第 2周期信号の平均周期が予め与えられて おり、ジッタ周期設定値を、当該平均周期の 2倍で除算することにより、計数参照値を 算出してよい。また、周期制御部 90は、それぞれのジッタ周期設定 に対して設定 すべき計数参照値を示すテーブルを予め有していてもよい。また、周期制御部 90は 、同一の計数参照値を第 1計数部 52及び第 2計数部 54に設定してもよいし、異なる 計数参照値を設定してもよレ、。
[0048] また、図 2に示したジッタ振幅は、出力信号の平均周期に対する、第 1周期信号及 び第 2周期信号の周期の差異により制御することができる。例えば、第 1周期信号の 周期を Τ+ 2 ΔΤとし、第 2周期信号の周期を T— 2 ΔΤとした場合、図 2に示した例に 比べ、 2倍の振幅のジッタを印加することができる。
[0049] 振幅制御部 80は、出力信号に印加すべきジッタの振幅設定 が与えられ、振幅設 定値に基づいて、第 1周期信号及び第 2周期信号の周期を制御してよい。例えば、 第 1発振器 10及び第 2発振器 20のそれぞれが、それぞれのインバータ 14が出力す る信号のいずれかを選択して周期信号として出力する選択部を有しており、振幅制 御部 80は、振幅設定値に応じて選択部を制御してよい。また、振幅制御部 80は、振 幅設定値に基づいて、第 1発振器 10及び第 2発振器 20に供給される電源電圧を制 御してもよい。また、第 1発振器 10及び第 2発振器 20を電圧制御型発振器として構 成し、振幅制御部 80は、振幅設定値に基づいて、第 1発振器 10及び第 2発振器 20 に供給される制御電圧を制御してもょレ、。振幅制御部 80は、それぞれの振幅設定値 に対して、選択部に選択させるべき信号を対応付けたテーブルを予め有してよい。ま た、それぞれの振幅設定値に対して、第 1発振器 10及び第 2発振器 20に与えるべき 電源電圧を対応付けたテーブルを予め有してもよい。また、それぞれの振幅設定値 に対して、第 1発振器 10及び第 2発振器 20に与えるべき制御電圧を対応付けたテ 一ブルを予め有してもよ!/、。
[0050] また、ジッタの振幅は、第 1計数部 52及び第 2計数部 54における計数設定値を調 整することによつても、制御すること力 Sできる。例えば、第 1計数部 52及び第 2計数部 54における計数参照値を 2倍にした場合、ジッタの振幅も 2倍となる。振幅制御部 80 は、出力信号に印加すべきジッタの振幅に基づいて、第 1計数部 52及び第 2計数部 54における計数参照値を制御してよい。
[0051] また、周期制御部 90が、ジッタ周期設定値に基づいて、第 1計数部 52及び第 2計 数部 54における計数参照値を制御した場合、ジッタの振幅も変動してしまう。振幅制 御部 80は、周期制御部 90が計数参照値を制御することにより生じたジッタ振幅の変 動を相殺するように、第 1周期信号及び第 2周期信号の周期を制御してよい。この場 合、振幅制御部 80は、ジッタ振幅設定値及びジッタ周期設定値に基づいて、第 1周 期信号及び第 2周期信号の周期を制御する。
[0052] また、周期制御部 90は、第 1計数部 52又は第 2計数部 54における計数値が計数 参照値となる毎に、当該計数部の計数参照値を変更する計数制御部として機能して もよい。例えば、周期制御部 90は、第 1計数部 52及び第 2計数部 54における計数 参照値をランダムに変更してよい。この場合、ジッタ印加装置 100は、周期、振幅がラ ンダムに変化するジッタを生成することができる。また、振幅制御部 80も、第 1計数部 52又は第 2計数部 54における計数値が計数参照値となる毎に、当該計数部に対応 する第 1周期信号又は第 2周期信号の周期をランダムに変更してよい。
[0053] 図 7は、第 1計数部 52及び第 2計数部 54における計数参照値を、ランダムに変更し た場合における出力信号の一例を示す図である。図 7に示すように、ジッタ印加装置 100は、周期、振幅がランダムに変化するジッタを生成することができる。即ち、三角 波のジッタ以外のジッタを生成することもできる。
[0054] 図 8は、本発明の一つの実施形態に係る試験装置 200の構成の一例を示す図で ある。試験装置 200は、半導体回路等の被試験デバイス 400を試験する装置であつ て、信号発生部 110、タイミング発生部 120、及び判定部 130を備える。
[0055] タイミング発生部 120は、ジッタが印加されたタイミング信号を生成する。タイミング 発生部 120は、図 1から図 7において説明したジッタ印加装置 100であってよい。
[0056] 信号発生部 110は、タイミング発生部 120から与えられるタイミング信号に同期した 試験信号を生成し、被試験デバイス 400に入力する。例えば信号発生部 110は、タ イミング信号のそれぞれの立ち上がりエッジのタイミングをデータ遷移の境界とする試 験信号を生成してよい。信号発生部 110は、例えばタイミング信号の立ち上がりエツ ジに応じて、試験信号のデータ値を取り込んで出力するフリップフロップ等を有してよ い。これにより、試験信号にジッタを印加して被試験デバイス 400に入力することがで きる。
[0057] 判定部 130は、被試験デバイス 400が出力する被測定信号に基づ!/、て、被試験デ バイス 400の良否を判定する。例えば判定部 130は、被測定信号の論理パターンと 、信号発生部 110から与えられる期待値信号の論理パターンとを比較することにより 、被試験デバイス 400の良否を判定してよい。
[0058] また、タイミング発生部 120は、タイミング信号に印加するジッタの振幅を順次変化 させてよい。この場合、判定部 130は、それぞれのジッタの振幅毎に、被測定信号と 期待値信号とがー致するか否力、を判定する。これにより、被試験デバイス 400のジッ タ耐カを試験すること力できる。また、本例における試験装置 200は、高周波のジッタ を、試験信号に容易に印加することができるので、被試験デバイス 400の高周波ジッ タ試験を容易に行うことができる。
[0059] 図 9は、本発明の一つの実施形態に係る通信チップ 300の構成の一例を示す図で ある。通信チップ 300は、外部の回路と信号の送受信を行う装置であって、送信部 2 10、受信部 240、及び判定部 250を備える。
[0060] 送信部 210は、外部の回路に送信する送信信号を生成する。本例において送信 部 210は、信号発生部 220及びタイミング発生部 230を有する。タイミング発生部 23 0は、所定の周期のタイミング信号を出力する。また信号発生部 220は、当該タイミン グ信号に同期した送信信号を生成する。
[0061] 受信部 240は、外部の回路から受信信号を受け取り、当該受信信号に応じて動作 する。例えば受信部 240は、当該受信信号を復調する回路を有してよい。このような 構成により、通信チップ 300は、外部の回路と信号の送受信を行う。 [0062] また、本例におけるタイミング発生部 230は、図 1から図 7において説明したジッタ 印加装置 100を有してよい。つまり、タイミング発生部 230は、ジッタが印加されたタイ ミング信号を生成してよい。この場合、信号発生部 220は、当該タイミング信号に同 期した試験信号を生成し、受信部 240に入力する。
[0063] 受信部 240は、与えられる試験信号に応じて動作する。判定部 250は、受信部 24 0が出力する被測定信号に基づいて、受信部 240が正常に動作しているか否かを判 定する。判定部 250は、予め定められた期待値信号と、被測定信号とを比較して受 信部 240の動作の良否を判定してよぐまた信号発生部 220から与えられる期待値 信号と被測定信号とを比較してもよレ、。
[0064] このような構成により、通信チップ 300はセルフテストを行うことができる。また、タイミ ング発生部 230は、タイミング信号に印加するジッタの振幅を順次変化させてよい。こ の場合、判定部 250は、それぞれのジッタの振幅毎に、被測定信号と期待値信号と がー致するか否かを判定する。これにより、通信チップ 300のジッタ耐カを試験する こと力 Sでさる。
[0065] 通信チップ 300は、検出したジッタ耐カ値を用いて、外部の回路と通信を確立する ためのネゴシエーションを行ってよい。例えば、通信チップ 300は、当該ジッタ耐カ値 に適合する外部の回路と通信を確立してょレ、。
[0066] 以上、本発明の（一)側面を実施の形態を用いて説明した力 本発明の技術的範 囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な 変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明 の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims

請求の範囲
[1] ジッタが印加された出力信号を生成するジッタ印加装置であって、
第 1周期信号を生成する第 1発振器と、
前記第 1周期信号と周期の異なる第 2周期信号を生成する第 2発振器と、 前記第 1周期信号及び前記第 2周期信号のいずれを出力するかを、予め定められ たタイミング毎に切り替え、前記出力信号として出力する切り替え部と
を備えるジッタ印加装置。
[2] 前記第 1発振器は、前記出力信号が有するべき平均周期に対して、所定値大きい 周期の前記第 1周期信号を生成し、
前記第 2発振器は、前記平均周期に対して前記所定値小さい周期の前記第 2周期 信号を生成する
請求項 1に記載のジッタ印加装置。
[3] 前記切り替え部は、出力する周期信号のパルス数を計数し、計数値が所定値とな る毎に、前記第 1周期信号及び前記第 2周期信号のいずれを出力するかを切り替え る
請求項 2に記載のジッタ印加装置。
[4] 前記切り替え部が出力する信号の同一方向のエッジ間に、予め定められた数のェ ッジを略等間隔で挿入する位相補間部を更に備える
請求項 1に記載のジッタ印加装置。
[5] 前記出力信号に印加すべきジッタの振幅に基づいて、前記第 1発振器が生成する 前記第 1周期信号の周期、及び前記第 2発振器が生成する前記第 2周期信号の周 期の少なくとも一方の周期を制御する振幅制御部を更に備える
請求項 1に記載のジッタ印加装置。
[6] 前記出力信号に印加すべきジッタの周期に基づいて、前記切り替え部が前記第 1 周期信号及び前記第 2周期信号のいずれを出力する力、を切り替えるタイミングを制 御する周期制御部を更に備える
請求項 1に記載のジッタ印加装置。
[7] 前記出力信号に印加すべきジッタの振幅に基づいて、前記切り替え部が前記第 1 周期信号及び前記第 2周期信号のいずれを出力する力、を切り替えるタイミングを制 御する振幅制御部を更に備える
請求項 1に記載のジッタ印加装置。
[8] 前記出力信号に印加すべきジッタの周期に基づいて、前記切り替え部が前記第 1 周期信号及び前記第 2周期信号のいずれを出力する力、を切り替えるタイミングを制 御する周期制御部と、
前記出力信号に印加すべきジッタの振幅、及び前記周期制御部が設定する前記 ジッタの周期に基づいて、前記第 1発振器が生成する前記第 1周期信号の周期、及 び前記第 2発振器が生成する前記第 2周期信号の周期の少なくとも一方の周期を制 御する振幅制御部と
を更に備える請求項 1に記載のジッタ印加装置。
[9] 前記切り替え部は、
前記第 1発振器が出力する前記第 1周期信号のパルス数を計数し、計数値が所定 値となった場合に、前記第 1発振器における前記第 1周期信号の出力を停止させ、 且つ前記第 2発振器に前記第 2周期信号の出力を開始させる第 1計数部と、 前記第 2発振器が出力する前記第 2周期信号のノ^レス数を計数し、計数値が所定 値となった場合に、前記第 2発振器における前記第 2周期信号の出力を停止させ、 且つ前記第 1発振器に前記第 1周期信号の出力を開始させる第 2計数部と、 前記第 1発振器が出力する前記第 1周期信号と、前記第 2発振器が出力する前記 第 2周期信号とを合成して出力する合成部と
を有する請求項 1に記載のジッタ印加装置。
[10] 前記第 1発振器及び前記第 2発振器のそれぞれは、
縦続接続された複数のインバータと、
最終段の前記インバータが出力する信号と、与えられる制御信号との論理積信号 を、初段の前記インバータに入力する論理積回路と
を有し、
前記第 1計数部は、計数値が所定値となった場合に、前記第 1発振器の前記論理 積回路に L論理に固定された前記制御信号を与え、且つ前記第 2発振器の前記論 理積回路に、 H論理に固定された前記制御信号を与え、
前記第 2計数部は、計数値が所定値となった場合に、前記第 2発振器の前記論理 積回路に L論理に固定された前記制御信号を与え、且つ前記第 1発振器の前記論 理積回路に、 H論理に固定された前記制御信号を与える
請求項 9に記載のジッタ印加装置。
[11] 前記第 1計数部又は前記第 2計数部における前記計数値が前記所定値となる毎に
、当該計数部の当該所定値を変更する計数制御部を更に備える
請求項 9に記載のジッタ印加装置。
[12] ジッタが印加された出力信号を生成するジッタ印加方法であって、
第 1周期信号を生成し、
前記第 1周期信号と周期の異なる第 2周期信号を生成し、
前記第 1周期信号及び前記第 2周期信号のいずれを出力するかを、予め定められ たタイミング毎に切り替え、前記出力信号として出力するジッタ印加方法。
[13] 被試験デバイスを試験する試験装置であって、
ジッタが印加されたタイミング信号を生成するタイミング発生部と、
前記タイミング信号に同期した試験信号を生成し、前記被試験デバイスに入力する 信号発生部と、
前記被試験デバイスが出力する被測定信号に基づいて、前記被試験デバイスの 良否を判定する判定部と
を備え、
前記タイミング発生部は、
第 1周期信号を生成する第 1発振器と、
前記第 1周期信号と周期の異なる第 2周期信号を生成する第 2発振器と、 前記第 1周期信号及び前記第 2周期信号のいずれを出力するかを、予め定められ たタイミング毎に切り替え、前記タイミング信号として出力する切り替え部と を有する試験装置。
[14] 外部の回路と信号の送受信を行う通信チップであって、
外部の回路に送信する送信信号を生成する送信部と、 外部の回路から受信信号を受け取り、前記受信信号に応じて動作する受信部と を備え、
前記送信部は、
ジッタが印加されたタイミング信号を生成するタイミング発生部と、
前記タイミング信号に同期した試験信号を生成し、前記受信部に入力する信号発 生部と
を有し、
前記タイミング発生部は、
第 1周期信号を生成する第 1発振器と、
前記第 1周期信号と周期の異なる第 2周期信号を生成する第 2発振器と、 前記第 1周期信号及び前記第 2周期信号のいずれを出力するかを、予め定められ たタイミング毎に切り替え、前記タイミング信号として出力する切り替え部と を含む通信チップ。
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