WO2007145279A1 - Iii族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 - Google Patents

Iii族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 Download PDF

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Shinya Ootomo
Tatsuyuki Shinagawa
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Seikoh Yoshida
Hiroshi Kambayashi
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    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates

Definitions

  • the present invention relates to a normally-off type field effect transistor using an in-group nitride semiconductor and a manufacturing method thereof, and more specifically, to a normally-off type electric field using a group III nitride semiconductor layer as a layer that moves carriers.
  • the present invention relates to an effect transistor and a manufacturing method thereof.
  • GaN has a large energy band gap of 3.4 eV, and the indirect transition conduction band is considered to be 1.5 eV or more above the valence band.
  • the saturation rate of GaN is about 2.5 ⁇ 10 7 cmZ seconds, and the pressure is about 5 ⁇ IC Zcm, which is larger than that of Si, GaAs, and SiC.
  • GaN can be used as a material for high-speed power transistors.
  • a high electron mobility such as M ESFET (Metal-Semiconductor Field Effect Transistor) as described in Patent Document 1 below and V, as described in Patent Document 2.
  • M ESFET Metal-Semiconductor Field Effect Transistor
  • the MESFET has a GaN AND layer 102 and an n-type GaN channel layer 103 sequentially formed on a substrate 101, and further has a gate in contact with the GaN channel layer 103 in a Schottky manner.
  • the electrode 104 includes a source electrode 105 and a drain electrode 106 that are formed on both sides of the gate electrode 104 at an interval and are in ohmic contact with the channel layer 103.
  • reference numeral 107 denotes a depletion layer.
  • the high electron mobility transistor has an undoped GaN electron transit layer 112 and an n-type AlGaN electron supply layer 113 sequentially stacked on a substrate 111, for example, as shown in FIG.
  • the smell in Figure 20 Reference numeral 117 indicates a two-dimensional electron gas, and 118 indicates a depletion layer! /.
  • Figures 19 and 20 show typical normally-on transistors.
  • the fail-safe viewpoint In order to be used as a versatile power supply device, the fail-safe viewpoint must also be a normal-type transistor. It becomes.
  • Patent Documents 3 and 4 describe a structure in which an insulating film is interposed between a gate electrode and a GaN layer.
  • Non-Patent Document 1 describes a normally-off type high electron mobility transistor in which a threshold voltage SOV of a gate voltage is obtained by performing a fluorine plasma process after forming a gate electrode. It has been.
  • AlGaN / GaN HEMTs are used as field effect transistors using Group III nitride semiconductors.
  • Non-Patent Document 2 For example, see Non-Patent Document 2 or GaN MOSFET (see Non-Patent Document 3) is used. These have higher breakdown voltage and saturation mobility than conventional Group III compound semiconductors such as Si, GaAs, and InP, making them suitable for power devices.
  • Group III compound semiconductors such as Si, GaAs, and InP, making them suitable for power devices.
  • Patent Document 1 Japanese Patent Laid-Open No. 9-307097
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-59948
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-320054
  • Patent Document 4 Japanese Unexamined Patent Application Publication No. 2004-260140
  • Non-Patent Document 1 53rd Joint Conference on Applied Physics (Preliminary Lectures (2006 Spring Musashi Institute of Technology), 3rd volume, 14a-ZE-17, p.1513)
  • Non-Patent Document 2 M. Kuraguchi et al., "Normally-off GaN-MISFET with well-controlled threshold voltage, International Workshop on Nitride Semiconductors 2006 (IWN 2006), Oct. 22-27, 2006, Kyoto, Japan, WeEDl - Four
  • Non-Patent Document 3 Huang W, Khan T, Chow TP: Enhancement-Mode n- Channel GaN MOFETs on p and n- GaN / Sapphire substrates.In: 18th International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2006 (Italy) , 10—1. Disclosure of the invention
  • Non-Patent Document 1 where it is difficult to increase the threshold voltage of a normally-off type transistor using a GaN-based material, for example, more than IV, only describes that the threshold can be set to OV.
  • the channel layer of the MESFET or the electron supply layer of the high electron mobility transistor is grown thin, and the depletion layer is deepened by adjusting the dopant concentration in the channel layer or the electron supply layer.
  • the normally-off threshold voltage it is difficult to obtain a stable threshold voltage for each element, which is difficult to control with high precision each of the channel layer or electron supply layer thickness and dopant concentration.
  • AlGaN / GaN HEMTs have been extensively studied as field effect transistors using Group III nitrides, but their threshold voltage was as low as + 1V.
  • GaN-based MOSFETs devices with high mobility and devices with a withstand voltage close to 1000 V have been reported. Devices that have both high mobility and high withstand voltage have not yet been realized.
  • One object of the present invention is to provide a normally-off type field effect transistor using a group III nitride semiconductor capable of setting a threshold voltage of a gate voltage higher than the conventional one and setting a desired threshold voltage, and its It is to provide a manufacturing method.
  • Another object of the present invention is to provide a normally-off type field effect transistor using a group III nitride semiconductor which is a normally-off semiconductor element and achieves both high breakdown voltage and large current.
  • a group III nitride semiconductor layer grown on a substrate including an acceptor and a donor, and the group III nitride semiconductor layer is formed.
  • a gate insulating film formed to have a thickness controlled to a predetermined threshold voltage based on the concentration of the acceptor and the concentration of the donor, a gate electrode formed on the gate insulating film, and the group m-nitriding A normally-off field effect transistor using an m-group nitride semiconductor, characterized in that it has a source electrode and a drain electrode formed on a physical semiconductor layer through contact regions, respectively.
  • the gate insulating film in the normally-off type field effect transistor using the group III nitride semiconductor, has an equivalent oxide thickness of 20 ⁇ ! It is characterized by being in the range of ⁇ 150nm.
  • a third aspect of the present invention is the normally-off type field effect transistor using the group III nitride semiconductor, wherein the gate insulating film includes silicon dioxide, silicon nitride, silicon oxynitride, alumina, It is characterized by being a film of any one of gallium oxide, aluminum nitride, magnesium oxide, gadolinium oxide, scandium oxide, zirconium oxide, hafnium oxide, tantalum oxide, and titanium oxide.
  • the group III nitride semiconductor layer is p-type, and as a dopant, magnesium, carbon, beryllium, It is selected from zinc.
  • the concentration of the acceptor in the group III nitride semiconductor layer is 5 X 10 15 cm- 3. It is characterized by a force in the range of 5 X 10 17 cm 3 .
  • a sixth aspect of the present invention is a normally-off type field effect transistor using a group III nitride semiconductor, wherein the concentration of the residual donor in the group III nitride semiconductor layer is 1 X 10 15 cm 3. 2 x 10 16 cm 3 range.
  • a seventh aspect of the present invention is the normally-off type field effect transistor using the group III nitride semiconductor, wherein at least one of the first and second source Z drain electrodes and the gate electrode just below the gate electrode.
  • An electric field relaxation region is formed between the group III nitride semiconductor layers.
  • An eighth aspect of the present invention is the normally-off field effect transistor using the group III nitride semiconductor, wherein the gate electrode is polycrystalline silicon, polycrystalline silicon germanium, aluminum, gold, palladium, platinum Any one of nickel, tantalum, molybdenum, tungsten, and a silicide alloy thereof is used.
  • a ninth aspect of the present invention includes a step of growing a group III nitride semiconductor layer containing an acceptor and a donor on a substrate, and measuring an effective dopant concentration of the group III nitride semiconductor layer. And a step formed on the group III nitride semiconductor layer based on the effective dopant concentration. Determining the thickness of the gate insulating film having a predetermined threshold voltage, forming the gate insulating film with the thickness on the group m nitride semiconductor layer, and forming a gate on the gate insulating film. And a step of forming an electrode.
  • a field effect transistor using an in-group nitride semiconductor includes a first conductivity type semiconductor layer formed using a group m nitride semiconductor on a substrate, A gate electrode formed on a channel region of the semiconductor layer via a gate insulating film, a source electrode and a drain electrode, and formed on both sides of the channel region of the semiconductor layer, and respectively on the source electrode and the drain electrode
  • a field effect transistor having a contact region of a second conductivity type in ohmic contact a resurf region formed adjacent to the contact region on the drain side is provided in the channel region of the semiconductor layer,
  • the sheet carrier concentration in the RESURF region is in the range of 1 ⁇ 10 12 cm ⁇ 2 or more and 5 ⁇ 10 13 cm ⁇ 2 or less.
  • the breakdown voltage can be increased by providing the RESURF region.
  • the sheet carrier concentration in the RESURF region is set within the range of 1 X 10 12 cm— 2 or more and 5 X 10 13 cm— 2 or less, and the sheet resistance of the RESURF region is set to 100 ⁇ / sq. Or more and 10 k Q By setting it within the range of / sq. or less, it is possible to realize a field effect transistor using a group III nitride semiconductor that achieves both high breakdown voltage and large current.
  • the RESURF field is a surface electric field relaxation region formed between the gate electrode and the drain electrode of the group III nitride semiconductor layer in order to increase the pressure. .
  • the sheet carrier concentration in the RESURF region within the range of 5 ⁇ 10 12 cm— 2 or more and 5 ⁇ 10 13 cm— 2 , the sheet resistance is further reduced and the high breakdown voltage is increased. A large current can be achieved.
  • a field effect transistor using a group III nitride semiconductor according to another embodiment of the present invention is
  • the first conductivity type semiconductor layer is a p-type GaN layer
  • the RESURF region is an n-type GaN layer formed by implanting an n-type impurity into the p-type GaN layer by an ion implantation method.
  • the RESURF region is an n-type GaN layer formed by implanting an n-type impurity into the p-type GaN layer by ion implantation, its sheet carrier concentration is equal to the p-type impurity concentration of the p-type GaN layer. Not much affected ⁇ .
  • a field effect transistor using a group III nitride semiconductor according to another embodiment of the present invention has a p-type impurity concentration of the semiconductor layer which is a p-type GaN layer of 1 X 10 15 cm- 3 or more and 5 X 10 It is characterized by being set within the range of 17 cm- 3 or less.
  • the p-type impurity concentration of the semiconductor layer which is a p-type GaN layer, is set within a range of 1 X 10 15 cm— 3 or more and 5 X 10 17 cm— 3 or less.
  • a field-effect transistor of a type for example, a MOS field-effect transistor
  • a normally-off operation with a high threshold for example, a threshold of about 3-5 (V) can be realized.
  • the breakdown voltage decreases. This is because when the p-type impurity concentration is high, the depletion layer becomes narrower under the n + layer on the drain side (the second conductivity type contact region that is in ohmic contact with the drain electrode). is there.
  • the p-type impurity concentration (acceptor concentration) of the semiconductor layer which is a p-type GaN layer, within the range of 1 X 10 15 cm— 3 or more and 5 X 10 17 cm— 3 or less, the threshold for normally-off operation is set.
  • the P-type impurity concentration is related to the breakdown voltage as well as the threshold value. In other words, it was found that the breakdown voltage drops when the p-type impurity concentration is high for the above reason.
  • the p-type impurity concentration within the range of 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 ”cm ⁇ 3 or less, it is possible to suppress a decrease in breakdown voltage.
  • the RESURF region also has a plurality of region forces having different sheet carrier concentrations, and the sheet carrier concentration depends on the drain electrode side.
  • the region on the side of the gate electrode where the region is high is low.
  • the semiconductor layer on the drain side under the gate electrode and the semiconductor layer on the drain end can be made smaller than the breakdown electric field.
  • the electric field concentration is more relaxed and higher breakdown voltage can be obtained than in the case of one RESURF region.
  • the group III element used in the semiconductor layer is at least one of B, Al, Ga, and In. It is a feature.
  • a field effect transistor using a group III nitride semiconductor according to another embodiment of the present invention is a normally-off type MOS field effect transistor.
  • normally-off type MOS field-effect transistor can realize normally-off operation with a high value, for example, a threshold value of about 3-5 (V). .
  • a group III nitride semiconductor layer is used as a channel layer, a gate electrode is formed thereon via a gate insulating film, and the thickness of the gate insulating film is changed to a group m nitride semiconductor layer.
  • the effective dopant concentration and the threshold voltage target value are included.
  • the threshold voltage can be increased to IV or more, and the acceptor and donor concentrations contained in the group III nitride semiconductor layer change from substrate to substrate or from lot to lot. Even so, the target threshold voltage can be obtained with high accuracy.
  • a normally-off type field effect transistor having a high breakdown voltage and a large current can be realized.
  • GaN field-effect transistors that use GaN as a group III nitride semiconductor have the potential to achieve higher breakdown voltage and lower on-resistance than conventional Si-based electronic devices. , Can greatly contribute to miniaturization.
  • FIG. 1 is a sectional view (No. 1) showing a process for manufacturing a normally-off type field effect transistor according to the first embodiment of the invention.
  • FIG. 2 is a cross-sectional view (No. 2) showing the manufacturing process of the normally-off type field effect transistor according to the first embodiment of the present invention.
  • FIG. 3 is a diagram of a semiconductor layer of a field effect transistor according to an embodiment of the present invention.
  • FIG. 6 is a characteristic diagram showing a first example of the relationship among ceptor concentration, donor concentration, and threshold voltage.
  • FIG. 4 is a characteristic diagram showing a second example of the relationship among the receptor concentration, the donor concentration, and the threshold voltage in the semiconductor layer of the field effect transistor according to the embodiment of the present invention.
  • FIG. 5 is a characteristic diagram showing a third example of the relationship among the receptor concentration, the donor concentration, and the threshold voltage in the semiconductor layer of the field effect transistor according to the embodiment of the present invention.
  • FIG. 6 is a characteristic diagram showing a fourth example of the relationship among the receptor concentration, the donor concentration, and the threshold voltage in the semiconductor layer of the field effect transistor according to the embodiment of the present invention.
  • FIG. 7 is a characteristic diagram showing a fifth example of the relationship among the receptor concentration, the donor concentration, and the threshold voltage in the semiconductor layer of the field effect transistor according to the embodiment of the present invention.
  • FIG. 8 is a graph showing the relationship between the thickness of the gate insulating film and the inversion carrier density of the field effect transistor according to the embodiment of the present invention.
  • FIG. 9 is a diagram showing the relationship between the pinch-off voltage, the thickness of the gate insulating film, and the mutual turbidity chest of the field effect transistor according to the embodiment of the present invention.
  • FIG. 10 is a diagram showing the relationship between the effective receptor concentration, the threshold voltage, and the equivalent oxide film thickness in the semiconductor layer of the field effect transistor according to the embodiment of the present invention.
  • FIG. 11 is a cross-sectional view (No. 1) showing a manufacturing process of a normally-off field effect transistor according to the second embodiment of the invention.
  • FIG. 12 is a sectional view (No. 2) showing a step of manufacturing a normally-off type field effect transistor according to the second embodiment of the invention.
  • FIG. 13 is a cross-sectional view (No. 1) showing a step of manufacturing a normally-off type field effect transistor according to the third embodiment of the invention.
  • FIG. 14 is a sectional view (No. 2) showing a step of manufacturing a normally-off type field effect transistor according to the third embodiment of the invention.
  • FIG. 15 is a cross-sectional view showing a first example of a normally-off type field effect transistor according to a fourth embodiment of the present invention.
  • FIG. 16 is a cross-sectional view showing a second example of a normally-off type field effect transistor according to the fourth embodiment of the present invention.
  • FIG. 17 shows a normally-off type field effect transistor according to a fifth embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing a first example of the first embodiment.
  • FIG. 18 is a cross-sectional view showing a second example of a normally-off type field effect transistor according to the fifth embodiment of the present invention.
  • FIG. 19 is a cross-sectional view showing an example of a normally-on type MESFET according to the prior art.
  • FIG. 20 is a cross-sectional view showing an example of a normally-on type high electron mobility transistor according to the prior art.
  • FIG. 21 is a cross-sectional view showing a field effect transistor according to a second embodiment of the present invention.
  • FIG. 22 is a schematic diagram showing each resistance of a current path in the field effect transistor according to the second embodiment.
  • FIG. 23 is a graph showing the relationship between the sheet resistance in the RESURF region and the drain current together with the breakdown voltage and the sheet carrier concentration in the RESURF region.
  • FIG. 24 is a graph showing the relationship between sheet carrier concentration and sheet resistance.
  • FIG. 25 is a cross-sectional view showing a field effect transistor according to Embodiment 2-2 of the present invention.
  • FIG. 20 (A) is a cross-sectional view showing a schematic configuration of the field effect transistor according to the first embodiment
  • FIG. 20 (B) is a graph showing the electric field intensity at each position of the field effect transistor.
  • FIG. 27A is a cross-sectional view showing a schematic configuration of the field effect transistor according to the second embodiment
  • FIG. 27B is a graph showing electric field strength at each position of the field effect transistor.
  • MOSFET Metal Organic Source Electrode
  • (First embodiment) 1 and 2 are cross-sectional views showing a normally-off field effect transistor and its manufacturing process according to the first embodiment of the present invention.
  • an A1N buffer layer 2 having a thickness of lOOnm and a thickness of 1 are formed on a silicon (Si) substrate 1 by metal organic chemical vapor deposition (MOCV D). Epitaxial growth of p-type GaN layer 3 as m group III nitride semiconductor layer.
  • a substrate such as alumina or silicon carbide can be used as the substrate 1.
  • the A1N buffer layer 2 is grown with a substrate temperature of 1100 ° C and trimethylaluminum (TMA) and ammonia (NH3) as reaction gases.
  • TMA trimethylaluminum
  • NH3 ammonia
  • the p-type GaN layer 3 has a substrate temperature of 11
  • TMG trimethylgallium
  • NH trimethylgallium
  • Magnesium (Mg) is applied as one pant.
  • cyclopentajewel magnesium (Cp Mg) is used as a reaction gas for doping the p-type GaN layer 3 with Mg.
  • Addition is preferably 5 x 10 15 cm— 3 to 5 x 10 " For example 5 X 10 16 cm—set to 3
  • HVPE method halide vapor phase epitaxy method
  • MBE method molecular beam epitaxy method
  • a photoresist 11 is applied on the p-type GaN layer 3, and this is exposed and developed to form an opening 11a in the element isolation region. .
  • the p-type GaN layer 3 is etched through the opening 11a by a reactive ion etching (RIE) method, an inductively coupled plasma (ICP) etching method, or the like.
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • SiO is formed on the surface of the p-type GaN layer 3 as an ion defense mask layer 12 to a thickness of about 1 m by a CVD method. Subsequently, Photoresist 13 on it
  • the photoresist 13 is exposed and developed to form openings 13 s and 13 d on the source formation region and the drain formation region of the p-type GaN layer 3.
  • the ion defense mask layer 12 is etched through the openings 13s and 13d with not-adhydrofluoric acid to form the source openings 12s and the drain openings 12d.
  • the distance between the source opening 12s and the drain opening 12d is, for example, about 1 ⁇ m.
  • silicon which is an n-type dopant, is implanted into the p-type GaN layer 3 at a dose of 1 ⁇ 10 cm and an acceleration voltage of 190 keV by ion implantation.
  • the first n + -type dose region 4a and the second n-type dose region 4b are formed under the source opening 12s and the drain opening 12d provided in the ion defense mask layer 12, respectively. Further, the photoresist 13 is removed with a solvent, and then the ion protection mask layer 12 is removed with a hydrofluoric acid aqueous solution.
  • an SiO film as a second mask layer (not shown) is formed on the upper surface of the p-type GaN layer 3 by the CVD method.
  • the p-type GaN layer 3 is annealed at a temperature of 1300 ° C. for 5 minutes in a nitrogen (N) atmosphere, so that the first n + type dose introduction region 4a and the second n + type dose introduction region 4b
  • the impurities inside are activated to form a source region (contact region) 4s and a drain region (contact region) 4d, respectively.
  • the second mask layer is removed with a hydrofluoric acid aqueous solution. It is also possible to introduce an inert gas such as argon (Ar) instead of N as the atmosphere gas during activation.
  • an inert gas such as argon (Ar) instead of N as the atmosphere gas during activation.
  • an n + type layer is grown by using a dielectric film such as a silicon oxide film or a silicon nitride film as a mask.
  • a growth method or a thermal diffusion method may be used.
  • an S 10 film is formed as an insulating film (gate insulating film) 5 on the surface of the p-type GaN layer 3.
  • the film thickness of insulating film 5 depends on the receptor concentration in p-type GaN layer 3 and residual donor
  • the material of the insulating film 5 is not limited to the silicon oxide film, but is not limited to silicon nitride (Si N), silicon oxynitride (SiO N), alumina (A1 0), gallium oxide (Ga 0), nitride Aluminum
  • Insulating films such as titanium oxide (TiO) may be used.
  • a photoresist (not shown) is applied on the insulating film 5, and this is exposed and developed to form openings above the source region 4 s and the drain region 4 d, respectively.
  • the insulating film 5 has a source electrode opening 5s and a drain electrode.
  • An opening 5d is formed (see FIG. 2 (b)).
  • a source electrode 6 and a drain electrode 7 made of TiZAl are formed by the method.
  • the source electrode 6 and the drain electrode 7 are in ohmic contact with the n + type source region 4s and the n + type drain region 4d of the p-type GaN layer 3 surface layer, respectively.
  • the constituent material of the source electrode 6 and the drain electrode 7 may be other than TiZAl as long as ohmic contact is realized.
  • a region other than the electrode formation region is covered with a photoresist, a metal is formed by sputtering or EB method, and then the photoresist is peeled off to selectively form the electrode formation region. This is a method of leaving a metal film on the surface.
  • poly-Si polycrystalline silicon
  • phosphorus trichloride (POC1) gas is sealed in the substrate 1 covered with a polycrystalline silicon film.
  • the polycrystalline silicon film is doped with phosphorus at 900 ° C for 20 minutes.
  • the polycrystalline silicon film was patterned by a photolithography method using a mask made of a photoresist and an etching technique, whereby the polycrystalline silicon film was turned into a source electrode as shown in FIG. 2 (d). 6 is left in the region between the drain electrodes 7 and is used as the gate electrode 8.
  • the impurity doping method for the polycrystalline silicon film may include impurities at the time of film formation, or may be a thermal diffusion method after film formation.
  • the gate electrode 8 may be a polycrystalline silicon film doped with boron, a polycrystalline silicon germanium (SiGe) film, or aluminum (A1), gold (Au), palladium (pd), platinum (Pt), Nickel (Ni), Tantanole (Ta), Molybdenum (Mo), Tungsten (W), or this metal silicide film may be used! /.
  • the normally-off type field effect transistor according to the first embodiment is manufactured through the above steps.
  • Mg is used as the acceptor of the p-type GaN layer 3 and the acceptor level is assumed to be 200 meV.
  • the film thickness of the insulating film (equivalent oxide film) 5 is 50 nm, and the work function of the material constituting the gate electrode 8 4.
  • the dependence of the threshold concentration of the field effect transistor gate electrode 8 at room temperature on the acceptor concentration N can be obtained as shown in Fig. 3.
  • Examples of the gate electrode material include polycrystalline silicon, aluminum, and gold.
  • 1E + 14 is IX 10 "
  • ⁇ + 15 is 1 10 15
  • 1E + 16 is 1 X 10 16
  • ⁇ + 17 is 1 10 17
  • 1E + 18 is IX 10 18 , which will be described later The same is true for the diagrams.
  • the eleven characteristic lines shown in Fig. 3 indicate that the residual donor concentration N is 0, 1 X 10 15 c in order from left to right.
  • the threshold voltage is OV.
  • the receptor concentration of the threshold voltage of the gate electrode 8 at room temperature is as follows.
  • Figure 4 shows the dependency.
  • the eleven curves shown in Fig. 4 show the residual donor concentration N from left to right as in the curve in Fig. 3.
  • the threshold voltage can be set in the range from OV to 10V or more.
  • the threshold voltage can be set within the range of 1.2V force and about 10V.
  • the amount of change in the threshold voltage with respect to the change in the Mg receptor concentration N is almost the same as in Fig. 3 by increasing the work function of the gate electrode 8 material.
  • beryllium (Be) is used as the acceptor, the acceptor level is assumed to be 70 meV, and the other conditions are the same as those of the field effect transistor in FIG. 3, and the gate electrode 8 of the field effect transistor at room temperature is Fig. 6 shows the dependence of threshold voltage on receptor concentration N.
  • the eleven curves shown in Fig. 6 show the same residual donor concentration N as the curves in Fig. 3 in order of the left force to the right.
  • the threshold voltage When the Be concentration N is varied in the range of 5 X 10 15 cm 3 to 5 X 10 "cm— 3 , the threshold voltage
  • the pressure can be set in the range of OV to 9V.
  • the threshold voltage can be set in the range of OV to 9V.
  • the threshold voltage changes as the thickness of 8 changes.
  • the thickness of the insulating film 5 is expressed by an equivalent oxide film thickness, it is defined by the following equation.
  • the concept of the equivalent oxide film is used because a plurality of materials selected as the insulating film 5 are made of SiO.
  • EOT is an equivalent oxide thickness.
  • ⁇ , ⁇ , and d are the SiO ox s s 2 relative permittivity, the relative permittivity of the gate insulating film, and the thickness of the gate insulating film 5, respectively.
  • the minimum value of the equivalent oxide film thickness is set to 20 nm in consideration of gate leakage.
  • the maximum value of the equivalent oxide thickness is preferably 150 nm in consideration of the inversion carrier density shown in FIG. 8, the mutual conductance, the on resistance, and the field effect mobility shown in FIG. In FIG. 8, it is preferable that the inversion carrier density is as large as 5 ⁇ 10 u cm 2 or more, for example. In FIG. 9, the mutual conductance is preferably large. From these, the equivalent oxide film thickness is preferably 150 nm or less, more preferably 1 OO nm or less.
  • Figure 10 shows the relationship between ⁇ lOOnm and effective acceptor concentration (effective dopant concentration) using threshold voltage as a parameter.
  • the vertical axis and the horizontal axis are logarithmic scales, respectively, and the 10 straight lines are characteristic lines that represent IV to 10V in the IV interval from left to right.
  • the acceptor concentration of the p-type GaN layer 3 of the above-mentioned field effect transistor is controlled by the concentration of the acceptor source gas used when the p-type GaN layer 3 is grown. Temperature, gas flow rate It is difficult to make the same value with high accuracy for each substrate due to an error in the adjustment and the like. In addition, active introduction of donors during the growth of the P-type GaN layer 3 is rarely performed, but crystal defects or impurities contained in the gas act as residual donors, and their adjustment is difficult. .
  • the effective receptor concentration shown on the horizontal axis in FIG. 10 may not be kept constant.
  • the effective acceptor concentration is an effective acceptor concentration that appears when the acceptor is compensated by the residual donor, and is obtained by subtracting the donor concentration from the acceptor concentration.
  • the equivalent oxide film thickness that is, the thickness of the insulating film 5 is determined by measuring the effective receptor concentration after the growth of the p-type GaN layer 3 and measuring the measured threshold voltage characteristics illustrated in FIG. Determined by fitting to a line.
  • the insulating film made of a silicon oxide film is obtained according to FIG.
  • the thickness of 5 (equivalent oxide film thickness) should be about 55 nm.
  • a predetermined high voltage is applied between the source electrode 6 and the drain electrode 7, and a voltage is applied to the gate electrode 8.
  • the electrons that are carriers do not move substantially between the p-type GaN layer 3 between the source region 4s and the drain region 4d, and the force is turned off, and the threshold voltage is applied to the gate electrode 8.
  • an inversion layer is formed in the p-type GaN layer 3 below the gate electrode 8, and carriers travel between the source region 4s and the drain region 4 to be turned on.
  • FIG. 11 is a cross-sectional view showing a normally-off field effect transistor and a manufacturing process thereof according to the second embodiment of the present invention.
  • the same reference numerals as those in FIGS. 1 and 2 denote the same elements.
  • the photolithography method is used.
  • An element isolation groove 3a is formed.
  • the effective receptor concentration of the p-type GaN layer 3 is measured.
  • a resurf region electric field relaxation region
  • the formation process of the resurf layer is as follows.
  • the first SiO film 14 is formed on the entire surface of the p-type GaN layer 3 by the CVD method.
  • the photoresist 15 is coated on the substrate, the photoresist 15 is exposed and developed to reach the edge of the gate electrode formation region from the drain region force.
  • An opening 15a is formed in the first SiO film 14 through the opening 15a.
  • the p-type GaN layer 3 having a dose of 1 ⁇ 10 15 cm 2 or less and an accelerating voltage of 35 keV is applied to the silicon, which is an n-type dopant, through the opening 15a by ion implantation. Then, the n-type impurity introduction region 4c is formed. Further, the photoresist 15 is removed with a solvent, and the first SiO film 14 is further removed with a hydrofluoric acid aqueous solution.
  • the second SiO film 16 is formed on the surface of the p-type GaN layer 3 to a thickness of 1 m.
  • the photoresist 17 After forming and applying a photoresist 17 thereon, the photoresist 17 is exposed and developed to form openings 17a and 17b in the source formation region and the drain formation region.
  • silicon is implanted into the p-type GaN layer 3 through the openings 17a and 17b by an ion implantation method at a dose amount of 1 X 10 15 cm and an acceleration voltage of 35 keV, and the first n-type dose introduction region 4a and the first 2 n + type dose introduction region 4b is formed.
  • a SiO protective film 18 is formed on the upper surface of the p-type GaN layer 3 by a CVD method to about 500 nm.
  • the p-type GaN layer 3 is annealed at a temperature of 1300 ° C. for 5 minutes in an inert gas atmosphere, whereby the n-type impurity introduction region 4c, the first n + -type impurity introduction region 4a, and the second The impurities in the n + type impurity introduction region 4b are activated to form an n type RESURF region 4r, an n + type source region 4s and an n + type drain region 4d, respectively. Furthermore, the mask layer is removed with a hydrofluoric acid aqueous solution.
  • the effective receptor concentration of the p-type GaN layer 3 and the target value of the threshold voltage measured in advance are applied to the relationship illustrated in FIG. Surface That is, the thickness of the insulating film formed on the region between the n-type RESURF region 4r and the n + -type source region 4s is determined.
  • n + A source opening 5s and a drain opening 5d are formed on each of the n-type source region 4s and the n-type drain region 4d, and then a source electrode 6 is formed in ohmic contact with the n + type source region 4s.
  • the drain electrode 7 that is in ohmic contact with the n + -type drain region 4d is formed by a lift-off method or the like.
  • a gate electrode 8 is formed on the insulating film 5 between the n-type RESURF region 4r and the n + -type source region 4s under the same conditions as in the first embodiment.
  • the field effect transistor formed by the process as described above is inverted to the p-type GaN layer 3 below by applying a voltage equal to or higher than the threshold voltage to the gate electrode 8, as in the first embodiment.
  • This is a normally-off type that turns on when a layer is formed, and the insulating film 5 between the gate electrode 8 and the p-type GaN channel layer 3 is determined by the effective receptor concentration of the p-type GaN channel layer 3 as in the first embodiment. Therefore, the threshold voltage can be controlled with high accuracy.
  • the low-concentration resurf region 4r is formed adjacent to the region near the gate electrode 5 in the n + type drain region 4d, so that the electric field concentration in the n + type drain region 4d is alleviated. Hot carrier injection is prevented, and deterioration of device characteristics is suppressed.
  • 13 and 14 are cross-sectional views showing a normally-off field effect transistor according to the third embodiment of the present invention and its manufacturing process.
  • a non-doped GaN buffer layer 32a is grown on a silicon (Si) substrate 31 by MOCVD, and an A1N buffer layer 32b having a thickness of lOOnm is formed thereon. Then, an n + type GaN drain layer 33 having a thickness of 1 m, an n ⁇ type GaN layer 34 having a thickness of lOnm, and a p-type GaN layer 35 having a thickness of 1 m are sequentially epitaxially grown. Note that after the growth of the p-type GaN layer 35, the effective receptor concentration is measured.
  • GaN is grown using TMG and ammonia as reactant gases, and A1N is TM Grown using A and ammonia as reactant gases. Also, silicon is used as the n-type dopant, disilane (Si H) is used as the reaction gas, and p-type dopant.
  • Mg is applied as the reaction gas, and Cp Mg is used as the reaction gas.
  • the amount of Mg added is an example.
  • the range is 5 X 10 15 cm— 3 forces 5 X 10 17 cm— 3 .
  • the substrate temperature during growth is about 1100 ° C.
  • the growth method of GaN and A1N is not limited to the above-described MOCVD method, and an HVPE method, an MBE method, or the like may be used.
  • a photoresist (not shown) is applied on the p-type GaN layer 35, exposed to light, and developed to open the sides of the element region.
  • the p-type GaN layer 35 and the n-type GaN layer 34 are etched by RIE, ICP etching, etc. through the opening to expose a part of the n + -type GaN drain layer 33.
  • the region is a drain electrode formation region 35a.
  • the photoresist is removed with a solvent such as acetone.
  • an SiO film 37 is formed on the surface of the p-type GaN layer 35, the n-type GaN layer 34, and the n + -type GaN drain layer 33 by a CVD method. Form to thickness.
  • Photoresist 38 is applied on top, exposed and developed to form an opening 38a in the central region of the gate electrode formation region. After that, SiO film 37 is formed using photoresist 38 as a mask.
  • the n-type dopant is thermally diffused or ion-implanted through the opening 38a to n-type the P-type GaN layer 35 below the central region of the gate electrode formation region, thereby forming the n-type GaN layer 34a.
  • the photoresist 38 is removed with a solvent, and the SiO film 37 is removed with buffered hydrofluoric acid.
  • a second SiO film 39 is formed on the surface of the p-type GaN layer 35, the n-type GaN layer 34, and the n + -type GaN drain layer 33 by the CVD method. Form a thickness of m.
  • a photoresist 40 is applied onto the substrate, and this is exposed and developed to form a source region forming opening 40a in the p-type GaN layer 35 to the side of the gate electrode forming region. After that, Etch the second SiO film 39 with buffered hydrofluoric acid using the dies 40 as a mask
  • the region forming opening 40a is extended downward to expose part of the p-type GaN layer 35.
  • the ⁇ -type GaN layer 35, the n-type GaN layer 34, and the n + -type GaN drain layer 33 are formed on the SiO film (non-
  • the n + type impurity introduction region 36 is activated to form a drain region.
  • the target values of the effective receptor concentration and the threshold voltage measured in advance are applied to the relationship illustrated in FIG. 10, and the p-type GaN layer 35 in the gate electrode formation region is The thickness of the insulating film 41 formed on the surface is determined.
  • an insulating film 41 having the thickness is formed on the surface of the p-type GaN channel layer 35, the n-type GaN layer 34, and the n + -type GaN drain layer 33 by the CVD method. Later, a source opening and a drain opening are formed on each of the n + type source region 36 and the n + type GaN drain layer 33, and the source electrode 42 is in ohmic contact with the n + type source region 36.
  • a drain electrode 43 that is in ohmic contact with the drain layer 33 is formed by a lift-off method or the like.
  • the materials of the source electrode 42 and the drain electrode 43 are TiZAl and other metals that are in ohmic contact with the n + -type GaN drain layer 33 and the n + -type source region 36 as in the first embodiment.
  • an insulating film 41 is interposed on the p-type GaN layer 35 and the n-type GaN layer 34a in the gate electrode formation region adjacent to the n + type source region 36.
  • the gate electrode 44 is formed by a lift-off method.
  • the gate electrode 44 may be polycrystalline silicon formed by the same method as in the first embodiment, or other material.
  • a voltage is applied between the drain electrode 43 and the gate electrode 44 so that an electric field is generated from the n + type drain layer 33 toward the gate electrode 44, and the source electrode 42 is applied to the gate electrode 44.
  • a voltage is applied to the electrodes so that the electrons move.
  • a drain electrode may be formed on the back surface of the silicon substrate 31.
  • the back surface of the silicon substrate 31 is about 100 ⁇ m thick by CMP (Chemical Mechanical Polishing).
  • the drain electrode is formed by sputtering or EB.
  • FIG. 15 is a sectional view showing a normally-off field effect transistor according to the fourth embodiment of the present invention. 15, the same reference numerals as those in FIGS. 13 and 14 denote the same elements.
  • the layer 35 and the n + type source layer 36A are sequentially grown by an epitaxial growth method or the like.
  • the concentrations of the acceptor and the donor in the p-type GaN layer 35 are the same as those in the p-type GaN layer 3 of the first embodiment.
  • a recess 45 having a depth penetrating the p-type GaN layer 35 and the n + type source layer 36A is formed in the gate electrode formation region, and a target value of the threshold voltage is obtained on the inner surface of the recess 45. Therefore, an insulating film 41A whose thickness is adjusted is formed. Similar to the first embodiment, the thickness of the insulating film 41A is also required to have a characteristic force illustrated in FIG. 10 based on the effective receptor concentration of the p-type GaN layer 35 and the target value of the threshold voltage.
  • a gate electrode 44A is formed by a lift-off method.
  • n + type source layer 36A is patterned so that the gate electrode 44A is sandwiched by the outer peripheral force.
  • the source electrode 42A has an ohmic contact with the top and side surfaces of the n-type source layer 36A.
  • a recess 46 is formed by a photolithography method using a photoresist in a region to which the drain electrode 43 is connected in the n + -type drain layer 33, and the silicon oxide film is formed except for the recess 46.
  • N + type by selective growth method with mask made of dielectric film such as silicon nitride
  • An InGaN contact layer 47 is epitaxially grown.
  • the drain electrode 43 similar to that of the third embodiment is formed.
  • the field-effect transistor having the vertical structure as described above is normally-off type as in the third embodiment, and by applying a threshold voltage or higher voltage to the gate electrode 44A, p-type GaN An inversion layer is formed in the layer 35, and carriers move between the source layer 36A and the drain layer 33 through the inversion layer.
  • an impurity such as phosphorus is introduced into the silicon substrate 31 to impart conductivity, and an n-type impurity is contained at a high concentration during the growth of the GaN buffer layer 32a, so that the A1N layer
  • the drain electrode may be formed on the back surface of the silicon substrate 31 by growing the n-type GaN drain layer 33 thereon without growing the 32b. In this case, the back surface of the silicon substrate 31 is about 100 m thick by chemical mechanical polishing.
  • the drain electrode 43A is formed by sputtering or EB.
  • the side surfaces of the n-type GaN layer 34 and the p-type GaN layer 35 are tapered. This taper shape is formed by performing the etching for exposing the drain layer 33 under the condition that the etching substance is reattached to the etched side surface.
  • FIG. 17 is a cross-sectional view showing a normally-off field effect transistor according to the fifth embodiment of the present invention.
  • the same reference numerals as those in FIGS. 13, 14, and 15 denote the same elements.
  • the GaN buffer layer 32a, the A1N buffer layer 32b, the n + type GaN drain layer 33, the n ⁇ type GaN layer 34, and the p type GaN. Tier 35 and And the n + type source layer 36A are sequentially grown by the epitaxial growth method.
  • concentrations of the acceptor and the donor in the p-type GaN layer 35 are the same as those in the p-type GaN layer 3 of the first embodiment.
  • the n-type GaN layer 34, the p-type GaN layer 35, and the n-type source layer 36A are patterned in a mesa shape to expose a part of the drain layer 33 as in the fourth embodiment.
  • their side walls are tapered.
  • the tapered shape is formed by performing an etching condition in which the etching substance is reattached to the etched side surface.
  • a recess 48 is formed in the center of the n-type source layer 36A, and the source electrode 42B is formed in the recess 48 by a lift-off method.
  • a gate electrode 44B is formed on the side wall of the mesa-shaped p-type GaN layer 35 via an insulating film (gate insulating film) 49.
  • the insulating film 49 is formed of the same material as the insulating film 5 under the gate electrode 5 in the first embodiment, and the thickness of the insulating film 41A is the same as that in the first embodiment. Based on the 35 effective acceptor concentrations and the target value of the threshold voltage, the characteristic force shown in Fig. 10 is also required.
  • the gate electrode 44B is formed on the side of the p-type GaN layer 35 under isotropic film formation conditions.
  • the material of the gate electrode 44B is the same as that of the gate electrode 8 of the first embodiment.
  • a gate electrode 44B is formed on the insulating film 41A in the recess 45 by a lift-off method.
  • a rain electrode 43 is formed on the n-type drain layer 33 by a lift-off method.
  • the vertical structure field effect transistor as described above is normally-off type as in the fourth embodiment.
  • a threshold voltage or higher voltage to the gate electrode 44B, p-type GaN
  • An inversion layer is formed in the layer 35, and carriers move between the source layer 36A and the drain layer 33 through the inversion layer.
  • an impurity such as phosphorus is introduced into the silicon substrate 31 to impart conductivity, and an n-type impurity is contained at a high concentration during the growth of the GaN buffer layer 32a.
  • the drain electrode 43A may be formed on the back surface of the silicon substrate 31 by growing the n-type GaN drain layer 33 thereon without growing the 32b. In this case, the back surface of the silicon substrate 31 has a thickness of about 100 / zm by chemical mechanical polishing.
  • the drain electrode 43 A is formed by sputtering or EB.
  • the channel layer formed in the above embodiment is not limited to GaN, but may be InGaN, AlInGaN, GaNP, GaNAs, or other group III nitride semiconductors.
  • MOSFET normally-off MOS field effect transistor
  • MOSFET 200 includes substrate 201, first conductivity type semiconductor layer 203 formed on substrate 201 using a group III nitride semiconductor, and a channel region of semiconductor layer 203.
  • a gate electrode 208 formed on a region 203a via a gate oxide film (gate insulating film) 205, a source electrode 206, and a drain electrode 207 are provided.
  • the MOSFET 200 includes contact regions 210 and 211 of the second conductivity type formed on both sides of the channel region 203a of the semiconductor layer 203 and in ohmic contact with the source electrode 206 and the drain electrode 207, respectively.
  • the MOSFET 200 includes a RESURF region 212 formed between the gate electrode 208 and the drain electrode 207 in the channel region 203a of the semiconductor layer 203.
  • a sapphire substrate, a Si substrate, or the like is used as the substrate 201.
  • the semiconductor layer 203 of the first conductivity type is formed by using GaN as a group III nitride semiconductor and epitaxially growing GaN doped with a predetermined amount of a p-type impurity, for example, Mg, on the substrate 201.
  • a p-type impurity for example, Mg
  • the gate oxide film 205 is, for example, an SiO film.
  • the second conductivity type contact region 210 is an n + type GaN layer having n type conductivity formed by implanting an n type impurity, for example Si, into the semiconductor layer 203 which is a p type GaN layer ( n + type source region).
  • the second conductivity type contact region 211 is an n + type GaN layer (n + type drain region) having an n type conductivity formed by implanting an n type impurity such as Si into the semiconductor layer 203 by ion implantation. It is.
  • a RESURF field (RESURF field) 212 is a surface electric field relaxation region formed between the gate electrode 208 and the drain electrode 207 of the semiconductor layer 203 in order to increase the pressure.
  • the RESURF region 212 is an n-type GaN layer formed by implanting a ⁇ -type impurity such as Si into the semiconductor layer 203 that is a ⁇ -type GaN layer by an ion implantation method.
  • MOSFET 200 is an N-channel MOSFET (N-channel MOSFET).
  • the drain end semiconductor P-type GaN The semiconductor layer 203
  • the semiconductor on the drain side under the gate electrode 208 causes insulation breakdown.
  • the gate oxide film 205 causes dielectric breakdown at a lower voltage than the breakdown in the semiconductor layer 203.
  • the sheet carrier concentration in the RESURF region 212 is set to 1 ⁇ 10 12 cm— 2 or more 5 ⁇ 10 13 cm — 2
  • the sheet resistance of the RESURF region 212 is set within the range of 100 ⁇ / sq. Or more and 10 kQ / sq. Or less.
  • FIG. 22 is a schematic diagram showing each resistance of the current path in the GaN-based MOSFET 200 described in FIG. No resurf region, NR (Non-RESURF) MOSFET on-resistance R
  • the ON resistance of the GaN-based MOSFET 200 which is a RESURF type MOSFET having the RESURF region 212, is equal to the channel resistance R and the resistance component R ch of the RESURF region 212.
  • W and L are the channel width and channel length, respectively.
  • ⁇ is NR type M ⁇ S ch ch NR
  • Mobility in FET In other words, the mobility after the influence of resistance at the source / drain contact and channel.
  • C is the oxide film capacity.
  • V, V, and V are the gate voltage, threshold voltage, and drain voltage, respectively, ox g tn ds. ⁇ ⁇
  • 0 and ox are the dielectric constant of the vacuum and the relative dielectric constant of the oxide film, respectively.
  • S and d are the gate oxide area and thickness, respectively.
  • the drain current I of the GaN-based MOSFET 200 which is a RESURF type MOSFET, is expressed by the following equation: d, RES
  • L is the RESURF length (the length of the RESURF region 212).
  • R is resurf region 2
  • FIG. 23 shows the relationship between the sheet resistance ⁇ 3 ⁇ 4 ( ⁇ / sq.) Of the resurf region 212 and the drain current Id (A).
  • the horizontal axis represents the sheet resistance ⁇ 3 ⁇ 4 ( ⁇ / sq.)
  • the right vertical axis represents the drain current Id (A)
  • the left vertical axis represents the sheet carrier concentration Ns (cm— 2 ) and breakdown voltage BV (V) are shown respectively.
  • straight line (1) shows the change in sheet carrier concentration Ns
  • straight line (2) shows the breakdown voltage BV.
  • the straight line (3) shows the drain current Id without the RESURF region
  • the curves (4), (5), (6) Z7) show the RESURF length (the length of the RESURF region 212) of 5um
  • the changes in the drain current Id when 10um, 20um, and 30um are shown, respectively.
  • the calculation results shown in Fig. 23 are for a gate width of 200 mm.
  • the sheet resistance of the RESURF region 212 is set to 100 ⁇ / sq. Or more and 10 kQ / sq. Or less. It was found that it is preferable to set (control) within the range (range indicated by symbol A in FIG. 23).
  • the breakdown voltage BV is approximately 1 X 10 4 to 5 X 10 becomes in the range of 5 (V), Shitoki Yaria concentration Ns (cm- 2) it is amount that has become in the range of about 1 X 10 13 (cm- 2) ⁇ 1 X 10 15 (cm- 2) Karu.
  • FIG. 24 shows the relationship between the sheet carrier concentration in the RESURF region 212 and the sheet resistance. From Fig. 24 also, it is necessary that the sheet carrier concentration be 5 X 10 12 cm- 2 or more in order for the sheet resistance to be less than 10 k Q / sq. (L X 10 4 Q / sq.). I understand.
  • the sheet carrier concentration in the RESURF region 212 is set to 1 ⁇ 10 12 cm— 2 or more in order to achieve both high breakdown voltage and large current 5 ⁇ 10 13 c nf is set within a range of 2 or less, and the sheet resistance of the RESURF region 212 is set within a range of 100 ⁇ / sq. to 10 kQ / sq.
  • P-type G Akuseputa concentration of the semiconductor layer 203 is aN layer, for example, the Mg concentration 1 X 10 15 cm- 3 or more 5 X 1 0 17 cm_ 3 may be controlled within the range.
  • a p-type GaN layer (semiconductor layer 203) is epitaxially grown on a sapphire substrate (substrate 201) by MOCVD (metal organic chemical vapor deposition).
  • MOCVD metal organic chemical vapor deposition
  • Mg is used as the dopant, and the Mg concentration is controlled to 1 X 10 15 cm- 3 force as well as 5 X 10 "cm- 3 .
  • the HVPE method Neride Vapor Phase Epitaxy method
  • MBE method Molecular Beam Epitaxy method
  • Si, SiC, ZrB2, or the like may be used as the substrate 201.
  • Be, Zn, C or the like may be used as the dopant.
  • a photoresist is applied to the surface of the p-type GaN layer (semiconductor layer 203), and a pattern for element isolation is applied through a photolithography process.
  • the p-type GaN layer is etched using a dry etching system (ICP, RIE, etc.).
  • ICP dry etching system
  • RIE reactive ion etching system
  • the photoresist is removed with acetone. As a result, element isolation was achieved.
  • the first mask layer (Si02) with a thickness of about 1 ⁇ m is formed.
  • an opening for the contact region (n + type GaN layer: n + type source region) 210 and an opening for the contact region (n + type GaN layer: n + type drain region) 211 are formed by a photo process.
  • Si silicon
  • Si is dosed by ion implantation toward the opening of the first mask layer.
  • X 10 "cm” 3 acceleration voltage 30 keV, dose 4 X 10 14 cm “ 3 , acceleration voltage 60 keV, dose 8 X 10" cm “ 3 , acceleration voltage 120 keV, dose 1.5 X 10 15 cm” 3.
  • a contact region 210 that is an n + type source region and a contact region 211 that is an n + type drain region are formed.
  • the contact regions 210 and 211 formed here are not activated by the ion-implanted impurities.
  • a second mask layer (Si02) with a thickness of about 1 m is formed.
  • an opening for the RESURF region 212 is formed by a photo process.
  • Si silicon
  • Si silicon
  • ion implantation is performed by ion implantation at a dose of 1 X 10 13 cm “ 3 , an acceleration voltage of 30 keV, a dose of 1.4 X 10 13 cm” 3 and an acceleration voltage of 60
  • a four-step injection is performed with keV, a dose of 2.6 X 10 13 cm “ 3 , an acceleration voltage of 120 keV, a dose of 5 X 10 13 cm” 3 and an acceleration voltage of 160 keV.
  • a RESURF region 212 (but before activation of the ion-implanted impurity) is formed.
  • the second mask layer is removed with a hydrofluoric acid aqueous solution.
  • the dose amount of the RESURF region 212 may be changed according to the activity ratio.
  • a third mask layer Si02 layer is formed to approximately 500 nm on the entire top surface of the device.
  • the device is annealed at 1260 ° C for 30 seconds in an N (nitrogen) atmosphere. This activates the ion-implanted impurities.
  • the third mask layer is removed with a hydrofluoric acid aqueous solution.
  • a gate oxide film (Si02 layer) 205 is formed on the p-type GaN layer (semiconductor layer 203).
  • an opening for the source electrode 206 and an opening for the drain electrode 207 are formed in the gate oxide film 205 by a photo process.
  • an ohmic electrode (source electrode 206 and drain electrode 207) having a Ti / Al force is formed on the p-type GaN layer where the opening force of the gate oxide film 205 is also exposed.
  • the ohmic electrode may be an electrode other than Ti / Al as long as ohmic contact is achieved.
  • poly-Si is deposited on the entire surface of the device by LPCVD or sputtering.
  • poly-Si was doped in a thermal diffusion furnace filled with POC1 gas at 900 ° C for 20 minutes.
  • the gate electrode 208 is formed.
  • the poly-Si doping method may be a thermal diffusion method after P deposition.
  • the gate electrode 208 may be Au, Pt, Ni, or the like.
  • MOSFET 200 shown in FIG. 21 can be manufactured.
  • the breakdown voltage can be increased.
  • the sheet carrier concentration in the RESURF region 212 is set within the range of 1 X 10 12 cm— 2 or more and 5 X 10 13 cm— 2 or less, and the sheet resistance of the RESURF region is set to 100 ⁇ / sq. Or more and 10 k Q / sq By setting it within the following range, a normally-off type MOSFET 200 that achieves both high breakdown voltage and large current can be realized.
  • the sheet carrier concentration in the RESURF region 212 within the range of 5 X 10 12 cm— 2 or more and 5 X 10 13 cm— 2 , the sheet resistance becomes smaller, higher withstand voltage and higher current.
  • the normally-off type MOSFET 200 can be realized.
  • both high pressure and large current can be achieved in the N-channel GaN-based MOSFET 200.
  • the RESURF region 212 is a ⁇ -type GaN layer formed by implanting a ⁇ -type impurity into the semiconductor layer 203, which is a ⁇ -type GaN layer, by an ion implantation method. Therefore, the sheet carrier concentration is p of the p-type GaN layer. It is not affected by the type impurity concentration.
  • the normally-off type MOSFET 200 has a threshold value of For example, a normally-off operation with a threshold value of about 3 ⁇ 4-5 (V) can be realized.
  • the semiconductor layer (p-type GaN layer) 203 has the same film thickness and its p-type impurity concentration (eg, Mg concentration) increases, the breakdown voltage decreases.
  • the p-type impurity concentration is high, the depletion layer is narrowed under the n + layer on the drain side (the contact region 211 in ohmic contact with the drain electrode 207), so that the electric field concentrates and breaks.
  • the threshold of normally-off operation is increased by setting the p-type impurity concentration of the semiconductor layer 203, which is a p-type GaN layer, within the range of 1 X 10 15 cm— 3 or more and 5 X 10 17 cm— 3 or less.
  • the p-type impurity concentration is related to the breakdown voltage as well as the threshold value. In other words, when the p-type impurity concentration is high, the breakdown voltage decreases for the above reasons.
  • p-type impurity concentration, 1 By setting it within the range of X 10 15 cm— 3 or more and 5 X 10 17 cm— 3 or less, it is possible to suppress a decrease in breakdown voltage.
  • the normally-off type MOS field effect transistor (MOSFET) 200 described in the sixth embodiment includes one resurf region 212.
  • the field effect transistor (MOSFET) 200A using a group III nitride semiconductor according to the seventh embodiment has two pieces formed side by side in the lateral direction (the X direction shown in FIG. 26 (A)).
  • the RESURF regions 221, 222 are provided.
  • the carrier concentration of the RESURF region 222 on the gate electrode 208 side is lowered, and the RESURF region 221 on the drain electrode 207 side is reduced.
  • Other configurations of the MOSFET 200A are the same as those of the MOSFET 200 of the first embodiment.
  • FIG. 26A is a graph showing a cross-sectional view illustrating a schematic configuration of the MOSFET 200 described in FIG.
  • FIG. 26 (B) is a graph showing the electric field strength at each position of the MOSFET 200.
  • FIG. 27A is a cross-sectional view showing a schematic configuration of the MOSFE T200A according to the seventh embodiment
  • FIG. 27B is a graph showing the electric field strength at each position of the MOSFET 200A.
  • the curve 230 in FIG. As shown, an electric field having a strength exceeding the breakdown electric field (3 MV / cm in the case of GaN) is generated in the semiconductor layer 203 on the drain side below the gate electrode 208. As a result, the gate oxide film 205 causes dielectric breakdown at a dielectric breakdown voltage lower than that of the semiconductor layer 203.
  • the carrier concentration in the RESURF region 212 is low (thin)
  • an electric field with a strength exceeding the breakdown electric field is generated in the semiconductor layer 203 at the drain end, as shown by the curve 231 in FIG. This causes dielectric breakdown in the semiconductor layer 203 at the drain end. Therefore, there is an optimum carrier concentration in the RESURF region 212.
  • the gate electrode 208 side of the two resurf regions 221, 222 formed side by side (X direction) is arranged.
  • the carrier concentration in a certain RESURF region 222 is decreased (n-layer), and the carrier concentration in the RESURF region 221 on the drain electrode 207 side is increased (n layer) (see FIG. 27A).
  • n layer the carrier concentration in the RESURF region 221 on the drain electrode 207 side is increased (n layer) (see FIG. 27A).
  • an electric field with an intensity exceeding the breakdown electric field is applied to any of the semiconductor layer 203 on the drain side below the gate electrode 208 and the semiconductor layer 203 on the drain end. Does not occur.
  • Two resurf regions 221, 222 are provided, the carrier concentration of the resurf region 222 on the gate electrode 208 side is lowered, and the carrier concentration of the resurf region 221 on the drain electrode 207 side is increased.
  • the strength of the electric field generated in each part of the semiconductor layer 203 on the drain side below the gate electrode 208 and the semiconductor layer 203 on the drain end can be made smaller than the breakdown electric field.
  • the electric field concentration is more relaxed and higher breakdown voltage is obtained than when only one RESURF region is used.
  • the electric field concentrates on the interface between the contact region (n + type GaN layer) 211 and the RESURF region 212 and on the interface between the RESURF region 212 and the semiconductor layer (p-type GaN layer) 203. Is divided into two locations.
  • an electric field is generated at three points of the interface between the contact region 211 and the RESURF region 221, the interface between the RESURF region 221 and the RESURF region 222, and the interface between the RESURF region 222 and the semiconductor layer 203. Because it concentrates, the electric field concentration is divided into three places. Therefore, the electric field concentration is more relaxed in the case of the RESURF region force than in the case of one.
  • MOSFETs 200 and 200A which are N-channel MOSFETs (N-channel MOSFETs) have been described, but the present invention is also applicable to P-channel MOSFETs (P-channel MOSFETs).

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　基板の上にアクセプタとドナーを含んで成長されたIII族窒化物半導体層と、III族窒化物半導体層上に形成されてアクセプタの濃度とドナーの濃度に基づいて所定の閾値電圧となる厚さに制御されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側方に間隔をおいてIII族窒化物半導体層上に直接又は高ドーパント濃度領域を介して形成された第１のソース／ドレイン電極と、ゲート電極及び第１のソース／ドレイン電極から離れてIII族窒化物半導体層の上又は下に直接又は高ドーパント濃度領域を介して形成された第２のソース／ドレイン電極とを有するIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ。

Description

明 細 書
m族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその 製造方法
技術分野
[0001] 本発明は、 in族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びそ の製造方法に関し、より詳しくは、キャリアを移動させる層に III族窒化物半導体層を 用いたノーマリオフ型の電界効果トランジスタ及びその製造方法に関する。
背景技術
[0002] III-V族化合物半導体のうち GaNは、エネルギーバンドギャップが 3. 4eVと大きく、 間接遷移伝導帯は荷電子帯の上 1. 5eV以上のところにあると考えられている。また 、 GaNの飽和速度は約 2. 5 X 107cmZ秒、而圧は約 5 X IC Zcmであって、 Si、 GaAs、 SiCのそれよりも大きい。
[0003] 従って、 GaNは、高速動作のパワートランジスタの材料として用いられることが可能 になる。
[0004] GaNを使用する電子デバイスとして、下記の特許文献 1に記載されているような M ESFET (Metal-Semiconductor Field Effect Transistor)や特許文献 2に記載されて V、るような高電子移動度トランジスタがある。
[0005] MESFETは例えば図 19に示すように基板 101上に順に形成された GaNアンド一 プ層 102及び n型 GaNチャネル層 103を有し、さらに、 GaNチャネル層 103にショッ トキ一接触するゲート電極 104と、ゲート電極 104の両側に間隔をおいて形成されて チャネル層 103にォーミック接触するソース電極 105及びドレイン電極 106とを有し ている。なお、図 19において符号 107は空乏層を示している。
[0006] また、高電子移動度トランジスタは、例えば図 20に示すように、基板 111上に順に 積層されたアンドープ GaN電子走行層 112及び n型 AlGaN電子供給層 113を有し 、さらに、 n型 AlGaN電子供給層 113にショットキー接触するゲート電極 114と、ゲー ト電極 114の両側に間隔をお 、て形成されて n型 AlGaN電子供給層 113にォーミツ ク接触するソース電極 115及びドレイン電極 116とを有している。なお、図 20におい て符号 117は二次元電子ガス、 118は空乏層を示して!/、る。
[0007] 図 19、図 20は、一般的なノーマリオン型のトランジスタを示している力 電源デバイ スとして汎用性のある使われ方をするためには、フェイルセーフの観点力もノーマリオ フ型が必要となる。
ノーマリオフ型の電界効果トランジスタについては、ゲート電極と GaN層の間に絶 縁膜を介在させる構造が特許文献 3、特許文献 4に記載されて ヽる。
[0008] しかし、 GaN系材料を使用する従来のノーマリオフ型のトランジスタは寄生抵抗が 大きぐゲート電圧を 0ボルト (V)にした場合のオフ特性が十分でないなどの課題が ある。
[0009] これに対して、下記の非特許文献 1には、ゲート電極を形成した後にフッ素プラズ マ処理を行うことにより、ゲート電圧の閾値力 SOVになるノーマリオフ型の高電子移動 度トランジスタが記載されて 、る。
[0010] III族窒化物半導体を用いた電界効果型トランジスタとしては， AlGaN/GaN系 HEMT
(例えば、非特許文献 2参照）、または、 GaN系 MOSFET (非特許文献 3参照)が用いら れている。これらは従来の Siや GaAs, InPなどの III族化合物半導体よりも高い絶縁破 壊電圧や飽和移動度を有しており，パワーデバイスに適していた。
特許文献 1：特開平 9 - 307097号公報
特許文献 2：特開 2003 - 59948号公報
特許文献 3：特開 2001— 320054号公報
特許文献 4：特開 2004— 260140号公報
非特許文献 1 :第 53回応用物理学関係連合講演会 講演予稿集 （2006年春 武 蔵工業大学）、第 3分冊、 14a-ZE-17, p.1513)
非特許文献 2 : M. Kuraguchi et al., "Normally- off GaN- MISFET with well-controlled threshold voltage, International Workshop on Nitride Semiconductors 2006 (IWN 2006), Oct. 22-27, 2006, Kyoto, Japan, WeEDl- 4
非特許文献 3 : Huang W, Khan T, Chow T P: Enhancement-Mode n- Channel GaN MOFETs on p and n- GaN/Sapphire substrates. In: 18th International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2006 (Italy), 10—1. 発明の開示
発明が解決しょうとする課題
[0011] しかし、 GaN系材料を用いたノーマリオフ型のランジスタの閾値電圧を例えば IV以 上に高くすることが難しぐ非特許文献 1においても閾値を OVにできることしか記載さ れていない。
[0012] これについては、 MESFETのチャネル層、又は、高電子移動度トランジスタの電子 供給層を薄く成長し、さらにチャネル層又は電子供給層内のドーパント濃度を調整 することにより空乏層を深くしてノーマリオフの閾値電圧を高くすることも考えられるが 、チャネル層又は電子供給層の膜厚やドーパント濃度をそれぞれ高精度に制御する ことは難しぐ素子毎に安定した閾値電圧を得ることが難しい。
[0013] III族窒化物を用いた電界効果型トランジスタとしては， AlGaN/GaN系 HEMTが広く 研究されているが，しきい値電圧が +1 V程度と低かった。また， GaN系 MOSFETに関 しては，移動度が高いデバイスや耐圧が 1000 V近いデバイスなどが報告されている 力 高移動度と高耐圧を両立したデバイスは 、まだ実現して 、な 、。
[0014] 本発明の 1つの目的は、ゲート電圧の閾値を従来よりも高くするとともに、所望の閾 値電圧に設定することができる III族窒化物半導体を用いたノーマリオフ型電界効果ト ランジスタ及びその製造方法を提供することにある。
本発明の他の 1つの目的は、ノーマリオフ動作の半導体素子で、高耐圧と大電流 の両立を図った III族窒化物半導体を用いたノーマリオフ型の電界効果トランジスタを 提供することにある。
課題を解決するための手段
[0015] 上記の課題を解決するための本発明の第 1の態様は、基板の上にァクセプタとドナ 一を含んで成長された III族窒化物半導体層と、前記 III族窒化物半導体層上に形成 されて前記ァクセプタの濃度と前記ドナーの濃度に基づいて所定の閾値電圧となる 厚さに制御されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、 前記 m族窒化物半導体層上にコンタクト領域をそれぞれ介して形成されたソース電 極及びドレイン電極とを有することを特徴とする m族窒化物半導体を用いたノーマリ オフ型電界効果トランジスタである。 [0016] 本発明の第 2の態様は、前記 III族窒化物半導体を用いたノーマリオフ型電界効果 トランジスタにおいて、前記ゲート絶縁膜は、等価酸ィ匕膜厚で 20ηπ！〜 150nmの範 囲であることを特徴とする。
[0017] 本発明の第 3の態様は、前記 III族窒化物半導体を用いたノーマリオフ型電界効果 トランジスタにおいて、前記ゲート絶縁膜は、二酸ィ匕シリコン、窒化シリコン、酸窒化シ リコン、アルミナ、酸化ガリウム、窒化アルミニウム、酸化マグネシウム、酸化ガドリ-ゥ ム、酸化スカンジウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化チタ ンの 、ずれかの膜であることを特徴とする。
[0018] 本発明の第 4の態様は、前記 III族窒化物半導体を用いたノーマリオフ型電界効果 トランジスタにおいて、前記 III族窒化物半導体層は p型であり、ドーパントとしてマグ ネシゥム、炭素、ベリリウム、亜鉛のうちから選択されることを特徴とする。
[0019] 本発明の第 5の態様は、前記 III族窒化物半導体を用いたノーマリオフ型電界効果 トランジスタにおいて、前記 III族窒化物半導体層内の前記ァクセプタの濃度は 5 X 1 015cm— 3力 5 X 1017cm 3の範囲であることを特徴とする。
[0020] 本発明の第 6の態様は、 III族窒化物半導体を用いたノーマリオフ型電界効果トラン ジスタにおいて、前記 III族窒化物半導体層内の前記残留ドナーの濃度は 1 X 1015c m 3から 2 X 1016cm 3の範囲であることを特徴とする。
[0021] 本発明の第 7の態様は、前記 III族窒化物半導体を用いたノーマリオフ型電界効果 トランジスタにおいて、前記第 1、第 2のソース Zドレイン電極の少なくとも一方と前記 ゲート電極の直下の前記 III族窒化物半導体層の間には電界緩和領域が形成されて いることを特徴とする。
[0022] 本発明の第 8の態様は、前記 III族窒化物半導体を用いたノーマリオフ型電界効果 トランジスタにおいて、前記ゲート電極は、多結晶シリコン、多結晶シリコンゲルマニウ ム、アルミニウム、金、パラジウム、プラチナ、ニッケル、タンタル、モリブデン、タングス テン、これらのシリサイド合金の 、ずれかが用いられることを特徴とする。
[0023] 本発明の第 9の態様は、基板の上にァクセプタとドナーを含んだ III族窒化物半導 体層を成長する工程と、前記 III族窒化物半導体層の実効ドーパント濃度を測定する 工程と、前記 III族窒化物半導体層上に形成されて前記実効ドーパント濃度に基づい て所定の閾値電圧となるゲート絶縁膜の膜厚を求める工程と、前記膜厚の前記ゲー ト絶縁膜を前記 m族窒化物半導体層上に形成する工程と、前記ゲート絶縁膜の上に ゲート電極を形成する工程とを含むことを特徴とする m族窒化物半導体を用いたノー マリオフ型電界効果トランジスタの製造方法である。
[0024] 本発明の他の 1つの態様に係る in族窒化物半導体を用いた電界効果トランジスタ は、基板上に m族窒化物半導体を用いて形成された第一導電型の半導体層と、前 記半導体層のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、ソー ス電極およびドレイン電極と、前記半導体層のチャネル領域の両側に形成され、前 記ソース電極及びドレイン電極にそれぞれォーミック接触する第二導電型のコンタク ト領域とを有する電界効果トランジスタにお 、て、前記半導体層のチャネル領域に、 ドレイン側の前記コンタクト領域に隣接して形成されたリサーフ領域を備え、
前記リサーフ領域のシートキャリア濃度は 1 X 1012 cm— 2以上 5 X 1013cm— 2以下の範囲 内であることを特徴とする。
[0025] この態様によれば、リサーフ領域を設けたことで、耐圧を上げることができる。また、 リサーフ領域のシートキャリア濃度を 1 X 1012 cm— 2以上 5 X 1013cm— 2以下の範囲内に設 定し、かつ、リサーフ領域のシート抵抗を 100 Ω /sq.以上 10 k Q /sq.以下の範囲内に 設定したことで、高耐圧と大電流の両立を図った III族窒化物半導体を用いた電界効 果トランジスタを実現できる。
ここで、「リサーフ領域」 (REduced SURFace Field: RESURF Field )は、而圧を上昇 させるために、 III族窒化物半導体層のゲート電極とドレイン電極の間に形成された表 面電界緩和領域である。
[0026] 本発明の他の態様に係る III族窒化物半導体を用いた電界効果トランジスタは、前 記リサーフ領域のシートキャリア濃度を 5 X 1012 cm— 2以上 5 X 1013cm— 2の範囲内に設定 したことを特徴とする。
[0027] この態様によれば、リサーフ領域のシートキャリア濃度を 5 X 1012 cm— 2以上 5 X 1013c m— 2の範囲内に設定することで、シート抵抗がより小さくなり、高耐圧と大電流の両立 を図れる。
[0028] 本発明の他の態様に係る III族窒化物半導体を用いた電界効果トランジスタは、前 記第一導電型の半導体層は p型 GaN層であり、前記リサーフ領域は、前記 p型 GaN層 に n型不純物をイオン注入法により注入して形成した n型 GaN層であることを特徴とす る。
[0029] この態様によれば、 Nチャネル GaN系 FETにおいて高耐圧と大電流の両立を図れる 。また、前記リサーフ領域は、 p型 GaN層に n型不純物をイオン注入法により注入して 形成した n型 GaN層であるので、そのシートキャリア濃度は p型 GaN層の p型不純物濃 度にはあまり影響を受けな ヽ。
[0030] 本発明の他の態様に係る III族窒化物半導体を用いた電界効果トランジスタは、 p型 GaN層である前記半導体層の p型不純物濃度を 1 X 1015 cm— 3以上 5 X 1017cm— 3以下の 範囲内に設定したことを特徴とする。
[0031] この態様によれば、 p型 GaN層である半導体層の p型不純物濃度を 1 X 1015 cm— 3以 上 5 X 1017cm— 3以下の範囲内に設定したことで、ノーマリオフ型の電界トランジスタ、例 えば MOS形電界効果トランジスタにおいて、しきい値の高い、例えばしきい値が 3-5( V)程度のノーマリオフ動作を実現できる。
[0032] また、第一導電型の半導体層（p型 GaN層）の膜厚が同じで、その p型不純物濃度（ 例えば Mg濃度）が増えると耐圧が落ちる。これは、 p型不純物濃度が高いと、ドレイン 側の n+層（ドレイン電極にォーミック接触する第二導電型のコンタクト領域)の下側で 、空乏層が狭くなるので、電界集中して壊れるからである。 p型 GaN層である半導体層 の p型不純物濃度 (ァクセプタ濃度）を 1 X 1015 cm— 3以上 5 X 1017cm— 3以下の範囲内に 設定することで、ノーマリオフ動作のしきい値を高くすることができるが、本発明者によ る鋭意検討の結果、 P型不純物濃度は、しきい値だけでなぐ耐圧にも関係すること が分力つた。つまり、 p型不純物濃度が高いと、上記理由により耐圧が落ちることが分 かった。 p型不純物濃度を、 1 X 1015 cm— 3以上 5 X 10" cm— 3以下の範囲内に設定する ことで、耐圧の低下を抑制できる。
[0033] 本発明の他の態様に係る III族窒化物半導体を用いた電界効果トランジスタは、前 記リサーフ領域は、シートキャリア濃度の異なる複数の領域力もなり、該シートキャリア 濃度は、ドレイン電極側の領域が高ぐゲート電極側の領域が低いことを特徴とする。
[0034] この態様によれば、ゲート電極下ドレイン側の半導体層と、ドレイン端の半導体層の 各部分に発生する電界の強度を、絶縁破壊電界より小さくすることができる。これによ り、リサーフ領域が 1つの場合よりも、電界集中がより緩和され、より高い耐圧が得られ る。
[0035] 本発明の他の態様に係る III族窒化物半導体を用いた電界効果トランジスタは、前 記半導体層に用いる III族元素は B, Al, Ga,および Inの少なくとも一つであることを特 徴とする。
[0036] 本発明の他の態様に係る III族窒化物半導体を用いた電界効果トランジスタは、ノー マリオフ型の MOS形電界効果トランジスタであることを特徴とする。
[0037] この態様によれば、ノーマリオフ型の MOS形電界トランジスタにお!/、て、しき!/、値の 高 、、例えばしき 、値が 3-5(V)程度のノーマリオフ動作を実現できる。
発明の効果
[0038] 本発明によれば、 III族窒化物半導体層をチャネル層とし、その上にゲート絶縁膜を 介してゲート電極を形成するとともに、ゲート絶縁膜の膜厚を m族窒化物半導体層に 含まれて 、る実効ドーパント濃度と閾値電圧の目標値によって設定するようにして ヽ る。
従って、ゲート絶縁膜の膜厚を調整することにより閾値電圧を IV以上にすることが 可能になるとともに、 III族窒化物半導体層内に含まれるァクセプタ、ドナー濃度が基 板毎又はロット毎に変化しても目標となる閾値電圧を精度良く得ることができる。
[0039] 更に、本発明によれば、高耐圧かつ大電流のノーマリオフ型の電界効果型トランジ スタを実現することができる。特に、 III族窒化物半導体として GaNを用いた GaN系電 界効果型トランジスタは，従来の Si系電子デバイスと比較し，高耐圧，低オン抵抗が 実現できる可能性があり，電源の高効率化，小型化に大きく貢献することができる。 図面の簡単な説明
[0040] [図 1]図 1は、本発明の第 1実施形態に係るノーマリオフ型の電界効果トランジスタの 製造工程を示す断面図（その 1)である。
[図 2]図 2は、本発明の第 1実施形態に係るノーマリオフ型の電界効果トランジスタの 製造工程を示す断面図（その 2)である。
[図 3]図 3は、本発明の実施形態に係る電界効果トランジスタの半導体層におけるァ クセプタ濃度とドナー濃度と閾値電圧との関係の第 1の例を示す特性図である。
[図 4]図 4は、本発明の実施形態に係る電界効果トランジスタの半導体層におけるァ クセプタ濃度とドナー濃度と閾値電圧との関係の第 2の例を示す特性図である。
[図 5]図 5は、本発明の実施形態に係る電界効果トランジスタの半導体層におけるァ クセプタ濃度とドナー濃度と閾値電圧との関係の第 3の例を示す特性図である。
[図 6]図 6は、本発明の実施形態に係る電界効果トランジスタの半導体層におけるァ クセプタ濃度とドナー濃度と閾値電圧との関係の第 4の例を示す特性図である。
[図 7]図 7は、本発明の実施形態に係る電界効果トランジスタの半導体層におけるァ クセプタ濃度とドナー濃度と閾値電圧との関係の第 5の例を示す特性図である。
[図 8]図 8は、本発明の実施形態に係る電界効果トランジスタのゲート絶縁膜の厚さと 反転キャリア密度の関係を示す図である。
[図 9]図 9は、本発明の実施形態に係る電界効果トランジスタのピンチオフ電圧、ゲー ト絶縁膜の厚さ及び相互混濁タンスとの関係を示す図である。
[図 10]図 10は、本発明の実施形態に係る電界効果トランジスタの半導体層での実効 ァクセプタ濃度と閾値電圧と等価酸ィ匕膜厚との関係を示す図である。
[図 11]図 11は、本発明の第 2実施形態に係るノーマリオフ型の電界効果トランジスタ の製造工程を示す断面図（その 1)である。
[図 12]図 12は、本発明の第 2実施形態に係るノーマリオフ型の電界効果トランジスタ の製造工程を示す断面図（その 2)である。
[図 13]図 13は、本発明の第 3実施形態に係るノーマリオフ型の電界効果トランジスタ の製造工程を示す断面図（その 1)である。
[図 14]図 14は、本発明の第 3実施形態に係るノーマリオフ型の電界効果トランジスタ の製造工程を示す断面図（その 2)である。
[図 15]図 15は、本発明の第 4実施形態に係るノーマリオフ型の電界効果トランジスタ の第 1例を示す断面図である。
[図 16]図 16は、本発明の第 4実施形態に係るノーマリオフ型の電界効果トランジスタ の第 2例を示す断面図である。
[図 17]図 17は、本発明の第 5実施形態に係るノーマリオフ型の電界効果トランジスタ の第 1例を示す断面図である。
[図 18]図 18は、本発明の第 5実施形態に係るノーマリオフ型の電界効果トランジスタ の第 2例を示す断面図である。
[図 19]図 19は、従来技術に係るノーマリオン型の MESFETの一例を示す断面図で ある。
[図 20]図 20は、従来技術に係るノーマリオン型の高電子移動度トランジスタの一例を 示す断面図である。
[図 21]図 21は、本発明の第 2— 1実施形態に係る電界効果トランジスタを示す断面 図である。
[図 22]図 22は、第 2— 1実施形態に係る電界効果トランジスタにおける電流経路の各 抵抗を示した模式図である。
[図 23]図 23は、リサーフ領域のシート抵抗とドレイン電流の関係を、耐圧およびリサ ーフ領域のシートキャリア濃度と共に示したグラフである。
[図 24]図 24は、シートキャリア濃度とシート抵抗の関係を示すグラフである。
[図 25]図 25は、本発明の第 2— 2実施形態に係る電界効果トランジスタを示す断面 図である。
[図 26]図 20 (A)は第 1実施形態に係る電界効果トランジスタの概略構成を示す断面 図、図 20 (B)は同電界効果トランジスタの各位置での電界強度を示すグラフである。
[図 27] (A)は第 2実施形態に係る電界効果トランジスタの概略構成を示す断面図、 ( B)は同電界効果トランジスタの各位置での電界強度を示すグラフである。
符号の説明
1 :基板
2 :A1N系バッファ層
4s :ソース領域
4d:ドレイン領域
4r:リサーフ領域
5 :絶縁膜 6:ソース電極
7:ドレイン電極
8:ゲート電極
31:基板
32a: GaNバッファ層
32b:AlNバッファ層
33 :n+型 GaNドレイン層
34 :n型 GaN層
35 :p型 GaN層
36, 36A:n+型不純物導入領域
41, 41A, 49:絶縁膜 (ゲート絶縁膜）
42, 42A, 42B:ソース電極
43, 43A, 43B:ドレイン電極
44, 44A, 44B:ゲー卜電極
200, 200Α· · '電界効果トランジスタ（MOSFET)
201…基板
203·· '第一導電型の半導体層 (p型 GaN層）
203a' ··チャネル領域
205·· 'ゲート酸ィ匕膜 (ゲート絶縁膜）
206…ソース電極
207···ドレイン電極
208···ゲート電極
210, 211·· '第二導電型のコンタクト領域 (n+型 GaN層）
212· ··リサーフ領域 (n型 GaN層）
221, 222···リサーフ領域
発明を実施するための最良の形態
以下に本発明の実施の形態を図面に基づいて詳細に説明する。 (第 1の実施の形態） 図 1、図 2は、本発明の第 1実施形態に係るノーマリオフ型電界効果トランジスタ及 びその製造工程を示す断面図である。
[0043] まず、図 1 (a)に示すように、シリコン (Si)基板 1上に、有機金属気相成長（MOCV D)法によって、厚さ lOOnmの A1N系バッファ層 2と、厚さ 1 mの III族窒化物半導体 層としての p型 GaN層 3をェピタキシャル成長する。なお、基板 1としてアルミナ、炭化 シリコン等の基板が適用可能である。
[0044] A1N系バッファ層 2は、基板温度を 1100°Cとし、トリメチルアルミニウム (TMA)及び アンモニア (NH )を反応ガスにして成長される。また、 p型 GaN層 3は、基板温度を 11
3
00°Cとし、トリメチルガリウム (TMG)及び NHを反応ガスにして成長され、その p型ド
3
一パントとしてマグネシウム（Mg)が適用される。 Mgを p型 GaN層 3にドープするため の反応ガスとして、シクロペンタジュエルマグネシウム (Cp Mg)が用いられる。 Mgの添
2
加量は、好ましくは 5 X 1015 cm— 3〜5 X 10"
Figure imgf000013_0001
例えば 5 X 1016 cm— 3に設定される
[0045] なお，上記した MOCVD法に代えて、ハライド気相エピタキシー法 (HVPE法）、分 子線エピタキシー法 (MBE法)等を用いてもょ 、。
[0046] 次に、図 1 (b)に示すように、 p型 GaN層 3上にフォトレジスト 11を塗布し、これを露 光、現像することにより、素子分離領域に開口部 11aを形成する。
[0047] 続、て、図 1 (c)に示すように、反応性イオンエッチング (RIE)法、誘導結合プラズ マ（ICP)エッチング法等によって開口 11aを通して p型 GaN層 3をエッチングして素 子間分離溝 3aを形成する。その後に、フォトレジスト 11をアセトン等の溶剤により除 去する。
[0048] 次に、図 1 (d)に示すように、 p型 GaN層 3の表面にイオン防御用マスク層 12として S iOを CVD法により 1 m程度の厚さに形成し、続いて、その上にフォトレジスト 13を
2
塗布し、さら〖こ、フォトレジスト 13を露光、現像して p型 GaN層 3のソース形成領域上 及びドレイン形成領域上に開口部 13s, 13dを形成する。続いて、図 2 (a)に示すよう に、ノ ッフアドフッ酸によって開口部 13s, 13dを通してイオン防御用マスク層 12をェ ツチングしてソース用開口部 12sとドレイン用開口部 12dを形成する。なお、ソース用 開口部 12sとドレイン用開口部 12dの間隔を例えば 1 μ m程度とする。 [0049] その後、 n型ドーパントであるシリコンをイオン注入法によってドーズ量 1 X 10 cm ,加速電圧 190keVで p型 GaN層 3内に注入する。これにより、イオン防御用マスク 層 12に設けられたソース用開口部 12sとドレイン用開口部 12dの下にそれぞれ第 1 の n+型ドーズ領域 4aと第 2の n型ドーズ領域 4bが形成される。さらに、フォトレジスト 1 3を溶剤により除去し、続いてイオン防御用マスク層 12を弗酸系水溶液によって除去 する。
[0050] 次に、 p型 GaN層 3の上面に第 2のマスク層（不図示）として SiO膜を CVD法により
2
500nm程度の厚さに形成する。次に、窒素（N)雰囲気中で p型 GaN層 3を 1300°C の温度で 5分間ァニールし、これにより第 1の n+型ドーズ導入領域 4aと第 2の n+型ド ーズ導入領域 4b内の不純物を活性ィ匕してそれぞれソース領域 (コンタクト領域) 4s、 ドレイン領域 (コンタクト領域) 4dとする。さらに、第 2のマスク層を弗酸系水溶液によつ て除去する。なお、活性ィ匕時の雰囲気ガスとして Nの代わりにアルゴン (Ar)などの不 活性ガスを導入してもよ ヽ。
[0051] なお、 n+型ソース領域 4sと n+型ドレイン領域 4dの形成方法には、シリコン酸ィ匕膜、シ リコン窒化膜等の誘電体膜をマスクに使用して n+型層を成長する選択成長法、或い は、熱拡散法を用いてもよい。
[0052] 次に、図 2 (b)に示すように、 p型 GaN層 3の表面に絶縁膜 (ゲート絶縁膜) 5として S 10膜を形成する。絶縁膜 5の膜厚は、 p型 GaN層 3内のァクセプタ濃度と残留ドナー
2
濃度のずれを考慮して決定される。その膜厚の決定の詳細については後述する。な お、絶縁膜 5の材料としてはシリコン酸ィ匕膜に限られるものではなぐ窒化シリコン (Si N )、酸窒化シリコン（SiO N )、アルミナ（A1 0 )、酸化ガリウム（Ga 0 )、窒化アルミ
1 2 3 2 3
-ゥム (A1N)、酸化マグネシウム（MgO)、酸化ガドリニウム（Gd 0 )、酸化スカンジゥ
2 3
ム（Sc 0 )、酸化ジルコニウム（ZrO )、酸化ハフニウム（HfO )、酸化タンタル（Ta 0 )
2 3 2 2 2 5
、酸化チタン (TiO )等の絶縁膜を使用してもよぐそれらの膜厚は後述する等価酸化
2
膜の厚さで示される。
[0053] 次に、絶縁膜 5上にフォトレジスト (不図示）を塗布し、これを露光、現像してソース 領域 4sとドレイン領域 4dの上方にそれぞれ開口部を形成し、その開口部を通して絶 縁膜 5をエッチングすることにより、絶縁膜 5にソース電極用開口部 5sとドレイン電極 用開口部 5dを形成する（図 2 (b)参照)。
[0054] 次に、図 2 (c)に示すように、ソース電極用開口部 5sとドレイン電極用開口部 5dの それぞれから露出する n+型ソース領域 4sと n+型ドレイン領域 4dの上に、リフトオフ法 により TiZAlからなるソース電極 6とドレイン電極 7を形成する。ソース電極 6とドレイ ン電極 7はそれぞれ p型 GaN層 3表層の n+型ソース領域 4sと n+型ドレイン領域 4dにォ 一ミック接触する。なお、ソース電極 6とドレイン電極 7の構成材料はォーミック接触が 実現されるならば TiZAl以外であってもよ ヽ。
[0055] なお、リフトオフ法は、電極形成領域以外の領域をフォトレジストで覆った状態で、 スパッタ法ゃ EB法により金属を形成した後に、フォトレジストを剥離することにより電 極形成領域に選択的に金属膜を残す方法である。
[0056] 次に、多結晶シリコン (poly-Si)膜を減圧 (LP) CVD法ゃスパッタ法などにより絶縁 膜 5上を含む素子全面に堆積する。
さらに、多結晶シリコン膜に一面が覆われた基板 1を三塩化リン (POC1 )ガスが封入
3 された熱拡散炉に入れ、これにより多結晶シリコン膜に 900°C、 20分間の条件でリン のドーピングを行う。
[0057] 続いて、フォトレジストからなるマスクとエッチング技術を用いるフォトリソグラフィ法に より多結晶シリコン膜をパターユングし、これにより図 2 (d)に示すように、多結晶シリコ ン膜をソース電極 6、ドレイン電極 7の間の領域に残し、これをゲート電極 8とする。な お、多結晶シリコン膜への不純物のドープ法は、成膜時に不純物を含ませたり、成膜 後の熱拡散法などでもよい。
[0058] なお、ゲート電極 8は、その他に、ホウ素がドープされた多結晶シリコン膜、多結晶 シリコンゲルマニウム（SiGe)膜、又は、アルミニウム（A1)、金 (Au)、パラジウム（pd) 、プラチナ（Pt)、ニッケル (Ni)、タンタノレ (Ta)、モリブデン（Mo)、タングステン（W) 、或 、はこの金属のシリサイドなどの膜から形成してもよ!/、。
[0059] 以上の工程によって、第 1実施形態に係るノーマリオフ型の電界効果トランジスタが 製造される。
[0060] 次に、ゲート電極 8と GaN層 3の間に形成される絶縁膜 5の厚さと閾値電圧の関係 について説明する。 [0061] p型 GaN層 3のァクセプタに Mgを用いてァクセプタ準位を 200meVと仮定し、絶縁 膜 (等価酸ィ匕膜) 5の膜厚を 50nm、ゲート電極 8を構成する材料の仕事関数 4. leV とした場合、室温での電界効果トランジスタのゲート電極 8の閾値電圧についてァク セプタ濃度 Nの依存性を示すと図 3に示すような特性が得られる。仕事関数 4. leV
A
のゲート電極材料として、例えば多結晶シリコン、アルミニウム、金等がある。
なお、図 3の横軸において 1E+ 14は I X 10"、 ^+ 15は1 1015、 1E+ 16は 1 X 1016、 ^+ 17は1 1017、 1E+ 18は I X 1018、であり、後述する図でも同様であ る。
[0062] 図 3に示す 11本の特性線は、左から右に順に、残留ドナー濃度 Nが 0, 1 X 1015 c
D
m— 3、 2 X 1015 cm— 3、 5 X 1015 cm"3, 1 X 1016 cm"3, 2 X 1016 cm"3, 5 X 1016 cm"3, 1 X 1017 cm— 3、 2 X 1017 cm"3, 5 X 1017 cm"3, 1 X 1018 cm— 3につ!/、てのァクセプタ濃 度 Nと閾値電圧の関係を示している。
A
[0063] そして、残留ドナー濃度 N力^ X 1015 cm— 3〜2 X 1016 cm— 3の場合について、 Mg
D
濃度 Nを 5 X 1015 cm 3〜5 X 1017 cm— 3の範囲で変化させた場合、閾値電圧は OVか
A
ら 9Vの範囲の設定が可能となる。
[0064] 次に、電界効果トランジスタのうち等価酸ィ匕膜の膜厚を lOOnmとし、その他を図 3 についての電界効果トランジスタと同じ条件として、室温でのゲート電極 8の閾値電 圧のァクセプタ濃度依存性を求めると図 4のようになる。図 4に示す 11本の曲線は、 左から右に図 3の曲線と同様に残留ドナー濃度 Nを示している。
D
[0065] そして、図 4において残留ドナー濃度 N力^ X 1015 cm— 3〜2 X 1016 cm— 3の場合に
D
ついて、 Mg濃度 Nを 5 X 1015 cm— 3〜5 X 1017 cm— 3の範囲で変化させることにより、
A
閾値電圧は OVから 10V以上の範囲の設定が可能となる。
[0066] 図 4の特性を図 3の特性と比較すると、図 4における 11本の残留ドナー濃度 Nの特
D
性線のそれぞれにお 、て、等価酸ィ匕膜を lOOnmと厚くすることにより Mgのァクセプ タ濃度 Nの変化に対する閾値電圧の変化が図 3より大きくなることがわかる。
A
[0067] 次に、ゲート電極 8の材料として仕事関数が 5. 3eVとなる Ptを選択し、その他の条 件を図 3についての電界効果トランジスタと同じ条件として、室温での電界効果トラン ジスタのゲート電極 8の閾値電圧のァクセプタ濃度 N依存性を求めると図 5のように なる。図 5に示す 11本の曲線は、左力 右に順に図 3の曲線と同じ残留ドナー濃度 N を示している。
D
[0068] そして、図 5において、残留ドナー濃度 N力 i X 1015 cm— 3〜2 X 1016 cm— 3の場合
D
について、 Mg濃度 Nを 5 X 1015 cm— 3〜5 X 1017 cm— 3の範囲で変化させることにより
A
、閾値電圧は 1. 2V力も約 10Vの範囲の設定が可能となる。
[0069] 図 5の特性を図 3の特性と比較すると、図 5に示す 11本の残留ドナー濃度 Nの特
D
性線のそれぞれについて、ゲート電極 8の材料の仕事関数を大きくすることによって Mgのァクセプタ濃度 Nの変化に対する閾値電圧の変化量は図 3と殆ど変わらない
A
力 閾値電圧が全体的に 1. 2V持ち上がつていることがわかる。
[0070] 次に、ァクセプタとしてベリリウム（Be)を用い、ァクセプタ準位を 70meVと仮定し、 その他を図 3についての電界効果トランジスタと同じ条件として、室温での電界効果ト ランジスタのゲート電極 8の閾値電圧のァクセプタ濃度 N依存性を求めると図 6のよう
A
になる。図 6に示す 11本の曲線は、左力も右に順に図 3の曲線と同じ残留ドナー濃 度 Nを示している。
D
[0071] そして、図 6において、残留ドナー濃度 N力 i X 1015 cm 3〜2 X 1016 cm 3の場合
D
について、 Be濃度 Nを 5 X 1015 cm 3〜5 X 10" cm— 3の範囲で変化させると、閾値電
A
圧は OVから 9Vの範囲の設定が可能となる。
[0072] 図 6の特性を図 3の特性と比較すると、図 6における 11本の残留ドナー濃度 Nの特
D
性線のそれぞれにおいて、ァクセプタを Beにしてもその特性は図 3と殆ど変わらない ことがわ力ゝる。
[0073] 次に、ァクセプタとして亜鉛 (Zn)を用い、ァクセプタ準位を 300meVと仮定し、その 他を図 3についての電界効果トランジスタと同じ条件として、室温での電界効果トラン ジスタのゲート電極 8の閾値電圧のァクセプタ濃度依存性を求めると図 7のようになる 。図 7に示す 11本の曲線は、左から右に順に図 3の曲線と同じ残留ドナー濃度 Nを
D
示している。
[0074] そして、図 7において、残留ドナー濃度 N力 S i X 1015 cm— 3〜2 X 1016 cm— 3の場合
D
について、 Mg濃度を 5 X 1015 cm— 3〜5 X 1017 cm— 3の範囲で変化させると、閾値電圧 は OVから 9Vの範囲の設定が可能となる。 [0075] 図 7の特性を図 3の特性と比較すると、図 7における 11本の残留ドナー濃度 Nの特
D
性線のそれぞれにおいて、ァクセプタを Znにしてもその特性は図 3と殆ど変わらない ことがわ力ゝる。
[0076] 以上のことから、ゲート電極 8の材料が同じ場合において、残留ドナー濃度 Nとァ
D
クセプタ濃度 Nが同じであっても、ゲート電極 8と p型 GaN層 3の間の絶縁膜 (等価酸
A
化膜) 8の厚さの変化に伴って閾値電圧が変化することがわかる。
[0077] 絶縁膜 5の厚さを等価酸ィ匕膜厚で表すと次の式で定義される。ここで、等価酸化膜 の概念を使用するのは、絶縁膜 5として選択される上記のような複数の材料を SiOの
2 厚さ換算するのが厚さの決定の観点から便利だ力もである。
Figure imgf000018_0001
[0079] 式において、 EOTは等価酸化膜厚である。また ε 、 ε 、および dはそれぞれ SiO ox s s 2 比誘電率、ゲート絶縁膜の比誘電率およびゲート絶縁膜 5の膜厚である。
[0080] 等価酸ィ匕膜厚の最小値としてはゲートリークを考慮して 20nmとする。また、等価酸 化膜厚の最大値は、図 8に示す反転キャリア密度、図 9に示す相互コンダクタンス、ォ ン抵抗、電界効果移動度の減少を考慮して 150nmとするのが好ましい。図 8におい て、反転キャリア密度は例えば 5 X 10ucm 2以上と大きい方が好ましぐまた、図 9に おいて相互コンダクタンスは大きい方が良い。これらから、等価酸化膜厚は、好ましく は 150nm以下であり、より好ましくは 1 OOnm以下である。
なお、図 8の縦軸【こお!ヽて 5. 0E+ l li¾5 X 10u、 1. 0E+ 12ίま 1 X 1012、 1. 5Ε + 12ίま 1. 5 Χ 1012、 2. 0Ε+ 12ίま 2 X 1012であり、図 9の縦軸【こお!ヽて、 1. 0Ε + 08 〜6. 0Ε + 08は、 1 Χ 108〜6 Χ 108を示している。
[0081] そこで、等価酸ィ匕膜の厚さ ΙΟηπ！〜 lOOnmと実効ァクセプタ濃度（実効ドーパント 濃度）の関係を閾値電圧をパラメータにして示すと例えば図 10のようになる。なお、 図 10において、縦軸、横軸はそれぞれ対数目盛であり、 10本の直線は、左から右に 力けて IVから 10Vまでを IV間隔で表した特性線である。
[0082] 上記の電界効果トランジスタの p型 GaN層 3のァクセプタ濃度は、 p型 GaN層 3の成 長時に使用されるァクセプタソースガス濃度によって制御される力 温度、ガス流量 等の調整などに誤差が生じて基板ごとに精度良く同じ値にすることは難しい。また、 P 型 GaN層 3の成長時にドナーを積極的に導入することは殆ど行われないが、結晶欠 陥、或いはガスに含まれている不純物等が残留ドナーとして作用し、その調整は難し い。
[0083] この結果、図 10の横軸に示す実効ァクセプタ濃度が一定に保持されないことがあ る。実効ァクセプタ濃度は、ァクセプタが残留ドナーにより補償されることにより現れる 実効的なァクセプタ濃度であり、ァクセプタ濃度からドナー濃度を引 、た値である。
[0084] これらのこと力ら、同一の等価酸ィ匕膜厚であっても、実効ァクセプタ濃度のばらつき によって閾値が変動することになる。
[0085] そこで、等価酸化膜厚、即ち絶縁膜 5の厚さは、 p型 GaN層 3の成長後にその実効 ァクセプタ濃度を測定し、その測定値を図 10に例示する目標の閾値電圧の特性線 に当てはめることにより決定される。
[0086] 例えば、閾値電圧を 3Vとする場合に、 p型 GaN層 3の実効ァクセプタ濃度の測定 値が 5 X 1016の cm 3となれば、図 10によりシリコン酸ィ匕膜よりなる絶縁膜 5の厚さ（等 価酸化膜厚)を 55nm程度とすればょ ヽ。
[0087] このようにして決定された膜厚の絶縁 5を有する電界効果トランジスタによれば、ソ ース電極 6とドレイン電極 7の間に所定の高電圧を印可し、ゲート電極 8に電圧を印 可しな 、状態では、キャリアである電子はソース領域 4sとドレイン領域 4dの間の p型 GaN層 3を実質的に移動せずにオフ状態となる力 ゲート電極 8に閾値電圧又はそ れ以上の電圧を印可すると、ゲート電極 8の下方の p型 GaN層 3に反転層が形成さ れてキャリアがソース領域 4sとドレイン領域 4の間を走行してオン状態となる。
[0088] (第 2の実施の形態）
図 11は、本発明の第 2実施形態に係るノーマリオフ型電界効果トランジスタ及びそ の製造工程を示す断面図である。なお、図 1、図 2と同じ符号は同じ要素を示してい る。
[0089] まず、図 11 (a)に示すように、第 1実施形態と同様な工程により、基板 1上にバッフ ァ層 2を介して p型 GaN層 3を成長した後に、フォトリソグラフィ法により素子間分離溝 3aを形成する。その後、 p型 GaN層 3は、その実効ァクセプタ濃度が測定される。 [0090] 次に、ドレイン領域を形成する前に、ドレイン領域の電界集中を緩和するために、ド レイン領域を形成する領域のうちゲート電極寄りの領域にリサーフ領域 (電界緩和領 域)を形成する。そのリサ―フ層の形成工程は次のようになる。
[0091] まず、図 11 (b)に示すように、 CVD法により第 1の SiO膜 14を p型 GaN層 3の全面
2
に 1 μ m程度の厚さに形成し、その上にフォトレジスト 15を塗布した後に、フォトレジス ト 15を露光、現像してドレイン領域力ゝらゲ―ト電極形成領域の縁部に至る領域に開 口部 15aを形成し、その開口部 15aを通して第 1の SiO膜 14の一部をバッファフッ酸
2
によりエッチングして開口部 15aを深くする。
[0092] 続いて、図 11 (c)に示すように、開口部 15aを通して n型ドーパントであるシリコンを イオン注入法によりドーズ量 1 X 1015cm 2以下、加速電圧 35keVで p型 GaN層 3内 に注入して n型不純物導入領域 4cを形成する。さらに、フォトレジスト 15を溶剤により 除去し、さらに第 1の SiO膜 14をフッ酸系水溶液により除去する。
2
[0093] 続いて、図 12 (a)に示すように、第 2の SiO膜 16を p型 GaN層 3表面に厚さ 1 mに
2
形成し、さら〖こ、その上にフォトレジスト 17を塗布した後、フォトレジス 17を露光、現像 してソース形成領域及びドレイン形成領域に開口部 17a, 17bを形成する。
[0094] 続いて、開口部 17a, 17bを通してシリコンをイオン注入法によりドーズ量 1 X 1015c m 加速電圧 35keVで p型 GaN層 3内に注入して第 1の n型ドーズ導入領域 4aと 第 2の n+型ドーズ導入領域 4bを形成する。
[0095] フォトレジスト 17及び第 2の SiO膜 16を除去した後に、図 12 (b)に示すように、第 1
2
実施形態と同様に、 p型 GaN層 3の上面に SiO保護膜 18を CVD法により 500nm程
2
度の厚さに形成する。
[0096] 続いて、不活性ガス雰囲気中で p型 GaN層 3を 1300°Cの温度で 5分間ァニールし 、これにより n型不純物導入領域 4c、第 1の n+型不純物導入領域 4a及び第 2の n+型 不純物導入領域 4b内の不純物を活性ィ匕してそれぞれ n型リサーフ領域 4r、 n+型ソー ス領域 4s及び n+型ドレイン領域 4dとする。さら〖こ、マスク層を弗酸系水溶液によって 除去する。
[0097] 次に、第 1実施形態と同様に、予め測定された p型 GaN層 3の実効ァクセプタ濃度 と閾値電圧の目標値を図 10に例示した関係に当てはめて、 p型 GaN層 3の表面のう ち n型リサーフ領域 4r、n+型ソース領域 4sの間の領域上に形成される絶縁膜の厚さ を決める。
[0098] そして、その厚さの絶縁膜 (ゲート絶縁膜) 5を p型 GaNチャネル層 3の表面に形成 した後に、図 12 (c)に示すように、第 1実施形態と同様にして n+型ソース領域 4s、 n 型ドレイン領域 4dのそれぞれの上にソ―ス用開口部 5sとドレイン用開口部 5dを形成 した後に、 n+型ソース領域 4sにォーミック接触するソ一ス電極 6を形成し、 n+型ドレイ ン領域 4dにォーミック接触するドレイン電極 7をそれぞれリフトオフ法等により形成す る。
[0099] その後に、 n型リサーフ領域 4rと n+型ソース領域 4sの間に、第 1実施形態と同じ条 件で絶縁膜 5の上にゲート電極 8を形成する。
[0100] 以上のような工程により形成された電界効果トランジスタは、第 1実施形態と同様に 、ゲート電極 8に閾値電圧以上の電圧を印可することにより、その下の p型 GaN層 3 に反転層が形成されてオンするノーマリオフ型であり、ゲート電極 8と p型 GaNチヤネ ル層 3の間の絶縁膜 5は第 1実施形態と同様に p型 GaNチャネル層 3の実効ァクセプ タ濃度によって決定されるので、閾値電圧を高く且つ精度よく制御することが可能に なる。
[0101] また、 n+型ドレイン領域 4dのうちゲート電極 5寄りの領域に隣接して低不純物濃度 のリサーフ領域 4rが形成されて ヽるので、 n+型ドレイン領域 4dの電界集中が緩和さ れ、ホットキャリアの注入が防止され、デバイス特性の劣化が抑制される。
[0102] (第 3の実施の形態）
図 13、図 14は、本発明の第 3実施形態に係るノーマリオフ型電界効果トランジスタ 及びその製造工程を示す断面図である。
[0103] まず、図 13 (a)に示すように、シリコン（Si)基板 31上に、 MOCVD法によって、ノン ドープの GaNバッファ層 32aを成長し、その上に厚さ lOOnmの A1Nバッファ層 32b、 厚さ 1 mの n+型 GaNドレイン層 33、厚さ lOnmの n—型 GaN層 34、及び、厚さ 1 m の p型 GaN層 35を順にェピタキシャル成長させる。なお、 p型 GaN層 35の成長後に は、その実効ァクセプタ濃度が測定される。
[0104] GaNは TMGとアンモニアを反応ガスとして使用して成長され、また、 A1Nは、 TM Aとアンモニアを反応ガスとして使用して成長される。また、 n型ドーパントとしてシリコ ンが使用され、その反応ガスとしてジシラン (Si H )が使用され、さらに、 p型ドーパント
2 6
として Mgが適用され、その反応ガスとして Cp Mgが用いられる。 Mgの添加量は、例
2
えば 5 X 1015 cm— 3力 5 X 1017 cm— 3までの範囲とする。また、成長時の基板温度を例 えば約 1100°Cとする。
[0105] なお、 GaN、 A1Nの成長方法としては上記した MOCVD法に限られるものではなく 、 HVPE法、 MBE法等を用いてもよい。
[0106] 次に、図 13 (b)に示すように、 p型 GaN層 35上にフォトレジスト（不図示）を塗布し、 これを露光、現像することにより、素子領域内の両側寄りに開口部 (不図示)を形成し 、その開口を通して p型 GaN層 35及び n-型 GaN層 34を RIE法、 ICPエッチング法 等によってエッチングして n+型 GaNドレイン層 33の一部を露出させてこの領域をドレ イン電極形成領域 35aとする。その後、フォトレジストをアセトン等の溶剤により除去す る。
[0107] 続いて、図 13 (c)〖こ示すように、 p型 GaN層 35、 n—型 GaN層 34及び n+型 GaNドレ イン層 33の表面に SiO膜 37を CVD法により 1 mの厚さに形成する。さらに、その
2
上にフォトレジスト 38を塗布し、これを露光、現像してゲート電極形成領域の中央領 域に開口部 38aを形成する。その後に、フォトレジスト 38をマスクにして SiO膜 37を
2 バッファドフッ酸によりエッチングして開口部 38aを下まで伸ばして p型 GaN層 35の 一部を露出させる。
[0108] この後に、開口部 38aを通して n型ドーパントを熱拡散又はイオン注入してゲート電 極形成領域の中央領域の下方の P型 GaN層 35を n—型化して n—型 GaN層 34aを形 成する。
さらに、フォトレジスト 38を溶剤により除去し、 SiO膜 37をバッファドフッ酸により除去
2
する。
[0109] 次に、図 14 (a)に示すように、 p型 GaN層 35、 n—型 GaN層 34及び n+型 GaNドレイ ン層 33の表面に CVD法により第 2の SiO膜 39を 1 mの厚さに形成する。さらに、そ
2
の上にフォトレジスト 40を塗布し、これを露光、現像して p型 GaN層 35のうちゲート電 極形成領域の側方にソース領域形成用開口部 40aを形成する。その後に、フオトレ ジスト 40をマスクにして第 2の SiO膜 39をバッファドフッ酸によりエッチングしてソース
2
領域形成用開口部 40aを下まで伸ばして p型 GaN層 35の一部を露出させる。
[0110] その後にソース領域形成用開口部 40aを通して Siをイオン注入法によってドーズ量 1 X 1015 cm"2,加速電圧 35keVで注入する。これにより、 n+型不純物導入領域 36が 形成される。次に、フォトレジスト 40を溶剤により除去し、さらに第 2の SiO膜 39を弗
2 酸系水溶液によって除去する。
この後に、 ρ型 GaN層 35、 n—型 GaN層 34及び n+型 GaNドレイン層 33を SiO膜（不
2 図示)で覆い、基板温度を 1300°Cとして不活性ガス雰囲気でァニールすることにより 、 n+型不純物導入領域 36を活性ィ匕してドレイン領域とする。
[0111] 次に、第 1実施形態と同様に、予め測定された実効ァクセプタ濃度と閾値電圧の目 標値を図 10に例示した関係に当てはめて、ゲート電極形成領域の p型 GaN層 35の 表面上に形成される絶縁膜 41の厚さを決める。
[0112] そして、図 14 (b)に示すように、その厚さの絶縁膜 41を p型 GaNチャネル層 35、 n 型 GaN層 34及び n+型 GaNドレイン層 33の表面に CVD法により形成した後に、 n+型 ソース領域 36、 n+型 GaNドレイン層 33のそれぞれの上にソース用開口部とドレイン 用開口部を形成し、さらに n+型ソース領域 36にォーミック接触するソース電極 42とし 、n+型 GaNドレイン層 33にォーミック接触するドレイン電極 43をそれぞれリフトオフ法 等により形成する。
ソース電極 42、ドレイン電極 43の材料は、第 1実施形態と同じように、 n+型 GaNドレ イン層 33、 n+型ソース領域 36にォーミック接触する TiZAl、その他の金属である。
[0113] 次に、図 14 (c)に示すように、 n+型ソース領域 36に隣接するゲート電極形成領域の p型 GaN層 35と n—型 GaN層 34aの上に絶縁膜 41を介してゲート電極 44をリフトオフ 法により形成する。ゲート電極 44は第 1実施形態と同様な方法により形成された多結 晶シリコン、或いはその他の材料であってもよい。
以上により、縦型構造のノーマリオフ型の電界効果トランジスタが完成する。
[0114] その電界効果トランジスタにおいて、ゲート電極 44に閾値電圧又はそれ以上の電 圧を印可すると、ソース電極 42の隣の p型 GaNチャネル層 35の表面に反転層が形 成され、その反転層内を図 14 (c)の波線で示すようにキャリアである電子が移動して n—型 GaN層 34aに到達し、その後に、電界の向きと逆方向、即ちゲート電極 44から n +型 GaNドレイン層 33に移動し、さらに n+型 GaNドレイン層 33に接続されたドレイン 電極 43に移動する。
[0115] この場合、 n+型ドレイン層 33からゲート電極 44に向けて電界が発生するようにドレ イン電極 43とゲート電極 44の間に電圧が印可され、また、ソース電極 42からゲート 電極 44に電子が移動するようにそれらの電極に電圧が印可される。
[0116] ところで、シリコン基板 31に燐等の不純物を導入して導電性を付与するとともに、 G aNバッファ層 32aの成長時に n型不純物を高濃度に含有させ、 A1N層 32bを成長さ せずにその上に n+型 GaNドレイン層 33を成長させた後に、シリコン基板 31の裏面に ドレイン電極を形成してもよい。この場合、シリコン基板 31の裏面は化学機械研磨 (C MP : Chemical Mechanical Polishing)〖こより 100 μ m程度の厚さにされる。また、ドレ イン電極はスパッタ法ゃ EB法により形成される。
[0117] (第 4の実施の形態）
図 15は、本発明の第 4実施形態に係るノーマリオフの電界効果トランジスタを示す 断面図である。図 15において、図 13、図 14と同一符号は、同じ要素を示している。
[0118] 図 15において、シリコン基板 31上には、第 3実施形態と同様に、 GaNバッファ層 3 2a、 A1Nバッファ層 32b、 n+型 GaNドレイン層 33、 n—型 GaN層 34、 p型 GaN層 35及 び n+型ソース層 36Aがェピタキシャル成長法等により順に成長される。
p型 GaN層 35のァクセプタ、ドナーのそれぞれの濃度については、第 1実施形態 の p型 GaN層 3と同様となっている。
[0119] また、ゲート電極形成領域には、 p型 GaN層 35及び n+型ソース層 36Aを貫通する 深さのリセス 45が形成され、そのリセス 45の内面には、閾値電圧の目標値を得るた めに厚さが調整される絶縁膜 41Aが形成されている。その絶縁膜 41Aの厚さは、第 1実施形態と同様に、 p型 GaN層 35の実効ァクセプタ濃度と閾値電圧の目標値に基 づいて図 10に例示するような特性力も求められる。
また、リセス 45内の絶縁膜 41A上には、リフトオフ法によりゲート電極 44Aが形成さ れている。
[0120] また、 n+型ソース層 36Aはパターユングされて、ゲート電極 44Aを外周力も挟む又 は囲む形状となり、ソース電極 42Aは n型ソース層 36Aの上面及び側面にォーミック 接触する形状となっている。
[0121] さらに、 n+型ドレイン層 33のうちドレイン電極 43が接続される領域には、フォトレジス トを用いたフォトリソグラフィ法により凹部 46が形成され、その凹部 46以外をシリコン 酸ィ匕膜、シリコン窒化膜等の誘電体膜からなるマスクで覆う選択成長法によって n+型
InGaNコンタクト層 47がェピタキシャル成長されている。
[0122] そして、 n+型 InGaNコンタクト層 47上には、第 3実施形態と同様のドレイン電極 43 が形成されている。
[0123] 以上のような縦型構造の電界効果トランジスタにおいては、第 3実施形態と同様に ノーマリオフ型であり、ゲート電極 44Aに閾値電圧又はそれ以上の電圧を印可するこ とにより、 p型 GaN層 35には反転層が形成され、その反転層を通ってソース層 36Aと ドレイン層 33の間でキャリアが移動する。
[0124] ところで、図 16に示すように、シリコン基板 31に燐等の不純物を導入して導電性を 付与するとともに、 GaNバッファ層 32aの成長時に n型不純物を高濃度に含有させ、 A1N層 32bを成長させずにその上に n型 GaNドレイン層 33を成長させることにより、 シリコン基板 31の裏面にドレイン電極を形成してもよい。この場合、シリコン基板 31の 裏面は化学機械研磨により 100 m程度の厚さにされる。また、ドレイン電極 43Aは スパッタ法ゃ EB法により形成される。
なお、図 16において、 n型 GaN層 34、 p型 GaN層 35の側面はテーパー形状にな つている。このテーパー形状は、ドレイン層 33を露出させるためのエッチングの際に エッチング物質がエッチングされた側面に再付着させる条件で行うことにより形成さ れる。
[0125] (第 5の実施の形態）
図 17は、本発明の第 5実施形態に係るノーマリオフの電界効果トランジスタを示す 断面図である。図 17において、図 13、図 14、図 15と同一符号は、同じ要素を示して いる。
[0126] 図 17において、シリコン基板 31上には、第 4実施形態と同様に、 GaNバッファ層 3 2a、 A1Nバッファ層 32b、 n+型 GaNドレイン層 33、 n—型 GaN層 34、 p型 GaN層 35及 び n+型ソース層 36Aがェピタキシャル成長法により順に成長される。
[0127] p型 GaN層 35のァクセプタ、ドナーのそれぞれの濃度については、第 1実施形態 の p型 GaN層 3と同様となっている。
また、 n—型 GaN層 34、 p型 GaN層 35及び n型ソース層 36Aは、第 4実施形態と同 様にメサ状にパターユングしてドレイン層 33の一部を露出させる。この場合、それら の側壁はテーパー状になっている。テーパー形状は、エッチング物質がエッチングさ れた側面に再付着させるエッチング条件で行うことにより形成される。
[0128] n型ソース層 36Aの中央には凹部 48が形成され、その凹部 48内にはソース電極 4 2Bがリフトオフ法により形成されている。また、メサ形状の p型 GaN層 35の側壁には 、絶縁膜 (ゲート絶縁膜) 49を介してゲート電極 44Bが形成されて 、る。
[0129] 絶縁膜 49は、第 1実施形態におけるゲート電極 5の下の絶縁膜 5と同じ材料で形成 され、その絶縁膜 41Aの厚さは、第 1実施形態と同様に、 p型 GaN層 35の実効ァク セプタ濃度と閾値電圧の目標値に基づいて図 10に例示するような特性力も求められ る。
[0130] また、ゲート電極 44Bは、等方性のある成膜条件により p型 GaN層 35の側方に形 成される。ゲート電極 44Bの材料は、第 1実施形態のゲート電極 8と同じである。また 、リセス 45内の絶縁膜 41A上には、リフトオフ法によりゲート電極 44Bが形成されて いる。さらに、 n型ドレイン層 33上には、リフトオフ法によりレイン電極 43が形成されて いる。
[0131] 以上のような縦型構造の電界効果トランジスタにおいては、第 4実施形態と同様に ノーマリオフ型であり、ゲート電極 44Bに閾値電圧又はそれ以上の電圧を印可するこ とにより、 p型 GaN層 35には反転層が形成され、その反転層を通ってソース層 36Aと ドレイン層 33の間でキャリアが移動する。
[0132] ところで、図 18に示すように、シリコン基板 31に燐等の不純物を導入して導電性を 付与するとともに、 GaNバッファ層 32aの成長時に n型不純物を高濃度に含有させ、 A1N層 32bを成長させずにその上に n型 GaNドレイン層 33を成長させることにより、 シリコン基板 31の裏面にドレイン電極 43Aを形成してもよい。この場合、シリコン基板 31の裏面は化学機械研磨により 100 /z m程度の厚さにされる。また、ドレイン電極 43 Aはスパッタ法ゃ EB法により形成される。
なお、上記の実施形態において形成されるチャネル層は、 GaNに限られるもので はなぐ InGaN、 AlInGaN、 GaNP、 GaNAs、その他の III族窒化物半導体であって ちょい。
[0133] 更に、他の実施形態を図面を参照して説明する。
(第 6実施形態）
第 6実施形態に係る III族窒化物半導体を用いた電界効果トランジスタを、図 21乃 至図 24に基づいて説明する。この電界効果トランジスタは、ノーマリオフ型の MOS形 電界効果トランジスタ（以下、 MOSFETという。）である。
[0134] MOSFET200は、図 21に示すように、基板 201と、基板 201上に III族窒化物半導 体を用いて形成された第一導電型の半導体層 203と、半導体層 203のチャネル領 域 203a上にゲート酸ィ匕膜 (ゲート絶縁膜) 205を介して形成されたゲート電極 208と 、ソース電極 206およびドレイン電極 207と、を備えている。また、この MOSFET200 は、半導体層 203のチャネル領域 203aの両側に形成され、ソース電極 206及びドレ イン電極 207にそれぞれォーミック接触する第二導電型のコンタクト領域 210及び 21 1を備えている。さらに、 MOSFET200は、半導体層 203のチャネル領域 203aにおけ るゲート電極 208とドレイン電極 207の間に形成されたリサーフ領域 212を備えてい る。
MOSFET200では、基板 201としてサファイア基板、 Si基板等が使用される。
[0135] 第一導電型の半導体層 203は、 III族窒化物半導体として GaNを用い、 p型不純物、 例えば Mgを所定量ドープした GaNを基板 201上にェピタキシャル成長させて形成さ れた P型導電性を有する P型 GaN層である。また、ゲート酸ィ匕膜 205は、例えば SiO膜
2 である。
[0136] 第二導電型のコンタクト領域 210は、 p型 GaN層である半導体層 203に n型不純物、 例えば Siをイオン注入法により注入して形成した n型導電性を有する n+型 GaN層 (n+ 型ソース領域)である。同様に、第二導電型のコンタクト領域 211は、半導体層 203 に Si等の n型不純物を、イオン注入法により注入して形成した n型導電性を有する n+ 型 GaN層（n+型ドレイン領域)である。 [0137] リサーフ領域（REduced SURface Field: RESURF Field )212は、而圧を上昇させる ために、半導体層 203のゲート電極 208とドレイン電極 207の間に形成された表面電 界緩和領域である。このリサーフ領域 212は、 ρ型 GaN層である半導体層 203に η型 不純物、例えば Siをイオン注入法により注入して形成した n型 GaN層である。
このように、 MOSFET200は、 Nチャネル MOSFET(N- channel MOSFET)である。
[0138] この GaN系 MOSFET200のように、リサーフ領域 212を有する RESURF型 MOSFET では、リサーフ領域 212のキャリア濃度 (Si等の n型不純物濃度）が薄い場合は，ドレ イン端の半導体 (P型 GaN層である半導体層 203)が絶縁破壊を起こす。一方，リサ一 フ領域 212のキャリア濃度が濃い場合は，ゲート電極 208下ドレイン側の半導体で絶 縁破壊を引き起こす。但し大抵の場合は，ゲート電極 208とリサーフ領域 212との電 界密度が大きくなるため，半導体層 203での破壊よりも低い電圧でゲート酸ィ匕膜 205 が絶縁破壊を引き起こす。それゆえ，リサーフ領域 212のキャリア濃度には，最適の 濃度が存在する。ところで，リサーフ領域 212のキャリア濃度が薄い場合，リサーフ領 域 212での抵抗が高くなり，電流が減ってしまう。このように、リサーフ領域 212のキヤ リア濃度はある程度高くしてやる必要があるが、そのキャリア濃度を高くしすぎると耐 圧が落ちる。
[0139] そこで、第 6実施形態では、 GaN系 MOSFET200において、高耐圧と大電流の両立 を図るために、リサーフ領域 212のシートキャリア濃度を 1 X 1012 cm— 2以上 5 X 1013cm_2 以下の範囲内に設定してあり、かつ、リサーフ領域 212のシート抵抗を 100 Ω /sq.以 上 10 kQ /sq.以下の範囲内に設定してある。
[0140] (リサーフ領域 212のシート抵抗とドレイン電流の関係）
図 22は、図 21で説明した GaN系 MOSFET200における電流経路の各抵抗を示し た模式図である。リサーフ領域の無 、NR(Non- RESURF)型 MOSFETのオン抵抗 R
NR
は，ソース電極とコンタクト領域 (n+型 GaN層）の間に存在する抵抗成分 R と、チヤネ con ル抵抗 R と、ドレイン電極とコンタクト領域 (n+型 GaN層）の間に存在する抵抗成分 R ch co との直列抵抗である。一方，リサーフ領域 212を有する RESURF型 MOSFETである G aN系 MOSFET200のオン抵抗は，チャネル抵抗 R にリサーフ領域 212の抵抗成分 R ch
が足された値である。 NR(Non- RESURF)型 MOSFETのドレイン電流 Iは次の式で表される
d
Id - hs ~ Vs } (線形領域）
Figure imgf000029_0001
1 W,,
了 NRC。人 V Vg - Vtl (飽和領域)
C。 (3)
[0142] Wおよび L はそれぞれ，チャネル幅およびチャネル長である。 μ は， NR型 M〇S ch ch NR
FETにおける移動度である。つまり，ソース/ドレインのコンタクト部とチャネルで抵抗 の影響を受けた後の移動度である。 C は酸ィ匕膜容量である。 V , V ,および V はそ ox g tn ds れぞれ，ゲート電圧，しきい値電圧，およびドレイン電圧である。 ε ε
0と oxは，それぞ れ真空の誘電率と酸化膜の比誘電率である。 Sと d はそれぞれ，ゲート酸化膜の面 積と膜厚である。
[0143] RESURF型 MOSFETである GaN系 MOSFET200のドレイン電流 I は次の式で表さ d,RES
れる。
Figure imgf000029_0002
但し， L はリサーフ長（リサーフ領域 212の長さ）である。 R はリサーフ領域 2
RES ES,sheet
12のシート抵抗である。
[0144] 図 23に、リサーフ領域 212のシート抵抗 Ι¾(Ω / sq.)とドレイン電流 Id(A)の関係を示 す。図 23には、横軸にシート抵抗 Ι¾(Ω / sq.)を、右の縦軸にはドレイン電流 Id(A)を、 左の縦軸にはリサーフ領域 212のシートキャリア濃度 Ns(cm—2)と耐圧 BV(V)をそれぞ れ示してある。
[0145] また、図 23において、直線 (1)はシートキャリア濃度 Nsの変化を、直線 (2)は耐圧 BV の変化を、直線 (3)はリサーフ領域の無い場合のドレイン電流 Idを、曲線 (4),(5),(6)ズ7) はそれぞれリサーフ長（リサーフ領域 212の長さ）を 5um,10um,20um,30umとしたとき のドレイン電流 Idの変化をそれぞれ示す。なお、図 23に示す計算結果は、ゲート幅 を 200 mmとした場合のものである。
[0146] 図 23に示す計算結果から、シート抵抗が 10 k Q / sq.以下の場合，ドレイン電流力 ^ 0 A以上になる。つまり、ドレイン電流を 10A以上の実用レベルにするには、シート抵 抗を 10k Ω / sq. (1 X 104 Ω / sq.)以下にすると良 、と 、う結果が得られた。
[0147] シート抵抗が 1 X 104 Ω / sq.より大きいと、ドレイン電流が小さくなり過ぎるので、よく ない。一方、シート抵抗の下限（1 Χ 102 Ω / sq.以上）については、シート抵抗が 1 X 10 2 Ω / sq.より小さくしても、ドレイン電流は 20A付近で略一定になるので、シート抵抗の 下限を（1 X 102 Ω / sq.以上）として 、る。
[0148] このように、本発明者らが鋭意検討した結果、 10A以上の実用レベルのドレイン電 流を得るには、リサーフ領域 212のシート抵抗を 100 Ω /sq.以上 10 kQ /sq.以下の範 囲（図 23の符号 Aで示す範囲）内に設定する (制御する）のが好ましいことが分かつ た。
[0149] なお、図 23力ら、リサーフ領域 212のシート抵抗を 100 Ω /sq.以上 10 k Q /sq.以下 の範囲内に設定した場合、耐圧 BVは略 1 X 104〜5 X 105(V)の範囲内になり、シートキ ャリア濃度 Ns(cm— 2)は略 1 X 1013(cm— 2)〜1 X 1015(cm— 2)の範囲内になっていることが分 かる。
[0150] 図 24に、リサーフ領域 212のシートキャリア濃度とシート抵抗の関係を示す。この図 24からも、シート抵抗が 10 k Q / sq. (l X 104 Q / sq.)以下になるためには，シートキヤ リア濃度を 5 X 1012 cm— 2以上にする必要があることが分かる。
[0151] 以上より、第 6実施形態では、 GaN系 MOSFET200において、高耐圧と大電流の両 立を図るために、リサーフ領域 212のシートキャリア濃度を 1 X 1012 cm— 2以上 5 X 1013c nf2以下の範囲内に設定してあり、かつ、リサーフ領域 212のシート抵抗を 100 Ω / sq .以上 10 kQ / sq.以下の範囲内に設定してある。
[0152] なお，ノーマリオフ型の MOS形電界効果トランジスタ（MOSFET) 200にお!/、て、しき い値の高い、例えばしきい値力 ¾-5(V)のノーマリオフ動作を実現するためには， p型 G aN層である半導体層 203のァクセプタ濃度、例えば Mg濃度を 1 X 1015 cm— 3以上 5 X 1 017cm_3以下の範囲内に制御すればよい。
[0153] 次に、図 21に示す第 6実施形態に係る GaN系 MOSFET200の製造方法について 説明する。
[結晶成長工程]
まず、サファイア基板 (基板 201)上に、 MOCVD法 (有機金属気相成長法)によって p型 GaN層（半導体層 203)をェピタキシャル成長させる。ドーパントには， Mgを用い て， Mg濃度を 1 X 1015 cm— 3力も 5 X 10" cm— 3に制御する。
なお，上記した MOCVD法に代えて， HVPE法 (ノヽライド気相ェピタキシ法)， MBE法（ 分子線エピタキシー法)等を用いてもよい。また、基板 201として， Si, SiC, ZrB2など を用いてもよい。また、ドーパントには， Be, Zn, Cなどを用いてもよい。
[0154] [素子分離]
次に， p型 GaN層（半導体層 203)表面にフォトレジストを塗布し，フォトリソグラフイエ 程を経て，素子分離用のパターユングを施す。
次に，ドライエッチング装置 (ICP, RIEなど)を用いて， p型 GaN層をエッチングする。 次に，フォトレジストをアセトンにより除去する。これにより，素子分離が行われたことに なる。
[0155] [インブラ工程]
次に， 1 μ m程度の厚さの第 1マスク層 (Si02)を形成する。
次に，コンタクト領域 (n+型 GaN層： n+型ソース領域） 210用の開口と、コンタクト領域 (n+型 GaN層： n+型ドレイン領域） 211用の開口とをフォト工程で形成する。
[0156] 次に，第 1マスク層の開口に向けて， Si (シリコン)をイオン注入法によってドーズ量 3
X 10" cm"3,加速電圧 30 keV,ドーズ量 4 X 1014 cm"3,加速電圧 60 keV,ドーズ量 8 X 10" cm"3,加速電圧 120 keV,ドーズ量 1.5 X 1015 cm"3,加速電圧 160 keVの 4段注 入を行う。これにより， n+型ソース領域であるコンタクト領域 210と n+型ドレイン領域で あるコンタクト領域 211とが形成される。但し，ここで形成された各コンタクト領域 210 , 211は、イオン注入した不純物の活性化がされていない。
次に，第 1マスク層を弗酸系水溶液によって除去する。 [0157] [リサーフ領域形成工程]
次に， 1 m程度の厚さの第 2マスク層 (Si02)を形成する。次に，リサーフ領域 212用 の開口をフォト工程で形成する。
次に，第 2マスク層の開口に向けて， Si (シリコン)をイオン注入法によってドーズ量 1 X 1013 cm"3,加速電圧 30 keV,ドーズ量 1.4 X 1013 cm"3,加速電圧 60 keV,ドーズ量 2 .6 X 1013 cm"3,加速電圧 120 keV,ドーズ量 5 X 1013 cm"3,加速電圧 160 keVの 4段注 入を行う。これにより，リサーフ領域 212 (但し，イオン注入した不純物の活性ィ匕前)が 形成される。
[0158] 次に，第 2マスク層を弗酸系水溶液によって除去する。
なお，活性ィ匕率に応じてリサーフ領域 212のドーズ量を変更しても良い。 次に，第 3マスク層 (Si02層)を素子の頂面全体に 500 nm程度形成する。 次に， N (窒素)雰囲気中で 1260°Cで 30秒間，素子をァニールする。これにより，ィォ ン注入した不純物を活性ィ匕させる。
次に，第 3マスク層を弗酸系水溶液によって除去する。
[0159] [ォーミック形成工程]
次に， p型 GaN層（半導体層 203)上にゲート酸ィ匕膜 (Si02層) 205を形成する。 次に，ゲート酸ィ匕膜 205に、ソース電極 206用の開口およびドレイン電極 207用の 開口をフォト工程で形成する。
次に，ゲート酸ィ匕膜 205の開口力も露出する p型 GaN層上に Ti/Al力もなるォーミツ ク電極（ソース電極 206及びドレイン電極 207)を形成する。
なお，ォーミック電極は，ォーミック接触が実現するならば， Ti/Al以外の電極でもよ い。
[0160] [ゲート形成工程]
次に， poly-Siを LPCVDゃスパッタ法などにより素子全面に堆積する。
次に， poly-Siを POC1ガスが封入された熱拡散炉によって， 900°C, 20分間のドーピ
3
ングを行う。
次に， poly- がソース電極 206,ドレイン電極 207の間に残るようにフォト工程を施 す。これにより，ゲート電極 208が形成される。 なお， poly-Siのドーピング方法は， P蒸着後の熱拡散法などでも良い。また、ゲート 電極 208は， Au, Pt, Niなどでも良い。
以上の工程を経ることで、図 21に示す MOSFET200を製造できる。
以上のように構成された第 6実施形態によれば、以下の作用効果を奏する。
[0161] MOSFET200にリサーフ領域 212を設けたことで、耐圧を上げることができる。
リサーフ領域 212のシートキャリア濃度を 1 X 1012 cm— 2以上 5 X 1013cm— 2以下の範囲 内に設定し、かつ、リサーフ領域のシート抵抗を 100 Ω /sq.以上 10 k Q /sq.以下の範 囲内に設定したことで、高耐圧と大電流の両立を図ったノーマリオフ型の MOSFET2 00を実現できる。
[0162] リサーフ領域 212のシートキャリア濃度を 5 X 1012 cm— 2以上 5 X 1013cm— 2の範囲内に 設定することで、シート抵抗がより小さくなり、より高耐圧でかつより大電流のノーマリ オフ型の MOSFET200を実現できる。
半導体層 203を p型 GaN層とし、リサーフ領域 212を n型 GaN層として Nチャネル GaN 系 MOSFET200において高而圧と大電流の両立を図れる。
[0163] リサーフ領域 212は、 ρ型 GaN層である半導体層 203に η型不純物をイオン注入法 により注入して形成した η型 GaN層であるので、そのシートキャリア濃度は p型 GaN層 の p型不純物濃度にはあまり影響を受けな 、。
p型 GaN層である半導体層 203の p型不純物濃度を 1 X 1015 cm— 3以上 5 X 10" cm"3 以下の範囲内に設定したことで、ノーマリオフ型の MOSFET200において、しきい値 の高 、、例えばしき 、値力 ¾-5(V)程度のノーマリオフ動作を実現できる。
[0164] 半導体層（p型 GaN層） 203の膜厚が同じで、その p型不純物濃度 (例えば Mg濃度） が増えると耐圧が落ちる。これは、その p型不純物濃度が高いと、ドレイン側の n+層（ ドレイン電極 207にォーミック接触するコンタクト領域 211 )の下側で空乏層が狭くな るので、電界集中して壊れる力もである。 p型 GaN層である半導体層 203の p型不純 物濃度を 1 X 1015 cm— 3以上 5 X 1017cm— 3以下の範囲内に設定することで、ノーマリオフ 動作のしきい値を高くすることができるが、本発明者による鋭意検討の結果、 p型不純 物濃度は、しきい値だけでなぐ耐圧にも関係することが分力つた。つまり、 p型不純 物濃度が高いと、上記理由により耐圧が落ちることが分力つた。 p型不純物濃度を、 1 X 1015 cm— 3以上 5 X 1017 cm— 3以下の範囲内に設定することで、耐圧の低下を抑制で きる。
[0165] (第 7実施形態）
次に、第 7実施形態に係る III族窒化物半導体を用いた電界効果トランジスタを、図 25を参照して説明する。
[0166] 上記第 6実施形態で説明したノーマリオフ型の MOS形電界効果トランジスタ (MOSF ET) 200では、一つのリサーフ領域 212を備えている。これに対して、第 7実施形態 に係る III族窒化物半導体を用いた電界効果トランジスタ (MOSFET) 200Aは、横方 向（図 26 (A)に示す X方向）に並んで形成された 2個のリサーフ領域 221, 222を備 えている。 2個のリサーフ領域 221, 222のうち、ゲート電極 208側にあるリサーフ領 域 222のキャリア濃度 (Si等の n型不純物のドーピング濃度）を低くし、ドレイン電極 20 7側にあるリサーフ領域 221のキャリア濃度を高くする。 MOSFET200Aにおけるその 他の構成は、第 1実施形態の MOSFET200と同様である。
[0167] 次に、 MOSFET200と MOSFET200Aの作用効果上の相違点を、図 26 (A) , (B) 及び図 27 (A) , (B)に基づいて説明する。図 26 (A)は図 21で説明した MOSFET20 0の概略構成を示す断面図を示すグラフである。図 26 (B)は MOSFET200の各位置 での電界強度を示すグラフである。同様に、図 27 (A)は第 7実施形態に係る MOSFE T200Aの概略構成を示す断面図、図 27 (B)は MOSFET200Aの各位置での電界 強度を示すグラフである。
[0168] 一つのリサーフ領域 212を備ぇたMOSFET200では、リサーフ領域 212のキャリア 濃度 (Si等の n型不純物のドーピング濃度）が高 、 (濃 、)場合、図 26 (B)の曲線 230 で示すように、ゲート電極 208下ドレイン側の半導体層 203に、絶縁破壊電界 (GaN の場合、 3MV/cm)を越える強度の電界が発生する。これにより、半導体層 203よりも 低い絶縁破壊電圧でゲート酸ィ匕膜 205が絶縁破壊を引き起こす。一方、リサーフ領 域 212のキャリア濃度が低い（薄い）場合，図 26 (B)の曲線 231で示すように、ドレイ ン端の半導体層 203に、絶縁破壊電界を越える強度の電界が発生する。これにより 、ドレイン端の半導体層 203が絶縁破壊を起こす。それゆえ，リサーフ領域 212のキ ャリア濃度には，最適の濃度が存在する。 [0169] これに対して、 2個のリサーフ領域 221, 222を備えた MOSFET200Aでは、横方向 (X方向）に並んだ形成された 2個のリサーフ領域 221, 222のうち、ゲート電極 208 側にあるリサーフ領域 222のキャリア濃度を低くし (n-層）、ドレイン電極 207側にある リサーフ領域 221のキャリア濃度を高くする (n層）（図 27 (A)参照)。これにより、図 27 (B)の曲線 232で示すように、ゲート電極 208下ドレイン側の半導体層 203と、ドレイ ン端の半導体層 203のいずれの部分にも、絶縁破壊電界を越える強度の電界は発 生しない。
[0170] 以上のように構成された第 2— 2実施形態によれば、上記第 6実施形態の奏する作 用効果に加えて以下の作用効果を奏する。
2個のリサーフ領域 221, 222を備え、ゲート電極 208側にあるリサーフ領域 222の キャリア濃度を低くし、ドレイン電極 207側にあるリサーフ領域 221のキャリア濃度を 高くしている。これにより、ゲート電極 208下ドレイン側の半導体層 203と、ドレイン端 の半導体層 203の各部分に発生する電界の強度を、絶縁破壊電界より小さくするこ とができる。これにより、リサーフ領域を 2つにした場合は、リサーフ領域が 1つの場合 よりも、電界集中がより緩和され、より高い耐圧が得られる。
[0171] これは、次のような理由による。リサーフ領域が 1つの場合、コンタクト領域 (n+型 Ga N層） 211とリサーフ領域 212の界面と、リサーフ領域 212と半導体層（p型 GaN層） 20 3の界面に電界が集中するので、電界集中が 2箇所に分けられる。これに対して、リ サーフ領域が 2つの場合、コンタクト領域 211とリサーフ領域 221の界面と、リサーフ 領域 221とリサーフ領域 222の界面と、リサーフ領域 222と半導体層 203の界面の 3 箇所に電界が集中するので、電界集中が 3箇所に分けられる。従って、リサーフ領域 力^つの場合の方が、 1つの場合よりも電界集中がより緩和されるからである。
[0172] リサーフ領域が 3つ以上の場合も、リサーフ領域が 2つの場合と同様に、電界集中 力 り緩和され、より高い耐圧が得られる。
なお、この発明は以下のように変更して具体ィ匕することもできる。
上記各実施开態では、 Nチャネル MOSFET(N- channel MOSFET)である MOSFET2 00, 200Aについて説明したが、本発明は Pチャネル MOSFET(P- channel MOSFET )にも適用可能である。

Claims

請求の範囲
[1] 基板の上にァクセプタとドナーを含んで成長された III族窒化物半導体層と、
前記 m族窒化物半導体層上に形成されて前記ァクセプタの濃度と前記ドナーの濃 度に基づいて所定の閾値電圧となる厚さに制御されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記 m族窒化物半導体層上にコンタクト領域をそれぞれ介して形成されたソース電 極及びドレイン電極と、
を有することを特徴とする in族窒化物半導体を用いたノーマリオフ型電界効果トラン ジスタ。
[2] 前記ゲート絶縁膜は、等価酸ィ匕膜厚で 20ηπ！〜 150nmの範囲であることを特徴とす る請求項 1に記載のノーマリオフ型電界効果トランジスタ。
[3] 前記ゲート絶縁膜は、二酸ィ匕シリコン、窒化シリコン、酸窒化シリコン、アルミナ、酸ィ匕 ガリウム、窒化アルミニウム、酸化マグネシウム、酸ィ匕ガドリニウム、酸化スカンジウム、 酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化チタンのいずれかの膜であ ることを特徴とする請求項 1又は請求項 2に記載のノーマリオフ型電界効果トランジス タ。
[4] 前記 III族窒化物半導体層は p型であり、ドーパントとしてマグネシウム、炭素、ベリリウ ム、亜鉛のうちから選択されることを特徴とする請求項 1乃至請求項 3のいずれか 1つ に記載のノーマリオフ型電界効果トランジスタ。
[5] 前記 III族窒化物半導体層内の前記ァクセプタの濃度は 5 X 1015cm 3から 5 X 1017c m 3の範囲であることを特徴とする請求項 1乃至請求項 4のいずれ力 1つに記載のノ 一マリオフ型電界効果トランジスタ。
[6] 前記 III族窒化物半導体層内の前記残留ドナーの濃度は 1 X 1015cm 3力 2 X 1016c m 3の範囲であることを特徴とする請求項 1乃至請求項 5のいずれ力 1つに記載のノ 一マリオフ型電界効果トランジスタ。
[7] 前記第 1、第 2のソース Zドレイン電極の少なくとも一方と前記ゲート電極の直下の前 記 III族窒化物半導体層の間には電界緩和領域が形成されていることを特徴とする請 求項 1乃至請求項 6のいずれか 1つに記載のノーマリオフ型電界効果トランジスタ。
[8] 前記ゲート電極は、多結晶シリコン、多結晶シリコンゲルマニウム、アルミニウム、金、 パラジウム、プラチナ、ニッケル、タンタル、モリブデン、タングステン、これらのシリサ イド合金のいずれかが用いられることを特徴とする請求項 1乃至請求項 7のいずれか 1つに記載のノーマリオフ型電界効果トランジスタ。
[9] 基板の上にァクセプタとドナーを含んだ III族窒化物半導体層を成長する工程と、 前記 III族窒化物半導体層の実効ドーパント濃度を測定する工程と、
前記 III族窒化物半導体層上に形成されて前記実効ドーパント濃度に基づいて所 定の閾値電圧となるゲート絶縁膜の膜厚を求める工程と、
前記膜厚の前記ゲート絶縁膜を前記 m族窒化物半導体層上に形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と
を含むことを特徴とする III族窒化物半導体を用いたノーマリオフ型電界効果トランジ スタの製造方法。
[10] 基板上に III族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半 導体層のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、ソース電 極およびドレイン電極と、前記半導体層のチャネル領域の両側に形成され、前記ソ ース電極及びドレイン電極にそれぞれォーミック接触する第二導電型のコンタクト領 域とを有する III族窒化物半導体を用いた電界効果トランジスタにおいて、
前記半導体層のチャネル領域に、ドレイン側の前記コンタクト領域に隣接して形成 されたリサーフ領域を備え、
前記リサーフ領域のシートキャリア濃度は lxlO12 cm— 2以上 5xl013 cm— 2以下の範囲内 であることを特徴とする III族窒化物半導体を用いた電界効果トランジスタ。
[11] 前記第一導電型の半導体層は p型 GaN層であり、
前記リサーフ領域は、前記 p型 GaN層に n型不純物をイオン注入法により注入して 形成した n型 GaN層であることを特徴とする請求項 10に記載の III族窒化物半導体を 用いた電界効果トランジスタ。
[12] p型 GaN層である前記半導体層の p型不純物濃度を lxlO15 cm— 3以上 5x10" cm— 3以下 の範囲内に設定したことを特徴とする請求項 11に記載の III族窒化物半導体を用い た電界効果トランジスタ。
[13] 前記リサーフ領域は、シートキャリア濃度の異なる複数の領域力 なり、該シートキヤ リア濃度は、ドレイン電極側の領域が高ぐゲート電極側の領域が低いことを特徴とす る請求項 10乃至 12のいずれか一つに記載の III族窒化物半導体を用いた電界効果 トランジスタ。
[14] ノーマリオフ型の MOS形電界効果トランジスタであることを特徴とする請求項 10乃至 13のいずれか一つに記載の III族窒化物半導体を用いた電界効果トランジスタ。
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