JPS58197878A - 拡散層作成プロセス制御方式 - Google Patents
拡散層作成プロセス制御方式Info
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- JPS58197878A JPS58197878A JP7995282A JP7995282A JPS58197878A JP S58197878 A JPS58197878 A JP S58197878A JP 7995282 A JP7995282 A JP 7995282A JP 7995282 A JP7995282 A JP 7995282A JP S58197878 A JPS58197878 A JP S58197878A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳＦＥＴ等のゲート構造を有する半導体素
子のノース、ドレイン拡散層作成プロセスの制御方式に
係り、特に個々の素子が微細化したＬＳ１１ｉ１造プロ
セスにおける拡散層作成プロセスの制御方式に関する。
子のノース、ドレイン拡散層作成プロセスの制御方式に
係り、特に個々の素子が微細化したＬＳ１１ｉ１造プロ
セスにおける拡散層作成プロセスの制御方式に関する。
従来、ＭＯ８ＦＥＴ製造プロセスでは、各プロセスの目
標値や操作量はあらかじめ設計された値に固定されて幹
シ、前のプロセスで生じた変動により以後のプロセスの
目標値や操作量を変更することは行なわれていなかった
ので、途中のプロセスで生じた変動がそのまま素子の特
性変動に影響する欠点があった。
標値や操作量はあらかじめ設計された値に固定されて幹
シ、前のプロセスで生じた変動により以後のプロセスの
目標値や操作量を変更することは行なわれていなかった
ので、途中のプロセスで生じた変動がそのまま素子の特
性変動に影響する欠点があった。
本発明の目的は、ゲート構造を有する半導体素子の電気
的特性の変動量を減少させるプロセス制御方式を提供す
ることにある。
的特性の変動量を減少させるプロセス制御方式を提供す
ることにある。
ゲート構造を有する半導体素子の電気的特性は、基板不
純物密度、ゲート形状の変化によシ変動するが、ソース
、ドレインへの不純物導入量、あるいは不純物の拡散時
間を変えて、ソース、ドレインの不純物拡散層のプロフ
ァイルを調節することにより電気的特性の変動量を減少
できることを、シミュレーション計算、実験によシ確め
た。
純物密度、ゲート形状の変化によシ変動するが、ソース
、ドレインへの不純物導入量、あるいは不純物の拡散時
間を変えて、ソース、ドレインの不純物拡散層のプロフ
ァイルを調節することにより電気的特性の変動量を減少
できることを、シミュレーション計算、実験によシ確め
た。
本発明は、そのような点に着目し、基板不純物密度、ゲ
ート形状の目標値からの偏差値を検出し、その値に基づ
いて、ソース ドレインの不純物拡散層のプロファイル
を調整するようにしたことに特徴かあ、る。
ート形状の目標値からの偏差値を検出し、その値に基づ
いて、ソース ドレインの不純物拡散層のプロファイル
を調整するようにしたことに特徴かあ、る。
以下、本発明の一実施例を第１，２図により説明する。
第１図は本発明に係るＭＯ８ＬＳＩ内のＦＥＴの構造を
示す。基板１０１はｐ−型シリコンであり、その内部に
ｎ′″型のソース拡散層１ｏ３、ドレイン拡散層１０４
、ｐ型の表面拡散層（チャネル部）１０２が形成されて
いる。チャネル上にはゲート酸化膜１０５が、ソース拡
散層１０３上、ドレイン拡散層１０４上とゲート酸化膜
１０５上にはそれぞれ電極１０７，１０８，１０６が形
成されている。ゲート酸化膜１０５の形状は直方体であ
シ、その大きさは厚さｄ１長さｔ１幅Ｗで決定される。
示す。基板１０１はｐ−型シリコンであり、その内部に
ｎ′″型のソース拡散層１ｏ３、ドレイン拡散層１０４
、ｐ型の表面拡散層（チャネル部）１０２が形成されて
いる。チャネル上にはゲート酸化膜１０５が、ソース拡
散層１０３上、ドレイン拡散層１０４上とゲート酸化膜
１０５上にはそれぞれ電極１０７，１０８，１０６が形
成されている。ゲート酸化膜１０５の形状は直方体であ
シ、その大きさは厚さｄ１長さｔ１幅Ｗで決定される。
ＰＥＴ間は酸化膜で分離されている。
ソース、ドレイン拡散１−は、まずイオン打込によシネ
細物を基板表面に導入し、その後、不純物を拡散させる
仁とによ）形成する。本実施例では拡散層のプロファイ
ルを変化させるのに１不純物の打込量を調節する。
細物を基板表面に導入し、その後、不純物を拡散させる
仁とによ）形成する。本実施例では拡散層のプロファイ
ルを変化させるのに１不純物の打込量を調節する。
しきい値電圧を一定にするようにソース、ドレインへの
不純物導入量を決定する制御式を示す。
不純物導入量を決定する制御式を示す。
しきい値電圧（以下Ｖ％−と記す）はＭＯ８ＦＥＴの基
本量であシ、一般にはソース、ドレイン間の表面反転層
内のキャリア数が基板のキャリア数に等しくなった状態
と定義される。実際の測定では一般にドレイン電流の流
れ始めのゲート電圧をなんらかの手段で測定することが
多く、測定法によシその値も変ってくる。本実施例では
一定のドレイン電流に達するに必要なゲート電圧として
取シ扱っている。まず■１−に関して（１）の偏差式を
用いる。
本量であシ、一般にはソース、ドレイン間の表面反転層
内のキャリア数が基板のキャリア数に等しくなった状態
と定義される。実際の測定では一般にドレイン電流の流
れ始めのゲート電圧をなんらかの手段で測定することが
多く、測定法によシその値も変ってくる。本実施例では
一定のドレイン電流に達するに必要なゲート電圧として
取シ扱っている。まず■１−に関して（１）の偏差式を
用いる。
ただし Ｖ＊ｂｏ：Ｌ、きい値電圧の目標値Ｎ、：シリ
コン基板の不純物密度（測 定値） Ｎａ６ ｍシリコン基板の不純物密度（目標値） ｄ：ゲート酸化膜厚（測定値） ｄｏ ：ゲート酸化膜厚（目標値） ｉｔ：
チャネル長（測定値） ｔｏ ：チャネル長（目標値） Ｗコゲート幅（測定値） Ｗｏ ；ゲート幅（目標値） Ｎｏｗ：ソース、ドレイン不純物打込量Ｃ操作値） ＮＤ口：ソース、ドレイン不純物打込量（標準値） １１〜ａｓ：係数 α）式によれば、Ｎａ 、ｄ、ｔｅ ”を得た後、Ｖｔ
ｂの目標値からの偏差を消滅するようにＮｏｗの操作値
を決める制御式として、（２）式が得られる。
コン基板の不純物密度（測 定値） Ｎａ６ ｍシリコン基板の不純物密度（目標値） ｄ：ゲート酸化膜厚（測定値） ｄｏ ：ゲート酸化膜厚（目標値） ｉｔ：
チャネル長（測定値） ｔｏ ：チャネル長（目標値） Ｗコゲート幅（測定値） Ｗｏ ；ゲート幅（目標値） Ｎｏｗ：ソース、ドレイン不純物打込量Ｃ操作値） ＮＤ口：ソース、ドレイン不純物打込量（標準値） １１〜ａｓ：係数 α）式によれば、Ｎａ 、ｄ、ｔｅ ”を得た後、Ｖｔ
ｂの目標値からの偏差を消滅するようにＮｏｗの操作値
を決める制御式として、（２）式が得られる。
（２）式のもとになる（１）式の根拠を以下に示す。
基板深さ方向の一次元モデルによりｖｌは（３）式％式
％ ただし％ Ｖｒｍ ：フラットバンド電圧φν ；基板
のフェルミポテンシャル Ｑｌ ：チャネルの空乏層中の電荷 ＣＯＸ ：ゲート酸化膜容量 Ｎｃ：チャネルドーピング量 まず Ｎ 、の変化は０）式の第３項のＱｌの変化とし
て、また、ｄとＣｏｘの関係は（４）式で表わされるの
でｄの変化は（３）式の第３，４項の変化としてＶｌに
影響する。
％ ただし％ Ｖｒｍ ：フラットバンド電圧φν ；基板
のフェルミポテンシャル Ｑｌ ：チャネルの空乏層中の電荷 ＣＯＸ ：ゲート酸化膜容量 Ｎｃ：チャネルドーピング量 まず Ｎ 、の変化は０）式の第３項のＱｌの変化とし
て、また、ｄとＣｏｘの関係は（４）式で表わされるの
でｄの変化は（３）式の第３，４項の変化としてＶｌに
影響する。
ただし、１１ ：酸化膜の誘電率
１に＠Ｉ、ては、Ｌの増減によりドレイン電圧がチャネ
ルに及ぼす影響の度合が変わるためＶ６ｈが変化する。
ルに及ぼす影響の度合が変わるためＶ６ｈが変化する。
この現象は通常、短チヤネル効果と呼ばれている。
また、Ｗに関しては印加電圧の条件が等しい場合、Ｗの
増減に応じてドレイン電流も増減するために■−は変化
する。
増減に応じてドレイン電流も増減するために■−は変化
する。
Ｎ１）ｌを変化させると拡散条件が一定でおっても不純
物の濃度勾配が異なるために拡散速度が変化し、拡散層
のプロファイルは変化する。拡散層のプロファイルが変
化すればチャネル長も変化するため、ｔの場合と同様の
理由で■ｔｋは変化する。
物の濃度勾配が異なるために拡散速度が変化し、拡散層
のプロファイルは変化する。拡散層のプロファイルが変
化すればチャネル長も変化するため、ｔの場合と同様の
理由で■ｔｋは変化する。
係数暑１〜ａ１１は次のようにして求める。Ｎ ａ。
ｄ、ｚ、Ｗを目標値近傍で、ＮＤＩを標準値近傍で変化
させて複数個のＦＥＴを作成し、Ｖ＊ｂを測定する。こ
の結果を利用して重回帰分析により係数１１〜ａ５を定
める。
させて複数個のＦＥＴを作成し、Ｖ＊ｂを測定する。こ
の結果を利用して重回帰分析により係数１１〜ａ５を定
める。
本発明の実施例の装置構成を第２図に、ＣＰＵの処理フ
ローを第３図に示す。第３図にはＦＢＴ製造プロセス中
の本実施例に関連するプロセスと、ＣＰＵの処理との順
序関係も合わせて示す。以下、ウェハの加工順に従い、
本実施例の手順を説明する。
ローを第３図に示す。第３図にはＦＢＴ製造プロセス中
の本実施例に関連するプロセスと、ＣＰＵの処理との順
序関係も合わせて示す。以下、ウェハの加工順に従い、
本実施例の手順を説明する。
まず、ＣＰＵに（１）式の係数ａ１〜ｍｓの初期値、プ
ロセスの目標値Ｎａｏ＋ ｄ６ ＊ ｔ−０町、ソース
、ドレインへの不純物打込量ＮＤＩ・を設定する。以後
、所定の枚数のウェハの処理が終了するまで下記処理を
繰シ返す。
ロセスの目標値Ｎａｏ＋ ｄ６ ＊ ｔ−０町、ソース
、ドレインへの不純物打込量ＮＤＩ・を設定する。以後
、所定の枚数のウェハの処理が終了するまで下記処理を
繰シ返す。
基板検査プロセス３０１で抵抗測定、器２０１により基
板のシート抵抗値を測定する。ＣＰＵ２０７はその値を
入力し、基板の不純物密度Ｎ、を算出する。次に第一酸
化プロセス３０２でＦＥＴ間を分離するための酸化膜を
形成し、寸法測定器２０２によりゲート＠Ｗを測定する
。ＣＰＵ２０７はその値を入力する。次に、第二酸化プ
ロセス３０３で酸化膜を基板全面に形成し、膜厚測定器
２０３によりゲート酸化膜厚ｄを測定する。ＣＰＵ２０
７はその値を入力する。次にｐｍの表面反転層を形成し
た後、エツチングプロセス３０４にで、ソース、ドレイ
ン上の酸化膜を除去し、寸法測定器２０４によシ−ト抵
抗値の長さ１ｔ−測定する。
板のシート抵抗値を測定する。ＣＰＵ２０７はその値を
入力し、基板の不純物密度Ｎ、を算出する。次に第一酸
化プロセス３０２でＦＥＴ間を分離するための酸化膜を
形成し、寸法測定器２０２によりゲート＠Ｗを測定する
。ＣＰＵ２０７はその値を入力する。次に、第二酸化プ
ロセス３０３で酸化膜を基板全面に形成し、膜厚測定器
２０３によりゲート酸化膜厚ｄを測定する。ＣＰＵ２０
７はその値を入力する。次にｐｍの表面反転層を形成し
た後、エツチングプロセス３０４にで、ソース、ドレイ
ン上の酸化膜を除去し、寸法測定器２０４によシ−ト抵
抗値の長さ１ｔ−測定する。
ＣＰＵ２０７はその値を入力する。次に、イオン打込プ
ロセス３０５によりソース、ドレインへ不純物を打込む
。この場合、Ｎ８１ ＷＩ ｄｌ ｔはすでに定まって
いるので（２）式によル打込量ＮＤｓを算出し、イオン
打込装置コントローラ２０５に設定す６・２らに拡散″
″り不純”層を引きｍ几−’ｃ 。
ロセス３０５によりソース、ドレインへ不純物を打込む
。この場合、Ｎ８１ ＷＩ ｄｌ ｔはすでに定まって
いるので（２）式によル打込量ＮＤｓを算出し、イオン
打込装置コントローラ２０５に設定す６・２らに拡散″
″り不純”層を引きｍ几−’ｃ 。
拡散層１０３，１０４を形成し、電極１０６゜１０７．
１０８を付加してＰＥＴを作成した後、特性検査プロセ
ス３０６において、■Ｃテスタ２０６にヨ’）ｖ＊ｈを
測定する。ＣＰＵ２０７は■ｔ−を入力して、（１）式
の係数ａｌ〜ａｆｉを修正する。
１０８を付加してＰＥＴを作成した後、特性検査プロセ
ス３０６において、■Ｃテスタ２０６にヨ’）ｖ＊ｈを
測定する。ＣＰＵ２０７は■ｔ−を入力して、（１）式
の係数ａｌ〜ａｆｉを修正する。
α）式の係数ａｌ−’−Ｊｉｇの修正方法の一例を次に
示す。素子は時系列的に１−Ｌ１ｓｔ＋ｘの順序で処理
するものとする。ｉ番目の素子に対する（１）式中の各
変数の測定値をＶ＊ ｂ （ｉ） 、 Ｎ−（ｉ） 。
示す。素子は時系列的に１−Ｌ１ｓｔ＋ｘの順序で処理
するものとする。ｉ番目の素子に対する（１）式中の各
変数の測定値をＶ＊ ｂ （ｉ） 、 Ｎ−（ｉ） 。
ｄ （ｉ） ＝ ｔ（ｓ） ＊ Ｗ（ｓ）、操作値をＮ
ＤＩ（ｉ）、（１）式の係数を８１（ｉ）〜ａｓ （１
）と表わす。１番目までの素子の測定値にもとづいて、
１千１番目の素子に対する係数組（ｉ＋１ ）〜ａｓＣ
４＋１）を決定する方法は次のようになる。まず、ｆ−
４番目からｉ番目までの測定値、操作値１２よシ得られ
る連立方程式（５）を解いてａｌ／〜ａ５／を求める。
ＤＩ（ｉ）、（１）式の係数を８１（ｉ）〜ａｓ （１
）と表わす。１番目までの素子の測定値にもとづいて、
１千１番目の素子に対する係数組（ｉ＋１ ）〜ａｓＣ
４＋１）を決定する方法は次のようになる。まず、ｆ−
４番目からｉ番目までの測定値、操作値１２よシ得られ
る連立方程式（５）を解いてａｌ／〜ａ５／を求める。
＝０
ここで ｋ ＝ ｉ −４、ｉ −３、・・・・・・、
ｉ＠ 、 ／ 〜ａ 、 ／をそのままａｌ（ｉ＋１）
〜ａ、（ｉ＋１）とすると、プロセス内で生ずるノイズ
や測定ノイズの影養が大きく入シ込む可能性がある。従
って、プロセスを安定に制御するためにフィルタリング
技術を利用して町（ｉ＋１）〜１ｓ（ｊ＋１）を決定す
る１例えば（６）式により求める。
ｉ＠ 、 ／ 〜ａ 、 ／をそのままａｌ（ｉ＋１）
〜ａ、（ｉ＋１）とすると、プロセス内で生ずるノイズ
や測定ノイズの影養が大きく入シ込む可能性がある。従
って、プロセスを安定に制御するためにフィルタリング
技術を利用して町（ｉ＋１）〜１ｓ（ｊ＋１）を決定す
る１例えば（６）式により求める。
”ｔ （ｉ＋１）＝ａｊ（ｉ）ｌ−β（”Ｊ’ ”ｔ
（ｉ）） −（６）ｊ＝ｘ、・・・・・・、５ ここでβはプロセスの運転状況によシ０と１の＆曲で最
適値を求める。
（ｉ）） −（６）ｊ＝ｘ、・・・・・・、５ ここでβはプロセスの運転状況によシ０と１の＆曲で最
適値を求める。
以上述べたように、本発明によれば、基板の不純物密度
、ケート形状の変動によって生ずる半導体素子の電気的
特性の変動量を減少させることができ、その結果、素子
の特性の均一性が向上する。
、ケート形状の変動によって生ずる半導体素子の電気的
特性の変動量を減少させることができ、その結果、素子
の特性の均一性が向上する。
なお、ソース、ドレイン拡散層のプロファイル′ｆｒ調
節する方法としては、本実施例に示した不純物導入量を
変化させる方法の他に、不純物の拡散条件、例えは拡散
時間を変化させる方法がある。
節する方法としては、本実施例に示した不純物導入量を
変化させる方法の他に、不純物の拡散条件、例えは拡散
時間を変化させる方法がある。
第１図は本発明に係るＭＯＳ ＬＳ Ｉ中のに″ＥＴの
構造を示す図、第２図は本発明を実現する装置の一実施
例の構成図、第３図は第２図のＣＰＵでの処理の一例の
フロー図である。 ２０１・・・抵抗測定器、２０２・・・寸法淘定器、２
０３・・・膜厚測定器、２０４・・・寸法測定器、２０
５・・・イオン打込装置コントローラ、２０６・・・Ｉ
Ｃテスタ、２０７・・・ＣＰＵ、３０１・・・基板検査
プロセス、３０２・・・第一酸化プロセス、３０３・・
・第二酸化プロセス、３０４・・・エツチングプロセス
、３０５・・・！ｆＪｒ 口 ＹＪ ｚ 目 ￥１３ 口 第１頁の続き ヴ多発 明 者 船橋誠壽 川崎市多摩区王禅寺１０９９番地株 式会社日立製作所システム開発 研究所内
構造を示す図、第２図は本発明を実現する装置の一実施
例の構成図、第３図は第２図のＣＰＵでの処理の一例の
フロー図である。 ２０１・・・抵抗測定器、２０２・・・寸法淘定器、２
０３・・・膜厚測定器、２０４・・・寸法測定器、２０
５・・・イオン打込装置コントローラ、２０６・・・Ｉ
Ｃテスタ、２０７・・・ＣＰＵ、３０１・・・基板検査
プロセス、３０２・・・第一酸化プロセス、３０３・・
・第二酸化プロセス、３０４・・・エツチングプロセス
、３０５・・・！ｆＪｒ 口 ＹＪ ｚ 目 ￥１３ 口 第１頁の続き ヴ多発 明 者 船橋誠壽 川崎市多摩区王禅寺１０９９番地株 式会社日立製作所システム開発 研究所内
Claims (1)
- ゲート構造を有する半導体素子製造プロセスにおいて、
基板不純物密度とゲート形状の目標値からの偏差値を検
出し、その検出値に基づいてプロファイルを調節するこ
とによシ、素子の特性値を目標値通りにすることを特徴
とした拡散層作成プロセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7995282A JPS58197878A (ja) | 1982-05-14 | 1982-05-14 | 拡散層作成プロセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7995282A JPS58197878A (ja) | 1982-05-14 | 1982-05-14 | 拡散層作成プロセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197878A true JPS58197878A (ja) | 1983-11-17 |
Family
ID=13704637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7995282A Pending JPS58197878A (ja) | 1982-05-14 | 1982-05-14 | 拡散層作成プロセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197878A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174331A (ja) * | 1987-01-14 | 1988-07-18 | Toshiba Corp | 半導体製造自動制御システム |
| US6136616A (en) * | 1998-02-11 | 2000-10-24 | Advanced Micro Devices | Method of forming semiconductor devices using gate electrode dimensions and dopant concentration for controlling drive current strength |
| US6518075B2 (en) | 2000-04-18 | 2003-02-11 | Nec Corporation | Method of forming S/D extension regions and pocket regions based on formulated relationship between design and measured values of gate length |
| JP2006108498A (ja) * | 2004-10-07 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 電子デバイスの製造方法 |
| JP2007335677A (ja) * | 2006-06-15 | 2007-12-27 | Furukawa Electric Co Ltd:The | Ｉｉｉ族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 |
-
1982
- 1982-05-14 JP JP7995282A patent/JPS58197878A/ja active Pending
Cited By (7)
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