JPH11214410A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11214410A JPH11214410A JP2386298A JP2386298A JPH11214410A JP H11214410 A JPH11214410 A JP H11214410A JP 2386298 A JP2386298 A JP 2386298A JP 2386298 A JP2386298 A JP 2386298A JP H11214410 A JPH11214410 A JP H11214410A
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- JP
- Japan
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- layer
- sheet resistance
- semiconductor device
- thickness
- electrode
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 Ｐｔ埋込型のショットキー電極を備えた半導
体装置において、活性層のキャリア濃度やシート抵抗等
のばらつきに起因する、しきい値電圧等の特性ばらつき
を小さくする。 【解決手段】 半導体基板１におけるショットキー電極
を形成しようとする部位のシート抵抗を測定した後、そ
のシート抵抗の値に基づいてショットキー電極８最下層
のＰｔ層の膜厚を決定し、その膜厚のＰｔ層、Ｍｏ層、
Ｔｉ層及びＡｕ層を積層し、熱処理を施すことによって
Ｐｔ層を半導体基板１中に拡散させ、ショットキー電極
８を形成する。
体装置において、活性層のキャリア濃度やシート抵抗等
のばらつきに起因する、しきい値電圧等の特性ばらつき
を小さくする。 【解決手段】 半導体基板１におけるショットキー電極
を形成しようとする部位のシート抵抗を測定した後、そ
のシート抵抗の値に基づいてショットキー電極８最下層
のＰｔ層の膜厚を決定し、その膜厚のＰｔ層、Ｍｏ層、
Ｔｉ層及びＡｕ層を積層し、熱処理を施すことによって
Ｐｔ層を半導体基板１中に拡散させ、ショットキー電極
８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。特に、高出力用に用いられる電界効果トランジスタ
に関する。
る。特に、高出力用に用いられる電界効果トランジスタ
に関する。
【０００２】
【従来の技術】従来のＰｔゲートＦＥＴでは、所望の電
流値、しきい値電圧、高い耐圧を得るためには、最下層
に一定膜厚のＰｔ層を有するゲート電極を形成し、その
後熱処理を施すことが一般的であった。
流値、しきい値電圧、高い耐圧を得るためには、最下層
に一定膜厚のＰｔ層を有するゲート電極を形成し、その
後熱処理を施すことが一般的であった。
【０００３】しかし、製造工程で、このようなＦＥＴを
作製するにあたっては、プロセスばらつき、特にイオン
注入工程、活性化アニール工程でのばらつきに起因する
活性層のばらつき（キャリア濃度、シート抵抗等のばら
つき）が大きいという問題があった。すなわち、Ｐｔ層
は熱処理により全て活性層中に拡散するため（Ｐｔ層の
膜厚の約２倍の深さまで拡散する）、Ｐｔ層の膜厚を常
に一定にしていると、活性層のばらつきがデバイス特性
に大きく影響する。その結果、しきい値電圧等の諸特性
の制御が困難であり、しきい値電圧等の特性ばらつきや
歩留りの低下につながる問題となっている。
作製するにあたっては、プロセスばらつき、特にイオン
注入工程、活性化アニール工程でのばらつきに起因する
活性層のばらつき（キャリア濃度、シート抵抗等のばら
つき）が大きいという問題があった。すなわち、Ｐｔ層
は熱処理により全て活性層中に拡散するため（Ｐｔ層の
膜厚の約２倍の深さまで拡散する）、Ｐｔ層の膜厚を常
に一定にしていると、活性層のばらつきがデバイス特性
に大きく影響する。その結果、しきい値電圧等の諸特性
の制御が困難であり、しきい値電圧等の特性ばらつきや
歩留りの低下につながる問題となっている。
【０００４】
【発明が解決しようとする課題】本発明は叙上の従来例
の欠点に鑑みてなされたものであり、その目的とすると
ころは、Ｐｔ埋込型のショットキー電極を備えた半導体
装置において、しきい値電圧等の特性の制御を容易に
し、その特性ばらつきを小さくすることにある。
の欠点に鑑みてなされたものであり、その目的とすると
ころは、Ｐｔ埋込型のショットキー電極を備えた半導体
装置において、しきい値電圧等の特性の制御を容易に
し、その特性ばらつきを小さくすることにある。
【０００５】
【発明の開示】本発明にかかる半導体装置の製造方法
は、半導体基板、特に化合物半導体基板に形成された活
性層の上にＰｔ層を最下層とする電極を形成するに際
し、活性層のシート抵抗又はキャリア濃度に応じて前記
Ｐｔ層の膜厚を設定し、当該電極形成後に熱処理を施し
て前記電極を活性層にショットキー接合させることを特
徴としている。
は、半導体基板、特に化合物半導体基板に形成された活
性層の上にＰｔ層を最下層とする電極を形成するに際
し、活性層のシート抵抗又はキャリア濃度に応じて前記
Ｐｔ層の膜厚を設定し、当該電極形成後に熱処理を施し
て前記電極を活性層にショットキー接合させることを特
徴としている。
【０００６】しきい値電圧等の半導体装置の特性は、活
性層のシート抵抗やキャリア濃度等の活性層のばらつき
や電極最下層のＰｔ層の膜厚（成膜時の膜厚）とによっ
て変動する。従来は、Ｐｔ層の膜厚が一定膜厚となるよ
うにしてショットキー電極を形成していたので、活性層
のシート抵抗やキャリア濃度がばらつくと、たちまち半
導体装置の特性ばらつきとして現われていた。本発明に
あっては、活性層のシート抵抗やキャリア濃度（キャリ
アプロファイル）を計測し、その値に応じてＰｔ層の膜
厚を決めているので、活性層のシート抵抗やキャリア濃
度のばらつきをＰｔ層の膜厚によって補償し、半導体装
置の特性を均一化することができる。従って、本発明に
よれば、半導体装置の特性のばらつきを低減し、均一な
特性の半導体装置を製造することができる。その結果、
半導体装置製造の歩留りも向上する。
性層のシート抵抗やキャリア濃度等の活性層のばらつき
や電極最下層のＰｔ層の膜厚（成膜時の膜厚）とによっ
て変動する。従来は、Ｐｔ層の膜厚が一定膜厚となるよ
うにしてショットキー電極を形成していたので、活性層
のシート抵抗やキャリア濃度がばらつくと、たちまち半
導体装置の特性ばらつきとして現われていた。本発明に
あっては、活性層のシート抵抗やキャリア濃度（キャリ
アプロファイル）を計測し、その値に応じてＰｔ層の膜
厚を決めているので、活性層のシート抵抗やキャリア濃
度のばらつきをＰｔ層の膜厚によって補償し、半導体装
置の特性を均一化することができる。従って、本発明に
よれば、半導体装置の特性のばらつきを低減し、均一な
特性の半導体装置を製造することができる。その結果、
半導体装置製造の歩留りも向上する。
【０００７】また、活性層のシート抵抗又はキャリア濃
度の測定値は、Ｐｔ層の膜厚を決定して電極を形成しよ
うとする半導体装置自身の測定値を用いることが望まし
いが、同一製造ロットの半導体装置であれば、いずれの
半導体装置にも活性層のシート抵抗やキャリア濃度には
相関があると考えられるから、他の半導体装置について
計測された活性層のシート抵抗又はキャリア濃度の測定
値を用いてＰｔ層の膜厚を決めてもよい。このように同
一ロットの数個の半導体装置について活性層のシート抵
抗やキャリア濃度を計測し、それから求めた膜厚のＰｔ
層を当該ロットの各半導体装置に形成するようにすれ
ば、半導体装置の製造効率が向上する。
度の測定値は、Ｐｔ層の膜厚を決定して電極を形成しよ
うとする半導体装置自身の測定値を用いることが望まし
いが、同一製造ロットの半導体装置であれば、いずれの
半導体装置にも活性層のシート抵抗やキャリア濃度には
相関があると考えられるから、他の半導体装置について
計測された活性層のシート抵抗又はキャリア濃度の測定
値を用いてＰｔ層の膜厚を決めてもよい。このように同
一ロットの数個の半導体装置について活性層のシート抵
抗やキャリア濃度を計測し、それから求めた膜厚のＰｔ
層を当該ロットの各半導体装置に形成するようにすれ
ば、半導体装置の製造効率が向上する。
【０００８】
【発明の実施の形態】（実施形態）図１に従って本発明
の一実施形態によるＧａＡｓ−ＭＥＳＦＥＴの製造方法
を説明する。まず、半絶縁性ＧａＡｓ基板１の表面にＭ
ｇイオンを３００ｋｅＶ、４×１０12／ｃｍ2で選択的
に深く注入してｐ型導電層２を形成し、ついで、Ｓｉイ
オンを１２０ｋｅＶ、１×１０13／ｃｍ2で浅く注入し
てｎ型導電層３を形成する。次に、ソース電極形成領域
及びドレイン電極形成領域に選択的にＳｉイオンを３０
０ｋｅＶ、３×１０13／ｃｍ2で深く注入してｎ+導電層
４を形成する。ついで、ＧａＡｓ基板１を８５０℃、１
０分間で活性化処理する［図１（ａ）］。
の一実施形態によるＧａＡｓ−ＭＥＳＦＥＴの製造方法
を説明する。まず、半絶縁性ＧａＡｓ基板１の表面にＭ
ｇイオンを３００ｋｅＶ、４×１０12／ｃｍ2で選択的
に深く注入してｐ型導電層２を形成し、ついで、Ｓｉイ
オンを１２０ｋｅＶ、１×１０13／ｃｍ2で浅く注入し
てｎ型導電層３を形成する。次に、ソース電極形成領域
及びドレイン電極形成領域に選択的にＳｉイオンを３０
０ｋｅＶ、３×１０13／ｃｍ2で深く注入してｎ+導電層
４を形成する。ついで、ＧａＡｓ基板１を８５０℃、１
０分間で活性化処理する［図１（ａ）］。
【０００９】次に、ＡｕＧｅ系からなる金属を用いてｎ
+導電層４の上にソース電極５及びドレイン電極６を形
成し、合金化のための熱処理を行う［図１（ｂ）］。つ
いで、ｎ型導電層３の表面にリセス７を形成する。
+導電層４の上にソース電極５及びドレイン電極６を形
成し、合金化のための熱処理を行う［図１（ｂ）］。つ
いで、ｎ型導電層３の表面にリセス７を形成する。
【００１０】この後、ＭＥＳＦＥＴの活性層として働く
ｎ型導電層３（ＭｇイオンとＳｉイオンの共注入層）の
シート抵抗ＲをＴＬＭ法で測定する［図１（ｃ）］。
ｎ型導電層３（ＭｇイオンとＳｉイオンの共注入層）の
シート抵抗ＲをＴＬＭ法で測定する［図１（ｃ）］。
【００１１】次に、ＧａＡｓ基板１の全面をレジスト膜
で覆い、イメージリバース法を用いてフォトリソグラフ
ィにより、ｎ型導電層３の上にゲート長に等しい開口を
あける。ついで、Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：
１５０（体積比）の液に約１０秒間浸漬し、ｎ型導電層
３の露出面を表面洗浄する。そして、レジスト膜の開口
を通して下層から順次Ｐｔ（膜厚Ｘｎｍ）／Ｍｏ（膜厚
２０ｎｍ）／Ｔｉ（膜厚１００ｎｍ）／Ａｕ（膜厚４０
０ｎｍ）からなる４層構造のゲート電極８を形成する。
ここで最下層に位置するＰｔ層の膜厚Ｘ（ｎｍ）は、オ
ーミック電極形成後に測定したｎ型導電層３のシート抵
抗の値から所望の特性となるように設定する［図１
（ｄ）］。
で覆い、イメージリバース法を用いてフォトリソグラフ
ィにより、ｎ型導電層３の上にゲート長に等しい開口を
あける。ついで、Ｈ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：
１５０（体積比）の液に約１０秒間浸漬し、ｎ型導電層
３の露出面を表面洗浄する。そして、レジスト膜の開口
を通して下層から順次Ｐｔ（膜厚Ｘｎｍ）／Ｍｏ（膜厚
２０ｎｍ）／Ｔｉ（膜厚１００ｎｍ）／Ａｕ（膜厚４０
０ｎｍ）からなる４層構造のゲート電極８を形成する。
ここで最下層に位置するＰｔ層の膜厚Ｘ（ｎｍ）は、オ
ーミック電極形成後に測定したｎ型導電層３のシート抵
抗の値から所望の特性となるように設定する［図１
（ｄ）］。
【００１２】そのためには、ＭＥＳＦＥＴのしきい値電
圧が目標値に等しくなる場合の活性層のシート抵抗Ｒと
Ｐｔ層の膜厚Ｘとの関係を求めておく。例えば、図２に
示すものは、ｎ型導電層３のシート抵抗Ｒが４００〜６
００Ω／□の範囲で変化する場合において、ＭＥＳＦＥ
Ｔのしきい値電圧を−０.８Ｖ（設計目標値）に等しく
するときのＰｔ層の膜厚Ｘ（ｎｍ）を測定した結果（実
測値）を示している。このようなシート抵抗ＲとＰｔ層
の膜厚Ｘとの関係を予め実測してあれば、シート抵抗Ｒ
の計測値からＰｔ層の膜厚Ｘを決めることができる。そ
して、測定したシート抵抗の値ＲからＰｔ層の膜厚Ｘ
（ｎｍ）を決定し、上記ゲート電極形成工程においてＰ
ｔ層の膜厚Ｘがシート抵抗Ｒに基づいて決定した膜厚と
なるように堆積させ、ついで順次Ｍｏ／Ｔｉ／Ａｕを所
定膜厚だけ堆積させてゲート電極８を形成する。
圧が目標値に等しくなる場合の活性層のシート抵抗Ｒと
Ｐｔ層の膜厚Ｘとの関係を求めておく。例えば、図２に
示すものは、ｎ型導電層３のシート抵抗Ｒが４００〜６
００Ω／□の範囲で変化する場合において、ＭＥＳＦＥ
Ｔのしきい値電圧を−０.８Ｖ（設計目標値）に等しく
するときのＰｔ層の膜厚Ｘ（ｎｍ）を測定した結果（実
測値）を示している。このようなシート抵抗ＲとＰｔ層
の膜厚Ｘとの関係を予め実測してあれば、シート抵抗Ｒ
の計測値からＰｔ層の膜厚Ｘを決めることができる。そ
して、測定したシート抵抗の値ＲからＰｔ層の膜厚Ｘ
（ｎｍ）を決定し、上記ゲート電極形成工程においてＰ
ｔ層の膜厚Ｘがシート抵抗Ｒに基づいて決定した膜厚と
なるように堆積させ、ついで順次Ｍｏ／Ｔｉ／Ａｕを所
定膜厚だけ堆積させてゲート電極８を形成する。
【００１３】この後、約３５０℃で１分間の熱処理を行
いゲート電極８の最下層のＰｔをほとんど全てＧａＡｓ
基板１中に拡散させ、ゲート電極８をｎ型導電層３にシ
ョットキー接合させる。
いゲート電極８の最下層のＰｔをほとんど全てＧａＡｓ
基板１中に拡散させ、ゲート電極８をｎ型導電層３にシ
ョットキー接合させる。
【００１４】従来にあっては、Ｐｔ層の膜厚が一定とな
るようにしてショットキー電極を形成していたので、活
性層のシート抵抗やキャリア濃度のばらつきによって半
導体装置の特性がばらついていた。本実施形態にあって
は、活性層のシート抵抗を計測し、その値に応じてＰｔ
層の膜厚を決めているので、活性層のシート抵抗のばら
つきをＰｔ層の膜厚によって補正して半導体装置の特性
を均一化することができる。従って、ゲート電極のＰｔ
膜厚を変えることによって、製造工程内での活性化ばら
つきによる特性ばらつきを低減することができ、特性ば
らつきの低減により歩留りの向上を図ることができる。
るようにしてショットキー電極を形成していたので、活
性層のシート抵抗やキャリア濃度のばらつきによって半
導体装置の特性がばらついていた。本実施形態にあって
は、活性層のシート抵抗を計測し、その値に応じてＰｔ
層の膜厚を決めているので、活性層のシート抵抗のばら
つきをＰｔ層の膜厚によって補正して半導体装置の特性
を均一化することができる。従って、ゲート電極のＰｔ
膜厚を変えることによって、製造工程内での活性化ばら
つきによる特性ばらつきを低減することができ、特性ば
らつきの低減により歩留りの向上を図ることができる。
【００１５】なお、上記の実施形態では、活性層のシー
ト抵抗とＰｔ層の膜厚との関係を示すデータを予め得て
おき、活性層のシート抵抗を計測し、シート抵抗及び実
測データに基づいて最適なＰｔ層の膜厚を決めたが、し
きい値等の特性が設計目標値となる、活性層のキャリア
濃度（キャリアプロファイル）とＰｔ層の膜厚との関係
を実測しておき、活性層のキャリア濃度（キャリアプロ
ファイル）を計測し、活性層のキャリア濃度（キャリア
プロファイル）と実測データに基づいて最適なＰｔ層の
膜厚を決定するようにしてもよい。
ト抵抗とＰｔ層の膜厚との関係を示すデータを予め得て
おき、活性層のシート抵抗を計測し、シート抵抗及び実
測データに基づいて最適なＰｔ層の膜厚を決めたが、し
きい値等の特性が設計目標値となる、活性層のキャリア
濃度（キャリアプロファイル）とＰｔ層の膜厚との関係
を実測しておき、活性層のキャリア濃度（キャリアプロ
ファイル）を計測し、活性層のキャリア濃度（キャリア
プロファイル）と実測データに基づいて最適なＰｔ層の
膜厚を決定するようにしてもよい。
【００１６】また、上記実施形態では、各半導体装置個
々にシート抵抗を計測し、その計測値に基づいて個々の
半導体装置毎にＰｔ層の膜厚を決定している。しかし、
同一製造ロットで製造される各半導体装置にあっては、
活性層のシート抵抗やキャリア濃度のばらつきには相関
があると考えられるから、その製造ロットで製造される
初めの数個の半導体装置について活性層のシート抵抗や
キャリア濃度を計測し、その値（平均値）からＰｔ層の
膜厚を決定し、その後の半導体装置についてはシート抵
抗やキャリア濃度を計測することなく、初めの数個のデ
ータから決定した膜厚となるようにＰｔ層を形成しても
よい。このようにすれば、個々の半導体装置についてシ
ート抵抗やキャリア濃度を計測する必要がなくなるの
で、半導体装置の製造工程を簡略化することができる。
々にシート抵抗を計測し、その計測値に基づいて個々の
半導体装置毎にＰｔ層の膜厚を決定している。しかし、
同一製造ロットで製造される各半導体装置にあっては、
活性層のシート抵抗やキャリア濃度のばらつきには相関
があると考えられるから、その製造ロットで製造される
初めの数個の半導体装置について活性層のシート抵抗や
キャリア濃度を計測し、その値（平均値）からＰｔ層の
膜厚を決定し、その後の半導体装置についてはシート抵
抗やキャリア濃度を計測することなく、初めの数個のデ
ータから決定した膜厚となるようにＰｔ層を形成しても
よい。このようにすれば、個々の半導体装置についてシ
ート抵抗やキャリア濃度を計測する必要がなくなるの
で、半導体装置の製造工程を簡略化することができる。
【００１７】（実施例と従来例の比較）従来例及び実施
例それぞれ３回の製造ロットにおいて、しきい値電圧の
標準値（設計目標値）が−０.８ＶのＭＥＳＦＥＴを製
造した。ここで、従来例にあってはＰｔ層の膜厚を一定
（１６.０ｎｍ）とし、実施例にあっては、図２の実測
データと活性層のシート抵抗に基づいてＰｔ層の膜厚を
決定し、その膜厚のＰｔ層を最下層とするゲート電極を
ｎ型導電層の上に形成した。こうして製造した従来例の
ＭＥＳＦＥＴと実施例のＭＥＳＦＥＴのしきい値電圧及
び飽和電流を各製造ロット毎に測定した。従来例の各製
造ロット毎のシート抵抗、Ｐｔ層の膜厚、しきい値電
圧、飽和電流を表１に示す。
例それぞれ３回の製造ロットにおいて、しきい値電圧の
標準値（設計目標値）が−０.８ＶのＭＥＳＦＥＴを製
造した。ここで、従来例にあってはＰｔ層の膜厚を一定
（１６.０ｎｍ）とし、実施例にあっては、図２の実測
データと活性層のシート抵抗に基づいてＰｔ層の膜厚を
決定し、その膜厚のＰｔ層を最下層とするゲート電極を
ｎ型導電層の上に形成した。こうして製造した従来例の
ＭＥＳＦＥＴと実施例のＭＥＳＦＥＴのしきい値電圧及
び飽和電流を各製造ロット毎に測定した。従来例の各製
造ロット毎のシート抵抗、Ｐｔ層の膜厚、しきい値電
圧、飽和電流を表１に示す。
【００１８】
【表１】
【００１９】また、実施例の各製造ロット毎のシート抵
抗、Ｐｔ層の膜厚、しきい値電圧、飽和電流を表２に示
す。
抗、Ｐｔ層の膜厚、しきい値電圧、飽和電流を表２に示
す。
【００２０】
【表２】
【００２１】表１及び表２から分かるように、ロット間
でのシート抵抗のばらつきは従来例よりも実施例の方が
大きいが、しきい値電圧のばらつきも飽和電流のばらつ
きも実施例の方が小さくなっており、本発明によれば半
導体装置の特性ばらつきを小さくできることが分かる。
でのシート抵抗のばらつきは従来例よりも実施例の方が
大きいが、しきい値電圧のばらつきも飽和電流のばらつ
きも実施例の方が小さくなっており、本発明によれば半
導体装置の特性ばらつきを小さくできることが分かる。
【図１】（ａ）（ｂ）（ｃ）（ｄ）は本発明の一実施形
態によるＧａＡｓ−ＭＥＳＦＥＴの製造工程を示す断面
図である。
態によるＧａＡｓ−ＭＥＳＦＥＴの製造工程を示す断面
図である。
【図２】ＭＥＳＦＥＴのしきい値電圧を一定値（−０.
８Ｖ）に保つときの、活性層のシート抵抗とＰｔ層の膜
厚との関係を示す図である。
８Ｖ）に保つときの、活性層のシート抵抗とＰｔ層の膜
厚との関係を示す図である。
１ ＧａＡｓ基板 ３ ｎ型導電層 ８ ゲート電極
Claims (4)
- 【請求項１】 半導体基板に形成された活性層の上にＰ
ｔ層を最下層とするショットキー電極を設けた半導体装
置において、 前記Ｐｔ層の膜厚が前記活性層のシート抵抗又はキャリ
ア濃度に応じた厚みとなっていることを特徴とする半導
体装置。 - 【請求項２】 前記半導体基板は、化合物半導体基板で
あることを特徴とする、請求項１に記載の半導体装置。 - 【請求項３】 半導体基板に形成された活性層の上にＰ
ｔ層を最下層とする電極を形成するに際し、活性層のシ
ート抵抗又はキャリア濃度に応じて前記Ｐｔ層の膜厚を
設定し、当該電極形成後に熱処理を施して前記電極を活
性層にショットキー接合させることを特徴とする半導体
装置の製造方法。 - 【請求項４】 半導体基板に形成された活性層の上にＰ
ｔ層を最下層とする電極を形成するに際し、同一製造ロ
ットにおける他の半導体基板の活性層のシート抵抗又は
キャリア濃度に基づいて前記Ｐｔ層の膜厚を設定し、当
該電極形成後に熱処理を施して前記電極を活性層にショ
ットキー接合させることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2386298A JPH11214410A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2386298A JPH11214410A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214410A true JPH11214410A (ja) | 1999-08-06 |
Family
ID=12122261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2386298A Pending JPH11214410A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214410A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335677A (ja) * | 2006-06-15 | 2007-12-27 | Furukawa Electric Co Ltd:The | Ｉｉｉ族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 |
| JP2016225632A (ja) * | 2015-06-02 | 2016-12-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | 複数の半導体ウェハ上に複数の半導体デバイスを形成する方法 |
-
1998
- 1998-01-20 JP JP2386298A patent/JPH11214410A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335677A (ja) * | 2006-06-15 | 2007-12-27 | Furukawa Electric Co Ltd:The | Ｉｉｉ族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 |
| JP2016225632A (ja) * | 2015-06-02 | 2016-12-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | 複数の半導体ウェハ上に複数の半導体デバイスを形成する方法 |
| US9859396B2 (en) | 2015-06-02 | 2018-01-02 | Infineon Technologies Ag | Methods for forming a plurality of semiconductor devices on a plurality of semiconductor wafers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040706 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040914 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050125 |