JPH0346224A - Ｍｅｓｆｅｔ製造方法 - Google Patents
Ｍｅｓｆｅｔ製造方法Info
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- JPH0346224A JPH0346224A JP2174614A JP17461490A JPH0346224A JP H0346224 A JPH0346224 A JP H0346224A JP 2174614 A JP2174614 A JP 2174614A JP 17461490 A JP17461490 A JP 17461490A JP H0346224 A JPH0346224 A JP H0346224A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/26—Bombardment with radiation
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〉
本発明は、一般的にガリウムひ素ＭＥＳＦＥ下に関し、
ざらに詳しくは、低電流レベルで改善された性能を有す
る低雑音・高利得ＭＥＳＦＥＴの製造方法に関する。
ざらに詳しくは、低電流レベルで改善された性能を有す
る低雑音・高利得ＭＥＳＦＥＴの製造方法に関する。
（従来技術および解決すべき課題）
ガリウムひ素業界では、ＭＥＳＦＥＴの製造に１〜５ｘ
１０７ｏｈｍ−ｃｍの範囲の抵抗率を有する半絶縁基板
を使用する傾向にある。１４０〜２００ＫｅＶのイオン
注入エネルギで、窒化シリコン（約７００オングストロ
ーム）を用いて、チャネル領域を形成するドーパントの
イオン注入が一般に行われている。このイオン注入エネ
ルギと基板抵抗率の絹み合わせにより、約１０ｍＡのデ
バイス電流（業界ではこのレベルを基準となるＭＥＳＦ
ＥＴデバイスの電流レベルとして従来使用してきた）で
良好な雑音指数および対応利得が得られた。しかし、こ
れらのデバイスを非常に低い電流レベル（０，５ｍＡ）
で動作させた場合、雑音指数が増加し、利得が低下した
。この傾向は、イオン注入を用いて製造したＭＥＳＦＥ
Ｔまたはエピタキシャル構造を用いて製造したＭＥＳＦ
ＥＴに見られた。
１０７ｏｈｍ−ｃｍの範囲の抵抗率を有する半絶縁基板
を使用する傾向にある。１４０〜２００ＫｅＶのイオン
注入エネルギで、窒化シリコン（約７００オングストロ
ーム）を用いて、チャネル領域を形成するドーパントの
イオン注入が一般に行われている。このイオン注入エネ
ルギと基板抵抗率の絹み合わせにより、約１０ｍＡのデ
バイス電流（業界ではこのレベルを基準となるＭＥＳＦ
ＥＴデバイスの電流レベルとして従来使用してきた）で
良好な雑音指数および対応利得が得られた。しかし、こ
れらのデバイスを非常に低い電流レベル（０，５ｍＡ）
で動作させた場合、雑音指数が増加し、利得が低下した
。この傾向は、イオン注入を用いて製造したＭＥＳＦＥ
Ｔまたはエピタキシャル構造を用いて製造したＭＥＳＦ
ＥＴに見られた。
過去において、高電流ＭＥＳＦＥＴ、一般的にはエピタ
キシャル成長ＭＥＳＦＥＴは、低電流レベルにバイアス
がダウンされていた。しかし、このようにバイアスをダ
ウンさせると、デバイスの雑音指数と利得は好ましくな
い値となり、また好ましくない変動が生じ、増幅器の性
能を予測不可能にした。一般的に用いられるもう一つの
方法は、システムの利得および雑音仕様を満たす多段増
幅器を設計することである。しかし、この解決方法では
、電流引き込みが大きくなり、従って、高電源を必要と
するため、この方法も好ましくない。
キシャル成長ＭＥＳＦＥＴは、低電流レベルにバイアス
がダウンされていた。しかし、このようにバイアスをダ
ウンさせると、デバイスの雑音指数と利得は好ましくな
い値となり、また好ましくない変動が生じ、増幅器の性
能を予測不可能にした。一般的に用いられるもう一つの
方法は、システムの利得および雑音仕様を満たす多段増
幅器を設計することである。しかし、この解決方法では
、電流引き込みが大きくなり、従って、高電源を必要と
するため、この方法も好ましくない。
相互コンダクタンスを増加し、固定ソース抵抗および固
定ゲート抵抗に対しゲート・ソース間容量を減少するこ
とは、ガリウムひ素ＭＥＳＦＥ下の対応列１ｑを改善し
雑音指数を低下するためには不可欠であることが一般に
知られている。ゲート・ソース間容量の低下および相互
コンダクタンスの向上は、デバイスのゲート長を短くし
チャネル領域のドーピング濃度を変えることより、また
はなだらかな不純物濃度分布であるグレーデッド・チャ
ネル・ドーピング・プロファイル（ｇｒａｄｅｄｃｈａ
ｎｎｅｌ ｄｏｐｉｎｑ ｐｒｏｆｉｌｅ）を施すこと
により得られた。これらの方法は、１０ｍＡ以上の高電
流で動作するデバイスには十分であった。しかし、これ
らのデバイスを非常に低い電流で動作させる場合、動作
領域における相互コンダクタンス−ゲート容量比がきわ
めて低いため、雑音指数および利得は依然量は入れられ
ないものである。ヘテロ構造のエピタキシャル材料上に
ＦＥＴをつくることにより若干の改善が得られるが、こ
れも低電流動作には十分ではなく、イオン注入ＭＥＳＦ
ＥＴを製造するよりもはるかに高価である。
定ゲート抵抗に対しゲート・ソース間容量を減少するこ
とは、ガリウムひ素ＭＥＳＦＥ下の対応列１ｑを改善し
雑音指数を低下するためには不可欠であることが一般に
知られている。ゲート・ソース間容量の低下および相互
コンダクタンスの向上は、デバイスのゲート長を短くし
チャネル領域のドーピング濃度を変えることより、また
はなだらかな不純物濃度分布であるグレーデッド・チャ
ネル・ドーピング・プロファイル（ｇｒａｄｅｄｃｈａ
ｎｎｅｌ ｄｏｐｉｎｑ ｐｒｏｆｉｌｅ）を施すこと
により得られた。これらの方法は、１０ｍＡ以上の高電
流で動作するデバイスには十分であった。しかし、これ
らのデバイスを非常に低い電流で動作させる場合、動作
領域における相互コンダクタンス−ゲート容量比がきわ
めて低いため、雑音指数および利得は依然量は入れられ
ないものである。ヘテロ構造のエピタキシャル材料上に
ＦＥＴをつくることにより若干の改善が得られるが、こ
れも低電流動作には十分ではなく、イオン注入ＭＥＳＦ
ＥＴを製造するよりもはるかに高価である。
このことから、低電流において低雑音および高利得を有
するＭＥＳＦＥＴを提供することは有利であることが理
解される。
するＭＥＳＦＥＴを提供することは有利であることが理
解される。
したがって、本発明の目的の１つは、低電流動作用の低
雑音・高利得ＭＥＳＦＥＴを提供することである。
雑音・高利得ＭＥＳＦＥＴを提供することである。
本発明の他の目的は、より高価なヘテロ構造のエピタキ
シャル材料を使用せずに、低価格でかつ大量に製造でき
る低電流動作用の改善されたＭＥＳＦＥＴを提供するこ
とである。
シャル材料を使用せずに、低価格でかつ大量に製造でき
る低電流動作用の改善されたＭＥＳＦＥＴを提供するこ
とである。
本発明のざらに他の目的は、低電流における改善された
雑音指数を有するイオン注入型ＭＥＳＦＥＴを提供する
ことである。
雑音指数を有するイオン注入型ＭＥＳＦＥＴを提供する
ことである。
本発明の他の目的は、低電流において相互コンダクタン
ス−ゲート容量比の高い改善されたＭＥＳＦＥＴを提供
することである。
ス−ゲート容量比の高い改善されたＭＥＳＦＥＴを提供
することである。
（発明の概要〉
本発明にしたがって、上述およびその他の目的および利
点が、高抵抗率基板上にＭＥＳＦＥＴが形成され、かつ
急峻な不純物プロファイルを有するチャネル領域を形成
するための所定の注入条件を用いることにより達成され
る。ドーパント・プロファイルを改善することにより、
低電流動作における相互コンダクタンス−ゲート容量比
が高くなり、このため雑音指数および利得が改善される
。注入欠陥を減少させるまたは除去する急速熱アニーリ
ング（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）等
の手法を用いることにより、さらに改善することも可能
である。
点が、高抵抗率基板上にＭＥＳＦＥＴが形成され、かつ
急峻な不純物プロファイルを有するチャネル領域を形成
するための所定の注入条件を用いることにより達成され
る。ドーパント・プロファイルを改善することにより、
低電流動作における相互コンダクタンス−ゲート容量比
が高くなり、このため雑音指数および利得が改善される
。注入欠陥を減少させるまたは除去する急速熱アニーリ
ング（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）等
の手法を用いることにより、さらに改善することも可能
である。
（実施例）
第１図は、本発明にしたがって製造されたＭＥＳＦＥＴ
の拡大断面図を示す。製造を開始するにあたり、半絶縁
ガリウムひ素基板”１０＠８９．ける。
の拡大断面図を示す。製造を開始するにあたり、半絶縁
ガリウムひ素基板”１０＠８９．ける。
本発明は、約５ｘ１０７ｏｈｍ−ｃｍ以上の高抵抗率を
有する半絶縁基板を使用する。本発明に関する限り、高
抵抗率基板と低抵抗率基板の境界は、約５ｘ１０７ｏｈ
ｍ−ｃｍと定義する。高抵抗率基板は、クロよラムおよ
び（または〉炭素等のドーパントでガリウムひ素をドー
ピングすることにより成長させることができる。好適な
実施例においては、半絶縁基板１０の抵抗率は、約１０
８０１０８０ｈの範囲にある。次に、基板１０の上部表
面に絶縁層を形成する。本発明において、絶縁層は、基
板１０の表面上に約５００〜１０００オングストローム
の膜厚でスパッタリングされた窒化シリコン層１１であ
る。しかし、その他の適切な堆積方法を用いてもよい。
有する半絶縁基板を使用する。本発明に関する限り、高
抵抗率基板と低抵抗率基板の境界は、約５ｘ１０７ｏｈ
ｍ−ｃｍと定義する。高抵抗率基板は、クロよラムおよ
び（または〉炭素等のドーパントでガリウムひ素をドー
ピングすることにより成長させることができる。好適な
実施例においては、半絶縁基板１０の抵抗率は、約１０
８０１０８０ｈの範囲にある。次に、基板１０の上部表
面に絶縁層を形成する。本発明において、絶縁層は、基
板１０の表面上に約５００〜１０００オングストローム
の膜厚でスパッタリングされた窒化シリコン層１１であ
る。しかし、その他の適切な堆積方法を用いてもよい。
窒化シリコン層１１はイオン注入のキャップ（ｃａｐ）
、換言すればマスクとして使用されるが、窒化シリコ
ン１１層を使用せずにイオン注入することもできる。さ
らに、二酸化シリコンまたは酸窒化物等のその他の材料
を窒化シリコン層１１の代わりに使用することができる
。次に、シリコンまたはその他適切なＮ型ドーパントを
窒化シリコン層１１を介して基板１０に注入し、シャー
プなドーパント・プロファイルを有するチャネル領域１
２を形成する。例えば、約７５０オングストロームの膜
厚を有する窒化シリコン層１１を用いた場合、イオン注
入エネルギが１００〜１４０ＫｅＶの範囲で約６×１０
１０１２ａｔＯ／Ｃｍ２のシリコン・ドース量（ｄｏｓ
ｅ）を使用するのが好ましい。窒化シリコン層１１の膜
厚が異なる場合あるいは窒化シリコン層１１を使用しな
い場合、または異なるシリコン・ドース量を使用する場
合、それに応じてイオン注入エネルギを変化させなけれ
ばならないことがよく知られている。所望のピンチオフ
電圧を有するＭＥＳＦＥＴを得るためには、等価イオン
注入変数であるエネルギとドース量を用いなければなら
ない。一部の用途には、−２，０−ＯＶの範囲のピンチ
オフ電圧が望ましい。イオン注入エネルギおよびドース
量は、層１１の膜厚または成分によって異なる。高抵抗
率基板１０における受容体（ａｃｃｅｐｔｏｒ ）の不
純物濃度が高く、かつイオン注入条件が適切であると、
チャネル領域１２の不純物の濃度分布（ドーパント・プ
ロファイル：ｄｏＤａｎｔ ｐｒｏｆｉｌｅ）が急峻に
なり、その結果、低電流における相互コンダクタンス−
ゲート容量比が高くなり、したがって、低雑音および高
利得を有するＭＥＳＦＥＴが得られる。また、本発明に
したがって製造されたＭＥＳＦＥＴは、高電流において
も良好な性能を示す。イオン注入条件をざらに調整し、
かつ基板１０の抵抗率を増加させチャネル領域１２のド
ーパント・プロファイルを改善または急峻にすることに
より、雑音指数をざらに低下させかつ対応利得を向上さ
せることが可能である。チャネル領域１２のプロファイ
ルをさらに改善するため、マグネシウムまたはその他適
切なＰ型ドーパントを基板１０に注入してもよい。
、換言すればマスクとして使用されるが、窒化シリコ
ン１１層を使用せずにイオン注入することもできる。さ
らに、二酸化シリコンまたは酸窒化物等のその他の材料
を窒化シリコン層１１の代わりに使用することができる
。次に、シリコンまたはその他適切なＮ型ドーパントを
窒化シリコン層１１を介して基板１０に注入し、シャー
プなドーパント・プロファイルを有するチャネル領域１
２を形成する。例えば、約７５０オングストロームの膜
厚を有する窒化シリコン層１１を用いた場合、イオン注
入エネルギが１００〜１４０ＫｅＶの範囲で約６×１０
１０１２ａｔＯ／Ｃｍ２のシリコン・ドース量（ｄｏｓ
ｅ）を使用するのが好ましい。窒化シリコン層１１の膜
厚が異なる場合あるいは窒化シリコン層１１を使用しな
い場合、または異なるシリコン・ドース量を使用する場
合、それに応じてイオン注入エネルギを変化させなけれ
ばならないことがよく知られている。所望のピンチオフ
電圧を有するＭＥＳＦＥＴを得るためには、等価イオン
注入変数であるエネルギとドース量を用いなければなら
ない。一部の用途には、−２，０−ＯＶの範囲のピンチ
オフ電圧が望ましい。イオン注入エネルギおよびドース
量は、層１１の膜厚または成分によって異なる。高抵抗
率基板１０における受容体（ａｃｃｅｐｔｏｒ ）の不
純物濃度が高く、かつイオン注入条件が適切であると、
チャネル領域１２の不純物の濃度分布（ドーパント・プ
ロファイル：ｄｏＤａｎｔ ｐｒｏｆｉｌｅ）が急峻に
なり、その結果、低電流における相互コンダクタンス−
ゲート容量比が高くなり、したがって、低雑音および高
利得を有するＭＥＳＦＥＴが得られる。また、本発明に
したがって製造されたＭＥＳＦＥＴは、高電流において
も良好な性能を示す。イオン注入条件をざらに調整し、
かつ基板１０の抵抗率を増加させチャネル領域１２のド
ーパント・プロファイルを改善または急峻にすることに
より、雑音指数をざらに低下させかつ対応利得を向上さ
せることが可能である。チャネル領域１２のプロファイ
ルをさらに改善するため、マグネシウムまたはその他適
切なＰ型ドーパントを基板１０に注入してもよい。
第２図は、プロセスをざらに進めたＭＥＳＦＥＴデバイ
スの拡大断面図である。チャネル領域１２のイオン注入
後、窒化シリコン層１１にピンホールがないことを保証
するため、窒化シリコン＠１１にざらに窒化シリコンを
スパッタリングする。また、窒化シリコン層１１の全膜
厚に等しい膜厚の窒化シリコン層（図示されていない）
を基板１０の底部表面にスパッタリングｌノ、ガリウム
ひ素基板１０の分解を防ぎ、窒化シリコン層１１の応力
のバランスをとる。次に、基板１０をアニーリングし、
チャネル領域１２のイオン注入ドーパントを活性化させ
、欠陥をアニーリングによって除去する。適切なアニー
リングのプロセスは８５０°Ｃの温度で約２０分間行わ
れる。急速熱アニーリングのプロセスを使用して、より
良好なアニーリングを行うことができ、その結果、低雑
音指数化および高利得化が図れる。その他適切なアニー
リング・プロセスを使用してもよく、一部には窒化シリ
コン層１１の必要性を省いているプロセスもある。基板
１０の裏面に堆積させた窒化シリコン層とともに、窒化
シリコン層１１を除去する。周知のａ準プロセスを使用
して、オーム性のソース電極１４、ドレイン電極１５お
よびショットキィ・ゲート電極１６をそれぞれ形成する
。
スの拡大断面図である。チャネル領域１２のイオン注入
後、窒化シリコン層１１にピンホールがないことを保証
するため、窒化シリコン＠１１にざらに窒化シリコンを
スパッタリングする。また、窒化シリコン層１１の全膜
厚に等しい膜厚の窒化シリコン層（図示されていない）
を基板１０の底部表面にスパッタリングｌノ、ガリウム
ひ素基板１０の分解を防ぎ、窒化シリコン層１１の応力
のバランスをとる。次に、基板１０をアニーリングし、
チャネル領域１２のイオン注入ドーパントを活性化させ
、欠陥をアニーリングによって除去する。適切なアニー
リングのプロセスは８５０°Ｃの温度で約２０分間行わ
れる。急速熱アニーリングのプロセスを使用して、より
良好なアニーリングを行うことができ、その結果、低雑
音指数化および高利得化が図れる。その他適切なアニー
リング・プロセスを使用してもよく、一部には窒化シリ
コン層１１の必要性を省いているプロセスもある。基板
１０の裏面に堆積させた窒化シリコン層とともに、窒化
シリコン層１１を除去する。周知のａ準プロセスを使用
して、オーム性のソース電極１４、ドレイン電極１５お
よびショットキィ・ゲート電極１６をそれぞれ形成する
。
第３図は、チャネル領域１２のドーパントの注入エネル
ギとドース量の２種類の組み合わせに関する基板抵抗率
とＭＥＳＦＥＴの雑音指数の関係を示すグラフである。
ギとドース量の２種類の組み合わせに関する基板抵抗率
とＭＥＳＦＥＴの雑音指数の関係を示すグラフである。
基板抵抗率（○ｈｍ−ｃｍ）を横軸、および雑音指数（
ｄＢ）を縦軸に示す。曲線２０は、本発明にしたがって
、イオン注入エネルギ的１１０ＫｅＶ、シリコン・ドー
ス２ 量的６ｘ１０ ａｉｏｍｓ／Ｃｍ２ｃｌ”ｊＪ：び膜
厚カ約７５０オングストロームの窒化シリコン層１１を
用いて製造したＭＥＳＦＥＴの雑音指数を示す。
ｄＢ）を縦軸に示す。曲線２０は、本発明にしたがって
、イオン注入エネルギ的１１０ＫｅＶ、シリコン・ドー
ス２ 量的６ｘ１０ ａｉｏｍｓ／Ｃｍ２ｃｌ”ｊＪ：び膜
厚カ約７５０オングストロームの窒化シリコン層１１を
用いて製造したＭＥＳＦＥＴの雑音指数を示す。
曲線２１は、イオン注入エネルギ的１７０ＫｅＶ。
シリコン・ドース量的２．３ｘ１０１２ａｔｏｍｓ／Ｃ
ｍ２および膜厚が約７５０オングストロームの窒化シリ
コン層１１を用いて製造したＭＥＳＦＥＴの雑音指数を
示す。曲線２０および曲線２１によって表される注入条
件を、以後それぞれ注入条件１および２と称する。
ｍ２および膜厚が約７５０オングストロームの窒化シリ
コン層１１を用いて製造したＭＥＳＦＥＴの雑音指数を
示す。曲線２０および曲線２１によって表される注入条
件を、以後それぞれ注入条件１および２と称する。
第４図は、チャネル領域１２のドーパントのイオン注入
ドース量とエネルギの２種類の組み合わせに関する基板
抵抗率とＭＥＳＦＥＴの対応利得の関係を示すグラフで
ある。基板抵抗率（ｏｈｍ−ｃｍ）を横軸、および対応
利得（ｄＢ＞を縦軸に示す。曲線２３は、注入条件１を
用いて製造したＭＥＳＦＥＴの対応利得であり、曲線２
４は、注入条件２を用いて製造したＭＥＳＦＥＴの対応
利得である。第３図および第４図に示すすべてのデータ
は、Ｖｄ６が３ｖ、■ｄｓが０．５ｍ、１よび周波数が
１Ｇ日２で得られたものである。条件１を用いた場合、
基板抵抗率の増加にともない雑音指数が低下しく曲線２
０）、対応利得が増加する（曲線２３）ことに注意され
たい。しかし、条件２を用いた場合、基板抵抗率の増加
にともない、対応利得が増す口しく曲線２４〉、雑音指
数も増加する（曲線２１）。また、条件１の方が条件２
に比較して高対応利得が得られる。第３図に示していな
いが、注入条件１をさらに調整し、基板抵抗率を高くす
ることにより、低雑音指数化および高利得化が図られる
。本発明の実施例の一例であるイオン注入条件１により
、改善された急峻なドーパント・プロファイルが得られ
る。イオン注入条件１を用いて製造したＭＥＳＦＥＴの
ピンチオフ電圧にほぼ等しいピンチオフ電圧を得るため
、イオン注入条件２の諸条件を選んだ。イオン注入条件
２では、改善された急峻なドーパント・プロファイルは
得られない。
ドース量とエネルギの２種類の組み合わせに関する基板
抵抗率とＭＥＳＦＥＴの対応利得の関係を示すグラフで
ある。基板抵抗率（ｏｈｍ−ｃｍ）を横軸、および対応
利得（ｄＢ＞を縦軸に示す。曲線２３は、注入条件１を
用いて製造したＭＥＳＦＥＴの対応利得であり、曲線２
４は、注入条件２を用いて製造したＭＥＳＦＥＴの対応
利得である。第３図および第４図に示すすべてのデータ
は、Ｖｄ６が３ｖ、■ｄｓが０．５ｍ、１よび周波数が
１Ｇ日２で得られたものである。条件１を用いた場合、
基板抵抗率の増加にともない雑音指数が低下しく曲線２
０）、対応利得が増加する（曲線２３）ことに注意され
たい。しかし、条件２を用いた場合、基板抵抗率の増加
にともない、対応利得が増す口しく曲線２４〉、雑音指
数も増加する（曲線２１）。また、条件１の方が条件２
に比較して高対応利得が得られる。第３図に示していな
いが、注入条件１をさらに調整し、基板抵抗率を高くす
ることにより、低雑音指数化および高利得化が図られる
。本発明の実施例の一例であるイオン注入条件１により
、改善された急峻なドーパント・プロファイルが得られ
る。イオン注入条件１を用いて製造したＭＥＳＦＥＴの
ピンチオフ電圧にほぼ等しいピンチオフ電圧を得るため
、イオン注入条件２の諸条件を選んだ。イオン注入条件
２では、改善された急峻なドーパント・プロファイルは
得られない。
（発明の効果）
このことから、低電流において低雑音および高利得を有
するＭＥＳＦＥＴが提供されたことが理解される。本発
明のＭＥＳＦＥＴは、より高価なヘテロ構造のエピタキ
シャル材料を使用せずに製造することができる。本発明
のイオン注入Ｍ巳５ＦＥＴは、良好な再現性および均一
性で、低価格および大量に製造することができる。
するＭＥＳＦＥＴが提供されたことが理解される。本発
明のＭＥＳＦＥＴは、より高価なヘテロ構造のエピタキ
シャル材料を使用せずに製造することができる。本発明
のイオン注入Ｍ巳５ＦＥＴは、良好な再現性および均一
性で、低価格および大量に製造することができる。
第１図および第２図は、異なる製造段階におけるＭＥＳ
ＦＥＴの一部の拡大断面図を示す。 第３図は、ＭＥＳＦＥＴのチャネル領域を形成するのに
用いる２種類のイオン注入条件に対する基板抵抗率と雑
音指数との関係を示すグラフである。 第４図は、ＭＥＳＦＥＴのチャネル領域の形成に用いる
２種類のイオン注入条件に対する基板抵抗率と対応利得
との関係を示すグラフである。 ０ １ ２ ４ ５ ６ 半絶縁ガリウムひ素基板 窒化シリコン層 チャネル領域 オーム性ソース電極 ドレイン電極 ショットキィ・ゲート電極
ＦＥＴの一部の拡大断面図を示す。 第３図は、ＭＥＳＦＥＴのチャネル領域を形成するのに
用いる２種類のイオン注入条件に対する基板抵抗率と雑
音指数との関係を示すグラフである。 第４図は、ＭＥＳＦＥＴのチャネル領域の形成に用いる
２種類のイオン注入条件に対する基板抵抗率と対応利得
との関係を示すグラフである。 ０ １ ２ ４ ５ ６ 半絶縁ガリウムひ素基板 窒化シリコン層 チャネル領域 オーム性ソース電極 ドレイン電極 ショットキィ・ゲート電極
Claims (14)
- （１）高抵抗率を有する半絶縁ガリウムひ素基板を設け
る段階；および 所定ドース量のＮ型ドーパントを所定のイオン注入エネ
ルギで基板にイオン注入し、急峻な不純物プロファイル
を有するチャネル領域を形成する段階； によって構成されることを特徴とする低電流レベルで改
善された性能を有する低雑音・高利得ＭＥＳＦＥＴの製
造方法。 - （２）基板が約５×１０＾７ｏｈｍ−ｃｍを超える抵抗
率を有することを特徴とする請求項１記載の方法。 - （３）基板が炭素でドーピングされることを特徴とする
請求項２記載の方法。 - （４）基板がクロミウムでドーピングされることを特徴
とする請求項２記載の方法。 - （５）基板がクロミウムと炭素でドーピングされること
を特徴とする請求項２記載の方法。 - （６）Ｎ型ドーパントの所定イオン注入エネルギおよび
ドース量により約−２．０〜０Ｖのピンチオフ電圧を有
するＭＥＳＦＥＴを設けることを特徴とする請求項１記
載の方法。 - （７）イオン注入エネルギが約１１０〜１４０ＫｅＶで
あり、Ｎ型ドーパントがシリコンであり、かつドース量
が約６×１０＾１＾２ａｔｏｍｓ／ｃｍ＾２であること
を特徴とする請求項１記載の方法。 - （８）Ｐ型ドーパントがドーパント・プロファイルを改
善するために基板に注入されることを特徴とする請求項
１記載の方法。 - （９）チャネル領域にイオン注入を行う段階の前に基板
上にイオン注入キャップを形成する段階によつてさらに
構成されることを特徴とする請求項１記載の方法。 - （１０）イオン注入キャップが窒化シリコン、二酸化シ
リコンまたは酸窒化物からなることを特徴とする請求項
９記載の方法。 - （１１）イオン注入後に基板をアニーリングしてドーパ
ントを活性化し、かつ欠陥を除去する段階によつてさら
に構成されることを特徴とする請求項１記載の方法。 - （１２）アニーリングが約８５０℃で約３０分間行われ
ることを特徴とする請求項１１記載の方法。 - （１３）アニーリングが急速熱アニーリングであること
を特徴とする請求項１１記載の方法。 - （１４）イオンを注入したチャネル領域にソース、ゲー
トおよびドレインの接点を形成する段階によってさらに
構成されることを特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37517689A | 1989-07-03 | 1989-07-03 | |
| US375,176 | 1989-07-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346224A true JPH0346224A (ja) | 1991-02-27 |
Family
ID=23479806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2174614A Pending JPH0346224A (ja) | 1989-07-03 | 1990-07-03 | Ｍｅｓｆｅｔ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0407130A1 (ja) |
| JP (1) | JPH0346224A (ja) |
| KR (1) | KR910003826A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049248B2 (en) | 2003-12-26 | 2006-05-23 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
| US8451148B2 (en) | 2010-07-12 | 2013-05-28 | Sony Corporation | Encoding apparatus, encoding method, decoding apparatus, decoding method, and program |
| US9722565B2 (en) | 2013-02-11 | 2017-08-01 | Epcos Ag | Filter component |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766695A (en) * | 1996-11-27 | 1998-06-16 | Hughes Electronics Corporation | Method for reducing surface layer defects in semiconductor materials having a volatile species |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3005733A1 (de) * | 1980-02-15 | 1981-08-20 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung einer halbleiteranordnung und nach diesem verfahren hergestellte halbleiteranordnung |
| US4391651A (en) * | 1981-10-15 | 1983-07-05 | The United States Of America As Represented By The Secretary Of The Navy | Method of forming a hyperabrupt interface in a GaAs substrate |
| DE3381683D1 (de) * | 1982-11-29 | 1990-07-26 | Fujitsu Ltd | Feldeffekttransistor und verfahren zu seiner herstellung. |
-
1990
- 1990-06-28 KR KR1019900009621A patent/KR910003826A/ko not_active Application Discontinuation
- 1990-07-02 EP EP90307227A patent/EP0407130A1/en not_active Withdrawn
- 1990-07-03 JP JP2174614A patent/JPH0346224A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049248B2 (en) | 2003-12-26 | 2006-05-23 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
| US8451148B2 (en) | 2010-07-12 | 2013-05-28 | Sony Corporation | Encoding apparatus, encoding method, decoding apparatus, decoding method, and program |
| US9722565B2 (en) | 2013-02-11 | 2017-08-01 | Epcos Ag | Filter component |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003826A (ko) | 1991-02-28 |
| EP0407130A1 (en) | 1991-01-09 |
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