WO2007135917A1 - 欠陥分布パターンの照合方法および装置 - Google Patents

欠陥分布パターンの照合方法および装置 Download PDF

Info

Publication number
WO2007135917A1
WO2007135917A1 PCT/JP2007/060047 JP2007060047W WO2007135917A1 WO 2007135917 A1 WO2007135917 A1 WO 2007135917A1 JP 2007060047 W JP2007060047 W JP 2007060047W WO 2007135917 A1 WO2007135917 A1 WO 2007135917A1
Authority
WO
WIPO (PCT)
Prior art keywords
pattern
processed
processing
matching
processing system
Prior art date
Application number
PCT/JP2007/060047
Other languages
English (en)
French (fr)
Inventor
Yoshiyuki Hanada
Original Assignee
Tokyo Electron Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Limited filed Critical Tokyo Electron Limited
Priority to US12/301,467 priority Critical patent/US8131057B2/en
Priority to CN2007800154031A priority patent/CN101432866B/zh
Priority to KR1020087028045A priority patent/KR101187516B1/ko
Publication of WO2007135917A1 publication Critical patent/WO2007135917A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G06T7/001—Industrial image inspection using an image reference approach
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/30—Subject of image; Context of image processing
    • G06T2207/30108—Industrial image inspection
    • G06T2207/30148—Semiconductor; IC; Wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins

Definitions

  • the present invention relates to a distribution pattern of defects generated on the surface of an object to be processed such as a semiconductor wafer (hereinafter referred to as "pattern").
  • the present invention relates to a method and an apparatus for matching a “defect distribution pattern” with a reference pattern indicating a characteristic shape such as a specific part of a processing system that contacts or approaches an object to be processed.
  • various processing devices are arranged in a processing system that constitutes a manufacturing line, and a film forming process, an oxidative diffusion process, and an etching process are performed on a semiconductor wafer.
  • various processes such as a modification process and an annealing process are repeatedly performed to manufacture a desired semiconductor device such as an IC (for example, JP-A-10-223732, JP-A-2001-338969, JP 2005-236094 A).
  • the worker visually compares the defect distribution pattern obtained by the measurement as described above with the characteristic shape of the specific part of the processing system, and specifies the cause.
  • the characteristic shapes of various parts of the processing system based on the design drawings and the memory of the operator, for example, the arrangement shape of the gas injection holes in the shower head of each processing container, and the defect distribution pattern on the wafer surface are compared. To do. Then, by identifying the parts such as the shower head that best match the two, the cause of the defect is identified.
  • probe inspection is performed after completion of a product such as an integrated circuit, etc., and the inspection map and the defect map at that time are compared with the apparatus causing the failure. Can also be specified.
  • the cause of the defect is identified by inspection. For this reason, many wafers processed during the operation are affected by the same cause of defects, and there is a risk that a large amount of defects and waste will occur. Disclosure of the invention
  • the present invention has been devised to pay attention to the above problems and to effectively solve them.
  • the object of the present invention is to determine the degree of coincidence between a specific shape of a specific part of a processing system that contacts or approaches the object to be processed and a defect distribution pattern generated on the surface of the object to be processed. It is an object of the present invention to provide a defect distribution pattern matching method and apparatus that can be quickly and quantitatively determined.
  • the present invention provides, from a first aspect, a method for collating a distribution pattern of defects generated on a surface of an object to be processed processed by a processing system.
  • the method when the degree of coincidence obtained is a certain reference value or more and less than Z, a specific part of the processing system corresponding to the reference pattern may be a cause of the occurrence of a defect. It is preferable that the method further includes a step of determining that high Z is low.
  • the processing system includes a plurality of processing devices, and each processing device includes a processing container that accommodates an object to be processed, and a shower head having a plurality of gas injection holes that supply gas into the processing container.
  • each processing device includes a processing container that accommodates an object to be processed, and a shower head having a plurality of gas injection holes that supply gas into the processing container.
  • the characteristic arrangement pattern of the gas injection hole in each processing apparatus can be used as the reference pattern.
  • Each processing apparatus also includes a processing container for storing the object to be processed, a mounting table for the processing object provided in the processing container, and a vertical movement with respect to the mounting table.
  • a characteristic arrangement pattern of the lift pins in each processing apparatus can be used as the reference pattern.
  • the processing system includes a plurality of transfer arms that transfer the object to be processed, and each transfer arm has a plurality of pads that support the back surface of the object to be processed, the characteristic of the pad in each transfer arm An arrangement pattern can be used as the reference pattern.
  • the present invention provides defects generated on the surface of the object to be processed that are processed by the processing system using a plurality of cassette containers having a support shelf that supports the back surface of the object to be processed. How to match the distribution pattern of
  • a defect distribution pattern matching method characterized by comprising: [0013]
  • the present invention provides, from a second viewpoint, an apparatus for collating a distribution pattern of defects generated on the surface of a workpiece to be processed by a processing system.
  • a reference pattern storage unit that stores in advance a reference pattern indicating a characteristic shape of a specific part that is in contact with and close to the object to be processed in the processing system;
  • a defect inspection unit for inspecting an object processed by the processing system to obtain a distribution pattern of defects generated on the surface
  • a pattern matching unit that matches the distribution pattern of the defect obtained by the defect inspection unit with the reference pattern stored in the storage unit;
  • a matching result processing unit for obtaining a degree of matching between both patterns
  • the collation result processing unit may further cause a specific part of the processing system corresponding to the reference pattern to cause a defect when the degree of coincidence is greater than or less than a certain reference value. It is preferable to be configured to determine that there is a high / low possibility.
  • the defect distribution pattern matching method and apparatus According to the defect distribution pattern matching method and apparatus according to the present invention, the following excellent operational effects can be exhibited.
  • the degree of coincidence between both patterns can be quickly and quantitatively determined. Therefore, the degree of coincidence can be obtained with high accuracy without depending on the experience and knowledge of the worker.
  • matching with the defect distribution pattern to obtain the degree of coincidence enables effective prioritization of maintenance for solving the cause of the defect occurrence.
  • FIG. 1 is a schematic diagram showing an example of a processing system which is a target of a defect distribution pattern matching method according to the present invention
  • FIG. 2 is a schematic sectional view showing one of the processing apparatuses provided in the processing system of FIG. 1;
  • FIG. 3 is a bottom view showing arrangement patterns (A) to (D) of gas injection holes of a shower head in the processing apparatus of FIG. 2;
  • FIG. 4 is a plan view showing an arrangement pattern of lift pins in the processing apparatus of FIG. 2;
  • FIG. 5 is a plan view showing a transfer arm provided in the processing system of FIG. 1;
  • FIG. 6 is a block diagram showing an embodiment of a defect distribution pattern matching device according to the present invention.
  • FIG. 7 is a plan view showing an example of a defect distribution pattern obtained by a defect inspection unit of the apparatus of FIG. 6;
  • FIG. 8 is a flowchart showing a defect distribution pattern matching method executed by the apparatus shown in FIG. 6;
  • FIG. 9 is a diagram showing an example of the matching degree and possibility determination result for each reference pattern.
  • the processing system 2 includes a processing unit 4 having four processing devices, and a transfer unit 6 for loading and unloading the wafer W with respect to the processing unit 4.
  • the processing unit 4 is configured to perform various processes such as a film forming process, a diffusion process, and an etching process on a semiconductor wafer (substrate) W as an object to be processed by each processing apparatus.
  • the processing unit 4 includes a common transfer chamber 8 that can be evacuated and four processing apparatuses.
  • Each processing apparatus has processing containers 12A to 12D connected to the transfer chamber 8 through gate valves 10A to 10D, respectively.
  • Each container 12A to 12D is subjected to the same or different type of processing on the wafer W.
  • mounting tables 14A to 14D for mounting the wafer W are provided in each of the containers 12A to 12D.
  • the common transfer chamber 8 is provided with a first transfer mechanism 16 that can be bent and stretched so that the wafer W can be transferred between the containers 12A to 12D and between the load lock chambers described later. It has become.
  • the first transport mechanism 16 has two transport arms 16A and 16B.
  • Four pads 17A and 17B for supporting the back surface of the wafer W are provided on the upper surfaces of the transfer arms 16A and 16B, respectively.
  • Each pad 17A, 17B directly contacts the back side of the wafer W on it. It is structured to touch and support.
  • the transfer unit 6 includes a cassette stage 18 on which a cassette container is placed, and a transfer stage 22 having a second transfer mechanism 20 that transfers a wafer W.
  • the cassette stage 18 is provided with a container mounting table 24 on which four cassette containers 26A to 26D can be mounted.
  • 25 support shelves 28 that support the outer periphery of the bottom surface of the wafer W are provided at equal intervals in the vertical direction.
  • the transport stage 22 is provided with a guide rail 30 that extends in the longitudinal direction X.
  • the second transport mechanism 20 is supported on the guide rail 30 so as to be slidable.
  • a moving mechanism for moving the second transport mechanism 20 along the guide rail 30 for example, a ball screw (not shown) is juxtaposed with the guide rail 30.
  • the second transfer mechanism 20 has two transfer arms 20A and 20B. On the upper surface of each transfer arm 20A and 20B, four pads 21A and 21B for supporting the rear surface of the wafer W are provided. It has been. Each pad 21A, 21B is configured to support the back surface of the wafer W by directly contacting the pad 21A, 21B.
  • an orienter 36 as a wafer W positioning mechanism is provided at one end of the transfer stage 22.
  • Two load lock chambers 38 A and 38 B that are evacuated to connect the common transfer chamber 8 are provided on the side surface of the transfer stage 22 opposite to the cassette stage 18.
  • substrate mounting tables 40A and 40B on which the wafer W is mounted are provided in each of the load lock chambers 38A and 38B.
  • Gate valves 42A, 42B and 44A, 44B are provided between the load lock chambers 38A, 38B and the common transfer chamber 8 and the transfer stage 22, respectively.
  • the orienter 36 has a turntable 46 and is rotated with the wafer W mounted thereon.
  • An optical sensor 48 for detecting the peripheral edge of the wafer W is provided on the outer periphery of the turntable 46, and this fluctuation is detected by irradiating the edge of the wafer with light and formed on the wafer W. It has become possible to recognize notches and notches that have been.
  • each processing apparatus each processing container 12A to 12D and the inside thereof
  • each processing container 12A is removed except for the gas injection hole arrangement pattern in the shower head described later.
  • ⁇ 12D and its basic configuration are set in the same way. Therefore, in FIG. 2, one processing container 12A is shown as a representative example.
  • the gate valves 10A to 10D are provided on the side walls of the processing containers 12A to 12D.
  • Heaters 50A to 50D such as resistance opening heaters are mounted on the mounting tables 14A to 14D provided in the processing containers 12A to 12D.
  • a plurality of pin through holes 52A to 52D are formed in the mounting tables 14A to 14D, respectively.
  • lifter pin mechanisms 54A to 54D are respectively provided corresponding to the mounting tables 14A to 14D.
  • Each lifter pin mechanism 54A to 54D has lift pins 56A to 56D corresponding to the pin insertion holes 52A to 52D of the mounting table, respectively.
  • the bases of the lift pins 56A to 56D are connected to arc-shaped pin holding plates 58A to 58D, for example, as shown in FIG.
  • each pin holding plate 58A-58D is connected with the raising / lowering rod 60 (refer FIG. 2) provided by penetrating the bottom part of each processing container 12A-: 12D.
  • the lift pins 56A to 56D are configured to be lifted and lowered with respect to the loading platforms 14A to 14D and to support the back surface of the wafer W when lifted.
  • a bellows 62 that allows the ascending / descending of the ascending / descending rod 60 while maintaining airtightness inside the container is interposed in the penetrating portion of the ascending / descending rod 60.
  • Exhaust ports 64 are provided at the bottoms of the processing containers 12A to 12D.
  • Each processing apparatus includes an exhaust system (not shown) that exhausts the atmosphere in the containers 12A to 12D through the exhaust port 64.
  • shower heads 66A to 66D having a plurality of gas injection holes 68A to 68D for supplying gas into the containers are provided above the processing containers 12A to 12D.
  • gas injection holes 68A to 68D are formed on the bottom surfaces that face and face the mounting tables 14A to 14D.
  • the arrangement patterns of the gas injection holes 68A to 68D on the bottom surfaces of the shower heads 66A to 66D form different characteristic arrangement patterns. For this reason, each shower head can be specified by the arrangement pattern of the gas injection holes 68A to 68D.
  • the arrangement patterns of the gas injection holes 68A to 68D in the shower heads 66A to 66D are set as shown in FIGS. 3 (A) to (D), respectively.
  • the arrangement patterns shown in FIGS. 3 (A) and 3 (B) are both grid-like, but the pitch P1 between the injection holes 68A shown in FIG. 3 (A) is the injection hole shown in FIG. 3 (B). Smaller than pitch P2 between 68B Is set.
  • the arrangement pattern of the injection holes 68C shown in Figs. 3 (C) and (D) is a double cam, but the pitch P4 between the injection holes 68D shown in Fig. 3 (D) is shown in Fig. 3 (C). It is set smaller than the pitch P3 between the injection holes 68C shown.
  • the arrangement patterns of the lift pins 56A to 56D in the processing containers 12A to 12D also form different characteristic arrangement patterns.
  • the lift pins 56A to 56D have an arrangement pattern in which the pitch P5 between the lift pins is slightly different from each other (the pitch P5 between the lift pins 56A is representatively shown in FIG. 4).
  • each transfer arm 16A, 16B, 20A, 20B has an arrangement pattern in which the pitch P6 between the pads is slightly different from each other (the pitch P6 between the pads 17A in FIG. 5). As a representative).
  • a defect distribution pattern matching device 70 shown in FIG. 6 includes a defect inspection unit 72, a reference pattern storage unit 74, a pattern matching unit 76, a matching result processing unit 78, and an output unit 80.
  • the inspection unit 72 inspects the wafer W processed by the processing system 2 and obtains a distribution pattern of defects generated on the surface thereof.
  • the storage unit 74 stores in advance a reference pattern indicating a characteristic shape such as a specific part that contacts or is close to the wafer W in the processing system 2.
  • the collation unit 76 collates the defect distribution pattern obtained by the inspection unit 72 with the reference pattern stored in the storage unit 74.
  • the matching result processing unit 78 obtains the matching degree of both patterns based on the matching in the matching unit 76.
  • the output unit 80 outputs data such as the obtained degree of coincidence.
  • the storage unit 74, the collation unit 76, and the collation result processing unit 78 can be configured by a computer 82 that processes these functions in software.
  • the computer 82 may be any type of computer such as a computer that controls the entire processing system 2, a dedicated computer, or a general-purpose computer.
  • the defect detection unit 72 is a device that obtains this defect distribution pattern by detecting and mapping defects generated on the surface of the wafer W, and can use a known defect measuring machine.
  • the reference patterns stored in advance in the storage unit 74 are:
  • the pattern of the characteristic shape of the support shelf 28 of each cassette container 26A-26D can be used.
  • the storage unit 74 can be partially deleted, supplemented, changed, etc. in accordance with replacement of parts in the processing system 2, repair, increase / decrease of the processing equipment, or change of the cassette container. It has become.
  • the matching result processing unit 78 obtains a matching degree between the two patterns for each reference pattern based on the comparison between each reference pattern and the defect distribution pattern in the matching unit 76.
  • the matching result processing unit 78 uses a known image recognition software or pattern matching software to quantitatively determine the degree of matching, for example, in units of percentage.
  • the matching result processing unit 78 determines that a specific part of the processing system corresponding to the reference pattern (or a support shelf of a specific cassette container) is the cause of the occurrence of the defect. Judge that the possibility is high / low.
  • the match criterion value is set to 50%, if the match is 50% or more, it is determined that the defect is likely to be the cause (NG), and is not 50% If it is full, it is determined that “the possibility of the occurrence of the defect is low ( ⁇ K)”.
  • the judgment criterion value for the degree of coincidence can be variably set by an operator.
  • the output unit 80 outputs the data including the degree of coincidence obtained by the collation result processing unit 78 and the determination result, for example, through a display 80 and a printer 80. Based on this output data, the operator makes a decision regarding the maintenance of the relevant parts.
  • FIGS. 1 and 2 Prior to this explanation, the processing system 2 shown in FIGS. 1 and 2 is used. Each process for the semiconductor wafer w will be described. Here, in order to facilitate understanding of the invention, it is assumed that various processing is sequentially performed on the wafer in each of the processing containers 12A to 12D.
  • a reciprocating transfer line between the cassette stage 18 on which the cassette containers 26A to 26D are placed and the processing containers 12A to 12D is a production line.
  • an unprocessed semiconductor wafer W is taken out from a predetermined cassette container of the cassette stage 18, for example, the cassette container 26C, by one of the transfer arms of the second transfer mechanism 20, for example, the transfer arm 20B.
  • the wafer W is transferred to an orienter 36 provided at one end of the transfer stage 22 and positioned.
  • the positioned wafer W is held again by one of the transfer arms of the second transfer mechanism 20 and is carried into one of the two load lock chambers 40A and 40B.
  • the wafer W in the load lock chamber is shifted by one of the two transfer arms 16A and 16B of the first transfer mechanism 16 in the same way. It is carried into the processing container, for example, the processing container 12A.
  • the wafer W is supported on the lift pins 56A by moving the lift pins 56A in the processing container 12A up and down, and then placed on the mounting table 14A.
  • the inside of the processing vessel 12A is airtight, the inside of the processing vessel 12A is maintained at a predetermined process pressure and process temperature while jetting a predetermined processing gas from each gas injection hole 68A of the shower head 66A. Thereby, a predetermined process such as a film forming process is performed on the wafer W, for example.
  • the wafers W are sequentially transported to the other processing containers 12B to 12D using the first transport mechanism 16, and each processing capacity is processed each time.
  • a path opposite to the above-described transport path is provided (however, it is not necessary to pass the orienter 36), and the original cassette container 26C has been processed. Wafer W is accommodated. In the same manner, all planned wafers W are processed.
  • the processed wafer W is inspected to determine whether or not there is a defect exceeding the allowable amount on the surface. If there is a defect exceeding the allowable amount, the source of the defect is generated. I have to identify the cause and perform maintenance work. for that reason,
  • the defect distribution pattern matching method according to the present invention is implemented using the matching device 70 shown in FIG.
  • FIG. 7 is a diagram showing an example of the obtained defect distribution pattern, which is a pattern in which defects (indicated by dots) are scattered.
  • the defect distribution pattern obtained by the inspection unit 72 is transferred as data to the pattern matching unit 76.
  • the collation unit 76 collates the transferred defect distribution pattern with each reference pattern previously stored in the storage unit 74 (S2 in FIG. 8). This matching is performed by matching the coordinates of both patterns.
  • the matching result processing unit 78 obtains the matching degree of both patterns for each reference pattern based on the matching in the matching unit 76 (S3 in FIG. 8). For example, as shown in FIG. 9, the degree of coincidence is obtained in percentage units. When 100%, the two patterns are completely matched, and when 0%, the two patterns are completely mismatched. It shows that there is.
  • the matching result processing unit 78 performs matching degree determination for each reference pattern based on a preset matching degree determination reference value (S4 in FIG. 8). Specifically, if the criterion value for the degree of coincidence is set to 50%, as shown in Fig. 9, if the degree of coincidence is 50% or more, “there is a possibility that the defect is caused (NG If it is less than 50%, it is determined that the possibility of the occurrence of the defect is low (OK).
  • the output unit 80 outputs the degree of coincidence and the determination result obtained by the collation result processing unit 78, for example, in a format as shown in FIG.
  • the form of this output is arbitrary. For example, it is possible to display an image on the display 80A or print it on paper with the printer 80B and output it.
  • the matching degree (%) and the possibility determination display (“NG" or " ⁇ K”) are displayed, and each reference pattern is distributed in the descending order of the matching degree. Is output.
  • the arrangement pattern of the gas injection holes 68 ⁇ of the shower head 66 ⁇ is 90%, and the next highest is the arrangement pattern of the gas injection holes 68 ⁇ of the shower head 66 ⁇ of 60%.
  • the arrangement pattern of the gas injection holes 68C of the shower head 66C is 30%
  • the arrangement pattern of the gas injection holes 68D of the shower head 66D is 20%, etc., and gradually decreases.
  • the defect distribution pattern force shown in FIG. 7 is a pattern that is very close to the arrangement pattern of the gas injection holes 68B in the shower head 66B shown in FIG. It has become. Accordingly, it is determined that there is a high possibility (NG) that the gas injection hole 68B is a cause of the occurrence of a defect (for example, a generation source of particles). Therefore, the operator refers to the results shown in Fig. 9 and conducts maintenance such as cleaning, repair, replacement, etc., preferentially in order from the highest degree of agreement, or only for parts with a possibility determination of "NG". Can do work.
  • the lifter pins, transfer arm pads, and cassette container support shelves may cause defects in the corresponding parts of the wafer surface due to the influence of particles generated when contacting the edge of the wafer backside. . Therefore, it is possible to identify the cause of the occurrence of defects in these parts and the like based on the defect distribution pattern on the wafer surface.
  • the reference pattern indicating the characteristic shape recorded (stored) in advance and the defect distribution pattern obtained by the inspection are collated by the pattern collation unit 76 of the computer 82, whereby both patterns are obtained.
  • the degree of coincidence can be obtained quickly and quantitatively. Therefore, not only can the degree of coincidence be determined with high accuracy without being affected by the experience and knowledge of the operator, but also the specific part of the processing system and the cassette container that cause the occurrence in a short time can be accurately identified. Can be specified.
  • the degree of coincidence is obtained by collating with the defect distribution pattern, and the output unit 80 distributes them in the descending order of the degree of coincidence and outputs them to solve the cause of the defect occurrence. Can be effectively prioritized for maintenance.
  • each processing apparatus may be configured to perform different processes such as a film forming process, an etching process, an oxidation diffusion process, a modification process, and an annealing process.
  • it may be a processing apparatus that does not have a shower head.
  • a processing apparatus that does not have a shower head.
  • a part or article that may cause a defect is used as a reference pattern of the present invention, such as an arrangement pattern indicating the characteristic shape thereof. be able to.
  • one processing system 2 shown in FIG. 1 is a verification target
  • the verification target is not limited to this.
  • a production line for a pre-process or a post-process different from the processing system 2 can be targeted.
  • the defect distribution pattern data may be classified into defect categories such as “attachment of foreign matter” and “short circuit pattern”, for example, and the defect pattern and the reference pattern may be collated for each category. .
  • the category of “attachment of foreign matter” may be further subdivided into subcategories such as “adhesion of organic particles”.
  • the present invention is not limited thereto, and the present invention can also be applied to a glass substrate, an LCD substrate, a ceramic substrate, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Quality & Reliability (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Theoretical Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

　本発明に係る照合装置は、欠陥検査部（７２）、基準パターン記憶部（７４）、パターン照合部（７６）、照合結果処理部（７８）、および出力部（８０）を備える。検査部（７２）は、処理システムで処理された半導体ウエハ等の被処理体を検査して、その表面に生じた欠陥の分布パターンを得る。記憶部（７４）は、処理システムにおいて被処理体と接触ないし接近する特定部分の特徴的形状を示す基準パターンを予め記憶する。照合部（７６）は、検査部（７２）で得た欠陥の分布パターンと、記憶部（７４）に記憶された基準パターンとを照合する。照合結果処理部（７８）は、照合部（７６）での照合に基づいて、両パターンの一致度を求める。出力部（８０）は、求められた一致度を、ディスプレイ（８０Ａ）等を通じて出力する。

Description

明 細 書
欠陥分布パターンの照合方法および装置
技術分野
[0001] 本発明は、半導体ウェハ等の被処理体の表面に生じた欠陥の分布パターン (以下
「欠陥分布パターン」とも称す）を、被処理体と接触ないし接近する処理システムの特 定部分等の特徴的形状を示す基準パターンと照合する方法および装置に関する。 背景技術
[0002] 一般に、 IC等の半導体装置を製造するためには、製造ラインを構成する処理シス テムに各種の処理装置を配置し、半導体ウェハに対して、成膜処理、酸化拡散処理 、エッチング処理、改質処理、ァニール処理等の各種の処理を繰り返し行って所望 する IC等の半導体装置を製造するようになっている（例えば、特開平 10— 223732 号公報、特開 2001— 338969号公報、特開 2005— 236094号公報）。
[0003] ところで、半導体装置の製品の歩留まり低下の大きな原因の 1つにパーティクル等 の異物の付着を含む欠陥の存在がある。このため、ウェハ上における許容量以上の 欠陥の存在を早期に見つけて歩留まりの低下を最小限に抑制する必要がある。そこ で、上記したような製造ラインの途中において、ウェハ表面上に存在する欠陥の有無 およびその分布状態を適宜に測定することが行われている。そして、測定の作業者 は、許容量以上の欠陥をウェハ上に検出した場合には、欠陥発生の原因となってい る処理システム中の特定部分 (原因箇所)を特定し、欠陥発生防止対策を講じなけれ ばならない。
[0004] この場合、作業者は、上述のように測定により得られた欠陥の分布パターンと、処理 システムの特定部分の特徴的形状とを目視で照合し、原因箇所を特定する。具体的 には、設計図や作業者の記憶に基づく処理システムの各種部品の特徴的形状、例 えば各処理容器のシャワーヘッドにおけるガス噴射孔の配置形状と、ウェハ表面の 欠陥分布パターンとを比較する。そして、両者が最も一致するシャワーヘッド等の部 品を見つけることによって、欠陥発生の原因箇所を特定する。
[0005] また、近年の半導体ウェハ上の欠陥を検査する装置の発達は目覚ましレ、ものがあ る。このため、ウェハ上に付着したパーティクル等の異物のみならず、ウェハ上のスク ラッチ、配線パターンのショートや断線等を含めた欠陥を認識し、これを高速でモニ タリングすることが可能になってきた。
[0006] ところで、欠陥発生の原因箇所を特定する場合、作業者は処理システムの特定部 分の特徴的形状と、ウェハの欠陥分布パターンとを目視によって照合するようにして いる。このため、作業者の部品に関する知識や経験によって照合判断の精度が左右 されてしまう。また、特徴的形状と欠陥分布パターンとの一致度を定量的に把握する ことが困難である。
[0007] また、欠陥分布パターンと複数の基準パターンとを目視により照合しなければなら ないため、欠陥発生の原因箇所を特定するまでに、長時間を要してしまう。
この場合、上記特開 2005— 236094号公報に示すように、集積回路等の製品完 成後にプローブ検查を行って、その時の検查マップと欠陥マップをと比較して不良原 因の装置等を特定することもできる。この技術にあっては、製品完成後に検査による 不良原因の特定作業を行っている。このため、その作業を行う間に処理される多くの ウェハに同様の不良原因が影響し、多量の欠陥および無駄が生ずる恐れがある。 発明の開示
[0008] 本発明は、以上のような問題点に着目し、これを有効に解決すべく創案されたもの である。
本発明の目的は、被処理体と接触ないし接近する処理システムの特定部分等の特 徴的形状と、被処理体の表面に生じた欠陥分布パターンとの照合に基づいて、両者 の一致度を迅速に且つ定量的に求めることが可能な欠陥分布パターンの照合方法 および装置を提供することにある。
[0009] この目的を達成するために、本発明は第一の観点から、処理システムで処理される 被処理体の表面に生じた欠陥の分布パターンを照合する方法において、
前記処理システムにおレ、て被処理体と接触なレ、し接近する特定部分の特徴的形 状を示す基準パターンを予め記録しておく工程と、
前記処理システムで処理された被処理体を検査して、その表面に生じた欠陥の分 布パターンを得る工程と、 前記基準パターンと前記欠陥の分布パターンとを照合する工程と、 前記照合に基づレ、て、両パターンの一致度を求める工程と、
を備えたことを特徴とする照合方法を提供する。
[ooio] この照合方法は、前記求められた一致度がある基準値以上 Z未満の場合には、当 該基準パターンに対応する前記処理システムの特定部分が欠陥発生の原因箇所で ある可能性が高い Z低いと判定する工程を更に備えていることが好ましい。
[0011] 前記処理システムが複数の処理装置を備え、各処理装置が、被処理体を収容する 処理容器と、この処理容器内へガスを供給する複数のガス噴射孔を有したシャワー ヘッドとを有する場合には、各処理装置における前記ガス噴射孔の特徴的配置バタ ーンを、前記基準パターンとして用いることができる。
また各処理装置が、被処理体を収容する処理容器と、この処理容器内に設けられ た被処理体の載置台と、この載置台に対して昇降し、上昇時に被処理体の裏面を支 持する複数のリフトピンとを有する場合には、各処理装置における前記リフトピンの特 徴的配置パターンを、前記基準パターンとして用いることができる。
また、前記処理システムが、被処理体を搬送する複数の搬送アームを備え、各搬送 アームが被処理体の裏面を支持する複数のパッドを有する場合には、各搬送アーム における前記パッドの特徴的配置パターンを、前記基準パターンとして用いることが できる。
[0012] また、本発明は第一の観点から、被処理体の裏面を支持する支持棚を有した複数 のカセット容器を利用して処理システムで処理される被処理体の表面に生じた欠陥 の分布パターンを照合する方法にぉレ、て、
各カセット容器における支持棚の特徴的形状を示す基準パターンを予め記録して おく工程と、
前記処理システムで処理された被処理体を検査して、その表面に生じた欠陥の分 布パターンを得る工程と、
前記基準パターンと前記欠陥の分布パターンとを照合する工程と、
前記照合に基づレ、て、両パターンの一致度を求める工程と、
を備えたことを特徴とする欠陥分布パターンの照合方法を提供する。 [0013] 一方、本発明は第二の観点から、処理システムで処理される被処理体の表面に生 じた欠陥の分布パターンを照合する装置において、
前記処理システムにおレ、て被処理体と接触なレ、し接近する特定部分の特徴的形 状を示す基準パターンを予め記憶する基準パターン記憶部と、
前記処理システムで処理された被処理体を検査して、その表面に生じた欠陥の分 布パターンを得る欠陥検查部と、
前記欠陥検査部で得た前記欠陥の分布パターンと、前記記憶部に記憶された前 記基準パターンとを照合するパターン照合部と、
前記パターン照合部での照合に基づいて、両パターンの一致度を求める照合結果 処理部と、
を備えたことを特徴とする照合装置を提供する。
[0014] この照合装置において、前記照合結果処理部は更に、前記一致度がある基準値 以上/未満の場合には、当該基準パターンに対応する前記処理システムの特定部 分が欠陥発生の原因箇所である可能性が高い/低いと判定するように構成されてい ることが好ましい。
[0015] 本発明に係る欠陥分布パターンの照合方法および装置によれば、次のような優れ た作用効果を発揮することができる。予め記録 (記憶)した特徴的形状を示す基準パ ターンと、検査により得られた欠陥分布パターンとを照合することにより、両パターン の一致度を迅速に且つ定量的に求めることができる。従って、作業者の経験や知識 に左右されることなぐ高精度で一致度を求めることができる。また、短時間で欠陥発 生の原因箇所となる処理システムの特定部分やカセット容器を的確に特定することが できる。なお、複数の基準パターンについて、それぞれ欠陥分布パターンとの照合を 行って一致度を求めることにより、欠陥発生原因の解決のためのメンテナンスの優先 順位付けを有効に行うことができる。
図面の簡単な説明
[0016] [図 1]本発明に係る欠陥分布パターンの照合方法の対象となる処理システムの一例 を示す模式図；
[図 2]図 1の処理システム中に設けられる処理装置の一つを示す概略断面図； [図 3]図 2の処理装置におけるシャワーヘッドのガス噴射孔の配置パターン（A)〜（D )を示す底面図；
[図 4]図 2の処理装置におけるリフトピンの配置パターンを示す平面図；
[図 5]図 1の処理システム中に設けられる搬送アームを示す平面図；
[図 6]本発明に係る欠陥分布パターンの照合装置の実施形態を示すブロック図；
[図 7]図 6の装置の欠陥検査部で得られた欠陥分布パターンの一例を示す平面図；
[図 8]図 6の装置で実行される欠陥分布パターンの照合方法を示すフローチャート；
[図 9]基準パターン毎の一致度と可能性判定の結果の一例を示す図である。
発明を実施するための最良の形態
[0017] 以下に、本発明に係る欠陥分布パターンの照合方法および装置の一実施形態を 添付図面に基づレ、て詳述する。
まず、図 1を参照して製造ラインの一例となるクラスタツール型の処理システムにつ いて説明する。尚、図 1中においては、処理容器内の構造を模式的に示している。こ の処理システム 2は、 4つの処理装置を有する処理ユニット 4と、この処理ユニット 4に 対してウェハ Wを搬入、搬出させる搬送ユニット 6とを備えている。処理ユニット 4は、 各処理装置によって、被処理体としての半導体ウェハ（基板) Wに対する成膜処理、 拡散処理、エッチング処理等の各種の処理を行なうように構成されている。
[0018] 処理ユニット 4は、真空引き可能になされた共通搬送室 8と、 4つの処理装置とを備 えている。各処理装置は、搬送室 8にゲートバルブ 10A〜： 10Dを介してそれぞれ連 結された処理容器 12A〜 12Dを有してレ、る。各容器 12A〜 12Dにおレ、て同種の或 いは異種の処理をウェハ Wに対して施すようになってレ、る。各容器 12A〜 12D内に は、ウェハ Wを載置するための載置台 14A〜： 14Dがそれぞれ設けられる。また、共 通搬送室 8内には、屈伸および旋回自在になされた第 1の搬送機構 16が設けられ、 各容器 12A〜： 12D間や後述するロードロック室間でウェハ Wの受け渡しを行なうよう になっている。
[0019] ここでは第 1の搬送機構 16は、 2つの搬送アーム 16A、 16Bを有している。各搬送 アーム 16A、 16Bの上面には、ウェハ Wの裏面を支持する 4つのパッド 17A、 17Bが それぞれ設けられている。各パッド 17A、 17Bは、その上にウェハ Wの裏面を直接接 触させて支持するように構成されてレヽる。
[0020] 搬送ユニット 6は、カセット容器を載置するカセットステージ 18と、ウェハ Wを搬送す る第 2の搬送機構 20を有する搬送ステージ 22とを備えている。カセットステージ 18に は、 4つのカセット容器 26A〜26Dを載置可能な容器載置台 24が設けられている。 各カセット容器 26A〜26D内には、ウェハ Wの底面外周を支持する 25個の支持棚 2 8が垂直方向に等間隔で設けられている。
[0021] 搬送ステージ 22には、長手方向 Xに延びる案内レール 30が設けられている。この 案内レール 30に上記第 2の搬送機構 20がスライド移動可能に支持されている。第 2 の搬送機構 20を案内レール 30に沿って移動させる移動機構として、例えばボール ネジ（図示せず）が案内レール 30に対して並設されている。第 2の搬送機構 20は、 2 つの搬送アーム 20A、 20Bを有しており、各搬送アーム 20A、 20Bの上面には、ゥェ ハ Wの裏面を支持する 4つのパッド 21A、 21Bがそれぞれ設けられている。各パッド 21A、 21Bは、その上にウェハ Wの裏面を直接接触させて支持するように構成され ている。
[0022] また、搬送ステージ 22の一端には、ウェハ Wの位置決め機構としてのオリエンタ 36 が設けられている。搬送ステージ 22のカセットステージ 18とは反対側の側面には、共 通搬送室 8との間を連結するために真空引き可能になされた 2つのロードロック室 38 A、 38Bが設けられる。各ロードロック室 38A、 38B内には、ウェハ Wを載置する基板 載置台 40A、 40Bが設けられる。各ロードロック室 38A、 38Bと、共通搬送室 8および 搬送ステージ 22との間には、ゲートバルブ 42A、 42Bおよび 44A、 44Bがそれぞれ 設けられる。
[0023] 上記オリエンタ 36は、回転台 46を有しており、この上にウェハ Wを載置した状態で 回転するようになっている。この回転台 46の外周には、ウェハ Wの周縁部を検出す るための光学的センサ部 48が設けられており、光をウェハ端部に照射してこの変動 を検出してウェハ Wに形成されている切欠やノッチを認識できるようになつている。
[0024] 次に、図 1および図 2を参照して、各処理装置（各処理容器 12A〜： 12Dおよびその 内部）の構成について説明する。ここでは本発明の理解を容易にするために、後述 するシャワーヘッドにおけるガス噴射孔の配置パターン等を除き、各処理容器 12A 〜12Dおよびその内部の基本的構成は同じように設定している。そこで、図 2におい ては、 1つの処理容器 12 Aを代表例として示している。
[0025] まず、上記各処理容器 12A〜12Dの側壁に、上記ゲートバルブ 10A〜： 10Dが設 けられる。各処理容器 12A〜： 12D内に設けられた載置台 14A〜： 14Dには、抵抗力口 熱ヒータ等のヒータ 50A〜50Dが坦設される。各載置台 14A〜14Dには複数のピン 揷通孔 52A〜52Dがそれぞれ形成されている。また、各載置台 14A〜： 14Dに対応 してリフタピン機構 54A〜54Dがそれぞれ設けられる。
[0026] 各リフタピン機構 54A〜54Dは、それぞれ載置台のピン揷通孔 52A〜52Dに対応 するリフトピン 56A〜56Dを有している。各リフトピン 56A〜56Dの基部は、例えば図 4に示すような円弧状のピン保持板 58A〜58Dに連結される。そして、各ピン保持板 58A〜58Dは、各処理容器 12A〜： 12Dの底部を貫通して設けられた昇降ロッド 60 ( 図 2参照）に連結されている。これにより、各リフトピン 56A〜56D力 載置台 14A〜 14Dに対して昇降し、上昇時にウェハ Wの裏面を支持するように構成されている。な お、昇降ロッド 60の貫通部には、図 2に示すように容器内の気密性を維持しつつ昇 降ロッド 60の昇降を許容するべローズ 62が介設されている。
[0027] 各処理容器 12A〜12Dの底部には、排気口 64 (図 2参照）が設けられている。各 処理装置は、排気口 64を通じて容器 12A〜12D内の雰囲気を排気する排気系（図 示せず）を備えている。各処理容器 12A〜12Dの上部には、容器内へガスを供給す る複数のガス噴射孔 68A〜68Dを有したシャワーヘッド 66A〜66Dが設けられてい る。各シャワーヘッド 66A〜66Dにおいて、載置台 14A〜14Dに接近して対向した 底面にガス噴射孔 68A〜68Dが形成されている。
[0028] 各シャワーヘッド 66A〜66Dの底面におけるガス噴射孔 68A〜68Dの配置パター ンは、互いに異なる特徴的配置パターンを形成している。このため、ガス噴射孔 68A 〜68Dの配置パターンによって、個々のシャワーヘッドを特定することができるように なっている。例えば、各シャワーヘッド 66A〜66Dにおけるガス噴射孔 68A〜68D の配置パターンは、それぞれ図 3 (A)〜（D)に示すように設定される。
[0029] 図 3 (A)および (B)に示す配置パターンは、共に格子状であるが、図 3 (A)に示す 噴射孔 68A間のピッチ P1は、図 3 (B)に示す噴射孔 68B間のピッチ P2よりも小さく 設定されている。図 3 (C)および (D)に示す噴射孔 68Cの配置パターンは、共にハ 二カム状であるが、図 3 (D)に示す噴射孔 68D間のピッチ P4は、図 3 (C)に示す噴 射孔 68C間のピッチ P3よりも小さく設定されている。
[0030] また、各処理容器 12A〜12Dにおけるリフトピン 56A〜56Dの配置パターンも互い に異なる特徴的配置パターンを形成している。例えば、各リフトピン 56A〜56Dにつ いて、リフトピン同士の間のピッチ P5が互いに僅かずつ異なるような配置パターンとし ている（図 4にリフトピン 56A同士の間のピッチ P5を代表して示す）。
更に、各搬送アーム 16A、 16B、 20A、 20Bにおけるハ。ッド 17A、 17B、 21A、 21 Bの配置パターンも互いに異なる特徴的配置パターンを形成している。例えば、各搬 送アーム 16A、 16B、 20A、 20Bにつレ、て、パッド同士の間のピッチ P6が互いに僅 かずつ異なるような配置パターンとしている（図 5にパッド 17A同士の間のピッチ P6を 代表して示す)。
[0031] さて、以上のような処理システム 2の装置構成を前提として、次に本発明に係る欠陥 分布パターンの照合装置について説明する。
[0032] 図 6に示す欠陥分布パターンの照合装置 70は、欠陥検査部 72、基準パターン記 憶部 74、パターン照合部 76、照合結果処理部 78、および出力部 80を備える。検査 部 72は、処理システム 2で処理されたウェハ Wを検査して、その表面に生じた欠陥の 分布パターンを得る。記憶部 74は、処理システム 2においてウェハ Wと接触ないし接 近する特定部分等の特徴的形状を示す基準パターンを予め記憶する。照合部 76は 、検査部 72で得た欠陥の分布パターンと、記憶部 74に記憶された基準パターンとを 照合する。照合結果処理部 78は、照合部 76での照合に基づいて、両パターンの一 致度を求める。出力部 80は、求められた一致度等のデータを出力する。
[0033] なお、記憶部 74、照合部 76、および照合結果処理部 78は、それらの機能をソフト ウェア的に処理するコンピュータ 82で構成することができる。このコンピュータ 82とし ては、この処理システム 2の全体を制御するコンピュータ、専用のコンピュータ、汎用 のコンピュータ等のどのような種類のコンピュータを用いてもよレ、。欠陥検查部 72は、 ウェハ Wの表面に生じた欠陥を検出してマッピングすることにより、この欠陥分布バタ ーンを求める装置であり、既知の欠陥測定機を用レ、ることができる。 [0034] 記憶部 74に予め記憶される基準パターンとしては：
各シャワーヘッド 66A〜66Dにおけるガス噴射孔 68A〜68Dの配置パターン（図 3 )；
各リフタピン機構 54A〜54Dにおけるリフトピン 56A〜56Dの配置パターン（図 4)； 各搬送アーム 16A、 16B、 2 OA, 20Bにおけるハ。ッド 17A、 17B、 21A、 21Bの酉己 置パターン（図 5)；および、
各カセット容器 26A〜26Dの支持棚 28の特徴的形状のパターン（図 1)、 を用いることができる。
これらの基準パターンは、データベース化されて記憶部 74に記憶されている。なお 、記憶部 74は、処理システム 2における部品の交換、修理や処理装置の増減、或い はカセット容器の変更等に伴って、その記憶内容の一部削除、追カロ、変更等が可能 となっている。
[0035] 照合結果処理部 78は、照合部 76での各基準パターンと欠陥分布パターンとの照 合に基づいて、両パターンの一致度を基準パターン毎に求める。照合結果処理部 7 8では、周知の画像認識ソフトやパターン照合ソフトを用いて、一致度を、例えばパー セント単位で定量的に求める。また照合結果処理部 78は、一致度がある基準値以上 /未満の場合には、当該基準パターンに対応する処理システムの特定部分（或いは 特定のカセット容器の支持棚）が欠陥発生の原因箇所である可能性が高い/低いと 判定する。例えば、一致度の判定基準値を 50%に設定した場合には、一致度が 50 %以上ならば、「欠陥発生の原因箇所である可能性が高い（NG)」と判定し、 50%未 満ならば「欠陥発生の原因箇所である可能性が低い（〇K)」と判定する。この一致度 の判定基準値は、オペレータにより可変設定可能になされている。
[0036] 出力部 80は、照合結果処理部 78で得られた一致度やその判定結果を含むデータ を、例えばディスプレイ 80Αやプリンタ 80Βを通じて出力する。作業者は、この出力 データに基づいて、該当する部品のメンテナンス等についての判断を行う。
[0037] 次に、以上のように構成された照合装置 70を用いて行われる欠陥分布パターンの 照合方法について説明する。
まず、この説明に先立って、図 1および図 2に示す処理システム 2を用いて行われる 半導体ウェハ wに対する各処理について説明する。ここでは、発明の理解を容易に するために、各処理容器 12A〜12Dにおいてウェハに対して順次各種の処理が行 われるものと仮定する。
[0038] 図 1において、カセット容器 26A〜26Dを載置するカセットステージ 18と各処理容 器 12A〜： 12Dとの間の往復の搬送ラインが製造ラインとなっている。まず、カセットス テージ 18の所定のカセット容器、例えばカセット容器 26Cから、第 2の搬送機構 20の いずれか一方の搬送アーム、例えば搬送アーム 20Bで未処理の半導体ウェハ Wが 取り出される。このウェハ Wは、搬送ステージ 22の一端に設けたオリエンタ 36まで搬 送されて位置決めされる。位置決めされたウェハ Wは、第 2の搬送機構 20のいずれ か一方の搬送アームで再度保持され、 2つのロードロック室 40A、 40Bの内のいずれ か一方のロードロック室内に搬入される。
[0039] ロードロック室内の圧力調整を行った後、第 1の搬送機構 16の 2つの搬送アーム 1 6A、 16Bの内のいずれか一方の搬送アームで、ロードロック室内のウェハ Wを、レヽ ずれかの処理容器、例えば処理容器 12A内へ搬入する。このウェハ Wは、処理容 器 12A内のリフトピン 56Aを昇降させることによって、リフトピン 56A上に支持された 後、載置台 14A上に載置される。次に、処理容器 12A内を気密状態にした後、シャ ヮーヘッド 66Aの各ガス噴射孔 68Aから所定の処理ガスを噴射しつつ、処理容器 1 2A内を所定のプロセス圧力およびプロセス温度に維持する。これにより、ウェハ Wに 対して、例えば成膜処理等の所定の処理を施す。
[0040] このようにして、処理容器 12Aにおける処理が完了したならば、第 1の搬送機構 16 を用いて当該ウェハ Wを他の処理容器 12B〜12Dへ順次搬送し、その都度、各処 理容器 12B〜： 12D内でそれぞれ所定の処理を施すことになる。そして、予め定めら れた一連の処理が完了したならば、前述した搬送経路とは逆の経路を迪つて (但し、 オリエンタ 36は通る必要がない）、元のカセット容器 26C内に処理済みのウェハ Wが 収容される。以下同様にして、予定される全てのウェハ Wが処理される。
[0041] ここで、処理済みになったウェハ Wについて、その表面に許容量以上の欠陥が存 在するか否かを検査し、許容量以上の欠陥が存在した場合には、その欠陥発生原 因となる箇所を特定し、そのメンテナンス作業等を行わねばならなレ、。そのために、 図 6に示す照合装置 70を用いて本発明に係る欠陥分布パターンの照合方法を実施 することになる。
[0042] この照合方法を図 6乃至図 9も参照して説明する。
まず、図 6に示す欠陥検查部 72において、処理済みの各ウェハ Wを検査して、そ の表面に生じた所定の大きさ以上の欠陥を検出し、これをマッピングすることにより欠 陥分布パターンを得る（図 8の Sl)。図 7は得られた欠陥分布パターンの一例を示す 図であり、欠陥（点で示される）が点在しているパターンとなっている。
[0043] 次に、検查部 72で得られた欠陥分布パターンをパターン照合部 76へデータとして 転送する。照合部 76では、転送されてきた欠陥分布パターンと記憶部 74に予め記 憶しておいた各基準パターンとを照合する（図 8の S2)。この照合は、両パターンの 座標をそれぞれ突き合わせることで実行される。
[0044] 次に、照合結果処理部 78では、照合部 76での照合に基づいて、両パターンの一 致度を各基準パターン毎に求める（図 8の S3)。この一致度は、例えば図 9に示すよう にパーセント単位で求められ、 100%の場合には両パターンが完全に一致している ことを示し、 0%の場合には両パターンが完全に不一致であることを示している。また 、照合結果処理部 78では、予め設定された一致度の判定基準値に基づいて、各基 準パターンについての一致度判定を行う（図 8の S4)。具体的には、一致度の判定基 準値を 50%に設定した場合、図 9に示すように、一致度が 50%以上ならば、「欠陥 発生の原因箇所である可能性が高い（NG)」と判定し、 50%未満ならば「欠陥発生 の原因箇所である可能性が低レヽ（OK)」と判定する。
[0045] そして、出力部 80では、照合結果処理部 78で得られた一致度および判定結果を、 例えば図 9に示すような形式で出力する（図 8の S5)。この出力の形態は任意であり、 例えばディスプレイ 80Aに画像表示したり、プリンタ 80Bで用紙に印刷して出力した りすること力 Sできる。
[0046] 例えば、図 9に示すように、一致度（％)と可能性判定の表示（"NG"或いは "〇K") がなされ、基準パターンごとに、一致度が高い順に配歹 1Jして出力される。図 9では、 一致度に関しては、シャワーヘッド 66Βのガス噴射孔 68Βの配置パターンが 90%で 最も高ぐ次がシャワーヘッド 66Αのガス噴射孔 68Αの配置パターンが 60%となって レ、る。以下は、シャワーヘッド 66Cのガス噴射孔 68Cの配置パターンが 30%、シャヮ 一ヘッド 66Dのガス噴射孔 68Dの配置パターンが 20%等となって、次第に低下して いる。
[0047] 例えば、図 7に示す欠陥分布パターン力 図 3 (B)に示すシャワーヘッド 66Bにお けるガス噴射孔 68Bの配置パターンの一部に非常に近似した（一致度が高い）パタ ーンとなっている。これにより、ガス噴射孔 68Bが欠陥発生の原因箇所である（例え ば、パーティクルの発生源である）可能性が大きい（NG)と判定される。そこで、作業 者は、図 9に示す結果を参照して、一致度が高い順から優先的に、或いは可能性判 定が" NG"の部品のみを対象として、クリーニングや補修、交換等のメンテナンス作 業を行うことができる。
なお、リフタピン、搬送アームのパッド、およびカセット容器の支持棚は、ウェハ裏面 のエッジ部と接触する際に発生するパーティクル等の影響で、ウェハ表面の対応部 分に欠陥を生じさせる可能性がある。従って、それらの部品等についても、ウェハ表 面の欠陥分布パターンに基づいて、欠陥発生の原因箇所を特定することが可能とな る。
[0048] このように、予め記録 (記憶)した特徴的形状を示す基準パターンと、検査により得 られた欠陥分布パターンとを、コンピュータ 82のパターン照合部 76で照合することに より、両パターンの一致度を迅速に且つ定量的に求めることができる。従って、一致 度を、作業者の経験や知識に左右されることがなぐ高い精度で求めることができる のみならず、短時間で発生の原因箇所となる処理システムの特定部分やカセット容 器を的確に特定することができる。また、複数の基準パターンについて、それぞれ欠 陥分布パターンとの照合を行って一致度を求め、これを出力部 80で一致度が高い 順に配歹 1Jして出力することにより、欠陥発生原因の解決のためのメンテナンスの優先 順位付けを有効に行うことができる。
[0049] なお、実施形態では、発明の理解を容易にするために、複数の基準パターンが全 て互いに異なる場合を前提として説明したが、複数の基準パターン中には互いに同 一のパターンが含まれていてもよい。その場合、同一基準パターン同士での一致度 や可能性判定が同一結果となるのは勿論である。 [0050] また、処理容器 12A〜12Dを含む各処理装置が互いに略同一構造である場合に ついて説明したが、これには限定されなレ、。例えば、各処理装置が、成膜処理、エツ チング処理、酸化拡散処理、改質処理、ァニール処理等の互いに異なる処理を行う ように構成されていてもよい。その場合、処理態様によっては、シャワーヘッドを有し ていない処理装置であってもよレ、。また、上述したシャワーヘッド等の部品に限らず、 欠陥発生の原因箇所となる可能性のある部品や用品であれば、それらの特徴的形 状を示す配置パターン等を本発明の基準パターンとして用いることができる。
[0051] また、図 1に示す 1つの処理システム 2を照合対象としたが、照合対象はこれに限定 されなレ、。例えば、当該処理システム 2とは別の、前工程や後工程の製造ラインにつ いても対象とすることができる。また、欠陥分布パターンのデータは、例えば「異物付 着」、「配線パターンのショート」等の欠陥のカテゴリ一別に分類しておき、カテゴリー 別に欠陥パターンと基準パターンとを照合するようにしてもよい。その場合、「異物付 着」のカテゴリーを更に「有機系パーティクル付着」等のサブカテゴリーに細分化して あよい。
[0052] また、被処理体として半導体ウェハを例にとって説明したが、これに限定されず、ガ ラス基板、 LCD基板、セラミック基板等にも本発明を適用することができる。

Claims

請求の範囲
[1] 処理システムで処理される被処理体の表面に生じた欠陥の分布パターンを照合す る方法において、
前記処理システムにおいて被処理体と接触ないし接近する特定部分の特徴的形 状を示す基準パターンを予め記録しておく工程と、
前記処理システムで処理された被処理体を検査して、その表面に生じた欠陥の分 布パターンを得る工程と、
前記基準パターンと前記欠陥の分布パターンとを照合する工程と、
前記照合に基づレ、て、両パターンの一致度を求める工程と、
を備えたことを特徴とする照合方法。
[2] 前記求められた一致度がある基準値以上/未満の場合には、当該基準パターン に対応する前記処理システムの特定部分が欠陥発生の原因箇所である可能性が高 い/低いと判定する工程を更に備えた、ことを特徴とする請求項 1記載の照合方法。
[3] 前記処理システムは複数の処理装置を備え、各処理装置は、被処理体を収容する 処理容器と、この処理容器内へガスを供給する複数のガス噴射孔を有したシャワー ヘッドとを有し、
各処理装置における前記ガス噴射孔の特徴的配置パターンを、前記基準パターン として用いる、ことを特徴とする請求項 1記載の照合方法。
[4] 前記処理システムは複数の処理装置を備え、各処理装置は、被処理体を収容する 処理容器と、この処理容器内に設けられた被処理体の載置台と、この載置台に対し て昇降し、上昇時に被処理体の裏面を支持する複数のリフトピンとを有し、
各処理装置における前記リフトピンの特徴的配置パターンを、前記基準パターンと して用いる、ことを特徴とする請求項 1記載の照合方法。
[5] 前記処理システムは、被処理体を搬送する複数の搬送アームを備え、各搬送ァー ムは被処理体の裏面を支持する複数のパッドを有し、
各搬送アームにおける前記パッドの特徴的配置パターンを、前記基準パターンとし て用いる、ことを特徴とする請求項 1記載の照合方法。
[6] 被処理体の裏面を支持する支持棚を有した複数のカセット容器を利用して処理シ ステムで処理される被処理体の表面に生じた欠陥の分布パターンを照合する方法に おいて、
各カセット容器における支持棚の特徴的形状を示す基準パターンを予め記録して おく工程と、
前記処理システムで処理された被処理体を検査して、その表面に生じた欠陥の分 布パターンを得る工程と、
前記基準パターンと前記欠陥の分布パターンとを照合する工程と、
前記照合に基づレ、て、両パターンの一致度を求める工程と、
を備えたことを特徴とする欠陥分布パターンの照合方法。
[7] 処理システムで処理される被処理体の表面に生じた欠陥の分布パターンを照合す る装置において、
前記処理システムにおいて被処理体と接触ないし接近する特定部分の特徴的形 状を示す基準パターンを予め記憶する基準パターン記憶部と、
前記処理システムで処理された被処理体を検査して、その表面に生じた欠陥の分 布パターンを得る欠陥検査部と、
前記欠陥検査部で得た前記欠陥の分布パターンと、前記記憶部に記憶された前 記基準パターンとを照合するパターン照合部と、
前記パターン照合部での照合に基づいて、両パターンの一致度を求める照合結果 処理部と、
を備えたことを特徴とする照合装置。
[8] 前記照合結果処理部は更に、前記一致度がある基準値以上/未満の場合には、 当該基準パターンに対応する前記処理システムの特定部分が欠陥発生の原因箇所 である可能性が高い Z低いと判定するように構成されている、ことを特徴とする請求 項 7記載の照合装置。
PCT/JP2007/060047 2006-05-19 2007-05-16 欠陥分布パターンの照合方法および装置 WO2007135917A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/301,467 US8131057B2 (en) 2006-05-19 2007-05-16 Defect distribution pattern comparison method and system
CN2007800154031A CN101432866B (zh) 2006-05-19 2007-05-16 缺陷分布图案的对照方法和装置
KR1020087028045A KR101187516B1 (ko) 2006-05-19 2007-05-16 결함 분포 패턴의 대조 방법 및 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-140060 2006-05-19
JP2006140060A JP4882505B2 (ja) 2006-05-19 2006-05-19 異物分布パターンの照合方法及びその装置

Publications (1)

Publication Number Publication Date
WO2007135917A1 true WO2007135917A1 (ja) 2007-11-29

Family

ID=38723232

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/060047 WO2007135917A1 (ja) 2006-05-19 2007-05-16 欠陥分布パターンの照合方法および装置

Country Status (5)

Country Link
US (1) US8131057B2 (ja)
JP (1) JP4882505B2 (ja)
KR (1) KR101187516B1 (ja)
CN (1) CN101432866B (ja)
WO (1) WO2007135917A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026671A (ja) * 2013-07-25 2015-02-05 大日本印刷株式会社 欠陥解析方法、凹凸パターン構造体の製造方法及びインプリントシステム

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218570A (ja) * 2008-02-15 2009-09-24 Fujitsu Microelectronics Ltd 欠陥管理システム及び欠陥管理方法
JP5444092B2 (ja) * 2010-04-06 2014-03-19 株式会社日立ハイテクノロジーズ 検査方法およびその装置
KR101579448B1 (ko) 2013-05-30 2015-12-23 삼성에스디에스 주식회사 불량 샘플의 결함 맵을 이용한 문제 설비 판정 방법 및 그 장치
JP6459940B2 (ja) * 2015-12-08 2019-01-30 株式会社Sumco 特定欠陥の検出方法、特定欠陥の検出システムおよびプログラム
JP6333871B2 (ja) * 2016-02-25 2018-05-30 ファナック株式会社 入力画像から検出した対象物を表示する画像処理装置
JP2022072520A (ja) * 2020-10-30 2022-05-17 株式会社ディスコ ノッチ検出方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11231507A (ja) * 1998-02-19 1999-08-27 Nec Corp マスクの検査方法及びマスクの検査装置
JP2002184733A (ja) * 2000-12-18 2002-06-28 Hitachi Ltd 処理方法、測定方法及び半導体装置の製造方法
JP2003329608A (ja) * 2002-05-08 2003-11-19 Hitachi Ltd 検査条件判定プログラムと検査装置と検査システム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479252A (en) * 1993-06-17 1995-12-26 Ultrapointe Corporation Laser imaging system for inspection and analysis of sub-micron particles
US5982920A (en) * 1997-01-08 1999-11-09 Lockheed Martin Energy Research Corp. Oak Ridge National Laboratory Automated defect spatial signature analysis for semiconductor manufacturing process
WO2002029392A2 (en) * 2000-10-02 2002-04-11 Applied Materials, Inc. Defect source identifier
JP4038356B2 (ja) * 2001-04-10 2008-01-23 株式会社日立製作所 欠陥データ解析方法及びその装置並びにレビューシステム
JP4185789B2 (ja) * 2003-03-12 2008-11-26 株式会社日立ハイテクノロジーズ パターン検査方法及びその装置
JP4129215B2 (ja) 2003-09-17 2008-08-06 大日本スクリーン製造株式会社 基板処理装置
JP2005236094A (ja) 2004-02-20 2005-09-02 Renesas Technology Corp 半導体装置の製造方法、不良解析方法および不良解析システム
JP4250552B2 (ja) 2004-03-03 2009-04-08 株式会社東芝 製造装置管理システム、製造装置管理方法及びプログラム
KR100591736B1 (ko) * 2004-07-13 2006-06-22 삼성전자주식회사 기판의 반복 결함 분류 방법 및 장치
JP4564861B2 (ja) * 2005-02-18 2010-10-20 キヤノン株式会社 画像形成装置
JP4750444B2 (ja) * 2005-03-24 2011-08-17 株式会社日立ハイテクノロジーズ 外観検査方法及びその装置
US7391510B2 (en) * 2006-01-26 2008-06-24 Orbotech Ltd System and method for inspecting patterned devices having microscopic conductors
JP4901254B2 (ja) * 2006-03-22 2012-03-21 株式会社日立ハイテクノロジーズ パターンマッチング方法、及びパターンマッチングを行うためのコンピュータプログラム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11231507A (ja) * 1998-02-19 1999-08-27 Nec Corp マスクの検査方法及びマスクの検査装置
JP2002184733A (ja) * 2000-12-18 2002-06-28 Hitachi Ltd 処理方法、測定方法及び半導体装置の製造方法
JP2003329608A (ja) * 2002-05-08 2003-11-19 Hitachi Ltd 検査条件判定プログラムと検査装置と検査システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026671A (ja) * 2013-07-25 2015-02-05 大日本印刷株式会社 欠陥解析方法、凹凸パターン構造体の製造方法及びインプリントシステム

Also Published As

Publication number Publication date
CN101432866B (zh) 2011-05-25
KR20080112383A (ko) 2008-12-24
CN101432866A (zh) 2009-05-13
JP2007311611A (ja) 2007-11-29
US8131057B2 (en) 2012-03-06
KR101187516B1 (ko) 2012-10-02
US20090316980A1 (en) 2009-12-24
JP4882505B2 (ja) 2012-02-22

Similar Documents

Publication Publication Date Title
WO2007135917A1 (ja) 欠陥分布パターンの照合方法および装置
EP0898300B1 (en) Method for processing a semiconductor wafer on a robotic track having access to in situ wafer backside particle detection
TWI385746B (zh) 基板傳送裝置、基板傳送方法、及儲存媒體
KR101276444B1 (ko) 도포 장치 및 도포 방법
TWI454857B (zh) 處理裝置之異常判定系統及其異常判定方法
US20020027942A1 (en) Judging method and processing apparatus
JP4216263B2 (ja) 製造検査解析システム、および製造検査解析方法
JP4068404B2 (ja) 基板処理システム、基板処理装置、基板処理方法、プログラム及び記録媒体
KR20100074345A (ko) 웨이퍼 휨 변형 검지장치 및 그 방법
KR102430478B1 (ko) 웨이퍼 검사 방법
JP4781505B2 (ja) 処理装置の自動検査方法および自動復帰方法
JPH0370900B2 (ja)
JP2009064934A (ja) 処理装置の異常検出方法、処理装置及びコンピュータ読み取り可能な記憶媒体
TWI795811B (zh) 晶圓盒裝置、半導體處理機台和晶圓檢測方法
JP5003987B2 (ja) サンプルウェーハの検査方法及び検査装置並びに検査装置の管理方法
JPS62262438A (ja) ウエハ処理装置
TWI507700B (zh) 探針台
JPH06236910A (ja) 検査装置
JP5761772B1 (ja) 電子部品搬送装置
KR100568032B1 (ko) 포토레지스트 코팅불량 감지방법 및 그 검출장치
KR100567623B1 (ko) 반도체 기판 가공 방법 및 반도체 기판 가공 장비
KR101579508B1 (ko) 기판 처리 장치 및 이를 이용한 기판 처리 방법
JPH0951028A (ja) フォトマスク管理システム
JP2022064490A (ja) 基板処理装置、状態判定方法及びコンピュータ記憶媒体
KR20070013038A (ko) 반도체 소자 제조용 웨이퍼 카세트 스테이지 및 이를이용한 웨이퍼 플랫존 정렬 검사방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07743482

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 200780015403.1

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1020087028045

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 12301467

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 07743482

Country of ref document: EP

Kind code of ref document: A1