WO2007114501A1 - Ｐｌｌ装置 - Google Patents

Ｐｌｌ装置 Download PDF

Info

Publication number
WO2007114501A1
WO2007114501A1 PCT/JP2007/057693 JP2007057693W WO2007114501A1 WO 2007114501 A1 WO2007114501 A1 WO 2007114501A1 JP 2007057693 W JP2007057693 W JP 2007057693W WO 2007114501 A1 WO2007114501 A1 WO 2007114501A1
Authority
WO
WIPO (PCT)
Prior art keywords
phase difference
signal
data
unit
frequency signal
Prior art date
Application number
PCT/JP2007/057693
Other languages
English (en)
French (fr)
Inventor
Naoki Onishi
Shunichi Wakamatsu
Tsuyoshi Shiobara
Original Assignee
Nihon Dempa Kogyo Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US12/225,565 priority Critical patent/US7755436B2/en
Application filed by Nihon Dempa Kogyo Co., Ltd. filed Critical Nihon Dempa Kogyo Co., Ltd.
Priority to EP07741129A priority patent/EP2003780B1/en
Priority to CN2007800109642A priority patent/CN101411068B/zh
Publication of WO2007114501A1 publication Critical patent/WO2007114501A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/12—Indirect frequency synthesis using a mixer in the phase-locked loop

Definitions

  • the present invention relates to a PLL (Phase Locked Loop) device that synchronizes and outputs a frequency signal from a voltage-controlled oscillator to an external reference frequency signal.
  • PLL Phase Locked Loop
  • Base stations such as mobile communication and digital terrestrial broadcasting require high frequency stability with respect to frequency reference signals.
  • standard signals can be obtained with cesium frequency standard oscillators, rubidium standard oscillators, etc., but these standard signals are generally expensive, so each base station distributes standard signals for use.
  • the distributed standard signal is used, for example, as a reference signal for phase comparison of a PLL circuit, and a reference signal such as a reference clock signal having a required frequency is obtained from the PLL circuit. .
  • the PLL circuit generally uses a standard signal 1 0 1 and a phase comparator that divides the output signal of the voltage controlled oscillator (Voltage Controlled Oscillator) 1 0 2 by the frequency divider 1 0 3. 1 0 4 and a signal corresponding to the phase difference is obtained from the charge pump 1 0 5, and the output is supplied to the voltage controlled oscillator 1 0 2 through the loop filter 1 0 6, and thus PLL control is performed.
  • a phase comparator that divides the output signal of the voltage controlled oscillator (Voltage Controlled Oscillator) 1 0 2 by the frequency divider 1 0 3. 1 0 4 and a signal corresponding to the phase difference is obtained from the charge pump 1 0 5, and the output is supplied to the voltage controlled oscillator 1 0 2 through the loop filter 1 0 6, and thus PLL control is performed.
  • Possible causes of loss of standard signals include cable deterioration, cable connector connection failure, and accidental contact with maintenance personnel that should not be touched. Furthermore, in addition to the disappearance of the standard signal, the standard signal level may be lowered due to the deterioration of the cable. In this case, the original phase difference cannot be extracted, and the output frequency is disturbed.
  • the frequency reference signal in a base station is increasingly required to have high accuracy.
  • the present inventor is working on the development of a frequency synthesizer with a frequency resolution of 1 Hz or less.
  • extremely high frequency stability is required for the reference clock signal. It is difficult to deal with this PLL circuit.
  • Patent Document 1 in the PLL circuit, a control value is output by the frequency adjustment arithmetic circuit based on the phase comparison result so that the phase difference becomes zero, and the control value is periodically written to the memory. Based on the written control value, the upper and lower limits of the control range are calculated based on the + control value and one control value that have been obtained in advance, so that even if the stability of the reference clock deteriorates, the synchronous clock It describes a technology that ensures that the is output correctly.
  • This technique employs a method of storing the operation value in the middle of the PLL loop in a memory and reading this value, as in the present invention.
  • the present invention has no object and how to assemble the method. In contrast, the above-mentioned problems cannot be solved.
  • Patent Document 1 Japanese Laid-Open Patent Publication No. 2 0 0 2-3 5 3 8 0 7 Disclosure of Invention
  • the present invention has been made under such circumstances, and it is an object of the present invention to provide a pLL device that can suppress frequency fluctuations even when a defect occurs in an external reference frequency signal.
  • the PLL device includes a voltage-controlled oscillation unit that oscillates a frequency signal having a frequency corresponding to a supplied control voltage,
  • a phase difference data creating means for taking out a phase difference between the phase of the reference frequency signal from the outside and the phase of the frequency signal from the voltage controlled oscillating unit and obtaining data relating to the phase difference as a digital value;
  • An output means for outputting a control voltage signal for generating a control voltage based on the data relating to the phase difference
  • a storage unit storing data relating to the phase difference
  • Monitoring means for monitoring the signal level of the reference frequency signal from the outside, and when the signal level monitored by this monitoring means is within the setting range, data relating to the phase difference created by the phase difference data creating means
  • Switching means for supplying data relating to the phase difference stored in the storage unit to the output means when the signal level supplied to the output means and monitored by the monitoring means is out of the set level setting range; It is provided with.
  • the “data relating to the phase difference” corresponds to data corresponding to the phase difference between the two extracted by the phase comparison unit applied in the conventional PLL device, for example. This includes the case where the phase difference is changed.
  • the inventor has developed a new type of PLL device, which will be described in detail in an embodiment described later.
  • the phase difference data creating means is based on the frequency signal from the voltage controlled oscillator.
  • An analog Z digital converter that samples an external reference frequency signal and outputs the sampling value as a digital signal, and the digital signal is orthogonally converted by an orthogonal converter, and the frequency signal and standard
  • An orthogonal transformation unit that extracts a real part and an imaginary part when the phase of the phase corresponding to the phase difference from the signal is displayed in a complex manner, and each time of the real part and the imaginary part obtained by the orthogonal transformation unit
  • An angular velocity calculation unit that calculates an angular velocity of the vector based on the series data, and the data relating to the phase difference is an angular velocity of the vector corresponding to the change in the phase difference calculated by the angular velocity calculation unit .
  • the angular velocity of the vector calculated by the angular velocity calculation unit stored in the storage unit is not limited to the calculated value of the angular velocity itself, and includes, for example, an integrated value of this calculated value.
  • the data relating to the phase difference created by the phase difference data creating means is supplied to the output means and stored in the storage section.
  • data relating to the latest phase difference is accumulated in the memory unit, and when the signal level is out of the set level setting range, the data accumulated in the memory unit is supplied to the output unit.
  • the data relating to the phase difference stored in the storage unit may be data created externally in advance, for example, data created by an operator when manufacturing the apparatus.
  • a pulse width modulation section that outputs a pulse train with a duty ratio corresponding to the data relating to the phase difference can be cited.
  • the present invention monitors the signal level of a reference frequency signal from the outside, and performs PLL control using data relating to the phase difference created by the phase difference data creating means when the signal level is within the set range.
  • the signal level is out of the setting range, for example, when it is higher than the upper limit value or lower than the lower limit value, it is recognized that the signal supply is stopped or excessive input (over level) and the storage unit Since the PLL control is performed by switching to the data related to the phase difference stored in the data, for example, the latest accumulated data or the data created in advance, a problem occurs in the reference frequency signal from the outside. However, it has the effect of suppressing frequency fluctuations.
  • FIG. 1 is a block diagram showing an outline of a PLL apparatus according to the present invention.
  • FIG. 2 is a block diagram showing the overall configuration of the embodiment of the PLL apparatus according to the present invention.
  • FIG. 3 is an explanatory diagram showing the relationship between the phase difference between the external reference frequency signal and the frequency signal of the voltage-controlled oscillator, and the beta having this phase difference.
  • FIG. 4 is a configuration diagram showing a correction processing unit used in the above embodiment.
  • FIG. 5 is an explanatory diagram showing how a detection error occurs when the vector is extended.
  • FIG. 6 is an explanatory diagram showing the phase difference (angular velocity) of the vectors sampled at successive timings.
  • FIG. 7 is a block diagram showing the angular velocity calculation unit used in the above embodiment.
  • FIG. 8 is an explanatory diagram showing the relationship between the output of the PWM control unit and the O C X O input voltage.
  • FIG. 9 is a characteristic diagram showing the relationship between the PWM input value and the O C X O input voltage.
  • FIG. 10 is an explanatory diagram showing a sampling state and a vector when there is no change in the phase difference between the external reference frequency signal and the frequency signal of the voltage controlled oscillation unit.
  • FIG. 11 is an explanatory diagram showing a sampling state and a vector when there is a change in the phase difference between the external reference frequency signal and the frequency signal of the voltage controlled oscillation unit.
  • Figure 12 shows the case where the external reference frequency signal is normal and disappears.
  • FIG. 13 is a characteristic diagram showing the frequency stability characteristic of O C XO when the present invention is not carried out.
  • FIG. 14 is a characteristic diagram showing the frequency stability characteristic of O C X O when the present invention is implemented.
  • FIG. 15 is a block diagram showing a conventional PLL device. BEST MODE FOR CARRYING OUT THE INVENTION [0 0 1 5]
  • this embodiment shows an example applied to a PLL apparatus that operates based on a novel principle developed by the present inventors.
  • a standard signal obtained from an external standard signal such as a cesium frequency standard oscillator, a rubidium standard oscillator, or the like, for example, a 1 O MHz sine wave signal is used.
  • a frequency signal that is a wave is obtained. This frequency signal is not limited to a rectangular wave, and may be a sine wave signal.
  • the operating principle of the present invention is as follows.
  • a voltage-controlled oscillator for example, a crystal oscillator with a thermostatic chamber (OCXO) 1 to 4 O MHz
  • a square signal is sampled by the A / D (Anaguchi Gno Digital) converter 1 1 and a digital signal Get.
  • this digital signal is subjected to orthogonal transformation processing by the orthogonal transformation unit 2, and the real part (real axis component (I)) indicating the phase difference between the standard signal and the frequency signal from the voltage controlled oscillator 1 (hereinafter also referred to as clock signal).
  • the real part (real axis component (I)) indicating the phase difference between the standard signal and the frequency signal from the voltage controlled oscillator 1 (hereinafter also referred to as clock signal).
  • imaginary part imaging axis component (Q)
  • the angular velocity calculation unit 3 calculates (detects) the angular velocity of the vector
  • the voltage output unit 4 generates a control voltage (DC voltage) corresponding to the angular velocity
  • the voltage controlled oscillation unit 1 corresponds to the control voltage.
  • the frequency signal to be output is output. Therefore, when the phase difference between the standard signal and the frequency signal of the voltage controlled oscillator 1 changes, the vector rotates, so that the output frequency of the crystal oscillator is controlled so as to stop the rotation. That is, the circuit of FIG. 1 constitutes a PLL, and when the phase difference is locked, if the standard signal is stable at 1 O MHz, the frequency signal of the voltage controlled oscillator 1 is also 4 O. It will stabilize to MH z.
  • the angular velocity of the vector calculated by the angular velocity calculation unit 3 (the amount of change in the phase difference) is output to the voltage output unit 4, but when it is determined that the standard signal has disappeared, the switch unit 3 is switched. Then, the angular velocity of the beta stored in the storage unit 7 is output to the voltage output unit 4. [0 0 1 8]
  • the orthogonal transform unit (carrier remover) 2 has the standard signal 10 and the frequency signal from the voltage-controlled oscillation unit 1 are 10 MHz and 40 MHz, respectively. Therefore, by sequentially multiplying the digital signal from the A ⁇ D conversion unit 1 1 by +1 and +1, the set of the real part (I) and the imaginary part (Q) is taken out, and then sequentially. By multiplying 1 and 1 by 1, the set of the real part (I) and imaginary part (Q) is taken out, and by repeating this calculation process, the frequency from the standard signal 10 and the voltage controlled oscillator 1 is obtained. The phase difference of several signals can be monitored.
  • Fig. 3 shows the state of this calculation. If the sampling timing for the standard signal 10 is delayed by ⁇ , and the frequency relationship is maintained at 1: 4, Fig. 3 (a) As shown, the sampling timing is as indicated by a circle. Therefore, the set of values obtained by multiplying the first two sampled values by +1 is the real part and imaginary number of a vector whose phase is shifted by 10 from the I axis (real axis), as shown in Fig. 3 (b). Part. The set of values obtained by multiplying the next two sampling values by 1 is also the real part and imaginary part of the vector whose phase is shifted by 0 from the I-axis (real axis) force. In other words, if the phase difference is zero and constant during these samplings, the vector is stopped.
  • the orthogonal transform unit 2 sequentially switches the switch 21 according to the frequency signal from the voltage controlled oscillation unit 1 and performs A / D by the multiplication unit 2 2 on one of the switched lines.
  • the real part is obtained by alternately multiplying the output of the conversion unit 1 1 by + 1 and 1 1, and the multiplication unit 2 3 in the other switched line is used by the A / D conversion unit 1 1.
  • the imaginary part is obtained by alternately multiplying the output by +1 and 1 1.
  • a filter 24 is provided after the orthogonal transform unit 2. This filter 24 has a function of removing harmonic components.
  • a correction processing unit 5 for correcting the I value that is the real part of the vector and the Q value that is the imaginary part of the vector.
  • the correction processing unit 5 performs processing for obtaining the I value and the Q value per unit length of the vector by dividing the I value and the Q value by the vector scalar quantity. That is, when the code V is assigned to the vector, the correction processing unit 5 squares and adds the I value and the Q value, respectively, and calculates the square root of the added value as shown in FIG. The scalar quantity IVI is calculated, and the I and Q values are divided by IVI.
  • the reason for correcting the I and Q values in this way is as follows.
  • the vector V (n) obtained by the nth sampling is calculated as shown in FIG.
  • the vector is extended due to fluctuations in the waveform of the standard signal and ⁇ ⁇ becomes ⁇ ⁇ , the correspondence between ⁇ V and the rotation amount ⁇ ⁇ of the vector will be lost, and the vector will be broken.
  • the reliability of the detected angular velocity may be impaired. Therefore, by performing the correction process as described above, the I value and Q value at each timing are aligned as values corresponding to the unit length of the vector, so that the influence of the extension of the vector can be eliminated.
  • an angular velocity calculation unit 6 for obtaining the angular velocity of the vector is provided at the subsequent stage of the correction processing unit 5. Since this angular velocity calculation unit 6 has a function of obtaining the angular velocity of the vector, it eventually has a function of detecting the change in the phase difference.
  • the angular velocity calculation unit 6 will be described with reference to FIGS. 6 and 7.
  • the beta velocity calculated by the ( ⁇ 1) th sampling is shown in FIG.
  • Equation (4) ⁇ is the difference between the phase ⁇ ( ⁇ ) of V ( ⁇ ) and the phase ⁇ ( ⁇ — 1) of V ( ⁇ — 1), imag is the imaginary part, and conj ⁇ V (n) ⁇ is It is a conjugate vector of V (n).
  • the angular velocity calculation unit 6 calculates the approximate value of ⁇ by performing the calculation of the equation (7), and its configuration is as shown in FIG. Assuming that the I value input to the angular velocity calculation unit 6 is I ( ⁇ ), which is the value corresponding to the ⁇ th sampling, the register 61 stores the ( ⁇ 1) th sampling at the previous timing. I ( ⁇ -1) corresponding to is held, and these are butted by the butting circuit unit 62, and the difference ⁇ I between I ( ⁇ ) and I (n ⁇ l) is taken out, and I (n) and ⁇ I is input to the calculation unit 65.
  • the Q value is similarly processed by the register 63 and the matching circuit unit 64, and Q (n) and ⁇ ⁇ 3 are input to the arithmetic unit 65. Then, the calculation unit 65 calculates ⁇ by performing the calculation of equation (4). Specifically, the calculation result of the calculation unit 65 is evaluated as ⁇ . [0 0 2 8]
  • an integration circuit unit 71 that integrates the angular velocity calculated by the angular velocity calculation unit 6, and the integration value from the integration circuit unit 71, are smoothed.
  • a lag reed filter 72 for performing the control and a PWM control unit 73 for outputting a pulse train PWM-controlled based on an output value from the lag reed filter 72.
  • the switch unit 3 in FIG. 2 will be described later.
  • the PWM control unit 73 has a function of outputting a pulse train whose duty ratio is controlled based on the output value from the lag lead filter 72. For example, the duty corresponding to the output value is set every 100 ms. A ratio pulse train is output.
  • An analog loop filter 12 is provided in the subsequent stage of the PWM control unit 73, and the analog loop filter 12 2 integrates the pulse train from the PWM control unit 73 and smoothes it to a direct current voltage. It plays the role of supplying to the control terminal.
  • the PWM control unit 7 3 and the analog loop filter 12 correspond to the voltage output unit 4 when corresponding to Fig. 1.
  • the PMW control unit 7 3 and the analog port group filter 12 will be described below. For example, if the angular velocity of the vector is zero as shown in FIG. If not, a pulse train with a duty ratio of 50% is output from the PWM control unit 73 3 force, for example, for 100 ms based on the output value from the lag lead filter 72. Assuming that the level of this pulse train is 4 V, the output voltage of the analog loop filter 12, that is, the input voltage of the crystal oscillator 1 becomes +2 V corresponding to 50%. When the vector rotates, a pulse train having a duty ratio corresponding to the angular velocity is output from the PMW control unit 73.
  • the relationship between the input value of P WM control unit 7 3 and the output value of analog loop filter 1 2 can be shown, for example, in Fig. 9. The In Fig. 9, the horizontal axis is the value corresponding to the angle of vector rotation.
  • the block from the orthogonal transform unit 2 to the integration circuit unit 71 in this embodiment is defined as “the phase of the reference frequency signal from the outside and the frequency signal from the voltage-controlled oscillation unit”.
  • This is equivalent to ⁇ phase difference data creation means for obtaining data relating to the phase difference as a digital value '', and the angular velocity calculated by the angular velocity calculation unit 6, that is, the change in the phase difference is Corresponds to “Data on phase difference”.
  • This' phase difference change is integrated and output, but this integrated value also corresponds to the phase difference change, and there is no meaning to change the terminology on the input / output side of the integration circuit section 71. I think that the.
  • a switch unit 3 is provided between the integration circuit unit 71 and the lag reed filter 72, and the switch unit 3 receives an input signal to the lag reed filter 72 and the integration circuit unit 71. This is for switching between the CPU interface 8 and 1.
  • the C PU interface 8 1 is connected to the C P U 83, and data read from the nonvolatile memory 84 by the C P U 8 3 is given to the switch unit 3 via the C PU interface 8 1.
  • a level monitoring unit 82 for switching the switch unit 3 is provided.
  • the scalar quantity IVI of the vector V is obtained as shown in Fig. 4.
  • the square root of (I 2 + Q 2 ) corresponding to the scalar quantity IVI is the reference frequency signal from the outside. It corresponds to the amplitude of a certain standard signal 10.
  • the level monitoring unit 8 2 monitors the value of I 2 + Q 2 , and when this value is within the set range, a standard signal having a desired amplitude is sent, so the input of the lag reed filter 72 is Integration circuit section 7 Switch to the 1 side, and if the value of 1 2 + Q 2 is out of the set range, it is judged that the standard signal amplitude is abnormal or the standard signal has been lost.
  • the input of 2 is switched to the nonvolatile memory 84 side. In FIG. 2, it is described that switching is performed by the switch unit 3, but since it is processed by software, the reading of data is actually switched.
  • the level judgment threshold in the level monitoring unit 8 2 consists of the lower and upper limits of the setting range. For example, the lower limit value and the upper limit value are set to, for example, 1 5 dB and +5 dB, respectively, but this threshold value varies depending on the level that is judged as abnormal by the system.
  • the integration value of the integration circuit unit 71 is taken into the register in the lag reed filter 72.
  • the lag lead filter 72 performs processing based on the data in this register.
  • the data in this register is written into the non-volatile memory 84 via the CPU interface 81 and CPU 83.
  • the number of data written to the non-volatile memory 84 is, for example, 3 bytes, but this number varies depending on the number of bits in the internal operation. In the nonvolatile memory 84, the old data and the data are sequentially discarded, and the latest data is taken in.
  • a rectangular wave or sine wave 4 MHZ frequency signal from the voltage controlled oscillation unit 1 samples a 1 OMh standard signal from the outside, and the sampling value is given to the orthogonal transformation unit 2.
  • the switch 2 1 is alternately switched to the I value side and the Q value side by the 40 MHz clock, so that the I value and the Q value are switched by the 20 MHz clock.
  • the pair will be taken out.
  • I and Q values are obtained when a vector having a phase difference ⁇ between the 40 MHz frequency signal from the voltage controlled oscillator 1 and the standard signal of 1 MHz is represented on a complex plane. It corresponds to the real axis component and the imaginary axis component of Kuttle V.
  • the level monitoring unit 82 monitors the signal level of the standard signal using the value of 1 2 + Q 2 as the evaluation value. If the value of 1 2 + Q 2 is within the set range, the standard signal is normal. Switch part 3 is switched to the integration circuit part 71 side. Therefore, the integrated value of the angular velocity ⁇ integrated by the integration circuit unit 71 is output to the lag lead filter 72 and smoothed, and a pulse train having a duty ratio corresponding to the value is generated by the PWM control unit 73. This pulse train is integrated by an analog loop filter to generate a DC voltage as a control voltage, and the output frequency of the voltage controlled oscillator 1 is controlled by this DC voltage.
  • the set of values is (0, 1), and the vector V stops at 90 degrees relative to the real axis. Therefore, since the angular velocity of the vector V is zero, the PWM controller 73 force outputs a pulse train with a duty ratio of 50%, the voltage controlled oscillator 1 is supplied with a voltage of 2 V, and its output frequency Is 40MHz.
  • the output frequency of the voltage controlled oscillator 1 is lower than 4 OMHz, it has been 0, 90, 180, and 270 degrees so far as shown in Fig. 11 (a).
  • Sampling timings are 0 °, ⁇ , 90 ° +2 ⁇ , 180 ° +3 ⁇ , 270 ° +4 ⁇ , and Beta V starts to turn to the right at angular velocity ⁇ as shown in Fig. 11 (b). Since the vector is extracted at the timing of the 2 OMHz clock, the angular velocity is ⁇ , 25 ns, but it is described as ⁇ for convenience.
  • the duty ratio increases corresponding to the angular velocity ⁇
  • the input voltage of the voltage controlled oscillator 1 increases
  • the output frequency increases by the amount corresponding to the angular velocity ⁇ , that is, the change in phase difference, In this way, the output frequency of the voltage controlled oscillator 1 is locked to 40 ⁇ .
  • the level monitoring unit 82 switches the switch unit 3 to the nonvolatile memory 84 side.
  • the latest data up to that point that is, the time-series data of the integrated value of the angular velocity ⁇ is written in the nonvolatile memory 84, so this latest data is read out and applied to the lag lead filter 72.
  • FIG. 12 shows a flow in which the signal level of the standard signal is associated with the data processing of the nonvolatile memory 84 and the lag-lead filter 72.
  • the program determines whether the previous operating state is processed in the normal mode using the integration value of the integration circuit unit 71 or the internal data use mode using the data in the nonvolatile memory 84. (Step S1). For example, when starting up the equipment, it is set to start in normal mode. This mode can be identified by a flag.
  • the level monitoring unit 82 determines whether or not the standard signal level is within the set range (step S2).
  • Step S 3 store the integrated value from the integration circuit unit 71, that is, the data held in the register in the lag lead filter 72 in the nonvolatile memory 84 (Step S 4) and process it in the Lagrad filter 72 (Step S5).
  • step S 2 If it is determined in step S 2 that the standard signal level is out of the set range, the data is read from the nonvolatile memory 84 and the read data is given to the lag read filter 7 2 (steps S 7 and S 9 )
  • step S 10 since the internal data use mode is selected at this time, the process proceeds to step S 10, and the level monitoring unit 82 determines whether the level of the standard signal is within the set range. In this case, since the level of the standard signal is smaller than the lower limit value, the process proceeds to step S7, and data is successively read from the non-volatile memory thereafter. In other words, since the latest data is always held in the register in the lag lead filter 7 2, by stopping the output from the integration circuit section 71, the data in the register is The latest data will be used by reading out the data cyclically.
  • step S 1 When the supply of the standard signal is restored and its level falls within the set range, the process proceeds from step S 1 0 to step S 3, and the integration value of the integration circuit unit 71 is lagging instead of the data in the nonvolatile memory 84. Given to the lead filter 7 2.
  • a display that does not show the standard signal is displayed on the display unit (not shown) to indicate that there is an abnormality and the signal level of the standard signal is set.
  • a display corresponding to the return is made.
  • the latest data corresponding to the change in the phase difference between the standard signal, which is a reference frequency signal from the outside, and the clock from the voltage controlled oscillation unit 1 is stored in the nonvolatile memory 84, which is the storage unit. If it is determined that the standard signal signal level is out of the set range, it is recognized that the standard signal supply has been stopped or an error has occurred in the standard signal, and the calculated angular velocity (change in phase difference) Minutes), and instead of switching to the latest data stored in the storage unit and performing PLL control, the frequency fluctuation is suppressed even if a problem occurs in the standard signal. For example, transmission from a mobile base station or broadcast station can be performed stably.
  • the switch unit 3 may be forcibly switched from the CPU 83 side, for example.
  • Integration circuit section 7 1 Output value may change due to changes over time in the frequency of the OCXO, which is the voltage-controlled oscillation unit 1, but if the output value of the integration circuit unit 71 is stored in the nonvolatile memory 84, the device When the power is turned off and restarted, data can be read from the non-volatile memory 8 4 and written back to the register in the lag lead filter 7 2 to restore the power-off state. The frequency error can be reduced by restarting from the adjustment state. Even when the standard signal from the outside is disconnected, it can be restored to the power-off state.
  • the oscillation frequency of the voltage controlled oscillator 1 can be changed by changing the data in the nonvolatile memory 84, the single frequency adjustment at the manufacturing stage can be performed by a software operation called data setting. .
  • the latest data from the integrating circuit unit 81 is stored in the nonvolatile memory 84.
  • This method has an advantage that the data in the register in the lag lead filter 72 can be used as it is.
  • appropriate data corresponding to the time series data from the integration circuit unit 81 is created in advance. However, this may be stored in the nonvolatile memory 84 and the lag lead filter 72 may read this data.
  • appropriate data corresponding to the time-series data from the lag lead filter 72 is created in advance and stored in the non-volatile memory 84, and this data is set to the standard signal level.
  • the data input to the PWM control unit 73 may be replaced with the output from the lag lead filter 72 and the data from the nonvolatile memory 84 may be used.
  • the A / D conversion unit 11 samples the standard signal from the outside by the frequency signal from the pressure control oscillation unit 1.
  • the sampling value is orthogonally processed to obtain the vector described above, and the vector is monitored. Therefore, since the phase difference between the frequency signal from the voltage controlled oscillator 1 and the standard signal is handled as a digital value, the phase difference can be made constant with high accuracy by adjusting the number of bits. If the quasi-signal has high frequency stability, a frequency signal of a desired frequency with extremely high frequency stability can be obtained.
  • Figure 12 shows the frequency stability characteristics of OCX O.
  • OCXO has good stability for a short time, but tends to deteriorate with time.
  • the long-term stability becomes as good as the short-term stability as shown in FIG.
  • the frequency of the standard signal and the output frequency of the voltage controlled oscillator are not limited to 1: 4. This ratio is arbitrary, but the output frequency of the voltage-controlled oscillator must be at least twice that of the standard signal. Even when both frequencies are other than 1: 4, the I and Q values can be obtained by selecting the frequency based on the sampling theorem.
  • the orthogonal transform unit carrier remover
  • the orthogonal transform unit generally performs quadrature detection with a sine wave signal having a frequency of ⁇ ( ⁇ 2 ⁇ (angular velocity is ⁇ ) with respect to the sine wave signal specified by the digital signal from the AZD converter 11.
  • the vector rotating at the frequency of the difference between the frequency of the frequency signal specified by the digital signal of the ⁇ / D converter 11 and the frequency of the sine wave signal used for detection can be extracted.
  • the real part and the imaginary part when this vector is displayed in a complex form can be taken out.
  • the carrier remover branches the output line of the AZD converter 11 and cos ( ⁇ And a multiplication unit for multiplying the sinusoidal signal by one sin (c Ot), and a single pass filter provided in the subsequent stage of the multiplication unit.
  • the present invention can also be applied to conventional PLL devices.
  • processing corresponding to the charge pump 105 subsequent to the phase comparator 104 is performed by digital processing, and the latest digital data corresponding to the phase comparison value of the phase comparator 104 is stored in the digital processing unit. Is stored in the storage unit. Then, for example, the signal level of the external clock (standard signal) is monitored, and when the level becomes low, the data in the storage unit is used as in the previous embodiment, and the data is The control voltage corresponding to the data can be supplied to the voltage controlled oscillator 1 0 2.
  • the “data relating to phase difference” in the claims means data corresponding to the phase difference.

Abstract

本発明の目的は、外部からの基準周波数信号に電圧制御発振部からの周波数信号を同期させて出力するＰＬＬ装置において、外部からの基準信号に不具合が生じても周波数の変動が抑えられるようにすることにある。具体的な解決手段としては、外部からの基準周波数信号の信号レベルを監視し、その信号レベルが設定範囲内であるときには、位相差データ作成手段により作成された位相差に関するデータを用いてＰＬＬ制御を行うが、前記信号レベルが設定外れたときには、信号の供給が停止あるいは異常が起きたものと認識して記憶部に記憶されている位相差に関するデータ、例えば蓄積している最新のデータあるいは予め作成しておいたデータに切り替えてＰＬＬ制御を行う。

Description

明細書
P L L装置
技術分野
【0 0 0 1】
本発明は、 外部からの基準周波数信号に電圧制御発振部からの周波数信号を同 期させて出力する P L L (Phase Locked Loop) 装置に関する。 背景技術
【0 0 0 2】
移動体通信や地上デジタル放送などの基地局では、 周波数基準信号に対して高 い周波数安定度が要求されている。 一方標準信号は、 セシウム周波数標準発振器 、 ルビジウム標準発振器などにより得られるが、 これらの標準信号は一般に高価 であることから、 各基地局では標準信号を分配して使用している。 分配された標 準信号は例えば P L L回路の位相比較のリファレンス信号として使用され、 この P L L回路から例えば必要とされる周波数の基準ク口ック信号などの基準信号が 得られる。 .
【0 0 0 3】
P L L回路は、 一般に図 1 4に示すように標準信号 1 0 1と、 電圧制御発振器 (Voltage Controlled Oscillator) 1 0 2の出力信号を分周回路 1 0 3で分 周した信号とを位相比較器 1 0 4で比較し、 その位相差に応じた信号をチャージ ポンプ 1 0 5から得て、 その出力をループフィルタ 1 0 6を介して電圧制御発振 器 1 0 2に供給し、 こうして P L L制御を行って精度の高い信号生成を行ってい る。
【0 0 0 4】
ところで外部から導入する標準信号 （外部の基準周波数信号） が消失すると出 力周波数がジャンプし、 P L L回路が放送局の送信装置に使用されている場合に は、 例えその消失が瞬間的なものであったとしても、 配信画像に対して電圧制御 発振器を標準信号に同期させている場合には電圧制御が自走することになり、 電 圧制御の周波数安定性はそれ程高くないことから、 放送に不具合が生じてしまう 【0 0 0 5】
標準信号の消失の原因としては、 ケーブルの劣化、 ケーブルのコネクタの接続 の不具合、 メンテナンスの作業員が触れてはならないところに誤って触れてしま つた場合などが上げられる。 更に標準信号の消失の他にケーブルの劣化により標 準信号のレベルが低下する場合もあり、 この場合には本来の位相差を取り出せず 、 やはり出力周波数が乱れるという課題もある。
【0 0 0 6】
ところで例えば基地局における周波数基準信号については益々高精度性を要求 されている。 例えば本発明者は、 1 H z以下の周波数分解能がある周波数シンセ サイザの開発に取り組んでいるが、 このような機器にたいしては、 基準クロック 信号に対しては極めて高い周波数安定度が要求され、 従来の P L L回路では対応 が困難な事情にある。
【0 0 0 7】
また特許文献 1には、 P L L回路において、 位相比較結果に基づいて周波数調 整演算回路により位相差がゼロになるように制御値を出力すると共に、 この制御 値を定期的にメモリに書き込み、 この書き込まれた制御値を中心として、 予め求 めておいた +制御値と一制御値とに基づいて制御範囲の上限、 下限を求め、 こう して基準クロックの安定度が悪化しても同期クロックが正確に出力されるように した技術が記載されている。 この技術は本発明と同様に P L Lループの途中演算 値をメモリに記憶しておき、 この値を読み出すという手法を採用しているが、 本 発明とは、 目的も、 その手法の組み立て方も全く異なり、 上述の課題を解決でき るものではない。
【0 0 0 8】
特許文献 1
特開 2 0 0 2— 3 5 3 8 0 7号公報 発明の開示
【0 0 0 9】 本発明は、 このような事情の下になされたものであり、 外部からの基準周波数 信号に不具合が生じても周波数の変動を抑えることのできる p L L装置を提供す ることにある。
【0 0 1 0】
本発明の P L L装置は、 供給された制御電圧に応じた周波数の周波数信号を発 振する電圧制御発振部と、
外部からの基準周波数信号の位相と電圧制御発振部からの周波数信号の位相と の位相差を取り出し、 この位相差に関するデータをディジタル値として求める位 相差データ作成手段と、
この位相差に関するデータに基づいて制御電圧を生成するための制御電圧用信 号を出力チる出力手段と、
前記制御電圧用信号に基づいて制御電圧を電圧制御発振部に供給するアナログ 回路と、
前記位相差に関するデータが記憶されている記憶部と、
外部からの基準周波数信号の信号レベルを監視するための監視手段と、 この監視手段にて監視された信号レベルが設定範囲内であるときには、 位相差 データ作成手段により作成された位相差に関するデータを出力手段に供給し、 監 視手段にて監視された信号レベルが設定レベル設定範囲から外れているときには 、 前記記憶部に記憶されている位相差に関するデータを出力手段に供給する切り 替え手段と、 を備えたことを特徴とする。
【0 0 1 1】
この発明において、 「位相差に関するデータ」 とは、 例えば従来からの P L L 装置にて適用されている位相比較部により取り出された両者の位相差に相当する データが相当するが、 位相差そのものの他に位相差の変化分の場合も含まれる。 本発明者は、 後述の実施の形態において詳述するが、 新しい方式の P L L装置を 開発しており、 この場合には、 位相差データ作成手段は、 電圧制御発振部からの 周波数信号に基づいて、 外部からの基準周波数信号をサンプリングしてそのサン プリング値をディジタル信号として出力するアナログ Zディジタル変換部と、 前 記ディジタル信号を直交変換部により直交変換処理して、 前記周波数信号と標準 信号との位相差に相当する位相のベタトルを複素表示したときの実数部分及ぴ虚 数部分を取り出す直交変換部と、 この直交変換部にて得られた前記実数部分及ぴ 虚数部分の各時系列データに基づいてべクトルの角速度を演算する角速度演算部 と、 を備え、 前記位相差に関するデータは、 角速度演算部にて演算された前記位 相差の変化分に対応するべクトルの角速度である。 なお記憶部に記憶される、 角 速度演算部にて演算されたべクトルの角速度とは、 角速度の演算値そのものに限 らず、 例えばこの演算値の積分値なども含まれる。
【0 0 1 2】
本発明のより具体的ない態様としては、 前記信号レベルが設定範囲内であると きには、 位相差データ作成手段により作成された位相差に関するデータは、 出力 手段に供給されると共に記憶部に記憶され、 こうして記憶部には最新の位相差に 関するデータが蓄積され、 前記信号レベルが設定レベル設定範囲から外れている ときには記憶部に蓄積されたデータが出力部に供給されるようにすることができ る。 また前記記憶部に記憶されている位相差に関するデータとしては、 予め外部 で作成されたデータ、 例えば装置を製造するときにオペレータが作成したデータ であってもよい。
【0 0 1 3】
前記出力手段の例としては、 前記位相差に関するデータに対応するデューティ 比でパルス列を出力するパルス幅変調部を挙げることができる。
【0 0 1 4】
本発明は、 外部からの基準周波数信号の信号レベルを監視し、 その信号レベル が設定範囲内であるときには、 位相差データ作成手段により作成された位相差に 関するデータを用いて P L L制御を行うが、 前記信号レベルが設定範囲から外れ ているとき例えば上限値よりも高いかまたは下限値よりも低いときには、 信号の 供給が停止されたあるいは過入力（レベル以上）であるものと認識して記憶部に記 憶されている位相差に関するデータ、 例えば蓄積している最新のデータあるいは 予め作成しておいたデータに切り替えて P L L制御を行うようにしているので、 外部からの基準周波数信号に不具合が生じても周波数の変動を抑えることができ る効果がある。 図面の簡単な説明
図 1は、 本発明に係る P L L装置の概略を示すプロック図である。
図 2は、 本発明に係る P L L装置の実施の形態の全体構成を示すプロック図であ る。
図 3は、 外部の基準周波数信号と電圧制御発振部の周波数信号との位相差と、 こ の位相差を持ったベタトルとの関係を示す説明図である。
図 4は、 上記の実施の形態に用いられる補正処理部示す構成図である。
図 5は、 べクトルが間延びしたときに検出誤差が生じる様子を示す説明図である 図 6は、 相前後するタイミングでサンプリングしたべクトルの位相差 （角速度） を示す説明図である。
図 7は、 上記の実施の形態に用いられる角速度演算部を示す構成図である。 図 8は、 P WM制御部の出力と O C X Oの入力電圧との関係を示す説明図である 図 9は、 PWMの入力値と O C X Oの入力電圧との関係を示す特性図である。 図 1 0は、 外部の基準周波数信号と電圧制御発振部の周波数信号との位相差に変 化がないときのサンプリングの様子とベタトルとを示す説明図である。
図 1 1は、 外部の基準周波数信号と電圧制御発振部の周波数信号との位相差に変 化があるときのサンプリングの様子とべクトルとを示す説明図である。
図 1 2は、 外部の基準周波数信号が正常な場合及び消失した場合における夫々の
P L L装置の動作を示すフロー図である。
図 1 3は、 本発明を実施しない場合の O C X Oの周波数安定度特'性を示す特性図 である。
図 1 4は、 本発明を実施した場合の O C X Oの周波数安定度特性を示す特性図で ある。
図 1 5は、 従来の P L L装置を示すブロック図である。 発明を実施するための最良の形態 【0 0 1 5】
本発明は従来の P L L装置にも適用できるが、 この実施の形態では、 本発明者 が開発した新規な原理に基づいて動作する P L L装置に適用された例を示す。 先 ず図 1を参照しながら本発明の動作原理について簡単に概略的な説明をしておく 。 この例では、 外部からの標準信号、 例えばセシウム周波数標準発振器、 ルビジ ゥム標準発振器などにより得られた標準信号である例えば 1 O MH zの正弦波信 号に基づいて 4 O MH zの例えば矩形波である周波数信号を得ている。 この周波 数信号は矩形波に限らず正弦波信号であってもよい。 本発明の動作原理は次の通 りである。 先ず電圧制御発振器例えば恒温槽付き水晶発振器 (O C X O) 1から 4 O MH zの矩形波である周波数信号により A/D (アナ口グノディジタル） 変 換部 1 1により標準信号をサンプリングし、 ディジタル信号を得る。
【0 0 1 6】
次ぎにこのディジタル信号を直交変換部 2により直交変換処理し、 標準信号と 電圧制御発振部 1からの周波数信号 （以下クロック信号ともいう） との位相差を 示す実数部分 （実数軸成分 （I ) ) 及び虚数部分 （虚数軸成分 （Q) ) 、 即ち前 記位相差に相当する位相のベクトルを複素表示したときの実数部分 （I ) 及び虚 数部分 （Q) を取り出す。 そして角速度演算部 3により前記べクトルの角速度を 演算 （検出） し、 電圧出力部 4によりこの角速度に対応する制御電圧 （直流電圧 ) を生成して、 電圧制御発振部 1はこの制御電圧に対応する周波数信号を出力す る。 従って前記標準信号と電圧制御発振部 1の周波数信号との位相差が変化する と、 前記ベクトルが回転するので、 その回転を止めるように水晶発振器の出力周 波数がコントロールされることになる。 即ち、 図 1の回路は P L Lを構成してお り、 前記位相差がロックされると、 標準信号が 1 O MH zに安定していれば、 電 圧制御発振部 1の周波数信号も 4 O MH zに安定することになる。
【0 0 1 7】
そして通常は、 角速度演算部 3により演算されたベクトルの角速度 （前記位相 差の変化分） を電圧出力部 4に出力するが、 標準信号が消失したと判断したとき には、 スィッチ部 3を切り替えて記憶部 7内に記憶されているベタトルの角速度 を電圧出力部 4に出力する。 【0 0 1 8】
以下に本発明の実施の形態の詳細を説明する。 図 2において、 点線で囲んだ 2 0にて示す部分は、 コンピュータの内部に設けられており、 後述の PWM信号を 生成する部位まではソフトウェアにより実行される。 直交変換部 （キャリアリム ーブ） 2は、 この例では標準信号 1 0及び電圧制御発振部 1からの周波数信号が 夫々が 1 0 MH z及び 4 0 MH zであり、 1 ： 4の関係にあるので、 A ^D変換 部 1 1からのディジタル信号に順次 + 1、 + 1を掛け算することにより、 前記実 数部分 （I ) 及び虚数部分 （Q) の組が取り出され、 続いて順次一 1、 一 1を掛 け龛することにより前記実数部分 （I ) 及び虚数部分 （Q) の組が取り出され、 この演算処理を繰り返すことで、 標準信号 1 0及び電圧制御発振部 1からの周波 数信号の位相差を監視することができる。
【0 0 1 9】
この演算の様子を図 3に示すと、 標準信号 1 0に対するサンプリングのタイミ ングが Θだけ遅れているとし、 周波数の関係が 1 ： 4を維持している場合には、 図 3 ( a ) に示すようにサンプリングのタイミングは〇印で記載したようになる 。 従って初めの 2つのサンプリング値に各々 + 1を掛けた値の組は、 図 3 ( b ) に示すように、 I軸 （実数軸） から一 0だけ位相がずれたベタトルの実数部分及 び虚数部分となる。 また次の 2つのサンプリング値に各々一 1を掛けた値の組に ついても、 I軸 （実数軸） 力 らー 0だけ位相がずれたベクトルの実数部分及ぴ虚 数部分となる。 つまりこれらサンプリングの間に前記位相差が 0で一定であれば 、 前記ベクトルは止まっていることになる。
【0 0 2 0】
直交変換部 2は、 この例では上述の演算を行うために、 電圧制御発振部 1から の周波数信号によりスィッチ 2 1を順次切り替えると共に、 切り替えられた一方 のラインにおいて掛け算部 2 2により A/D変換部 1 1の出力に対して + 1と一 1とを交互にかけ算することで前記実数部分を取得し、 また切り替えられた他方 のラインにおいて掛け算部 2 3により A/D変換部 1 1の出力に対して + 1と一 1とを交互に掛け算することで前記虚数部分を取得するように構成されている。
【0 0 2 1】 直交変換部 2の後段にはフィルタ 2 4が設けられている。 このフィルタ 2 4は 、 高調波成分を除去する機能を有する。
【0 0 2 2】
フィルタ 2 4の後段には、 前記べクトルの実数部分である I値とベタトルの虚 数部分である Q値とについて夫々補正処理するための補正処理部 5が設けられて いる。 この補正処理部 5は、 前記 I値及ぴ Q値を夫々ベクトルのスカラー量で割 り算することにより、 ベタトルの単位長さ当たりの I値及び Q値を求める処理を 行う。 即ち、 ベクトルに符号 Vを割り当てると、 補正処理部 5は図 4に示すよう に、 I値と Q値とを夫々 2乗して加算し、 その加算値の平方根を算出してべクト ル Vのスカラー量 I V Iを求め、 I値及び Q値を I V Iで割り算するように構成 されている。
【0 0 2 3】
このように I値及び Q値を補正する理由は次の通りである。 この実施の形態で は、 ベクトル Vがどれだけ回転したか （前記位相差がどれだけ変化したか） を算 出するにあたり、 図 5に示すように n番目のサンプリングにより求めたべクトル V ( n ) と （n— 1 ) 番目のサンプリングにより求めたベクトル V ( n— 1 ) と を結ぶベタトル Δ νを含む因子により評価している。 このため例えば標準信号の 波形のゆらぎなどによりべクトルがいわば間延びして Δ νが Δ ν 、になってしま うと、 Δ Vとべクトルの回転量 Δ φとの対応関係が崩れてしまい、 べクトルの角 速度の検出値の信頼性を損ねるおそれがある。 そこで既述のように補正処理を行 うことにより、 各タイミングにおける I値及ぴ Q値がベタトルの単位長さに対応 する値として揃えられるので、 べクトルの間延びの影響を排除することができる
【0 0 2 4】
更に図 2に示すように前記補正処理部 5の後段には、 べクトルの角速度を求め るための角速度演算部 6が設けられている。 この角速度演算部 6は、 ベクトルの 角速度を求める機能を備えているので、 結局前記位相差の変化分を検出する機能 を備えていることになる。 角速度演算部 6について図 6及ぴ図 7を参照して説明 すると、 図 6に示すように、 （η— 1 ) 番目のサンプリングにより求めたベタト ル V (n— 1) と n番目のサンプリングにより求めたベクトル V (n) =V (n — 1) +Δνとのなす角度 Δ φは、 定数を Κとすると、 ベクトルの角速度 （周波 数） がサンプリング周波数よりも十分に小さければ、 （4) 式で近似できる。 た だし Δφは、 V (η) の位相 φ (η) と V (η— 1) の位相 φ (η— 1) との差 であり、 また imagは虚数部分、 conj {V (n) } は V (n) の共役べクトルであ る。
【0025】
Δ φ=Κ · imag [Δν · conj {V (n) } ] …… （1)
ここで I値及ぴ Q値について n番目のサンプリングに対応する値を夫々 I (n ) 及ぴ Q (n) とすれば、 Δν及ぴ conj {V (n) } は複素表示すると夫々 （2 ) 式及び （3) 式で表される。
【0026】
厶 ν=Δ I + j AQ ······ (2)
conj {V (n) } = 1 (n) - j Q (n) …… (3)
ただし Δ Iは I (n) - I (n- 1) であり、 ΔΟは Q (n) _Q (n- 1) である。 （2) 式及ぴ （3) 式を （1) 式に代入して整理すると、 A φは (4) 式で表されることになる。
【0027】
Δφ = ΑΟ · I (η) 一厶 1 · <3 (η) …… （4)
前記角速度演算部 6は、 この （7) 式の演算を行って Δ φの近似値を求めるも のであり、 その構成は図 7に示す通りである。 角速度演算部 6に入力された I値 が η番目のサンプリングに対応する値である I (η) であるとすると、 レジスタ 61には、 一つ前のタイミングである （η— 1) 番目のサンプリングに対応する I (η-1) が保持されており、 これらが突き合わせ回路部 62で突き合わされ て I (η) と I (n—l) との差分 Δ Iが取り出され、 I (n) 及び Δ Iが演算 部 65に入力される。 また Q値についてもレジスタ 63及ぴ突き合わせ回路部 6 4により同様に処理されて Q (n) 及ぴ Δ<3が演算部 65に入力される。 そして 演算部 65では、 （4) 式の演算を行って Δ φを求める。 詳しくは演算部 65の 演算結果は Δ φとして評価したものである。 【0 0 2 8】
ここでベクトル V ( n— 1 ) と V ( n ) とが求まればこの間の角度 Δ φを求め る手法あるいは評価する手法は種々の数学的手法を使うことができ、 本発明は、 上述の手法に限定されるものではない。
【0 0 2 9】
図 2に戻って、 前記角速度演算部 6の後段には、 角速度演算部 6で演算された 角速度を積分する積分回路部 7 1と、 この積分回路部 7 1からの積分値を平滑ィ匕 処理するためのラグリードフィルタ 7 2と、 ラグリードフィルタ 7 2からの出力 値に基づいて PWM制御されたパルス列を出力する PWM制御部 7 3と、 がこの 順に設けられている。 なお図 2のスィッチ部 3などに関しては後述する。 PWM 制御部 7 3は、 ラグリードフィルタ 7 2からの出力値に基づいてデューティ比が 制御されたパルス列を出力する機能を有するものであり、 例えば 1 0 0 m s毎に 前記出力値に応じたデューティ比のパルス列を出力する。
【0 0 3 0】
PWM制御部 7 3の後段には、 アナログループフィルタ 1 2が設けられ、 この アナログループフィルタ 1 2は、 PWM制御部 7 3からのパルス列を積分して直 流電圧に平滑化し、 水晶発振器 1の制御端子に供給する役割を果たす。 PWM制 御部 7 3及びアナログループフィルタ 1 2は、 図 1に対応させると電圧出力部 4 にネ目当する。
【0 0 3 1】
ここで P WM制御部 7 3及ぴアナ口グループフィルタ 1 2に関してより具体的 に説明しておくと、 図 8に示すように例えばベク トルの角速度がゼロであれば （ 前記位相差に変化がなければ） 、 ラグリードフィルタ 7 2からの出力値に基づい てデューティ比 5 0 %のパルス列が例えば 1 0 0 m sだけ PWM制御部 7 3力 ら 出力される。 このパルス列のレベルが 4 Vであるとすると、 アナログループフィ ルタ 1 2の出力電圧つまり水晶発振器 1の入力電圧は 5 0 %に対応する + 2 Vに なる。 そしてべクトルが回転すると、 その角速度に応じたデューティ比のパルス 列が P WM制御部 7 3から出力されることになる。 P WM制御部 7 3の入力値と アナログループフィルタ 1 2の出力値との関係は、 例えば図 9に示すことができ る。 図 9において横軸は、 ベクトルが回転した角度に対応する値である。
以上において、 この実施の形態における直交変換部 2から積分回路部 7 1に至 るまでのプロックは、 特許請求の範囲でいう 「外部からの基準周波数信号の位相 と電圧制御発振部からの周波数信号の位相との位相差を取り出し、 この位相差に 関するデータをディジタル値として求める位相差データ作成手段」 に相当し、 角 速度演算部 6にて演算された角速度つまり前記位相差の変化分は、 「位相差に関 するデータ」 に相当する。 なおこの'位相差の変化分を積分して出力しているが、 この積分値も位相差の変化分に相当するものであり、 積分回路部 7 1の入出力側 で用語を変える意味はないと思われる。
【0 0 3 2】
そして前記積分回路部 7 1とラグリードフィルタ 7 2との間には、 スィッチ部 3が設けられ、 このスィツチ部 3は、 ラグリードフィルタ 7 2への入力信号が前 記積分回路部 7 1と C P Uインターフェイス 8 1との間で切り替えるためのもの である。 C P Uインターフェイス 8 1は C P U 8 3に接続され、 C P U 8 3によ り不揮発メモリ 8 4から読み出されたデータが C P Uインターフェイス 8 1を介 してスィッチ部 3に与えられる。
【0 0 3 3】
またこのスィツチ部 3の切り替えを行うためのレベル監視部 8 2が設けられて いる。 既述の補正処理部 5では、 図 4に示すようにベクトル Vのスカラー量 I V Iが求められるが、 スカラー量 I V Iに対応する （I 2 + Q2 ) の平方根は外部か らの基準周波数信号である標準信号 1 0の振幅に対応している。 そこでレベル監 視部 8 2は、 I 2 + Q2の値を監視し、 この値が設定範囲内のときには所望の振幅 である標準信号が送られているのでラグリードフィルタ 7 2の入力を前記積分回 路部 7 1側に切り替えておき、 1 2 + Q2の値が設定範囲から外れたときには標準 信号の振幅異常が起きているかあるいは標準信号が消失したものと判断してラグ リードフィルタ 7 2の入力を前記不揮発メモリ 8 4側に切り替える。 図 2では、 スィッチ部 3により切り替えが行われるように記載してあるが、 ソフトウェアで 処理しているので、 実際にはデータの読み出しを切り替えている。 またレベル監 視部 8 2おけるレベル判断のしきい値は、 設定範囲の下限値と上限値とからなり 、 下限値及ぴ上限値は夫々例えば例えば一 5 d B及ぴ + 5 d Bに夫々設定される が、 このしきい値はシステムにより異常と判断されるレベルに応じて変わってく る。
【0 0 3 4】
ここで不揮発メモリ 8 4内のデータに関して述べると、 スィッチ部 3が積分回 路部 7 1側に切り替わつているときには、 積分回路部 7 1の積分値はラグリード フィルタ 7 2内のレジスタに取り込まれ、 ラグリードフィルタ 7 2はこのレジス タ内のデータに基づいて処理を行う。 またこのレジスタ内のデータは、 C P Uィ ンターフェイス 8 1及び C P U 8 3を経由して不揮発メモリ 8 4に書き込まれる 。 不揮発メモリ 8 4に書き込まれるデータ数は例えば 3バイト分であるが、 この 数は内部演算のビット数により変わってくる。 そして不揮発メモリ 8 4において は順次古レ、データが廃棄され、 最新のデータが取り込まれる。
【0 0 3 5】
以上のようにこの実施の形態の構成をプロック化して説明したが、 実際の演算 あるいはデータ処理は、 ソフトウェアにより実行される。
【0 0 3 6】
次に上述実施の形態の作用について述べる。 電圧制御発振部 1からの矩形波ま たは正弦波である 4 O MH zの周波数信号が外部からの 1 O MH zの標準信号を サンプリングし、 そのサンプリング値が直交変換部 2に与えられる。 直交変換部 2では既述のように 4 0 MH zのクロックによりスィッチ 2 1が I値側、 Q値側 に交互に切り替えられるので、 2 0 MH zのクロック.により I値と Q値との組が 取り出される.ことになる。 この I値及び Q値は、 電圧制御発振部 1からの 4 0 M H zの周波数信号と 1 O MH zの標準信号との位相差 Θを持つベタトルを複素平 面上であらわしたときの当該べクトル Vの実数軸成分及び虚数軸成分に相当する ものである。 そしてこれら I値と Q値とが夫々フィルタ 2 4にて高域成分除去の 処理がなされ、 次いで補正処理部 5にて既述のように I値と Q値とで決まるベタ トル Vの補正処理 （図 4、 図 5参照） がされる。 そしてこの I値と Q値との時系 列データに基づいて、 図 7に示したように角速度演算部 6にてベタトル Vの角速 度 Δ φが求まる。 この場合、 Δ φが十分に小さく、 s i η Δ φ = Δ φであるとし て取り扱つているため、 あるタイミングにおけるベクトル V (n— 1) と次のタ イミング （このタイミングは 20MHzのクロックのタイミングである） におけ るベクトル V (n) とを結ぶベクトル AVの長さにより角速度 Δ φを評価してい る。
【0037】
一方レベル監視部 82により既述のように 12 + Q2の値を評価値として標準信 号の信号レベルを監視し、 12 +Q2の値が設定範囲内であれば標準信号は正常に 供給されているものとして、 スィッチ部 3が積分回路部 71側に切り替わつてい る。 従って積分回路部 71にて積分された角速度 Δ φの積分値はラグリードフィ ルタ 72に出力されて平滑化処理され、 その値に対応するデューティ比のパルス 列が PWM制御部 73にて生成される。 このパルス列がアナログループフィルタ により積分されて制御電圧である直流電圧が生成され、 この直流電圧により電圧 制御発振部 1の出力周波数がコントロールされる。
【0038】
今、 外部からの標準信号が 1 ΟΜΗζで安定しているものとすると、 電圧制御 発振部 1の出力周波数が 40 MHzの場合には、 図 3 (a) に示したように標準 信号の 1サイクル中の 4つのサンプリングポイントは、 夫々 0度、 90度、 18 0度、 270度に対して 0だけ位相がずれた位置にある。 従ってこの場合には、 標準信号と電圧制御発振部 1の周波数信号とは、 位相差が Θで一定であり、 前記 ベクトル Vは図 3 (b) に示したように停止している。 ここで図面の記載を簡単 化するために Θをゼロとして説明を進めると、 前記位相差がゼロで一定であると 、 サンプリングのタイミングは図 10 ( a ) に示すようになり、 I値、 Q値の組 は、 （0、 1) となり、 ベクトル Vは実数軸に対して 90度の位置に停止してい る。 従ってベクトル Vの角速度はゼロであるから、 PWM制御部 73力、らは、 デ ユーティ比 50 %のパルス列が出力され、 電圧制御発振部 1には 2 Vの電圧が供 給され、 その出力周波数は 40MHzとなる。
【0039】
ここで電圧制御発振器 1の出力周波数が 4 OMH zよりも低くなったとすると 図 1 1 (a) に示すように、 今まで 0度、 90度、 180度、 270度であった サンプリングのタイミングが 0度、 Δφ、 90度 +2 Δψ、 180度 +3 Δφ、 270度 +4 Δ φとなり、 ベタトル Vは図 11 (b) で示すように角速度 Δ で 右に回り始める。 なお 2 OMHzのクロックのタイミングでべクトルが取り出さ れるので、 角速度は Δ φ,25 n sであるが、 便宜上 Δ ψとして記載する。 そし てこの角速度 Δ φに対応して前記デューティ比が大きくなり、 電圧制御発振部 1 の入力電圧が增加し、 その出力周波数が角速度 Δφ、 つまり位相差の変化分 に対応する量だけ増加し、 こうして電圧制御発振部 1の出力周波数が 40 ΜΗ ζ にロックされることになる。
【0040】
一方、 標準信号がトラブルにより入力されなくなったとすると、 I2+Q2の値 が設定値から外れるのでつまり下限値よりも低くなるので、 レベル監視部 82は スィツチ部 3を不揮発メモリ 84側に切り替える。 不揮発メモリ 84には既述の ようにそれまでの最新データ、 即ち角速度 Δ φの積分値の時系列データが書き込 まれているので、 この最新データを読み出し、 ラグリードフィルタ 72に与えて いく。
【0041】
図 12には、 標準信号の信号レベルの大きさと不揮発メモリ 84及びラグリー ドフィルタ 72のデータ処理とを対応させたフローを示してある。 即ち、 プログ ラムにより直前までの運転状態について、 積分回路部 71の積分値を使用する通 常モードと不揮発メモリ 84内のデータを使用する内部データ使用モードとのい ずれで処理されているかを判断する （ステップ S 1) 。.例えば装置の立ち上げ時 においては通常モードでスタートするように設定されている。 このモードはフラ グなどにより識別できる。 そして通常モードで運転されていると判断されると、 レベル監視部 82により標準信号のレベルが設定範囲内であるか否カゝ判断され （ ステップ S 2) 、 設定範囲内であれば通常モードとして認識し （ステップ S 3) 、 積分回路部 71からの積分値をつまりラグリードフィルタ 72内のレジスタに 保持されたデータを不揮発メモリ 84に記憶する （ステップ S 4) と共にラグリ ードフィルタ 72にて処理する （ステップ S 5) 。
【0042】 またステップ S 2にて標準信号のレベルが設定範囲から外れていると判断され ると、 不揮発メモリ 8 4からデータを読み出し、 読み出したデータをラグリード フィルタ 7 2に与える （ステップ S 7及ぴ S 9 ) 。 更にステップ S 1に戻ると、 このときは内部データ使用モードであるからステップ S 1 0に進み、 レベル監視 部 8 2により標準信号のレベルが設定範囲内か否か判断される。 この場合、 標準 信号のレベルは下限値よりも小さいのでステップ S 7に進み、 以下順次不揮発メ モリからデータが読み出されていく。 即ち、 ラグリードフィ^^タ 7 2内のレジス タ内には常に最新のデータが保持されているので、 積分回路部 7 1からの出力を 停止することにより、 それ以降はレジスタ内のデ、ータをサイタリックに読み出す ことで最新のデータが使用されることになる。
【0 0 4 3】
ここで標準信号の供給が復帰してそのレベルが設定範囲に入ると、 ステップ S 1 0からステップ S 3に進み、 不揮発メモリ 8 4内のデータに代えて積分回路部 7 1の積分値がラグリードフィルタ 7 2に与えられる。 以上のような一連の動作 において、 標準信号の信号レベルが設定範囲内から外れると、 図示しない表示部 には標準信号の消失あるレ、は異常対応する表示がなされ、 標準信号の信号レベル が設定範囲内に戻ると、 復帰に対応する表示がなされる。
【0 0 4 4】
上述の実施の形態によれば、 外部からの基準周波数信号である標準信号と電圧 制御発振部 1からのクロックとの位相差の変化分に対応する最新データを記憶部 である不揮発メモリ 8 4に取り込んでおき、 標準信号 信号レベルが設定範囲か ら外れていると判断したときには、 標準信号の供給が停止されたか標準信号に異 常が起きたものと認識して角速度演算値 （位相差の変化分） の積分値の出力を止 め、 変わりに記憶部に記憶されている最新データに切り替えて P L L制御を行う ようにしてレ、るので、 標準信号に不具合が生じても周波数の変動を抑えることが でき、 例えば移動体基地局や放送局の送信を安定して行うことができる。
【0 0 4 5】
また本発明では、 スイツチ部 3を例えば C P U 8 3側から強制的に切り替える ことができるようにしてもよく、 この場合には次の利点がある。 積分回路部 7 1 の出力値は、 電圧制御発振部 1である O C X Oの周波数の経時変化などにより変 化する場合があるが、 積分回路部 7 1の出力値を不揮発性メモリ 8 4に記憶して おけば、 装置の電源が切られ、 再起動したときに不揮発性メモリ 8 4からデータ を読みだしてラグリードフィルタ 7 2内のレジスタに書き戻すことで、 電源オフ 時の状態に復帰させることができ、 つまり最新調整状態から再起動することがで き周波数誤差が低減できる。 また外部からの標準信号が切断されている場合であ つても電源ォフ時の状態に復帰させることができる。
【0 0 4 6】
更に不揮発メモリ 8 4内のデータを変更することで電圧制御発振部 1の発振周 波数を変更することができるので、 製造段階における単体周波数調整をデータの 設定というソフト的な操作で行うことができる。
【0 0 4 7】
上述の例では、 不揮発メモリ 8 4に積分回路部 8 1からの最新のデータを記憶 していた。 この手法はラグリードフィルタ 7 2内のレジスタ内のデータをそのま ま使用できる利点があるが、 本発明では、 積分回路部 8 1からの時系列データに 対応する適切なデータを予め作成しておいてこれを不揮発メモリ 8 4内に記憶し ておき、 このデータをラグリードフィルタ 7 2が読み出すようにしてもよい。.あ るいはラグリードフィルタ 7 2からの時系列データに対応する適切なデータを予 め作成しておいてこれを不揮発メモリ 8 4内に記憶しておき、 このデータを標準 信号のレベルが設定範囲から外れたと判断したときに、 P WM制御部 7 3に入力 されるデータをラグリードフィルタ 7 2からの出力に代えて不揮発メモリ 8 4か らのデータを使用するようにしてもよい。
【0 0 4 8】
ここで上述実施の形態における P L L制御方式の利点についても述べておくと 、 この装置は、 A/D変換部 1 1にて圧制御発振部 1からの周波数信号により外 部からの標準信号をサンプリングし、 そのサンプリング値を直交処理して既述の ベクトルを得、 そのベクトルを監視するようにしている。 従って電圧制御発振部 1からの周波数信号と標準信号との位相差をディジタル値で取り扱っているので 、 そのビット数を調整することで、 位相差を高精度に一定ィヒすることができ、 標 準信号が高い周波数安定度を備えていれば、 極めて高い周波数安定度を備えた所 望の周波数の周波数信号を得る'ことができる。
【0049】
図 12に OCX Oの周波数安定度特性を示すと、 OCXOは短時間の安定度は 良いが、 時間が経過すると安定度が悪くなる傾向にある。 これに対して OCXO を上述の実施の形態に組み込むことにより、 図 13に示すように長期安定度が短 期安定度のように良好になることが分かる。
【0050】
また本発明は、 標準信号の周波数と電圧制御発振部の出力周波数が 1 ： 4に限 定されるものではない。 この比率は任意であるが、 電圧制御発振部の出力周波数 は標準信号の周波数の 2倍以上であることが必要である。 両者の周波数が 1 ： 4 以外の場合でも標本化定理に基づいて周波数を選択することにより I値及び Q値 を求めることができる。 即ち、 一般的には直交変換部 （キャリアリムーブ） は、 AZD変 «11からのディジタル信号により特定される正弦波信号に対して周 波数が ω(ΚΖ2π (角速度が ωθ の正弦波信号により直交検波を行い、 Α/ D変換器 11のディジタル信号により特定される周波数信号の周波数と検波に用 いる正弦波信号の周波数との差の周波数で回転するべクトルを取り出すことかで きる。 より詳しくはこのべクトルを複素表示したときの実数部分及び虚数部分を 取り出すことができる。 具体的にはキャリアリムープは、 AZD変換器 11の出 カラインを分岐し、 前記正弦波信号に対して cos (ωθ を掛け算する掛け算部 と前記正弦波信号に対して一 sin (c Ot) を掛け算する掛け算部と、 これら掛け 算部の後段に夫々設けられた口一パスフィルタとにより構成できる。
【0051】
本発明は、 従来の PLL装置にも適用することができる。 例えば図 15に示す PLL回路において位相比較器 104の後段のチャージポンプ 105に相当する 処理をディジタル処理で行うようにし、 ディジタル処理部内に位相比較器 104 の位相比較値に相当するディジタル値の最新データを記憶部に記憶しておく。 そ して例えば外部クロック （標準信号） の信号レベルを監視し、 そのレベルが小さ くなつたときには先の実施の形態と同様に、 記憶部内のデータを用い、 そのデー タに対応する制御電圧を電圧制御発振部 1 0 2に供給するようにすることができ る。 この場合、 特許請求の範囲の 「位相差に関するデータ」 とは、 位相差に相当 するデータということになる。

Claims

請求の範囲
1 . 供給された制御電圧に応じた周波数の周波数信号を発振する電圧制御発振 部と、
外部からの基準周波数信号の位相と電圧制御発振部からの周波数信号の位相と の位相差を取り出し、 この位相差に関するデータをディジタル値として求める位 相差データ作成手段と、
この位相差に関するデータに基づいて制御電圧を生成するための制御電圧用信 号を出力する出力手段と、
前記制御電圧用信号に基づいて制御電圧を電圧制御発振部に供給するアナ口グ 回路と、
前記位相差に関するデータが記憶されている記憶部と、
外部からの基準周波数信号の信号レベルを監視するための監視手段と、 この監視手段にて監視された信号レベルが設定範囲内であるときには、 位相差 データ作成手段により作成された位相差に関するデータを出力手段に供給し、 監 視手段にて監視された信号レベルが設定レベル設定範囲から外れているときには 、 前記記憶部に記憶されている位相差に関するデータを出力手段に供給する切り 替え手段と、 を備えたことを特徴とする P L L装置。
2 . 前記信号レベルが設定範囲内であるときには、 位相差データ作成手段によ り作成された位相差に関するデータは、 出力手段に供給されると共に記憶部に記 憶され、 こうして記憶部には最新の位相差に関するデータが蓄積され、 前記信号 レベルが設定レベル設定範囲から外れているときには記憶部に蓄積されたデータ が出力部に供給されることを特徴とする請求項 1記載の P L L装置。
3 . 位相差データ作成手段は、 電圧制御発振部からの周波数信号に基づいて、 外部からの基準周波数信号をサンプリングしてそのサンプリング値をディジタル 信号として出力するアナ口グ Zディジタル変換部と、
前記ディジタル信号を直交変換部により直交変換処理して、 前記周波数信号と 標準信号との位相差に相当する位相のベタトルを複素表示したときの実数部分及 ぴ虚数部分を取り出す直交変換部と、 この直交変換部にて得られた前記実数部分及び虚数部分の各時系列データに基 づいてべクトルの角速度を演算する角速度演算部と、 を備え、
前記位相差に関するデータは、 角速度演算部にて演算された、 前記位相差の変 化分に対応するべクトルの角速度であることを特徴とする請求項 1記載の P L L 装置。
4 . 前記位相差に関するデータは、 外部からの基準周波数信号の位相と電圧制 御発振部からの周波数信号の位相との位相差に相当するデータであることを特徴 とする請求項 1記載の P L L装置。
5 . 前記出力手段は、 前記位相差に関するデータに対応するデューティ比でパ ルス列を出力するパルス幅変調部であることを特@ [とする請求項 1に記載の P L L装置。
PCT/JP2007/057693 2006-03-31 2007-03-30 Ｐｌｌ装置 WO2007114501A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/225,565 US7755436B2 (en) 2006-03-31 2007-03-20 PLL apparatus
EP07741129A EP2003780B1 (en) 2006-03-31 2007-03-30 Pll device
CN2007800109642A CN101411068B (zh) 2006-03-31 2007-03-30 Pll装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-100614 2006-03-31
JP2006100614A JP4356946B2 (ja) 2006-03-31 2006-03-31 Ｐｌｌ装置

Publications (1)

Publication Number Publication Date
WO2007114501A1 true WO2007114501A1 (ja) 2007-10-11

Family

ID=38563759

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/057693 WO2007114501A1 (ja) 2006-03-31 2007-03-30 Ｐｌｌ装置

Country Status (6)

Country Link
US (1) US7755436B2 (ja)
EP (1) EP2003780B1 (ja)
JP (1) JP4356946B2 (ja)
KR (1) KR101024796B1 (ja)
CN (1) CN101411068B (ja)
WO (1) WO2007114501A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4356947B2 (ja) * 2006-03-31 2009-11-04 日本電波工業株式会社 Ｐｌｌ装置
US8386829B2 (en) 2009-06-17 2013-02-26 Macronix International Co., Ltd. Automatic internal trimming calibration method to compensate process variation
JP5458719B2 (ja) 2009-07-24 2014-04-02 日本電気株式会社 クロック同期システムと通信装置と方法とプログラム
TWI404341B (zh) * 2009-12-31 2013-08-01 Realtek Semiconductor Corp 記憶控制電壓並鎖定頻率訊號之電路、鎖相迴路裝置與其控制方法
US8330509B2 (en) * 2010-04-12 2012-12-11 Intel Mobile Communications GmbH Suppression of low-frequency noise from phase detector in phase control loop
KR20150081848A (ko) 2014-01-07 2015-07-15 삼성디스플레이 주식회사 표시 패널의 구동 전압 발생 방법 및 이를 수행하는 표시 장치
US9602113B2 (en) * 2014-08-27 2017-03-21 Qualcomm Incorporated Fast frequency throttling and re-locking technique for phase-locked loops
CN109088633B (zh) * 2018-09-20 2021-12-03 郑州云海信息技术有限公司 一种脉冲产生器、脉冲产生方法及电子设备
CN109584773B (zh) * 2018-12-24 2022-04-01 惠科股份有限公司 时序控制方法、时序控制芯片和显示装置
CN110932719B (zh) * 2019-11-29 2021-11-23 深圳市皓文电子有限公司 开关电源的时钟信号切换方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672447A (en) 1984-09-03 1987-06-09 U.S. Philips Corporation Circuit arrangement for synchronization of a signal
JPH10173642A (ja) * 1996-12-11 1998-06-26 Hitachi Denshi Ltd クロック同期回路
US6282500B1 (en) 1998-09-09 2001-08-28 Qualcomm Inc. Accumulated phase measurement using open-loop phase estimation
JP2002505827A (ja) * 1998-03-20 2002-02-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 符号クロス積自動周波数制御ループ
JP2002353807A (ja) 2001-05-29 2002-12-06 Nec Saitama Ltd 周波数同期装置および周波数同期制御方法
JP2004235858A (ja) * 2003-01-29 2004-08-19 Sony Corp 位相波形ゲイン制御方法及び位相波形ゲイン制御装置
JP2005109551A (ja) * 2003-09-26 2005-04-21 Matsushita Electric Ind Co Ltd Ｐｌｌ回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2515902B1 (fr) * 1981-11-03 1985-12-06 Telecommunications Sa Dispositif numerique de synchronisation d'horloge et son application aux reseaux de connexion
EP1422825B1 (en) * 2002-11-21 2006-02-01 Sony Ericsson Mobile Communications AB Oscillator frequency control
JP4356947B2 (ja) * 2006-03-31 2009-11-04 日本電波工業株式会社 Ｐｌｌ装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672447A (en) 1984-09-03 1987-06-09 U.S. Philips Corporation Circuit arrangement for synchronization of a signal
JPH10173642A (ja) * 1996-12-11 1998-06-26 Hitachi Denshi Ltd クロック同期回路
JP2002505827A (ja) * 1998-03-20 2002-02-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 符号クロス積自動周波数制御ループ
US6282500B1 (en) 1998-09-09 2001-08-28 Qualcomm Inc. Accumulated phase measurement using open-loop phase estimation
JP2002353807A (ja) 2001-05-29 2002-12-06 Nec Saitama Ltd 周波数同期装置および周波数同期制御方法
JP2004235858A (ja) * 2003-01-29 2004-08-19 Sony Corp 位相波形ゲイン制御方法及び位相波形ゲイン制御装置
JP2005109551A (ja) * 2003-09-26 2005-04-21 Matsushita Electric Ind Co Ltd Ｐｌｌ回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2003780A4

Also Published As

Publication number Publication date
US20090146742A1 (en) 2009-06-11
EP2003780B1 (en) 2012-10-17
CN101411068B (zh) 2011-08-24
JP4356946B2 (ja) 2009-11-04
JP2007274612A (ja) 2007-10-18
KR101024796B1 (ko) 2011-03-24
EP2003780A4 (en) 2010-09-22
EP2003780A1 (en) 2008-12-17
KR20080099867A (ko) 2008-11-13
CN101411068A (zh) 2009-04-15
US7755436B2 (en) 2010-07-13

Similar Documents

Publication Publication Date Title
WO2007114501A1 (ja) Ｐｌｌ装置
CN102388536B (zh) 基准频率产生装置
JP5006417B2 (ja) Ｐｌｌ発振回路
JPH11271476A (ja) 基準周波数発生装置
JP4935166B2 (ja) 電力変換装置の位相同期制御装置
JP2001036596A (ja) 周波数オフセット及び位相誤りを同時に減少可能な搬送波周波数復元装置及びその方法
US7812651B2 (en) PLL apparatus
JP4714041B2 (ja) 位相同期ループ回路及びこの位相同期ループ回路の制御方法
JP5270524B2 (ja) クロック位相同期回路
US8466724B2 (en) Frequency synthesizer
JP2000269949A (ja) 位相同期制御装置
JP2003188718A (ja) 基準クロック発生装置の周波数自動調整方法及び周波数自動調整装置
JP3033176B2 (ja) 衛星通信地球局用ａｆｃ装置
JP2000040958A (ja) 基準周波数・タイミング発生装置
JP4921811B2 (ja) 位相同期ループ回路及びこの位相同期ループ回路で使用される制御方法
JPH09146654A (ja) クロック信号発生装置
JPH11304972A (ja) 基準周波数・タイミング発生装置
US8466717B2 (en) Frequency synthesizer
JP2015154249A (ja) 位相同期回路および同期方法
JP2000004152A (ja) 時間周波数基準信号発生器及び基準時間周波数発生装置及びこれを用いる基準時刻発生装置
JP2009212659A (ja) 位相差補正回路及び位相差補正方法
JP2000183799A (ja) 予測制御機能付き自動周波数制御装置
JPH114188A (ja) 周回人工衛星通信用ａｆｃ装置および周回人工衛星通信用周波数変換装置
JP2002243777A (ja) 周波数偏差測定装置
JPH11196073A (ja) クロック切り替え方式

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07741129

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2007741129

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 200780010964.2

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1020087023791

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 12225565

Country of ref document: US