JP2002505827A

JP2002505827A - 符号クロス積自動周波数制御ループ

Info

Publication number: JP2002505827A
Application number: JP54798499A
Authority: JP
Inventors: ルファエル，アントワーヌ
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1998-03-20
Filing date: 1999-03-17
Publication date: 2002-02-19
Also published as: US6304620B1; EP0983632A1; KR20010012760A; CN1273710A; WO1999049575A3; WO1999049575A2; TW517461B

Abstract

(57)【要約】受信器の周波数を送信器の周波数と整合させるための複雑さの少ない自動周波数制御（ＡＦＣ）ループである。受信された入力信号は、電圧制御発振器の正弦信号及び余弦信号によって乗算され、ディジタル化及びフィルタリングされ、受信された入力信号の余弦関数の符号（最上位ビット）は２つの符号ゲートへの入力を与えるよう符号スライサ回路によって切り出される。２つの符号ゲートの出力は、受信された信号の周波数を整合させるよう電圧制御発振器を制御するのに使用される周波数誤差の推定値を発生するために加算される。ＡＦＣループを実施するのに必要とされる乗算器回路の所望とされる数は、符号スライサ回路の使用及び符号ゲートを使用することにより従来技術のＡＦＣループよりも減少される。

Description

【発明の詳細な説明】符号クロス積自動周波数制御ループ１．発明の分野本発明は、概して受信器の周波数を送信器の周波数と整合させるための複雑さの少ない自動周波数制御（ＡＦＣ）回路に関し、更に特定的には符号クロス積周波数制御回路に関する。２．従来技術自動周波数制御（ＡＦＣ）周波数ロックドループは、主に受信器の周波数を送信器の周波数と整合させるために使用される。コヒーレントな復調では、位相ロックドループ（ＰＬＬ）は典型的には周波数及び位相誤差の両方を推定するために使用される。「位相」は、搬送波信号の周期よりもはるかに長い時間の周期に亘って一定であると仮定される一定変調位相を意味するものとして使用される。従来のＰＬＬ受信器回路は、その内部クロック信号を受信されたクロック信号と比較し調整することによってその同期を維持する。アナログＰＬＬでは、内部クロック信号及び受信されたクロック信号は、クロック信号の位相差に比例する電圧出力パルスを生成する比較器へ供給される。各出力パルスは、位相ロックされた受信器クロック信号を生成するために電圧制御発振器へ印加される電圧を制御するよう積分される。望ましくは、位相誤差は小さい値とされ、電圧制御発振器の周波数は入力周波数と等しく維持される。しかしながら、ＰＬＬは典型的には受信器クロック周波数を中心とする狭い引込み範囲を有し、大きな周波数誤差が存在する場合、ＰＬＬの性能は非常に低い。信頼性の高い動作のために、従来のＰＬＬ回路は捕捉支援回路を使用せねばならず、これは残念ながらクロック回復に必要とされる全ての回路の半分程度に相当しうる。これは、製造費用がチップ領域に比例するＩＣチップ上に回路を実施する場合に費用がかかる。ＡＦＣは、H.Meyr及びG.Ascheidによって「Synchronization in Digital Comm unications，Wiley:New York，NY，1990の中に記載されるように、捕捉中にＰＬＬを支援するために周波数を推定するために使用されうる。幾つかの種類のＡＦＣ回路は、回路性能及び回路の複雑さの様々な実施において使用可能であるが、高性能のクロス積ＡＦＣ回路は電話通信適用において特に適当である。クロス積ＡＦＣ回路は、F.Nataliによる「Noise Performance of Cross-Product AFC wit h Decision Feedback for DPSK signals」,IEEE Trans．Communications，vol． 34，pp.303-307，March 1986、F.Gardnerによる「Properties of Frequency Dif ference Detectors」,IEEE Trans．Communications，vol．33，pp.131-138，Feb ruary 1985及びF.Nataliによる「AFC Tracking Algorithms」,IEEE Trans．Comm unications，vol．32，pp.935-947，August 1986に記載されている。電話通信適用において信号受信器の周波数を信号送信器の周波数に整合させるために主に使用される１つの種類のＡＦＣ回路は、微分を行っている間に未知の周波数オフセットが得られる微分器ＡＦＣである。ワイヤレス通信セルラー電話機システムにおける主な問題は、受信された無線信号の中の、建物及び移動中の乗り物といった地上の妨害物から反射されるマルチパス無線信号による弱め合う干渉である。これにより、受信された無線信号は直接的な見通し線基本信号に異なる量の減衰及び遅延を有する信号反射を加えた和として現れる。マルチパス無線信号を組み合わせるためのＲＡＫＥ概念は、１９５８年に最初に説明され発表されたが、ＲＡＫＥ受信器はProakisによる「Digital Communica tions」,McGraw-Hill，Inc.,1995の中でより詳細に記載されている。ＲＡＫＥ受信器は、送信器の情報のＣＤＭＡ変調を行うために使用される拡散コードに整合される相関器のバンクを含む。拡散コードをうまく選択すると、各遅延路はＲＡＫＥ受信器の別個の分岐回路又は「フィンガー」によって個々に復調されうる。各「フィンガー」が伝送された信号の別個の反射を復調した後、これらの正しく処理された信号は、受信された無線信号の全体の信号対雑音比（ＳＮＲ）を増加するために強め合うよう組み合わされる追加的な情報の搬送波となる。ＲＡＫＥ受信器は、従来の受信器よりも、反射されたマルチパス無線信号を受信し処理するのに適しており、従ってＲＡＫＥ受信器は一般的にはセルラー電話受信器、特に米国符号分割多重アクセス（ＣＤＭＡ）式のセルラー電話受信器の中で実施される。マルチパス信号反射は、受信器と無線信号反射のためのパスを与える各反射対象との間の相対的な運動の異なる速度を生ずることができ、受信器から見た各反射された無線信号の周波数はドップラーシフトによって増加又は減少される。この物理的な現象は日常生活において車のサイレンが聴いている人に近づき遠ざかるときに変化することによって明らかとされる。従って、ＲＡＫＥ受信器は送信される信号の各反射に対するドップラーシフトに対しても補償することが理想的である。捕捉段において、受信された信号の周波数と局部発振器との間の不整合は、典型的には最大で６ＫＨｚでありるうる。この段において、周波数の不整合を補正するために１つの専用のＡＦＣ検出器のみが使用されうる。安定状態では、様々なＲＡＫＥフィンガー中の全てのＡＦＣ検出器は活性化され、各マルチパス反射による様々なドップラーシフト周波数を追跡しようとする。符号クロス積ＡＦＣ回路は、セルラー電話適用に使用されるＲＡＫＥ受信器において良く動作する。安定状態中、移動局と基地局との（又はハンドオフ動作中は幾つかの基地局）間の相対的な速度は、様々なマルチパス信号に対するドップラーシフトによる異なるランダムな周波数変調を生ずる。ドップラーシフトが正であるか負であるかは、移動局が基地局へ向かって動いているか遠ざかって動いているかに依存する。更に、移動局の近傍を移動する物体は、マルチパス伝送路の中に時間変動ドップラーシフトを生じさせる。符号クロス積ＡＦＣアルゴリズムの適用は、一定の速度ｖで移動する移動局によって示される。λを無線信号の自由空間波長とし、θを移動局の動きの方向とアンテナにぶつかるマルチパス波との間の空間角度とすると、周波数の見かけの変化、又はドップラーシフトは、によって与えられる。移動局が伝搬するマルチパス波に向かって動くと、ドップラーシフトは正であり、見かけの周波数は増加する。逆に、移動局が伝搬するマルチパス波から遠ざかると、ドップラーシフトは負であり、見かけの周波数は減少する。捕捉の後、受信された信号はフィルタリングされ、受信された波から搬送周波数を復調することによってベースバンド（ゼロＩＦ）へ混合される。この処理は、しかしながら、受信された信号からドップラー周波数シフト（又はオフセット）を除去しない。信号路の中のドップラー周波数オフセットの存在は、無線受信器の性能を著しく低下させうる。符号クロス積ＡＦＣアルゴリズムは、望ましくない周波数オフセットを除去するために使用されうる。ＲＡＫＥ受信器適用のための微分器ＡＦＣ回路の複雑性には幾つかのレベルがある。平衡離散四相関器ＡＦＣループ、以下ＡＦＣループと称する、では、未知の周波数オフセットは微分を通じて獲得される。図１を参照するに、最適位相推定器１００の構造は従来通り、乗算器１０２及び１０４、積分器１０６及び１０８、並びに逆正接関数１せず）の周波数とし、Ａを伝送路のフェード特性による時変利得とすると、１つの未知の時変位相θ（ｔ）へ組合わせると、式（２）は、と書き直せる。雑音がない場合、積分器（又は低域通過フィルタ）１０６及び１０８の出力は、ｙ_c（ｔ）＝Ａｃｏｓθ（ｔ）（４）及びｙ_s（ｔ）＝Ａｓｉｎθ（ｔ）（５）として与えられる。最適な位相推定器構造１００の中で使用される積分器１０６及び１０８は、乗算器１０２及び１０４と比較して相対的に少ない数のトランジスタを必要とする回路の中で実施されうる。逆正接関数もまた、乗算器１０２及び１０４と比較して相対的に少ない数のトランジスタを必要とする回路の中で実施されうる。典型的には浮動点乗算器回路である乗算器１０２及び１０４は、非常に多数のトランジスタを必要とし、集積回路の中に実施される場合は対応する大きな面積のチップを必要とする。図２は、乗算器２０２及び２０４、アナログ・ディジタル変換器２０６及び２０８、積分器２１０及び２１２、逓減標本化器回路２１４及び２１６、遅延回路２１８及び２２０、乗算器２２２及び２２４、加算器２２６、増幅器２２８、ループフィルタ２３０、追従保持標本化器２３２、ディジタル・アナログ変換器２３４、並びに電圧制御発振器（ＶＣＯ）２３６によって構成される従来技術の微分器ＡＦＣ回路２００を示す図である。受信された信号ｙ（ｔ）は、まず周波数弁別器２４０へ入力される。乗算器２０２及び２０４は相関検出器として機能する。受信さしかしながら、雑音がある場合、正弦項及び余弦項は、−５ｄＢにおいて元のシヌソイド信号を支配する傾向のある付加的な広帯域雑音項によって汚染される。所望の信号（シヌソイド）は、雑音の全体の帯域幅と比較された場合にベースバンドに非常に近い。雑音を平滑化しＳＮＲを改善するために、相関された信号は次に積分器２１０及び２１２と、逓減標本化器回路２１４及び２１６とを通して処理される。結果としての信号は従ってより低いレートへ間引きされ、平均の雑音減衰された標本のみが保持される。信号ｙ_c及びｙ_sは次に、２つの遅延２１８及び２２０、２つの乗算器２２２及び２２４、並びに加算器２２６によって形成される微分器回路を通され、結果として周波数誤差ｆ_eの推定値を得る。周波数誤差信号ｆ_eは次に、電圧制御発振器（ＶＣＯ）２３６へ供給される周波数オフセットの推定値である出力を生成するよう、増幅器２２８、ループフィルタ２３０、追従保持標本化器２３２、及びディジタル・アナログ変換器２３４を通される。ＶＣＯ２３６の出力は、周波数弁別器２４０又は中間周波数（ＩＦ）発振器（図示せず）のいずれかへの入力として帰還される。従来技術の符号クロス積自動周波数制御回路は、周波数弁別器を実施するために少なくとも２つの浮動点乗算器２２２及び２２４を使用する。浮動点乗算器回路は、幾つかの欠点を有する。浮動点乗算器回路は、それらの複雑さのため、数千のトランジスタを必要とし、従って実施のためにかなりの集積回路（ＩＣ）チップ領域を必要とする。乗算器のために必要とされる大きなＩＣ領域は、電力供給（バッテリ）ドレイン及び熱放散を増加する。また、浮動点乗算は、多数のクロックサイクルを必要とし、概して実行するのに時間がかかる。上述及び他の理由により、クロス積自動周波数制御ループを実施するのに乗算器を使用することを回避する周波数弁別器が必要とされる。発明の概要本発明は、信号を受信するためにクロス積自動周波数制御（ＡＦＣ）ループを使用するシステム及び方法を提供する。本発明は、乗算器の従来技術の使用のための符号ゲートの使用を置き換えるものであり、従ってＡＦＣ周波数ロックドループのハードウエア及びソフトウエア実施をかなり簡単化するものである。受信された信号は、まず相関検出器として機能する乗算器へ入力器へ通される。雑音を平滑化し信号対雑音比（ＳＮＲ）を改善するために、信号は夫々の積分器及び逓減標本化器回路を通過する。信号は次に、周波数誤差の推定値を与えるために、符号スライサ、２つの符号ゲート、２つの遅延、及び加算器によって構成されるＡＦＣループを通過する。符号スライサは、余弦信号の最上位ビット（ＭＳＢ）からなる信号を保持する。従来技術のＩパス（「同相」パス）乗算器及びＱパス（「直角位相」パス）乗算器は、２つの符号ゲートによって置き換えられる。各符号ゲートの入力は、正弦信号ｙ_sと余弦信号ｙ_c のＭＳＢとである。符号ゲート出力は結果として得られる正弦信号ｙ_sの符号を決定し、それにより符号ゲートは符号乗算器として機能する。余弦信号ｙ_cが正であれば、正弦信号ｙ_sは変化されないまま通過する。一方、余弦信号ｙ_cが負であれば、結果としての正弦信号ｙ_sは９０°だけシフトされる（即ちマイナス１で乗算される）。２つの符号ゲートの出力は、加算器回路によって合計される。加算器の出力は、周波数誤差の推定値であり、この推定値は次に、逓減標本化器、遅延、ループフィルタ、追従保持標本化器、及びディジタル・アナログ変換器を通って電圧制御発振器へ通過される。電圧制御発振器の出力は、受信された信号ｙ（ｔ）との相互相関のための正弦信号及び余弦信号を与える。図面の簡単な説明図１は従来技術の最適位相推定器構造を示す回路図であり、図２は従来技術において使用される微分器ＡＦＣを示す図であり、図３は本発明の望ましい実施例による符号クロス積ＡＦＣループ形態を示す回路図であり、図４は図３の回路において使用される符号ゲートシンボルを示す回路図であり、図５は図４の符号ゲートの論理機能表を示す図である。発明の詳細な説明図３は、乗算器３０２及び３０４、アナログ・ディジタル変換器３０６及び３０８、積分器３１０及び３１２、逓減標本化器回路３１４及び３１６、符号スライサ３１８、遅延３２０及び３２２、符号ゲート３２４及び３２６、加算器３２８、逓減標本化器３３０、遅延３３２、ループフィルタ３３４、追従保持標本化器３３６、ディジタル・アナログ変換器３３８、並びに電圧制御発振器（ＶＣＯ）３４０によって構成されるＡＦＣ回路３００としての望ましい実施例として本発明を示す図である。図２の従来技術のＡＦＣ回路２００の浮動点乗算器２２２及び２２４は、改善されたＡＦＣ回路３００では符号ゲート３２４及び３２６によって置き換えられる。符号ゲート３２４及び３２６の使用は、概してＡＦＣ回路３００の実施を簡単化し、一方、（小さなループ帯域幅に対しては）従来技術のＡＦＣ回路２００の精度の殆どを保持する。受信された信号ｙ（ｔ）は、まず相関検出器として機能する乗算器３０２及び３０４へ入力され、即ち、受信された信号ｙ（ｔ）ナログ・ディジタル変換器３０６及び３０８への入力となる。雑音がない場合、乗算器３０２及び３０４は相互相関された信号出力がある場合、正弦項及び余弦項は、−５ｄＢにおいて元のシヌソイド信号を支配する傾向のある付加的な広帯域雑音項によって汚染される。所望の（シヌソイド）信号は、雑音の全体の帯域幅と比較された場合にベースバンドに非常に近い。回路の出力は通常はアナログ・ディジタル変換器３０６及び３０８の両方の出力からタップされる。雑音を平滑化し信号対雑音比を改善するために、アナログ・ディジタル変換器３０６及び３０８からの信号出力は次に積分器３１０及び３１２と、逓減標本化器回路３１４及び３１６とを通して処理される。それにより結果としての信号ｙ_c及びｙ_sはより低いレートへ間引きされ、平均の雑音減衰された標本のみが保持される。信号ｙ_c及びｙ_sは次に、符号スライサ３１８、２つの遅延３２０及び３２２、２つの符号ゲート３２４及び３２６、並びに加算器３２８によって形成されるＡＦＣループ３６０を通され、結果として周波数誤差の推定値Ｄ（Δω）を得る。符号スライサ３１８は逓減標本化器３１４から出力される信号ｙ_c の符号（即ち最上位ビット）を保持する。従来技術の２つの乗算器２２２及び２２４は２つの符号ゲート３２４及び３２６によって置き換えられる。符号ゲート３２４の入力は、遅延３２０の余弦信号ＭＳＢ出力及び逓減標本化器３１６の出力である。符号ゲート３２６の入力は、遅延３２２の正弦信号出力及び符号スライサ３１８の出力である。ゲート３２４及び３２６の出力は、符号付きの正弦信号である。即ち、符号ゲート３２４及び３２６は符号乗算器として機能する。余弦信号ｙ_cが正であれば、正弦信号ｙ_sは変化されないまま通過する。一方、余弦信号ｙ_cが負であれば、結果としての正弦信号ｙ_sは９０°だけシフトされる（即ちマイナス１で乗算される）。符号ゲート３２４及び３２６の出力は、加算器回路３２８によって論理的に組み合わされ、加算器３２８の出力は逓減標本化器３３０の入力へ印加される。逓減標本化器３３０の間引きされた出力は遅延３３２の入力へ印加される。遅延３３２の時間遅延された出力はループフィルタ３３４の入力へ印加され、ループフィルタ３３４の出力は追従保持標本化器３３６の入力へ印加される。追従保持標本化器３３６の累積された出力はディジタル・アナログ変換器３３８の入力へ印加され、ディジタル・アナログ変換器３３８のアナログ出力は、受信された信号と相互相関されるよう局部的な正弦及び余弦信号を与えるよう、電圧制御発振器（ＶＣＯ）３４０の入力へ印加される。図４は、入力信号ｙ及びｄと、出力信号Ｍとを有する符号ゲート３２４（符号ゲート３２６も同様）を示す図である。望ましい符号ゲート３２４及び３２６はソフトウエアの中で実施されるが、当業者によれば、ゲートは組合せ論理を利用して同等に実現されうることが認識されよう。符号ゲート３２４及び３２６のための入力ｙ信号は、夫々遅延３２０及び３２２の出力によって与えられる。符号ゲート３２４及び３２６のための入力ｄ信号は、夫々逓減標本化器３１６及び符号スライサ３１８の出力によって与えられる。図５は、図４の符号ゲート３２４及び３２６のための論理表を示す図である。入力信号ｙが「＋Ｐ」であり、入力信号ｄが「１」であれば、出力信号Ｍは「＋Ｐ」であり、即ち入力信号ｙが反転されずに伝送されることを意味する。入力信号ｙが「＋Ｐ」であり、入力信号ｄが「−１」であれば、出力信号Ｍは「−Ｐ」であり、即ち入力信号ｙが反転されて伝送されることを意味する。入力信号ｙが「−Ｐ」であり、入力信号ｄが「１」であれば、出力信号Ｍは「−Ｐ」であり、即ち入力信号ｙが反転されずに伝送されることを意味する。入力信号ｙが「−Ｐ」であり、入力信号ｄが「−１」であれば、出力信号Ｍは「＋Ｐ」であり、即ち入力信号ｙが反転されて伝送されることを意味する。提案される方法のために、符号クロス積ＡＦＣループ３６０の出力は、又はより簡単にはとして表されうる。雑音がない場合、誤差信号は、Δωがゼロであるときにのみ、１つ以上の連続する標本に対してゼロとなる。この場合、符号クロス積ＡＦＣループ３６０は完全にドップラーシフトを追従しており、全ての望ましくない周波数オフセットを効率的にシステムから除去する。符号スライサ回路からの信号出力は２つの状態のうちのいずれかのみでありうるため、即ち−１又は＋１であるため、曖昧な状態（余弦項がゼロとなる）は存在しない。雑音がある場合、いったん周波数オフセットが除去されると、誤差はゼロに近づく。この方法の全体のループ性能は、小さなループ帯域幅では、図２の従来技術のループのものと同等である。これは、工業規格ＩＳ９５タイプの信号を使用したシミュレーションによって確認されている。ここに記載される例示的な実施例は、例としてのみ示されるものであり、発明を制限するものではない。従って、当業者によれば、以下の請求項の範囲及び精神を逸脱することなく他の実施例が実施されうることが認識されよう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，ＫＲ

Claims

【特許請求の範囲】１．入力データ信号の周波数を整合するための自動周波数制御（ＡＦＣ）回路であって、入力データ信号の相関された余弦関数を受信するよう結合され、余弦関数の符号値を表わす出力信号を生成する符号スライサと、第１及び第２の符号ゲート出力信号を夫々生成するよう符号スライサの出力信号を入力データ信号の相関された正弦関数と論理的に組み合わせるために符号スライサに並列に結合される第１及び第２の符号ゲートと、上記相関された正弦及び余弦関数を発生するときに使用される誤差信号を出力端子において発生するために第１及び第２の符号ゲートの出力信号を受信するよう結合される信号加算器とを含む回路。２．該第１の符号ゲートへ入力される該符号スライサの出力信号を遅延するために該符号スライサと該第１の符号ゲートとの間に結合される第１の遅延と、該第２の符号ゲートへ入力される該相関された正弦関数を遅延するよう結合される第２の遅延とを更に有する、請求項１記載の回路。３．該加算器の該出力端に結合される入力端子を含みフィルタリングされた誤差信号を出力するための出力端子を含むループフィルタを更に有する、請求項２記載の回路。４．該フィルタの出力端子に結合される入力端子と、余弦信号を出力するための第１の出力端子と、正弦信号を出力するための第２の出力端子とを含む電圧制御発振器を更に有する、請求項３記載の回路。５．ディジタル形式の該フィルタリングされた誤差信号を受信するよう結合される入力端子を含み、該ディジタル信号と同等のアナログ信号を該電圧制御発振器の入力へ出力するよう結合される出力端子を含む変換器手段を更に有する、請求項４記載の回路。６．該変換器手段は、ディジタル・アナログ変換器を含む、請求項５記載の回路。７．該相関された余弦関数を生成するために該余弦信号を該入力データ信号によって乗算する第１の相関器と、該相関された余弦関数を受信するために結合された入力端子とディジタル化された相関された余弦関数を出力するための出力端子とを有する第１のアナログ・ディジタル変換器と、該相関された正弦関数を生成するために該正弦信号を該入力データ信号と乗算する第２の相関器と、該相関された正弦関数を受信するために結合された入力端子とディジタル化された相関された正弦関数を出力するための出力端子とを有する第２のアナログ・ディジタル変換器とを更に有する請求項５記載の回路。８．該ディジタル化された相関された余弦関数を受信しフィルタリングされた相関された余弦関数を出力するために該第１のアナログ・ディジタル変換器と該符号スライサとの間に結合される第１のフィルタ手段と、該ディジタル化された相関された正弦関数を受信しフィルタリングされた相関された正弦関数を出力するために該第２のアナログ・ディジタル変換器と該第２の遅延との間に結合される第２のフィルタ手段とを更に有する請求項７記載の回路。９．該第１のフィルタ手段及び該第２のフィルタ手段は夫々、積分及び逓減標本化器を含む、請求項８記載の回路。１０．該誤差信号を受信し間引きされた誤差信号を出力するための逓減標本化器と、該フィルタリングされた誤差信号を受信するよう結合される入力端子を含み累積された誤差信号を発生するための出力端子を含む追従保持回路を含む、請求項８記載の回路。１１．該間引きされた誤差信号を受信するよう結合される入力端子を含み遅延された誤差信号を出力するために出力端子を含む遅延を更に有する、請求項１０記載の回路。１２．該ディジタル化された相関された余弦関数及び該ディジタル化された相関された正弦関数のうちの１つはベースバンド信号として使用可能である、請求項１１記載の回路。１３．ディジタル化された形式の該余弦関数を受信するための入力端子と該相関された余弦関数を出力するための出力端子とを有する積分及び逓減標本化器を更に有する、請求項１記載の回路。１４．該遅延された信号を受信するために該遅延の該出力に結合される入力端子を含みフィルタリングされた誤差信号を出力するための出力端子を含むループフィルタを更に有する、請求項１３記載の回路。１５．該誤差信号の関数を受信するよう結合される入力端子を含み遅延された信号を出力するための出力端子を含む遅延を更に有する、請求項１４記載の回路。１６．該ループフィルタ手段によって発生される該フィルタリングされた誤差信号を受信するよう結合される入力端子とアナログ誤差信号を出力するための出力端子とを含む、ディジタル信号を受信し該ディジタル信号のアナログの等価物を出力するためのディジタル・アナログ変換器と、該ディジタル・アナログ変換器の該出力端子によって発生される該アナログ誤差信号を受信するよう結合される入力端子と、余弦パルス信号を出力するための第１の出力端子と、正弦パルス信号を出力するための第２の出力端子とを含む電圧制御パルス発生器と、該入力データ信号の該余弦関数を生成するために該余弦パルス信号を該入力データ信号によって乗算するための第１の乗算器と、該入力データ信号の正弦関数を生成するために該正弦パルス信号を該入力データ信号によって乗算するための第２の乗算器とを更に有する、請求項１５記載の回路。１７．該入力データ信号の該正弦関数を受信するための入力端子と、該入力データ信号の該正弦関数のアナログ・ディジタル変換であるディジタル化された正弦関数を出力するための出力端子とを有するアナログ・ディジタルプロセッサを更に有する、請求項１記載の回路。１８．入力データ信号の相関された余弦関数を発生するための第１の相関器手段と、該入力データ信号の相関された正弦関数を発生するための第２の相関器手段と、相関された余弦関数の符号付きの値を表わす符号信号を生成するために該第１の相関器手段に結合される符号スライサ手段と、該符号信号を受信するために該符号スライサ手段に結合され、該第１及び第２の相関器手段のうちの少なくとも１つに結合される入力信号を発生するために使用される出力信号を出力端子上に出力する符号ゲート手段とを含むＡＦＣ回路を有するセルラー電話受信器。１９．入力データ信号の相関された余弦関数を発生するための第１の相関器手段と、該入力データ信号の相関された正弦関数を発生するための第２の相関器手段と、相関された余弦関数の符号付きの値を表わす符号信号を生成するために該第１の相関器手段に結合される符号スライサ手段と、夫々が符号スライサの出力信号を受信するために結合される第１の入力端子と第１及び第２の相関器へ誤差信号を送出するよう結合される出力とを有する第１及び第２の符号ゲートとを含むＡＦＣ回路を有するセルラー電話受信器。２０．該誤差信号に比例する入力信号を受信するよう結合される入力端子と、余弦パルス信号を出力するための第１の出力端子と、正弦パルス信号を出力するための第２の出力端子とを含む電圧制御パルス発振器と、該入力データ信号の余弦関数を生成するよう該余弦パルス信号を該入力データ信号によって乗算するための第１の乗算器と、該入力データ信号の正弦関数を生成するよう該正弦パルス信号を該入力データ信号によって乗算するための第２の乗算器とを更に含む、請求項１９記載の回路。２１．該第１の符号ゲートの該第１の入力端子は該相関された正弦関数を受信し、該第１の符号ゲートは該入力データ信号の該相関された余弦関数の最上位ビットの時間遅延された入力を受信する第２の入力端子を有し、該第１の符号ゲートの該出力端子に結合される第１の入力端子と、該第２の符号ゲートの該出力端子に結合される第２の入力端子と、該誤差信号を生成するための出力端子とを有する信号加算器を含む、請求項１９記載の回路。２２．該入力データ信号の該余弦関数を受信するための入力端子と、該余弦関数のアナログ・ディジタル変換であるディジタル化された余弦関数を出力するための出力端子とを含む、アナログ・ディジタル変換器を更に有する、請求項２１記載の回路。２３．該ディジタル化された余弦関数を受信するための入力端子と、該入力データ信号の該相関された余弦関数を出力するための出力端子とを含む積分及び逓減標本化器を更に有する、請求項２２記載の回路。２４．該誤差信号の関数を受信するよう結合される入力端子を含み遅延された信号を出力するための出力端子を含む遅延と、該遅延された信号を受信するために該遅延の出力端子に結合される入力端子を含みフィルタリングされた誤差信号を出力するための出力端子を含むループフィルタとを更に含む、請求項２２記載の回路。２５．該誤差信号を受信し間引きされた誤差信号を出力するための逓減標本化器と、該間引きされた誤差信号を受信し遅延された誤差信号を出力するための出力端子を含む遅延と、該遅延の該出力端子に結合される入力端子を含みループフィルタの該出力端子上に周波数誤差信号を発生するためのループフィルタと、該周波数誤差信号を受信するよう結合される入力端子を含み増幅された周波数誤差信号を発生するための出力端子を含む追従保持標本化器とを更に有する、請求項２２記載の回路。２６．入力データ信号の相関された正弦関数を生成するよう入力データ信号をシヌソイド信号と相関する段階と、相関された関数の符号を表わす符号信号を発生するよう相関された正弦関数をフィルタリングする段階と、符号関数出力を発生するよう符号信号に対して正弦関数を論理的に適用する段階と、入力データ信号を相関するのに使用される該シヌソイド信号を発生するよう符号関数出力をフィルタリングする段階とを含む、入力データ信号の自動周波数制御のための方法。２７．該入力データ信号のディジタル化された相関された正弦関数を形成する段階を更に有する、請求項２６記載の自動周波数制御（ＡＦＣ）受信器を動作する方法。２８．該ディジタル化された相関された正弦関数の間引きし、該入力データ信号の間引きされたディジタル化された相関された正弦関数を生成するために積分及び逓減標本化器を使用する段階を更に有する、請求項２７記載の自動周波数制御（ＡＦＣ）受信器を動作する方法。２９．誤差信号を生成するよう２つの符号ゲートの出力を組み合わせる段階と、遅延された誤差信号を生成するよう該誤差信号を遅延する段階と、ループフィルタ出力信号を生成するようループフィルタを通る該遅延された誤差信号をフィルタリングする段階とを更に有する、請求項２７記載の自動周波数制御（ＡＦＣ）受信器を動作する方法。３０．余弦成分及び正弦成分を有するパルス信号を生成するよう該ループフィルタ出力信号に比例する入力信号を電圧制御パルス発生器へ印加する段階と、該入力データ信号の余弦関数を生成するよう該余弦成分を該入力データ信号と乗算する段階と、該入力データ信号の正弦関数を生成するよう該正弦成分を該入力データ信号と乗算する段階とを更に有する、請求項２９記載の自動周波数制御（ＡＦＣ）受信器を動作する方法。３１．該入力データ信号のディジタル化された余弦成分の最上位ビットを切り出し、最上位ビットを出力する段階と、該入力データ信号の時間遅延されたディジタル化された正弦成分を受信し、該最上位ビットを受信し、第１の符号付き出力信号を生成するために第１の符号ゲートを使用する段階と、該入力データ信号のディジタル化された正弦成分を受信し、該最上位ビットの時間遅延された入力を受信し、第２の符号付き出力信号を生成するために第２の符号ゲートを使用する段階と、周波数誤差信号を生成するために第１の符号付き出力信号と第２の符号付き出力信号とを加算する段階と、遅延された誤差信号を生成するよう周波数誤差信号を遅延する段階と、フィルタリングされた遅延された信号を生成するようループフィルタを通して該遅延された誤差信号をフィルタリングする段階と、ディジタル化された遅延された信号を生成するようディジタル・アナログ変換器を通して該フィルタリングされた遅延された信号を変換する段階と、該ディジタル化された遅延された信号を受信し余弦成分及び正弦成分を有するパルス信号を出力するよう電圧制御パルス発生器を使用する段階と、該入力データ信号の余弦成分を生成するよう該余弦成分を該入力データ信号と乗算する段階と、該入力データ信号の正弦成分を生成するよう該正弦成分を該入力データ信号と乗算する段階と、該入力データ信号の２値余弦成分を形成するよう該余弦成分をアナログ・ディジタル変換器へ入力する段階と、該入力データ信号の２値正弦成分を形成するよう該正弦成分をアナログ・ディジタル変換器へ入力する段階と、該２値余弦成分を間引きし、それにより該入力データ信号の該ディジタル化された余弦成分を生成するよう積分及び逓減標本化器を使用する段階と、該２値正弦成分の間引きし、それにより該入力データ信号の該ディジタル化された正弦成分を生成するよう積分及び逓減標本化器を使用する段階とを含む、入力データ信号を受信する電話受信器を使用する方法。