WO2007107059A1 - Système intégré et son procédé de commande - Google Patents

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WO2007107059A1
WO2007107059A1 PCT/CN2006/002487 CN2006002487W WO2007107059A1 WO 2007107059 A1 WO2007107059 A1 WO 2007107059A1 CN 2006002487 W CN2006002487 W CN 2006002487W WO 2007107059 A1 WO2007107059 A1 WO 2007107059A1
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WO
WIPO (PCT)
Prior art keywords
input signal
clock signal
output
signal
sampling
Prior art date
Application number
PCT/CN2006/002487
Other languages
English (en)
French (fr)
Inventor
Ming-Shiang Lai
Chung-Hung Tsai
Original Assignee
Mediatek Inc.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc. filed Critical Mediatek Inc.
Publication of WO2007107059A1 publication Critical patent/WO2007107059A1/zh

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Definitions

  • the present invention relates to an in-line system, and more particularly to an in-line system for compensating for Setup Time Violation.
  • Embedded systems typically include flash memory to store data and program code, such as a serial flash or a parallel flash (Parallel Flash).
  • An embedded system requires multiple pins (address pins, data pins, and control pins) to access a parallel flash memory. Access to the flash memory requires fewer pins.
  • address pins address pins
  • data pins data pins
  • control pins control pins
  • the embedded system includes a sequence of flash memories and an access circuit.
  • the serial flash memory further includes an input pin and an output pin.
  • the access circuit also includes a processor, a parallel to sequence shift register, a sequence of flash memory controllers, and a time compensator.
  • the input pin receives an adjusted input signal and the output pin sends an output or input signal.
  • the access circuit is coupled to the sequence of flash memories to access the sequence of flash memories.
  • the processor is an operation that controls the access circuit.
  • the sequence flash memory controller is an operational clock signal that activates the access circuit.
  • the time compensator compensates for a timing of the output or input signal by referring to the operational clock signal.
  • the parallel to sequence shift register converts data from a parallel pattern to a sequence pattern.
  • the adjusted input signal is adjusted by the access circuit and transferred by the access circuit to the sequence of flash memories.
  • the embedded system includes a sequence of flash memories and an access circuit.
  • the sequence The flash memory further includes a first input pin, a second input pin, and an output pin.
  • the access circuit also includes a processor, a parallel to sequence shift register, a sequence of flash memory controllers, a first time adjuster, and a second time adjuster.
  • the first input pin receives an adjusted operational clock signal.
  • the second input pin receives an adjusted input signal and the output pin sends an output or input signal.
  • the access circuit is coupled to the sequence of flash memories to access the sequence of flash memories.
  • the processor is an operation that controls the access circuit.
  • the sequence flash memory controller is an operational clock signal that activates the access circuit.
  • the first time adjuster adjusts the timing of the operational clock signal to generate the adjusted operational clock signal.
  • the second time adjuster adjusts the timing of an input signal to generate the adjusted input signal.
  • the parallel to sequence shift register converts data from a parallel pattern to a sequence pattern.
  • Another object of the present invention is to provide a method of controlling an in-line system.
  • the method includes: receiving an adjusted input signal, transmitting an output or input signal, activating an operational clock signal, compensating for timing of the input signal by reference to the operational clock signal, and providing data by another object of the present invention to provide a A method of controlling an inline system.
  • the method includes: receiving an adjusted operational clock signal, receiving an adjusted input signal, transmitting an output or input signal, activating an operational clock signal of an access circuit, adjusting a timing of the operational clock signal to generate the adjusted
  • the clock signal is manipulated to adjust the timing of an input signal to produce the adjusted input signal, and to convert the data from a parallel pattern to a sequence pattern or from a sequence pattern to a parallel pattern.
  • the sampling time can be adjusted to increase the accuracy.
  • FIG. 1 is a first embodiment of a block diagram showing an embedded system provided by the present invention
  • FIG. 2 is a timing diagram showing a plurality of signals in FIG.
  • FIG. 3 is a circuit diagram showing the phase sampler of Figure 1;
  • FIG. 4A and 4B are another circuit diagram showing the phase sampler of FIG. 1 and FIG. 4A, respectively. Timing diagram of multiple signals;
  • FIG. 5 is another circuit diagram showing the phase sampler of Figure 1;
  • FIG. 6 is a second embodiment of a block diagram showing an in-line system provided by the present invention
  • FIG. 7 is a circuit diagram showing a delay chain module of FIG.
  • Figure 8 is a third embodiment showing a block diagram of an in-line system provided by the present invention.
  • Figure 9 is a circuit diagram showing a clock selector;
  • 10A to 10D are timing charts showing a plurality of signals in Fig. 8;
  • FIG. 11A to 11C are timing charts showing a plurality of signals of FIG. 8 in different cases;
  • FIG. 12 is a fourth embodiment of a block diagram showing an in-line system provided by the present invention;
  • FIG. 14 is a flow chart of a control method applied to a sequence of flash memories.
  • FIG. 1 is a first embodiment of a block diagram showing an in-line system 100 provided by the present invention.
  • the embedded system 100 includes an access circuit, which may be a chip (eg, an ASIC) 110 and a sequence of flash memories 120.
  • the chip 110 can pass three input/output pins (, Q, D to read or write data into the sequence flash memory 120.
  • the chip 110 includes a processor (such as a CPU) 112, multiple parallel to sequence shifts.
  • the register 114, a sequence of flash memory controllers 116, and a time compensator, can be a phase sampler 118.
  • the processor 112 is the overall operation of the control chip 110.
  • the plurality of parallel to sequence shift registers 114 are converting the parallel signal into a serial signal serial flash memory controller 116 is a spontaneous activation (free-run) of the clock signal CLK s. urce operation to generate a clock signal CLK inship, length of the operating cycle of the clock signal CLK inship Count bit
  • the Countbit is a parameter provided by the processor 112.
  • the operation clock signal CLK inship is used as an operation clock signal for the chip 110 and the sequence flash memory 120. If there is no data between the chip 110 and the sequence flash memory 120. transmission, the operation of the clock signal CLK inship is activated.
  • a serial flash memory input signal DATA-IN inchip through the input interface 110 by a pin D is transmitted to the chip 120.
  • FIG. 1 is a timing diagram showing a plurality of signals in FIG. 1. Note that the data signal in this figure is read at the positive edge (rising edge) of the clock signal. However, the data signal can also be read at the negative edge (falling edge) of the clock signal.
  • the clock and data signals will be described in more depth below.
  • the operation clock signal CLK inship is sent to the sequence flash memory 120, and after being adjusted for a transmission time, is converted into an adjusted operation clock signal CLK.
  • Utehip The input signal DATA-IN inchip is fed into the sequence flash memory 120 and converted to an adjusted input signal DATA-IN after being adjusted for a transmission time.
  • Utehip Output signal DATA-OUT.
  • the phase sampler 118 samples the adjusted output signal DATA-OUT inchip according to a sample signal Sample sampled to generate a compensated output signal DATA-OUT sampled. Thereby solving the problem of shortening the setup time.
  • the first sample of the sample signal Sample sampled must be discarded. In some embodiments, the faster the clock signal rate, the more samples that must be discarded.
  • the discard count Count discard is provided by the controller 112. Details regarding the phase sampler 118 will be described below.
  • FIG. 3 is a circuit diagram showing the phase sampler 118 of FIG. 1.
  • the phase sampler 118 includes a delay chain 310, a multiplexer (MUX) 320, and a buffer 330.
  • Delay chain 310 also includes a plurality of delay buffers. Each delay buffer can provide a different delay phase of the adjusted output signal DATA-OUT inchip .
  • MUX 320 is based on a phase selection The parameter PHASE select , and the sampling signal Sample sample is selected from the output signals of the plurality of delay buffers. There are various ways to determine the phase selection parameter PHASE select .
  • phase samplers there are many different types of phase samplers. The remaining types of phase samplers will be detailed below.
  • phase sampler 118 is another circuit diagram showing the phase sampler 118 of FIG. 1.
  • 4B is a timing diagram showing a plurality of signals in FIG. 4A.
  • phase sampler 118 includes a delay chain 410, multiplexers (MUX) 420 and 450, and buffers 430 and 440.
  • MUX multiplexers
  • buffers 430 and 440 The detailed description of the same component symbols as in FIG. 3 in FIG. 4A is omitted here for the sake of brevity.
  • the main difference between FIG. 4A and FIG. 3 is that a negative-edge clock trigger buffer 440 is added to reduce the number of delay buffers of the delay chain 410.
  • the buffers 430 and 440 respectively use the positive and negative edge trigger signals 0 ⁇ and CLK neg to sample the adjusted output signal DATA-OUT inehip to generate a positive edge trigger data signal DATA-OUT p , respectively . s and a negative edge trigger data signal DATA-OUT neg .
  • the multiplexer 450 periodically selects the positive edge trigger data signal 0 into the D8-011 ⁇ and the negative edge trigger data signal DATA-OUT neg to output the compensated output signal DATA-OUT sampled .
  • FIG. 4B The number of delay buffers required is reduced by half (compared to Figure 3), since the positive (rising) and negative (falling) edges of the operational clock signal CLK inship are utilized simultaneously.
  • FIG. 5 is another circuit diagram showing the phase sampler 118 of FIG. 1.
  • phase sampler 118 includes delay chains 510 and 540, multiplexers (MUX) 520 and 550, and a buffer 530.
  • MUX multiplexers
  • the detailed description of the same component symbols as in FIG. 3 in FIG. 5 is omitted here for the sake of brevity.
  • the main difference between Figure 5 and Figure 3 is the addition of a delay chain 540 and a multiplexer (MUX) 550 for further phase adjustment.
  • delay chain 540 also includes Multiple delay buffers. Each of the delay buffers can provide the adjusted output signal
  • HOLD select MUX 550 according to a selection parameter maintenance time, maintenance time and selecting a plurality of output signals from the delay buffer - the output signal to compensate through DATA-OUT h. Ld _ c . Mpensated . It is clear that the optimum sampling phase can be easily obtained if the sampling phase can be continuously adjusted. However, there is a minimum time unit in the delay chain, which limits the sampling phase to be continuously adjusted. If the minimum time unit time is too long, the maintenance time may not be sufficient. To compensate for maintenance time, the delay chain 540 is added to further adjust the phase of the output signal is adjusted DATA-OUT inchip, thereby generating the sustain time - via the output signal to compensate DATA-OUT h. Ld _ e . Mpensated .
  • FIG. 6 shows a second embodiment of a block diagram of an in-line system 600 provided by the present invention.
  • the detailed description of the same component symbols as in Fig. 1 in Fig. 6 is omitted here for the sake of brevity.
  • the main difference between the second embodiment and the first embodiment is that the phase sampler 118 is replaced by a plurality of time adjusters (e.g., delay chain modules).
  • Delay chain modules 618 and 619 are used to adjust the phase of the operational clock signal CLK inship and the input signal DATA-IN inehip , respectively, and also to resolve the output signal DATA-OUT.
  • the problem of shortening the setting time of utehip In other words, the phase of the output signal DATA-OUT outchip (in the first embodiment) can be adjusted, or the phase of the operation clock signal CLK inship and the input signal DATA-IN inchip (in the second embodiment) can be adjusted.
  • Figure 7 is a circuit diagram showing a delay chain module of Figure 6.
  • the delay chain module 618 includes a delay chain 710 and a multiplexer (MUX) 720.
  • Delay chain 710 also includes a plurality of delay buffers. Each delay buffer can provide an operational clock signal CLK inshi ⁇ different delay phases.
  • Multiplexer 720 selects one of the output signals of the delay buffer to achieve the task of phase adjustment.
  • FIG. 8 is a third embodiment of a block diagram showing an in-line system 800 provided by the present invention.
  • the detailed description of the same component symbols as in Fig. 1 in Fig. 8 is omitted here for the sake of brevity.
  • the main difference between the third embodiment and the first embodiment is that a clock selector 819 is added to provide the operational clock signal CLK inship with an adjustable frequency.
  • the following will advance A step-by-step description of the resolution process for the Critical Path problem.
  • FIG. 9 is a circuit diagram showing the clock selector 819.
  • the clock selector 819 is a clock divider that includes a plurality of buffers 910 and a multiplexer 920 for selecting an appropriate spontaneous clock signal CLK s from a plurality of clock signals having different frequencies. Urce .
  • This clock selector is used here only as an example, not a limitation.
  • FIG. 10A to FIG. 10D are timing charts showing a plurality of signals in Fig. 8. Note that the data signal in this figure is read at the positive edge of the clock signal. Assume that the parameter Countbit is equal to M+N, where M and N are positive integers representing the number of bits transmitted to the chip 810 and the slave chip 810, respectively.
  • the M-bit data is transmitted at the data input phase, the X-bit data is discarded with the data output phase according to the parameter Count discard , the (NX) bit data is received with the data output phase, and the X-bit data is still according to the parameter Count c . Mpensate is further compensated by the data output phase.
  • the variable X is equal to one.
  • FIG. 1A to FIG. 11C are timing charts showing the plurality of signals of FIG. 8 in different cases.
  • the frequency of operating the clock signal CLK inship is too low to cause a problem.
  • the frequency of operating the clock signal CLK inship is too high. And it leads to problems.
  • the frequency of the operating clock signal CLK inship would be said to be too high if it satisfies the following formula:
  • T is equal to the period of the operation clock signal CLK inship
  • At is equal to the operation clock signal
  • T setup is the process-dependent set time
  • T tnms which is pathd by phase sampler 818 and parallel to sequence shift register 814
  • the effect is the time when the compensated output signal DATA-OUT sampled is converted to valid after the sampling time.
  • Fig. 1 1A shows that since the problem of the diameter does not occur, the compensated output signal DATA-OUT sampled does not have a set time violation, so there is no need to make up for it.
  • Figure 1 1B shows that when the compensated output signal DATA-OUT sampIed is set The phenomenon of violation of the rules, so the compensated output signal DATA-OUT sampled is not correct.
  • Figure 11C shows that the set time violation of the compensated output signal DATA-OUT sampled is compensated. The setup time violations that are performed as a result of this problem will be detailed below.
  • the sample signal of phase sampler 814 is adjusted such that the valid interval of the compensated output signal DATA-QUT sampled can overlap the positive edge of the operational clock signal CLK inchip . Then, the discarding count parameter is incremented to delay the compensated output signal DATA-QUT sampled by one clock cycle, thereby completing the offset procedure of the set time violation. Finally, the set time violation of the compensated output signal DATA-OUT sampled is compensated.
  • Figure 12 is a fourth embodiment of a block diagram showing an in-line system 1200 provided by the present invention.
  • the detailed description of the same component symbols as in Fig. 1 in Fig. 12 is omitted here for the sake of brevity.
  • the main difference between the fourth embodiment and the first embodiment is that a plurality of delay chain modules 1231 to 1233 are added to compensate for the skew time caused by the physical layout of the chip 1210.
  • Figure 13 is a flow chart showing a control method applied to an embedded system. The steps of the method are described below.
  • Step 1302 Select a lower frequency when the readback data of the sequence flash memory is correct.
  • Step 1304 The read back data is stored in its memory to become a golden pattern.
  • Step 1306 Select a higher frequency and try each set of zero phases. Discard the first sample (sample) of the data input phase.
  • Step 1308 Read back the data from the sequence of flash memory and compare the read back data to the golden pattern.
  • Step 1310 Determine if the comparison results are consistent and if the data is correct. If the answer is yes, proceed to step 1314; otherwise, proceed to step 1312.
  • Step 1312 Increase the sampling phase.
  • Step 1314 Use the currently selected frequency as the operating frequency.
  • Figure 14 is a flow chart of a control method applied to a sequence of flash memories Figure. The steps of the method are described below.
  • Step 1402 Start (the initial value of Countbit is equal to M+N-1).
  • Step 1404 In each cycle, one of the parallel to sequence shift registers is shifted out via its input pin and the value of the Count bit is counted down.
  • Step 1406 Determine whether the value of the Count bit is equal to Nl. If yes, proceed to step 1408; otherwise, proceed to step 1404.
  • Step 1408 In each cycle, the values of the Count diseard and Count bits are counted down.
  • Step 1410 Determine if the value of Count diseard is equal to Nl. If yes, proceed to step 1412; otherwise, proceed to step 1408.
  • Step 1412 In each cycle, one of the sequence flash memories is shifted in via its output pin and the value of the Count bit is counted down.
  • Step 1414 Determine if the value of the Count bit is equal to zero. If yes, proceed to step 1416; otherwise, go to step 1412.
  • Step 1416 Stop supplying the clock signal and count the compensated value X down to zero.
  • Step 1418 Determine if the value X is equal to 0. If yes, proceed to step 1420; otherwise, proceed to step 1416.
  • Step 1420 Stop supplying the clock signal to stop the data signal from being removed by the phase sampler.
  • Step 1422 End.

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Description

内嵌式系统与其控制方法 技术领域
本发明是有关于一种内嵌式系统， 且特别有关于一种用以弥补设置时 间违规（ Setup Time Violation ) 的内嵌式系统。
背景技术
内嵌式系统典型上包括快闪式存储器以储存数据与程序代码 , 譬如是 序列快闪式存储器（Serial flash )或平行快闪式存储器（Parallel Flash )。 一内嵌式系统需要多个接脚（Pin ) (地址接脚、 数据接脚， 以及控制接脚） 以存取一平行快闪式存储器。 而存取序列快闪式存储器则需要较少接脚。 然而， 序列快闪式存储器的数据比率却日益递增， 从而导致不同信号的设 置时间极度重要且敏感。
发明内容
本发明的主要目的在于提供一种内嵌式系统， 该内嵌式系统可用以弥 补设置时间违规。 此内嵌式系统包括一序列快闪式存储器以及一存取电路。 该序列快闪式存储器还包括一输入接脚及一输出接脚。 该存取电路还包括 一处理器、 一平行至序列移位寄存器、 一序列快闪式存储器控制器， 以及 一时间弥补器。 该输入接脚是接收一经调整的输入信号， 而该输出接脚是 送出一输出或输入信号。 该存取电路耦合至该序列快闪式存储器以存取该 序列快闪式存储器。 该处理器是控制该存取电路的操作。 该序列快闪式存 储器控制器是激活该存取电路的一操作时钟信号。 该时间弥补器是通过参 考该操作时钟信号以弥补该输出或输入信号的一时序。 该平行至序列移位 寄存器是将数据由平行型式转换为序列型式。 其中该经调整的输入信号是 由该存取电路加以调整并由该存取电路转移至该序列快闪式存储器。
本发明的另一目的在于提供一种内嵌式系统， 该内嵌式系统可用以调 整时间。 此内嵌式系统包括一序列快闪式存储器以及一存取电路。 该序列 快闪式存储器还包括一第一输入接脚、 一第二输入接脚， 以及一输出接脚。 该存取电路还包括一处理器、 一平行至序列移位寄存器、 一序列快闪式存 储器控制器， 一第一时间调整器， 以及一第二时间调整器。 该第一输入接 脚是接收一经调整的操作时钟信号。 该第二输入接脚是接收一经调整的输 入信号， 而该输出接脚是送出一输出或输入信号。 该存取电路耦合至该序 列快闪式存储器以存取该序列快闪式存储器。 该处理器是控制该存取电路 的操作。 该序列快闪式存储器控制器是激活该存取电路的一操作时钟信号。 该第一时间调整器是调整该操作时钟信号的时序以产生该经调整的操作时 钟信号。 该第二时间调整器是调整一输入信号的时序以产生该经调整的输 入信号。 该平行至序列移位寄存器是将数据由平行型式转换为序列型式。
本发明的另一目的在于提供一种控制一内嵌式系统的方法。 该方法包 括： 接收一经调整的输入信号， 传送一输出或输入信号， 激活一操作时钟 信号， 通过参考该操作时钟信号以弥补该输入信号的时序， 以及将数据由 本发明的另一目的在于提供一种控制一内嵌式系统的方法。 该方法包 括： 接收一经调整的操作时钟信号， 接收一经调整的输入信号， 传送一输 出或输入信号， 激活一存取电路的一操作时钟信号， 调整该操作时钟信号 的时序以产生该经调整的操作时钟信号， 调整一输入信号的时序以产生该 经调整的输入信号， 以及将数据由平行型式转换为序列型式或由序列型式 转换为平行型式。
通过本发明， 可以调整取样时间， 增加准度。
附图说明
图 1是显示本发明所提供的一内嵌式系统的方块架构图的第一实施例； 图 2是显示图 1内的多个信号的时序图；
图 3是显示图 1的相位取样器的一电路图；
图 4A及图 4B是分别显示图 1的相位取样器的另一电路图及图 4A中 的多个信号的时序图；
图 5是显示图 1的相位取样器的另一电路图；
图 6是显示本发明所提供的一内嵌式系统的方块架构图的第二实施例； 图 7是显示图 6当中一延迟链模块的电路图；
图 8是显示本发明所提供的一内嵌式系统的方块架构图的第三实施例； 图 9是显示时钟选择器的电路图；
图 10A至图 10D是显示图 8内多个信号的时序图；
图 11A至图 11C是显示图 8的多个信号在不同情况下的时序图； 图 12 是显示本发明所提供的一内嵌式系统的方块架构图的第四实施 图 13是显示一应用于一内嵌式系统的控制方法的流程图； 以及 图 14是应用于一序列快闪式存储器的一控制方法的流程图。
主要组件符号说明：
100〜内嵌式系统; 110〜芯片；
112〜处理器;
114〜平行至序列移位寄存器；
116〜序列快闪式存储器控制器;
118〜相位取样器； 1120~序列快闪式存储器;
310〜延迟链 320〜复用器；
330〜緩存器 410〜延迟链
420〜复用器 430〜緩存器
440〜緩存器 450〜复用器
510〜延迟链 520〜复用器
530〜緩存器 540〜延迟链
550〜复用器 600〜内嵌式
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610〜芯片； 612~处理器 614〜平行至序列移位寄存器；
616〜序列快闪式存储器控制器；
618〜延迟链模块； ό 19〜延迟链模块；
620~序列快闪式存储器；
710〜延迟链； 720〜复用器；
800〜内嵌式系统； 810〜芯片；
812〜处理器；
814〜平行至序列移位寄存器；
816〜序列快闪式存储器控制器；
818〜相位取样器； 819〜时钟选择器；
820~序列快闪式存储器；
910〜缓存器； 920〜复用器；
1200 内嵌式系统； 1210〜芯片；
1214~平行至序列移位寄存器；
1216〜序列快闪式存储器控制器；
1218〜相位取样器； 1219〜时钟选择器；
1220〜序列快闪式存储器；
1231〜延迟链模块; 1232〜延迟链模块；
1233〜延迟链模块； C~输入 /输出接脚； CLKinchip〜操作时钟信号；
CLKoutchip〜经调整的操作时钟信号；
CLKpos〜正缘触发信号；
CLKneg〜负缘触发信号；
CLKsource-自发时钟信号；
D〜输入 /输出接脚；
DATA-INinchip〜一输入信号； DATA-INoutchip〜经调整的输入信号；
DATA-OUThold-compensated〜维持时间一经弥补的输出信号；
DATA-OUTinchip〜经调整的输出信号；
DATA-OUToutchip〜输出信号；
DATA-OUTsampled〜经弥补的输出信号；
HOLDselect〜维持时间选择参数；
PHASEselect〜相位选择参数；
SAMPLEsampled〜取样信号；
Q〜输入 /输出接脚。
具体实施方式
以下将提供本发明的详细说明。请参考图 1。 图 1是显示本发明所提供 的一内嵌式系统 100的方块架构图的第一实施例。 内嵌式系统 100包括一 存取电路，可以是一芯片（例如是 ASIC ) 110以及一序列快闪式存储器 120。 芯片 110可以通过三个输入 /输出接脚(、 Q、 D以将数据读出或写入序列快 闪式存储器 120。 芯片 110包括一处理器（譬如 CPU ) 112、 多个平行至序 列移位寄存器 114、 一序列快闪式存储器控制器 116, 以及一时间弥补器， 可以是一相位取样器 118。处理器 112是控制芯片 110的整体操作。该多个 平行至序列移位寄存器 114是将平行信号转换成序列信号。 序列快闪式存 储器控制器 116是激活一自发（free-run ) 时钟信号 CLKs。urce以产生一操作 时钟信号 CLKinship, 操作时钟信号 CLKinship的周期长度为 Countbit个循环。 Countbit是处理器 112所提供的一参数。 操作时钟信号 CLKinship是用作芯片 110及序列快闪式存储器 120的操作时钟信号。如果芯片 110与序列快闪式 存储器 120间并无数据传输， 则操作时钟信号 CLKinship被激活。 一输入信 号 DATA-INinchip由芯片 110通过输入接脚 D传送至序列快闪式存储器 120。 一输出信号 DATA-OUT。utchip由序列快闪式存储器 120通过输出接脚 Q传送 至芯片 110。 该输出信号 DATA-OUT。utehip当被调整一传输时间后， 转变成 为一经调整的输出信号 DATA-0UTinehip。 不幸地， 在经过该传输时间后， 该经调整的输出信号 DATA-OUTinchip的设置时间被缩短而无法胜任。因此， 为了解决设置时间被缩短的问题， 相位取样器 118对该经调整的输出信号 DATA-OUTinchip进行取样以产生一经弥补的输出信号 DATA-OUTsample。 关 于设置时间问题的详细解决过程在以下描述。
请同时参考图 1及图 2。 图 2是显示图 1内的多个信号的时序图。请注 意， 此图中数据信号是在时钟信号的正缘（上升缘）被读取。 然而， 数据 信号也可在时钟信号的负缘（下降缘）被读取。 以下将更深入地描述所述 时钟与数据信号。操作时钟信号 CLKinship送入序列快闪式存储器 120， 并被 调整一传输时间之久后， 转换成一经调整的操作时钟信号 CLK。utehip。 输入 信号 DATA-INinchip送入序列快闪式存储器 120, 并被调整一传输时间之久 后， 转换成一经调整的输入信号 DATA-IN。utehip。 输出信号 DATA-OUT。utohip 送入芯片 110， 并被调整一传输时间之久后， 转换成一经调整的输出信号 DATA-OUTinchip o 可观察到操作时钟信号 CLKinship与经调整的输出信号 DATA-OUTinchip间的潜伏时间被放大（约两倍的传输时间） ， 因而经调整 的输出信号 DATA-OUTinchip的设置时间被缩短了。 在此实施例中， 为了弥 补被缩短的设置时间， 相位取样器 118根据一取样信号 Samplesampled来对该 经调整的输出信号 DATA-OUTinchip进行取样， 以产生一经弥补的输出信号 DATA-OUTsampled从而解决设置时间缩短的问题。 此外， 必须将取样信号 Samplesampled的第一样本加以舍弃。 在一些实施例中， 时钟信号速率愈快， 越多数目的样本必须舍弃。舍弃样本数 Countdiscard由控制器 112来提供。 关 于相位取样器 118的细节将在以下说明。
请同时参考图 1及图 3。图 3是显示图 1的相位取样器 118的一电路图。 相位取样器 118包括一延迟链 310、 一复用器（MUX ) 320, 以及一緩存器 330。 延迟链 310还包括多个延迟緩冲器。 每一延迟緩冲器可提供该经调整 的输出信号 DATA-OUTinchip的不同延迟相位。 MUX 320是根据一相位选择 参数 PHASEselect, 而从该多个延迟緩冲器的输出信号中挑选出该取样信号 Samplesample。有种种不同的方式来决定相位选择参数 PHASEselect。 其中之一 是利用一尝试及错误法来尝试每一相位 , 并将所读取回的数据信号与储存 于存储器（图中未显示）的一型样（如黄金型样（golden pattern ) )来作比 较，从而发现当中最佳的相位选择参数 PHASEselect。继而可根据通过緩存器 330的取样信号 Samplesample, 对该经调整的输出信号 DATA-OUTinchip进行 取样， 用以产生该经弥补的输出信号 DATA-OUTsampled。 注意到， 有许多不 同种类的相位取样器。 以下将详述其余种类的相位取样器。
请同时参考图 4A及图 4B。图 4A是显示图 1的相位取样器 118的另一 电路图。 图 4B是显示图 4A中的多个信号的时序图。 在本实施例中， 相位 取样器 118包括一延迟链 410、复用器（ MUX ) 420及 450， 以及緩存器 430 及 440。图 4A内具有与图 3相同组件符号的详细说明为简便起见在此省略。 图 4A与图 3的主要差异在于增加一负缘时钟触发緩存器 440, 用以减少延 迟链 410的延迟緩冲器个数。 緩存器 430及 440分别使用正缘及负缘触发 信号 0^^及 CLKneg,用以对该经调整的输出信号 DATA-OUTinehip进行取 样而分别产生一正缘触发数据信号 DATA-OUTp。s及一负缘触发数据信号 DATA-OUTneg。 最后， 复用器 450 周期性地选择该正缘触发数据信号 0入丁八-0171^及该负缘触发数据信号 DATA-OUTneg以输出该经弥补的输 出信号 DATA-OUTsampled。请参考图 4B。延迟緩冲器所需个数减少一半（相 较图 3而言） ， 这是由于操作时钟信号 CLKinship的正 （上升）缘与负 （下 降）缘同时利用。
请参考图 5。 图 5是显示图 1的相位取样器 118的另一电路图。在本实 施例中， 相位取样器 118包括延迟链 510及 540、 复用器（MUX ) 520及 550, 以及一緩存器 530。 图 5内具有与图 3相同组件符号的详细说明为简 便起见在此省略。 图 5与图 3的主要差异在于增加一延迟链 540及一复用 器（MUX ) 550, 用以对相位作进一步的调整。 类似地， 延迟链 540还包括 多个延迟緩冲器。 每一延迟緩冲器可提供该经调整的输出信号
DATA-OUTinchip的不同延迟相位。 MUX 550 根据一维持时间选择参数 HOLDselect, 而从该多个延迟緩冲器的输出信号中选出一维持时间 -经弥补 的输出信号 DATA-OUTh。ld_c。mpensated。 可清楚了解， 如果取样相位可以连续 地调整， 将能轻易地获得最佳取样相位。 然而， 延迟链存在着最小时间单 位， 此限制取样相位无法连续地调整。 如果最小时间单位时间过长， 则维 持时间可能不够。 为了弥补维持时间， 延迟链 540被加入， 用以进一步地 调整该经调整的输出信号 DATA-OUTinchip的相位， 从而产生该维持时间 - 经弥补的输出信号 DATA-OUTh。ld_e。mpensated。
请参考图 6。图 6显示本发明所提供的一内嵌式系统 600的方块架构图 的第二实施例。 图 6内具有与图 1相同组件符号的详细说明为简便起见在 此省略。 第二实施例与第一实施例的主要差异在于相位取样器 118 以多个 时间调整器（例如延迟链模块）取代。 延迟链模块 618及 619用来分别调 整操作时钟信号 CLKinship与输入信号 DATA-INinehip的相位， 并且也可解决 输出信号 DATA-OUT。utehip的设置时间缩短的问题。 换言之， 输出信号 DATA-OUToutchip的相位（在第一实施例中）可被调整， 或是操作时钟信号 CLKinship与输入信号 DATA-INinchip的相位（在第二实施例中）可被调整。
请同时参考图 6及图 7。 图 7是显示图 6当中一延迟链模块的电路图。 延迟链模块 618包括一延迟链 710以及一复用器（ MUX ) 720。 延迟链 710 还包括多个延迟緩冲器。 每一延迟緩冲器可提供操作时钟信号 CLKinshi 々 不同延迟相位。 复用器 720选择所述延迟緩冲器的输出信号当中之一以达 成相位调整的任务。
请同时参考图 8至图 10D。 图 8是显示本发明所提供的一内嵌式系统 800的方块架构图的第三实施例。图 8内具有与图 1相同组件符号的详细说 明为简便起见在此省略。 第三实施例与第一实施例的主要差异在于加入一 时钟选择器 819以提供具有可调频率的该操作时钟信号 CLKinship。以下将进 一步提供一要径 ( Critical Path ) 问题的解决过程的详细说明。 请参考图 9。 图 9是显示时钟选择器 819的电路图。 时钟选择器 819是一时钟除法器， 其包括多个緩存器 910以及一复用器 920,用以从多个具有不同频率的时钟 信号中选择一适当的自发时钟信号 CLKs。urce。 请注意， 有种种不同的时钟 选择器。此时钟选择器在此仅用作一范例，而非限制。请参考图 10A〜图 10D。 图 10A〜图 10D是显示图 8内多个信号的时序图。 请注意， 此图中数据信 号是在时钟信号的正缘被读取。 假设参数 Countbit等于 M+N, 其中 M与 N 是正整数， 分别代表传送至芯片 810与从芯片 810接收的位数目。 M位数 据是以数据输入相位被传送， X位数据是根据参数 Countdiscard而以数据输出 相位被舍弃， （N-X )位数据是以数据输出相位来被接收， 以及 X位数据 还是根据参数 Countc。mpensate而以数据输出相位被进一步弥补。换言之，尽管 X位的数据被舍弃， 总共接收的数据位仍等于 N ( ( N-X ) +X=N ) 。 在此 实施例中， 变量 X等于 1。 以下将详述要径问题。
请参考图 1 1A至图 11C。 图 1 1A至图 1 1C是显示图 8的多个信号在不 同情况下的时序图。 在图 11A中， 操作时钟信号 CLKinship的频率过低而导 致要径问题。 然而， 在图 1 1B及图 11C中， 操作时钟信号 CLKinship的频率 过高。 而导致要径问题。 操作时钟信号 CLKinship的频率如果满足下式则会 被称为过高：
T— At〈 setup+Ttrans，
其中 T 等于操作时钟信号 CLKinship的周期， At 等于操作时钟信号
CLKinship的一边缘与取样信号的一取样时间 SAMPLEsampled间的时间差距， Tsetup是与工艺相关的设置时间， 以及 Ttnms， 其受相位取样器 818与平行至 序列移位寄存器 814的路径影响， 是该经弥补的输出信号 DATA-OUTsampled 在取样时间后转为有效的时间。 图 1 1A是显示由于要径问题并无发生， 该 经弥补的输出信号 DATA-OUTsampled并无发生设置时间违规的现象，因此无 须加以弥补。图 1 1B是显示经弥补的输出信号 DATA-OUTsampIed发生设置时 间违规的现象， 因而经弥补的输出信号 DATA-OUTsampled不正确。 图 11C 是显示经弥补的输出信号 DATA-OUTsampled的设置时间违规被予以弥补。以 下将详述此因要径问题而执行的设置时间违规弥补。
请参考图 11C。 相位取样器 814的取样信号被调整以使经弥补的输出 信号 DATA-QUTsampled的有效区间能与操作时钟信号 CLKinchip的正缘相重 叠。 继而， 该舍弃计数参数被累进， 用以将该经弥补的输出信号 DATA-QUTsampled延迟一时钟周期， 从而完成设置时间违规的弥补程序。 最 后， 经弥补的输出信号 DATA-OUTsampled的设置时间违规即被弥补。
请参考图 12。 图 12是显示本发明所提供的一内嵌式系统 1200的方块 架构图的第四实施例。 图 12内具有与图 1相同组件符号的详细说明为简便 起见在此省略。 第四实施例与第一实施例的主要差异在于加入多个延迟链 模块 1231至 1233以弥补芯片 1210的实体布局所导致的偏斜（ skew )时间。
请参考图 13。图 13是显示一应用于一内嵌式系统的控制方法的流程图。 该方法的步骤在以下描述。
步骤 1302: 选择由该序列快闪式存储器的该读回数据为正确时的一较 低频率。
步骤 1304: 将该读回数据储存至其存储器而成为一黄金型样。
步驟 1306: 选择一较高频率并尝试每一组零相位。 舍弃数据输入相位 当中的第一样本（ sample ) 。
步骤 1308: 由该序列快闪式存储器读回数据并将该读回数据与该黄金 型样作比较。
步驟 1310: 决定比较结果是否相符合以及该数据是否正确。 如果答案 为是， 则进行步骤 1314; 否则， 进行步骤 1312。
步驟 1312: 增加取样相位。
步驟 1314: 使用目前所选择的频率作为操作频率。
请参考图 14。图 14是应用于一序列快闪式存储器的一控制方法的流程 图。 该方法的步骤在以下描述。
步骤 1402: 开始 （Countbit的初始值等于 M+N-1 ) 。
步棟 1404: 在每一周期， 将平行至序列移位寄存器当中一位经由其输 入接脚移出并将 Countbit的值往下数。
步驟 1406: 决定 Countbit的值是否等于 N-l。 如果是， 进行步骤 1408; 否则， 进行步骤 1404。
步驟 1408: 在每一周期， 将 Countdiseard及 Countbit的值往下数。
步骤 1410:决定 Countdiseard的值是否等于 N-l。如果是，进行步骤 1412; 否则， 进行步骤 1408。
步骤 1412: 在每一周期， 将序列快闪式存储器当中一位经由其输出接 脚移入并将 Countbit的值往下数。
步驟 1414: 决定 Countbit的值是否等于 0。 如果是， 进行步骤 1416; 否 贝 'J， 进行步骤 1412。
步骤 1416: 停止供应时钟信号并将一经弥补的数值 X往下数至 0。 步骤 1418: 决定该数值 X是否等于 0。 如果是， 进行步骤 1420; 否则， 进行步驟 1416。
步驟 1420: 停止供应时钟信号以停止数据信号由相位取样器移出。 步骤 1422: 结束。
虽然本发明已以较佳实施例揭露如上， 然其并非用以限定本发明， 任 何熟习此技艺者， 在不脱离本发明的精神和范围内， 当可作些许的更动与 润饰， 因此本发明的保护范围当视权利要求所界定的为准。

Claims

权利要求书
1.一种内嵌式系统， 用以弥补时间， 其特征在于包括：
一序列快闪式存储器， 用以储存数据， 该序列快闪式存储器包括： 一输入接脚， 用以接收一经调整的输入信号； 以及
一输出接脚， 用以送出一输出或输入信号； 以及
一存取电路， 耦合至该序列快闪式存储器以存取该序列快闪式存储器， 该存取电路包括：
一处理器， 用以控制该存取电路的操作；
一序列快闪式存储器控制器， 用以激活该存取电路的一操作时钟 信号；
一时间弥补器， 用以通过参考该操作时钟信号以弥补该输出或输 入信号的一时序； 以及
一平行至序列移位寄存器， 耦合至该时间弥补器， 用以将数据由 其中该经调整的输入信号是由该存取电路加以调整并由该存取电路转 移至该序列快闪式存储器。
2.如权利要求 1所述的内嵌式系统， 其特征在于， 其中该存取电路可在 该操作时钟信号的正缘存取该数据。
3.如权利要求 1所述的内嵌式系统， 其特征在于， 其中该时间弥补器是 一相位取样器， 用以对该输出或输入信号进行取样以产生一经弥补的输出 或输入信号。
4.如权利要求 3所述的内嵌式系统， 其特征在于， 其中该相位取样器还 包括：
一延迟链， 包括多个延迟緩冲器， 每一延迟緩冲器用以提供该操作时 钟信号的不同相位； 一复用器， 用以根据一相位选择参数， 由该多个延迟緩冲器选择一时 钟信号为一取样信号； 以及
一緩存器， 用以根据该取样时钟信号， 对该输出或输入信号进行取样 以产生该经弥补的输出或输入信号。
5.如权利要求 4所述的内嵌式系统， 其特征在于， 其中该处理器是通过 将一型样与不同的经弥补的输出或输入信号作比较而决定该相位选择参 数， 其中该不同的经弥补的输出或输入信号是根据不同取样信号而产生。
6.如权利要求 3所述的内嵌式系统， 其特征在于， 其中该相位取样器还 包括：
一延迟链， 包括多个延迟緩冲器， 每一延迟緩冲器用以提供该操作时 钟信号的一不同相位；
一第一复用器， 用以根据一相位选择参数， 由该多个延迟緩冲器选择 一时钟信号为一取样信号； 以及
一第一緩存器， 用以在该取样时钟信号的一正缘， 对该输出或输入信 号进行取样， 而产生一第一暂时经弥补的输出或输入信号；
一第二緩存器， 用以在该取样时钟信号的一负缘， 对该输出或输入信 号进行取样， 而产生一第二暂时经弥补的输出或输入信号； 以及
一第二复用器， 用以从该第一及第二暂时经弥补的输出或输入信号当 中选择， 而产生该经弥补的输出或输入信号。
7.如权利要求 6所述的内嵌式系统， 其特征在于， 其中该处理器是通过 将一型样与不同的经弥补的输出或输入信号作比较而决定该相位选择参 数， 其中该不同的经弥补的输出或输入信号是根据不同取样信号而产生。
8.如权利要求 3所述的内嵌式系统， 其特征在于， 其中该相位取样器还 包括：
一第一延迟链， 包括多个第一延迟緩冲器， 每一第一延迟緩冲器用以 提供该操作时钟信号的不同相位； 一第一复用器， 用以根据一相位选择参数， 由该多个第一延迟緩冲器 选择一时钟信号为一取样信号；
一第二延迟链， 包括多个第二延迟緩冲器， 每一第二延迟緩冲器用以 提供该输出或输入信号不同相位；
一第二复用器， 用以根据一维持时间选择参数， 由该多个第二延迟緩 冲器选择一时钟信号为一维持时间 -经弥补的输出或输入信号； 以及
一緩存器， 用以根据该取样时钟信号， 对该维持时间 -经弥补的输出 或输入信号进行取样， 而产生该经弥补的输出或输入信号。
9.如权利要求 8所述的内嵌式系统， 其特征在于， 其中该处理器是通过 将一型样与不同的经弥补的输出或输入信号作比较而决定该相位选择参 数， 其中该不同的经弥补的输出或输入信号是根据不同取样信号而产生。
10.如权利要求 3所述的内嵌式系统， 其特征在于， 其中相位取样器是 根据一取样参数而舍弃该输出或输入信号的多个进入样本。
11.如权利要求 10所述的内嵌式系统， 其特征在于，还包括一时钟选择 器， 用以选择该操作时钟信号的一经选择的操作频率。
12.如权利要求 11所述的内嵌式系统， 其特征在于， 其中该时钟选择器 包括：
多个緩存器， 每一緩存器提供该操作时钟信号的一不同的操作频率； 以及
一复用器， 用以从该多个延迟緩沖器选择出一具有该经选择的操作频 率的时钟信号。
13.如权利要求 11所述的内嵌式系统， 其特征在于， 其中如果该时钟选 取器选择该操作时钟信号的一高操作频率时， 该相位取样器的一取样相位 受到调整， 用以使该经调整的输出或输入信号的有效区间能与该操作时钟 信号的正缘相重叠， 以及该取样参数增加以将该经弥补的输出或输入信号 延迟一时钟周期， 用以将该因一要径问题所导致的设置时间违规予以弥补， 其中该要径是介于该相位取样器与该平行至序列移位寄存器之间， 以及其 中该高操作频率满足下式： T - At < Tsetup+Ttrans, 其中 T等于该操作时钟信号 的周期， At等于该操作时钟信号的一边缘与该取样信号的一取样时间之间 的时间差距， Tsetup是与工艺相关的设置时间， 以及 Ttrans, 其受该相位取样 器与该平行至序列移位寄存器的路径影响， 该经弥补的输出或输入信号在 取样后可转为有效的信号。
14.一种内嵌式系统， 用以调整时间， 其特征在于包括：
一序列快闪式存储器， 用以储存数据， 该序列快闪式存储器包括： 一第一输入接脚， 用以接收一经调整的操作信号；
一第二输入接脚， 用以接收一经调整的输入信号； 以及 一输出接脚， 用以送出一输出或输入信号； 以及
一存取电路， 耦合至该序列快闪式存储器以存取该序列快闪式存储器， 该存取电路包括：
一处理器， 用以控制该存取电路的操作；
一序列快闪式存储器控制器， 用以激活该存取电路的一操作时钟 信号；
一第一时间调整器， 用以调整该操作时钟信号的时序以产生该经 调整的操作时钟信号；
一第二时间调整器， 用以调整一输入信号的时序以产生该经调整 的输入信号； 以及
一平行至序列移位寄存器， 耦合至该时间弥补器， 用以将数据由
15.如权利要求 14所述的内嵌式系统， 其特征在于， 其中该存取电路是 在该操作时钟信号的正缘存取该数据。
16.如权利要求 14所述的内嵌式系统， 其特征在于， 其中该第一及第二 时间调整器为延迟链模块， 用以分别调整该输入信号及该操作时钟信号的 相位。
17.如权利要求 16所述的内嵌式系统，其特征在于， 其中该延迟链模块 还包括：
一延迟链， 包括多个延迟緩冲器， 每一延迟緩冲器用以提供一不同相 位；
一复用器， 用以根据一相位选择参数， 由该多个延迟緩冲器当中的一 信号选择作为其输出。
18.如权利要求 14所述的内嵌式系统， 其特征在于， 其中该存取电路还 包括：
一时间弥补器， 耦合至该序列快闪式存储器的该输出接脚与该平行至 序列移位寄存器， 用以通过参考该操作时钟信号以弥补该输出或输入信号 的一时序。
19.如权利要求 18所述的内嵌式系统，其特征在于， 其中该时间弥补器 是根据一取样参数而舍弃该输出或输入信号的多个进入样本。
20.如权利要求 19所述的内嵌式系统， 其特征在于， 其中该存取电路还 包括：
一时钟选择器， 用以选择该操作时钟信号的一经选择的操作频率。
21.如权利要求 20所述的内嵌式系统， 其特征在于， 其中如果该时钟选 取器选择该操作时钟信号的一高操作频率时， 该相位取样器的一取样相位 受到调整， 用以使该经调整的输出或输入信号的有效区间能与该操作时钟 信号的正缘相重叠， 以及该取样参数增加以将该经弥补的输出或输入信号 延迟一时钟周期， 用以将该因一要径问题所导致的设置时间违规予以弥补， 其中该要径是介于该相位取样器与该平行至序列移位寄存器之间， 以及其 中该高操作频率满足下式： T - At < Tsetup+Ttrans, 其中 T等于该操作时钟信号 的周期， At等于该操作时钟信号的一边缘与该取样信号的一取样时间之间 的时间差距， Tsetup是与工艺相关的设置时间， 以及 Ttoans， 其受该相位取样 器与该平行至序列移位寄存器的路径影响， 该经弥补的输出或输入信号在 取样后可转为有效的信号。
22.—种内嵌式系统的控制方法， 该内嵌式系统可用以弥补时间， 其特 征在于， 该方法包括：
接收一经调整的输入信号；
传送一输出或输入信号；
激活一操作时钟信号；
通过参考该操作时钟信号以弥补该输入信号的一时序； 式。
23.如权利要求 22所述的内嵌式系统的控制方法， 其特征在于， 其中该 数据是在该操作时钟信号的正缘被存取。
24.如权利要求 22所述的内嵌式系统的控制方法，其特征在于， 其中该 输出或输入信号被取样以产生一经弥补的输出或输入信号。
25.如权利要求 24所述的内嵌式系统的控制方法， 其特征在于， 其中对 该输出或输入信号进行取样的步骤还包括：
提供该操作时钟信号的不同相位；
根据一相位选择参数， 由该多个延迟緩冲器选择一时钟信号为一取样 信号； 以及
根据该取样时钟信号， 对该输出或输入信号进行取样以产生该经弥补 的输出或输入信号。
26.如权利要求 25所述的内嵌式系统的控制方法， 其特征在于， 其中该 相位选择参数是通过将一型样与不同的经弥补的输出或输入信号作比较而 决定出， 其中该不同的经弥补的输出或输入信号是根据不同取样信号而产 生。
27.如权利要求 24所述的内嵌式系统的控制方法， 其特征在于， 其中对 该输出或输入信号进行取样的步骤还包括：
提供该操作时钟信号的一不同相位；
根据一相位选择参数， 选择一时钟信号为一取样信号； 以及
在该取样时钟信号的一正缘， 对该输出或输入信号进行取样， 而产生 一第一暂时经弥补的输出或输入信号；
在该取样时钟信号的一负缘， 对该输出或输入信号进行取样， 而产生 一第二暂时经弥补的输出或输入信号； 以及
从该第一及第二暂时经弥补的输出或输入信号当中选择， 而产生该经 弥补的输出或输入信号。
28.如权利要求 27所述的内嵌式系统的控制方法， 其特征在于，其中该 相位选择参数是通过将一型样与不同的经弥补的输出或输入信号作比较而 决定出， 其中该不同的经弥补的输出或输入信号是根据不同取样信号而产 生。
29.如权利要求 24所述的内嵌式系统的控制方法， 其特征在于，其中对 该输出或输入信号进行取样的步骤还包括：
提供该操作时钟信号的不同相位；
根据一相位选择参数， 选择一时钟信号为一取样信号；
提供该输出或输入信号的不同相位；
根据一维持时间选择参数， 选择一时钟信号为一维持时间 -经弥补的 输出或输入信号； 以及
根据该取样时钟信号， 对该维持时间 -经弥补的输出或输入信号进行 取样， 而产生该经弥补的输出或输入信号。
30.如权利要求 29所述的内嵌式系统的控制方法， 其特征在于，其中该 相位选择参数是通过将一型样与不同的经弥补的输出或输入信号作比较而 决定出， 其中该不同的经弥补的输出或输入信号是根据不同取样信号而产 生。
31.如权利要求 24所述的内嵌式系统的控制方法， 其特征在于， 其中该 输出或输入信号的多个进入样本是根据一取样参数而被舍弃。
32.如权利要求 31所述的内嵌式系统的控制方法， 其特征在于，还包括 选择出该操作时钟信号的一经选择的操作频率。
33.如权利要求 32所述的内嵌式系统的控制方法， 其特征在于，其中选 择出该操作时钟信号的该经选择的操作频率的步骤还包括：
提供该操作时钟信号的一不同的操作频率； 以及
选择出一具有该经选择的操作频率的时钟信号。
34.如权利要求 33所述的内嵌式系统的控制方法， 其特征在于， 其中如 果该操作时钟信号的一高操作频率被选择时， 一取样相位受到调整， 用以 使该经调整的输出或输入信号的有效区间能与该操作时钟信号的正缘相重 叠， 以及该取样参数增加以将该经弥补的输出或输入信号延迟一时钟周期， 用以将该因一要径问题所导致的设置时间违规予以弥补， 其中该高操作频 率满足下式： T- At <
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其中 T等于该操作时钟信号的周期， Δί 等于该操作时钟信号的一边缘与该取样信号的一取样时间之间的时间差 距， Tsetup是与工艺相关的设置时间， 以及 Ttrans, 该经弥补的输出或输入信 号在取样后可转为有效的信号。
35.—种内嵌式系统的控制方法， 该内嵌式系统可用以调整时间， 其特 征在于， 该方法包括：
接收一经调整的操作时钟信号；
接收一经调整的输入信号；
传送一输出或输入信号；
激活一存取电路的一操作时钟信号；
调整该操作时钟信号的时序以产生该经调整的操作时钟信号； 调整一输入信号的时序以产生该经调整的输入信号； 以及
将数据由平行型式转换为序列型式或由序列型式转换为平行型式。
36.如权利要求 35所述的内嵌式系统的控制方法， 其特征在于，其中该 数据是在该操作时钟信号的正缘被存取。
37.如权利要求 35所述的内嵌式系统的控制方法， 其特征在于， 其中该 输入信号及该操作时钟信号的相位被调整。
38.如权利要求 37所述的内嵌式系统的控制方法， 其特征在于， 其中调 整相位的步骤还包括：
提供多个不同相位； 以及
根据一相位选择参数， 选择该多个不同相位当中之一。
39.如权利要求 35所述的内嵌式系统的控制方法，其特征在于，还包括： 通过参考该操作时钟信号以弥补该输出或输入信号的一时序。
40.如权利要求 39所述的内嵌式系统的控制方法， 其特征在于， 其中该 输出或输入信号的多个进入样本是根据一取样参数而被舍弃。
41.如权利要求 40所述的内嵌式系统的控制方法， 其特征在于，还包括 选择该出操作时钟信号的一经选择的操作频率。
42.如权利要求 41所述的内嵌式系统的控制方法， 其特征在于， 其中如 果该操作时钟信号的一高操作频率被选择时， 一取样相位受到调整， 用以 使该经调整的输出或输入信号的有效区间能与该操作时钟信号的正缘相重 叠， 以及该取样参数增加以将该经弥补的输出或输入信号延迟一时钟周期， 用以将该因一要径问题所导致的设置时间违规予以弥补， 其中该高操作频 率满足下式： T- At < Tsetup+Ttrans, 其中 T等于该操作时钟信号的周期， At 等于该操作时钟信号的一边缘与该取样信号的一取样时间之间的时间差 距， Tsetup是与工艺相关的设置时间， 以及 Ttrans， 该经弥补的输出或输入信 号在取样后可转为有效的信号。
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