JP2010266250A - 半導体試験装置 - Google Patents

Abstract

【課題】ＤＵＴから出力される複数の被測定信号をデジタル信号に変換してメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、デジタイザ間の信号配線遅延の影響を受けずに常に同一のタイミングでデータを取り込めるようにするとともに、トリガ信号配線数の削減と、データ保存用メモリの有効利用も実現すること。
【解決手段】ＤＵＴから出力される複数の被測定信号をデジタル信号に変換してトリガ信号に基づきメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、前記各デジタイザを駆動するクロックに対して適切なタイミング関係に位相調整されたトリガ信号を入力する共通のトリガ制御回路を設けたことを特徴とするもの。
【選択図】 図１

Description

本発明は、半導体試験装置に関し、詳しくは、測定対象半導体（以下、ＤＵＴという）から出力される複数の被測定信号をデジタル信号に変換してメモリに取り込むデジタイザの改良に関するものである。

たとえばデジタル通信の分野に用いられるＤＵＴでは、直交変調された二つの信号(Ｉ信号,Ｑ信号)が被測定信号として並列に出力される。

図５は、このような被測定信号Ｉ，Ｑを測定するように構成された従来の半導体試験装置の一例を示すブロック図である。

ＤＵＴ１から出力される複数の被測定信号Ｉ，Ｑは、デジタイザ２１，２２を構成するＡ／Ｄ変換器２１ａ，２２ａにそれぞれ入力され、デジタル信号に変換される。これら変換されたデジタル信号は、デジタイザ２１，２２を構成する制御回路２１ｂ，２２ｂの制御に基づきメモリ２１ｃ，２２ｃに一時的に保存される。メモリ２１ｃ，２２ｃに一時保存されたデジタル信号は外部に設けられたコンピュータ３からの要求に基づいて読み出され、必要なデータ処理が施される。

制御回路２１ｂ，２２ｂには外部からトリガ信号ｔｒがそれぞれ入力され、このトリガ信号ｔｒをきっかけとしてメモリ２１ｃ，２２ｃへのデジタル信号の保存が開始されるように制御される。また、Ａ／Ｄ変換器２１ａ，２２ａおよび制御回路２１ｂ，２２ｂには共通のクロックＣＫが入力される。

特許文献１には、複数の入力信号の波形データを同期した状態で取り込むように構成された複数チャンネルを有するサンプリング装置が記載されている。

特開２００６−２６８３５７号公報

ところで、ＤＵＴから出力される複数の被測定信号の種類によっては、複数の被測定信号を完全に同時に取り込む必要がある場合がある。たとえば、図５のように直交変調された二つの被測定信号Ｉ，Ｑは、同じタイミングで取り込まないと、コンピュータ４上で正しくデータ処理することができない。

そこで、たとえばトリガ信号ｔｒに基づき、制御回路２１ｂ，２２ｂが同時にデータ取り込みを開始するように制御しなければならないが、一般にトリガ信号ｔｒはクロックＣＫに同期して入力されるとは限らないため、制御回路２１ｂ，２２ｂにそれぞれ入力されるトリガ信号ｔｒで測定開始させると、トリガ信号ｔｒとクロック信号ＣＫのタイミング競合により１クロック期間タイミングが前後して取り込み開始してしまうことがある。

これを避けるため、たとえば一方のデジタイザ２１を主としてその制御回路２１ｂに取り込まれたトリガ信号ｔｒを制御線ＣＬを介して従となる他方のデジタイザ２２に出力することで、二つのデジタイザ２１，２２の測定が同一のタイミングでスタートするように制御することが行われている。

しかしながら、主となるデジタイザ２から従となるデジタイザ３に対してトリガタイミングを制御線ＣＬを介して通知し、主となるデジタイザ２と従となるデジタイザ３とが同時にデータをメモリ２３，３３に取り込む場合、制御線ＣＬによる伝送遅延が１クロック周期×Ｎ(１以上の整数)程度あると、従となるデジタイザ３におけるクロック信号ＣＫの位相との間でタイミングが競合してしまい、同一タイミングで測定開始できない場合が起こり得る。

このようなタイミング競合は特定の周波数で発生しやすく、クロックＣＫの周波数に依存する。これは、伝送遅延が一定の遅延時間を持つ固定遅延のためである。

また、タイミングが競合しているような状況では、この伝送遅延時間が周囲温度など環境変化により変化するとその影響を受けやすくなり、安定した測定ができないという問題もある。

また、図５ではトリガ信号ｔｒが１本だけの例を示しているが、一般には図示しない他の回路ブロックから入力される多数のトリガ信号の中からコンピュータ３の指示に基づいて選択されたひとつのトリガ信号に従ってデータの取り込みが開始される。したがって、各デジタイザ２１，２２に対するトリガ信号の配線もトリガ信号に応じて多くなり、回路基板設計上の制約になる。

また、図５では、ＤＵＴ１から直交変調された二つの被測定信号Ｉ，Ｑが出力される例を示しているが、さらに多くの被測定信号間の同期を取ろうとする場合には、制御線ＣＬの配線は各被測定信号間を相互に接続する必要があるため、これらの配線数も数多いものになり、設計上の問題になる。

また、特許文献１に記載されているように、制御回路２１ｂ，２２ｂに内蔵されているカウンタを常に同じ値になるようにあらかじめ初期化してクロックＣＫにより互いに同期してカウント動作させ、そのカウント値に応じたアドレスのメモリにデータを常時取り込んで主となる一方のデジタイザ２１にトリガが入力された時のカウント値を制御線ＣＬを介して従となる他方のデジタイザ２２で参照し同じタイミングで取り込まれたデータをメモリ２１ｃ，２２ｃからそれぞれ読み出すためには、トリガが入力される以前から常時メモリ２１ｃ，２２ｃにデータを取り込み続けておく必要があり、メモリ容量に十分な余裕が必要になるという問題がある。

さらに、特許文献１に記載されている装置でも、各デジタイザへのトリガ信号ｔｒやデジタイザ間の制御線ＣＬの配線数が膨大となる問題は避けられない。

本発明は、このような課題を解決するものであり、その目的は、ＤＵＴから出力される複数の被測定信号をデジタル信号に変換してメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、デジタイザ間の信号配線遅延の影響を受けずに常に同一のタイミングでデータを取り込めるようにすることにある。

また、トリガ信号配線数の削減と、データ保存用メモリの有効利用も実現する。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
一つまたは複数のＤＵＴから出力される複数の被測定信号をデジタル信号に変換してトリガ信号に基づきメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、
前記各デジタイザを駆動するクロックに対して適切なタイミング関係に位相調整されたトリガ信号を入力する共通のトリガ制御回路を設けたことを特徴とする。

請求項２記載の発明は、請求項１記載の半導体試験装置において、
前記トリガ制御回路は前記デジタイザを駆動するクロックと同一周波数のクロックの位相を調整する位相調整回路を有し、この位相調整回路で位相が調整されたクロックに基づき前記トリガ信号をラッチして前記各デジタイザに出力することを特徴とする。

請求項３記載の発明は、請求項１記載の半導体試験装置において、
前記トリガ制御回路は前記デジタイザを駆動するクロックと同一周波数のクロックにより前記トリガ信号をラッチし、該ラッチされたトリガ信号を遅延手段によりタイミング調整して前記各デジタイザに出力することを特徴とする。

請求項４記載の発明は、請求項１記載の半導体試験装置において、
前記トリガ制御回路と前記各デジタイザ間のトリガ信号配線長が互いに等しくなるように設けられていることを特徴とする。

請求項５記載の発明は、請求項１記載の半導体試験装置において、
前記各デジタイザを駆動するクロックとして、前記トリガ制御回路に入力されるクロックが一定時間遅延させる遅延回路を介して入力されることを特徴とする。

請求項６記載の発明は、請求項５記載の半導体試験装置において、
前記遅延回路の遅延時間は、前記トリガ制御回路と前記各デジタイザ間におけるトリガ信号の遅延時間と等しくなるように設定されていることを特徴とする。

請求項７記載の発明は、請求項１記載の半導体試験装置において、
前記被測定信号は、直交変調されたＩ信号とＱ信号であることを特徴とする。

本発明によれば、ＤＵＴから出力される複数の被測定信号をデジタル信号に変換してメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、デジタイザ間の信号配線遅延の影響を受けずに常に同一のタイミングでデータを取り込めるとともに、トリガ信号配線数を削減でき、データ保存用メモリを有効利用できる。

本発明の一実施例を示すブロック図である。 図１におけるトリガ制御回路４の具体例図である。 図２の動作を説明するタイミングチャートである。 本発明の他の実施例を示すブロック図である。 従来の半導体試験装置の構成例図である。

以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図５と共通する部分には同一の符号を付けている。図１において、ＤＵＴ１から出力される複数ｎ個の被測定信号は、デジタイザ２１〜２ｎを構成するＡ／Ｄ変換器２１ａ〜２ｎａにそれぞれ入力され、デジタル信号に変換される。これら変換されたデジタル信号は、デジタイザ２１〜２ｎを構成する制御回路２１ｂ〜２ｎｂの制御に基づきメモリ２１ｃ〜２ｎｃに一時的に保存される。メモリ２１ｃ〜２ｎｃに一時保存されたデジタル信号は外部に設けられたコンピュータ３からの要求に基づいて読み出され、必要なデータ処理が施される。

制御回路２１ｂ〜２ｎｂにはトリガ制御回路４から最適に位相調整されたトリガ信号ｔｒ１〜ｔｒｎがそれぞれ入力され、これらのトリガ信号ｔｒ１〜ｔｒｎをきっかけとしてメモリ２１ｃ〜２ｎｃへのデジタル信号の保存が開始されるように制御される。Ａ／Ｄ変換器２１ａ〜２ｎａおよび制御回路２１ｂ〜２ｎｂにはそれぞれ互いに位相が一致するように共通のクロックＣＫが入力される。トリガ制御回路４には、クロック信号ＣＫtrが供給される。なお、これらクロック信号ＣＫtrとクロックＣＫdは、周波数は一致するが位相関係は必ずしも一致していない。

図２は、トリガ制御回路４の具体例図である。トリガ制御回路４は、入力されたクロック信号ＣＫtrの位相を調整する位相調整回路４４、入力されたトリガ信号ｔｒ１〜ｔｒｍをそれぞれラッチするＤ−ＦＦ４１１〜４１ｍ、ラッチされたトリガ信号をコンピュータからの指示に基づいて選択するマルチプレクサ４２１〜４２ｎ、各デジタイザ２１〜２ｎに対してトリガ信号ｔｒ１’〜ｔｒｎ’を出力するためにそれぞれラッチするＤ−ＦＦ４３１〜４３ｎで構成されている。

位相調整回路４４は、マルチプレクサ４２１〜４２ｎによって選択され出力されるトリガ信号ｔｒ１’〜ｔｒｎ’がデジタイザ２１〜２ｎの制御回路２１ｂ〜２ｎｂに入力される時、クロック信号ＣＫdによって十分なセットアップ時間とホールド時間を確保されたタイミングで打ち抜かれるように位相調整する。

なお、位相調整回路４４は、入力されたクロック信号をＰＬＬ回路により位相調整するようにしてもよいし、単純に入力クロック信号を遅延制御するようにしてもよい。

あるいは、位相調整回路４４と同様の作用をするように、位相調整回路４４の代わりに各Ｄ−ＦＦ４３１〜４３ｎの出力に遅延回路を設けるようにしてもよい。

図３は、図２の動作を説明するタイミングチャートである。（Ａ）に示すクロックＣＫdと（Ｂ）に示すクロックＣＫtrは、周期は等しいが位相がずれている。そこで、クロックＣＫtrの位相が位相調整回路４４により調整された（Ｃ）に示すクロックＣＫtr’がトリガ制御回路４の内部クロックとなる。

この内部クロックＣＫtr’により（Ｄ）に示すトリガ制御回路４のトリガ入力ｔｒ１〜ｔｒｍがＤ−ＦＦ４１１〜４１ｍでラッチされ、（Ｅ）に示すＤ−ＦＦ４１１〜４１ｍの出力となってマルチプレクサ４２１〜４２ｎに入力される。

マルチプレクサ４２１〜４２ｎでマルチプレクスされたトリガｔｒ１’〜ｔｒｎ’は内部クロックＣＫtr’によりＤ−ＦＦ４３１〜４３ｎでラッチされ、（Ｆ）に示すようなＤ−ＦＦ４３１〜４３ｎの出力となって各デジタイザ２１〜２ｎに出力される。

トリガ制御回路４から各デジタイザ２１〜２ｎに至るトリガ信号線は、それぞれ等しい長さで配線されている。これらトリガ信号線に一定の配線長があることにより各トリガｔｒ１’〜ｔｒｎ’は（Ｇ）に示すように一定時間伝搬遅延することになり、（Ｆ）に示すトリガ制御回路４の出力における位相よりも一定時間伝搬遅延して各デジタイザ２１〜２ｎに到達する。

位相調整回路４４は、各デジタイザ２１〜２ｎにおける各トリガｔｒ１’〜ｔｒｎ’の変化タイミングがクロックＣＫdの立ち下がりエッジとなるように、クロックＣＫtr’の位相を調整する。

なお、これら位相調整回路４４の位相調整量は、コンピュータ３からの指示に従って調整される。これらの調整量は、あらかじめクロック周波数ごとに最適な値を測定してコンピュータ３に保存しておき、周波数が変わるごとに位相調整回路４４の位相調整量を最適に設定する。

このように、各デジタイザ２１〜２ｎの制御回路２１ｂ〜２ｎｂにおいてトリガ信号ｔｒ１’〜ｔｒｎ’をクロックＣＫdの立ち上がりエッジで取り込むことにより、各デジタイザ２１〜２ｎにおいて同時にトリガ信号ｔｒ１’〜ｔｒｎ’を確実に安定して受信できることになる。

そして、トリガ信号ｔｒ１〜ｔｒｍのクロック信号ＣＫdに対するタイミング関係が、そのクロック周波数に応じてトリガ制御回路４により最適に調整され、調整後のトリガ信号ｔｒ１’〜ｔｒｎ’が各デジタイザ２１〜２ｎに入力されることにより、クロック信号ＣＫdとトリガ信号ｔｒ１’〜ｔｒｎ’とのタイミング競合の発生を防止でき、ＤＵＴの複数の被測定信号を複数のデジタイザ２１〜２ｎで同時に取り込むのにあたり、常に安定して同時にデータを取り込むことができる。

また、測定系統間の物理的な距離が離れていても、トリガ制御回路４から各デジタイザ２１〜２ｎに対して同じ長さでトリガ信号を配線しておくことで、上記の同時取り込みが保証され、周波数に依存してタイミング競合を起こして１クロック前後して取り込みがスタートするようなことは起こり得ない。

また、すべてのトリガ信号はトリガ制御回路４にのみ入力され、この回路内でそれぞれのデジタイザ２１〜２ｎごとにマルチプレクサ４２１〜４２ｎによってトリガ信号が選択されて出力されるため、トリガ信号の配線が各デジタイザ２１〜２ｎに対して1本だけで済み、基板上の配線数が最低限で済む。

また、従来のような制御線ＣＬによるデジタイザ間におけるトリガ信号の受け渡しも必要なく、同時に取り込みたい信号数が増えても、容易に実現できる。

また、従来のように常時メモリにデータを保存しておく必要はなくなるので、メモリ容量を有効に活用できる。

また、トリガ制御回路４において、ひとつの入力トリガ信号を同時に取り込もうとする複数のデジタイザのトリガ信号として選択して出力することにより、デジタイザ間で同期して取り込みを行うように制御できる。

図４は本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図４において、デジタイザ２１〜２ｎには、トリガ制御回路４に入力されるクロックＣＫと同一のクロックＣＫが遅延回路５を介してクロックＣＫdとして入力されている。

ここで、遅延回路５の遅延時間を、デジタイザ２１〜２ｎに入力されるトリガ信号ｔｒ１’〜ｔｒｎ’とクロックＣＫdとのタイミング関係が図３のタイミングチャートに示すような十分な余裕を確保できるように設定することにより、図２でトリガ制御回路４内に設けている位相調整回路４４を不要にできる。

たとえばトリガ制御回路４と各デジタイザ２１〜２ｎ間におけるトリガ信号ｔｒ１’〜ｔｒｎ’の配線遅延が１ｎｓとすると、クロックＣＫdをクロックＣＫに対して１ｎｓ遅延させてデジタイザ２１〜２ｎに入力すれば、デジタイザ２１〜２ｎにおけるトリガ信号ｔｒ１’〜ｔｒｎ’とクロックＣＫd間のタイミング余裕を確保できる。

また、クロックＣＫをトリガ信号ｔｒ１’〜ｔｒｎ’とともに同じ配線長で配線して各デジタイザ２１〜２ｎに供給することで同様の効果を得ることができる。

また、トリガ制御回路４とデジタイザ２１〜２ｎがそれほど離れておらず、配線遅延がクロック周期に対して無視できる程度であれば、クロックＣＫdを直接トリガ制御回路４に入力することも可能である。この場合、トリガ信号ｔｒ１’〜ｔｒｎ’の配線遅延はクロック周期に比較して小さな値なので、デジタイザ２１〜２ｎにおけるトリガ信号ｔｒ１’〜ｔｒｎ’とクロックＣＫdのタイミング余裕(セットアップ, ホールド時間)は十分確保でき、他の実施例と同様に少ない配線で安定した同期取り込みが行える。

以上説明したように、本発明によれば、ＤＵＴから出力される複数の被測定信号をデジタル信号に変換してメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、デジタイザ間の信号配線遅延の影響を受けずに常に同一のタイミングでデータを取り込むことができ、トリガ信号配線数を削減でき、データ保存用メモリを有効利用できる。

１ ＤＵＴ
２１〜２ｎ デジタイザ
２１ａ〜２ｎａ Ａ／Ｄ変換器
２１ｂ〜２ｎｂ 制御回路
２１ｃ〜２ｎｃ メモリ
３ コンピュータ
４ トリガ制御回路
４１１〜４１ｍ、４３１〜４３ｎ Ｄ−ＦＦ
４２１〜４２ｎ マルチプレクサ
４４ 位相調整回路
５ 遅延回路

Claims (7)

1. 一つまたは複数のＤＵＴから出力される複数の被測定信号をデジタル信号に変換してトリガ信号に基づきメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、
   前記各デジタイザを駆動するクロックに対して適切なタイミング関係に位相調整されたトリガ信号を入力する共通のトリガ制御回路を設けたことを特徴とする半導体試験装置。
2. 前記トリガ制御回路は前記デジタイザを駆動するクロックと同一周波数のクロックの位相を調整する位相調整回路を有し、この位相調整回路で位相が調整されたクロックに基づき前記トリガ信号をラッチして前記各デジタイザに出力することを特徴とする請求項１記載の半導体試験装置。
3. 前記トリガ制御回路は前記デジタイザを駆動するクロックと同一周波数のクロックにより前記トリガ信号をラッチし、該ラッチされたトリガ信号を遅延手段によりタイミング調整して前記各デジタイザに出力することを特徴とする請求項１記載の半導体試験装置。
4. 前記トリガ制御回路と前記各デジタイザ間のトリガ信号配線長が互いに等しくなるように設けられていることを特徴とする請求項１記載の半導体試験装置。
5. 前記各デジタイザを駆動するクロックとして、前記トリガ制御回路に入力されるクロックが一定時間遅延させる遅延回路を介して入力されることを特徴とする請求項１記載の半導体試験装置。
6. 前記遅延回路の遅延時間は、前記トリガ制御回路と前記各デジタイザ間におけるトリガ信号の遅延時間と等しくなるように設定されていることを特徴とする請求項５記載の半導体試験装置。
7. 前記被測定信号は、直交変調されたＩ信号とＱ信号であることを特徴とする請求項１記載の半導体試験装置。

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