CN101042685B - 内嵌式系统与其控制方法 - Google Patents

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Abstract

本发明提供一种内嵌式系统与其控制方法，该系统可用以弥补设置时间违规，包括一序列快闪式存储器以及一存取电路。该序列快闪式存储器还包括一输入接脚及一输出接脚。该存取电路还包括一处理器、一平行至序列移位寄存器、一序列快闪式存储器控制器，以及一时间弥补器。该输入接脚接收一经调整的输入信号，而该输出接脚送出一输出信号。该处理器控制该存取电路的操作。该序列快闪式存储器控制器激活该存取电路的一操作时钟信号。该时间弥补器是通过参考该操作时钟信号以弥补该输出或输入信号的一时序。该平行至序列移位寄存器是将数据由平行型式转换为序列型式。通过本发明，可以调整取样时间，增加准度。

Description

内嵌式系统与其控制方法
技术领域
本发明是有关于一种内嵌式系统，且特别有关于一种用以弥补设置时间违规(Setup Time Violation)的内嵌式系统。
背景技术
内嵌式系统典型上包括快闪式存储器以储存数据与程序代码，譬如是序列快闪式存储器(Serial flash)或平行快闪式存储器(Parallel Flash)。一内嵌式系统需要多个接脚(Pin)(地址接脚、数据接脚，以及控制接脚)以存取一平行快闪式存储器。而存取序列快闪式存储器则需要较少接脚。然而，序列快闪式存储器的数据比率却日益递增，从而导致不同信号的设置时间极度重要且敏感。
发明内容
本发明的主要目的在于提供一种内嵌式系统，该内嵌式系统可用以弥补设置时间违规。此内嵌式系统包括一序列快闪式存储器以及一存取电路。该序列快闪式存储器还包括一输入接脚及一输出接脚。该存取电路还包括一处理器、一平行至序列移位寄存器、一序列快闪式存储器控制器，以及一时间弥补器。该输入接脚是接收一经调整的数据输入信号，而该输出接脚是送出一数据输出信号。该存取电路耦合至该序列快闪式存储器以存取该序列快闪式存储器。该处理器是控制该存取电路的操作，该处理器是通过将一型样与不同的经弥补的数据输出信号作比较而决定该相位选择参数，其中该不同的经弥补的数据输出信号是根据不同取样信号而产生。该序列快闪式存储器控制器是激活该存取电路的一操作时钟信号。该时间弥补器是通过参考该操作时钟信号以弥补该数据输出信号的一时序，以及根据一相位选择参数选择一取样信号，以对该数据输出信号进行取样以产生一经弥补的数据输出信号。该平行至序列移位寄存器是将所述经弥补的数据输出信号由平行型式转换为序列型式。其中该经调整的数据输入信号是由该存取电路加以调整并由该存取电路转移至该序列快闪式存储器。
本发明的另一目的在于提供一种内嵌式系统，该内嵌式系统可用以调整时间。此内嵌式系统包括一序列快闪式存储器以及一存取电路。该序列快闪式存储器还包括一第一输入接脚、一第二输入接脚，以及一输出接脚。该存取电路还包括一处理器、一平行至序列移位寄存器、一序列快闪式存储器控制器，一第一时间调整器，以及一第二时间调整器。该第一输入接脚是接收一经调整的操作时钟信号。该第二输入接脚是接收一经调整的数据输入信号，而该输出接脚是送出一数据输出信号。该存取电路耦合至该序列快闪式存储器以存取该序列快闪式存储器。该处理器是控制该存取电路的操作。该序列快闪式存储器控制器是激活该存取电路的一操作时钟信号。该第一时间调整器是调整该操作时钟信号的时序以产生该经调整的操作时钟信号。该第二时间调整器是调整一数据输入信号的时序以产生该经调整的数据输入信号。该平行至序列移位寄存器是将数据由平行型式转换为序列型式。
本发明的另一目的在于提供一种控制一内嵌式系统的方法。该方法包括：使用该存取电路激活一操作时钟信号；并使用该序列快闪式存储器传送一数据输出信号；使用该存取电路通过参考该操作时钟信号以弥补该数据输出信号的一时序，该数据输出信号被取样以产生一经弥补的数据输出信号；使用该存取电路将该经弥补的数据输出信号由平行型式转换为序列型式；使用该存取电路调整一数据输入信号的时序以产生一经调整的数据输入信号；以及使用该序列快闪式存储器接收该经调整的数据输入信号；以及，其中，对该数据输出信号进行取样的步骤还包括：提供该操作时钟信号的不同相位；根据一相位选择参数，选择一时钟信号为一取样信号；以及根据该取样信号，对该输出信号进行取样以产生该经弥补的数据输出信号，其中，该相位选择参数是通过将一型样与不同的经弥补的数据输出信号作比较而决定出，其中该不同的经弥补的数据输出信号是根据不同取样信号而产生。
本发明的另一目的在于提供一种控制一内嵌式系统的方法。该方法包括：使用该存取电路激活一操作时钟信号；使用该存取电路调整该操作时钟信号的时序以产生一经调整的操作时钟信号；使用该序列快闪式存储器接收该经调整的操作时钟信号；并使用该序列快闪式存储器传送一数据输出信号；使用该存取电路通过参考该操作时钟信号以弥补该数据输出信号的一时序；使用该存取电路将该经弥补的数据输出信号由平行型式转换为序列型式；使用该存取电路调整一数据输入信号的时序以产生一经调整的数据输入信号；以及使用该序列快闪式存储器接收该经调整的数据输入信号。
通过本发明，可以调整取样时间，增加准度。
附图说明
图1是显示本发明所提供的一内嵌式系统的方块架构图的第一实施例；
图2是显示图1内的多个信号的时序图；
图3是显示图1的相位取样器的一电路图；
图4A及图4B是分别显示图1的相位取样器的另一电路图及图4A中的多个信号的时序图；
图5是显示图1的相位取样器的另一电路图；
图6是显示本发明所提供的一内嵌式系统的方块架构图的第二实施例；
图7是显示图6当中一延迟链模块的电路图；
图8是显示本发明所提供的一内嵌式系统的方块架构图的第三实施例；
图9是显示时钟选择器的电路图；
图10A至图10D是显示图8内多个信号的时序图；
图11A至图11C是显示图8的多个信号在不同情况下的时序图；
图12是显示本发明所提供的一内嵌式系统的方块架构图的第四实施例；
图13是显示一应用于一内嵌式系统的控制方法的流程图；以及
图14是应用于一序列快闪式存储器的一控制方法的流程图。
主要组件符号说明：
100～内嵌式系统；        110～芯片；
112～处理器；
114～平行至序列移位寄存器；
116～序列快闪式存储器控制器；
118～相位取样器；       120～序列快闪式存储器；
310～延迟链；           320～复用器；
330～寄存器；           410～延迟链；
420～复用器；           430～寄存器；
440～寄存器；           450～复用器；
510～延迟链；           520～复用器；
530～寄存器；           540～延迟链；
550～复用器；           600～内嵌式系统；
610～芯片；             612～处理器；
614～平行至序列移位寄存器；
616～序列快闪式存储器控制器；
618～延迟链模块；       619～延迟链模块；
620～序列快闪式存储器；
710～延迟链；           720～复用器；
800～内嵌式系统；       810～芯片；
812～处理器；
814～平行至序列移位寄存器；
816～序列快闪式存储器控制器；
818～相位取样器；      819～时钟选择器；
820～序列快闪式存储器；
910～寄存器；            920～复用器；
1200～内嵌式系统；       1210～芯片；
1214～平行至序列移位寄存器；
1216～序列快闪式存储器控制器；
1218～相位取样器；       1219～时钟选择器；
1220～序列快闪式存储器；
1231～延迟链模块；       1232～延迟链模块；
1233～延迟链模块；       C～输入/输出接脚；
CLKinchip～操作时钟信号；
CLKoutchip～经调整的操作时钟信号；
CLKpos～正缘触发信号；
CLKneg～负缘触发信号；
CLKsource～自发时钟信号；
D～输入/输出接脚；
DATA-INinchip～一输入信号；
DATA-INoutchip～经调整的输入信号；
DATA-OUThold-compensated～维持时间-经弥补的输出信号；
DATA-OUTinchip～经调整的输出信号；
DATA-OUToutchip～输出信号；
DATA-OUTsampled～经弥补的输出信号；
HOLDselect～维持时间选择参数；
PHASEselect～相位选择参数；
SAMPLEsampled～取样信号；
Q～输入/输出接脚。
具体实施方式
以下将提供本发明的详细说明。请参考图1。图1是显示本发明所提供的一内嵌式系统100的方块架构图的第一实施例。内嵌式系统100包括一存取电路，可以是一芯片(例如是ASIC)110以及一序列快闪式存储器120。芯片110可以通过三个输入/输出接脚C、Q、D以将数据读出或写入序列快闪式存储器120。芯片110包括一处理器(譬如CPU)112、多个平行至序列移位寄存器114、一序列快闪式存储器控制器116，以及一时间弥补器，可以是一相位取样器118。处理器112是控制芯片110的整体操作。该多个平行至序列移位寄存器114是将平行信号转换成序列信号。序列快闪式存储器控制器116是激活一自发(free-run)时钟信号CLKsource以产生一操作时钟信号CLKinchip，操作时钟信号CLKinchip的周期长度为Countbit个循环。Countbit是处理器112所提供的一参数。操作时钟信号CLKinchip是用作芯片110及序列快闪式存储器120的操作时钟信号。如果芯片110与序列快闪式存储器120间并无数据传输，则操作时钟信号CLKinchip被激活。一输入信号DATA-INinchip由芯片110通过输入接脚D传送至序列快闪式存储器120。一输出信号DATA-OUToutchip由序列快闪式存储器120通过输出接脚Q传送至芯片110。该输出信号DATA-OUToutchip当被调整一传输时间后，转变成为一经调整的输出信号DATA-OUTinchip。不幸地，在经过该传输时间后，该经调整的输出信号DATA-OUTinchip的设置时间被缩短而无法胜任。因此，为了解决设置时间被缩短的问题，相位取样器118对该经调整的输出信号DATA-OUTinchip进行取样以产生一经弥补的输出信号DATA-OUTsample。关于设置时间问题的详细解决过程在以下描述。
请同时参考图1及图2。图2是显示图1内的多个信号的时序图。请注意，此图中数据信号是在时钟信号的正缘(上升缘)被读取。然而，数据信号也可在时钟信号的负缘(下降缘)被读取。以下将更深入地描述所述时钟与数据信号。操作时钟信号CLKinchip送入序列快闪式存储器120，并被调整一传输时间之久后，转换成一经调整的操作时钟信号CLKoutchip。输入信号DATA-INinchip送入序列快闪式存储器120，并被调整一传输时间之久后，转换成一经调整的输入信号DATA-INoutchip。输出信号DATA-OUToutchip送入芯片110，并被调整一传输时间之久后，转换成一经调整的输出信号DATA-OUTinchip。可观察到操作时钟信号CLKinchip与经调整的输出信号DATA-OUTinchip间的潜伏时间被放大(约两倍的传输时间)，因而经调整的输出信号DATA-OUTinchip的设置时间被缩短了。在此实施例中，为了弥补被缩短的设置时间，相位取样器118根据一取样信号Samplesampled来对该经调整的输出信号DATA-OUTinchip进行取样，以产生一经弥补的输出信号DATA-OUTsampled从而解决设置时间缩短的问题。此外，必须将取样信号Samplesampled的第一样本加以舍弃。在一些实施例中，时钟信号速率愈快，越多数目的样本必须舍弃。舍弃样本数Countdiscard由控制器112来提供。关于相位取样器118的细节将在以下说明。
请同时参考图1及图3。图3是显示图1的相位取样器118的一电路图。相位取样器118包括一延迟链310、一复用器(MUX)320，以及一寄存器330。延迟链310还包括多个延迟缓冲器。每一延迟缓冲器可提供该经调整的输出信号DATA-OUTinchip的不同延迟相位。MUX 320是根据一相位选择参数PHASEselect，而从该多个延迟缓冲器的输出信号中挑选出该取样信号Samplesample。有种种不同的方式来决定相位选择参数PHASEselect。其中之一是利用一尝试及错误法来尝试每一相位，并将所读取回的数据信号与储存于存储器(图中未显示)的一型样(如黄金型样(golden pattern))来作比较，从而发现当中最佳的相位选择参数PHASEselect。继而可根据通过寄存器330的取样信号Samplesample，对该经调整的输出信号DATA-OUTinchip进行取样，用以产生该经弥补的输出信号DATA-OUTsampled。注意到，有许多不同种类的相位取样器。以下将详述其余种类的相位取样器。
请同时参考图4A及图4B。图4A是显示图1的相位取样器118的另一电路图。图4B是显示图4A中的多个信号的时序图。在本实施例中，相位取样器118包括一延迟链410、复用器(MUX)420及450，以及寄存器430及440。图4A内具有与图3相同组件符号的详细说明为简便起见在此省略。图4A与图3的主要差异在于增加一负缘时钟触发寄存器440，用以减少延迟链410的延迟缓冲器个数。寄存器430及440分别使用正缘及负缘触发信号CLKpos及CLKneg，用以对该经调整的输出信号DATA-OUTinchip进行取样而分别产生一正缘触发数据信号DATA-OUTpos及一负缘触发数据信号DATA-OUTneg。最后，复用器450周期性地选择该正缘触发数据信号DATA-OUTpos及该负缘触发数据信号DATA-OUTneg以输出该经弥补的输出信号DATA-OUTsampled。请参考图4B。延迟缓冲器所需个数减少一半(相较图3而言)，这是由于操作时钟信号CLKinchip的正(上升)缘与负(下降)缘同时利用。
请参考图5。图5是显示图1的相位取样器118的另一电路图。在本实施例中，相位取样器118包括延迟链510及540、复用器(MUX)520及550，以及一寄存器530。图5内具有与图3相同组件符号的详细说明为简便起见在此省略。图5与图3的主要差异在于增加一延迟链540及一复用器(MUX)550，用以对相位作进一步的调整。类似地，延迟链540还包括多个延迟缓冲器。每一延迟缓冲器可提供该经调整的输出信号DATA-OUTinchip的不同延迟相位。MUX 550根据一维持时间选择参数HOLDselect，而从该多个延迟缓冲器的输出信号中选出一维持时间-经弥补的输出信号DATA-OUThold-compensated。可清楚了解，如果取样相位可以连续地调整，将能轻易地获得最佳取样相位。然而，延迟链存在着最小时间单位，此限制取样相位无法连续地调整。如果最小时间单位时间过长，则维持时间可能不够。为了弥补维持时间，延迟链540被加入，用以进一步地调整该经调整的输出信号DATA-OUTinchip的相位，从而产生该维持时间-经弥补的输出信号DATA-OUThold-compensated。
请参考图6。图6显示本发明所提供的一内嵌式系统600的方块架构图的第二实施例。图6内具有与图1相同组件符号的详细说明为简便起见在此省略。第二实施例与第一实施例的主要差异在于相位取样器118以多个时间调整器(例如延迟链模块)取代。延迟链模块618及619用来分别调整操作 时钟信号CLKinchip与输入信号DATA-INinchip的相位，并且也可解决输出信号DATA-OUToutchip的设置时间缩短的问题。换言之，输出信号DATA-OUToutchip的相位(在第一实施例中)可被调整，或是操作时钟信号CLKinchip与输入信号DATA-INinchip的相位(在第二实施例中)可被调整。
请同时参考图6及图7。图7是显示图6当中一延迟链模块的电路图。延迟链模块618包括一延迟链710以及一复用器(MUX)720。延迟链710还包括多个延迟缓冲器。每一延迟缓冲器可提供操作时钟信号CLKinchip的不同延迟相位。复用器720选择所述延迟缓冲器的输出信号当中之一以达成相位调整的任务。
请同时参考图8至图10D。图8是显示本发明所提供的一内嵌式系统800的方块架构图的第三实施例。图8内具有与图1相同组件符号的详细说明为简便起见在此省略。第三实施例与第一实施例的主要差异在于加入一时钟选择器819以提供具有可调频率的该操作时钟信号CLKinchip。以下将进一步提供一要径(Critical Path)问题的解决过程的详细说明。请参考图9。图9是显示时钟选择器819的电路图。时钟选择器819是一时钟除法器，其包括多个寄存器910以及一复用器920，用以从多个具有不同频率的时钟信号中选择一适当的自发时钟信号CLKsource。请注意，有种种不同的时钟选择器。此时钟选择器在此仅用作一范例，而非限制。请参考图10A～图10D。图10A～图10D是显示图8内多个信号的时序图。请注意，此图中数据信号是在时钟信号的正缘被读取。假设参数Countbit等于M+N，其中M与N是正整数，分别代表传送至芯片810与从芯片810接收的位数目。M位数据是以数据输入相位被传送，X位数据是根据参数Countdiscard而以数据输出相位被舍弃，(N-X)位数据是以数据输出相位来被接收，以及X位数据还是根据参数Countcompensate而以数据输出相位被进一步弥补。换言之，尽管X位的数据被舍弃，总共接收的数据位仍等于N((N-X)+X＝N)。在此实施例中，变量X等于1。以下将详述要径问题。
请参考图11A至图11C。图11A至图11C是显示图8的多个信号在不同情况下的时序图。在图11A中，操作时钟信号CLKinchip的频率过低而导致要径问题。然而，在图11B及图11C中，操作时钟信号CLKinchip的频率过高。而导致要径问题。操作时钟信号CLKinchip的频率如果满足下式则会被称为过高：
T-Δt＜Tsetup+Ttrans，
其中T等于操作时钟信号CLKinchip的周期，Δt等于操作时钟信号CLKinchip的一边缘与取样信号的一取样时间SAMPLEsampled间的时间差距，Tsetup是与工艺相关的设置时间，以及Ttrans，其受相位取样器818与平行至序列移位寄存器814的路径影响，是该经弥补的输出信号DATA-OUTsampled在取样时间后转为有效的时间。图11A是显示由于要径问题并无发生，该经弥补的输出信号DATA-OUTsampled并无发生设置时间违规的现象，因此无须加以弥补。图11B是显示经弥补的输出信号DATA-OUTsampled发生设置时间违规的现象，因而经弥补的输出信号DATA-OUTsampled不正确。图11C是显示经弥补的输出信号DATA-OUTsampled的设置时间违规被予以弥补。以下将详述此因要径问题而执行的设置时间违规弥补。
请参考图11C。相位取样器818的取样信号被调整以使经弥补的输出信号DATA-OUTsampled的有效区间能与操作时钟信号CLKinchip的正缘相重叠。继而，该舍弃计数参数被累进，用以将该经弥补的输出信号DATA-OUTsampled延迟一时钟周期，从而完成设置时间违规的弥补程序。最后，经弥补的输出信号DATA-OUTsampled的设置时间违规即被弥补。
请参考图12。图12是显示本发明所提供的一内嵌式系统1200的方块架构图的第四实施例。图12内具有与图1相同组件符号的详细说明为简便起见在此省略。第四实施例与第一实施例的主要差异在于加入多个延迟链模块1231至1233以弥补芯片1210的实体布局所导致的偏斜(skew)时间。
请参考图13。图13是显示一应用于一内嵌式系统的控制方法的流程图。该方法的步骤在以下描述。
步骤1302：选择由该序列快闪式存储器的该读回数据为正确时的一较低频率。
步骤1304：将该读回数据储存至其存储器而成为一黄金型样。
步骤1306：选择一较高频率并尝试每一组零相位。舍弃数据输入相位当中的第一样本(sample)。
步骤1308：由该序列快闪式存储器读回数据并将该读回数据与该黄金型样作比较。
步骤1310：决定比较结果是否相符合以及该数据是否正确。如果答案为是，则进行步骤1314；否则，进行步骤1312。
步骤1312：增加取样相位。
步骤1314：使用目前所选择的频率作为操作频率。
请参考图14。图14是应用于一序列快闪式存储器的一控制方法的流程图。该方法的步骤在以下描述。
步骤1402：开始(Countbit的初始值等于M+N-1)。
步骤1404：在每一周期，将平行至序列移位寄存器当中一位经由其输入接脚移出并将Countbit的值往下数。
步骤1406：决定Countbit的值是否等于N-1。如果是，进行步骤1408；否则，进行步骤1404。
步骤1408：在每一周期，将Countdiscard及Countbit的值往下数。
步骤1410：决定Countdiscard的值是否等于N-1。如果是，进行步骤1412；否则，进行步骤1408。
步骤1412：在每一周期，将序列快闪式存储器当中一位经由其输出接脚移入并将Countbit的值往下数。
步骤1414：决定Countbit的值是否等于0。如果是，进行步骤1416；否则，进行步骤1412。
步骤1416：停止供应时钟信号并将一经弥补的数值X往下数至0。
步骤1418：决定该数值X是否等于0。如果是，进行步骤1420；否则，进行步骤1416。
步骤1420：停止供应时钟信号以停止数据信号由相位取样器移出。
步骤1422：结束。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (33)

1.一种内嵌式系统，用以弥补时间，其特征在于包括：
一序列快闪式存储器，用以储存数据，该序列快闪式存储器包括：
一输入接脚，用以接收一经调整的数据输入信号；以及
一输出接脚，用以送出一数据输出信号；以及
一存取电路，耦合至该序列快闪式存储器以存取该序列快闪式存储器，该存取电路包括：
一序列快闪式存储器控制器，用以激活该存取电路的一操作时钟信号；
一时间弥补器，用以通过参考该操作时钟信号以弥补该数据输出信号的一时序，以及根据一相位选择参数选择一取样信号，以对该数据输出信号进行取样以产生一经弥补的数据输出信号；
一处理器，用以控制该存取电路的操作，该处理器是通过将一型样与不同的经弥补的数据输出信号作比较而决定该相位选择参数，其中该不同的经弥补的数据输出信号是根据不同取样信号而产生；以及
一平行至序列移位寄存器，耦合至该时间弥补器，用以将所述经弥补的数据输出信号由平行型式转换为序列型式；
其中，该经调整的数据输入信号是由该存取电路加以调整并由该存取电路转移至该序列快闪式存储器。
2.如权利要求1所述的内嵌式系统，其特征在于，其中该存取电路可在该操作时钟信号的正缘存取所述数据。
3.如权利要求1所述的内嵌式系统，其特征在于，其中该时间弥补器是一相位取样器。
4.如权利要求3所述的内嵌式系统，其特征在于，其中该相位取样器还包括：
一延迟链，包括多个延迟缓冲器，每一延迟缓冲器用以提供该操作时钟信号的不同相位；
一复用器，用以根据该相位选择参数，由该多个延迟缓冲器选择一时钟信号为该取样信号；以及
一寄存器，用以根据该取样信号，对该数据输出信号进行取样以产生该经弥补的数据输出信号。
5.如权利要求3所述的内嵌式系统，其特征在于，其中该相位取样器还包括：
一延迟链，包括多个延迟缓冲器，每一延迟缓冲器用以提供该操作时钟信号的一不同相位；
一第一复用器，用以根据该相位选择参数，由该多个延迟缓冲器选择一时钟信号为该取样信号；以及
一第一寄存器，用以在该取样信号的一正缘，对该数据输出信号进行取样，而产生一第一暂时经弥补的数据输出信号；
一第二寄存器，用以在该取样信号的一负缘，对该数据输出信号进行取样，而产生一第二暂时经弥补的数据输出信号；以及
一第二复用器，用以从该第一及第二暂时经弥补的数据输出信号当中选择，而产生该经弥补的数据输出信号。
6.如权利要求3所述的内嵌式系统，其特征在于，其中该相位取样器还包括：
一第一延迟链，包括多个第一延迟缓冲器，每一第一延迟缓冲器用以提供该操作时钟信号的不同相位；
一第一复用器，用以根据一相位选择参数，由该多个第一延迟缓冲器选择一时钟信号为一取样信号；
一第二延迟链，包括多个第二延迟缓冲器，每一第二延迟缓冲器用以提供该数据输出信号不同相位；
一第二复用器，用以根据一维持时间选择参数，由该多个第二延迟缓冲器选择一时钟信号为一维持时间-经弥补的数据输出信号；以及
一寄存器，用以根据该取样信号，对该维持时间-经弥补的数据输出信号进行取样，而产生该经弥补的数据输出信号。
7.如权利要求3所述的内嵌式系统，其特征在于，其中相位取样器是根据一取样参数而舍弃该数据输出信号的多个进入样本。
8.如权利要求7所述的内嵌式系统，其特征在于，该存取电路还包括一时钟选择器，用以选择该操作时钟信号的一经选择的操作频率。
9.如权利要求8所述的内嵌式系统，其特征在于，其中该时钟选择器包括：
多个寄存器，每一寄存器提供该操作时钟信号的一不同的操作频率；以及
一复用器，用以从该多个寄存器选择出一具有该经选择的操作频率的时钟信号。
10.如权利要求8所述的内嵌式系统，其特征在于，其中如果该时钟选择器选择该操作时钟信号的一高操作频率时，该相位取样器的一取样相位受到调整，用以使该经调整的数据输出信号的有效区间能与该操作时钟信号的正缘相重叠，以及该取样参数增加以将该经弥补的数据输出信号延迟一时钟周期，用以将因一要径问题所导致的设置时间违规予以弥补，其中该要径是介于该相位取样器与该平行至序列移位寄存器之间，以及其中该高操作频率满足下式：T-Δt＜Tsetup+Ttrans，其中T等于该操作时钟信号的周期，Δt等于该操作时钟信号的一边缘与该取样信号的一取样时间之间的时间差距，Tsetup是与工艺相关的设置时间，以及Ttrans，其受该相位取样器与该平行至序列移位寄存器的路径影响，是该经弥补的数据输出信号在取样后转为有效的信号的时间。
11.一种内嵌式系统，用以调整时间，其特征在于包括：
一序列快闪式存储器，用以储存数据，该序列快闪式存储器包括：
一第一输入接脚，用以接收一经调整的操作时钟信号；
一第二输入接脚，用以接收一经调整的数据输入信号；以及
一输出接脚，用以送出一数据输出信号；以及
一存取电路，耦合至该序列快闪式存储器以存取该序列快闪式存储器，该存取电路包括：
一处理器，用以控制该存取电路的操作；
一序列快闪式存储器控制器，用以激活该存取电路的一操作时钟信号；
一第一时间调整器，用以调整该操作时钟信号的时序以产生该经调整的操作时钟信号；
一第二时间调整器，用以调整一数据输入信号的时序以产生该经调整的数据输入信号；以及
一平行至序列移位寄存器，用以将所述数据由平行型式转换为序列型式。
12.如权利要求11所述的内嵌式系统，其特征在于，其中该存取电路是在该操作时钟信号的正缘存取所述数据。
13.如权利要求11所述的内嵌式系统，其特征在于，其中该第一及第二时间调整器为延迟链模块，用以分别调整所述操作时钟信号的相位以及所述数据输入信号的相位。
14.如权利要求13所述的内嵌式系统，其特征在于，其中该延迟链模块还包括：
一延迟链，包括多个延迟缓冲器，每一延迟缓冲器用以提供一不同相位；
一复用器，用以根据一相位选择参数，由该多个延迟缓冲器当中的一信号选择作为其输出。
15.如权利要求11所述的内嵌式系统，其特征在于，其中该存取电路还包括：
一时间弥补器，耦合至该序列快闪式存储器的该输出接脚与该平行至序列移位寄存器，用以通过参考该操作时钟信号以弥补该数据输出信号的一时序。
16.如权利要求15所述的内嵌式系统，其特征在于，其中该时间弥补器是根据一取样参数而舍弃该数据输出信号的多个进入样本。
17.如权利要求16所述的内嵌式系统，其特征在于，其中该存取电路还包括：
一时钟选择器，用以选择该操作时钟信号的一经选择的操作频率。
18.如权利要求17所述的内嵌式系统，其特征在于，其中如果该时钟选择器选择该操作时钟信号的一高操作频率时，该时间弥补器的一取样相位受到调整，用以使该经调整的数据输出信号的有效区间能与该操作时钟信号的正缘相重叠，以及该取样参数增加以将该经弥补的数据输出信号延迟一时钟周期，用以将因一要径问题所导致的设置时间违规予以弥补，其中该要径是介于该相位取样器与该平行至序列移位寄存器之间，以及其中该高操作频率满足下式：T-Δt＜Tsetup+Ttrans，其中T等于该操作时钟信号的周期，Δt等于该操作时钟信号的一边缘与该取样信号的一取样时间之间的时间差距，Tsetup是与工艺相关的设置时间，以及Ttrans，其受该相位取样器与该平行至序列移位寄存器的路径影响，是该经弥补的数据输出信号在取样后转为有效的信号的时间。
19.一种内嵌式系统的控制方法，该内嵌式系统可用以弥补时间，其中该内嵌式系统包括序列快闪式存储器及存取电路，所述序列快闪式存储器用以存储数据，其特征在于，该方法包括：
使用该存取电路激活一操作时钟信号；
并使用该序列快闪式存储器传送一数据输出信号；
使用该存取电路通过参考该操作时钟信号以弥补该数据输出信号的一时序，该数据输出信号被取样以产生一经弥补的数据输出信号；
使用该存取电路将该经弥补的数据输出信号由平行型式转换为序列型式；
使用该存取电路调整一数据输入信号的时序以产生一经调整的数据输入信号；以及
使用该序列快闪式存储器接收该经调整的数据输入信号；以及
其中，对该数据输出信号进行取样的步骤还包括：
提供该操作时钟信号的不同相位；
根据一相位选择参数，选择一时钟信号为一取样信号；以及
根据该取样信号，对该数据输出信号进行取样以产生该经弥补的数据输出信号，其中，该相位选择参数是通过将一型样与不同的经弥补的数据输出信号作比较而决定出，其中，该不同的经弥补的数据输出信号是根据不同取样信号而产生。
20.如权利要求19所述的内嵌式系统的控制方法，其特征在于，其中所述数据是在该操作时钟信号的正缘被存取。
21.如权利要求19所述的内嵌式系统的控制方法，其特征在于，其中，根据该取样信号，对该数据输出信号进行取样以产生该经弥补的数据输出信号的步骤还包括：
在该取样信号的一正缘，对该数据输出信号进行取样，而产生一第一暂时经弥补的数据输出信号；
在该取样信号的一负缘，对该数据输出信号进行取样，而产生一第二暂时经弥补的数据输出信号；以及
从该第一及第二暂时经弥补的数据输出信号当中选择，而产生该经弥补的数据输出信号。
22.如权利要求19所述的内嵌式系统的控制方法，其特征在于，其中，根据该取样信号，对该数据输出信号进行取样以产生该经弥补的数据输出信号的步骤还包括：
提供该数据输出信号的不同相位；
根据一维持时间选择参数，选择一时钟信号为一维持时间-经弥补的数据输出信号；以及
根据该取样信号，对该维持时间-经弥补的数据输出信号进行取样，而产生该经弥补的数据输出信号。
23.如权利要求19所述的内嵌式系统的控制方法，其特征在于，其中该数据输出信号的多个进入样本是根据一取样参数而被舍弃。
24.如权利要求23所述的内嵌式系统的控制方法，其特征在于，还包括选择出该操作时钟信号的一经选择的操作频率。
25.如权利要求24所述的内嵌式系统的控制方法，其特征在于，其中选择出该操作时钟信号的该经选择的操作频率的步骤还包括：
提供该操作时钟信号的一不同的操作频率；以及
选择出一具有该经选择的操作频率的时钟信号。
26.如权利要求25所述的内嵌式系统的控制方法，其特征在于，其中如果该操作时钟信号的一高操作频率被选择时，一取样相位受到调整，用以使该经调整的数据输出信号的有效区间能与该操作时钟信号的正缘相重叠，以及该取样参数增加以将该经弥补的数据输出信号延迟一时钟周期，用以将因一要径问题所导致的设置时间违规予以弥补，其中该高操作频率满足下式：T-Δt＜Tsetup+Ttrans，其中T等于该操作时钟信号的周期，Δt等于该操作时钟信号的一边缘与该取样信号的一取样时间之间的时间差距，Tsetup是与工艺相关的设置时间，以及Ttrans，是该经弥补的数据输出信号在取样后转为有效的信号的时间。
27.一种内嵌式系统的控制方法，该内嵌式系统可用以调整时间，其中该内嵌式系统包括序列快闪式存储器及存取电路，所述序列快闪式存储器用以存储数据，其特征在于，该方法包括：
使用该存取电路激活一操作时钟信号；
使用该存取电路调整该操作时钟信号的时序以产生一经调整的操作时钟信号；
使用该序列快闪式存储器接收该经调整的操作时钟信号；
使用该序列快闪式存储器传送一数据输出信号；
使用该存取电路通过参考该操作时钟信号以弥补该数据输出信号的一时序；
使用该存取电路将该经弥补的数据输出信号由平行型式转换为序列型式；
使用该存取电路调整一数据输入信号的时序以产生一经调整的数据输入信号；以及
使用该序列快闪式存储器接收该经调整的数据输入信号。
28.如权利要求27所述的内嵌式系统的控制方法，其特征在于，其中所述数据是在该操作时钟信号的正缘被存取。
29.如权利要求27所述的内嵌式系统的控制方法，其特征在于，其中该数据输入信号及该操作时钟信号的相位被调整。
30.如权利要求29所述的内嵌式系统的控制方法，其特征在于，其中调整相位的步骤还包括：
提供多个不同相位；以及
根据一相位选择参数，选择该多个不同相位当中之一。
31.如权利要求27所述的内嵌式系统的控制方法，其特征在于，其中该数据输出信号的多个进入样本是根据一取样参数而被舍弃。
32.如权利要求31所述的内嵌式系统的控制方法，其特征在于，还包括选择出该操作时钟信号的一经选择的操作频率。
33.如权利要求32所述的内嵌式系统的控制方法，其特征在于，其中如果该操作时钟信号的一高操作频率被选择时，一取样相位受到调整，用以使该经调整的数据输出信号的有效区间能与该操作时钟信号的正缘相重叠，以及该取样参数增加以将该经弥补的数据输出信号延迟一时钟周期，用以将因一要径问题所导致的设置时间违规予以弥补，其中该高操作频率满足下式：T-Δt＜Tsetup+Ttrans，其中T等于该操作时钟信号的周期，Δt等于该操作时钟信号的一边缘与该取样信号的一取样时间之间的时间差距，Tsetup是与工艺相关的设置时间，以及Ttrans，是该经弥补的数据输出信号在取样后转为有效的信号的时间。
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