WO2007088901A1 - 三値論理関数回路 - Google Patents

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WO2007088901A1
WO2007088901A1 PCT/JP2007/051620 JP2007051620W WO2007088901A1 WO 2007088901 A1 WO2007088901 A1 WO 2007088901A1 JP 2007051620 W JP2007051620 W JP 2007051620W WO 2007088901 A1 WO2007088901 A1 WO 2007088901A1
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circuit
logic function
output
ternary logic
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PCT/JP2007/051620
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English (en)
French (fr)
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Yasushi Hibino
Masaaki Shirase
Original Assignee
Japan Advanced Institute Of Science And Technology
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0002—Multistate logic

Definitions

  • the present invention relates to a ternary logic function circuit that performs a two-variable ternary logic operation.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 7-212220
  • Non-Patent Document 1 WU XW, PROSSER FP, "CMOS ternary logic circuits", IEE Proc Part G JN: A0160B; ISSN: 0143-7089; CODEN: IPGSEB VOL. 137 NO. 1; PAGE. 2 1-27; (1990/02)
  • Non-Patent Document 2 CHANG YJ, LEE CL, "Synthesis of Multi-Variable MVL Functions Using Hybrid Mode CMOS Logic", Proc IEEE Int Symp Multiple? Valued Logic JN: B 0822B; ISSN: 0195-623XVOL. 24th; PAGE. 35- 41; (1994)
  • Non-Patent Document 3 TEMEL T, MORGUL A, "Multi-valued logic lunction implementation with novel current-mode logic gates, IEEE Int Symp Circuits Syst JN: A0757AVOL. 2002 NO. Vol.1; PAGE. 1.881- 1.884; (2002 )
  • Patent Document 2 was made by Olson 'Edgar' Daniichi. According to the present invention, by using a plurality of types of p-type MOS transistors and n-type MOS transistors whose threshold voltages are changed by adjusting the channel doping amounts of the p-type MOS transistor and the n-type MOS transistor, A multi-valued logic function circuit configuration with operating characteristics is possible, such that current does not flow except during operation, which is a feature.
  • Patent Document 2 Japanese Translation of Special Publication 2002-517937
  • switch circuits SW1, SW2, and SW3 are connected to the p-type MOS transistor and the n-type MOS transistor, respectively, so that they are exclusively turned on according to the input voltage corresponding to the input logical values—1, 0, 1
  • a p-type MOS transistor is used as a switch circuit inserted between each of a power supply for supplying a negative voltage, a ground, and a power supply for supplying a positive voltage and the output terminal.
  • n-type MOS transistors that are complexly connected in parallel and Z or in series, the switching time of rise and fall is due to the asymmetry of the characteristics of p-type MOS transistor and n-type MOS transistor.
  • the characteristics become asymmetric. In other words, in this technique, the change time from logical value -1 to logical value 1 is significantly different from the change time from logical value 1 to logical value 1. In a synchronous digital logic function circuit, this switching time asymmetry should be as small as possible to facilitate timing design.
  • the number of transistors can be remarkably reduced, the asymmetry of the switching time can be remarkably reduced, and the operation speed of the logic function circuit and the symmetry of the waveform can be improved.
  • the purpose is to provide.
  • a ternary logic function circuit that achieves the above-described object is a ternary logic function circuit that performs a two-variable ternary logic operation, and includes three logic values that constitute a first input.
  • the first transfer gate that becomes conductive according to the first logic value
  • the first switch pair in which two n-type MOS transistors are connected in series and the first switch pair in which two p-type MOS transistors are connected in series
  • a second transfer gate that is configured by connecting two switch pairs in parallel, and is turned on in accordance with a second logic value among the three logic values constituting the first input; Control of one of the two control terminals of the third transfer gate that becomes conductive according to the third logic value of the three logic values that constitute the first input and the first transfer gate Terminal and the second transfer gate.
  • the first switch pair or two control terminals of one switch pair or the second switch pair formed A first univariate ternary logic function circuit that is connected to one control terminal to obtain a first output with respect to the first input, and two control terminals of the first transfer gate.
  • a logic function circuit; the other control terminal of the two control terminals of the third transfer gate; and the first switch pair or the second switch pair constituting the second transfer gate. 2 is connected to the other control terminal of the two control terminals of the same switch pair as the switch pair to which the univariate ternary logic function circuit is connected, and the third output is connected to the first input.
  • a fourth one-variable ternary logic function circuit that obtains a fourth output that is complementary and symmetric; and a first one of three logic values that are connected to the input terminal of the first transfer gate and constitute the second input.
  • Fifth variable 3 to obtain the fifth output according to the logical value of A value logic function circuit; and a sixth logic circuit connected to the input terminal of the second transfer gate to obtain a sixth output in accordance with a second logic value among the three logic values constituting the second input.
  • a seventh one-variable ternary logic function circuit wherein the output terminals of the first to third transfer gates are wired or connected.
  • the first to third univariate ternary logic function circuits according to the first to fourth univariate ternary logic function circuits according to the three logic values constituting the first input The transfer gate is turned on or off, and the outputs of the fifth to seventh univariate ternary logic function circuits connected to the second input are selected. Therefore, the ternary logic function circuit according to the present invention Therefore, it is possible to significantly reduce the types of basic circuits required to realize all two-variable ternary logic function circuits, and to convert all ternary logic elements into one-variable ternary logic function circuits. Therefore, the asymmetry of the rising and falling switching times can be remarkably reduced.
  • the transfer gate logic is configured with the control signal in the transfer gate configured using the MOS transistor, which is necessary for controlling the transfer gate.
  • the number of logic function circuits can be reduced, and the number of transistors required to realize all the two-variable ternary logic function circuits can be significantly reduced.
  • the first transfer gate is in a conductive state according to a logical value 1 among three logical values 1, 0, 1 constituting the first input
  • the second transfer gate is a conductive state in accordance with a logical value 0 out of the three logical values 1, 0, 1 constituting the first input
  • the third transfer gate is Of the three logical values 1, 0, and 1 constituting the first input
  • the conductive state is set according to the logical value 1.
  • the first one-variable ternary logic function circuit obtains an output (1, 1, 1) with respect to the first input (—1, 0, 1).
  • the one-variable three-value logic function circuit obtains an output (one 1, 1, 1) with respect to the first input (one 1, 0, 1).
  • the value logic function circuit obtains an output (1, 1, 1) with respect to the first input (one 1, 0, 1)
  • the fourth one-variable three-value logic function circuit is An output (1, 1, —1) can be obtained with respect to the first input (1, 1, 0, 1).
  • the ternary logic function circuit according to the present invention is the other of the two control terminals of the first transfer gate, instead of the second univariate ternary logic function circuit. Same as the control terminal and the switch pair to which the first one-variable ternary logic function circuit is connected among the first switch pair or the second switch pair constituting the second transfer gate.
  • An inverter connected to the other control terminal of the two control terminals of the switch pair and inverting the output of the first one-variable ternary logic function circuit may be provided.
  • the ternary logic function circuit according to the present invention is configured such that one of the two control terminals of the third transfer gate is used instead of the third one-variable ternary logic function circuit. And a switch pair different from a switch pair to which the first one-variable ternary logic function circuit is connected among the first switch pair or the second switch pair constituting the second transfer gate. An inverter connected to one of the two control terminals of the pair and inverting the output of the fourth univariate ternary logic function circuit may be provided.
  • each of the first to third transfer gates includes an enhancement type n- type MOS transistor and an enhancement type p-type MOS transistor.
  • the enhancement-type n-type MOS transistor has a positive threshold voltage smaller than the threshold voltage of a normal enhancement-type n-type transistor
  • the enhancement-type p-type MOS transistor is a normal enhancement-type MOS transistor. It has a negative threshold voltage whose absolute value is smaller than the threshold voltage of the p-type transistor.
  • the threshold voltages of the MOS transistors constituting the first to third transfer gates are optimized together with the MOS transistors constituting the univariate logic function circuit. As a result, the operation speed of the ternary logic function circuit and the symmetry of the waveform can be improved.
  • the fifth to seventh univariate ternary logic function circuit s output to the second input (one 1, 0, 1).
  • the sixth inverting circuit that obtains the output (1, 1, 1) for (1, 1, 0, 1), the output (1, 1, 0) for the second input (1, 1, 0, 1)
  • a first non-inverting circuit that obtains an output (0, — 1, 0) with respect to the second input (one 1, 0, 1), and the second input ( Output for (1, 0, 1) (0, — 1, 1) Obtaining second non-
  • Complementary symmetric circuit a third complementary symmetric circuit that obtains an output complementary to the third non-inverting circuit, and a fourth complementary symmetric circuit that obtains an output complementary to the output of the fourth non-inverting circuit.
  • a fifth complementary symmetric circuit that obtains an output complementary to the output of the fifth non-inverting circuit.
  • the ternary logic function circuit according to the present invention is systematically realized by using only 17 types of binary variable ternary logic function circuits out of 27 types of binary variable ternary logic function circuits. can do. In these 17 types of univariate ternary logic function circuits, all transistors are turned off and no current flows except during switching operation. Therefore, in the ternary logic function circuit according to the present invention, the power consumption can be made extremely small as in the normal CMOS binary logic function circuit.
  • the third non-inverting circuit has a negative threshold voltage whose absolute value is smaller than a threshold voltage of a normal enhancement type p-type transistor.
  • An enhancement-type p-type MOS transistor connected to a source logic value of 0, and the fifth non-inverting circuit has a positive threshold voltage smaller than a threshold voltage of a normal enhancement-type n-type transistor.
  • the second complementary symmetric circuit has a positive voltage smaller than the threshold voltage of a normal enhancement type n-type transistor, and has an n-type MOS transistor connected to a source logic value of 0.
  • a fifth source complementary n-type MOS transistor connected to a source logic value of zero having a threshold voltage is used as the fifth complementary symmetric circuit. It is desirable to have a p-type MOS transistor of type non-sense connected to a source logic value of 0 having an absolute value force S smaller than the threshold voltage of the transistor!
  • the ternary logic function circuit by optimizing the threshold voltage of the MOS transistor constituting the univariate logic function circuit, the operating speed of the ternary logic function circuit is reduced. Improvement and improvement of waveform symmetry can be achieved.
  • This embodiment is a ternary logic function circuit that performs a two-variable ternary logic operation.
  • this ternary logic function circuit significantly reduces the asymmetry between the rising and falling switching times by constructing all ternary logic elements using only a single variable ternary logic function circuit. It is something that can be done.
  • this ternary logic function circuit is necessary for controlling the transfer gate by configuring the transfer gate logic with the control signal in the transfer gate composed of MOS (Metal Oxide Semiconductor) transistors.
  • MOS Metal Oxide Semiconductor
  • the number of logic function circuits can be reduced, and the number of transistors required to realize all binary and ternary logic function circuits can be significantly reduced.
  • this ternary logic function circuit can optimize the threshold voltage of the MOS transistors constituting the univariate logic function circuit, thereby improving the operation speed of the logic function circuit and improving the waveform symmetry. It is.
  • a univariate ternary logic function circuit C1 that obtains output (1, 1, 1) for ( ⁇ 1, 0, 1) is connected to a complementary symmetric univariate ternary logic function circuit D1. Is done.
  • a value logic function circuit C2 and a complementary variable univariate ternary logic function circuit D2 are connected.
  • a value logic function circuit C3 and a complementary variable univariate ternary logic function circuit D3 are connected.
  • the input terminals of the transfer gates Tl, T2, T3 are respectively connected to univariate ternary logic function circuits Bl, B2, B3 that obtain an output with respect to the input b, and these transfer gates Tl,
  • the output terminals Y-Tl, Y-T2, and Y-T3 of T2 and T3 are wired-or connected as the output terminal Y of the ternary logic function circuit of the previous invention.
  • Such a prior invention ternary logic function circuit inputs one input b to three univariate ternary logic function circuits Bl, B2, B3 in order to realize a two-variable ternary logic function.
  • ternary logic function circuits Bl, B2, and B3 By supplying the outputs of these univariate ternary logic function circuits Bl, B2, and B3 to the three transfer gates Tl, T2, and T3 controlled based on the control signal generated according to the other input a According to the input a, the transfer gates Tl, T2, T3 are exclusively selected, and as a result, the result of the binary variable ternary logic function is obtained.
  • One variable ternary logic function circuit Bl, B2, B3 that obtains output for input b, and three sets of six univariate ternary logic function circuits that obtain output for input a CI, Dl, C2, D2, C3, and D3 are realized by a method similar to the method disclosed in JP 2002-517937.
  • the ternary logic function circuit shown as the embodiment of the present invention is an improvement of such a ternary logic function circuit of the previous invention. That is, the ternary logic function circuit of the previous invention significantly reduces the types of basic circuits required to realize all the binary variable ternary logic function circuits, A guideline that can be systematically realized by using three MOS transfer gates is given, and all ternary logic elements are configured using only one variable ternary logic function circuit, so that the rise and fall scans can be realized. This shows that the asymmetry of the switching time can be remarkably reduced.
  • the ternary logic function circuit shown as the embodiment of the present invention is necessary for controlling the transfer gate by configuring the transfer gate logic with the control signal in the three MOS transfer gates.
  • the number of logic function circuits is reduced from six to four, and the number of transistors required to realize all binary variable ternary logic function circuits is significantly reduced.
  • this ternary logic function circuit optimizes the threshold voltage of the MOS transistor constituting the univariate logic function circuit in a method for realizing a univariate ternary logic function circuit that obtains an output with respect to the input a. We will improve the operating speed of the function circuit and improve the symmetry of the waveform.
  • the ternary logic function circuit includes a p-type MOS transistor and an n-type MOS transistor. It has three transfer gates Tl, T2, and T3. That is, this ternary logic function circuit is provided with three transfer gates Tl, T2, and T3 that are turned on or off according to the input, as in the ternary logic function circuit of the previous invention.
  • the value output from output terminal Y is determined by turning T2 and T3 on or off.
  • a univariate ternary logic function circuit C1 that obtains output (1, 1, 1) for ( ⁇ 1, 0, 1) is connected to a complementary symmetric univariate ternary logic function circuit D1. Is done.
  • the value logic function circuit C3 is connected to the univariate ternary logic function circuit D3 that is complementary and symmetric to this.
  • the transfer gate T2 has four control terminals C-T2a, C-T2b, D-T2a, and D-T2b.
  • the four control terminals C—T2a, C—T2 b, D-T2a, and D—T2b of these transfer gates T2 have a univariate ternary logic function circuit D1 and a univariate ternary logic function circuit D3, respectively.
  • D1 univariate ternary logic function circuit
  • D3 univariate ternary logic function circuit
  • the output of the variable ternary logic function circuit D1 is connected to the control terminal C—T2a of the transfer gate T2 together with the control terminal D—T1 of the transfer gate T1.
  • Binary logic function circuit D3 output, transfer gate T3 control Along with terminal D—T3, connect to control terminal C—T2b of transfer gate ⁇ 2.
  • the input terminals of the transfer gates Tl, T2, and T3 are connected to univariate ternary logic function circuits Bl, B2, and B3, respectively, that obtain an output with respect to the input b, and these transfer gates Tl,
  • the output terminals Y-Tl, Y-T2, and Y-T3 of T2 and T3 are wired or connected as the output terminal Y of the ternary logic function circuit.
  • transfer gates Tl, T2, T3, transfer gates Tl, T3 are respectively an enhancement type n-type MOS transistor nt having a positive threshold voltage and a negative value, as shown in FIG. 3A.
  • An enhancement-type p-type MOS transistor pt having a threshold voltage of 1 is connected in parallel. It is assumed that the n-type MOS transistor nt having a positive threshold voltage has a threshold voltage smaller than that of a normal enhancement type transistor, for example, 0.2 volts.
  • the enhancement-type p-type MOS transistor pt having a negative threshold voltage is assumed to have a threshold voltage whose absolute value is smaller than that of a normal enhancement-type transistor such as ⁇ 0.2 volts.
  • the control terminal C—Tl (C-T3) of the n-type MOS transistor nt is turned on at the control input 1 and turned off at the control input—1, and the control terminal D—Tl of the p-type MOS transistor pt. (D-T3) is complementary to the control terminal C T1 (D ⁇ T1) and is turned on at the control input 1 and turned off at the control input 1.
  • the transfer gate T2 includes a switch pair in which the n-type MOS transistors ntl and nt2 having a positive threshold voltage are connected in series, and a negative threshold voltage.
  • An enhancement-type P-type MOS transistor ptl, pt2 having a switch pair connected in series is connected in parallel.
  • the enhancement type n-type MOS transistors ntl and nt2 having a positive threshold voltage have a threshold voltage smaller than that of a normal enhancement type transistor, for example, 0.2 volts.
  • enhancement-type p-type MOS transistors ptl and pt2 having a negative threshold voltage also have a threshold voltage whose absolute value is smaller than that of a normal enhancement-type transistor such as 0.2 volts. .
  • control terminal C—T2a is connected to the n-type MOS transistor ntl in a series relationship, and the control terminal C—T2b is connected to the n-type MOS transistor Connected to nt2.
  • the control terminal D—T2a is connected to the p-type MOS transistor ptl in a serial relationship, and the control terminal D—T2b is connected to the p-type MOS transistor pt2.
  • the output of the univariate ternary logic function circuit D3 that obtains the output (1, 1, 1) for the input a (-l, 0, 1).
  • n-type MOS transistor ntl as a switch controlled by control terminal C-T2a and n-type MOS transistor nt2 as a switch controlled by control terminal C-T2b Is the logical product (AND) of the control signal (-1, 1, 1) and the control signal (1, 1, —1) because it is connected in series (-1, 1, —1) Is equivalent to being controlled by That is, the switch pair composed of the n-type MOS transistors nt 1 and nt 2 is turned on only when the control input is 0, and is turned off when the control inputs ⁇ 1 and 1 are set.
  • the p-type MOS transistor ptl as a switch controlled by the control terminal D—T2a and the P-type MOS transistor pt2 as a switch controlled by the control terminal D—T2b are Since these are connected in series, they are the logical product (NOR) of the negative logic of the control signal (1, 1, 1) and the control signal (1, 1, 1) (1,-1, 1) Is equivalent to being controlled by Ie, p-type MOS preparative transistor ptl, the switch pair comprising P t2, monitor and become the ON state only when the control input 0, a control input - turned off by 1, 1.
  • the transfer gate T2 is turned on only when the control input is 0, and performs an operation of turning off the control inputs 1 and 1.
  • the univariate ternary logic function circuits Bl, B2, and B3 are respectively (p, Let q, r), (s, t, u), (x, y, z) be given. However, p, q, r, s, t, u, x, y, z take values of 1, 0, 1! Two variables that can be realized by such a ternary logic function circuit The ternary logic function is given as shown in Table 1 below.
  • the univariate ternary logic function circuit realizes one of 27 types of univariate ternary logic functions shown in Table 2 below.
  • the ternary logic function connected to each of the control terminals C-Tl, D-Tl, C-T2a, C-T2b, D-T2a, D-T2b, C-T3, D-T3 shown in Fig. 2 Circuits CI, Dl, C3, and D3 implement the functions f, f, f, and f, respectively.
  • the function f is -1 in all, and the function f is constant.
  • the function f takes (1, 1, 0, 1) as input and (1, 0, —1) as output.
  • the three values are set to (-1, 0, 1).
  • an enhancement type n-type MOS transistor is used and the threshold voltage is set to 1.5 volts.
  • This enhancement type n-type MOS transistor is abbreviated as NE.
  • This enhancement-type n-type MOS transistor is abbreviated as ne.
  • This enhancement type p-type MOS transistor is abbreviated as PE.
  • an enhancement-type p-type MOS transistor is used and the threshold voltage is set to 0.5 volt as shown in FIG. 6B.
  • This enhancement type p-type MOS transistor is abbreviated as pe.
  • an enhancement type n-type MOS transistor is used and the threshold voltage is set to 0.5 volts.
  • This enhancement type n-type MOS transistor is an enhancement type n-type MOS transistor ne defined using FIG. 5B.
  • an enhancement-type p-type MOS transistor is used and the threshold voltage is set to 0.5 volts as shown in FIG. 7B.
  • This enhancement-type p-type MOS transistor is the enhancement-type p-type MOS transistor pe defined using FIG. 6B.
  • MOS transistor when the source electrode of the MOS transistor is connected to 0 volt, and the gate voltage is 0 volt, the gate-source voltage V is 0 volt. At this time, MOS transistor
  • a depletion type n-type MOS transistor (or P-type MOS transistor) is used to set the threshold voltage to -0.5 volts (or + 0.5%).
  • This depletion type n-type MOS transistor (or p-type MOS transistor) is abbreviated as nd (pd).
  • the source logic value 0 is output as a circuit that outputs 0 only when the input is 0. It can be seen that a depletion-type n-type MOS transistor nd and a depletion-type p-type MOS transistor pd are connected in series between the input terminal and the output terminal.
  • the back gate electrode is usually connected to a power source. This method may be used for the n-type MOS transistors NE, ne, nt connected to the power source supplying negative voltage and the p-type MOS transistors PE, pe, pt connected to the power source supplying positive voltage.
  • the back gate electrodes of MOS transistors nd, nt, ne, pd, pt, and pe that use 0 volt as the power supply are connected to a 0 volt power supply, the voltage at the output terminal is positive or negative. In this case, a large current flows through a junction diode formed between the back gate electrode and the drain electrode.
  • n-type MOS transistor nd, nt, ne when the output terminal voltage is negative, the source voltage and the drain voltage are reversed, and a PN junction formed between the knock gate electrode and the drain electrode Forward current will flow through.
  • p-type MOS transistors pd, pt, and pe when the output terminal voltage is positive, the source voltage and the drain voltage are reversed, and the source electrode, the back gate electrode, and the drain electrode are not connected. A forward current flows through the formed PN junction.
  • the n-type MOS transistor is connected to a power supply that supplies a negative voltage
  • the p-type The MOS transistor is connected to a power supply that supplies a positive voltage.
  • the back gate electrode of the enhancement type n- type MOS transistor nt constituting the transfer gates Tl and T3 is connected to a power source that supplies a negative voltage
  • the enhancement type Back of p-type MOS transistor pt The gate electrode is connected to a power source that supplies a positive voltage.
  • the back gate electrodes of the ENNO and SMENT type n-type MOS transistors ntl and nt2 that constitute the transfer gate T2 are connected to a power supply that supplies negative voltage.
  • the back gate electrodes of the enhancement-type p-type MOS transistors ptl and pt2 are connected to a power source that supplies positive voltage.
  • CMOS Complementary MOS
  • a logical function f force f (-1) ⁇ f (0) ⁇ Only when the relationship is f (l).
  • a reverse function such a function is referred to as a reverse function.
  • the inversion function is the inverse of the magnitude relation of the input X and the magnitude relation of the logical function f (x).
  • the inversion function is one of the 27 types of univariate ternary logic functions shown in Table 2 above, and the functions f, f, f, f, f, f, f, f
  • Functions f to f and functions f, f, and f are not inverted functions.
  • 07 09 are functions f to f, respectively.
  • the function f is complementary to the inversion function f, and the function f is
  • 17 16 are functions f and f, respectively.
  • f can be realized directly by a two-stage CMOS circuit.
  • the circuits to be realized are the inverting circuits classified as class 1, f 1, f 2, f 3, f
  • f, f can be realized in total 17 types.
  • the function f takes (1 1, 0, 1) as input and (0, —1, —1) as output. Therefore, the function
  • the enhancement type p-type MOS transistor pe is driven by the input b so that the source logic value 1 is turned on when the inputs are 0 and 1, so that the enhancement type n-type This can be realized by driving the MOS transistor ne with the input b.
  • the function f has (1-1, 0, 1) as input and (0, 0, -1) as output. Therefore,
  • the function f is as shown in Figure 11 when the input is 1 and 0 for the source logical value 0.
  • the depletion type p-type MOS transistor pd is driven by the input b so as to be in the on state, and the n-type of the non-sense type is set so that the source logic value 1 is turned on when the input is 1. This can be realized by driving a type MOS transistor NE with input b.
  • the function f takes (1, 1, 0, 1) as an input and (1, -1, 1, 1) as an output. Gatsutsu Then, the function f is input -1 for the source logical value 1, as shown in Figure 12.
  • the function f takes (1, 1, 0, 1) as input and (1, 0, —1) as output. But
  • Type MOS transistor nd and depletion type p-type MOS transistor pd is driven by input b, and the source logic value of 1 is enhanced so that it is turned on when input is 1. This can be realized by driving a n-type MOS transistor NE of the type with input b.
  • the number f is ON for input 1 for source logic 1, as shown in Figure 14.
  • the p-type MOS transistor PE of the non-sense type is driven by the input b, and the depletion type is set so that the source logic value 0 is turned on when the inputs are 0 and 1. This can be realized by driving the n-type MOS transistor nd with the input b.
  • the function f takes (1, 1, 0, 1) as input and (1, 1, —1) as output. Therefore
  • the function f is for inputs ⁇ 1, 0 for source logical 1, as shown in Figure 15.
  • the enhancement type p-type MOS transistor pe is driven by the input b so that it is turned on, and the n-type MOS of the enhancement type is turned on when the input logic is 1 for the source logical value 1. This can be achieved by driving transistor NE with input b.
  • the enhancement-type p-type MOS transistor pe is driven by the input b so that it is turned on. It can be realized by driving the n-type MOS transistor ne of the non-type MOS transistor ne with the input b so that the source logical value 0 is turned on when the input is 1.
  • , f, f, f include an input circuit f that converts the input (-1, 0, 1) to binary (1, 1, —1).
  • the enhancement type n-type MOS transistor nt and the p-type MOS transistor pt are enhancement-type MOS transistors each having a threshold voltage whose absolute value is smaller than the normal threshold voltage. 0.2 volts and -0.2 volts.
  • the function f has (1 1, 0, 1) as input and (0, —1, 0) as output. Therefore, the function f
  • the function f has (1-1, 0, 1) as input and (0,-1, 1) as output. Therefore,
  • the enhancement type p-type MOS transistor pe is configured to be driven by the input b so that the power is “b” and the source logical value 0 is turned on when the input is 1, and the function f Is turned on when the input is 0 for the source logical 1
  • the enhancement type p-type MOS transistor PE is configured to be driven by the input b so that the power is “b” and the source logical value 1 is turned on when the input is 1.
  • the function f is turned on when the input logic is 0 for the source logical value of 1.
  • the use of an p-type MOS transistor pt of the non-enhancement type having a negative threshold voltage whose absolute value is smaller than the threshold voltage of the p-type MOS transistor pe the operating speed and waveform It has been confirmed that the characteristics of the symmetry of are good. That is, the function f has a source logical value of 0
  • the enhancement type p-type MOS transistor pe may be used as the enhancement type P-type MOS transistor connected to the, but the enhancement type has a negative threshold voltage whose absolute value is smaller than the normal threshold voltage.
  • the function f takes (1, 1, 0, 1) as input and (1, —1, 1) as output. But
  • the operation speed and waveform can be reduced by using the n-type MOS transistor nt having a positive threshold voltage whose absolute value is smaller than the threshold voltage of the n-type MOS transistor ne. It has been confirmed that the characteristics of the symmetry of are good. That is, the function f has a source logical value of 0
  • a normal enhancement type n-type transistor ne may be used as an enhancement-type n-type MOS transistor connected to, but the enhancement has a positive threshold voltage whose absolute value is smaller than the normal threshold voltage.
  • an input circuit f that converts the input (1 1, 0, 1) to binary (1,-1, 1) is required on the input side.
  • the function f takes (— 1, 0, 1) as input and (0, 1, 0) as output. Therefore, the function f is
  • a parallel circuit with nd is inserted so that one n-type MOS transistor ne is driven by the input b, and the other n-type MOS transistor nd is driven by the inverted output of the input b, b. Then, the function f is turned on when the input is 0 for the source logical value 1.
  • the function f has (1-1, 0, 1) as input and (0, 1, —1) as output. Therefore,
  • An enhancement-type n- type MOS transistor ne is configured to be driven by the inverted output “b” of input b so that the output is b and the source logical value 0 is turned on when the input is 1 at 1. Also, the function f can be used if the input is 0 for the source logical value 1.
  • the function f is turned on when the input is 1 with respect to the source logical value 1.
  • the operation speed and waveform can be reduced by using the n-type MOS transistor nt having a positive threshold voltage whose absolute value is smaller than the threshold voltage of the n-type MOS transistor ne. It has been confirmed that the characteristics of the symmetry of are good. That is, the function f has a source logical value of 0
  • a normal enhancement type n-type transistor ne may be used as an enhancement-type n-type MOS transistor connected to, but the enhancement has a positive threshold voltage whose absolute value is smaller than the normal threshold voltage.
  • the function f has (1-1, 0, 1) as input and (-1, 1, 0) as output. Therefore
  • the enhancement type n- type MOS transistor NE is configured to be driven by the inverted output “b” of the input b so that the output is b and the source logical value 1 is turned on when the input is 1 and the input is 1. And the function f is input 0 for the source logical value 1.
  • the function f has (1-1, 0, 1) as input and (-1, 1, -1) as output. did
  • the output is “b”, and a parallel circuit of two enhancement-type n-type MOS transistors NE and ne is inserted so that when the input is 1, 1 for the source logical value 1, a parallel circuit of two enhancement-type MOS transistors NE and ne is inserted.
  • the n-type MOS transistor NE is driven by the input b, and the other n-type MOS transistor ne is driven by the inverted output of the input b, b. , If the input is 0, the two
  • the function f has (1-1, 0, 1) as input and (-1, 0, -1) as output. Therefore
  • An output is b, and a parallel circuit of two enhancement-type n-type MOS transistors NE is inserted so that when the input is 1, 1 for the source logic value 1, the parallel circuit of two enhancement type n-type MOS transistors NE is inserted.
  • the other n-type MOS transistor NE1 is driven by the input b, and the other n-type MOS transistor NE2 is driven by the inverted output of the input b, b.
  • the function f is
  • an operation type p-type MOS transistor pt having a positive threshold voltage whose absolute value is smaller than the threshold voltage of the p-type MOS transistor pe is used. It has been confirmed that the characteristics of the symmetry of are good. That is, the function f has a source logical value of 0
  • the enhancement type p-type MOS transistor pe may be used as the enhancement type P-type MOS transistor connected to the, but the enhancement type has a negative threshold voltage whose absolute value is smaller than the normal threshold voltage.
  • the function f has ( ⁇ 1, 0, 1) as input and ( ⁇ 1, ⁇ 1, 0) as output. But
  • the function f has (1-1, 0, 1) as input and (-1, 1, 1, 1) as output. Therefore
  • the function f has (1-1, 0, 1) as input and (-1, 0, 0) as output. Therefore
  • -It can be realized by providing 1).
  • the ternary logic function circuit shown in FIG. 2 can be configured as shown in FIG. It should be noted that transfer gate T2 in the figure is a vertically inverted version of that previously shown in FIG. 3B. That is, in this ternary logic function circuit, as the one-variable ternary logic function circuit C1 connected to the control terminal C—T1 of the transfer gate T1 and the control terminal C—T2b of the transfer gate T2, The function f shown in Fig. 12 is used for
  • the function f shown in FIG. 30 may be used as the univariate ternary logic function circuit D1 connected to the control terminal D—T1 of the gate T1 and the control terminal D—T2a of the transfer gate T2.
  • the function f shown in FIG. 15 may be used as the univariate ternary logic function circuit D3 connected to the control terminal D-T3 of 3 and the control terminal D-T2b of the transfer gate T2.
  • the logic function circuit D1 is provided with an inverter f after the function f.
  • the one-variable ternary logic function circuit C3 configured as 03 has an inverter f placed after the function f.
  • the function f shown in Fig. 12 is used as the univariate ternary logic function circuit C1 connected to the control terminal C-T1 of the transfer gate T1.
  • Control terminal D—T1 and transfer gate T2 control terminal C—T2a Control terminal D—T1 and transfer gate T2 control terminal C—T2a.
  • the function f shown in FIG. 15 is used as the univariate ternary logic function circuit D3 connected to the control terminal D—T3 of the transfer gate T3.
  • the function f shown in FIG. 12 is connected as the one-variable three-value logic function circuit C 3 ′ to the subsequent stage of the one-variable three-value logic function circuit D3, and this is controlled by the transfer gate T3.
  • a degenerate operation is often performed using a one-variable ternary logical function having the same output with respect to the input.
  • the binary variable ternary logic function shown in Table 1 may be used to perform an operation based on a function in which there are rows or columns having the same elements.
  • such a degenerate binary variable ternary logic operation can be dealt with.
  • a ternary logic function circuit that performs such a degenerate two-variable ternary logic operation can be configured as shown in FIG. 35 by modifying the configuration shown in FIG.
  • the integrated transfer gate T12 is the same circuit as the transfer gate T1.
  • the univariate ternary logic function circuit obtained by ORing the univariate ternary logic function circuits CI and C2 is used.
  • the circuit C12 is connected to one control terminal C—T12 of the transfer gate T12, and the univariate ternary logic function circuit D12 obtained by ANDing the univariate ternary logic function circuits Dl and D2 is connected to the transfer gate T12. Connect to the other control terminal D—T12.
  • control signals supplied to the control terminals C T3 and D ⁇ T3 of the transfer gate T3 to which the remaining univariate ternary logic function circuit B3 is connected are respectively , (— 1, —1, 1) and (1, 1, —1), which are functions f, f
  • control signal input to the control terminal D—T12 of the transfer gate T12 is input to the control terminal C T3 of the transfer gate T3, and the control signal C—T12 of the transfer gate T12 is input.
  • the input control signal is input to the control terminal D—T3 of transfer gate T3.
  • a ternary logic function circuit that performs such a degenerate two-variable ternary logic operation can be configured as shown in FIG. 36 by modifying the configuration shown in FIG.
  • the integrated transfer gate ⁇ 23 is the same circuit as transfer gate ⁇ 3, that is, transfer gate T1.
  • the univariate ternary logic function circuit C23 obtained by ORing the univariate ternary logic function circuits C2 and C3 is connected to one control terminal C— ⁇ 23 of the transfer gate ⁇ 23.
  • a one-variable ternary logic function circuit D23 which is the logical product of the univariate ternary logic function circuits D2 and D3, is connected to the other control terminal D— ⁇ 23 of the transfer gate ⁇ 23.
  • the univariate ternary logic function circuit D23 is a function complementary to the function f.
  • control signals supplied to the control terminals C Tl and D—T1 of the transfer gate T1 to which the remaining univariate ternary logic function circuit B1 is connected are respectively , (1, —1, — 1) and ( ⁇ 1, 1, 1), which are functions f, f
  • control signal input to the control terminal D—T23 of the transfer gate T23 is input to the control terminal C T1 of the transfer gate T1, and also to the control terminal C—T23 of the transfer gate T23.
  • the input control signal is input to the control terminal D—T1 of transfer gate T1.
  • the ternary logic function circuit that performs such a degenerate two-variable ternary logic operation can be configured as shown in FIG. 37 by modifying the configuration shown in FIG.
  • the integrated transfer gate T31 is the same circuit as the transfer gate T3, that is, the transfer gate T1.
  • the univariate ternary logic function circuit C31 obtained by ORing the univariate ternary logic function circuits C3 and C1 is connected to one control terminal C—T31 of the transfer gate T31.
  • a one-variable ternary logic function circuit D31 which is the logical product of the univariate ternary logic function circuits D3 and D1, is connected to the other control terminal D—T31 of the transfer gate T31.
  • the univariate ternary logic function circuit D31 is a function complementary to the function f.
  • transfer gate T3 to which the remaining univariate ternary logic function circuit B2 is connected is not the transfer gate T3 in the series switch shown in Fig. 3B. Therefore, the same circuit as the transfer gate T31 with integrated T1 may be used. If this is the transfer gate T2 ′, the control signals supplied to the control terminals C T2 ′ and D—T2 ′ of the transfer gate T2 ′ in the ternary logic function circuit are ( ⁇ 1, 1, — 1), respectively. ) And (1,-1, 1), which are none other than functions f and f. So
  • control terminal D of the transfer gate T31 The control signal input to T31 is input to control terminal C ⁇ 2 of transfer gate ⁇ 2, and the control signal input to control terminal C—T31 of transfer gate T31 is input to control terminal D—T2 ′ of transfer gate T2 ′. To enter.
  • the degenerate ternary logic function circuit as described above can be expressed in general terms as shown in FIG.
  • one variable ternary logical function circuit Bi, Bj The transfer gates Ti and Tj connected to are integrated into one transfer gate Tij, and this transfer gate Tij is connected to the integrated single variable ternary logic function circuit Bij.
  • the transfer gate connected to the remaining univariate ternary logic function circuit Bk is Tk, and the two control terminals of the transfer gate Tij are C-Tij and D-Tij. The control terminals are C-Tk and D-Tk.
  • the univariate ternary logic function circuit connected to the control terminal C Tij of the integrated transfer gate Tij is Cij obtained by ORing the univariate ternary logic function circuits Ci and Cj.
  • the univariate ternary logic function circuit connected to the control terminal D—Tij is assumed to be Dij that is the logical product of the univariate ternary logic function circuits Di and Dj.
  • one control terminal C—Tk of the remaining transfer gate Tk is connected to the output of the univariate ternary logic function circuit Dij, and the other control terminal D—Tk is connected to the univariate three. Value Connect to the output of the logic function circuit Cij.
  • a generalized degenerate ternary logic function circuit as shown in FIG. 38 can be configured. Note that such a degenerate ternary logic function circuit can also be simplified.
  • the univariate ternary logic function circuits Bij and Bk connected to the input b are in a complementary symmetrical relationship, and are connected to the control terminals T Cij and T Dij of the transfer gate Tij. Focusing on the fact that the outputs of the connected univariate ternary logic function circuits Cij and Dij are in a complementary symmetrical relationship, instead of either the univariate ternary logic function circuit Dij or Cij, If one of the inverting circuits of the value logic function circuit Cij, Dij is used, this can be understood. Therefore, the degenerated ternary logic function circuit can be simplified as shown in FIG. 39 or FIG.
  • the univariate ternary logic function circuit Cij is left, as shown in FIG. 39, the univariate ternary logic connected to the control terminal C—Tij of the integrated transfer gate Tij is used.
  • the function circuit is Cij that is the logical sum of the univariate ternary logic function circuits Ci and Cj, and the univariate ternary logic function circuit connected to the control terminal D—Tij is
  • one control terminal C—Tk of the remaining transfer gate Tk is connected to the output of the inverter D ′ ij, and the other control terminal D—Tk is connected to the one-variable ternary logic function circuit C ij Connect to the output of.
  • the univariate ternary logic function circuit Dij is left, as shown in FIG. 40, the univariate ternary logic connected to the control terminal D—Tij of the integrated transfer gate Tij is used.
  • one control terminal C—Tk of the remaining transfer gate Tk is connected to the output of the univariate ternary logic function circuit Dij, and the other control terminal D—Tk is connected to the inverters C, ' Connect to the output of ij.
  • the degenerated ternary logic function circuit can be simplified and configured.
  • the configuration of the ternary logic function circuit that realizes all the two variable ternary logic functions using a plurality of one variable ternary logic function circuits and three transfer gates.
  • the powerful ternary logic function circuit has n-type MOS transistor and p-type MOS transistor. While using both transistors, it is possible to make the rise switching time and fall switching time symmetrical. This will be described below.
  • inverting circuits except for the function f which is a ternary inverter, are all n-type MOS transistors.
  • the source terminals of the transistor and p-type MOS transistor are each connected to two different source logics, that is, to two different power sources, and the drain terminals are combined to form an output terminal. It has the same structure as a CMOS inverter.
  • each of the n-type MOS transistor and the p-type MOS transistor is compensated to compensate for the switching time asymmetry due to the difference in carrier mobility between the n-type MOS transistor and the p-type MOS transistor. It is possible to make the resistance (ON resistance) when the n-type MOS transistor and the p-type MOS transistor are conductive equal by adjusting the width of the gate forming the channel.
  • the rising switching time and falling switching time can be made equal by adjusting the gate width of the n-type MOS transistor and p-type MOS transistor. .
  • the rising switching time and falling switching time of the n-type MOS transistor and p-type MOS transistor connected to the theoretical values 1 and 1 can be made equal. Since the on-resistance of the MOS transistor is inversely proportional to the gate width, the gate width of the depletion-type n-type MOS transistor and p-type MOS transistor connected in series in the ternary logic function circuit is Just double the gate width of a normal MOS transistor.
  • the non-inverting circuits f 1, f 2, f 1, f 2, and f 1 have the non-inverting circuits f 1, f 2, f 1
  • the former is a source logical value A as shown in Figure 41.
  • the latter includes a p-type MOS transistor P1 connected to the source logic value A, a p-type MOS transistor P2 connected to the source logic value C, and a source logic value B. It consists of two n-type MOS transistors Nl and N2 connected in series.
  • One p-type MOS transistor P2 of the p-type MOS transistors and one n-type MOS transistor N2 of the n-type MOS transistors connected in series are obtained via an inverting circuit that inverts the input b.
  • the other P-type MOS transistor P1 and n-type MOS transistor N1 are directly driven by the input b, whereas the inverted output is driven by b.
  • the n-type MOS transistors Nl and N2 connected in series even if the n-type MOS transistor N1 is directly driven by the input b, the n-type MOS transistor is driven by the inverted output “b”. Since N2 is turned on with a delay, the timing for turning on is determined by the n-type MOS transistor N2.
  • the output X for input 1 is greater than the outputs Y, X for other inputs 0, 1
  • the on-resistance is proportional to the gate length and inversely proportional to the gate width.
  • the gate capacitance is proportional to the gate area, that is, the product of the gate length and the gate width.
  • the gate length is increased and the gate width is decreased.
  • the directly driven transistor is a p-type MOS transistor P 1 connected to the source logic value A.
  • the p-type MOS transistor PI is turned on.
  • the inverted output obtained through the inverting circuit that inverts the input b is the delay time by the inverting circuit. Get faster.
  • the gate length is increased and the gate width is set on condition that the gate area is kept constant.
  • the response speed is slowed down.
  • the non-inverting circuits f 1 and f 2 also have the p-type MOS transistor PI.
  • the former is similar to the non-inverting circuits f 1, f 2, and f shown in FIG. 41, and the latter is shown in FIG.
  • the rising switching time and the falling switching time can be made symmetric while using both the n-type MOS transistor and the p-type MOS transistor. .
  • the anonymity between the rising switching time and the falling switching time can be removed in this way, but these rising switching time and falling switching time are Even if they are equal, a difference in delay time may occur due to a change in the input pattern.
  • the ternary logic function circuit can guarantee that the delay times are equal for an arbitrary input pattern. The reason will be described below.
  • the univariate ternary logic function circuit D3 that drives the terminal D—T3 and the control terminal D—T2b of the transfer gate T2 is an inverting circuit. f and f. These inverting circuits f and f are shown in FIGS. 12 and 15, respectively.
  • the delay time is shorter than that of a non-inverting circuit that requires a two-stage transistor circuit or its complementary symmetric circuit.
  • control terminal D-T1 of the transfer gate T1 and the control terminal D-T2a of the transfer gate T2 and the variable variable ternary logic function circuit D1 that drives the control terminal D-T2a, and the control terminal C-T3 of the transfer gate T3 C3 that drives the control terminal C—T2a of the transfer gate T2 is a non-inverting circuit f 1, f 2, respectively.
  • the delay time becomes longer than that of the inverting circuit.
  • the transfer gates Tl and T3 are switches of a single stage pass transistor.
  • the transfer gate T2 is a switch of a two stage pass transistor, The switching time of the two-stage pass transistor switch is longer.
  • the gate length of the pass transistors of the transfer gates Tl and T3 may be set to twice the standard gate length.
  • the ternary logic function circuit shown in FIG. 34 is inverted to the univariate ternary logic function circuit C1 instead of the univariate ternary logic function circuit D1 in the ternary logic function circuit shown in FIG. Circuit f
  • the ternary logic function circuit shown as the embodiment of the present invention includes three transfer gates Tl, T2, and T3 and a plurality of conductive gates that connect or block these transfer gates Tl, T2, and T3. And a single variable ternary logic function circuit. The operation of such a ternary logic function circuit will be described below using the configuration shown in FIG.
  • the ternary logic function circuit when the input a is ⁇ 1, the univariate ternary logic function circuit C1 outputs 1 to obtain an output complementary to the signal. Output -1 by variable ternary logic function circuit D1.
  • the univariate ternary logic function circuit C3 when the input a is ⁇ 1, the univariate ternary logic function circuit C3 outputs ⁇ 1 to obtain a complementary complementary output to the signal. 1 is output by the ternary logic function circuit D3.
  • the output Y of this ternary logic function circuit is p, q, r depending on the value of the input b-1, 0, 1.
  • the univariate ternary logic function circuit C1 when the input a is 0, the univariate ternary logic function circuit C1 outputs 1 to obtain a complementary symmetric output with the signal. Ternary theory Outputs 1 by the logic function circuit Dl. Further, in this ternary logic function circuit, when the input a is 0, the univariate ternary logic function circuit C3 outputs ⁇ 1 and obtains an output complementary to the signal. 1 is output by the value logic function circuit D3. These outputs of the univariate ternary logic function circuit C1 and the univariate ternary logic function circuit D1 turn off the transfer gate T1, and the output of the univariate ternary logic function circuit C3.
  • the output Y of this ternary logic function circuit is s, t, u depending on the values 1, 0, 1 of the input b.
  • the univariate ternary logic function circuit C1 when the input a is 1, the univariate ternary logic function circuit C1 outputs 1 to obtain a complementary symmetric output with the signal.
  • Numeric ternary logic function circuit D1 is output as 1.
  • the univariate ternary logic function circuit C3 when the input a is 1, the univariate ternary logic function circuit C3 outputs 1 to obtain an output complementary to the signal. Outputs 1 to the value logic function circuit D3.
  • the output of these univariate ternary logic function circuit C1 and the output of univariate ternary logic function circuit D1 turn off transfer gate T1, while the output of univariate ternary logic function circuit C3.
  • one transfer gate T2 connects pass transistors in series and is connected to the gate terminals of these pass transistors. Take the logic with the output of the ternary logic function.
  • an arbitrary univariate ternary logic function circuit includes seven types of inverting circuits f, f, f, f, f, f, f, f, Five
  • the function f is -1 in equal identity.
  • the function f is identically 0, the function f is identically 1, and the function f
  • each of the MOS transistors described above can be actually realized, and a ternary logic function circuit can be sufficiently realized.
  • all ternary logic elements can be configured using only a univariate ternary logic function circuit and a transfer gate. The asymmetry of the falling switching time can be significantly reduced.
  • a ternary XOR logic function circuit to which the ternary logic function circuit shown as the embodiment of the present invention is applied is configured as shown in FIG.
  • a function f- (1, — 1, 0) is provided as a logic function circuit B1, and a univariate ternary logic function is provided.
  • the function f- (0, 1, --1) is provided as the number circuit B3, and the univariate ternary logic function circuit B2 is
  • the logic function circuit B2 is not provided.
  • the XOR logic function circuit based on the ternary logic function circuit shown as the embodiment of the present invention has substantially symmetrical switching times at both the rising and falling edges, as in the conventional case. In both rising and falling, the switching time is not greatly asymmetric.
  • the present invention is not limited to the above-described embodiments.
  • an example in which the present invention is applied to an XOR logic function circuit has been described.
  • the present invention can also be applied to other circuits such as an adder circuit, and so-called public disclosure.
  • the present invention is suitable for application to hardware for performing key encryption, large-scale multipliers, and the like.
  • FIG. 1 is a diagram for explaining the configuration of a ternary logic function circuit of the invention previously filed by the applicant of the present application.
  • FIG. 2 is a diagram illustrating a configuration of a ternary logic function circuit shown as an embodiment of the present invention.
  • FIG. 3A is a diagram illustrating a configuration of a transfer gate in the ternary logic function circuit, and a diagram illustrating a configuration of transfer gates Tl and T3.
  • FIG. 3B is a diagram for explaining the configuration of the transfer gate in the ternary logic function circuit, and for explaining the configuration of the transfer gate T2.
  • FIG. 4A is a diagram illustrating the configuration of a switch when the source logical value is 1.
  • FIG. 4B is a diagram illustrating the configuration of the switch when the source logical value is 0.
  • FIG. 4C is a diagram illustrating the configuration of the switch when the source logical value is 1.
  • FIG. 5A is a diagram for explaining a configuration of an n-type MOS transistor of an ensemble type having a threshold voltage of 1.5 volts that is turned on when the source logical value is one.
  • FIG. 5B is a diagram for explaining the configuration of an n-type MOS transistor of an ensemble type having a threshold voltage of 0.5 volts that is turned on when the source logic value is 1.
  • FIG. 6A is a diagram for explaining the configuration of an p-type MOS transistor of an enchancement type having a threshold voltage of 11.5 volts that is turned on when the source logic value is 1.
  • FIG. 6B is a diagram for explaining a configuration of an p-type MOS transistor of an enchancement type that has a threshold voltage that is turned on when the source logic value is 1;
  • FIG. 7A is a diagram for explaining the configuration of an n-type MOS transistor of an ensemble type having a threshold voltage of 0.5 volts that is turned on when the source logic value is 0.
  • FIG. 7B is a diagram for explaining the configuration of an p-type MOS transistor of an enchancement type that has a threshold voltage that is turned on when the source logic value is 0, and is 0.5 volts.
  • the threshold voltage to turn on when the source logic value is 0 is -0.5 volts or 0.
  • FIG. 5 is a diagram for explaining a configuration of a 5-volt depletion type n-type MOS transistor or p-type MOS transistor.
  • FIG. 8 is a diagram illustrating a configuration that outputs output 0 only when input is 0.
  • Input 9 is a diagram illustrating a configuration for outputting output 0 in both cases of 1 and 1.
  • FIG. 10 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 1 A first figure.
  • FIG. 12 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 13 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 14 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 15 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 16 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 17 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 18 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 19 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 20 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 21 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 22 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 23 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 24 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 25 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 26 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 27 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 28 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 29 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 30 is a diagram illustrating a circuit configuration for realizing a function f.
  • FIG. 31 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 32 is a diagram for explaining a circuit configuration for realizing a function f.
  • FIG. 33 is a diagram illustrating a specific configuration of the ternary logic function circuit shown in FIG.
  • FIG. 34 is a diagram illustrating a specific configuration of a ternary logic function circuit in which the configuration shown in FIG. 33 is simplified.
  • FIG. 38 is a diagram for explaining a generalized configuration of a degenerated ternary logic function circuit.
  • FIG. 39 is a diagram for explaining the configuration of a ternary logic function circuit in which the configuration shown in FIG. 38 is simplified.
  • FIG. 40 is a diagram illustrating a configuration of a ternary logic function circuit in which the configuration shown in FIG. 38 is simplified, and is a diagram illustrating a configuration different from the configuration shown in FIG. 39.
  • FIG. 41 is a diagram illustrating a configuration of a non-inverting circuit.
  • FIG. 42 is a diagram illustrating a configuration of a non-inverting circuit, and is a diagram illustrating a configuration different from the configuration shown in FIG. 41.
  • FIG. 43 is a diagram illustrating the configuration of a ternary XOR logic function circuit configured using the ternary logic function circuit shown in FIG.
  • FIG. 44A is a diagram for explaining the waveform of input a experimentally given to the XOR logic function circuit shown in FIG. 43.
  • FIG. 44B is a diagram for explaining the waveform of the input b experimentally given to the XOR logic function circuit shown in FIG. 43.
  • FIG. 44C is a diagram illustrating an output waveform when the input shown in FIGS. 44A and 44B is given to the XOR logic function circuit shown in FIG. 43.

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Abstract

【課題】　３３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができ、且つ、論理関数回路の動作速度の向上及び波形の対称性の向上を図ることができる三値論理関数回路を提供する。 【解決手段】　三値論理関数回路は、第１の入力ａを構成する３つの論理値－１，０，１に応じて、一変数三値論理関数回路Ｃ１，Ｄ１，Ｃ３，Ｄ３によって３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を導通又は遮断し、第２の入力ｂに接続される３つの一変数三値論理関数回路Ｂ１，Ｂ２，Ｂ３の出力を選択する。トランスファーゲートＴ２は、２つのｎ型ＭＯＳトランジスタを直列に接続したスイッチ対と、２つのｐ型ＭＯＳトランジスタを直列に接続したスイッチ対とを、並列に接続して構成される。

Description

明 細 書
三値論理関数回路
技術分野
[0001] 本発明は、二変数三値論理演算を行う三値論理関数回路に関する。
背景技術
[0002] 近年、コンピュータをはじめとする情報処理装置の高性能化にともない、公開鍵暗 号基盤（Public Key Infrastructure ;PKI)等の複雑な論理演算を行う必要があるァプ リケーシヨンも多種開発されるに至っている。従来から MOS (Metal Oxide Semicondu ctor)素子を用いた多値論理関数回路の提案が各種なされているが、中でも三値論 理関数回路は、必要な素子数と性能との関係等力 優れた特性を有するものとして 着目されつつある。
[0003] 従来の MOS素子による三値論理関数回路の実現法としては、 MOSトランジスタの チャンネルドープ量を調節することにより、閾値電圧を変化させたトランジスタを用い る方法が知られている。し力しながら、かかる方法は、 p型 MOSトランジスタ又は n型 MOSトランジスタを用いるものである。すなわち、従来の三値論理関数回路としては 、 CMOS (Comlementary MOS)回路を用いた効率のよいものが存在していないのが 現状であり、 CMOSの特徴であるスイッチング時以外は電流が流れな 、と 、う動作 特性のものではなく、常時電流が流れる電流モード CMOS多値論理関数回路しか 提案されて!ゝなかった (例えば、特許文献 1及び非特許文献 1乃至非特許文献 3等 参照。）。
[0004] 特許文献 1 :特開平 7— 212220号公報
非特許文献 1： WU X W, PROSSER F P, "CMOS ternary logic circuits", IEE Proc P art G JN: A0160B; ISSN: 0143-7089; CODEN: IPGSEB VOL. 137 NO. 1; PAGE. 2 1-27; (1990/02)
非特許文献 2 : CHANG Y-J, LEE C L, "Synthesis of Multi-Variable MVL Functions Using Hybrid Mode CMOS Logic", Proc IEEE Int Symp Multiple?Valued LogicJN: B 0822B; ISSN: 0195- 623XVOL. 24th; PAGE. 35-41; (1994) 非特許文献 3 :TEMEL T, MORGUL A, "Multi-valued logic lunction implementation with novel current-mode logic gates , IEEE Int Symp Circuits Syst JN: A0757AVOL . 2002 NO. Vol.1; PAGE. 1.881- 1.884; (2002)
[0005] このような状況の中、オルソン 'エドガー 'ダニ一氏によって特許文献 2に開示された 発明がなされた。この発明によれば、 p型 MOSトランジスタ及び n型 MOSトランジスタ のチャンネルドープ量を調節することにより、閾値電圧を変化させた複数種類の p型 MOSトランジスタ及び n型 MOSトランジスタを用いることにより、 CMOSの特徴であ る動作時以外は電流が流れな 、と 、う動作特性の多値論理関数回路構成が可能と なった。
[0006] 特許文献 2 :特表 2002— 517937号公報
[0007] ここで、この特許文献 2に開示された技術を三値論理関数回路に適用した場合に ついて説明する。すなわち、この三値論理関数回路は、 3つの論理値を、 - 1, 0, 1 と表すものとし、それぞれ、負電圧、接地電圧 (0ボルト）、正電圧に対応させるものと すると、図 45に示すように、正電圧を給電する電源と出力端子との間、接地と出力端 子との間、負電圧を給電する電源と出力端子との間に、それぞれ、単一又は複数の MOSトランジスタから構成されたスィッチ回路 SW1, SW2, SW3を挿入したもので ある。これらスィッチ回路 SW1, SW2, SW3は、それぞれ、入力される論理値— 1, 0 , 1に対応する入力電圧に応じて排他的に導通状態となるように、 p型 MOSトランジ スタ及び n型 MOSトランジスタ配列、並びに閾値電圧を適切に設定した MOSトラン ジスタ回路力も構成されるものである。また、この特許文献 2に開示された技術におい ては、かかる構成のみでは、全ての二変数三値論理関数に限ったとしても 33 = 39 = 19683種類存在し、全てを実現することは不可能であることから、入力に特殊な 2 種類のインバータ（1, —1, 1) , (1, 1, —1)を適用することにより、全ての三値論理 演算を実現できるとして 、る。
発明の開示
発明が解決しょうとする課題
[0008] し力しながら、特許文献 2に開示された技術においては、全ての三値論理演算を実 現するために、数千種類もの個別の論理関数回路を用意する必要がある。これは、 三値論理演算を集積回路で実現する場合には、ライブラリとして用意しなければなら ない基本パターンが数千種類も必要であることを意味している。したがって、この方法 では、事実上、三値論理集積回路を設計することが不可能である。
[0009] また、この技術にぉ 、ては、負電圧を給電する電源、接地、及び正電圧を給電する 電源のそれぞれと出力端子との間に挿入されるスィッチ回路として、 p型 MOSトラン ジスタ及び n型 MOSトランジスタが並列及び Z又は直列に複雑に接続されたものを 用いていることから、 p型 MOSトランジスタ及び n型 MOSトランジスタの特性の非対 称性により、立ち上がり及び立ち下がりのスイッチング時間特性が非対称になるという 問題もある。すなわち、この技術においては、論理値— 1から論理値 1への変化時間 と、論理値 1から論理値 1への変化時間が大きく異なる結果となる。同期式ディジタ ル論理関数回路においては、タイミング設計を容易にするために、このスイッチング 時間の非対称性はできる限り小さいことが望ましい。
[0010] 本発明は、このような実情に鑑みてなされたものであり、 3 = 19683種類存在す る全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類及 びトランジスタ数を著しく削減するとともに、スイッチング時間の非対称性も著しく小さ くすることができ、且つ、論理関数回路の動作速度の向上及び波形の対称性の向上 を図ることができる三値論理関数回路を提供することを目的とする。
課題を解決するための手段
[0011] 上述した目的を達成する本発明にかかる三値論理関数回路は、二変数三値論理 演算を行う三値論理関数回路であって、第 1の入力を構成する 3つの論理値のうち 第 1の論理値に応じて導通状態になる第 1のトランスファーゲートと、 2つの n型 MOS トランジスタを直列に接続した第 1のスィッチ対と、 2つの p型 MOSトランジスタを直列 に接続した第 2のスィッチ対とを、並列に接続して構成され、前記第 1の入力を構成 する 3つの論理値のうち第 2の論理値に応じて導通状態になる第 2のトランスファーゲ ートと、前記第 1の入力を構成する 3つの論理値のうち第 3の論理値に応じて導通状 態になる第 3のトランスファーゲートと、前記第 1のトランスファーゲートの 2つの制御 端子のうち一方の制御端子と、前記第 2のトランスファーゲートを構成する前記第 1の スィッチ対又は前記第 2のスィッチ対のいずれか一方のスィッチ対の 2つの制御端子 のうち一方の制御端子とに接続され、前記第 1の入力に対して第 1の出力を得る第 1 の一変数三値論理関数回路と、前記第 1のトランスファーゲートの 2つの制御端子の うち他方の制御端子と、前記第 2のトランスファーゲートを構成する前記第 1のスイツ チ対又は前記第 2のスィッチ対のうち前記第 1の一変数三値論理関数回路が接続さ れたスィッチ対とは異なるスィッチ対の 2つの制御端子のうち一方の制御端子とに接 続され、前記第 1の入力に対して前記第 1の出力と相補対称な第 2の出力を得る第 2 の一変数三値論理関数回路と、前記第 3のトランスファーゲートの 2つの制御端子の うち一方の制御端子と、前記第 2のトランスファーゲートを構成する前記第 1のスイツ チ対又は前記第 2のスィッチ対のうち前記第 1の一変数三値論理関数回路が接続さ れたスィッチ対と同じスィッチ対の 2つの制御端子のうち他方の制御端子とに接続さ れ、前記第 1の入力に対して第 3の出力を得る第 3の一変数三値論理関数回路と、 前記第 3のトランスファーゲートの 2つの制御端子のうち他方の制御端子と、前記第 2 のトランスファーゲートを構成する前記第 1のスィッチ対又は前記第 2のスィッチ対の うち前記第 2の一変数三値論理関数回路が接続されたスィッチ対と同じスィッチ対の 2つの制御端子のうち他方の制御端子とに接続され、前記第 1の入力に対して前記 第 3の出力と相補対称な第 4の出力を得る第 4の一変数三値論理関数回路と、前記 第 1のトランスファーゲートの入力端子に接続され、第 2の入力を構成する 3つの論理 値のうち第 1の論理値に応じて第 5の出力を得る第 5の一変数三値論理関数回路と、 前記第 2のトランスファーゲートの入力端子に接続され、前記第 2の入力を構成する 3 つの論理値のうち第 2の論理値に応じて第 6の出力を得る第 6の一変数三値論理関 数回路と、前記第 3のトランスファーゲートの入力端子に接続され、前記第 2の入力を 構成する 3つの論理値のうち第 3の論理値に応じて第 7の出力を得る第 7の一変数三 値論理関数回路とを備え、前記第 1乃至第 3のトランスファーゲートのそれぞれの出 力端子は、ワイヤードオア接続されて 、ることを特徴として 、る。
このような本発明にかかる三値論理関数回路は、第 1の入力を構成する 3つの論理 値に応じて、第 1乃至第 4の一変数三値論理関数回路によって第 1乃至第 3のトラン スファーゲートを導通又は遮断し、第 2の入力に接続される第 5乃至第 7の一変数三 値論理関数回路の出力を選択する。したがって、本発明にかかる三値論理関数回路 においては、全ての二変数三値論理関数回路を実現するために必要となる基本回 路の種類を著しく削減することができるとともに、全ての三値論理素子を一変数三値 論理関数回路のみを用いて構成することから、立ち上がり及び立ち下がりのスィッチ ング時間の非対称性を著しく小さくすることができる。また、本発明にかかる三値論理 関数回路においては、 MOSトランジスタを用いて構成されるトランスファーゲートに おいて制御信号との間でトランスファーゲート論理を構成することから、トランスファー ゲートの制御に必要となる論理関数回路数を削減することができ、全ての二変数三 値論理関数回路を実現するために必要となるトランジスタ数を著しく削減することが できる。
[0013] 具体的には、前記第 1のトランスファーゲートは、前記第 1の入力を構成する 3つの 論理値 1, 0, 1のうち論理値 1に応じて導通状態になるものであり、前記第 2のト ランスファーゲートは、前記第 1の入力を構成する 3つの論理値 1, 0, 1のうち論理 値 0に応じて導通状態になるものであり、前記第 3のトランスファーゲートは、前記第 1 の入力を構成する 3つの論理値 1, 0, 1のうち論理値 1に応じて導通状態になるも のである。そして、前記第 1の一変数三値論理関数回路は、前記第 1の入力（— 1, 0 , 1)に対して出力（1, 1, 1)を得るものであり、前記第 2の一変数三値論理関数 回路は、前記第 1の入力（一 1, 0, 1)に対して出力（一 1, 1, 1)を得るものであり、前 記第 3の一変数三値論理関数回路は、前記第 1の入力（一 1, 0, 1)に対して出力（ 1, 1, 1)を得るものであり、前記第 4の一変数三値論理関数回路は、前記第 1の 入力（一 1, 0, 1)に対して出力（1, 1, —1)を得るものとして構成することができる。
[0014] ここで、本発明に力かる三値論理関数回路は、前記第 2の一変数三値論理関数回 路の代わりに、前記第 1のトランスファーゲートの 2つの制御端子のうち他方の制御端 子と、前記第 2のトランスファーゲートを構成する前記第 1のスィッチ対又は前記第 2 のスィッチ対のうち前記第 1の一変数三値論理関数回路が接続されたスィッチ対と同 じスィッチ対の 2つの制御端子のうち他方の制御端子とに接続されて前記第 1の一変 数三値論理関数回路の出力を反転するインバータを備えてもよい。
[0015] また、本発明に力かる三値論理関数回路は、前記第 3の一変数三値論理関数回路 の代わりに、前記第 3のトランスファーゲートの 2つの制御端子のうち一方の制御端子 と、前記第 2のトランスファーゲートを構成する前記第 1のスィッチ対又は前記第 2のス イッチ対のうち前記第 1の一変数三値論理関数回路が接続されたスィッチ対とは異 なるスィッチ対の 2つの制御端子のうち一方の制御端子とに接続されて前記第 4の一 変数三値論理関数回路の出力を反転するインバータを備えてもよい。
[0016] これにより、本発明にかかる三値論理関数回路においては、必要な素子数を減ら すことができる。
[0017] さらに、本発明にかかる三値論理関数回路において、前記第 1乃至第 3のトランス ファーゲートは、それぞれ、エンハンスメント型の n型 MOSトランジスタ及びェンハン スメント型の p型 MOSトランジスタから構成され、前記エンハンスメント型の n型 MOS トランジスタは、通常のェンノヽンスメント型の n型トランジスタの閾値電圧よりも小さな 正の閾値電圧を有し、前記エンハンスメント型の p型 MOSトランジスタは、通常のェ ンハンスメント型の p型トランジスタの閾値電圧よりも絶対値が小さな負の閾値電圧を 有する。
[0018] このように、本発明にかかる三値論理関数回路においては、一変数論理関数回路 を構成する MOSトランジスタとともに、第 1乃至第 3のトランスファーゲートを構成する MOSトランジスタの閾値電圧を最適化することにより、当該三値論理関数回路の動 作速度の向上及び波形の対称性の向上を図ることができる。
[0019] なお、本発明にかかる三値論理関数回路において、前記第 5乃至第 7の一変数三 値論理関数回路は、前記第 2の入力（一 1, 0, 1)に対して出力（0, - 1, — 1)を得る 第 1の反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（0, 0, 1)を得る第 2 の反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 1, 1)を得る第 3の 反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 0, 1)を得る第 4の反転 回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 0, 0)を得る第 5の反転回路、 前記第 2の入力（一 1, 0, 1)に対して出力（1, 1, 1)を得る第 6の反転回路、前記 第 2の入力（一 1, 0, 1)に対して出力（1, 1, 0)を得る第 7の反転回路、前記第 2の 入力（一 1, 0, 1)に対して出力（0, — 1, 0)を得る第 1の非反転回路、前記第 2の入 力（一 1, 0, 1)に対して出力（0, — 1, 1)を得る第 2の非反転回路、前記第 2の入力 (一 1, 0, 1)に対して出力（1, 1, 0)を得る第 3の非反転回路、前記第 2の入力（ 1, 0, 1)に対して出力（1, 1, 1)を得る第 4の非反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 0, 1)を得る第 5の非反転回路、前記第 1の非反転回路の 出力と相補対称な出力を得る第 1の相補対称回路、前記第 2の非反転回路の出力と 相補対称な出力を得る第 2の相補対称回路、前記第 3の非反転回路の出力と相補 対称な出力を得る第 3の相補対称回路、前記第 4の非反転回路の出力と相補対称な 出力を得る第 4の相補対称回路、及び前記第 5の非反転回路の出力と相補対称な 出力を得る第 5の相補対称回路のうち、いずれかであればよい。
[0020] すなわち、本発明にかかる三値論理関数回路は、 27種類の二変数三値論理関数 回路のうち、 17種類の二変数三値論理関数回路のみを用いて、組織的に実現する ことができる。これら 17種類の一変数三値論理関数回路は、スイッチング動作時以外 は、全てのトランジスタがオフ状態となり、電流が流れない。したがって、本発明にか 力る三値論理関数回路においては、通常の CMOS二値論理関数回路と同様に、消 費電力を極めて小さくすることができる。
[0021] また、本発明にかかる三値論理関数回路において、前記第 3の非反転回路は、通 常のェンノヽンスメント型の p型トランジスタの閾値電圧よりも絶対値が小さな負の閾値 電圧を有するソース論理値 0に接続されたエンハンスメント型の p型 MOSトランジスタ を有し、前記第 5の非反転回路は、通常のェンノヽンスメント型の n型トランジスタの閾 値電圧よりも小さな正の閾値電圧を有するソース論理値 0に接続されたェンノヽンスメ ント型の n型 MOSトランジスタを有し、前記第 2の相補対称回路は、通常のェンハン スメント型の n型トランジスタの閾値電圧よりも小さな正の閾値電圧を有するソース論 理値 0に接続されたェンノヽンスメント型の n型 MOSトランジスタを有し、前記第 5の相 補対称回路は、通常のェンノヽンスメント型の P型トランジスタの閾値電圧よりも絶対値 力 S小さな負の閾値電圧を有するソース論理値 0に接続されたェンノヽンスメント型の p 型 MOSトランジスタを有するものであるのが望まし!/、。
[0022] このように、本発明にかかる三値論理関数回路においては、一変数論理関数回路 を構成する MOSトランジスタの閾値電圧を最適化することにより、当該三値論理関 数回路の動作速度の向上及び波形の対称性の向上を図ることができる。
発明の効果 [0023] 本発明によれば、 33'2= 19683種類存在する全ての二変数三値論理関数回路を 実現するために必要となる基本回路の種類及びトランジスタ数を著しく削減すること ができるとともに、立ち上がり及び立ち下がりのスイッチング時間の非対称性を著しく 小さくすることができ、且つ、論理関数回路の動作速度の向上及び波形の対称性の 向上を図ることができる。
発明を実施するための最良の形態
[0024] 以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に 説明する。
[0025] この実施の形態は、二変数三値論理演算を行う三値論理関数回路である。特に、 この三値論理関数回路は、 3 = 19683種類存在する全ての二変数三値論理関数 回路を実現するために必要となる基本回路の種類を著しく削減し、 17種類の一変数 三値論理関数回路のみを用いて、組織的に実現することができる指針を与えるもの である。また、この三値論理関数回路は、全ての三値論理素子を一変数三値論理関 数回路のみを用いて構成することにより、立ち上がり及び立ち下がりのスイッチング時 間の非対称性を著しく小さくすることができるものである。さらに、この三値論理関数 回路は、 MOS (Metal Oxide Semiconductor)トランジスタを用いて構成されるトランス ファーゲートにおいて制御信号との間でトランスファーゲート論理を構成することによ り、トランスファーゲートの制御に必要となる論理関数回路数を削減し、全ての二変数 三値論理関数回路を実現するために必要となるトランジスタ数を著しく削減すること 力 Sできるものである。さらにまた、この三値論理関数回路は、一変数論理関数回路を 構成する MOSトランジスタの閾値電圧を最適化し、論理関数回路の動作速度の向 上及び波形の対称性の向上を図ることができるものである。
[0026] まず、この三値論理関数回路の説明に先立って、本発明を明確化すべぐ本願出 願人が既に出願している特願 2005— 001866の概略について説明する。
[0027] 本願出願人は、先に出願した特願 2005— 001866において、 33'2= 19683種類 存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の 種類を著しく削減し、 17種類の一変数三値論理関数回路のみを用いて、組織的に 実現することができる指針を与えている。以下、同出願に力かる発明を前発明と称し 、前発明にかかる三値論理関数回路を前発明三値論理関数回路と称するものとする
[0028] 具体的には、前発明三値論理関数回路は、図 1に示すように、 p型 MOSトランジス タと n型 MOSトランジスタとから構成された 3つのトランスファーゲート Tl, T2, T3を 備える。すなわち、この前発明三値論理関数回路は、入力に応じて導通又は遮断す る 3つのトランスファーゲート Tl, T2, T3を備え、これら 3つのトランスファーゲート T1 , T2, T3を導通又は遮断することにより、出力端子 Yから出力される値が決定される 。具体的には、前発明三値論理関数回路は、トランスファーゲート T1によって入力 a =—1に対する出力を選択し、トランスファーゲート T2によって入力 a = 0に対する出 力を選択し、トランスファーゲート T3によって入力 a= lに対する出力を選択するよう に構成される。
[0029] トランスファーゲート T1の 2つの制御端子 C—Tl, D—T1には、それぞれ、入力 a
= (ー1, 0, 1)に対して出力（1, 1, 1)を得る一変数三値論理関数回路 C1と、 これと相補対称な一変数三値論理関数回路 D1とが接続される。また、トランスファー ゲート T2の 2つの制御端子 C T2, D— T2には、それぞれ、入力 a= (— l, 0, 1) に対して出力（一 1, 1, 1)を得る一変数三値論理関数回路 C2と、これと相補対称 な一変数三値論理関数回路 D2とが接続される。さらに、トランスファーゲート T3の 2 つの制御端子 C—T3, D—T3には、それぞれ、入力 a= (— l, 0, 1)に対して出力（ 1, 1, 1)を得る一変数三値論理関数回路 C3と、これと相補対称な一変数三値 論理関数回路 D3とが接続される。
[0030] また、トランスファーゲート Tl, T2, T3の入力端子には、それぞれ、入力 bに対して 出力を得る一変数三値論理関数回路 Bl, B2, B3が接続され、これらトランスファー ゲート Tl, T2, T3の出力端子 Y—Tl, Y-T2, Y—T3は、当該前発明三値論理 関数回路の出力端子 Yとしてワイヤードオア接続される。
[0031] このような前発明三値論理関数回路は、二変数三値論理関数を実現するために、 一方の入力 bを 3つの一変数三値論理関数回路 Bl, B2, B3に入力し、これら一変 数三値論理関数回路 Bl, B2, B3の出力を、他方の入力 aに応じて生成される制御 信号に基づいて制御される 3つのトランスファーゲート Tl, T2, T3に与えることにより 、当該入力 aに応じて、トランスファーゲート Tl, T2, T3を排他的に選択し、その結 果、二変数三値論理関数の結果を得るものである。
[0032] したがって、前発明三値論理関数回路においては、入力 aからトランスファーゲート Tl, T2, T3の制御信号を得ることから、 3組 6個の一変数三値論理関数回路 CI, D 1, C2, D2, C3, D3力 S必要となる。
[0033] なお、入力 bに対して出力を得る一変数三値論理関数回路 Bl, B2, B3、及び入 力 aに対して出力を得る 3組 6個の一変数三値論理関数回路 CI, Dl, C2, D2, C3 , D3の実現法は、特表 2002— 517937号公報に開示された方法と同様の方法によ る。ここで、一変数三値論理関数は、 27種類存在するが、前発明三値論理関数回路 においては、 17種類の一変数三値論理関数回路のみを用いて、組織的に実現する ことができる。
[0034] 本発明の実施の形態として示す三値論理関数回路は、このような前発明三値論理 関数回路を改良したものである。すなわち、前発明三値論理関数回路は、全ての二 変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減し 、 17種類の一変数三値論理関数回路及び 3つの MOSトランスファーゲートを用いて 組織的に実現することができる指針を与えるとともに、全ての三値論理素子を一変数 三値論理関数回路のみを用いて構成することにより、立ち上がり及び立ち下がりのス イッチング時間の非対称性を著しく小さくすることができることを示したものである。
[0035] これに対して、本発明の実施の形態として示す三値論理関数回路は、 3つの MOS トランスファーゲートにおいて制御信号との間でトランスファーゲート論理を構成する ことにより、トランスファーゲートの制御に必要となる論理関数回路数を 6個から 4個に 削減し、全ての二変数三値論理関数回路を実現するために必要となるトランジスタ数 を著しく削減する。また、この三値論理関数回路は、入力 aに対して出力を得る一変 数三値論理関数回路の実現法において、当該一変数論理関数回路を構成する MO Sトランジスタの閾値電圧を最適化し、論理関数回路の動作速度の向上と、波形の対 称性の向上とを図る。
[0036] 以下、このような三値論理関数回路について説明する。
[0037] 三値論理関数回路は、図 2に示すように、 p型 MOSトランジスタと n型 MOSトランジ スタとから構成された 3つのトランスファーゲート Tl, T2, T3を備える。すなわち、こ の三値論理関数回路は、前発明三値論理関数回路と同様に、入力に応じて導通又 は遮断する 3つのトランスファーゲート Tl, T2, T3を備え、これら 3つのトランスファー ゲート Tl, T2, T3を導通又は遮断することにより、出力端子 Yから出力される値が決 定される。具体的には、三値論理関数回路は、トランスファーゲート T1によって入力 a =—1に対する出力を選択し、トランスファーゲート T2によって入力 a = 0に対する出 力を選択し、トランスファーゲート T3によって入力 a= lに対する出力を選択するよう に構成される。
[0038] トランスファーゲート T1の 2つの制御端子 C—Tl, D—T1には、それぞれ、入力 a
= (ー1, 0, 1)に対して出力（1, 1, 1)を得る一変数三値論理関数回路 C1と、 これと相補対称な一変数三値論理関数回路 D1とが接続される。また、トランスファー ゲート T3の 2つの制御端子 C T3, D— T3には、それぞれ、入力 a= (— l, 0, 1) に対して出力（一 1, 1, 1)を得る一変数三値論理関数回路 C3と、これと相補対称 な一変数三値論理関数回路 D3とが接続される。
[0039] ここで、トランスファーゲート T2は、 4つの制御端子 C— T2a, C— T2b, D— T2a, D—T2bを有する。これらトランスファーゲート T2の 4つの制御端子 C—T2a, C—T2 b, D-T2a, D— T2bには、それぞれ、一変数三値論理関数回路 D1と、一変数三 値論理関数回路 D3と、一変数三値論理関数回路 C3と、一変数三値論理関数回路 C1とが接続される。すなわち、三値論理関数回路においては、入力 a= (- 1, 0, 1) に対して出力（1, - 1, —1)を得る一変数三値論理関数回路 C1の出力を、トランス ファーゲート T1の制御端子 C— T1とともに、トランスファーゲート T2の制御端子 D— T2bに接続し、入力 a= (— 1, 0, 1)に対して出力（一 1, 1, 1)を得る一変数三値論 理関数回路 D1の出力を、トランスファーゲート T1の制御端子 D—T1とともに、トラン スファーゲート T2の制御端子 C— T2aに接続する。また、三値論理関数回路におい ては、入力 a= (— l, 0, 1)に対して出力（一 1, - 1, 1)を得る一変数三値論理関数 回路 C3の出力を、トランスファーゲート T3の制御端子 C—T3とともに、トランスファー ゲート T2の制御端子 D— T2aに接続し、入力 a= (— 1, 0, 1)に対して出力（1, 1, 1)を得る一変数三値論理関数回路 D3の出力を、トランスファーゲート T3の制御 端子 D— T3とともに、トランスファーゲート Τ2の制御端子 C— T2bに接続する。
[0040] また、トランスファーゲート Tl, T2, T3の入力端子には、それぞれ、入力 bに対して 出力を得る一変数三値論理関数回路 Bl, B2, B3が接続され、これらトランスファー ゲート Tl, T2, T3の出力端子 Y—Tl, Y-T2, Y—T3は、当該三値論理関数回 路の出力端子 Yとしてワイヤードオア接続される。
[0041] このようなトランスファーゲート Tl, T2, T3のうち、トランスファーゲート Tl, T3は、 それぞれ、図 3Aに示すように、正の閾値電圧を有するエンハンスメント型の n型 MO Sトランジスタ ntと、負の閾値電圧を有するエンハンスメント型の p型 MOSトランジスタ ptとを並列に接続して構成される。正の閾値電圧を有する n型 MOSトランジスタ ntは 、例えば 0. 2ボルトといった通常のエンハンスメント型トランジスタよりも小さな閾値電 圧を有するものとする。また、負の閾値電圧を有するエンハンスメント型の p型 MOSト ランジスタ ptも同様に、例えば— 0. 2ボルトといった通常のエンハンスメント型トランジ スタよりも絶対値が小さな閾値電圧を有するものとする。 n型 MOSトランジスタ ntの制 御端子 C— Tl (C-T3)は、制御入力 1でオン状態となるとともに、制御入力— 1でォ フ状態となり、 p型 MOSトランジスタ ptの制御端子 D— Tl (D-T3)は、制御端子 C T1 (D— T1)と相補対称であり、制御入力 1でオン状態となるとともに、制御入力 1でオフ状態となる。
[0042] 一方、トランスファーゲート T2は、図 3Bに示すように、正の閾値電圧を有するェン ハンスメント型の n型 MOSトランジスタ ntl, nt2を直列に接続したスィッチ対と、負の 閾値電圧を有するエンハンスメント型の P型 MOSトランジスタ ptl, pt2を直列に接続 したスィッチ対とを、並列に接続して構成される。正の閾値電圧を有するェンハンスメ ント型の n型 MOSトランジスタ ntl, nt2は、例えば 0. 2ボルトといった通常のェンハ ンスメント型トランジスタよりも小さな閾値電圧を有する。また、負の閾値電圧を有する エンハンスメント型の p型 MOSトランジスタ ptl, pt2も同様に、例えば 0. 2ボルトと いった通常のェンノヽンスメント型トランジスタよりも絶対値が小さな閾値電圧を有する ものとする。
[0043] このようなトランスファーゲート T2において、制御端子 C— T2aは、直列の関係にあ る n型 MOSトランジスタ ntlに接続され、制御端子 C—T2bは、 n型 MOSトランジスタ nt2に接続される。また、制御端子 D— T2aは、直列の関係にある p型 MOSトランジ スタ ptlに接続され、制御端子 D— T2bは、 p型 MOSトランジスタ pt2に接続される。
[0044] さらに、制御端子 C— T2aには、入力 a= (— 1, 0, 1)に対して出力（一 1, 1, 1)を 得る一変数三値論理関数回路 D1の出力が接続され、制御端子 C— T2bには、入力 a= (- l, 0, 1)に対して出力（1, 1, 1)を得る一変数三値論理関数回路 D3の出 力が接続される。ここで、トランスファーゲート T2においては、制御端子 C— T2aによ つて制御されるスィッチとしての n型 MOSトランジスタ ntlと、制御端子 C—T2bによ つて制御されるスィッチとしての n型 MOSトランジスタ nt2とは、直列に接続されてい ることから、制御信号（- 1, 1, 1)と制御信号（1, 1, —1)との論理積 (AND)である（ - 1, 1, —1)によって制御されるのと等価である。すなわち、 n型 MOSトランジスタ nt 1, nt2からなるスィッチ対は、制御入力 0のときにのみオン状態となるとともに、制御 入力— 1, 1でオフ状態となる。
[0045] また、制御端子 D— T2aには、入力 a= (— 1, 0, 1)に対して出力（一 1, — 1, 1)を 得る一変数三値論理関数回路 C3の出力が接続され、制御端子 D— T2bには、入力 a= (- l, 0, 1)に対して出力（1, 1, 1)を得る一変数三値論理関数回路 C1の 出力が接続される。ここで、トランスファーゲート T2においては、制御端子 D— T2aに よって制御されるスィッチとしての p型 MOSトランジスタ ptlと、制御端子 D—T2bによ つて制御されるスィッチとしての P型 MOSトランジスタ pt2とは、直列に接続されてい ることから、制御信号（一 1, 1, 1)と制御信号（1, 1, 1)との負論理の論理積（ NOR)である（1, - 1, 1)によって制御されるのと等価である。すなわち、 p型 MOSト ランジスタ ptl, Pt2からなるスィッチ対は、制御入力 0のときにのみオン状態となるとと もに、制御入力— 1, 1でオフ状態となる。
[0046] 以上より、トランスファーゲート T2は、制御入力 0のときにのみオン状態となるととも に、制御入力 1, 1でオフ状態となる動作を行う。
[0047] また、三値論理関数回路において、一変数三値論理関数回路 Bl, B2, B3は、そ れぞれ、入力 b= (— 1, 0, 1)に対して、（p, q, r)、 (s, t, u)、 (x, y, z)を与えるのも のとする。ただ、し、 p, q, r, s, t, u, x, y, zは、それぞれ、 1, 0, 1の!ヽずれ力の値 をとるものである。このような三値論理関数回路によって実現することができる二変数 三値論理関数は、次表 1に示すように与えられる。
[表 1] 二変数三値論理関数 a\b -1 0 1
-1 P q r
0 s t u
1 X y z
[0049] 一変数三値論理関数回路は、次表 2に示す 27種類の一変数三値論理関数のいず れかを実現するものである。先に図 2に示した制御端子 C—Tl, D-Tl, C-T2a, C-T2b, D-T2a, D—T2b, C—T3, D—T3のそれぞれに接続される三値論理 関数回路 CI, Dl, C3, D3は、それぞれ、関数 f , f , f , f を実現するものであ
19 09 03 25
る。
[0050] [表 2] 一変数三値論理関数 f01 f02 f03 f04 f05 f06 f07 f08 f09 †10 fn †12 †13 †14
-1 -1 -1 -1 -1 -1 -1 -1 -1 -1 0 0 0 0 0
0 -1 -1 -1 0 0 0 1 1 1 -1 -1 -1 0 0
1 -1 0 1 -1 0 1 -1 0 1 -1 0 1 -1 0
†15 †16 fl 7 †18 fl 9 f20 f21 f22 f23 f24 f25 f26 f27
-1 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 1 1 1 -1 -1 -1 0 0 0 1 1 1
1 1 -1 0 1 -1 0 1 -1 0 1 -1 0 1
[0051] これら一変数三値論理関数のうち、関数 f は、恒等的に— 1であり、関数 f は、恒
01 14 等的に 0であり、関数 f は、恒等的に 1であることから、特別な回路は不要である。
27
[0052] また、関数 f と f 、関数 f と f 、関数 f と f 、関数 f と f 、関数 f と f 、関数 f と
02 26 03 25 04 24 05 23 06 22 07 f 、関数 f と f 、関数 f と f 、関数 f と f 、関数 f と f 、関数 f と f 、関数 f と f は、それぞれ、互いに相補対称な関係にある。このうち、関数 f
06は、（— 1, 0, 1)を入 力とし、 (- 1, 0, 1)を出力とする。すなわち、関数 f は、出力 =入力であり、通過 (T
06
hrough)である。また、関数 f は、（一1, 0, 1)を入力とし、 (1, 0, —1)を出力とする
22
。すなわち、関数 f
22は、出力 =入力の否定であることから、二値論理のインバータに 相当する。したがって、 MOSトランジスタによって実現すべき一変数三論理関数回 路は、関数 f 〜f の 12種類ということになる。関数 f 〜f 、関数 f 〜f は、それぞ
15 26 02 04 06 13 れ、これらと相補対称な関数 f 〜f
26 24、関数 f 〜f の
22 15 後段にインバータを設けること によって実現することができる。なお、論理関数によっては、出力が—1, 0, 1の三値 のうち二値し力とならい場合には、インバータ f ではなぐ簡易な回路で実現すること
22
ができる。これについては、後述するものとする。
[0053] つぎに、これら 12種類の一変数三論理関数回路の具体的な実現法について説明 する。
[0054] 三値を、 (- 1, 0, 1)とする。 3種類のソース論理値— 1, 0, 1があり、それぞれの入 力端子と出力端子との間に、図 4A乃至図 4Cに示すように、スィッチを設ける構成を 考える。なお、論理値— 1には、—1ボルトを仮定し、論理値 0には、 0ボルトを仮定し 、論理値 1には、 + 1ボルトを仮定する。
[0055] まず、ソース論理値が— 1の場合を考える。
[0056] MOSトランジスタのソース電極を一 1ボルトに接続したとき、ゲート電圧を + 1ボルト とすると、ゲート'ソース間電圧 V は、 2ボルトとなる。このとき、 MOSトランジスタがォ gs
ン状態となるためには、図 5Aに示すように、エンハンスメント型の n型 MOSトランジス タを用い、閾値電圧を 1. 5ボルトとすればよい。このエンハンスメント型の n型 MOSト ランジスタを、 NEと略記するものとする。
[0057] また、 MOSトランジスタのソース電極を一 1ボルトに接続したとき、ゲート電圧を 0ボ ルトとすると、ゲート'ソース間電圧 V は、 1ボルトとなる。このとき、 MOSトランジスタ gs
がオン状態となるためには、図 5Bに示すように、ェンノヽンスメント型の n型 MOSトラン ジスタを用い、閾値電圧を 0. 5ボルトとすればよい。このスィッチは、閾値電圧が 0. 5 ボルトであることから、入力 0 (V = 1. 0)と入力 1 (V = 2. 0)との両方の場合にオン gs gs
状態となる。このエンハンスメント型の n型 MOSトランジスタを、 neと略記するものとす る。
[0058] なお、これらをまとめると、次表 3に示すようになる。
[0059] [表 3] ソース論理値が- 1の場合 入力 Vgs (V) NE ne
-1 0 - -
0 1 - on
1 2 on on
[0060] つぎに、ソース論理値が 1の場合を考える。
[0061] MOSトランジスタのソース電極を + 1ボルトに接続したとき、ゲート電圧を一 1ボルト とすると、ゲート'ソース間電圧 V は、 2ボノレトとなる。このとき、 MOSトランジスタが
gs
オン状態となるためには、図 6Aに示すように、エンハンスメント型の p型 MOSトランジ スタを用い、閾値電圧を 1. 5ボルトとすればよい。このエンハンスメント型の p型 M OSトランジスタを、 PEと略記するものとする。
[0062] また、 MOSトランジスタのソース電極を + 1ボルトに接続したとき、ゲート電圧を 0ボ ルトとすると、ゲート'ソース間電圧 V は、 1ボルトとなる。このとき、 MOSトランジス
gs
タがオン状態となるためには、図 6Bに示すように、エンハンスメント型の p型 MOSトラ ンジスタを用い、閾値電圧を一 0. 5ボルトとすればよい。このスィッチは、閾値電圧が — 0. 5ボルトであることから、入力 0 (V =— 1. 0)と入力 1 (V = 2. 0)との両方の
gs gs
場合にオン状態となる。このエンハンスメント型の p型 MOSトランジスタを、 peと略記 するものとする。
[0063] なお、これらをまとめると、次表 4に示すようになる。
[0064] [表 4] ソース論理値が 1の場合 入力 Vgs (V) Pe PE
-1 -2 on on
0 -1 on -
1 0 - -
[0065] つぎに、ソース論理値力^の場合を考える。
[0066] MOSトランジスタのソース電極を 0ボルトに接続したとき、ゲート電圧を + 1ボルトと すると、ゲート'ソース間電圧 V は、 1ボルトとなる。このとき、 MOSトランジスタがオン
gs
状態となるためには、図 7Aに示すように、エンハンスメント型の n型 MOSトランジスタ を用い、閾値電圧を 0. 5ボルトとすればよい。このエンハンスメント型の n型 MOSトラ ンジスタは、図 5Bを用いて定義したエンハンスメント型の n型 MOSトランジスタ neで ある。
[0067] また、 MOSトランジスタのソース電極を 0ボルトに接続したとき、ゲート電圧を一 1ボ ルトとすると、ゲート'ソース間電圧 V は、 1ボルトとなる。このとき、 MOSトランジス
gs
タがオン状態となるためには、図 7Bに示すように、エンハンスメント型の p型 MOSトラ ンジスタを用い、閾値電圧を 0. 5ボルトとすればよい。このエンハンスメント型の p 型 MOSトランジスタは、図 6Bを用いて定義したエンハンスメント型の p型 MOSトラン ジスタ peである。
[0068] さらに、 MOSトランジスタのソース電極を 0ボルトに接続したとき、ゲート電圧を 0ボ ルトとすると、ゲート'ソース間電圧 V は、 0ボルトとなる。このとき、 MOSトランジスタ
gs
がオン状態となるためには、図 7Cに示すように、ディプリーション型の n型 MOSトラン ジスタ（又は P型 MOSトランジスタ）を用い、閾値電圧を—0. 5ボルト（又は + 0. 5ボ ルト）とすればよい。このディプリーション型の n型 MOSトランジスタ（又は p型 MOSト ランジスタ）を、 nd (pd)と略記するものとする。
[0069] ディプリーション型の n型 MOSトランジスタ ndを用いた場合には、スィッチは、入力 0 (V =0. 0)と入力 1 (V = 1. 0)との両方の場合にオン状態となる。また、スィッチ gs gs
は、ディプリーション型の ρ型 MOSトランジスタ pdを用いた場合には、入力 0 (V =0 . 0)と入力— 1 (V = - 1. 0)との両方の場合にオン状態となる。
gs
[0070] なお、これらをまとめると、次表 5に示すようになる。
[0071] [表 5] ソース論理値が 0の場合 入力 Vgs (V) neO nd pd peO
-1 -1 - - on on
0 0 - on on -
1 1 on on - -
[0072] 上表 5から、ソース論理値が 0である場合には、入力 0である場合にのみ出力 0を出 力する回路として、次表 6及び図 8に示すように、ソース論理値 0の入力端子と出力端 子との間に、ディプリーション型の n型 MOSトランジスタ ndと、ディプリーション型の p 型 MOSトランジスタ pdとを直列に接続して挿入すればよいことがわかる。
[0073] [表 6] ndと pdの直列 入力 Vgs (V) nd Pd nd · pd
-1 -1 - on -
0 0 on on on
1 1 on - -
[0074] また、上表 5から、ソース論理値カ^である場合には、入力 1, 1のいずれの場合 にも出力 0を出力する回路として、次表 7及び図 9に示すように、ソース論理値 0の入 力端子と出力端子との間に、ェンノヽンスメント型の n型 MOSトランジスタ neと、ェンノヽ ンスメント型の p型 MOSトランジスタ peとを並列に接続して挿入すればよいことがわか る。
[0075] [表 7] neと peの並列
Figure imgf000021_0001
[0076] ここで、このような回路において、 MOSトランジスタのバックゲート電極（基盤バイァ ス）の接続にっ 、て説明する。
[0077] バックゲート電極は、通常、電源に接続される。負電圧を給電する電源に接続され る n型 MOSトランジスタ NE, ne, nt、及び正電圧を給電する電源に接続される p型 MOSトランジスタ PE, pe, ptについては、この方法でよい。しかしながら、 0ボルトを 電源とする MOSトランジスタ nd, nt, ne, pd, pt, peのバックゲート電極を、 0ボルト の電源に接続した場合には、出力端子の電圧が正又は負となっている場合には、バ ックゲート電極とドレイン電極との間に形成される接合ダイオードを通じて大電流が流 れてしまう。例えば、 n型 MOSトランジスタ nd, nt, neについては、出力端子電圧が 負の場合には、ソース電圧とドレイン電圧との逆転が生じ、ノ ックゲート電極とドレイン 電極との間に形成される PN接合を通じて順方向電流が流れてしまう。また、 p型 MO Sトランジスタ pd, pt, peについては、出力端子電圧が正の場合には、ソース電圧とド レイン電圧との逆転が生じ、ソース電極とバックゲート電極とドレイン電極との間に形 成される PN接合を通じて順方向電流が流れてしまう。
[0078] このような現象の発生を防止するために、 0ボルトの電源に接続される MOSトランジ スタであっても、 n型 MOSトランジスタは、負電圧を給電する電源に接続するとともに 、 p型 MOSトランジスタは、正電圧を給電する電源に接続する。これ〖こより、出力端子 の電圧が正又は負になった場合であっても、ノックゲート電極とドレイン電極との間に PN接合を通じた順方向電流が流れる事態を回避することができる。
[0079] したがって、三値論理関数回路においては、トランスファーゲート Tl, T3を構成す るエンハンスメント型の n型 MOSトランジスタ ntのバックゲート電極を、負電圧を給電 する電源に接続するとともに、エンハンスメント型の p型 MOSトランジスタ ptのバック ゲート電極を、正電圧を給電する電源に接続する。同様に、三値論理関数回路にお Vヽては、トランスファーゲート T2を構成するェンノ、ンスメント型の n型 MOSトランジス タ ntl, nt2のバックゲート電極を、負電圧を給電する電源に接続するとともに、ェン ハンスメント型の p型 MOSトランジスタ ptl, pt2のバックゲート電極を、正電圧を給電 する電源に接続する。
[0080] さて、上表 2に示した 27種類の一変数三値論理関数は、以下のように分類すること ができる。
[0081] 上表 2のうち、 1段の CMOS (Complementary MOS)回路によって実現することがで きるものは、入力 Xに対して、論理関数 f ）力 f (― 1)≥f (0)≥f ( l)となる関係にあ る場合のみである。以下、このような関数を、反転関数 (reverse fonction)と称するも のとする。すなわち、反転関数とは、入力 Xの大小関係と論理関数 f (x)の大小関係が 逆転したものである。反転関数は、上表 2に示した 27種類の一変数三値論理関数の うち、関数 f , f , f , f , f , f , f
10 13 19 22 23 25 26である。これを分類 1とする。
[0082] 上表 2に示した 27種類の一変数三値論理関数のうち、関数 f 〜f 、関数 f 〜f
02 05 07 09
、関数 f 〜f 、関数 f , f , f は、反転関数でないことから、 1段の CMOS回路に
15 18 20 21 24
よっては実現することができない。これら一変数三値論理関数のうち、関数 f 〜f 、
02 05 関数 f 〜f
07 09は、それぞれ、関数 f 〜f
26 23、関数 f 〜f
21 19と相補対称な関係にあること から、原理的には、関数 f 〜f
26 19を実現し、その後段にインバータ f
22を設ければよい。 これを分類 2とする。
[0083] また、関数 f は、反転関数 f と相補対称であり、さらに、関数 f は、反転関数 f と
15 13 18 10 相補対称であることから、反転関数 f , f
13 10のそれぞれの後段にインバータ f
23を設け ればよい。これも分類 2とする。
[0084] さらに、上表 2に示した 27種類の一変数三値論理関数のうち、関数 f と f 、関数 f
11 17 1 と f は、それぞれ、相補対称な関係にあるが、反転関数ではないことから、 1段の c
2 16
MOS回路によっては実現することができない。ここでは、関数 f , f は、それぞれ、
11 12
2段の CMOS回路によって実現するものとする。これを分類 3とする。
[0085] さらにまた、関数 f , f
17 16は、それぞれ、関数 f , f
11 12の後段にインバータを設けること によって実現することもできる力 3段の CMOS回路となってしまう。そこで、関数 f と f 、関数 f と f の相補対称性に着目すると、直接 2段の CMOS回路によって実現
17 12 16
することができる。これを分類 3 'とする。
[0086] また、残りの関数 f , f , f は、反転関数でないことから、 2段の CMOS回路によ
20 21 24
つて実現する。これも分類 3とする。さらに、関数 f , f , f は、それぞれ、関数 f , f
08 07 04 20 2
, f との相補対称性から、直接 2段の CMOS回路によっても実現することができる。
1 24
これも分類 3 'とする。
[0087] 以上より、実現すべき回路は、分類 1に分類された反転回路である f , f , f , f
10 13 19 22
, f , f , f の 7種類、及び分類 3に分類された反転回路ではない f , f , f , f ,
23 25 26 11 12 20 21 f の 5種類の合計 12種類である。さら〖こ、これら 12種類の回路の他に、相補対称性
24
力 直接 2段の CMOS回路によって実現できる分類 3'に分類された関数 f , f , f
04 07 08
, f , f の 5種類をカ卩えた合計 17種類を実現すればよい。
16 17
[0088] 分類 2とした関数 f 〜f のうち、残りは、関数 f , f , f , f である。このうち、関数
02 09 02 03 05 09
f = (— 1, — 1, 0)は、関数 f = (1, 1, 0)の後段にインバータ f = (0, 0, — 1)を
02 26 13
設けることによって実現することができる。また、関数 f = (— 1, —1, 1)
03 は、関数 f
25
= (1, 1, 1)の後段にインバータ f = (1, - 1, 1)を設けることによって実現す
19
ることができる。さらに、関数 f = (- 1, 0, 0)は、関数 f = (1, 0, 0)の後段にイン
05 23
バータ f = (0, 0, —1)を設けることによって実現することができる。さらにまた、関数
13
f = (— 1, 1, 1)は、関数 f = (1, — 1, — 1)の後段にインバータ f = (1, 1, - 1)
09 19 25
を設けることによって実現することができる。
[0089] なお、これら関数 f , f , f , f には、それぞれ、 6通りの実現法がある。このうち、
02 03 05 09
最も一般的なインバータ f = (1, 0, —1)を用いるものを除くと、 4通りの実現法があ
22
る。例えば、関数 f は、後段のインバータを f = (1, 1, —1)としてもよい。また、特
03 25
表 2002— 517937号公報に記載された回路においては、前段の素子を関数 f = (
25
1, 1, — 1)又は関数 f = (1, - 1, —1)のいずれかに統一している。
19
[0090] 以上をまとめると、次表 8が得られる。
[0091] [表 8] —変数三値論理関数の実現法による分類 f01 f02 f03 f04 f05 f06 f07 f08 f09 †10 fn †12 †13 †14
-1 -1 -1 -1 -1 -1 -1 -1 -1 -1 0 0 0 0 0
0 -1 -1 -1 0 0 0 1 1 1 -1 -1 -1 0 0
1 -1 0 1 -1 0 1 -1 0 1 -1 0 1 -1 0 c -if26 -if25 -if24 -if23 X -if21 -if20 -if 19 -if 18 ，fl 7 -if 16 -if 15 c 分類 - (2) (2) (3') (2) - (3') (3') (2) (1) (3) (3) (1 ) -
†15 †16 fl 7 †18 fl 9 f20 f21 f22 f23 f24 f25 f26 f27
-1 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 1 1 1 -1 -1 -1 0 0 0 1 1 1
1 1 -1 0 1 -1 0 1 -1 0 1 -1 0 1
-if 13 -if 12 f" -if 10 -if09 -if08 -if07 -if06 -if05 -if04 -if03 -if02 c 分類 (2) (3') (3') (2) (1) (3) (3) (1) (1) (3) (1 ) (1) -
[0092] このように分類される各関数は、以下のようにして実現することができる。
[0093] まず、分類 1に分類された 1段の CMOS回路によって実現することができる 7種類 の反転関数 f , f , f , f , f , f , f の実現法について説明する。
10 13 19 22 23 25 26
[0094] 関数 f は、（一1, 0, 1)を入力とし、（0, —1, —1)を出力とする。したがって、関数
10
f は、図 10に示すように、ソース論理値 0について、入力 1である場合にオン状態
10
となるように、エンハンスメント型の p型 MOSトランジスタ peを入力 bで駆動するととも に、ソース論理値 1について、入力 0, 1である場合にオン状態となるように、ェンノヽ ンスメント型の n型 MOSトランジスタ neを入力 bで駆動することにより、実現することが できる。
[0095] また、関数 f は、（一1, 0, 1)を入力とし、 (0, 0, —1)を出力とする。したがって、
13
関数 f は、図 11に示すように、ソース論理値 0について、入力一 1, 0である場合に
13
オン状態となるように、ディプリーション型の p型 MOSトランジスタ pdを入力 bで駆動 するとともに、ソース論理値 1について、入力 1である場合にオン状態となるように、 ェンノヽンスメント型の n型 MOSトランジスタ NEを入力 bで駆動することにより、実現す ることがでさる。
[0096] さらに、関数 f は、（一1, 0, 1)を入力とし、 (1, - 1, —1)を出力とする。したがつ て、関数 f は、図 12に示すように、ソース論理値 1について、入力ー1である場合に
19
オン状態となるように、エンハンスメント型の p型 MOSトランジスタ PEを入力 bで駆動 するとともに、ソース論理値 1について、入力 0, 1である場合にオン状態となるよう に、ェンノヽンスメント型の n型 MOSトランジスタ neを入力 bで駆動することにより、実現 することができる。
[0097] さらにまた、関数 f は、（一1, 0, 1)を入力とし、 (1, 0, —1)を出力とする。したが
22
つて、関数 f は、図 13に示すように、ソース論理値 1について、入力一 1である場合
22
にオン状態となるように、エンハンスメント型の p型 MOSトランジスタ PEを入力 bで駆 動するとともに、ソース論理値 0について、入力 0である場合にオン状態となるように、 ディプリーション型の n型 MOSトランジスタ ndとディプリーション型の p型 MOSトラン ジスタ pdとの直列回路を入力 bで駆動し、さらに、ソース論理値一 1について、入力 1 である場合にオン状態となるように、エンハンスメント型の n型 MOSトランジスタ NEを 入力 bで駆動することにより、実現することができる。
[0098] また、関数 f は、（一1, 0, 1)を入力とし、 (1, 0, 0)を出力とする。したがって、関
23
数 f は、図 14に示すように、ソース論理値 1について、入力 1である場合にオン状
23
態となるように、ェンノヽンスメント型の p型 MOSトランジスタ PEを入力 bで駆動するとと もに、ソース論理値 0について、入力 0, 1である場合にオン状態となるように、ディプリ ーシヨン型の n型 MOSトランジスタ ndを入力 bで駆動することにより、実現することが できる。
[0099] さらに、関数 f は、（一1, 0, 1)を入力とし、 (1, 1, —1)を出力とする。したがって
25
、関数 f は、図 15に示すように、ソース論理値 1について、入力— 1, 0である場合に
25
オン状態となるように、エンハンスメント型の p型 MOSトランジスタ peを入力 bで駆動 するとともに、ソース論理値 1について、入力 1である場合にオン状態となるように、 ェンノヽンスメント型の n型 MOSトランジスタ NEを入力 bで駆動することにより、実現す ることがでさる。
[0100] さらにまた、関数 f は、（一1, 0, 1)を入力とし、 (1, 1, 0)を出力とする。したがつ
26
て、関数 f は、図 16に示すように、ソース論理値 1について、入力— 1, 0である場合
26
にオン状態となるように、エンハンスメント型の p型 MOSトランジスタ peを入力 bで駆 動するとともに、ソース論理値 0について、入力 1である場合にオン状態となるように、 ェンノヽンスメント型の n型 MOSトランジスタ neを入力 bで駆動することにより、実現す ることがでさる。
[0101] このように、分類 1に分類された 7種類の反転関数 f , f , f , f , f , f , f は、
10 13 19 22 23 25 26
1段の CMOS回路によって実現することができる。
[0102] つぎに、分類 3に分類された 1段の CMOS回路によっては実現することができない 5種類の関数 f , f , f , f , f の実現法について説明する。これらの関数 f , f
11 12 20 21 24 11 12
, f , f , f は、入力（- 1, 0, 1)を二値（1, 1, —1)に変換する付カ卩回路 f が入
20 21 24 25 力側に必要であり、 2段の CMOS回路となる。なお、以下では、エンハンスメント型の n型 MOSトランジスタ nt及び p型 MOSトランジスタ ptは、それぞれ、通常の閾値電圧 よりも絶対値が小さな閾値電圧を有するエンハンスメント型 MOSトランジスタを示し、 例えばそれぞれの閾値電圧を 0. 2ボルト、 -0. 2ボルトとする。
[0103] 関数 f は、（一1, 0, 1)を入力とし、（0, —1, 0)を出力とする。したがって、関数 f
11 1 は、図 17に示すように、入力 bを反転関数 f = (1, 1, —1)に通してその出力を， b
1 25
とし、ソース論理値 0について、入力一 1, 1である場合にオン状態となるように、 2つ のエンハンスメント型の p型 MOSトランジスタ peの並列回路を挿入し、一方の p型 M OSトランジスタ pelを入力 bで駆動するとともに、他方の p型 MOSトランジスタ pe2を 入力 bの反転出力， bで駆動するように構成される。そして、関数 f は、ソース論理値
11
1について、入力 0である場合にオン状態となるように、 2つのエンハンスメント型の n型 MOSトランジスタ ne, NEの直列回路を挿入し、一方の n型 MOSトランジスタ ne を入力 bで駆動するとともに、他方の n型 MOSトランジスタ NEを入力 bの反転出力" bで駆動することにより、実現することができる。なお、この関数 f の動作は、次表 9に
11
示すとおりである。
[0104] [表 9] 動作非反転関数 f11
Figure imgf000027_0001
[0105] また、関数 f は、（一1, 0, 1)を入力とし、 (0, - 1, 1)を出力とする。したがって、
12
関数 f は、図 18に示すように、入力 bを反転関数 f = (1, 1, — 1)に通してその出
12 25
力を" bとし、ソース論理値 0について、入力一 1である場合にオン状態となるように、 エンハンスメント型の p型 MOSトランジスタ peを入力 bで駆動するように構成される。 また、関数 f は、ソース論理値一 1について、入力 0である場合にオン状態となるよう
12
に、 2つのエンハンスメント型の n型 MOSトランジスタ ne, NEの直列回路を挿入し、 一方の n型 MOSトランジスタ neを入力 bで駆動するとともに、他方の n型 MOSトラン ジスタ NEを入力 bの反転出力" bで駆動するように構成される。そして、関数 f は、
12 ソース論理値 1について、入力 1である場合にオン状態となるように、エンハンスメント 型の p型 MOSトランジスタ PEを入力 bの反転出力， bで駆動することにより、実現す ることができる。なお、この関数 f の動作は、次表 10に示すとおりである。
12
[0106] [表 10] 動作非反転関数 f12
Figure imgf000027_0002
さらに、関数 f
20は、（一1, 0, 1)を入力とし、 (1, - 1, 0)を出力とする。したがって
、関数 f は、図 19に示すように、入力 bを反転関数 f = (1, 1, —1)に通してその出
20 25
力を" bとし、ソース論理値 1について、入力一 1である場合にオン状態となるように、 エンハンスメント型の p型 MOSトランジスタ PEを入力 bで駆動するように構成される。 また、関数 f は、ソース論理値一 1について、入力 0である場合にオン状態となるよう
20
に、 2つのエンハンスメント型の n型 MOSトランジスタ ne, NEの直列回路を挿入し、 一方の n型 MOSトランジスタ neを入力 bで駆動するとともに、他方の n型 MOSトラン ジスタ NEを入力 bの反転出力" bで駆動するように構成される。そして、関数 f は、
20 ソース論理値 0について、入力 1である場合にオン状態となるように、エンハンスメント 型の p型 MOSトランジスタ peを入力 bの反転出力， bで駆動することにより、実現する ことができる。なお、この関数 f の動作は、次表 11に示すとおりである。
20
[0108] [表 11] 動作非反転関数 f20
Figure imgf000028_0001
[0109] ここで、ソース論理値 0に接続されたエンハンスメント型の p型 MOSトランジスタとし て、通常のエンハンスメント型の p型 MOSトランジスタ peを用いている力 本願出願 人は、通常のエンハンスメント型の p型 MOSトランジスタ peの代わりに、当該 p型 MO Sトランジスタ peの閾値電圧よりも絶対値が小さな負の閾値電圧を有するェンノヽンス メント型の p型 MOSトランジスタ ptを用いることにより、動作速度や波形の対称性につ いての特性が良好になることを確認している。すなわち、関数 f は、ソース論理値 0
20
に接続されたエンハンスメント型の P型 MOSトランジスタとして、通常のェンハンスメン ト型の p型トランジスタ peを用いてもよいが、その通常の閾値電圧よりも絶対値が小さ な負の閾値電圧を有するエンハンスメント型の P型 MOSトランジスタ ptを用いることに より、当該三値論理関数回路の動作速度の向上及び波形の対称性の向上を図るこ とがでさる。
[0110] さらにまた、関数 f は、（一1, 0, 1)を入力とし、（1, —1, 1)を出力とする。したが
21
つて、関数 f は、図 20に示すように、入力 bを反転関数 f = (1, 1, —1)に通してそ
21 25
の出力を， bとし、ソース論理値 1について、入力一 1, 1である場合にオン状態となる ように、 2つのエンハンスメント型の p型 MOSトランジスタ PEの並列回路を挿入し、一 方の p型 MOSトランジスタ PE1を入力 bで駆動するとともに、他方の p型 MOSトランジ スタ PE2を入力 bの反転出力， bで駆動するように構成される。そして、関数 f は、ソ
21 ース論理値 1について、入力 0である場合にオン状態となるように、 2つのェンハン スメント型の n型 MOSトランジスタ ne, NEの直列回路を挿入し、一方の n型 MOSトラ ンジスタ neを入力 bで駆動するとともに、他方の n型 MOSトランジスタ NEを入力 bの 反転出力， bで駆動することにより、実現することができる。なお、この関数 f の動作
21 は、次表 12に示すとおりである。
[0111] [表 12] 動作非反転関数 f21
Figure imgf000029_0001
[0112] また、関数 f は、（一1, 0, 1)を入力とし、 (1, 0, 1)を出力とする。したがって、関
24
数 f は、図 21に示すように、入力 bを反転関数 f = (1, 1, — 1)に通してその出力
24 25
を， bとし、ソース論理値 1について、入力 1, 1である場合にオン状態となるように、 2つのエンハンスメント型の p型 MOSトランジスタ PEの並列回路を挿入し、一方の p 型 MOSトランジスタ PE1を入力 bで駆動するとともに、他方の p型 MOSトランジスタ P E2を入力 bの反転出力， bで駆動するように構成される。そして、関数 f は、ソース
24 論理値 0について、入力 0である場合にオン状態となるように、ディプリーション型の n 型 MOSトランジスタ ndとエンハンスメント型の n型 MOSトランジスタ neとの直列回路 を挿入し、一方の n型 MOSトランジスタ ndを入力 bで駆動するとともに、他方の n型 M OSトランジスタ neを入力 bの反転出力， bで駆動することにより、実現することができ る。なお、この関数 f の動作は、次表 13に示すとおりである。
24
[0113] [表 13] 動作非反転関数 f24
Figure imgf000030_0001
[0114] ここで、ソース論理値 0に接続されたエンハンスメント型の n型 MOSトランジスタとし て、通常のエンハンスメント型の n型 MOSトランジスタ neを用いている力 本願出願 人は、通常のエンハンスメント型の n型 MOSトランジスタ neの代わりに、当該 n型 MO Sトランジスタ neの閾値電圧よりも絶対値が小さな正の閾値電圧を有するェンノヽンス メント型の n型 MOSトランジスタ ntを用いることにより、動作速度や波形の対称性につ いての特性が良好になることを確認している。すなわち、関数 f は、ソース論理値 0
24
に接続されたエンハンスメント型の n型 MOSトランジスタとして、通常のェンハンスメ ント型の n型トランジスタ neを用いてもよいが、その通常の閾値電圧よりも絶対値が小 さな正の閾値電圧を有するエンハンスメント型の n型 MOSトランジスタ ntを用いること により、当該三値論理関数回路の動作速度の向上及び波形の対称性の向上を図る ことができる。
[0115] このように、分類 3に分類された 5種類の関数 f , f , f , f , f は、 2段の CMOS
11 12 20 21 24
回路によって実現することができる。
[0116] つぎに、分類 3に分類された反転関数でない 5種類の関数 f , f , f , f , f の相
11 12 20 21 24 補対称回路として、分類 3'に分類された 5種類の関数 f , f , f , f , f の実現法
17 16 08 07 04 について説明する。これらの関数 f , f , f , f , f は、反転関数でない関数と同
17 16 08 07 04
様に、入力（一 1, 0, 1)を二値（1, - 1, 1)に変換する付カ卩回路 f が入力側に必
19
要であり、 2段の CMOS回路となる。
[0117] 関数 f は、（— 1, 0, 1)を入力とし、 (0, 1, 0)を出力とする。したがって、関数 f は
17 17
、図 22に示すように、入力 bを反転関数 f = (1, - 1, 1)に通してその出力を， b
19
とし、ソース論理値 0について、入力一 1, 1である場合にオン状態となるように、ェン ハンスメント型の n型 MOSトランジスタ neとディプリーション型の n型 MOSトランジスタ ndとの並列回路を挿入し、一方の n型 MOSトランジスタ neを入力 bで駆動するととも に、他方の n型 MOSトランジスタ ndを入力 bの反転出力， bで駆動するように構成さ れる。そして、関数 f は、ソース論理値 1について、入力 0である場合にオン状態とな
17
るように、 2つのエンハンスメント型の p型 MOSトランジスタ pe, PEの直列回路を挿入 し、一方の p型 MOSトランジスタ peを入力 bで駆動するとともに、他方の p型 MOSトラ ンジスタ PEを入力 bの反転出力" bで駆動することにより、実現することができる。な お、この関数 f の動作は、次表 14に示すとおりである。
17
[0118] [表 14] 動作非反転関数の相補回路 f17
Figure imgf000031_0001
[0119] また、関数 f は、（一1, 0, 1)を入力とし、 (0, 1, —1)を出力とする。したがって、
16
関数 f は、図 23に示すように、入力 bを反転関数 f = (1, — 1, — 1)に通してその
16 19
出力を， bとし、ソース論理値 0について、入力一 1である場合にオン状態となるよう に、エンハンスメント型の n型 MOSトランジスタ neを入力 bの反転出力" bで駆動する ように構成される。また、関数 f は、ソース論理値 1について、入力 0である場合にォ
16
ン状態となるように、 2つのエンハンスメント型の p型 MOSトランジスタ pe, PEの直列 回路を挿入し、一方の p型 MOSトランジスタ peを入力 bで駆動するとともに、他方の p 型 MOSトランジスタ PEを入力 bの反転出力， bで駆動するように構成される。そして 、関数 f は、ソース論理値 1について、入力 1である場合にオン状態となるように、
16
ェンノヽンスメント型の n型 MOSトランジスタ NEを入力 bで駆動することにより、実現す ることができる。なお、この関数 f の動作は、次表 15に示すとおりである。
16
[0120] [表 15] 動作非反転関数の相補回路 f16
Figure imgf000032_0001
[0121] ここで、ソース論理値 0に接続されたエンハンスメント型の n型 MOSトランジスタとし て、通常のエンハンスメント型の n型 MOSトランジスタ neを用いている力 本願出願 人は、通常のエンハンスメント型の n型 MOSトランジスタ neの代わりに、当該 n型 MO Sトランジスタ neの閾値電圧よりも絶対値が小さな正の閾値電圧を有するェンノヽンス メント型の n型 MOSトランジスタ ntを用いることにより、動作速度や波形の対称性につ いての特性が良好になることを確認している。すなわち、関数 f は、ソース論理値 0
16
に接続されたエンハンスメント型の n型 MOSトランジスタとして、通常のェンハンスメ ント型の n型トランジスタ neを用いてもよいが、その通常の閾値電圧よりも絶対値が小 さな正の閾値電圧を有するエンハンスメント型の n型 MOSトランジスタ ntを用いること により、当該三値論理関数回路の動作速度の向上及び波形の対称性の向上を図る ことができる。
[0122] さらに、関数 f は、（一1, 0, 1)を入力とし、 (- 1, 1, 0)を出力とする。したがって
08
、関数 f は、図 24に示すように、入力 bを反転関数 f = (1, —1, —1)に通してその
08 19
出力を， bとし、ソース論理値一 1について、入力一 1である場合にオン状態となるよ うに、エンハンスメント型の n型 MOSトランジスタ NEを入力 bの反転出力" bで駆動 するように構成される。また、関数 f は、ソース論理値 1について、入力 0である場合
08
にオン状態となるように、 2つのエンハンスメント型の p型 MOSトランジスタ peの直列 回路を挿入し、一方の p型 MOSトランジスタ pelを入力 bで駆動するとともに、他方の p型 MOSトランジスタ pe2を入力 bの反転出力， bで駆動するように構成される。そし て、関数 f は、ソース論理値 0について、入力 1である場合にオン状態となるように、
08
ェンノヽンスメント型の n型 MOSトランジスタ neを入力 bで駆動することにより、実現す ることができる。なお、この関数 f の動作は、次表 16に示すとおりである。 [0123] [表 16] 動作非反転関数の相補回路 f08
Figure imgf000033_0001
[0124] さらにまた、関数 f は、（一1, 0, 1)を入力とし、 (- 1, 1, —1)を出力とする。した
07
がって、関数 f は、図 25に示すように、入力 bを反転関数 f = (1, —1, —1)に通し
07 19
てその出力を" bとし、ソース論理値 1について、入力 1, 1である場合にオン状 態となるように、 2つのエンハンスメント型の n型 MOSトランジスタ NE, neの並列回路 を挿入し、一方の n型 MOSトランジスタ NEを入力 bで駆動するとともに、他方の n型 MOSトランジスタ neを入力 bの反転出力， bで駆動するように構成される。そして、関 数 f は、ソース論理値 1について、入力 0である場合にオン状態となるように、 2つの
07
エンハンスメント型の p型 MOSトランジスタ PE, peの直列回路を挿入し、一方の p型 MOSトランジスタ peを入力 bで駆動するとともに、他方の p型 MOSトランジスタ PEを 入力 bの反転出力， bで駆動することにより、実現することができる。なお、この関数 f
0 の動作は、次表 17に示すとおりである。
[0125] [表 17] 動作非反転関数の相補回路 f07
Figure imgf000033_0002
[0126] また、関数 f は、（一1, 0, 1)を入力とし、 (- 1, 0, —1)を出力とする。したがって
04
、関数 f は、図 26に示すように、入力 bを反転関数 f = (1, —1, —1)に通してその
04 19
出力を， bとし、ソース論理値一 1について、入力一 1, 1である場合にオン状態となる ように、 2つのエンハンスメント型の n型 MOSトランジスタ NEの並列回路を挿入し、一 方の n型 MOSトランジスタ NE1を入力 bで駆動するとともに、他方の n型 MOSトラン ジスタ NE2を入力 bの反転出力， bで駆動するように構成される。そして、関数 f は、
04 ソース論理値 0について、入力 0である場合にオン状態となるように、ディプリーション 型の p型 MOSトランジスタ pdとエンハンスメント型の p型 MOSトランジスタ peとの直列 回路を挿入し、一方の p型 MOSトランジスタ pdを入力 bで駆動するとともに、他方の p 型 MOSトランジスタ peを入力 bの反転出力， bで駆動することにより、実現することが できる。なお、この関数 f の動作は、次表 18に示すとおりである。
04
[0127] [表 18] 動作非反転関数の相補回路 f04
Figure imgf000034_0001
[0128] ここで、ソース論理値 0に接続されたエンハンスメント型の p型 MOSトランジスタとし て、通常のエンハンスメント型の p型 MOSトランジスタ peを用いている力 本願出願 人は、通常のエンハンスメント型の p型 MOSトランジスタ peの代わりに、当該 p型 MO Sトランジスタ peの閾値電圧よりも絶対値が小さな正の閾値電圧を有するェンノヽンス メント型の p型 MOSトランジスタ ptを用いることにより、動作速度や波形の対称性につ いての特性が良好になることを確認している。すなわち、関数 f は、ソース論理値 0
04
に接続されたエンハンスメント型の P型 MOSトランジスタとして、通常のェンハンスメン ト型の p型トランジスタ peを用いてもよいが、その通常の閾値電圧よりも絶対値が小さ な負の閾値電圧を有するエンハンスメント型の P型 MOSトランジスタ ptを用いることに より、当該三値論理関数回路の動作速度の向上及び波形の対称性の向上を図るこ とがでさる。
[0129] このように、分類 3，に分類された 5種類の関数 f , f , f , f , f は、 2段の CMO
17 16 08 07 04
S回路によって実現することができる。
[0130] つぎに、分類 2に分類された 6種類の関数 f , f , f , f , f , f の実現法につい て説明する。これらの関数 f , f , f , f , f , f は、それぞれ、上述したように、関
02 03 05 09 15 18
数 f , f , f , f , f , f の後段にインバータを設けることによって実現することがで
26 25 23 19 13 10
きる。
[0131] すなわち、関数 f は、 (- 1, 0, 1)を入力とし、 (- 1, - 1, 0)を出力とする。したが
02
つて、関数 f は、図 27に示すように、関数 f = (1, 1, 0)の後段にインバータ f = (
02 26 13
0, 0, —1)を設けることによって実現することができる。
[0132] また、関数 f は、（一1, 0, 1)を入力とし、 (- 1, - 1, 1)を出力とする。したがって
03
、関数 f は、図 28に示すように、関数 f = (1, 1, —1)の後段にインバータ f = (1
03 25 19
, - 1, —1)を設けることによって実現することができる。
[0133] さらに、関数 f は、（一1, 0, 1)を入力とし、 (- 1, 0, 0)を出力とする。したがって
05
、関数 f は、図 29に示すように、関数 f = (1, 0, 0)の後段にインバータ f = (0, 0
05 23 13
- 1)を設けることによって実現することができる。
[0134] さらにまた、関数 f は、 (- 1, 0, 1)を入力とし、 (- 1, 1, 1)を出力とする。したが つて、関数 f は、図 30に示すように、関数 f = (1, — 1, — 1)の後段にインバータ f
09 19 2
(1, 1, —1)
5 を設けることによって実現することができる。
[0135] また、関数 f は、（— 1, 0, 1)を入力とし、 (0, 0, 1)を出力とする。したがって、関
15
数 f は、図 31に示すように、関数 f = (0, 0, —1)の後段にインバータ f = (1, 0,
15 13 23
0)を設けることによって実現することができる。
[0136] さらに、関数 f
18は、（一1, 0, 1)を入力とし、 (0, 1, 1)を出力とする。したがって、 関数 f は、図 32に示すように、関数 f = (0, — 1, — 1)の後段にインバータ f = (1
18 10 23
, 0, 0)を設けることによって実現することができる。
[0137] このように、分類 2に分類された 6種類の関数 f , f , f , f , f , f は、相補対称
02 03 05 09 15 18
回路とインバータとによって実現することができる。
[0138] さて、以下では、このような一変数三値論理関数を用いた二変数三値論理演算を 行う三値論理関数回路の具体的構成について説明する。先に図 2に示した三値論 理関数回路としては、具体的には図 33に示すようなものを構成することができる。な お、同図中、トランスファーゲート T2は、先に図 3Bに示したものを上下反転したもの であることに注意されたい。 [0139] すなわち、この三値論理関数回路においては、トランスファーゲート T1の制御端子 C— T1及びトランスファーゲート T2の制御端子 C— T2bに接続される一変数三値論 理関数回路 C1として、先に図 12に示した関数 f を用いるとともに、トランスファーゲ
19
ート T1の制御端子 D—T1及びトランスファーゲート T2の制御端子 D—T2aに接続さ れる一変数三値論理関数回路 D1として、先に図 30に示した関数 f を用いればよい
09
。また、この三値論理関数回路においては、トランスファーゲート T3の制御端子 C— T3及びトランスファーゲート T2の制御端子 C—T2aに接続される一変数三値論理関 数回路 C3として、先に図 28に示した関数 f を用いるとともに、トランスファーゲート T
03
3の制御端子 D—T3及びトランスファーゲート T2の制御端子 D—T2bに接続される 一変数三値論理関数回路 D3として、先に図 15に示した関数 f を用いればよい。
25
[0140] ここで、この三値論理関数回路において、関数 f として構成される一変数三値論
09
理関数回路 D1は、上述したように、関数 f の後段にインバータ f を設けたものであ
19 25
ること力 、一変数三値論理関数回路 C1の出力をインバータ f に接続すれば実現
25
することができる。同様に、この三値論理関数回路において、関数 f
03として構成され る一変数三値論理関数回路 C3は、上述したように、関数 f の後段にインバータ f を
25 19 設けたものであることから、一変数三値論理関数回路 D3の出力をインバータ f に接
19 続すれば実現することができる。したがって、三値論理関数回路は、図 34に示すよう に簡略ィ匕することができる。
[0141] すなわち、この三値論理関数回路においては、トランスファーゲート T1の制御端子 C—T1に接続される一変数三値論理関数回路 C1として、先に図 12に示した関数 f
19 を用いるとともに、この一変数三値論理関数回路 C1の後段に一変数三値論理関数 回路 D1 'としての先に図 15に示した関数 f を接続し、これをトランスファーゲート T1
25
の制御端子 D— T1及びトランスファーゲート T2の制御端子 C— T2aに接続する。ま た、この三値論理関数回路においては、トランスファーゲート T3の制御端子 D—T3 に接続される一変数三値論理関数回路 D3として、先に図 15に示した関数 f を用い
25 るとともに、この一変数三値論理関数回路 D3の後段に一変数三値論理関数回路 C 3'としての先に図 12に示した関数 f を接続し、これをトランスファーゲート T3の制御
19
端子 C— T3及びトランスファーゲート T2の制御端子 D— T2aに接続する。 [0142] このような三値論理関数回路においては、図 33に示した構成に比べ、必要な素子 数を削減することができる。また、この三値論理関数回路においては、後述するように 、任意の入力パターンに対して遅延時間を等しくすることができる。
[0143] このように、三値論理関数回路においては、使用する関数の相補対称性を利用し て、回路の簡略ィ匕を図ることができる。
[0144] また、論理演算を行うにあたっては、入力に対する出力が同一となる一変数三値論 理関数を用い、縮退した演算を行う場合が多々ある。すなわち、上表 1に示した二変 数三値論理関数にぉ 、て、同一の要素からなる行又は列が存在するような関数に基 づいた演算を行う場合がある。三値論理関数回路においては、このような縮退した二 変数三値論理演算についても対応することができる。
[0145] まず、上表 1に示した二変数三値論理関数において、入力 a=— lに対する出力（p , q, r)と、入力 a = 0に対する出力（s, t, u)とが等しいとき、すなわち、 (p, q, r) = (s , t, u)であるとき、上表 1は、次表 19に示すようになる。
[0146] [表 19] 縮退した二変数三値論理関数（1) a\b -1 0 1
-1 P q
0 P q r
1 X y z
[0147] このような縮退した二変数三値論理演算を行う三値論理関数回路は、図 33に示し た構成を変形し、図 35に示すように構成することができる。
[0148] すなわち、この三値論理関数回路においては、図 33に示した 3つのトランスファー ゲート Tl, T2, T3のうち、入力 a=— 1に対して一変数三値論理関数回路 Bl = (p, q, r)を出力するトランスファーゲート T1と、入力 a = 0に対して一変数三値論理関数 回路 B2= (s, t, u)を出力するトランスファーゲート T2とのそれぞれの役割を統合し て 1つのトランスファーゲート T12とする。なお、統合したトランスファーゲート T12は、 トランスファーゲート T1と同一の回路である。そして、この三値論理関数回路におい ては、一変数三値論理関数回路 CI, C2の論理和をとつた一変数三値論理関数回 路 C12をトランスファーゲート T12の一方の制御端子 C— T12に接続するとともに、 一変数三値論理関数回路 Dl, D2の論理積をとつた一変数三値論理関数回路 D12 を当該トランスファーゲート T12の他方の制御端子 D—T12に接続する。ここで、一 変数三値論理関数回路 C12は、関数 f = (1, 1, —1)として構成され、一変数三値
25
論理関数回路 D12は、関数 f と相補対称な関数 f = (— 1, — 1, 1)として構成され
25 03
る。
[0149] また、この三値論理関数回路において、残りの一変数三値論理関数回路 B3が接 続されるトランスファーゲート T3の制御端子 C T3, D— T3に供給される制御信号 は、それぞれ、（— 1, —1, 1)及び（1, 1, —1)であるが、これらは、関数 f , f
03 25に他 ならない。そのため、この三値論理関数回路においては、トランスファーゲート T12の 制御端子 D— T12に入力される制御信号をトランスファーゲート T3の制御端子 C T3に入力するとともに、トランスファーゲート T12の制御端子 C— T12に入力される 制御信号をトランスファーゲート T3の制御端子 D—T3に入力する。
[0150] このように、（p, q, r) = (s, t, u)である縮退した二変数三値論理演算を行う三値論 理関数回路を構成することができる。
[0151] つぎに、上表 1に示した二変数三値論理関数において、入力 a = 0に対する出力（s , t, u)と、入力 a = 1に対する出力（X, y, z)とが等しいとき、すなわち、 (s, t, u) = (x , y, z)であるとき、上表 1は、次表 20に示すようになる。
[0152] [表 20] した二変数三値論理関数（2) a\b -1 0 1
-1 P q r
0 s t u
1 s t u
[0153] このような縮退した二変数三値論理演算を行う三値論理関数回路は、図 33に示し た構成を変形し、図 36に示すように構成することができる。
[0154] すなわち、この三値論理関数回路においては、図 33に示した 3つのトランスファー ゲート Tl, T2, T3のうち、入力 a = 0に対して一変数三値論理関数回路 Β2= (s, t, u)を出力するトランスファーゲート T2と、入力 a= lに対して一変数三値論理関数回 路 B3= (x, y, z)を出力するトランスファーゲート T3とのそれぞれの役割を統合して 1つのトランスファーゲート Τ23とする。なお、統合したトランスファーゲート Τ23は、ト ランスファーゲート Τ3、すなわち、トランスファーゲート T1と同一の回路である。そし て、この三値論理関数回路においては、一変数三値論理関数回路 C2, C3の論理 和をとつた一変数三値論理関数回路 C23をトランスファーゲート Τ23の一方の制御 端子 C— Τ23に接続するとともに、一変数三値論理関数回路 D2, D3の論理積をと つた一変数三値論理関数回路 D23を当該トランスファーゲート Τ23の他方の制御端 子 D— Τ23に接続する。ここで、一変数三値論理関数回路 C23は、関数 f = (一 1,
09
1, 1)として構成され、一変数三値論理関数回路 D23は、関数 f と相補対称な関数
09
f = (1, — 1, — 1)
19 として構成される。
[0155] また、この三値論理関数回路において、残りの一変数三値論理関数回路 B1が接 続されるトランスファーゲート T1の制御端子 C Tl, D— T1に供給される制御信号 は、それぞれ、（1, —1, — 1)及び（― 1, 1, 1)であるが、これらは、関数 f , f
19 09に他 ならない。そのため、この三値論理関数回路においては、トランスファーゲート T23の 制御端子 D— T23に入力される制御信号をトランスファーゲート T1の制御端子 C T1に入力するとともに、トランスファーゲート T23の制御端子 C— T23に入力される 制御信号をトランスファーゲート T1の制御端子 D—T1に入力する。
[0156] このように、（s, t, u) = (x, y, z)である縮退した二変数三値論理演算を行う三値論 理関数回路を構成することができる。
[0157] つぎに、上表 1に示した二変数三値論理関数において、入力 a = lに対する出力（X , y, z)と、入力 a=— 1に対する出力（p, q, r)とが等しいとき、すなわち、 (x, y, z) = (p, q, r)であるとき、上表 1は、次表 21に示すようになる。
[0158] [表 21] 縮退した二変数三値論理関数 (3) a\b -1 0 1
-1 X y z
0 s t u
1 X y z
[0159] このような縮退した二変数三値論理演算を行う三値論理関数回路は、図 33に示し た構成を変形し、図 37に示すように構成することができる。
[0160] すなわち、この三値論理関数回路においては、図 33に示した 3つのトランスファー ゲート Tl, T2, T3のうち、入力 a= lに対して一変数三値論理関数回路 B3= (x, y , ζ)を出力するトランスファーゲート Τ3と、入力 a=— 1に対して一変数三値論理関数 回路 Bl = (p, q, r)を出力するトランスファーゲート T1とのそれぞれの役割を統合し て 1つのトランスファーゲート T31とする。なお、統合したトランスファーゲート T31は、 トランスファーゲート T3、すなわち、トランスファーゲート T1と同一の回路である。そし て、この三値論理関数回路においては、一変数三値論理関数回路 C3, C1の論理 和をとつた一変数三値論理関数回路 C31をトランスファーゲート T31の一方の制御 端子 C— T31に接続するとともに、一変数三値論理関数回路 D3, D1の論理積をと つた一変数三値論理関数回路 D31を当該トランスファーゲート T31の他方の制御端 子 D— T31に接続する。ここで、一変数三値論理関数回路 C31は、関数 f = (1, -
21
1, 1)として構成され、一変数三値論理関数回路 D31は、関数 f と相補対称な関数
21
f )
07 = (ー1, 1, —1 として構成される。
[0161] また、この三値論理関数回路において、残りの一変数三値論理関数回路 B2が接 続されるトランスファーゲート T2については、先に図 3Bに示した直列のスィッチでは なぐトランスファーゲート T3, T1を統合したトランスファーゲート T31と同一の回路で よい。これをトランスファーゲート T2'とすると、三値論理関数回路において、トランス ファーゲート T2'の制御端子 C T2' , D— T2'に供給される制御信号は、それぞれ 、 (- 1, 1, — 1)及び（1, - 1, 1)であるが、これらは、関数 f , f に他ならない。そ
07 21
のため、この三値論理関数回路においては、トランスファーゲート T31の制御端子 D T31に入力される制御信号をトランスファーゲート Τ2，の制御端子 C Τ2，に入力 するとともに、トランスファーゲート T31の制御端子 C—T31に入力される制御信号を トランスファーゲート T2'の制御端子 D— T2'に入力する。
[0162] このように、（X, y, z) = (p, q, r)である縮退した二変数三値論理演算を行う三値 論理関数回路を構成することができる。
[0163] 以上のような縮退した三値論理関数回路は、図 38に示すように一般ィ匕して表現す ることがでさる。
[0164] まず、一方の入力 bの論理値 1, 0, 1に応じて出力を得る 3つの一変数三値論理 関数回路 Bl, B2, B3のいずれ力 2つが同一である場合には、これら同一の一変数 三値論理関数回路 Bi, Bjを 1つに統合して一変数三値論理関数回路 Bijとし、残りの 一変数三値論理関数回路を Bkとする。
[0165] 続いて、他方の入力 aの論理値 1, 0, 1に応じて、導通状態になる 3つのトランス ファーゲート Tl, T2, T3のうち、一変数三値論理関数回路 Bi, Bjに接続するトラン スファーゲート Ti, Tjを 1つに統合してトランスファーゲート Tijとし、このトランスファー ゲート Tijを統合した一変数三値論理関数回路 Bijと接続する。また、残りの一変数三 値論理関数回路 Bkに接続するトランスファーゲートを Tkとし、トランスファーゲート Tij の 2つの制御端子を C— Tij, D— Tijとするととも〖こ、トランスファーゲート Tkの 2つの 制御端子を C—Tk, D—Tkとする。なお、このとき、トランスファーゲート Tkがトランス ファーゲート T2である場合には、トランスファーゲート T2'とするのはいうまでもない。
[0166] さらに、統合したトランスファーゲート Tijの制御端子 C Tijに接続される一変数三 値論理関数回路を、一変数三値論理関数回路 Ci, Cjの論理和をとつた Cijとするとと もに、制御端子 D— Tijに接続される一変数三値論理関数回路を、一変数三値論理 関数回路 Di, Djの論理積をとつた Dijとする。
[0167] そして、残りのトランスファーゲート Tkの一方の制御端子 C—Tkを、一変数三値論 理関数回路 Dijの出力に接続するとともに、他方の制御端子 D—Tkを、一変数三値 論理関数回路 Cijの出力に接続する。
[0168] このようにすることにより、図 38に示すような一般ィ匕した縮退した三値論理関数回路 を構成することができる。 [0169] なお、このような縮退した三値論理関数回路についても簡略ィ匕することができる。
[0170] すなわち、図 38に示した構成において、入力 bに接続される一変数三値論理関数 回路 Bij, Bkが相補対称な関係にあり、トランスファーゲート Tijの制御端子 T Cij, T Dijに接続される一変数三値論理関数回路 Cij, Dijの出力が相補対称な関係に あることに着目すると、一変数三値論理関数回路 Dij, Cijのいずれかの代わりに、一 変数三値論理関数回路 Cij, Dijの 、ずれかの反転回路を用いればょ 、ことがわ力る 。したがって、縮退した三値論理関数回路は、図 39又は図 40に示すように簡略ィ匕す ることがでさる。
[0171] まず、一変数三値論理関数回路 Cijを残す構成の場合には、図 39に示すように、 統合したトランスファーゲート Tijの制御端子 C— Tijに接続される一変数三値論理関 数回路を、一変数三値論理関数回路 Ci, Cjの論理和をとつた Cijとするとともに、制 御端子 D— Tijに接続される一変数三値論理関数回路を、一変数三値論理関数回 路 Cijの出力を反転するインバータ D' ij (=f )とする。
25
[0172] そして、残りのトランスファーゲート Tkの一方の制御端子 C—Tkを、インバータ D' ij の出力に接続するとともに、他方の制御端子 D— Tkを、一変数三値論理関数回路 C ijの出力に接続する。
[0173] 一方、一変数三値論理関数回路 Dijを残す構成の場合には、図 40に示すように、 統合したトランスファーゲート Tijの制御端子 D— Tijに接続される一変数三値論理関 数回路を、一変数三値論理関数回路 Di, Djの論理積をとつた Dijとするとともに、制 御端子 C— Tijに接続される一変数三値論理関数回路を、一変数三値論理関数回 路 Dijの出力を反転するインバータ C' ' ij ( = f )とする。
25
[0174] そして、残りのトランスファーゲート Tkの一方の制御端子 C—Tkを、一変数三値論 理関数回路 Dijの出力に接続するとともに、他方の制御端子 D— Tkを、インバータ C ，' ijの出力に接続する。
[0175] このように、縮退した三値論理関数回路を簡略ィ匕して構成することができる。
[0176] さて、以上のように、複数の一変数三値論理関数回路と 3つのトランスファーゲート とを用いた全ての二変数三値論理関数を実現する三値論理関数回路の構成につい て説明したが、力かる三値論理関数回路は、 n型 MOSトランジスタ及び p型 MOSトラ ンジスタを双方とも用いながらも、立ち上がりスイッチング時間と立ち下がりスィッチン グ時間とを対称とする構成が可能である。以下、これについて説明する。
[0177] まず、実現しなければならない上述した 17種類の一変数三値論理関数回路のうち 、 7種類の反転回路 f , f , f , f , f , f , f について説明する。
10 13 19 22 23 25 26
[0178] これらの反転回路は、三値インバータである関数 f を除き、いずれも n型 MOSトラ
22
ンジスタと p型 MOSトランジスタとのソース端子が、それぞれ、異なる 2つのソース論 理、すなわち、異なる 2つの電源に接続されるとともに、ドレイン端子が結合されて出 力端子となっており、二値の CMOSインバータと同様の構造をして 、る。
[0179] ここで、スイッチング時間の非対称性は、 n型 MOSトランジスタと p型 MOSトランジ スタとのキャリア移動度の差に起因することが知られて 、る。二値の CMOSインバー タにおいては、これら n型 MOSトランジスタと p型 MOSトランジスタとのキャリア移動度 の差によるスイッチング時間の非対称性を補償するように、 n型 MOSトランジスタと p 型 MOSトランジスタとのそれぞれのチャンネルを形成するゲートの幅を調整し、 n型 MOSトランジスタと p型 MOSトランジスタとの導通時の抵抗 (オン抵抗)を等しくする することが可能である。
[0180] そこで、三値論理関数回路においても、二値の場合と同様に、関数 f の三値イン
22 バータを除く反転回路にっ 、て、 n型 MOSトランジスタと p型 MOSトランジスタとのゲ 一ト幅を調整することにより、立ち上がりのスイッチング時間と立ち下がりのスィッチン グ時間とを等しくすることができる。
[0181] 一方、関数 f の三値インバータにおいては
22 、 1, + 1の 2つのソース論理値に加 え、ソース論理値 0に対して直列に接続されたディプリーション型の n型 MOSトランジ スタと p型 MOSトランジスタとが存在する。このトランジスタは、出力端子が一 1又は + 1であるとき、 0に引き込む作用を奏する。この立ち上がり又は立ち下がり時間は、直 列に接続されたディプリーション型の n型 MOSトランジスタと p型 MOSトランジスタと のオン抵抗に依存するが、このオン抵抗は、 n型 MOSトランジスタと p型 MOSトラン ジスタとのそれぞれのゲート幅を調整することにより、設計目標値にすることが可能で ある。したがって、三値論理関数回路においては、反転回路 f についても、ソース論 理値 1, 1に接続された n型 MOSトランジスタと p型 MOSトランジスタとの立ち上が りのスイッチング時間と立ち下がりのスイッチング時間とを等しくすることができる。な お、 MOSトランジスタのオン抵抗は、ゲート幅に反比例することから、三値論理関数 回路においては、直列に接続されたディプリーション型の n型 MOSトランジスタと p型 MOSトランジスタのゲート幅を、通常の MOSトランジスタのゲート幅の 2倍とすればよ い。
[0182] つぎに、 5種類の非反転回路 f , f , f , f , f 、及びその相補対称回路 f , f
11 12 20 21 24 17 16
, f , f , f の場合に関するスイッチング時間の非対称性の除去方法について説明
08 07 04
する。
[0183] まず、非反転回路 f , f , f , f , f は、その構成により、非反転回路 f , f , f
11 12 20 21 24 11 21 24 と、非反転回路 f , f とに大別される。前者は、図 41に示すように、ソース論理値 A
12 20
に並列に接続された 2つの p型 MOSトランジスタ PI, P2と、ソース論理値 Bに直列に 接続された 2つの n型 MOSトランジスタ Nl, N2と力も構成される。一方、後者は、図 42〖こ示すよう〖こ、ソース論理値 Aに接続された p型 MOSトランジスタ P1と、ソース論 理値 Cに接続された p型 MOSトランジスタ P2と、ソース論理値 Bに直列に接続された 2つの n型 MOSトランジスタ Nl, N2とから構成される。
[0184] 図 41に示す前者の構成からなる非反転回路 f , f , f において、並列に接続さ
11 21 24
れた p型 MOSトランジスタのうち一方の p型 MOSトランジスタ P2と、直列に接続され た n型 MOSトランジスタのうち一方の n型 MOSトランジスタ N2は、それぞれ、入力 b を反転する反転回路を介して得られた反転出力， bによって駆動されるのに対して、 他方の P型 MOSトランジスタ P1及び n型 MOSトランジスタ N1は、入力 bによって直 接駆動される。
[0185] ここで、直列に接続された n型 MOSトランジスタ Nl, N2においては、 n型 MOSトラ ンジスタ N1が入力 bによって直接駆動されたとしても、反転出力" bによって駆動さ れる n型 MOSトランジスタ N2が遅延してオン状態とされることから、オン状態となるタ イミングは、 n型 MOSトランジスタ N2によって決定されることになる。
[0186] 一方、並列に接続された p型 MOSトランジスタ PI, P2においては、 p型 MOSトラン ジスタ P1が入力 bによって直接駆動されることから、オン状態となるタイミングは、反転 回路による遅延時間だけ早くなることになる。
[0187] したがって、非反転回路 f , f , f においては、入力（一 1, 0, 1)に対する出力（
11 21 24
X, Y, X)のうち、入力 1に対する出力 Xが、他の入力 0, 1に対する出力 Y, Xよりも
、反転回路による遅延時間分だけ早くなる。
[0188] そこで、これら非反転回路 f , f , f においては、かかる出力の非対称性を除去
11 21 24
するために、入力 bによって直接駆動される p型 MOSトランジスタ P1の応答速度を遅 くする。具体的には、非反転回路 f , f , f
11 21 24においては、オン抵抗を大きくすればよ い。ただし、非反転回路 f , f , f においては、他の回路に影響を与えないために
11 21 24
、ゲート容量を一定に保つ必要がある。
[0189] ここで、オン抵抗は、ゲート長に比例し、且つゲート幅に反比例する。一方、ゲート 容量は、ゲート面積、すなわち、ゲート長とゲート幅との積に比例する。
[0190] したがって、非反転回路 f , f , f においては、 p型 MOSトランジスタ PIについて
11 21 24
、ゲート面積を一定に保つことを条件として、ゲート長を長くするとともに、ゲート幅を 狭くするように構成する。
[0191] これにより、非反転回路 f , f , f においては、スイッチング時間の非対称性を解
11 21 24
消することができる。なお、 MOSトランジスタにおける消費電力は、ゲート容量に比例 する。この点、非反転回路 f , f , f においては、 p型 MOSトランジスタ PIのゲート
11 21 24
長及びゲート幅を変化させた場合であっても、ゲート容量を一定に保つことから、消 費電力に変化はない。
[0192] 一方、図 42に示す後者の構成力もなる非反転回路 f , f において、入力 bによつ
12 20
て直接駆動されるトランジスタは、ソース論理値 Aに接続された p型 MOSトラジスタ P 1である。非反転回路 f , f においては、この p型 MOSトラジスタ PIがオン状態とな
12 20
るタイミングが、入力 bを反転する反転回路を介して得られた反転出力， bによって駆 動される n型 MOSトラジスタ N2や p型 MOSトラジスタ P2に比べて、当該反転回路に よる遅延時間分だけ早くなる。
[0193] そこで、これら非反転回路 f , f においては、かかる出力の非対称性を除去するた
12 20
めに、上述したように、入力 bによって直接駆動される p型 MOSトランジスタ P1につい て、ゲート面積を一定に保つことを条件として、ゲート長を長くするとともに、ゲート幅 を狭くするように構成し、その応答速度を遅くする。
[0194] これにより、非反転回路 f , f においては、スイッチング時間の非対称性を解消す
12 20
ることができる。なお、この非反転回路 f , f においても、 p型 MOSトランジスタ PIの
12 20
ゲート容量を一定に保つことから、消費電力に変化はな 、。
[0195] つぎに、非反転回路 f , f , f , f , f の相補対称回路 f , f , f , f , f の場
11 12 20 21 24 17 16 08 07 04 合に関するスイッチング時間の非対称性の除去方法について説明する。
[0196] 相補対称回路 f , f , f , f , f は、非反転回路 f , f , f , f , f と同様に、そ
17 16 08 07 04 11 12 20 21 24
の構成により、相補対称回路 f , f , f と、相補対称回路 f , f とに大別される。前
17 07 04 16 08
者は、先に図 41に示した非反転回路 f , f , f と同様であり、後者は、先に図 42に
11 21 24
示した非反転回路 f , f と同様である。したがって、これら相補対称回路 f , f , f
12 20 17 16 08
, f , f においては、非反転回路 f , f , f , f , f と同様の方法により、立ち上が
07 04 11 12 20 21 24 できる。なお、これら相補対称回路 f , f , f , f , f
17 16 08 07 04においても、 p型 MOSトランジ スタ PIのゲート容量を一定に保つことから、消費電力に変化はな!/、。
[0197] 以上のように、三値論理関数回路においては、 n型 MOSトランジスタ及び p型 MO Sトランジスタを双方とも用いながらも、立ち上がりスイッチング時間と立ち下がりスイツ チング時間とを対称とすることができる。
[0198] ところで、三値論理関数回路においては、このようにして立ち上がりのスイッチング 時間と立ち下がりスイッチング時間との非称性を除去することができるが、これら立ち 上がりスイッチング時間と立ち下がりスイッチング時間とが等しくなつた場合であっても 、入力パターンの変化によって遅延時間の差異が生じる可能性がある。
[0199] し力しながら、三値論理関数回路にぉ 、ては、任意の入力パターンに対して、遅延 時間を等しくすることが保証することができる。以下、その理由について説明する。
[0200] まず、先に図 33に示した構成力もなる三値論理関数回路について説明する。
[0201] この三値論理関数回路において、トランスファーゲート T1の制御端子 C—T1及び トランスファーゲート T2の制御端子 C—T2bを駆動する一変数三値論理関数回路 C 1、並びにトランスファーゲート T3の制御端子 D— T3及びトランスファーゲート T2の 制御端子 D—T2bを駆動する一変数三値論理関数回路 D3は、それぞれ、反転回路 f , f である。これら反転回路 f , f は、それぞれ、先に図 12及び図 15に示したよ
19 25 19 25
うに、 1段のトランジスタの回路によって実現することができる。したがって、 2段のトラ ンジスタの回路を必要とする非反転回路やその相補対称回路よりも遅延時間が短い
[0202] しかしながら、トランスファーゲート T1の制御端子 D—T1及びトランスファーゲート T 2の制御端子 D—T2aを駆動する一変数三値論理関数回路 D1、並びにトランスファ 一ゲート T3の制御端子 C—T3及びトランスファーゲート T2の制御端子 C—T2aを駆 動する C3は、それぞれ、非反転回路 f , f であり、 2段の反転回路、すなわち、 2段
09 03
のトランジスタによって構成されることから、反転回路よりも遅延時間が大きくなる。
[0203] 結局、 3つのトランスファーゲート Tl, T2, T3が導通又は遮断されるタイミングは、 遅延時間が大きな制御信号によって決定される。したがって、三値論理関数回路に おいては、これらトランスファーゲート Tl, T2, T3を通過する信号の遅延時間力 入 力パターンにかかわらず 2段のトランジスタによって構成される回路力 決定され、一 定となる。
[0204] また、トランスファーゲート Tl, T2, T3自身について考えると、トランスファーゲート Tl, T3は、 1段のパストランジスタのスィッチである力 トランスファーゲート T2は、 2 段のパストランジスタのスィッチであり、一般には、 2段のパストランジスタのスィッチの スイッチング時間の方が長くなる。
[0205] し力しながら、三値論理関数回路においては、各スィッチがオン状態となったときの オン抵抗を等しくしておけば、実効的にスイッチング時間の差をなくすことができる。 なお、三値論理関数回路においては、各スィッチのオン抵抗を等しくするために、トラ ンスファーゲート Tl, T3のパストランジスタのゲート長を、標準のゲート長の 2倍とす ればよい。
[0206] つぎに、先に図 34に示した簡略ィ匕した構成力もなる三値論理関数回路について説 明する。
[0207] 図 34に示した三値論理関数回路は、図 33に示した三値論理関数回路における一 変数三値論理関数回路 D1の代わりに、一変数三値論理関数回路 C1に反転回路 f
2 を直列接続するとともに、一変数三値論理関数回路 C3の代わりに、一変数三値論 理関数回路 D3に反転回路 f を直列接続したものであることから、一変数三値論理
25
関数回路 Dl, C3から、その共通部分である一変数三値論理関数回路 CI, D3の構 成を括り出したものである。
[0208] このような三値論理関数回路における動作タイミングは、図 33に示した三値論理関 数回路と全く同様であり、 3つのトランスファーゲート Tl, T2, T3を通過する信号の 遅延時間力 入力パターンにかかわらず 2段のトランジスタによって構成される回路 から決定され、一定となる。
[0209] 以上説明したように、本発明の実施の形態として示す三値論理関数回路は、 3つの トランスファーゲート Tl, T2, T3と、これらトランスファーゲート Tl, T2, T3を導通又 は遮断する複数の一変数三値論理関数回路とを用いて構成される。このような三値 論理関数回路における動作について、先に図 33に示した構成を用いて説明すると、 以下のようになる。
[0210] まず、三値論理関数回路においては、入力 aがー 1である場合には、一変数三値論 理関数回路 C1によって 1を出力し、その信号と相補対称な出力を得る一変数三値論 理関数回路 D1によって— 1を出力する。また、この三値論理関数回路においては、 入力 aが— 1である場合には、一変数三値論理関数回路 C3によって— 1を出力し、 その信号と相補対称な出力を得る一変数三値論理関数回路 D3によって 1を出力す る。これら一変数三値論理関数回路 C 1の出力と一変数三値論理関数回路 D 1の出 力は、トランスファーゲート T1を導通状態にする一方で、一変数三値論理関数回路 C3の出力と一変数三値論理関数回路 D3の出力は、トランスファーゲート T3を遮断 状態にする。さらに、一変数三値論理関数回路 C1の出力と一変数三値論理関数回 路 D3の出力は、トランスファーゲート T2を遮断状態にする。この結果、三値論理関 数回路においては、トランスファーゲート T1のみが導通状態となり、入力 bに接続さ れる一変数三値論理関数回路 Bl = (p, q, r)の出力を選択する。
[0211] したがって、この三値論理関数回路の出力 Yは、入力 bの値— 1, 0, 1に応じて、 p , q, rとなる。
[0212] また、三値論理関数回路においては、入力 aが 0である場合には、一変数三値論理 関数回路 C1によって 1を出力し、その信号と相補対称な出力を得る一変数三値論 理関数回路 Dlによって 1を出力する。さらに、この三値論理関数回路においては、 入力 aが 0である場合には、一変数三値論理関数回路 C3によって— 1を出力し、その 信号と相補対称な出力を得る一変数三値論理関数回路 D3によって 1を出力する。こ れら一変数三値論理関数回路 C1の出力と一変数三値論理関数回路 D1の出力は、 トランスファーゲート T1を遮断状態にし、また、一変数三値論理関数回路 C3の出力 と一変数三値論理関数回路 D3の出力は、トランスファーゲート T3を遮断状態にする 。さらにまた、三値論理関数回路においては、一変数三値論理関数回路 D1の出力 と一変数三値論理関数回路 D3の出力とがともに 1であり、一変数三値論理関数回路 C1の出力と一変数三値論理関数回路 C3の出力とがともに— 1であることから、トラン スファーゲート T2が導通状態となる。この結果、三値論理関数回路においては、トラ ンスファーゲート T2のみが導通状態となり、入力 bに接続される一変数三値論理関 数回路 B2= (s, t, u)の出力を選択する。
[0213] したがって、この三値論理関数回路の出力 Yは、入力 bの値 1, 0, 1に応じて、 s, t, uとなる。
[0214] さらに、三値論理関数回路においては、入力 aが 1である場合には、一変数三値論 理関数回路 C1によって 1を出力し、その信号と相補対称な出力を得る一変数三値 論理関数回路 D1によって 1を出力する。また、この三値論理関数回路においては、 入力 aが 1である場合には、一変数三値論理関数回路 C3によって 1を出力し、その信 号と相補対称な出力を得る一変数三値論理関数回路 D3によって— 1を出力する。こ れら一変数三値論理関数回路 C1の出力と一変数三値論理関数回路 D1の出力は、 トランスファーゲート T1を遮断状態にする一方で、一変数三値論理関数回路 C3の 出力と一変数三値論理関数回路 D3の出力は、トランスファーゲート T3を導通状態 にする。さらに、一変数三値論理関数回路 D1の出力と一変数三値論理関数回路 C 3の出力は、トランスファーゲート T2を遮断状態にする。この結果、三値論理関数回 路においては、トランスファーゲート T3のみが導通状態となり、入力 bに接続される一 変数三値論理関数回路 B3= (x, y, z)の出力を選択する。
[0215] したがって、この三値論理関数回路の出力 Yは、入力 bの値 1, 0, 1に応じて、 X , y, zとなる。 [0216] これにより、三値論理関数回路においては、上表 1に示した全ての二変数三値論 理関数を実現可能であることが示された。
[0217] このように、三値論理関数回路においては、 3 = 19683種類存在する全ての二 変数三値論理関数回路を個別に実現する必要がなぐ 3つのトランスファーゲート T1 , T2, T3と、その制御端子に接続される 4種類の一変数三値論理関数回路 f , f ,
19 09 f , f と、 3つの任意の一変数三値論理関数 Bl, B2, B3とによって構成することが
03 25
できる。
[0218] ここで、 3つのトランスファーゲート Tl, T2, T3のうち、 1つのトランスファーゲート T 2は、パストランジスタを直列に接続し、これらパストランジスタのゲート端子に接続さ れる 4種類の一変数三値論理関数の出力との論理をとる。
[0219] また、任意の一変数三値論理関数回路は、上表 8に示したように、 27種類のうち、 7 種類の反転回路 f , f , f , f , f , f , f 、 5
10 13 19 22 23 25 26 種類の非反転回路 f , f , f , f
11 12 20 21
, f 、及びこれらの相補対称回路 f , f , f , f , f の合計 17種類のみを実現す
24 04 07 08 16 17
ればよい。
[0220] さら〖こ、関数 f , f , f , f , f , f は、それぞれ、関数 f , f の直列接続、関数 f
02 03 05 09 15 18 26 13
, f f , f
25 19の直列接続、関数 23 13の直列接続、関数 f , f
19 25の直列接続、関数 f , f
13 23の 直列接続、関数 f , f の
10 23 直列接続によって実現することができる。
[0221] なお、 27種類の一変数三値論理関数回路のうち、関数 f は、恒等的に— 1であり
01
、関数 f は、恒等的に 0であり、関数 f は、恒等的に 1であり、関数 f は、人力がそ
14 27 06 のまま出力となることから、これら 4種類については特に実現する必要がない。
[0222] 以上のように、三値論理関数回路にぉ 、ては、全ての二変数三値論理関数を、 3 つのトランスファーゲート Tl, T2, T3と、 17種類の一変数三値論理関数回路とによ つて組織的に実現することができる。
[0223] これら 17種類の一変数三値論理関数回路は、スイッチング動作時以外は、全ての トランジスタがオフ状態となり、電流が流れないことから、通常の CMOS二値論理関 数回路と同様に、消費電力を極めて小さくすることができる。
[0224] なお、 0. 1 mCMOSテクノロジによる実現を仮定し、論理値 1には 0. 3ボルトを対 応させ、論理値 0には 0ボルトを対応させ、論理値 1には 0. 3ボルトを対応させた 場合におけるエンハンスメント型及びディプリーション型の各 MOSトランジスタのチヤ ンネルドープ量を求めると、次表 22に示すようになった。
[表 22] 各 MOSのチヤネンルドープ量 Nch
MOSFETタイプ NE ne nt nd PE Pe pt pd
Nch (x10- 7 cm-3) 30 2 1 .19 0.177 14.6 2.88 2.88 0.595 閾値 (Vth) 0.45 0.17 0.13 -0.15 -0.45 -0.15 -0.15 0.15
[0226] このように、上述した各 MOSトランジスタは、現実に実現可能であり、三値論理関 数回路を十分に実現することが可能である。
[0227] また、三値論理関数回路においては、全ての三値論理素子を一変数三値論理関 数回路とトランスファーゲートとのみを用いて構成することができることから、立ち上が り及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができる。
[0228] 実際に、このスイッチング時間の非対称性の除去効果について確かめるために、次 表 23に示す三値の XOR論理関数を実現する XOR論理関数回路を構成し、回路シ ミュレータによる実験を行った。
[0229] [表 23] 三値の XOR論理関数 a\b -1 0 1 fnn
-1 1 -1 0 f20
0 -1 0 1 f06
1 0 1 -1 fl 6
[0230] なお、本発明の実施の形態として示す三値論理関数回路を適用した三値の XOR 論理関数回路は、図 43に示すように構成される。すなわち、この XOR論理関数回路 は、先に図 33に示した回路における一変数三値論理関数回路 C1として関数 f- =
19
(1, - 1, —1)を用い、一変数三値論理関数回路 D1として関数 f- = (- 1, 1, 1)
09
を用い、一変数三値論理関数回路 C3として関数 f- = (- 1, - 1, 1)を用い、一変 数三値論理関数回路 D3として関数 f- = (1, 1, —1)を用い、さらに、一変数三値
25
論理関数回路 B1として関数 f- = (1, — 1, 0)を設けるとともに、一変数三値論理関
20
数回路 B3として関数 f- = (0, 1, —1)を設け、一変数三値論理関数回路 B2を、入
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力がそのまま出力となる関数 f- = (— 1, 0, 1)とすることによって当該一変数三値
06
論理関数回路 B2は設けな ヽ構成とされる。
[0231] このような三値の XOR論理関数回路に対して、回路シミュレータによって図 44A及 び図 44Bに示すようなパターン力 なる入力 a, bを与えたときの出力波形を求めた。 この結果、 XOR論理関数回路の出力波形は、図 44Cに示すようになった。
[0232] この結果力も明らかなように、本発明の実施の形態として示す三値論理関数回路に よる XOR論理関数回路は、立ち上がり及び立ち下がり双方とも、スイッチング時間が 略対称となり、従来のように、立ち上がり及び立ち下がり双方とも、スイッチング時間 が大きく非対称となることがな 、。
[0233] このように、本発明の実施の形態として示す三値論理関数回路においては、立ち 上がり及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができる
[0234] なお、本発明は、上述した実施の形態に限定されるものではない。例えば、上述し た実施の形態では、 XOR論理関数回路に適用した例について説明したが、本発明 は、加算回路等、これ以外の回路にも適用可能であることは勿論であり、いわゆる公 開鍵暗号ィ匕を行うためのハードウェアや大規模乗算器等に適用して好適である。
[0235] このように、本発明は、その趣旨を逸脱しない範囲で適宜変更が可能であることは いうまでもない。
図面の簡単な説明
[0236] [図 1]本願出願人が既に出願している前発明三値論理関数回路の構成を説明する 図である。
[図 2]本発明の実施の形態として示す三値論理関数回路の構成を説明する図である
[図 3A]同三値論理関数回路におけるトランスファーゲートの構成を説明する図であり 、トランスファーゲート Tl, T3の構成を説明する図である。 圆 3B]同三値論理関数回路におけるトランスファーゲートの構成を説明する図であり 、トランスファーゲート T2の構成を説明する図である。
[図 4A]ソース論理値 1である場合におけるスィッチの構成を説明する図である。
[図 4B]ソース論理値 0である場合におけるスィッチの構成を説明する図である。
[図 4C]ソース論理値— 1である場合におけるスィッチの構成を説明する図である。
[図 5A]ソース論理値一 1である場合にオン状態となる閾値電圧が 1. 5ボルトのェンノヽ ンスメント型の n型 MOSトランジスタの構成を説明する図である。
[図 5B]ソース論理値— 1である場合にオン状態となる閾値電圧が 0. 5ボルトのェンノヽ ンスメント型の n型 MOSトランジスタの構成を説明する図である。
[図 6A]ソース論理値 1である場合にオン状態となる閾値電圧が一 1. 5ボルトのェンノヽ ンスメント型の p型 MOSトランジスタの構成を説明する図である。
[図 6B]ソース論理値 1である場合にオン状態となる閾値電圧が一 0. 5ボルトのェンノヽ ンスメント型の p型 MOSトランジスタの構成を説明する図である。
[図 7A]ソース論理値 0である場合にオン状態となる閾値電圧が 0. 5ボルトのェンノヽン スメント型の n型 MOSトランジスタの構成を説明する図である。
[図 7B]ソース論理値 0である場合にオン状態となる閾値電圧が一 0. 5ボルトのェンノヽ ンスメント型の p型 MOSトランジスタの構成を説明する図である。
[図 7C]ソース論理値 0である場合にオン状態となる閾値電圧が— 0. 5ボルト又は 0.
5ボルトのディプリーション型の n型 MOSトランジスタ又は p型 MOSトランジスタの構 成を説明する図である。
[図 8]入力 0である場合にのみ出力 0を出力する構成を説明する図である。
圆 9]入力— 1, 1のいずれの場合にも出力 0を出力する構成を説明する図である。
[図 10]関数 f を実現する回路構成を説明する図である。
10
[図 11]関数 f
13を実現する回路構成を説明する図である。
[図 12]関数 f を実現する回路構成を説明する図である。
19
[図 13]関数 f を実現する回路構成を説明する図である。
22
[図 14]関数 f を実現する回路構成を説明する図である。
23
[図 15]関数 f を実現する回路構成を説明する図である。 [図 16]関数 f を実現する回路構成を説明する図である。
26
[図 17]関数 f を実現する回路構成を説明する図である。
11
[図 18]関数 f を実現する回路構成を説明する図である。
12
[図 19]関数 f を実現する回路構成を説明する図である。
20
[図 20]関数 f を実現する回路構成を説明する図である。
21
[図 21]関数 f を実現する回路構成を説明する図である。
24
[図 22]関数 f を実現する回路構成を説明する図である。
17
[図 23]関数 f を実現する回路構成を説明する図である。
16
[図 24]関数 f を実現する回路構成を説明する図である。
08
[図 25]関数 f を実現する回路構成を説明する図である。
07
[図 26]関数 f を実現する回路構成を説明する図である。
04
[図 27]関数 f を実現する回路構成を説明する図である。
02
[図 28]関数 f を実現する回路構成を説明する図である。
03
[図 29]関数 f を実現する回路構成を説明する図である。
05
[図 30]関数 f を実現する回路構成を説明する図である。
09
[図 31]関数 f を実現する回路構成を説明する図である。
15
[図 32]関数 f を実現する回路構成を説明する図である。
18
圆 33]図 2に示す三値論理関数回路の具体的構成を説明する図である。
圆 34]図 33に示す構成を簡略化した三値論理関数回路の具体的構成を説明する 図である。
[図 35] (p, q, r) = (s, t, u)である縮退した二変数三値論理演算を行う三値論理関 数回路の具体的構成を説明する図である。
[図 36] (s, t, u) = (x, y, z)である縮退した二変数三値論理演算を行う三値論理関 数回路の具体的構成を説明する図である。
[図 37] (x, y, z) = (p, q, r)である縮退した二変数三値論理演算を行う三値論理関 数回路の具体的構成を説明する図である。
圆 38]縮退した三値論理関数回路の一般化した構成を説明する図である。
圆 39]図 38に示す構成を簡略ィ匕した三値論理関数回路の構成を説明する図である [図 40]図 38に示す構成を簡略ィ匕した三値論理関数回路の構成を説明する図であつ て、図 39に示す構成とは異なる構成について説明する図である。
[図 41]非反転回路の構成を説明する図である。
[図 42]非反転回路の構成を説明する図であって、図 41に示す構成とは異なる構成 について説明する図である。
[図 43]図 34に示す三値論理関数回路を用いて構成した三値の XOR論理関数回路 の構成を説明する図である。
[図 44A]図 43に示す XOR論理関数回路に対して実験的に与えた入力 aの波形を説 明する図である。
[図 44B]図 43に示す XOR論理関数回路に対して実験的に与えた入力 bの波形を説 明する図である。
[図 44C]図 43に示す XOR論理関数回路に対して図 44A及び図 44Bに示す入力を 与えたときの出力波形を説明する図である。
圆 45]従来の三値論理関数回路の構成を説明する図である。
符号の説明
Bl, B2, B3, CI, C3, Dl, D3 一変数三値論理関数回路
C-Tl, C-T2, C-T3, D-Tl, D— T2, D— T3 帘 U御端子
Tl, T2, T3 トランスファーゲート
Y, Y-Tl, Y-T2, Y-T3 出力端子
nd, ne, nt, NE n型 MOSトランジスタ
pd, pe, pt, PE p型 MOS卜ランジスタ

Claims

請求の範囲
二変数三値論理演算を行う三値論理関数回路であって、
第 1の入力を構成する 3つの論理値のうち第 1の論理値に応じて導通状態になる第 1のトランスファーゲートと、
2つの n型 MOSトランジスタを直列に接続した第 1のスィッチ対と、 2つの p型 MOS トランジスタを直列に接続した第 2のスィッチ対とを、並列に接続して構成され、前記 第 1の入力を構成する 3つの論理値のうち第 2の論理値に応じて導通状態になる第 2 のトランスファーゲートと、
前記第 1の入力を構成する 3つの論理値のうち第 3の論理値に応じて導通状態に なる第 3のトランスファーゲートと、
前記第 1のトランスファーゲートの 2つの制御端子のうち一方の制御端子と、前記第 2のトランスファーゲートを構成する前記第 1のスィッチ対又は前記第 2のスィッチ対 のいずれか一方のスィッチ対の 2つの制御端子のうち一方の制御端子とに接続され 、前記第 1の入力に対して第 1の出力を得る第 1の一変数三値論理関数回路と、 前記第 1のトランスファーゲートの 2つの制御端子のうち他方の制御端子と、前記第 2のトランスファーゲートを構成する前記第 1のスィッチ対又は前記第 2のスィッチ対 のうち前記第 1の一変数三値論理関数回路が接続されたスィッチ対とは異なるスイツ チ対の 2つの制御端子のうち一方の制御端子とに接続され、前記第 1の入力に対し て前記第 1の出力と相補対称な第 2の出力を得る第 2の一変数三値論理関数回路と 前記第 3のトランスファーゲートの 2つの制御端子のうち一方の制御端子と、前記第 2のトランスファーゲートを構成する前記第 1のスィッチ対又は前記第 2のスィッチ対 のうち前記第 1の一変数三値論理関数回路が接続されたスィッチ対と同じスィッチ対 の 2つの制御端子のうち他方の制御端子とに接続され、前記第 1の入力に対して第 3 の出力を得る第 3の一変数三値論理関数回路と、
前記第 3のトランスファーゲートの 2つの制御端子のうち他方の制御端子と、前記第 2のトランスファーゲートを構成する前記第 1のスィッチ対又は前記第 2のスィッチ対 のうち前記第 2の一変数三値論理関数回路が接続されたスィッチ対と同じスィッチ対 の 2つの制御端子のうち他方の制御端子とに接続され、前記第 1の入力に対して前 記第 3の出力と相補対称な第 4の出力を得る第 4の一変数三値論理関数回路と、 前記第 1のトランスファーゲートの入力端子に接続され、第 2の入力を構成する 3つ の論理値のうち第 1の論理値に応じて第 5の出力を得る第 5の一変数三値論理関数 回路と、
前記第 2のトランスファーゲートの入力端子に接続され、前記第 2の入力を構成する 3つの論理値のうち第 2の論理値に応じて第 6の出力を得る第 6の一変数三値論理 関数回路と、
前記第 3のトランスファーゲートの入力端子に接続され、前記第 2の入力を構成する 3つの論理値のうち第 3の論理値に応じて第 7の出力を得る第 7の一変数三値論理 関数回路とを備え、
前記第 1乃至第 3のトランスファーゲートのそれぞれの出力端子は、ワイヤードオア 接続されていること
を特徴とする三値論理関数回路。
前記第 1のトランスファーゲートは、前記第 1の入力を構成する 3つの論理値 1, 0 , 1のうち論理値 1に応じて導通状態になるものであり、
前記第 2のトランスファーゲートは、前記第 1の入力を構成する 3つの論理値 1, 0 , 1のうち論理値 0に応じて導通状態になるものであり、
前記第 3のトランスファーゲートは、前記第 1の入力を構成する 3つの論理値 1, 0 , 1のうち論理値 1に応じて導通状態になるものであり、
前記第 1の一変数三値論理関数回路は、前記第 1の入力（一 1, 0, 1)に対して出 力（1, 1, 1)を得るものであり、
前記第 2の一変数三値論理関数回路は、前記第 1の入力（一 1, 0, 1)に対して出 力（一 1, 1, 1)を得るものであり、
前記第 3の一変数三値論理関数回路は、前記第 1の入力（一 1, 0, 1)に対して出 力（一 1, 1, 1)を得るものであり、
前記第 4の一変数三値論理関数回路は、前記第 1の入力（一 1, 0, 1)に対して出 力（1, 1, 1)を得るものであること を特徴とする請求項 1記載の三値論理関数回路。
[3] 前記第 2の一変数三値論理関数回路の代わりに、前記第 1のトランスファーゲート の 2つの制御端子のうち他方の制御端子と、前記第 2のトランスファーゲートを構成す る前記第 1のスィッチ対又は前記第 2のスィッチ対のうち前記第 1の一変数三値論理 関数回路が接続されたスィッチ対と同じスィッチ対の 2つの制御端子のうち他方の制 御端子とに接続されて前記第 1の一変数三値論理関数回路の出力を反転するイン バータを備えること
を特徴とする請求項 1記載の三値論理関数回路。
[4] 前記第 3の一変数三値論理関数回路の代わりに、前記第 3のトランスファーゲート の 2つの制御端子のうち一方の制御端子と、前記第 2のトランスファーゲートを構成す る前記第 1のスィッチ対又は前記第 2のスィッチ対のうち前記第 1の一変数三値論理 関数回路が接続されたスィッチ対とは異なるスィッチ対の 2つの制御端子のうち一方 の制御端子とに接続されて前記第 4の一変数三値論理関数回路の出力を反転する インノータを備えること
を特徴とする請求項 1又は請求項 3記載の三値論理関数回路。
[5] 前記第 1乃至第 3のトランスファーゲートは、それぞれ、ェンノヽンスメント型の n型 M OSトランジスタ及びエンハンスメント型の p型 MOSトランジスタから構成され、 前記エンハンスメント型の n型 MOSトランジスタは、通常のエンハンスメント型の n型 トランジスタの閾値電圧よりも小さな正の閾値電圧を有し、
前記エンハンスメント型の p型 MOSトランジスタは、通常のエンハンスメント型の p型 トランジスタの閾値電圧よりも絶対値が小さな負の閾値電圧を有すること
を特徴とする請求項 1乃至請求項 4のうちいずれ力 1項記載の三値論理関数回路。
[6] 前記第 5乃至第 7の一変数三値論理関数回路は、前記第 2の入力（一 1, 0, 1)に 対して出力（0, — 1, 1)を得る第 1の反転回路、前記第 2の入力（一 1, 0, 1)に対 して出力（0, 0, 1)を得る第 2の反転回路、前記第 2の入力（一 1, 0, 1)に対して 出力（1, - 1, 1)を得る第 3の反転回路、前記第 2の入力（一 1, 0, 1)に対して出 力（1, 0, —1)を得る第 4の反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1 , 0, 0)を得る第 5の反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 1, 1)を得る第 6の反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 1, 0)を得 る第 7の反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（0, — 1, 0)を得る第 1 の非反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（0, — 1, 1)を得る第 2の 非反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 1, 0)を得る第 3の非 反転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 1, 1)を得る第 4の非反 転回路、前記第 2の入力（一 1, 0, 1)に対して出力（1, 0, 1)を得る第 5の非反転回 路、前記第 1の非反転回路の出力と相補対称な出力を得る第 1の相補対称回路、前 記第 2の非反転回路の出力と相補対称な出力を得る第 2の相補対称回路、前記第 3 の非反転回路の出力と相補対称な出力を得る第 3の相補対称回路、前記第 4の非反 転回路の出力と相補対称な出力を得る第 4の相補対称回路、及び前記第 5の非反 転回路の出力と相補対称な出力を得る第 5の相補対称回路のうち、いずれかである こと
を特徴とする請求項 1乃至請求項 5のうちいずれ力 1項記載の三値論理関数回路。 前記第 3の非反転回路は、通常のェンノヽンスメント型の p型トランジスタの閾値電圧 よりも絶対値力 S小さな負の閾値電圧を有するソース論理値 0に接続されたェンノヽンス メント型の p型 MOSトランジスタを有し、
前記第 5の非反転回路は、通常のェンノヽンスメント型の n型トランジスタの閾値電圧 よりも小さな正の閾値電圧を有するソース論理値 0に接続されたェンノヽンスメント型の n型 MOSトランジスタを有し、
前記第 2の相補対称回路は、通常のェンノヽンスメント型の n型トランジスタの閾値電 圧よりも小さな正の閾値電圧を有するソース論理値 0に接続されたェンノヽンスメント型 の n型 MOSトランジスタを有し、
前記第 5の相補対称回路は、通常のェンノヽンスメント型の p型トランジスタの閾値電 圧よりも絶対値が小さな負の閾値電圧を有するソース論理値 0に接続されたェンハン スメント型の p型 MOSトランジスタを有すること
を特徴とする請求項 6記載の三値論理関数回路。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102253973B1 (ko) 2010-01-20 2021-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US8847625B2 (en) * 2012-02-16 2014-09-30 Southern Methodist University Single clock distribution network for multi-phase clock integrated circuits
CN102916687B (zh) * 2012-09-27 2015-07-08 浙江工商大学 基于cmos工艺的三值时钟发生器
CN103248355B (zh) * 2013-05-20 2016-02-10 浙江工商大学 一种基于cmos工艺的tandor门电路
CN103326709B (zh) * 2013-05-20 2016-02-17 浙江工商大学 基于cmos工艺的torand电路单元
CN104052434B (zh) * 2013-07-03 2016-09-28 浙江工商大学 一种时钟变换电路
CN104320127A (zh) * 2014-11-14 2015-01-28 浙江工商大学 一种qc转换为bc13的cmos电路单元
CN104320126A (zh) * 2014-11-14 2015-01-28 浙江工商大学 Qc变换bc21的电路单元
CN104579310A (zh) * 2014-11-14 2015-04-29 浙江工商大学 基于cmos的qb32模块电路单元
CN104333370A (zh) * 2014-11-14 2015-02-04 浙江工商大学 基于四二值时钟的qbc20电路
CN104467758B (zh) * 2014-11-14 2017-09-26 浙江水利水电学院 一种qb31的电路单元
CN104320128A (zh) * 2014-11-14 2015-01-28 浙江工商大学 一种基于cmos的qbc23电路
KR101689159B1 (ko) * 2015-07-10 2016-12-23 울산과학기술원 3진수 논리회로
JP6545213B2 (ja) * 2017-03-17 2019-07-17 アンリツ株式会社 ３値信号発生装置及び３値信号発生方法
KR101928223B1 (ko) 2017-12-29 2018-12-11 울산과학기술원 삼진 논리 회로 장치
US10855881B1 (en) * 2019-12-18 2020-12-01 Ricoh Company, Ltd. Vectorized multi-level halftoning using ternary logic
CN113810043A (zh) * 2021-09-03 2021-12-17 杭州电子科技大学 基于忆阻器的平衡三值译码器电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS615623A (ja) * 1984-06-20 1986-01-11 Res Dev Corp Of Japan 多値論理回路
JPH0738420A (ja) * 1993-07-20 1995-02-07 Sharp Corp 多値論理回路
JPH07212220A (ja) 1994-01-14 1995-08-11 Nippon Telegr & Teleph Corp <Ntt> Ｃｍｏｓ多値論理回路
JP2002517937A (ja) 1998-05-29 2002-06-18 エドガー ダニー オルソン 多値論理回路構成
JP2005001866A (ja) 2003-06-13 2005-01-06 Canon Electronics Inc シート排出装置及びプリンタ装置
JP2006191394A (ja) * 2005-01-06 2006-07-20 Japan Advanced Institute Of Science & Technology Hokuriku 三値論理関数回路及び多値論理関数回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100233558B1 (ko) * 1996-06-29 1999-12-01 김영환 반도체 소자의 제조방법
JP3387859B2 (ja) * 1998-12-15 2003-03-17 日本電気株式会社 ３値スイッチ回路
US6573758B2 (en) * 2001-09-27 2003-06-03 International Business Machines Corporation Fast, symmetrical XOR/XNOR gate
US6828838B1 (en) * 2003-05-30 2004-12-07 Intel Corporation Vectored flip-flops and latches with embedded output-merge logic and shared clock drivers
US7373569B2 (en) * 2005-12-15 2008-05-13 P.A. Semi, Inc. Pulsed flop with scan circuitry
US7693701B2 (en) * 2007-06-07 2010-04-06 International Business Machines Corporation Structure for a configurable low power high fan-in multiplexer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS615623A (ja) * 1984-06-20 1986-01-11 Res Dev Corp Of Japan 多値論理回路
JPH0738420A (ja) * 1993-07-20 1995-02-07 Sharp Corp 多値論理回路
JPH07212220A (ja) 1994-01-14 1995-08-11 Nippon Telegr & Teleph Corp <Ntt> Ｃｍｏｓ多値論理回路
JP2002517937A (ja) 1998-05-29 2002-06-18 エドガー ダニー オルソン 多値論理回路構成
JP2005001866A (ja) 2003-06-13 2005-01-06 Canon Electronics Inc シート排出装置及びプリンタ装置
JP2006191394A (ja) * 2005-01-06 2006-07-20 Japan Advanced Institute Of Science & Technology Hokuriku 三値論理関数回路及び多値論理関数回路

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
CHANG Y-J; LEE C L: "Synthesis of Multi-Variable MVL Functions Using Hybrid Mode CMOS Logic", PROC IEEE INT SYMP MULTIPLE-VALUED LOGICJN: B0822B, vol. 24TH, 1994, pages 35 - 41
TEMEL-T; MORGUL A: "Multi-valued logic function implementation with novel current- mode logic gates", IEEE INT SYMP CIRCUITS SYST JN: A0757A, vol. 2002, no. 1, 2002, pages 1.881 - 1.884
WU X W; PROSSER F P: "CMOS ternary logic circuits", IEE PROC PART G JN: A0160B, vol. 137, no. 1, February 1990 (1990-02-01), pages 21 - 27

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