WO2007026779A1 - 半導体測距素子及び固体撮像装置 - Google Patents

半導体測距素子及び固体撮像装置 Download PDF

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WO2007026779A1
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region
transfer
discharge
semiconductor
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PCT/JP2006/317131
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Shoji Kawahito
Mitsuru Homma
Original Assignee
National University Corporation Shizuoka University
Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a semiconductor ranging element and a solid-state imaging device in which semiconductor ranging elements are arranged one-dimensionally and two-dimensionally.
  • the resolution of the TOF type distance sensor that is currently realized remains within about 20,000 pixels.
  • the present invention can effectively reduce the influence of background light, thereby enabling high distance measurement accuracy (distance resolution), a wide maximum range and a wide dynamic range, and a TOF type semiconductor range finder and the TOF type
  • An object of the present invention is to provide a TOF type solid-state imaging device in which semiconductor ranging elements are arranged one-dimensionally and two-dimensionally.
  • a semiconductor photoelectric conversion that receives pulse light reflected by an object as an optical signal and converts it into a signal charge in a charge generation region.
  • the potential of the device and the first and second transfer channels having the same semiconductor region force as that of the (port) charge generation region are electrostatically passed through the insulating films formed on the first and second transfer channels, respectively.
  • the first and second transfer gate electrodes that transfer the signal charges generated in the charge generation region alternately through the first and second transfer channels, and (c) the first and second transfer gate electrodes.
  • Electrostatically through the insulating film A first discharge gate electrode that discharges the background light charge generated by the background light in the charge generation region; and (e) a first discharge drain region that receives the background light charge discharged by the first discharge gate electrode.
  • the gist is that it is a semiconductor distance measuring element.
  • the semiconductor distance measuring element is operated by sequentially supplying a control pulse signal to the first and second transfer gate electrodes and the first discharge gate electrode in synchronization with the pulsed light to operate the first and second transfer gate electrodes. It is characterized by measuring the distance to the object from the distribution ratio of the charge accumulated in the drain region.
  • insulating film a silicon oxide film (SiO film) is suitable, but a silicon oxide film (SiO film).
  • the first and second transfer gate electrodes more generally have an insulated gate structure of an insulated gate transistor (MIS transistor) having various insulating films.
  • MIS transistor insulated gate transistor
  • a film or a composite film obtained by laminating a plurality of these films can be used as the gate insulating film of the MIS transistor.
  • Ta O and Bi O lack thermal stability at the interface with polycrystalline silicon
  • the silicon oxide film and A gate insulating film of these composite films may be used.
  • the composite film may have a laminated structure of three or more layers. That is, a gate insulating film containing at least a part of the above-mentioned relative dielectric constant ⁇ force ⁇ 6 or more is preferable. However, in the case of a composite film, it is preferable to select a combination having an effective relative dielectric constant ⁇ force of 6 or more as measured for the entire gate insulating film.
  • a gate insulating film having a ternary compound force such as a Nate (HfAlO) film may also be used. That is, Strontium (Sr), Aluminum (A1), Magnesium (Mg), Yttrium (Y), Hafnium (Hf), Zirconium (Zr), Tantalum (Ta), Bismuth (Bi)!
  • An oxide containing at least silicon nitride or a silicon nitride containing these elements can be used as the gate insulating film.
  • Strontium acid (BaSrTiO) etc. can also be used as a high dielectric constant gate insulating film,
  • a semiconductor photoelectric conversion element that receives pulsed light reflected by an object as an optical signal and converts it into a signal charge in the charge generation region, and (port) the same as the charge generation region.
  • the signal generated in the charge generation region is electrostatically controlled through the insulating films formed on the top of the first and second transfer channels, respectively, as the potential of the first and second transfer channels, which are the power of one semiconductor region.
  • First and second transfer gate electrodes that transfer charges alternately via the first and second transfer channels, and (c) signal charges transferred by the first and second transfer gate electrodes are sequentially stored.
  • the potentials of the first and second floating drain regions and (2) the first discharge channel having the same semiconductor region force as the charge generation region are electrostatically passed through the insulating film formed on the upper portion of the first discharge channel.
  • Pixels having a first discharge gate electrode for discharging the generated background photocharge and (e) a first discharge drain region for receiving the background photocharge discharged by the first discharge gate electrode are arranged in a one-dimensional direction.
  • the gist is that it is a solid-state imaging device. And this solid-state imaging device
  • the control pulse signal is sequentially applied to the first and second transfer gate electrodes and the first discharge gate electrode of all the pixels in synchronization with the norm light, and the first and second floating drain regions are applied to the respective pixels. It is characterized by measuring the distance to the object from the distribution ratio of the accumulated charge.
  • a third aspect of the present invention is: (i) a semiconductor photoelectric conversion element that receives pulsed light reflected by an object as an optical signal and converts it into a signal charge in a charge generation region;
  • the potentials of the first and second transfer channels which have the same semiconductor region force as the region, are electrostatically controlled through insulating films formed on the first and second transfer channels, respectively, in the charge generation region.
  • the first and second transfer gate electrodes that alternately transfer the generated signal charges via the first and second transfer channels, and (c) the signal charges transferred by the first and second transfer gate electrodes in sequence.
  • the potentials of the first and second floating drain regions that accumulate and (2) the first discharge channel having the same semiconductor region force as the charge generation region are passed through an insulating film formed on the upper portion of the first discharge channel.
  • the background light is generated in the charge generation region.
  • a pixel having a first discharge gate electrode for discharging the generated background photocharge and (e) a first discharge drain region for receiving the background photocharge discharged by the first discharge gate electrode is arranged in a two-dimensional matrix.
  • the gist of the present invention is the solid-state imaging device.
  • the solid-state imaging device sequentially applies control pulse signals to the first and second transfer gate electrodes and the first discharge gate electrodes of all the pixels in synchronization with the pulsed light. And measuring the distance from the distribution ratio of the charge accumulated in the second floating drain region to the target, accessing all pixels two-dimensionally, and obtaining a two-dimensional image corresponding to the measured distance. To do.
  • FIG. 1 is a schematic plan view for explaining a layout on a semiconductor chip of a solid-state imaging device (two-dimensional image sensor) according to a first embodiment of the present invention.
  • FIG. 2 shows a half of a pixel of the solid-state imaging device according to the first embodiment of the present invention. It is a schematic top view explaining the structure of a conductor ranging element.
  • FIG. 3 is a schematic cross-sectional view seen from the direction AA in FIG.
  • FIG. 4 is a schematic cross-sectional view seen from the BB direction of FIG.
  • FIG. 6 shows the operation of the pulse light incident on the light receiving gate electrode of the semiconductor distance measuring device according to the first embodiment and the control pulse signal applied to the first transfer gate electrode and the second transfer gate electrode. It is a timing chart explaining the relationship of timing.
  • FIG. 7 is a timing chart for explaining the operation of the solid-state imaging device according to the first embodiment shown in FIG.
  • FIG. 8 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 9 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 10 is a process cross-sectional view (part 3) for explaining the method of manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 11 is a schematic plan view illustrating a configuration of a semiconductor distance measuring element that is a part of a pixel of a solid-state imaging device according to a modification of the first embodiment of the present invention.
  • FIG. 12 is a schematic plan view illustrating the configuration of a semiconductor distance measuring element that is part of a pixel of a solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 13 shows pulse light incident on the light receiving gate electrode of the semiconductor distance measuring element according to the second embodiment and applied to the first transfer gate electrode, the second transfer gate electrode, and the third transfer gate electrode.
  • 3 is a timing chart for explaining the relationship of operation timing with a control noise signal to be performed.
  • FIG. 14 is a schematic cross-sectional view illustrating a schematic configuration of a semiconductor distance measuring element that is a part of a pixel of a solid-state imaging device according to a third embodiment of the present invention.
  • FIG. 15 shows part of a pixel of a solid-state imaging device according to the fourth embodiment of the present invention. It is typical sectional drawing explaining the schematic structure of a semiconductor ranging element.
  • FIG. 16 is a schematic cross-sectional view illustrating a schematic configuration of a semiconductor distance measuring element that is a part of a pixel of a solid-state imaging device according to another embodiment of the present invention.
  • first to fourth embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention
  • the technical idea of the present invention is The material, shape, structure, arrangement, etc. of the component parts are not specified as follows.
  • the technical idea of the present invention can be variously modified within the technical scope described in the claims.
  • the solid-state imaging device (two-dimensional image sensor) according to the first embodiment of the present invention includes a pixel array unit (X to X; X to X;; X to X) and a peripheral circuit unit. (94,
  • a timing control circuit 94 is provided on the upper side of the pixel array portion, and a horizontal shift register 96 is provided on the lower side. Pixel rows X to X; X to X;;
  • each unit pixel X has a photodiode (PD), nj ij
  • TOF pixel circuit 81 having a charge-voltage conversion circuit, an integrator, and a voltage control pulse delay circuit, and a voltage readout buffer amplifier 82.
  • These timing control circuits 94 and 94 By the horizontal shift register 96 and the vertical shift register and a vertical scanning circuit 95 sequentially scans the unit pixels x u in the pixel ⁇ ray unit, read or electronic shutter operation of the pixel signals is performed. That is, in the solid-state imaging device according to the first embodiment of the present invention, the pixel array section is scanned in the vertical direction in units of pixel rows X to X; X to X;; X to X.
  • the pixel signal is read out.
  • Control signals TX1 ( ⁇ 1) and ⁇ 2 ( ⁇ 2) are sent from the timing control circuit 94 to all pixels X to ⁇ ;
  • a physical structure of the TOF pixel circuit 81 in each of the pixels X to X; X to X;; X to X of the solid-state imaging device (TOF distance image sensor) according to the first embodiment will be described.
  • FIG. 1 An example of a plan view for this purpose is shown in FIG.
  • a semiconductor photoelectric conversion element is formed immediately below the light receiving gate electrode 11 shown in the center of FIG. 2, and the first transfer that alternately transfers the signal charges generated by the semiconductor photoelectric conversion element to the left and right sides of the light receiving gate electrode 11
  • a gate electrode 16a and a second transfer gate electrode 16b are disposed.
  • Light that is repeatedly emitted as a control pulse signal from the light source 91 in FIG. 1 is reflected by the object 92 and is shown by a one-dot chain line that circulates around the light receiving gate electrode 11 in FIG. 2 (FIG. 3).
  • the light-shielding film 41 is shown in FIG. 5), and enters the semiconductor photoelectric conversion element through the opening 42. That is, the semiconductor photoelectric conversion element receives pulsed light incident through the opening 42 of the light shielding film 41 as an optical signal, and converts the optical signal into a signal charge.
  • the first floating drain region 23a for accumulating the signal charge transferred by the first transfer gate electrode 16a is on the right side
  • the signal transferred by the second transfer gate electrode 16b is on the right side
  • a second floating drain region 23b for storing a signal charge is arranged on the left side.
  • the right side of FIG. 2 further shows a first reset gate electrode adjacent to the first floating drain region 23a and facing the first floating drain region 23a via the first reset gate electrode 13a and the first reset gate electrode 13a.
  • Source area 24a is located.
  • the second reset gate electrode 13b and the second reset gate facing the second floating drain region 23b via the second reset gate electrode 13b is adjacent to the second floating drain region 23b
  • the second reset gate electrode 13b and the second reset gate facing the second floating drain region 23b via the second reset gate electrode 13b.
  • a source region 24b is further arranged.
  • the first floating drain region 23a, the first reset gate electrode 13a, and the first reset source region 24a form a MOS transistor that becomes the first reset transistor, and the second floating drain region 23b, the second reset gate electrode 13b, 2
  • the MOS transistor that forms the second reset transistor is formed by the reset source region 24b.
  • the control signals R are all set to the high (H) level for the first reset gate electrode 13a and the second reset gate electrode 13B, respectively, and accumulated in the first floating drain region 23a and the second floating drain region 23b. Charge is discharged to the first reset source region 24a and the second reset source region 24b, respectively, and the first floating drain region 23a and the second floating drain region 23b are reset.
  • the signal charges generated by the semiconductor photoelectric conversion element are transferred in opposite directions (left and right directions).
  • the center lines (not shown) of the first transfer gate electrode 16a and the second transfer gate electrode 16b are arranged on the same straight line A-A in the horizontal direction (left-right direction) in FIG. Yes.
  • the light receiving gate electrode measured in the direction perpendicular to the width force of each of the first transfer gate electrode 16a and the second transfer gate electrode 16b measured in the direction orthogonal to the signal charge transfer direction (vertical direction in FIG. 2).
  • a U-shaped first discharge gate electrode 12 a and a second discharge gate electrode 12 b are arranged to face each other along a direction orthogonal to the signal charge transfer direction. That is, as shown in FIG. 2, the center lines (not shown) of the first discharge gate electrode 12a and the second discharge gate electrode 12b are the same in the vertical direction (vertical direction) in FIG. It is placed on the straight line B—B.
  • the first discharge gate electrode 12a is used for the background light charge generated by the background light in the charge generation region in FIG.
  • the second discharge gate electrode 12b discharges upward, and the background light charge generated by the background light in the charge generation region is discharged downward in FIG.
  • the background photocharge discharged by the first discharge gate electrode 12a is received by the first discharge drain region 21a provided in the upper direction of FIG. 2, and the background photocharge discharged by the second discharge gate electrode 12b is 2 is received by the second drain region 21b provided in the downward direction.
  • FIG. 3 is a cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2 as viewed in the direction of the A—A direction.
  • First conductivity type (p-type) semiconductor layer (epitaxial growth layer) 20 and second conductivity type (n-type) surface buried region disposed on semiconductor layer (epitaxial growth layer) 20 22 is shown.
  • the insulating film 31 immediately below the light receiving gate electrode 11 in the center, the surface buried region 22, the semiconductor layer (epitaxial growth layer) 20, and the semiconductor substrate 19 constitute a semiconductor photoelectric conversion element.
  • a part of the first conductivity type (p-type) semiconductor layer (epitaxial growth layer) 20 located immediately below the light receiving gate electrode 11 functions as a charge generation region of the semiconductor photoelectric conversion element.
  • Carriers (electrons) generated in the charge generation region are injected into a part of the surface buried region 22 immediately above the charge generation region.
  • the insulating film 31 extends from directly under the light receiving gate electrode 11 to the left and right first transfer gate electrodes 16a and the second transfer gate electrode 16b, and under the insulating film 31, the light receiving gate electrode 11
  • the surface buried region 22 is arranged so that the direct force also extends to the left and right below the first transfer gate electrode 16a and the second transfer gate electrode 16b. That is, in the surface buried region 22 (the other part of the surface buried region 22) adjacent to the right side of the surface buried region 22 immediately below the light receiving gate electrode 11 (just above the charge generation region), the first transfer gate electrode The part located directly below 16a functions as the first transfer channel.
  • the second transfer gate electrode 16b statically transfer the potentials of the first and second transfer channels through the insulating films 31 formed on the upper portions of the first and second transfer channels, respectively.
  • the electric charge is controlled so that the signal charges are alternately passed through the first and second transfer channels, and the second conductivity type (n-type) first floating drain region 23a and the second floating drain. Transfer each to the rain area 23b.
  • the first floating drain region 23a and the second floating drain region 23b are semiconductor regions having a higher impurity density than the surface buried region 22, respectively. As apparent from FIG. 3, the surface buried region 22 is formed so as to be in contact with the left and right first floating drain regions 23a and second floating drain regions 23b.
  • the first floating drain region 23a is connected to the gate electrode of a signal read transistor (amplification transistor) MA1 constituting the voltage read buffer amplifier 82, and the second floating drain region 23b.
  • the gate electrode of the signal reading transistor (amplifying transistor) MA2 of the voltage reading buffer amplifier 82 is connected to the gate electrode.
  • Signal read transistor (amplification transistor) The source electrode of MA1 is connected to the power supply VDD, and the drain electrode is connected to the source electrode of switching transistor MS1 for pixel selection.
  • the drain electrode of the pixel selection switching transistor MS1 is connected to the vertical signal line B, and the horizontal line selection control signal s is supplied from the vertical shift register and the vertical scanning circuit 95 to the gate electrode.
  • the signal readout transistor (amplification transistor) MA2 has its source electrode connected to the power supply VDD and its drain electrode connected to the source electrode of the switching transistor MS2 for pixel selection.
  • the drain electrode of the pixel selection switching transistor MS2 is connected to the vertical signal line B, and the horizontal electrode is selected as the gate electrode.
  • a selection control signal S is supplied from the vertical shift register and vertical scanning circuit 95.
  • the selection control signal S is set to high (H) level, the switching transistors MS1 and MS2 become conductive, and the first floating drain region 23a and second floating region amplified by the signal readout transistors (amplification transistors) MAI and MA2 A current corresponding to the potential of the drain region 23b flows through the vertical signal lines B and B.
  • FIG. 4 is a cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2 as viewed in the direction of the BB direction.
  • the first conductive type (P type) semiconductor substrate 19 is disposed on the semiconductor substrate 19.
  • First conductivity type (p-type) semiconductor layer (epitaxial growth layer) 20 and second conductivity type (n-type) surface buried region disposed on semiconductor layer (epitaxial growth layer) 20 22 is shown.
  • a semiconductor photoelectric conversion element is constituted by the insulating film 31 immediately below the light receiving gate electrode 11 in the center, the surface buried region 22, the semiconductor layer (epitaxial growth layer) 20, and the semiconductor substrate 19, and the light receiving gate electrode 1 Part of the first conductivity type (p-type) semiconductor layer (epitaxial growth layer) 20 located immediately below 1
  • the function of the semiconductor photoelectric conversion element as a charge generation region, and carriers (electrons) generated in the charge generation region are injected into a part of the surface buried region 22 immediately above the charge generation region, as illustrated in FIG. Just as you did.
  • the insulating film 31 extends from directly below the light receiving gate electrode 11 to the left and right of FIG. 4 (corresponding to the vertical direction of FIG. 2) and below the first discharge gate electrode 12a and the second discharge gate electrode 12b.
  • the surface buried region 22 is arranged so that the force directly below the light receiving gate electrode 11 extends to the left and right to the bottom of the first discharge gate electrode 12a and the second discharge gate electrode 12b. Yes. That is, in the surface buried region (other part of the surface buried region 22) 22 adjacent to the right side of the surface buried region 22 immediately below the light receiving gate electrode 11 (just above the charge generation region), the first discharge gate The part located directly below the electrode 12a functions as the first discharge channel.
  • the second A portion located immediately below the discharge gate electrode 12b functions as a second discharge channel.
  • the first discharge gate electrode 12a and the second discharge gate electrode 12b pass the potentials of the first and second discharge channels through insulating films 31 formed on the upper portions of the first and second discharge channels, respectively.
  • background light charges are transferred to the first conductivity drain region 23a and the second conductivity drain region 23b of the second conductivity type (n-type) through the first and second discharge channels, respectively. .
  • the first floating drain region 23a and the second floating drain region 23b are semiconductor regions having a higher impurity density than the surface buried region 22, respectively. As is apparent from FIG. 4, the surface buried region 22 is formed so as to be in contact with the left and right first floating drain regions 23a and second floating drain regions 23b.
  • the impurity density of the semiconductor layer 20 serving as the charge generation region is lower than the impurity density of the semiconductor substrate 19. That is, the semiconductor substrate 19 has an impurity density of about 4 ⁇ 10 17 cm 3 or more and about 1 ⁇ 10 21 cm 3 or less, and a semiconductor layer (epitaxial growth layer) 20 serving as a charge generation region has an impurity density of 6 ⁇ It is preferably about 10 u cm 3 or more and about 2 X 10 15 cm 3 or less.
  • the semiconductor substrate 19 is a silicon substrate having an impurity density of about 4 X 10 17 cm 3 or more and an l X 10 21 cm 3 or less
  • the semiconductor layer (epitaxial growth layer) 20 is an impurity density of about 6 X 10 u cm 3 or more. 2 x 10 15 cm 3 or less silicon epitaxial If the growth layer 20 is used, a normal CMOS process can be adopted.
  • a silicon epitaxial growth layer 20 of about 3 cm 3 or less is preferable because it is easily available at the factory.
  • the thickness of the silicon epitaxial growth layer 20 may be about 4 to 20 m, preferably about 6 to about LO / zm.
  • the semiconductor layer (epitaxial growth layer) 20 located immediately below the light receiving gate electrode 11 and immediately below the first transfer gate electrode 16a and the second transfer gate electrode 16b on the left and right sides is a p-well and n in a normal CMOS process.
  • the surface buried region 22 has an impurity density of about 5 ⁇ 10 14 cm 3 or more and about 5 ⁇ 10 16 cm 3 or less, typically about 1 ⁇ 10 15 cm 3.
  • the thickness can be about 0.1 to 3 / ⁇ ⁇ , and preferably about 0.5 to 1.5 m.
  • a buried insulating film (buried oxide film) having a shallow trench isolation (STI) structure used for element isolation of a miniaturized integrated circuit is used as the insulating film 31.
  • STI shallow trench isolation
  • other insulating films such as a field oxide film formed by a selective oxidation method called the LOCOS (Local Oxidation of Silicon) method used for element isolation can be used. It is.
  • the thickness of the thermal oxide film may be about 150 nm or more and lOOOnm or less, preferably about 200 nm or more and about 400 nm or less.
  • a control pulse signal as shown in FIG. 6 is applied to the first transfer gate electrode 16 a and the second transfer gate electrode 16 b formed on the insulating film (field oxide film) 31.
  • a constant voltage, for example, 0 V is applied to the central light receiving gate electrode 11.
  • the control pulse signal TX1 IV
  • This charge transfer is performed at high speed.
  • the optical pulse has the waveform shown in A, the amount of electrons transferred to the first floating drain region 23a and the second floating drain region 23b is equal, and the optical pulse is delayed and When it is incident like a waveform, the amount transferred to the second floating drain region 23b on the left side increases.
  • the delay time of the light pulse can be estimated by repeating these processes and calculating the difference in the amount of electrons accumulated in the first floating drain region 23a on the right side and the second floating drain region 23b on the left side.
  • Q is the signal charge transferred and stored in the second floating drain region 23b on the left side, and the signal charge transferred and stored in the first floating drain region 23a on the right side
  • the first discharge gate electrode 12a and the second discharge gate electrode 12b are provided in the vertical direction of the plan view of FIG. That is, the background photocharge is discharged to the first discharge drain region 21a and the second discharge drain region 21b serving as the discharge outlet through the first discharge gate electrode 12a and the second discharge gate electrode 12b.
  • a control noise signal TXD is given to the upper and lower first discharge gate electrodes 12a and second discharge gate electrodes 12b, and as shown in the timing chart of FIG. 6, the first discharge gate electrode 12a and the second discharge gate electrode 12b
  • the time width of the control pulse signal TXD applied to the first transfer gate electrode 16a and the second transfer gate electrode 16b Longer than the time width of the control pulse signals TX1 and TX2. That is, during the period when the light pulse is not projected, the potential of the control pulse signal TXD is increased, and the background light charge generated by the background light is discharged to the first discharge drain region 21a and the second discharge drain region 21b.
  • control pulse signal TX1 is given to the first transfer gate electrode 16a and the control pulse signal TX2 is given to the second transfer gate electrode 16b, and the signal charges are distributed to the left and right, the first discharge gate electrode 12a and the first transfer gate electrode 16a (2)
  • a high potential for example, IV
  • IV a high potential
  • the voltage application method shown in FIG. 4 is an exemplification, and the voltage TXD applied to the first discharge gate electrode 12a and the second discharge gate electrode 12b on the left and right in FIG. 4 is particularly the same voltage. If necessary, it can be discharged even if the earth voltage is increased. As shown in Fig. 4, the background photocharge can be discharged even if the same positive voltage is applied. That is, the voltage TXD applied to the left and right first discharge gate electrodes 12a and the second discharge gate electrode 12b in FIG. 4 can be applied with various flexible voltages, and various voltages can be applied. Thus, the influence of the background photocharge can be effectively removed.
  • the semiconductor distance measuring element As described above, according to the semiconductor distance measuring element according to the first embodiment, a predetermined voltage is applied to the first discharge gate electrode 12a and the second discharge gate electrode 12b! Thus, the background light charge is transferred to the first discharge drain region 21a and the second discharge drain region 21b, and the influence of the background light can be suppressed. If background light is included in the signal, there is shot noise in the light. If there is background light charge, the distance measurement accuracy decreases due to the shot noise.
  • the semiconductor according to the first embodiment According to the distance measuring element, the background photocharge can be effectively eliminated, so that a high distance measurement accuracy (distance resolution) and a maximum distance measurement range can be achieved.
  • all the control signals R are set to the (H) level and accumulated in the first floating drain region 23a and the second floating drain region 23b. Charge is discharged to the first reset source region 24a and the second reset source region 24b, respectively, and the first floating drain region 23a and the second floating drain region 23b are reset.
  • the repetitive pulses TX1 and TX2 are given to the transmission gate electrode 16b at the timing shown in FIG.
  • noise cancellation circuit 84 perform noise scanning, and then perform horizontal scanning. 1
  • the selection of the horizontal line is determined by applying the control signal S to the pixels X to X; X to X;; X to X
  • the noise cancellation circuit 84 is a circuit that samples the signal level and the reset level by ⁇ S and ⁇ R, respectively, and obtains the difference.
  • the noise canceling circuit itself is not so much related to the essence of the present invention, and will be omitted.
  • a predetermined voltage is applied to each of the first discharge gate electrode 12a and the second discharge gate electrode 12b in each pixel. Since the background photocharge is transferred to the first drain region 21a and the second drain region 21b and the influence of the background light can be suppressed, the shot noise caused by the background photo charge can be suppressed. Distance measurement accuracy (distance resolution) and maximum distance measurement range can be achieved.
  • the solid-state imaging device in each pixel, background light charge can be prevented from being accumulated in the first floating drain region 23a and the second floating drain region 23b. Since the signal charge can be accumulated by maximizing the capacitance of the first floating drain region 23a and the second floating drain region 23b, a wide dynamic range can be realized. Furthermore, if the dynamic range is expressed by the maximum value of the signal and the noise level, the noise caused by the background photocharge is reduced, so the dynamic range is increased.
  • a method of manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention will be described with reference to FIGS.
  • the manufacturing method of the semiconductor distance measuring element and the solid-state imaging device described below is an example, and it is needless to say that it can be realized by various other manufacturing methods including this modification.
  • FIG. 8 (a) First shown in FIG. 8 (a) [as shown this [this, 0. 07 ⁇ 0. 0012 ⁇ cm about (impurity density 8 X 10 17 cm 3 of about least about 1 X 10 2Q cm 3) On a p-type semiconductor substrate 19 whose main surface is the (100) plane of p-type having a thickness of about 4 to 20 m and an impurity density of about 6 X 10 13 to 1.5 X 10 15 cm 3 or less An epitaxial substrate on which a silicon epitaxial growth layer 20 is formed is prepared. A thermal oxide film (SiO 2) of about 150 nm is formed on the main surface of this p-type silicon epitaxial growth layer 20
  • the p-well 25 for forming the first drain region 21a and the second drain region 21b shown in FIG. 4 is also formed before and after the paper surface of FIG. Further, at this time, the p-well 25 is simultaneously formed in the peripheral circuit section (not shown) and the read buffer amplifier 82 arranged inside each unit pixel X. In addition, an n-well is formed in the peripheral circuit portion not shown in the same manner.
  • nitride film (Si N) 52 having a thickness of about 200 nm is grown by using the CVD method. Photolithoda on the nitride film 52
  • a photoresist film 53 patterned by the fee technology is formed, and this is used as a mask for reactive ion etching (RIE).
  • RIE reactive ion etching
  • a p-type silicon epitaxial growth layer 20 is formed. to 6 X 10 1Q ⁇ 3 X 11. !!! — Phosphorus ( 31 P +) is ion-implanted at a dose of about 2 to form a surface-buried region ion-implanted layer 54 on the surface of the p-type silicon epitaxial growth layer 20.
  • the nitride film 52 is used for channel stop ion implantation for forming inversion-preventing impurity ions in the element isolation region. Become a mask. Therefore, when inversion-preventing impurity ions are implanted into the element isolation region, it is necessary to prevent the inversion-preventing impurity ions from entering the surface-implanted region ion implantation layer 54 shown in FIG. . Therefore, after removing the photoresist film 53, the opening of the nitride film 52 above the ion implantation layer 54 for the surface buried region shown in FIG.
  • a photoresist film is applied, and this is patterned by a photolithography technique to form an element isolation groove forming etching mask (first etching mask).
  • the thermal oxide film (SiO 2) is etched by RIE using the photoresist film as a mask. So
  • a mask (second etching mask) is formed.
  • Device elements consisting of this thermal oxide film (SiO 2)
  • an element isolation groove having a depth of 150 ⁇ m or more and lOOOnm or less, preferably 200 nm or more and 700 nm or less is formed by RIE on the surface of the surface buried region 22.
  • element isolation grooves are formed in the element isolation regions of the force peripheral circuit and the read buffer amplifier 82 which are not shown.
  • the insulating film 31 is deposited on the entire surface so as to be 50 to LOOnm thicker than the depth of the element isolation groove, and the element isolation groove is filled up.
  • polishing is performed by chemical mechanical polishing (CMP) until the surface of the p-well 25 is exposed, and an insulating film 31 is embedded in the element isolation trench as shown in FIG. 9 (f).
  • CMP chemical mechanical polishing
  • the insulating film 31 is similarly embedded in the element isolation trenches in the element isolation regions of the peripheral circuit and the read buffer amplifier 82 to form a field oxide film.
  • a dummy oxide film having a film thickness of several tens of nm is formed on the surface of the p-well 25. At this time A dummy oxide film is also formed in the p-well Zn-well of the peripheral circuit and the p-well device formation region of the read buffer amplifier 82.
  • V control gate threshold voltage control
  • the p-well 25 of the peripheral circuit is covered with a photoresist film by photolithography, and then an impurity for controlling the gate threshold voltage of the pMOS is ion-implanted.
  • the photoresist film is removed and the pattern of the photoresist film is formed on the region other than the p-well 25 by the photolithographic technique, and then the peripheral circuit of the peripheral circuit and the p of the read buffer amplifier 82 are formed.
  • an impurity for controlling the gate threshold voltage of the nMOS is ion-implanted into the p wel 25.
  • the photoresist film is removed.
  • a dummy oxide film used as a protective film during V-controlled ion implantation is used.
  • FIG. 9 (g) the surface of the p-well 25 is thermally oxidized to form a gate oxide film 32.
  • a polysilicon film 10 is deposited on the entire surface of the gate oxide film 32 by a CVD method to about 200 to 400 nm.
  • a photoresist film 55 patterned by a photolithography technique is formed on the polysilicon film 10.
  • the polysilicon film 10 is etched by reactive ion etching (RIE) or the like as shown in FIG.
  • RIE reactive ion etching
  • a source Z drain region is formed in the n-well of the peripheral circuit.
  • the p-well 25 shown in Fig. 10 (j) the peripheral circuit of the peripheral circuit, and the p-well of the reading buffer amplifier 82, and the first reset gate electrode 13a and the second reset on the p-well.
  • the gate electrode 13b and the like are covered with a new photoresist film.
  • a polysilicon gate electrode of the n ⁇ E le as a mask, in a self-alignment manner, ion implantation of boron (+ U B) at a dose 1 0 15 cm_ 2 orders.
  • boron (+ U B) is ion-implanted in the polysilicon gate electrode of the n Ueru.
  • 10 as a mask a first reset gate electrode 13a and the second reset gate electrode 13b as shown in (j), in a self-aligned manner, arsenic p Ueru 25 (75 As +) to 10 15 CM_ 2 of the order one Ion implantation.
  • arsenic ( 75 As +) is also ion-implanted into the first reset gate electrode 13 a and the second reset gate electrode 13 b and the polysilicon gate electrode on the p-well and the like of the peripheral circuit (not shown).
  • arsenic ( 75 As +) force ions are also implanted into the first discharge gate electrode 12a and the second discharge gate electrode 12b before and after the paper surface of FIG. 10 (i). Thereafter, the photoresist film is removed.
  • the p-type semiconductor substrate 19 is heat-treated with one g of (g). When the p-type semiconductor substrate 19 is heat-treated, impurities are diffused.
  • the n-well in the peripheral circuit (not shown) is a p-type source Z drain region, and the p-well 25 shown in FIG. A first floating drain region 23a, a second floating drain region 23b, a first reset source region 24a, and a second reset source region 24b are formed. Force not shown In FIG. 10 (k), the first drain region 21a and the second drain region 21b are also formed in the p-well 25 before and after the paper surface. Similarly, n-type source / drain regions are formed in p-wells and the like of peripheral circuits not shown.
  • the first Lise Ttogeto electrode 13a, the second reset gate electrode 13b, is arsenic (75 As +) force ion implantation to the first discharge gate electrode 12a and the second emissions gate electrode 13 ⁇ 4. Implanted arsenic (75 As +) Since also active I spoon, a first reset gate electrode 13a and the second reset gate electrode 13b is low resistance reduction. The n-well gate electrode of the peripheral circuit not shown in the figure also has a low resistance.
  • This interlayer insulating film consists of an oxide film (CVD—SiO) with a thickness of about 0.5 m deposited by the CVD method, and this oxide film (CVD—S).
  • Various dielectric films such as a composite film composed of a two-layer structure can be used.
  • the upper BPSG film of this composite film is reflowed to flatten the surface of the interlayer insulating film.
  • patterning using photolithography technology Using the etched photoresist film as a mask, the interlayer insulating film is etched by RIE or ECR ion etching to form a contact hole connecting the metal wiring layer and the transistor. Thereafter, the photoresist film used for forming the contact hole is removed.
  • an aluminum alloy film Al—Si, Al—Cu—Si
  • silicon or the like is formed by sputtering or electron beam vacuum deposition.
  • a photoresist film mask is formed, and using this mask, an aluminum-alloy alloy film is patterned by RIE.
  • a metal wiring layer is formed to connect the vertical signal lines and horizontal scanning lines connecting the pixels, or the transistors of the peripheral circuits. Further, another interlayer insulating film is deposited on the metal wiring layer, and a metal film having an opening 42 is formed immediately above the light receiving gate electrode 11 of each pixel by using a photolithography technique. To do.
  • the first embodiment of the present invention is implemented.
  • the solid-state imaging device according to the embodiment is completed.
  • a PSG film or a nitride film is used for the passivation film.
  • the first discharge gate electrode 12a, the second discharge gate electrode 12b, 1) Exhaust drain region 21a, 2nd drain region 21b, etc. can be added to the standard CMOS image sensor manufacturing process by changing the element isolation region pattern and gate electrode pattern. It can be manufactured without accompanying.
  • the surface buried region 22 can be formed by adding a simple process that can be performed simply by forming the surface buried region 22 by ion implantation or the like as an additional process to the standard CMOS image sensor manufacturing process. realizable
  • the first discharge gate electrode 12a, the first A structure in which the background discharge caused by the background light can be effectively removed by simultaneously forming the 2 discharge gate electrode 12b, the first discharge drain region 21a and the second discharge drain region 2lb can be easily manufactured.
  • a TOF type distance image sensor capable of high-speed signal transfer similar to a CCD can be obtained by simply adding a process for forming an n-type surface buried region 22 serving as a transfer channel. It can be realized by MOS process.
  • the center lines (not shown) of the first transfer gate electrode 16a and the second transfer gate electrode 16b on the plane pattern. are arranged on the same straight line A—A in the horizontal direction (left-right direction) in FIG. 2, and are measured in the direction perpendicular to the signal charge transfer direction (vertical direction in FIG. 2) and the first transfer gate electrode 16a. 2
  • Each width force of the transfer gate electrode 16b is narrower than the width of the light receiving gate electrode 11 measured in the direction orthogonal to each other.
  • the first transfer gate electrode measured in the direction (vertical direction in FIG. 11) perpendicular to the signal charge transfer direction such as the semiconductor distance measuring device according to the modification of the first embodiment shown in FIG.
  • the topology in which the width of each of 16a and the second transfer gate electrode 16b is equal to the width of the light receiving gate electrode 11 measured in the orthogonal direction is also determined by the first transfer gate electrode 16a and the second transfer gate electrode 16b. This is possible although there are difficulties in the complete transfer of signal charge.
  • the rectangular first discharge gate electrode 12a and the second discharge gate electrode 12b are arranged to face each other along a direction orthogonal to the signal charge transfer direction.
  • the first discharge gate electrode 12a shows the background photocharge generated in the charge generation region by the background light.
  • the second discharge gate electrode 12b functions to discharge the background light charge generated in the charge generation region in the downward direction in FIG. 11 to suppress the influence of the background light. Is possible.
  • the first discharge gate electrode 12a applies a predetermined voltage to the second discharge gate electrode 12b!
  • the background photo charge is transferred to the first drain region 21a and the second drain region 21b, and the influence of the background light can be suppressed, so that the shot noise caused by the background photo charge can be suppressed.
  • High distance measurement accuracy (distance resolution) and maximum distance measurement range can be achieved.
  • the semiconductor distance measuring device it is possible to prevent the accumulation of background light charges in the first floating drain region 23a and the second floating drain region 23b, and Since the signal charge can be accumulated by maximizing the capacity of the floating drain region 23a and the second floating drain region 23b, a wide dynamic range can be realized. Furthermore, if the dynamic range is expressed by the maximum value of the signal and the noise level, the noise due to the background photocharge is reduced, so that the dynamic range is increased.
  • the overall configuration of the solid-state imaging device (two-dimensional image sensor) according to the second embodiment of the present invention is the same as the block diagram shown in FIG. Pixels X to X; X to X;; X to X of the solid-state imaging device according to the embodiment
  • the structure of the semiconductor ranging element that functions as the TOF pixel circuit 81 in X is shown in Fig. 12.
  • planar structure of the semiconductor distance measuring element according to the first embodiment is different.
  • the semiconductor distance measuring element according to the second embodiment of the present invention has a function of canceling the background light component by reading out the component of the background light to the outside. Therefore, as shown in FIG. 12, the first floating drain region 23a for accumulating the signal charges transferred by the first transfer gate electrode 16a accumulates the signal charges transferred by the second transfer gate electrode 16b on the right side.
  • a second floating drain region 23b is disposed on the left side.
  • a reset source region 24a is arranged.
  • the left side of FIG. 12 is adjacent to the second floating drain region 23b, the second reset gate electrode 13b, and the second reset source facing the second floating drain region 23 via the second reset gate electrode 13b.
  • a region 24b is further arranged.
  • the semiconductor ranging element in the semiconductor ranging element according to the second embodiment, signal charges generated by the semiconductor photoelectric conversion element are transferred in opposite directions (left and right directions).
  • the center lines (not shown) of the first transfer gate electrode 16a and the second transfer gate electrode 16b are arranged on the same straight line in the horizontal direction (left-right direction) in FIG.
  • the center lines of the first transfer gate electrode 16a and the second transfer gate electrode 16b do not coincide with the center line of the light receiving gate electrode 11, and the light receiving gate electrode The centerline is located above the 11 centerline! /
  • the width force of each of the first transfer gate electrode 16a and the second transfer gate electrode 16b measured in the direction orthogonal to the signal charge transfer direction is orthogonal. Even if the area of the light receiving portion immediately below the light receiving gate electrode 11 is increased by making it narrower than the width of the light receiving gate electrode 11 measured in the direction of the first transfer gate, the first transfer gate electrode 16a and the second transfer gate electrode 16b The fact that the signal charges can be completely transferred by means of the same design philosophy as the structure of the semiconductor distance measuring element according to the first embodiment shown in the plan view of FIG.
  • the third transfer gate electrode 16e is disposed above the direction of FIG. 12 along the direction orthogonal to the signal charge transfer direction. That is, as shown in FIG. 12, the center line (not shown) of the third transfer gate electrode 16e is arranged on a straight line along the vertical direction (vertical direction) in FIG.
  • the third transfer gate electrode 16e is formed at the upper portion of the third transfer channel with the potential of the third transfer channel formed of the surface buried region 22 which is the same semiconductor region as the charge generation region shown in FIGS.
  • the background photocharge is transferred through the third transfer channel under electrostatic control through the insulating film 31.
  • the background photocharge transferred by the third transfer gate electrode 16e is accumulated in the third floating drain region 23c.
  • an upward U-shaped discharge gate electrode 12 is formed in the lower part of FIG. 12 along the direction orthogonal to the signal charge transfer direction and facing the pattern of the third transfer gate electrode 16e. It is in place.
  • the discharge gate electrode 12 discharges the background light charge generated by the background light in the charge generation region in the downward direction in FIG.
  • the background photocharge discharged by the discharge gate electrode 12 is received by the discharge drain region 21 provided in the downward direction in FIG.
  • a timing chart of control pulses given to the semiconductor distance measuring element according to the second embodiment is as shown in FIG.
  • the signal charge due to the optical pulse signal generated under the light receiving gate electrode 11 is transferred to the first floating drain region 23a and the second floating drain region 23b by the first transfer gate electrode 16a and the second transfer gate electrode 16b, respectively. .
  • the effect of background light can be reduced by subtracting the signal charge component force due to the first transfer gate electrode 16a and the second transfer gate electrode 16b from the background light charge due to the third transfer gate electrode 16e.
  • a predetermined voltage is applied to the discharge gate electrode 12, and the background photocharge is transferred to the discharge drain region 21.
  • the background photocharge is transferred to the third floating drain region 23c using the third transfer gate electrode 16e, and this background photocharge is transferred to the signal charge component by the first transfer gate electrode 16a and the second transfer gate electrode 16b. Since the force can be subtracted, the influence of background light can be reduced. For this reason, since the influence of background light can be suppressed, shot noise caused by the background photocharge can be suppressed, thereby achieving high distance measurement accuracy (distance resolution) and maximum distance measurement range.
  • the semiconductor ranging element according to the second embodiment accumulation of background photocharge in the first floating drain region 23a and the second floating drain region 23b can be prevented, and the first floating drain region can be prevented. Since the signal charge can be accumulated by maximizing the capacitance of the active region 23a and the second floating drain region 23b, a wide dynamic range can be achieved. Furthermore, if the dynamic range is expressed by the maximum value of the signal and the noise level, the noise due to the background photocharge is reduced, so that the dynamic range is increased.
  • the solid-state imaging device in each pixel, background light charge can be prevented from being accumulated in the first floating drain region 23a and the second floating drain region 23b, and the first floating drain can be prevented. Since signal charges can be accumulated by maximizing the capacitance of the region 23a and the second floating drain region 23b, a wide dynamic range can be realized. Furthermore, if the dynamic range is expressed by the maximum value of the signal and the noise level, the noise caused by the background photocharge is reduced, so that the dynamic range is increased.
  • the overall configuration of the solid-state imaging device (two-dimensional image sensor) according to the third embodiment of the present invention is the same as the block diagram shown in FIG. Pixels X to X; X to X;; X to X of the solid-state imaging device according to the embodiment
  • the structure of the semiconductor ranging element that functions as the TOF pixel circuit 81 in X is shown in Fig. 14.
  • the cross-sectional structure of the semiconductor distance measuring device according to the first embodiment is different in that the surface buried region 22 is not provided.
  • the planar structure is the same as the planar structure of the semiconductor distance measuring element according to the first embodiment shown in FIG.
  • FIG. 14 (a) corresponds to the cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2 as viewed from the A—A direction, and shows the first conductivity type (p-type) semiconductor substrate 19 and the semiconductor substrate 19 A semiconductor layer (epitaxial growth layer) 20 of the first conductivity type (P type) disposed above is shown.
  • the insulating film 31 immediately below the light receiving gate electrode 11 in the center, the semiconductor layer (epitaxial growth layer) 20 and the semiconductor substrate 19 constitute a semiconductor photoelectric conversion element.
  • a part of the first conductivity type (P-type) semiconductor layer (epitaxial growth layer) 20 located immediately below the light receiving gate electrode 11 functions as a charge generation region of the semiconductor photoelectric conversion element.
  • the insulating film 31 extends from directly under the light receiving gate electrode 11 to the left and right first transfer gate electrodes 16a and the second transfer gate electrode 16b. Under the insulating film 31, the light receiving gate electrode 11
  • the semiconductor layer (epitaxial growth layer) 20 is disposed so that the direct force also extends to the left and right below the first transfer gate electrode 16a and the second transfer gate electrode 16b.
  • a semiconductor layer (epitaxial growth layer) 20 which is a charge generation region immediately below the light receiving gate electrode 11 is directly below a part of the first transfer gate electrode 16a on the right side of the semiconductor layer (epitaxial growth layer) 20. The part located at is functioning as the first transfer channel.
  • the part located directly under the electrode 16b functions as the second transfer channel.
  • the first transfer gate electrode 16a and the second transfer gate electrode 16b apply the potentials of the first and second transfer channels via the insulating films 31 formed on the upper portions of the first and second transfer channels, respectively.
  • the signal charges are transferred electrostatically and alternately to the first conductivity drain region 23a and the second conductivity drain region 23b of the second conductivity type (n-type) via the first and second transfer channels, respectively. .
  • FIG. 14 (b) shows a cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2 in which the BB direction force is also seen.
  • the first conductive type (P type) semiconductor substrate 19 and the top of the semiconductor substrate 19 are shown in FIG.
  • a first conductivity type (p-type) semiconductor layer (epitaxial growth layer) 20 is shown in FIG.
  • the insulating film 31 immediately below the light receiving gate electrode 11 in the center, the semiconductor layer (epitaxial growth layer) 20 and the semiconductor substrate 19 constitute a semiconductor photoelectric conversion element, and the first is located immediately below the light receiving gate electrode 11.
  • a part of the conductive type (p-type) semiconductor layer (epitaxial growth layer) 20 functions as a charge generation region of the semiconductor photoelectric conversion element.
  • the insulating film 31 is located directly below the light receiving gate electrode 11 and below the first discharge gate electrode 12a and the second discharge gate electrode 12b on the left and right of FIG. 14B (corresponding to the vertical direction in FIG. 2). Under this insulating film 31, a semiconductor layer (epitaxial growth) is formed so that the force directly below the light-receiving gate electrode 11 also extends to the left and right under the first discharge gate electrode 12a and the second discharge gate electrode 12b. Layer) 20 is arranged. That is, another part of the semiconductor layer (epitaxial growth layer) 20 adjacent to the right side of the semiconductor layer (epitaxial growth layer) 20 immediately below the light receiving gate electrode 11 (immediately above the charge generation region) is the first discharge gate.
  • the portion located directly below the electrode 12a functions as the first discharge channel.
  • the second discharge gate The portion located directly below the electrode 12b functions as the second discharge channel.
  • the first discharge gate electrode 12a and the second discharge gate electrode 12b allow the potentials of the first and second discharge channels to pass through the insulating films 31 formed on the upper portions of the first and second discharge channels, respectively. Electrostatically control the background photo charge Then, the data are transferred to the first conductive drain region 23a and the second floating drain region 23b of the second conductivity type (n-type) through the first and second discharge channels, respectively.
  • the impurity density of the semiconductor layer 20 serving as the charge generation region is lower than the impurity density of the semiconductor substrate 19.
  • the semiconductor substrate 19 has an impurity density of about 4 ⁇ 10 17 cm 3 or more and about 1 ⁇ 10 21 cm 3 or less
  • the semiconductor layer (epitaxial growth layer) 20 serving as a charge generation region has an impurity density of 6 ⁇ 10 u C m It is preferably about 3 or more and about 2 X 10 15 cm 3 or less.
  • the semiconductor substrate 19 is a silicon substrate having an impurity density of about 4 ⁇ 10 17 cm 3 or more and l ⁇ 10 21 cm 3 or less, and the semiconductor layer (epitaxial growth layer) 20 is an impurity density of about 6 ⁇ 10 u cm 3 or more. If the silicon epitaxial growth layer 20 is about 2 X 10 15 cm 3 or less, a normal CMOS process can be adopted.
  • the thickness of the silicon epitaxial growth layer 20 may be about 4 to 20 / zm, preferably about 6 to 10 m.
  • a semiconductor layer (epitaxial growth layer) 20 located immediately below the light receiving gate electrode 11 and directly below the first transfer gate electrode 16a and the second transfer gate electrode 16b on the left and right sides is a p-well in a normal CMOS process. It is a territory where there are n and uels!
  • the rest is substantially the same as the semiconductor distance measuring element according to the first embodiment, and therefore, a duplicate description is omitted, but as with the semiconductor distance measuring element according to the first embodiment.
  • the semiconductor distance measuring element according to the third embodiment is configured as a pixel
  • the influence of background light can be effectively reduced, and thereby high distance measurement accuracy (distance resolution), wide, maximum distance measurement range and wide dynamic range can be achieved.
  • the structure of the semiconductor ranging element that functions as the TOF pixel circuit 81 in X is shown in Fig. 15.
  • the cross-sectional structure of the semiconductor ranging element according to the third embodiment is the first conductive instead of the “semiconductor layer (epitaxial growth layer) 20 disposed on the semiconductor substrate 19”.
  • the difference is that a type (P type) semiconductor substrate 18 is used.
  • the planar structure is the same as the planar structure of the semiconductor distance measuring element according to the first embodiment shown in FIG. 2, a duplicate description is omitted.
  • the semiconductor substrate 18 preferably has an impurity density of about 6 ⁇ 10 u cm 3 or more and about 2 ⁇ 10 15 cm 3 or less.
  • FIG. 15 (a) corresponds to the cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2 as viewed from the direction A—A.
  • the insulating film 31 directly under the light receiving gate electrode 11 in the center and the semiconductor substrate 18 And constitutes a semiconductor photoelectric conversion element.
  • a part of the first conductivity type (P type) semiconductor substrate 18 located immediately below the light receiving gate electrode 11 functions as a charge generation region of the semiconductor photoelectric conversion element.
  • a part of the semiconductor substrate 18 on the right side of the semiconductor substrate 18 that becomes a charge generation region immediately below the light receiving gate electrode 11 and a portion located immediately below the first transfer gate electrode 16a functions as a first transfer channel. Yes.
  • the portion located immediately below the second transfer gate electrode 16b functions as the second transfer channel.
  • the first transfer gate electrode 16a and the second transfer gate electrode 16b statically transfer the potentials of the first and second transfer channels through insulating films 31 formed on the upper portions of the first and second transfer channels, respectively. Electrically controlled to transfer the signal charge to the second conductivity type (n-type) first floating drain region 23a and the second floating drain region 23b alternately via the first and second transfer channels, respectively.
  • FIG. 15B is a cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2 in which the BB direction force is also seen.
  • the semiconductor substrate 18 adjacent to the right side of the semiconductor substrate 18 directly under the light receiving gate electrode 11 is shown in FIG.
  • the other portion of the semiconductor substrate 18 located immediately below the first discharge gate electrode 12a functions as the first discharge channel, and the other one of the semiconductor substrates 18 adjacent to the left side of the semiconductor substrate 18 directly below the light receiving gate electrode 11 is used.
  • a portion located immediately below the second discharge gate electrode 12b functions as a second discharge channel.
  • the first discharge gate electrode 12a and the second discharge gate electrode 12b are The potentials of the first and second discharge channels are electrostatically controlled through the insulating films 31 formed on the upper portions of the first and second discharge channels, respectively.
  • the data is transferred to the first floating drain region 23a and the second floating drain region 23b of the second conductivity type (n-type) through the channel.
  • the semiconductor distance measuring element according to the fourth embodiment is configured as a pixel
  • the influence of background light can be effectively reduced, and thereby high distance measurement accuracy (distance resolution), wide, maximum distance measurement range and wide dynamic range can be achieved.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the entire configuration of the solid-state imaging device (two-dimensional image sensor) using the semiconductor distance measuring element shown in FIG. 16 as the pixel is the same as the block diagram shown in FIG.
  • the planar structure is the same as the planar structure of the semiconductor distance measuring element according to the first embodiment shown in FIG.
  • FIG. 16 corresponds to the cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2 used in the description of the solid-state imaging device according to the first embodiment, as viewed in the direction of the A—A direction.
  • a surface growth region 63 of a second conductivity type (p-type) disposed on the semiconductor layer (epitaxial growth layer) 62 is shown.
  • the insulating film 31 immediately below the light receiving gate electrode 11 in the center, the surface buried region 63, the semiconductor layer (epitaxial growth layer) 62, and the semiconductor substrate 61 constitute a semiconductor photoelectric conversion element.
  • a part of the first conductivity type (n-type) semiconductor layer (epitaxial growth layer) 62 located immediately below the light receiving gate electrode 11 functions as a charge generation region of the semiconductor photoelectric conversion element. Carriers (holes) generated in the charge generation region are injected into a part of the surface buried region 63 immediately above the charge generation region.
  • the insulating film 31 extends from directly under the light receiving gate electrode 11 to the left and right first transfer gate electrodes 16a and the second transfer gate electrode 16b. Under the insulating film 31, the light receiving gate electrode 11
  • the surface buried region 63 is arranged so that the direct force also extends to the right and left below the first transfer gate electrode 16a and the second transfer gate electrode 16b. That is, in the surface buried region (another part of the surface buried region 63) 63 adjacent to the right side of the surface buried region 63 immediately below the light receiving gate electrode 11 (immediately above the charge generation region) 63, the first transfer gate electrode The part located directly below 16a functions as the first transfer channel.
  • the second transfer gate electrode 16b statically transfer the potentials of the first and second transfer channels through the insulating films 31 formed on the upper portions of the first and second transfer channels, respectively. Electrically controlled to transfer the signal charge to the second conductivity type (p-type) first floating drain region 23a and second floating drain region 23b alternately via the first and second transfer channels, respectively. To do.
  • the first floating drain region 23a and the second floating drain region 23b are semiconductor regions having a higher impurity density than the surface buried region 63, respectively. As is apparent from FIG. 16, the surface buried region 63 is formed so as to be in contact with the left and right first floating drain regions 23a and second floating drain regions 23b.
  • the surface immediately below the light receiving gate electrode 11 (immediately above the charge generation region) as in FIG.
  • the portion located immediately below the first discharge gate electrode 12a functions as the first discharge channel.
  • the second discharge gate electrode 12b The part located directly below functions as the second discharge channel.
  • first discharge gate electrode 12a and the second discharge gate electrode 12b statically apply the potentials of the first and second discharge channels through the insulating films 31 formed on the upper portions of the first and second discharge channels, respectively. Electrically controlled to transfer background photocharges to the first and second floating drain regions 23a and 23b of the second conductivity type (p-type) through the first and second discharge channels, respectively. This is easy to understand.
  • the force exemplarily described for the TOF type distance image sensor as the two-dimensional solid-state imaging device (area sensor) is the semiconductor of the present invention. Ranging elements should not be interpreted as being limited to being used only for pixels in 2D solid-state imaging devices.
  • line sensor solid-state imaging device
  • the influence of background light can be effectively reduced, whereby a TOF type semiconductor distance measuring element having high distance measurement accuracy (distance resolution), a wide maximum distance measurement range, and a wide dynamic range.
  • a TOF type semiconductor distance measuring element having high distance measurement accuracy (distance resolution), a wide maximum distance measurement range, and a wide dynamic range. Since the TOF type solid-state imaging device in which the TOF type semiconductor ranging elements are arranged one-dimensionally and two-dimensionally can be provided, it can be applied to the field of distance sensors for automobiles and the field of acquisition and generation of three-dimensional images. It can also be used in the field of motion analysis and game consoles for athletes using 3D images.

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Abstract

　半導体光電変換素子が生成した信号電荷が互いに反対方向に転送されるように、第１転送ゲート電極（１６ａ）と第２転送ゲート電極（１６ｂ）のそれぞれの中心線が同一直線上に配置され、信号電荷の転送方向に沿って、コの字型の第１排出ゲート電極（１２ａ）と第２排出ゲート電極（１２ｂ）とが対向配置される。第１排出ゲート電極（１２ａ）は、背景光が電荷生成領域で生成した背景光電荷を排出し、第２排出ゲート電極（１２ｂ）は、背景光が電荷生成領域で生成した背景光電荷を排出する。第１排出ゲート電極（１２ａ）により排出された背景光電荷は、第１排出ドレイン領域（２１ａ）に受け入れられ、第２排出ゲート電極（１２ｂ）により排出された背景光電荷は、第２排出ドレイン領域（２１ｂ）に受け入れられる。

Description

明 細 書
半導体測距素子及び固体撮像装置
技術分野
[0001] 本発明は半導体測距素子及び半導体測距素子を 1次元及び 2次元配列した固体 撮像装置に関する。
背景技術
[0002] R.宫川（R. Miyagawa)他 1名， 「CCDを用いた距離測定センサ（CCD- based range -finding sensor) ,米国電子電気学会（IEEE)トランズアクション.オン.エレクトロン.デ バイセス (Transaction on Electron Devices) ,米国， 1997年 10月 ,第 44卷，第 10号 , p. 1648— 1652に記載のように、 1997年に発表された CCDを用いた 1次元の距 離画像センサを発端とし、光の飛行時間を用いて距離画像を取得する光飛行時間 型 (TOF)型距離センサの開発が多方面で進んで 、る。
[0003] し力しながら、現在実現されている TOF型距離センサの解像度は、 2万画素以内 程度に留まっている。又、 CCDを用いた方式の場合、画素数が大きくなると画素の 駆動が難しくなり、 CMOSと CCDの混在プロセスを用いた方式では、製作コストが高 くなる。
[0004] 一方、参照して本明細書に繰り込む特開 2004— 294420号公報に記載のように、 本発明者の一人は、高感度化に有効で且つ電荷転送を高速に行う CMOS技術に 基づく手法を既に提案して 1ヽる。
発明の開示
[0005] し力し従来の TOF型距離画像センサは、背景光の影響を有効に低減できないもの であった。背景光が信号に含まれると、光にはショットノイズがあるので、背景光による ノ ィァス電荷があると、そのショットノイズによって、距離計測精度が低下する。又、例 えば、もし、光飛行時間型 (TOF)型距離センサの浮遊ドレイン領域に、 10000電子 溜められるとしたときに、背景電荷が 5000個分占められたとすると、信号電荷分とし ては、 5000個分しか溜められないことになり、ダイナミックレンジが減る。ダイナミック レンジが、信号との最大値と、ノイズレベルということで表されたとすればノイズが増え ることによつてもダイナミックレンジが減る。
[0006] 本発明は、背景光の影響を有効に低減でき、これにより高い距離計測精度 (距離 分解能）、広い最大測距範囲及び広いダイナミックレンジを有した TOF型半導体測 距素子及びこの TOF型半導体測距素子を 1次元及び 2次元配列した TOF型固体撮 像装置を提供することを目的とする。
[0007] 上記目的を達成するために、本発明の第 1の態様は、（ィ)対象物が反射したパル ス光を光信号として受光し、電荷生成領域で信号電荷に変換する半導体光電変換 素子と、（口)電荷生成領域と同一の半導体領域力 なる第 1及び第 2転送チャネル の電位をこの第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜を介し て静電的に制御し、電荷生成領域において生成した信号電荷を、第 1及び第 2転送 チャネルを介して交互に転送する第 1及び第 2転送ゲート電極と、（ハ)第 1及び第 2 転送ゲート電極により転送された信号電荷を、順次それぞれ蓄積する第 1及び第 2浮 遊ドレイン領域と、（二)電荷生成領域と同一の半導体領域からなる第 1排出チャネル の電位をこの第 1排出チャネルの上部に形成された絶縁膜を介して静電的に制御し 、背景光が電荷生成領域で生成した背景光電荷を排出する第 1排出ゲート電極と、 ( ホ)第 1排出ゲート電極により排出された背景光電荷を受け入れる第 1排出ドレイン領 域とを備える半導体測距素子であることを要旨とする。そして、この半導体測距素子 は、第 1、第 2転送ゲート電極及び第 1排出ゲート電極に、パルス光と同期して、順次 制御パルス信号を与えて動作させることにより、第 1及び第 2浮遊ドレイン領域に蓄積 された電荷の配分比から対象物までの距離を測定することを特徴とする。ここで、「絶 縁膜」としては、シリコン酸ィ匕膜 (SiO膜)が好適であるが、シリコン酸ィ匕膜 (SiO膜）
2 2 以外の種々の絶縁膜の使用を妨げるものではない。即ち、第 1及び第 2転送ゲート電 極は、より一般的には、種々の絶縁膜を有する絶縁ゲート型トランジスタ (MISトラン ジスタ)の絶縁ゲート構造をなしている。例えば、シリコン酸ィ匕膜 (SiO膜) /シリコン
2
窒化膜 (Si N膜) Zシリコン酸ィ匕膜 (SiO膜)の 3層積層膜からなる ONO膜とすれば
3 4 2
、比誘電率 ε = 5〜5. 5と同程度が得られる。更に、 ε = 6であるストロンチウム酸 化物（SrO)膜、 ε = 7であるシリコン窒化物（Si Ν )膜、 ε = 8〜： L 1であるアルミ- r 3 4 r
ゥム酸化物（AI O )膜、 ε = 10であるマグネシウム酸化物（MgO)膜、 ε = 16〜17 であるイットリウム酸ィ匕物 (Y O )膜、 ε = 22〜23であるハフニウム酸ィ匕物 (HfO )膜
2 3 r 2
、 ε = 22〜23であるジルコニウム酸化物（ZrO )膜、 ε = 25〜27であるタンタル酸 r 2 r
化物（Ta O )膜、 ε =40であるビスマス酸化物（Bi O )膜のいずれか一つの単層
2 5 r 2 3
膜或いはこれらの複数を積層した複合膜が MISトランジスタのゲート絶縁膜として使 用可能である。 Ta Oや Bi Oは多結晶シリコンとの界面における熱的安定性に欠け
2 5 2 3
る（尚、ここで例示したそれぞれの比誘電率 ε の値は、製造方法により変化しうるの で、場合によりこれらの値力も逸脱しうるものである。 ) ο更に、シリコン酸ィ匕膜とこれら の複合膜のゲート絶縁膜でも良い。複合膜は 3層以上の積層構造でも良い。即ち、 少なくとも、一部に上記の比誘電率 ε 力 〜 6以上の材料を含むゲート絶縁膜が好 ましい。但し、複合膜の場合はゲート絶縁膜全体として測定される実効的な比誘電率 ε 力 〜 6以上になる組み合わせを選択することが好ましい。又、ハフニウム 'アルミ reff
ネート (HfAlO)膜のような 3元系の化合物力もなるゲート絶縁膜でも良い。即ち、スト ロンチウム（Sr)、アルミニウム（A1)、マグネシウム（Mg)、イットリウム (Y)、ハフニウム (Hf)、ジルコニウム（Zr)、タンタル (Ta)、ビスマス（Bi)の!、ずれか一つの元素を少 なくとも含む酸ィ匕物、又はこれらの元素を含むシリコン窒化物がゲート絶縁膜として 使用可能である。尚、強誘電体のチタン酸ストロンチウム（SrTiO )、ノリウム'チタン
3
酸ストロンチウム (BaSrTiO )等も高誘電率のゲート絶縁膜して使用可能であるが、
3
多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス 特性に対する考慮が必要になる。
本発明の第 2の態様は、（ィ)対象物が反射したパルス光を光信号として受光し、電 荷生成領域で信号電荷に変換する半導体光電変換素子と、（口)電荷生成領域と同 一の半導体領域力 なる第 1及び第 2転送チャネルの電位をこの第 1及び第 2転送 チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成 領域において生成した信号電荷を、第 1及び第 2転送チャネルを介して交互に転送 する第 1及び第 2転送ゲート電極と、（ハ)第 1及び第 2転送ゲート電極により転送され た信号電荷を、順次それぞれ蓄積する第 1及び第 2浮遊ドレイン領域と、（二)電荷生 成領域と同一の半導体領域力 なる第 1排出チャネルの電位をこの第 1排出チヤネ ルの上部に形成された絶縁膜を介して静電的に制御し、背景光が電荷生成領域で 生成した背景光電荷を排出する第 1排出ゲート電極と、（ホ)第 1排出ゲート電極によ り排出された背景光電荷を受け入れる第 1排出ドレイン領域とを備える画素を 1次元 方向に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置は
、ノ ルス光と同期して、すべての画素の第 1、第 2転送ゲート電極及び第 1排出ゲート 電極に、順次制御パルス信号を与え、それぞれの画素において、第 1及び第 2浮遊 ドレイン領域に蓄積された電荷の配分比から対象物までの距離を測定することを特 徴とする。
[0009] 本発明の第 3の態様は、（ィ)対象物が反射したパルス光を光信号として受光し、電 荷生成領域で信号電荷に変換する半導体光電変換素子と、（口)電荷生成領域と同 一の半導体領域力 なる第 1及び第 2転送チャネルの電位をこの第 1及び第 2転送 チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成 領域において生成した信号電荷を、第 1及び第 2転送チャネルを介して交互に転送 する第 1及び第 2転送ゲート電極と、（ハ)第 1及び第 2転送ゲート電極により転送され た信号電荷を、順次それぞれ蓄積する第 1及び第 2浮遊ドレイン領域と、（二)電荷生 成領域と同一の半導体領域力 なる第 1排出チャネルの電位をこの第 1排出チヤネ ルの上部に形成された絶縁膜を介して静電的に制御し、背景光が電荷生成領域で 生成した背景光電荷を排出する第 1排出ゲート電極と、（ホ)第 1排出ゲート電極によ り排出された背景光電荷を受け入れる第 1排出ドレイン領域とを備える画素を 2次元 マトリクス状に配列した固体撮像装置であることを要旨とする。そして、この固体撮像 装置は、パルス光と同期して、すべての画素の第 1、第 2転送ゲート電極及び第 1排 出ゲート電極に、順次制御パルス信号を与え、それぞれの画素において、第 1及び 第 2浮遊ドレイン領域に蓄積された電荷の配分比カゝら対象物までの距離を測定し、 全画素を 2次元アクセスし、測定された距離に対応する 2次元画像を得ることを特徴 とする。
図面の簡単な説明
[0010] [図 1]図 1は、本発明の第 1の実施の形態に係る固体撮像装置（2次元イメージセンサ )の半導体チップ上のレイアウトを説明する模式的平面図である。
[図 2]図 2は、本発明の第 1の実施の形態に係る固体撮像装置の画素の一部となる半 導体測距素子の構成を説明する概略的な平面図である。
[図 3]図 3は、図 2の A— A方向から見た模式的な断面図である。
[図 4]図 4は、図 2の B— B方向から見た模式的な断面図である。
[図 5]図 5は、制御パルス信号 TX1 = IVを第 1転送ゲート電極に，制御パルス信号 Τ
Χ2=— 2Vを第 2転送ゲート電極に与えたときの表面埋込領域中の電位分布と第 1 浮遊ドレイン領域への信号電荷の転送の様子を説明する模式図である。
圆 6]図 6は、第 1の実施の形態に係る半導体測距素子の受光ゲート電極に入射する パルス光と、第 1転送ゲート電極及び第 2転送ゲート電極に印加する制御パルス信号 との動作タイミングの関係を説明するタイミングチャートである。
[図 7]図 7は、図 1に示した第 1の実施の形態に係る固体撮像装置の動作を説明する タイミングチャートである。
[図 8]図 8は、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置 の製造方法を説明する工程断面図（その 1)である。
[図 9]図 9は、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置 の製造方法を説明する工程断面図（その 2)である。
[図 10]図 10は、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装 置の製造方法を説明する工程断面図 (その 3)である。
[図 11]図 11は、本発明の第 1の実施の形態の変形例に係る固体撮像装置の画素の 一部となる半導体測距素子の構成を説明する概略的な平面図である。
[図 12]図 12は、本発明の第 2の実施の形態に係る固体撮像装置の画素の一部とな る半導体測距素子の構成を説明する概略的な平面図である。
[図 13]図 13は、第 2の実施の形態に係る半導体測距素子の受光ゲート電極に入射 するパルス光と、第 1転送ゲート電極、第 2転送ゲート電極及び第 3転送ゲート電極 に印加する制御ノ ルス信号との動作タイミングの関係を説明するタイミングチャートで ある。
[図 14]図 14は、本発明の第 3の実施の形態に係る固体撮像装置の画素の一部とな る半導体測距素子の概略構成を説明する模式的な断面図である。
[図 15]図 15は、本発明の第 4の実施の形態に係る固体撮像装置の画素の一部とな る半導体測距素子の概略構成を説明する模式的な断面図である。
[図 16]図 16は、本発明の他の実施の形態に係る固体撮像装置の画素の一部となる 半導体測距素子の概略構成を説明する模式的な断面図である。
発明を実施するための最良の形態
[0011] 次に、図面を参照して、本発明の第 1〜第 4の実施の形態を説明する。以下の図面 の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し 、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現 実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以 下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法 の関係や比率が異なる部分が含まれていることは勿論である。
[0012] 又、以下に示す第 1〜第 4の実施の形態は、本発明の技術的思想を具体化するた めの装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材 質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想 は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えること ができる。
[0013] (第 1の実施の形態）
本発明の第 1の実施の形態に係る固体撮像装置（2次元イメージセンサ）は、図 1に 示すように、画素アレイ部（X 〜X ;X 〜X ； ;X 〜X )と周辺回路部（94,
11 lm 21 2m nl nm
95, 96, NC〜NC )とを同一の半導体チップ上に集積化している。画素アレイ部に
1 m
は、 2次元マトリクス状に多数の単位画素 X (i= l〜m;j = l〜n:m, nはそれぞれ整 数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素 アレイ部の上辺部にはタイミング制御回路 94が、下辺部には水平シフトレジスタ 96が 。それぞれ画素行 X 〜X ;X 〜X ； ;X 〜X 方向に沿って設けられ、画素
11 lm 21 2m nl nm
アレイ部の左辺部には画素列 X 〜X ;X 〜x ； ;x〜x ； ;X 〜x
11 nl 12 n2 lj nj lm nm 方向に沿って垂直シフトレジスタ及び垂直走査回路 95が設けられている。単位画素 Xに内部構造を例示したように、それぞれの単位画素 Xは、フォトダイオード (PD)、 nj ij
電荷電圧変換回路、積分器、電圧制御パルス遅延回路を備える TOF画素回路 81 及び電圧読み出し用バッファアンプ 82からなる。これらのタイミング制御回路 94及び 水平シフトレジスタ 96及び垂直シフトレジスタ及び垂直走査回路 95によって画素ァ レイ部内の単位画素 xuが順次走査され、画素信号の読み出しや電子シャツタ動作が 実行される。即ち、本発明の第 1の実施の形態に係る固体撮像装置では、画素ァレ ィ部を各画素行 X 〜X ;X 〜X ； ;X 〜X 単位で垂直方向に走査するこ
11 lm 21 2m nl nm
とにより、各画素行 X 〜x ;x 〜x ； ;x 〜x の画素信号を各画素列 x
11 lm 21 2m nl nm 11
〜x ;x 〜x ； ;x〜x ; ;X 〜x 毎に設けられた垂直信号線によつ nl 12 n2 lj nj lm nm
て画素信号を読み出す構成となっている。
[0014] 各単位画素 X 〜X ;X 〜X ； ;X 〜X 力もの信号読みだしについては、
11 lm 21 2m nl nm
おおむね通常の CMOSイメージセンサと同様である。但し、各単位画素 X 〜X ;X
11 lm
〜x ； ;x 〜x のそれぞれのフォトダイオードからの電荷転送させるための
21 2m nl nm
制御信号 TX1 ( φ 1)、 ΤΧ2 ( φ 2)は、タイミング制御回路 94から全画素 X 〜Χ ;Χ
11 lm 2
〜x ； ;x 〜x に同時に与えられ、し力も高い周波数の信号であるので、そ
1 2m nl nm
の期間には、スイッチングノイズが発生する。したがって画素部からの信号読みだし は、ノイズ処理回路 NC〜NCによる処理が終了した後に読みだし期間を設けて行
1 m
[0015] 第 1の実施の形態に係る固体撮像装置 (TOF距離画像センサ）のそれぞれの画素 X 〜X ;X 〜X ； ;X 〜X 内の TOF画素回路 81の物理的構造を説明す
11 lm 21 2m nl nm
るための平面図の一例を、図 2に示す。図 2の中央に示す受光ゲート電極 11の直下 に、半導体光電変換素子が形成され、受光ゲート電極 11の両側に、半導体光電変 換素子が生成した信号電荷を交互に左右に転送する第 1転送ゲート電極 16a及び 第 2転送ゲート電極 16bが配置されて 、る。
[0016] 図 1の光源 91から繰り返し制御パルス信号として照射された光は、対象物 92で反 射され、図 2の受光ゲート電極 11の周辺を周回する一点鎖線で示した遮光膜 (図 3 には遮光膜 41が示されて ヽる。）の開口部 42を介して半導体光電変換素子に入射 する。即ち、半導体光電変換素子は、遮光膜 41の開口部 42を介して入射したパル ス光を光信号として受光し、この光信号を信号電荷に変換する。
[0017] 更に、図 2に示すように、第 1転送ゲート電極 16aにより転送された信号電荷を蓄積 する第 1浮遊ドレイン領域 23aが右側に、第 2転送ゲート電極 16bにより転送された信 号電荷を蓄積する第 2浮遊ドレイン領域 23bが左側に配置されている。図 2の右側に は、更に、第 1浮遊ドレイン領域 23aに隣接し、第 1リセットゲート電極 13aと、この第 1 リセットゲート電極 13aを介して、第 1浮遊ドレイン領域 23aに対向する第 1リセットソー ス領域 24aが配置されている。一方、図 2の左側には第 2浮遊ドレイン領域 23bに隣 接し、第 2リセットゲート電極 13bと、この第 2リセットゲート電極 13bを介して、第 2浮 遊ドレイン領域 23bに対向する第 2リセットソース領域 24bが更に配置されている。第 1浮遊ドレイン領域 23a、第 1リセットゲート電極 13a及び第 1リセットソース領域 24aと で第 1のリセットトランジスタとなる MOSトランジスタが形成され、第 2浮遊ドレイン領域 23b、第 2リセットゲート電極 13b及び第 2リセットソース領域 24bとで第 2のリセットトラ ンジスタとなる MOSトランジスタが形成されている。それぞれの第 1リセットゲート電極 13a及び第 2リセットゲート電極 13Bに対し、制御信号 Rをすベてハイ（H)レベルにし て、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに蓄積された電荷を第 1 リセットソース領域 24a及び第 2リセットソース領域 24bにそれぞれ吐き出し、第 1浮遊 ドレイン領域 23a及び第 2浮遊ドレイン領域 23bをリセットする。
[0018] 図 2に示されるように、第 1の実施の形態に係る半導体測距素子においては、半導 体光電変換素子が生成した信号電荷が互いに反対方向（左右方向）に転送されるよ うに、平面パターン上、第 1転送ゲート電極 16aと第 2転送ゲート電極 16bのそれぞれ の中心線（図示省略）が、図 2の横方向（左右方向）に同一直線 A— A上に配置され ている。そして、信号電荷の転送方向に直交する方向（図 2において、上下方向）に 測った第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bのそれぞれの幅力 直 交する方向に測った受光ゲート電極 11の幅よりも狭くすることにより、受光ゲート電極 11の直下の受光部の面積を大きくしても、第 1転送ゲート電極 16a及び第 2転送ゲー ト電極 16bによる信号電荷の完全転送が行えるようにして!/、る。
[0019] 信号電荷の転送方向と直交する方向に沿って、コの字型の第 1排出ゲート電極 12 aと第 2排出ゲート電極 12bとが対向配置されている。即ち、図 2に示されるように、平 面パターン上、第 1排出ゲート電極 12aと第 2排出ゲート電極 12bのそれぞれの中心 線（図示省略）が、図 2の縦方向（上下方向）に同一直線 B— B上に配置されている。 第 1排出ゲート電極 12aは、背景光が電荷生成領域で生成した背景光電荷を図 2の 上方向に排出し、第 2排出ゲート電極 12bは、背景光が電荷生成領域で生成した背 景光電荷を図 2の下方向に排出する。第 1排出ゲート電極 12aにより排出された背景 光電荷は、図 2の上方向に設けられた第 1排出ドレイン領域 21aに受け入れられ、第 2排出ゲート電極 12bにより排出された背景光電荷は、図 2の下方向に設けられた第 2排出ドレイン領域 21bに受け入れられる。
[0020] 図 3は図 2に示した半導体測距素子の A— A方向力 見た断面構造であり、第 1導 電型 (P型)の半導体基板 19と、半導体基板 19の上に配置された第 1導電型 (p型） の半導体層（ェピタキシャル成長層） 20と、半導体層（ェピタキシャル成長層） 20の 上に配置された第 2導電型 (n型)の表面埋込領域 22が示されている。中央部の受 光ゲート電極 11の直下の絶縁膜 31と、表面埋込領域 22と、半導体層（ェピタキシャ ル成長層） 20と半導体基板 19とで半導体光電変換素子を構成している。受光ゲート 電極 11の直下に位置する第 1導電型 (p型）の半導体層（ェピタキシャル成長層） 20 の一部が、半導体光電変換素子の電荷生成領域として機能している。電荷生成領 域で生成されたキャリア (電子）は、電荷生成領域の直上の表面埋込領域 22の一部 に注入される。
[0021] 絶縁膜 31は、受光ゲート電極 11の直下から左右の第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで延伸し、この絶縁膜 31の下には、受光ゲート電極 11 の直下力も第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで左右に延 伸するように表面埋込領域 22が配置されている。即ち、受光ゲート電極 11の直下（ 電荷生成領域の直上)の表面埋込領域 22の右側に隣接した表面埋込領域 (表面埋 込領域 22の他の一部） 22で、第 1転送ゲート電極 16aの直下に位置する部分が第 1 転送チャネルとして機能している。一方、受光ゲート電極 11の直下 (電荷生成領域の 直上)の表面埋込領域 22の左側に隣接した表面埋込領域 (表面埋込領域 22の他の 一部） 22で、第 2転送ゲート電極 16bの直下に位置する部分が第 2転送チャネルとし て機能している。そして、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bは、第 1及び第 2転送チャネルの電位を、この第 1及び第 2転送チャネルの上部にそれぞれ 形成された絶縁膜 31を介して静電的に制御し、信号電荷を、第 1及び第 2転送チヤ ネルを介して交互に、第 2導電型 (n型)の第 1浮遊ドレイン領域 23a及び第 2浮遊ド レイン領域 23bにそれぞれ転送する。第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン 領域 23bは、それぞれ、表面埋込領域 22より高不純物密度の半導体領域である。図 3から明らかなように、表面埋込領域 22は左右の第 1浮遊ドレイン領域 23a及び第 2 浮遊ドレイン領域 23bに接触するように形成している。
[0022] 第 1浮遊ドレイン領域 23aには、図 3に示すように、電圧読み出し用バッファアンプ 8 2を構成する信号読み出しトランジスタ (増幅トランジスタ) MA1のゲート電極が接続 され、第 2浮遊ドレイン領域 23bには、電圧読み出し用バッファアンプ 82の信号読み 出しトランジスタ（増幅トランジスタ) MA2のゲート電極が接続されて ヽる。信号読み 出しトランジスタ（増幅トランジスタ） MA1のソース電極は電源 VDDに接続され、ドレ イン電極は画素選択用のスイッチングトランジスタ MS 1のソース電極に接続されてい る。画素選択用のスイッチングトランジスタ MS1のドレイン電極は、垂直信号線 Bに 接続され、ゲート電極には水平ラインの選択用制御信号 sが垂直シフトレジスタ及び 垂直走査回路 95から与えられる。信号読み出しトランジスタ（増幅トランジスタ) MA2 のソース電極は電源 VDDに接続され、ドレイン電極は画素選択用のスイッチングトラ ンジスタ MS2のソース電極に接続されて!、る。画素選択用のスイッチングトランジスタ MS2のドレイン電極は、垂直信号線 Bに接続され、ゲート電極には水平ラインの選
il
択用制御信号 Sが垂直シフトレジスタ及び垂直走査回路 95から与えられる。選択用 制御信号 Sをハイ（H)レベルにすることにより、スイッチングトランジスタ MS 1, MS2 が導通し、信号読み出しトランジスタ (増幅トランジスタ) MAI, MA2で増幅された第 1浮遊ドレイン領域 23a,第 2浮遊ドレイン領域 23bの電位に対応する電流が垂直信 号線 B , Bに流れる。
i2 il
[0023] 図 4は図 2に示した半導体測距素子の B— B方向力 見た断面構造であり、第 1導 電型 (P型)の半導体基板 19と、半導体基板 19の上に配置された第 1導電型 (p型） の半導体層（ェピタキシャル成長層） 20と、半導体層（ェピタキシャル成長層） 20の 上に配置された第 2導電型 (n型)の表面埋込領域 22が示されている。中央部の受 光ゲート電極 11の直下の絶縁膜 31と、表面埋込領域 22と、半導体層（ェピタキシャ ル成長層） 20と半導体基板 19とで半導体光電変換素子を構成し、受光ゲート電極 1 1の直下に位置する第 1導電型 (p型）の半導体層（ェピタキシャル成長層） 20の一部 力 半導体光電変換素子の電荷生成領域として機能し、電荷生成領域で生成され たキャリア（電子）が、電荷生成領域の直上の表面埋込領域 22の一部に注入される ことは図 3で説明したとおりである。
[0024] 絶縁膜 31は、受光ゲート電極 11の直下から図 4の左右（図 2の上下方向に相当す る。）の第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bの下まで延伸し、この絶 縁膜 31の下には、受光ゲート電極 11の直下力も第 1排出ゲート電極 12a及び第 2排 出ゲート電極 12bの下まで左右に延伸するように表面埋込領域 22が配置されている 。即ち、受光ゲート電極 11の直下 (電荷生成領域の直上)の表面埋込領域 22の右 側に隣接した表面埋込領域 (表面埋込領域 22の他の一部） 22で、第 1排出ゲート電 極 12aの直下に位置する部分が第 1排出チャネルとして機能している。一方、受光ゲ ート電極 11の直下 (電荷生成領域の直上）の表面埋込領域 22の左側に隣接した表 面埋込領域 (表面埋込領域 22の他の一部） 22で、第 2排出ゲート電極 12bの直下に 位置する部分が第 2排出チャネルとして機能している。そして、第 1排出ゲート電極 1 2a及び第 2排出ゲート電極 12bは、第 1及び第 2排出チャネルの電位を、この第 1及 び第 2排出チャネルの上部にそれぞれ形成された絶縁膜 31を介して静電的に制御 し、背景光電荷を、第 1及び第 2排出チャネルを介して、第 2導電型 (n型)の第 1浮遊 ドレイン領域 23a及び第 2浮遊ドレイン領域 23bにそれぞれ転送する。第 1浮遊ドレイ ン領域 23a及び第 2浮遊ドレイン領域 23bは、それぞれ、表面埋込領域 22より高不 純物密度の半導体領域である。図 4から明らかなように、表面埋込領域 22は左右の 第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに接触するように形成してい る。
[0025] 図 3及び図 4に示した断面構造において、半導体基板 19の不純物密度よりも電荷 生成領域となる半導体層 20の不純物密度の方が低い。即ち、半導体基板 19は、不 純物密度 4 X 1017cm 3程度以上、 1 X 1021cm 3程度以下、電荷生成領域となる半導 体層（ェピタキシャル成長層） 20が不純物密度 6 X 10ucm 3程度以上、 2 X 1015cm 3 程度以下程度が好ましい。特に、半導体基板 19を不純物密度 4 X 1017cm 3程度以 上、 l X 1021cm 3程度以下のシリコン基板、半導体層（ェピタキシャル成長層） 20を 不純物密度 6 X 10ucm 3程度以上、 2 X 1015cm 3程度以下のシリコンェピタキシャル 成長層 20とすれば、通常の CMOSプロセスが採用できる。工業的な意味からは、不 純物密度 8 X 1017cm 3程度以上、 1 X 102Qcm 3程度以下のシリコン基板 19、不純物 密度 6 X 1013cm 3程度以上、 1. 5 X 1015cm 3程度以下のシリコンェピタキシャル成 長層 20とすれば、巿場での入手も容易で好ましい。シリコンェピタキシャル成長層 20 の厚さは 4〜20 m程度、好ましくは 6〜： LO /z m程度とすれば良い。受光ゲート電極 11の直下、及び左右の第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの直下 に位置する半導体層（ェピタキシャル成長層） 20は、通常の CMOSプロセスにおけ る pゥェルや nゥェルが配置されていない領域である。一方、表面埋込領域 22は、不 純物密度 5 X 1014cm 3程度以上、 5 X 1016cm 3程度以下、代表的には、例えば 1 X 1015cm 3程度の不純物密度の値が採用可能であり、その厚さは 0. 1〜3 /ζ πι程度、 好ましくは 0. 5〜1. 5 m程度とすることが可能である。
[0026] 図 3及び図 4では、絶縁膜 31として、微細化された集積回路の素子分離に用いら れるシャロウ ·トレンチ ·アイソレーション (STI)構造の埋込絶縁膜 (埋込酸化膜)を用 いた例を示している力 絶縁膜 31としては、素子分離に用いられる LOCOS (Local o xidation of silicon)法と称される選択酸化法により形成されたフィールド酸化膜等他 の絶縁膜が利用可能である。
[0027] 絶縁膜 31を熱酸化膜で形成する場合は、熱酸化膜の厚さは、 150nm程度以上、 lOOOnm程度以下、好ましくは 200nm程度以上、 400nm程度以下とすれば良い。 絶縁膜 31を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率 ε ( 1M Hzで ε = 3. 8)で換算した等価な厚さとすれば良い。例えば、比誘電率 ε =4. 4 である CVD酸ィ匕膜膜を用いるのであれば上記厚さを 4. 4/3. 8 = 1. 16倍した厚さ を、比誘電率 ε = 7であるシリコン窒化物（Si N )膜を用いるのであれば上記厚さを r 3 4
7/3. 8 = 1. 84倍した厚さを採用すれば良い。但し、標準的な CMOS技術で形成 される酸化膜 (SiO膜)を用いるのが好ましぐ CMOS技術におけるフィールド酸ィ匕
2
膜を用いるのが製造工程の簡略ィ匕に適している。
[0028] 絶縁膜 (フィールド酸化膜) 31上に形成した第 1転送ゲート電極 16a及び第 2転送 ゲート電極 16bには、図 6のような制御パルス信号を与える。中央の受光ゲート電極 1 1には、一定電圧、例えば 0Vを与える。例えば制御パルス信号 TX1 = IVを第 1転 送ゲート電極 16aに，制御パルス信号 TX2=— 2Vを第 2転送ゲート電極 16bに与え たとき、表面埋込領域 22中の電位分布は、図 5のようになり、光により発生した電子 は、右側の第 1浮遊ドレイン領域 23aに転送される。逆に、制御パルス信号 TX1 =— 2Vを第 1転送ゲート電極 16aに，制御パルス信号 TX2= IVを第 2転送ゲート電極 1 6bに与えると、光により発生した電子は、左側の第 2浮遊ドレイン領域 23bに転送さ れる。
[0029] この電荷転送は高速に行われ、例えば、図 6に示すような光パルスが照射されたと き、制御パルス信号 TX1 = IVの期間に照射された光パルスによる電荷は、右側の 第 1浮遊ドレイン領域 23aに転送され、制御パルス信号 TX2= IVの期間に照射され た光パルスによる電荷は、左側の第 2浮遊ドレイン領域 23bに転送される。図 6にお いて、光パルスが Aに示す波形のときには、第 1浮遊ドレイン領域 23a及び第 2浮遊ド レイン領域 23bに転送される電子の量は等量であり、光パルスが遅れて Bの波形のよ うに入射したときには、左側の第 2浮遊ドレイン領域 23bに転送される量が増える。し たがって、これらの処理を繰り返し行い、右側の第 1浮遊ドレイン領域 23aと左側の第 2浮遊ドレイン領域 23bの蓄積された電子の量の差を求めれば、光パルスの遅れ時 間を推定することができる。左側の第 2浮遊ドレイン領域 23bに転送され蓄積された 信号電荷を Q、右側の第 1浮遊ドレイン領域 23aに転送され、蓄積された信号電荷
1
を Qとすれば、推定距離 Lは次式で与えられる：
2
L= (cT /2) (Q / (Q +Q ) ) (1)
0 2 1 2
ここで、 cは光速、 Tは光パノレスの幅である。
0
[0030] 本発明の第 1の実施の形態では、この様な信号電荷 Q , Qの転送の構造に加えて
1 2
、背景光の影響をなくすため、図 2の平面図の上下方向に第 1排出ゲート電極 12a及 び第 2排出ゲート電極 12bを設けている。即ち、第 1排出ゲート電極 12a及び第 2排 出ゲート電極 12bを介して、背景光電荷は、吐き出口となる第 1排出ドレイン領域 21a 及び第 2排出ドレイン領域 21bに排出される。上下の第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bには、制御ノ ルス信号 TXDを与え、図 6のタイミング図に示し たように、第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bに加える制御パルス 信号 TXDの時間幅が、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bにカロえ る制御パルス信号 TX1, TX2の時間幅よりも長くしている。即ち、光パルスが投影さ れていない期間、制御パルス信号 TXDの電位を高くして、背景光で発生した背景光 電荷を第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 21bに吐き出す。
[0031] その動作を図 4に示す。制御パルス信号 TX1が第 1転送ゲート電極 16aに、制御パ ルス信号 TX2が第 2転送ゲート電極 16bに与えられて、左右に信号電荷の振り分け を行っているときには、第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bに負の 電圧 (例えば TXD= - 2V)を与えて、図 4に実線で示すように電位障壁を形成し、 第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 21bに電荷が転送されないよう にしておく。
[0032] 一方、背景光電荷を吐き出すときには、図 4の破線で示すように、第 1排出ゲート電 極 12a及び第 2排出ゲート電極 12bに高い電位 (例えば IV)を与えて、第 1排出ドレ イン領域 21a及び第 2排出ドレイン領域 21bに背景光電荷の転送をしやすくする。
[0033] 尚、図 4に示した電圧の印加方法は例示であり、図 4の左右の第 1排出ゲート電極 1 2a及び第 2排出ゲート電極 12bに印加する電圧 TXDは、特に同じ電圧である必要 はなぐ互いに土の電圧をカ卩えても排出できる。又、図 4のとおり同じプラスの電圧を 加えても背景光電荷を排出できる。即ち、図 4の左右の第 1排出ゲート電極 12a及び 第 2排出ゲート電極 12bに印加する電圧 TXDには、柔軟性を持った種々の電圧の 与え方が可能であり、種々の電圧を印加することにより、効果的に背景光電荷の影 響を除去できる。
[0034] 以上説明したように、第 1の実施の形態に係る半導体測距素子によれば、第 1排出 ゲート電極 12a及び第 2排出ゲート電極 12bに所定の電圧を印力！]して、第 1排出ドレ イン領域 21a及び第 2排出ドレイン領域 21bに背景光電荷の転送を行い、背景光の 影響を抑制できる。背景光が信号に含まれると、光にはショットノイズというのがあるの で、背景光電荷があると、そのショットノイズによって、距離計測精度が低下するが、 第 1の実施の形態に係る半導体測距素子によれば、背景光電荷を有効に排除でき るので、高 ヽ距離計測精度 (距離分解能)と最大測距範囲が達成できる。
[0035] 更に、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに背景光電荷が蓄 積されるのが防止でき、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bの 容量を最大に生力して信号電荷を蓄積できるので、広 、ダイナミックレンジを実現で きる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背 景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。
[0036] <固体撮像装置の動作 >
図 7のタイミング図を用いて、図 1に概略構成を示した本発明の第 1の実施の形態 に係る固体撮像装置（2次元イメージセンサ）の動作を説明する：
(a)図 1に示したすべての画素 X 〜X ;X 〜X ； ;X 〜X の、それぞれの
11 lm 21 2m nl nm
第 1リセットゲート電極 13a及び第 2リセットゲート電極 13Bに対し、制御信号 Rをすベ てノ、ィ (H)レベルにして、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに 蓄積された電荷を第 1リセットソース領域 24a及び第 2リセットソース領域 24bにそれ ぞれ吐き出し、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bをリセットする
[0037] (b)その後、光源 91からパルス光を出射し、対象物 92で反射されたパルス光は、そ れぞれの画素 X 〜X ;X 〜X ； ;X 〜X の遮光膜 41の開口部 42を介し
11 lm 21 2m nl nm
て、それぞれの半導体光電変換素子に入射する。これに同期して、すべての画素 X
1
〜X ;X 〜X ； ;X 〜X のそれぞれの第 1転送ゲート電極 16a及び第 2転
1 lm 21 2m nl nm
送ゲート電極 16bに繰り返しパルス TX1, TX2を、図 7に示すようなタイミングでいつ せいに与えて一定期間動作させる。
[0038] (c)その後、光源 91からのパルス光の出射を止め、第 1浮遊ドレイン領域 23a及び 第 2浮遊ドレイン領域 23bの電圧を電圧読み出し用バッファアンプ 82を用いて外部 に読み出す。この読み出しの期間の間、背景光信号により生成された電荷が第 1浮 遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bの取り込まれな ヽようにするために 、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bには負電圧を、第 1排出ゲー ト電極 12a及び第 2排出ゲート電極 12bには正の高い電圧を与えておく。
[0039] (d)読み出しは、 1水平ライン毎に、対応するカラムのノイズ処理回路 NC〜NCに
1 m 読み出し、それぞれのノイズ処理回路 NC〜NCにおいて、ノイズキャンセル回路 8
I m
3及びノイズキャンセル回路 84で、ノイズキャンセルを行った後、水平走査を行う。 1 水平ラインの選択は、制御信号 Sを画素 X 〜X ;X 〜X ； ;X 〜X 内の電
II lm 21 2m nl nm 圧読み出し用バッファアンプ 82の画素選択用のスイッチングトランジスタ MSI, MS 2に与えることで行い、垂直信号に対応する水平ラインの信号が現れる。それぞれの 画素 X 〜X ;X 〜X ； ;X 〜X 内の電圧読み出し用バッファアンプ 82が
11 lm 21 2m nl nm
発生する固定パターンノイズと 1/fノイズの低減のため、信号レベルと第 1浮遊ドレイ ン領域 23a及び第 2浮遊ドレイン領域 23bをリセットしたときのレベルの差を取る回路 力 Sノイズキャンセル回路 83及びノイズキャンセル回路 84であり、信号レベルとリセット 後のレベルをそれぞれ φ S, φ Rでサンプルし、差を求める回路になっている。ノイズ キャンセル回路自体は本発明の本質とあまり関わりがないので省略する。
[0040] 以上説明したように、第 1の実施の形態に係る固体撮像装置によれば、それぞれの 画素において、第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bに所定の電圧 を印カ卩して、第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 21bに背景光電荷 の転送を行い、背景光の影響を抑制できるので、背景光電荷に起因したショットノィ ズを抑制でき、これにより、高い距離計測精度 (距離分解能)と最大測距範囲が達成 できる。
[0041] 更に、第 1の実施の形態に係る固体撮像装置によれば、それぞれの画素において 、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bへの背景光電荷の蓄積が 防止でき、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bの容量を最大に 生力して信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダ イナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起 因したノイズが減るので、ダイナミックレンジが増大する。
[0042] <半導体測距素子及び固体撮像装置の製造方法 >
図 8〜図 10を用いて、本発明の第 1の実施の形態に係る半導体測距素子及び固 体撮像装置の製造方法を説明する。尚、以下に述べる半導体測距素子及び固体撮 像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方 法により、実現可能であることは勿論である。
[0043] (a)まず、図 8 (a)【こ示すよう【こ、 0. 07〜0. 0012 Ω cm程度（不純物密度 8 X 1017 cm 3程度以上、 1 X 102Qcm 3程度)の（100)面を主表面とする p型半導体基板 19上 に、厚さ 4〜20 m程度で、不純物密度 6 X 1013〜1. 5 X 1015cm 3程度以下の p型 シリコンェピタキシャル成長層 20を形成したェピタキシャル基板を用意する。この p型 シリコンェピタキシャル成長層 20の主表面に 150nm程度の熱酸化膜（SiO )を形成
2 後、フォトレジスト膜を塗布し、これをフォトリソグラフィー技術によりパターユングして p ゥエル形成領域を開口する。次に、 pゥエル形成領域に熱酸化膜を通して ΙΟ12 ^)1 3cm_2程度のドーズ量でボロン（UB+)をイオン注入する。次に、熱酸化膜のゥエル形 成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工 程を終えてから、約 1200°Cでイオン注入されたボロンを熱拡散して図 8 (b)に示すよ うに pゥエル 25を形成する。図示を省略している力 図 8 (b)の紙面の前後にも、図 4 に示した第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 21bを形成するための p ゥエル 25が形成される。更に、このとき図示を省略した周辺回路部及びそれぞれの 単位画素 Xの内部に配置される読み出し用バッファアンプ 82にも、同時に pゥエル 2 5が形成される。又、図示を省略した周辺回路部には、同様にして nゥエルも形成され る。
(b)次に、 p型シリコンェピタキシャル成長層 20の主表面の熱酸ィ匕膜をすベて除去 して剥離してから、再び膜厚 lOOnm程度のパッド酸ィ匕膜 (SiO ) 51をシリコンェピタ
2
キシャル成長層 20の主表面に熱酸化法で形成する。その後、 CVD法を用いて膜厚 200nm程度の窒化膜 (Si N ) 52を成長させる。この窒化膜 52の上にフォトリソダラ
3 4
フィー技術によりパターユングされたフォトレジスト膜 53を形成し、これをマスクに反応 性イオンエッチング (RIE)を行って、図 8 (c)に示すように、 p型シリコンェピタキシャ ル成長層 20に 6 X 101Q〜3 X 11。!!!—2程度のドーズ量で燐 (31P+)をイオン注入し、 p型シリコンェピタキシャル成長層 20の表面に表面埋込領域用イオン注入層 54を形 成する。一方、図示を省略した周辺回路及びそれぞれの単位画素 Xの内部に配置 される読み出し用バッファアンプ 82では、窒化膜 52は素子分離領域に反転防止不 純物イオンを形成するチャネルストップイオン注入用のマスクになる。そのため、素子 分離領域に反転防止不純物イオンを注入するときに、図 8 (c)に示した表面埋込領 域用イオン注入層 54には、反転防止不純物イオンが入らないようにする必要がある 。そのため、フォトレジスト膜 53を除去後、図 8 (c)に示す表面埋込領域用イオン注入 層 54の上部の窒化膜 52の開口部をフォトリソグラフィー技術により別のフォトレジスト 膜で被覆し、周辺回路及び読み出し用バッファアンプ 82の nMOS形成領域のみに 6 X 1014〜2 X 1015cm_2程度のドーズ量で燐（31P+)をチャネルストップイオン注入す る。ついでフォトレジスト膜を除去してから、フォトリソグラフィー技術により、更に新た なフォトレジスト膜を形成し、周辺回路の pMOS形成領域のみにボロン（UB+)をチヤ ネルストップイオン注入する。
[0045] (c)その後、フォトレジスト膜を除去し、所定の清浄ィ匕工程を終えてから、約 1100°C 〜1150°C熱処理し、イオン注入された燐 (31P+)を熱拡散して図 8 (d)に示すように表 面埋込領域 22を形成する。同時に、周辺回路の pMOS形成領域を囲む素子分離 領域に p+反転防止層（チャネルストップ領域)が、周辺回路及び読み出し用バッファ アンプ 82の nMOS形成領域を囲む素子分離領域に n+反転防止層（チャネルストツ プ領域）が形成されるが、これらの図示は省略している。
[0046] (d)次に、 pゥエル 25の表面、表面埋込領域 22の表面を含んで、 p型シリコンェピタ キシャル成長層 20の主表面全面に 250ηπ！〜 500nm程度の新たな熱酸化膜（SiO
2
)を形成し、更にその後、フォトレジスト膜を塗布し、これをフォトリソグラフィー技術に よりパター-ングして素子分離溝形成用エッチングマスク（第 1エッチングマスク）を形 成する。フォトレジスト膜をマスクとして、熱酸化膜 (SiO )を RIEでエッチングする。そ
2
して、フォトレジスト膜を除去し、熱酸化膜 (SiO )からなる素子分離溝形成用エッチ
2
ングマスク (第 2エッチングマスク）を形成する。この熱酸化膜 (SiO )からなる素子分
2
離溝形成用エッチングマスクを用いて、表面埋込領域 22の表面を RIEで深さ 150η m以上 lOOOnm以下、好ましくは 200nm以上、 700nm以下程度の素子分離溝を形 成する。図示を省略している力 周辺回路及び読み出し用バッファアンプ 82の素子 分離領域にも同様に、素子分離溝が形成される。更に CVD法を用い、図 9 (e)に示 すように、素子分離溝の深さよりも 50〜： LOOnm厚くなるように絶縁膜 31を全面に堆 積し、素子分離溝を埋め尽くす。更に化学的機械研磨 (CMP)により、 pゥエル 25の 表面が露出するまで研磨し、図 9 (f)に示すように、素子分離溝に絶縁膜 31を埋込 む。図示を省略しているが、周辺回路及び読み出し用バッファアンプ 82の素子分離 領域にも同様に、素子分離溝に絶縁膜 31が埋込まれ、フィールド酸ィ匕膜となる。
[0047] (d)次に、 pゥエル 25の表面に膜厚が数 10nmのダミー酸ィ匕膜を形成する。このとき 、周辺回路の pゥエル Znゥエル及び読み出し用バッファアンプ 82の pゥエルの素子 形成領域にもダミー酸化膜が形成される。次に、ゲートしきい値電圧制御 (V 制御）
th イオン注入を行う。まずフォトリソグラフィー技術により、周辺回路の pゥエル 25をフォト レジスト膜で被覆してカゝら pMOSのゲートしきい値電圧制御用の不純物をイオン注入 する。次に、フォトレジスト膜を除去して力も pゥェル 25以外の領域上に、フォトリソダラ フィー技術により、フォトレジスト膜のパターンを形成し、続いて周辺回路の周辺回路 及び読み出し用バッファアンプ 82の pゥエルと同時に、 pゥエル 25に nMOSのゲート しきい値電圧制御用の不純物をイオン注入する。その後、フォトレジスト膜を除去する 。更に、 V 制御イオン注入イオン注入時の保護膜として使用されたダミー酸ィ匕膜を
th
剥離する。
[0048] (e)次に、図 9 (g)に示すように、 pゥエル 25の表面を熱酸ィ匕し、ゲート酸ィ匕膜 32を 形成する。更に、図 9 (h)に示すように、ゲート酸ィ匕膜 32の上の全面に CVD法により ポリシリコン膜 10を 200〜400nm程度堆積する。そして、フォトリソグラフィー技術に よりパター-ングされたフォトレジスト膜 55をポリシリコン膜 10上に形成する。そして、 このフォトレジスト膜 55をマスクとして、図 10 (i)に示すように反応性イオンエッチング (RIE)などによりポリシリコン膜 10をエッチングして、受光ゲート電極 11、第 1転送ゲ ート電極 16a、第 2転送ゲート電極 16b、第 1リセットゲート電極 13a及び第 2リセットゲ ート電極 13bを形成する。図示を省略している力 図 10 (i)の紙面の前後に、第 1排 出ゲート電極 12a及び第 2排出ゲート電極 12bが同時に形成される。その後、フオトレ ジスト膜 55を除去する。
[0049] (f)次に、周辺回路の nゥエルにソース Zドレイン領域を形成する。まず、フォトリソグ ラフィー技術を用いて、図 10 (j)に示す pゥエル 25や周辺回路の周辺回路及び読み 出し用バッファアンプ 82の pゥェルとそれらの上の第 1リセットゲート電極 13a及び第 2 リセットゲート電極 13bなどの上を、新たなフォトレジスト膜で被覆する。そして、 nゥェ ルのポリシリコンゲート電極をマスクとして、自己整合的に、ボロン（UB+)をドーズ量 1 015cm_2のオーダーでイオン注入する。このとき、 nゥエルのポリシリコンゲート電極に もボロン（UB+)がイオン注入される。ついでフォトレジスト膜を除去してから、フォトリソ グラフィー技術を用いて、 pゥエル 25以外の領域上に他のフォトレジスト膜を被覆する 。そして、図 10 (j)に示すように第 1リセットゲート電極 13a及び第 2リセットゲート電極 13bをマスクとして、自己整合的に、 pゥエル 25に砒素（75As+)を 1015cm_2のオーダ 一でイオン注入する。同時に、周辺回路の周辺回路及び読み出し用バッファアンプ 8 2の pゥエルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン 注入する。このとき、第 1リセットゲート電極 13a及び第 2リセットゲート電極 13bや図示 を省略した周辺回路の pゥエル等の上のポリシリコンゲート電極にも砒素（75As+)がィ オン注入される。図示を省略しているが、図 10 (i)の紙面の前後において、第 1排出 ゲート電極 12a及び第 2排出ゲート電極 12bにも砒素 (75As+)力イオン注入される。そ の後、フォトレジスト膜を除去する。
[0050] (g)つ 1ゝで、 p型半導体基板 19を加熱処理する。 p型半導体基板 19を加熱処理す ることにより、不純物が拡散し、図示を省略した周辺回路の nゥエルには p型ソース Z ドレイン領域、図 10 (k)に示す pゥエル 25には、第 1浮遊ドレイン領域 23a、第 2浮遊 ドレイン領域 23b、第 1リセットソース領域 24a及び第 2リセットソース領域 24bが形成 される。図示を省略している力 図 10 (k)の紙面の前後の pゥエル 25にも、第 1排出ド レイン領域 21a及び第 2排出ドレイン領域 21bが形成される。同様に、図示を省略し た周辺回路の pゥエル等に n型ソース/ドレイン領域が形成される。このとき、第 1リセ ットゲート電極 13a,第 2リセットゲート電極 13b、第 1排出ゲート電極 12a及び第 2排 出ゲート電極 1¾にも砒素 (75As+)力イオン注入される。に注入された砒素 (75As+)も 活性ィ匕されるので、第 1リセットゲート電極 13a及び第 2リセットゲート電極 13bが低抵 抗化する。図示を省略した周辺回路の nゥエルのゲート電極も同様に低抵抗ィ匕する。
[0051] (h)次に、図示を省略するが、各画素を接続する垂直信号線や水平走査線、或 、 は周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシ リコン膜間の絶縁のため、層間絶縁膜を堆積させる。この層間絶縁膜は、 CVD法に より堆積された膜厚 0. 5 m程度の酸ィ匕膜 (CVD— SiO )と、この酸ィ匕膜 (CVD— S
2
iO )の上に、 CVD法により堆積された膜厚 0. 程度の PSG膜又は BPSG膜の
2
2層構造から構成された複合膜等種々の誘電体膜が使用可能である。 CVD法で堆 積後、熱処理することにより、この複合膜の上層の BPSG膜は、リフローされて層間絶 縁膜の表面が平坦ィ匕される。この表面に、フォトリソグラフィー技術を用いてパター- ングされたフォトレジスト膜をマスクにして、 RIE若しくは ECRイオンエッチング等によ り層間絶縁膜をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形 成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、 スパッタリング法又は電子ビーム真空蒸着法等によりシリコンなどを含有するアルミ- ゥム合金膜 (Al— Si, Al— Cu— Si)を形成する。この上に、フォトリソグラフィー技術 を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、 RIEにより、アルミ -ゥム合金膜をパターユングすると!/、う一連の処理を順次繰り返し、各画素を接続す る垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配 線層を形成する。更に、金属配線層の上に他の層間絶縁膜を堆積させ、フォトリソグ ラフィー技術を用いて、各画素の受光ゲート電極 11の直上に開口部 42を有する金 属膜を形成し、遮光膜 41とする。そして、機械的損傷防止と、水分や不純物の浸入 の防止を目的とした膜厚 1 μ m程度のパッシベーシヨン膜を遮光膜 41の上に CVD法 により積層すれば、本発明の第 1の実施の形態に係る固体撮像装置が完成する。パ ッシベーシヨン膜には PSG膜ゃ窒化膜などが利用される。
[0052] 以上説明したように、本発明の第 1の実施の形態に係る半導体測距素子及び固体 撮像装置の製造方法によれば、第 1排出ゲート電極 12a、第 2排出ゲート電極 12b、 第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 21b等は、標準的な CMOSィメ ージセンサの製造工程にお 、て、素子分離領域のパターンやゲート電極のパターン を変更するだけで、何ら、追加工程を伴うことなく製造できる。又、表面埋込領域 22 の形成は、標準的な CMOSイメージセンサの製造工程に、追カ卩工程として、表面埋 込領域 22をイオン注入などで形成するだけで良ぐ簡単な工程の追加で実現できる
[0053] この様に、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置 の製造方法によれば、標準 CMOSプロセスを基本としながら、第 1排出ゲート電極 1 2a、第 2排出ゲート電極 12b、第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 2 lbを同時になし、背景光に起因した背景電荷を有効に除去できる構造を簡単に製 造できる。又、転送チャネルとなる n型表面埋込領域 22を形成する工程を追加する だけで、 CCDと同様に高速信号転送が可能な TOF型距離画像センサを標準的な C MOSプロセスで実現可能である。
[0054] <第 1の実施の形態の変形例 >
図 2に示したように、第 1の実施の形態に係る半導体測距素子においては、平面パ ターン上、第 1転送ゲート電極 16aと第 2転送ゲート電極 16bのそれぞれの中心線（ 図示省略)が、図 2の横方向 (左右方向）に同一直線 A— A上に配置され、信号電荷 の転送方向に直交する方向（図 2において、上下方向）に測った第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bのそれぞれの幅力 直交する方向に測った受光ゲ ート電極 11の幅よりも狭くしている。この構造は、受光ゲート電極 11の直下の受光部 の面積を大きくしても、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bによる信 号電荷の完全転送が行える点で有利であるが、図 2に示すような平面構造に限定さ れるものではない。例えば、図 11に示す第 1の実施の形態の変形例に係る半導体測 距素子のように、信号電荷の転送方向に直交する方向（図 11において、上下方向） に測った第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bのそれぞれの幅と、こ の直交する方向に測った受光ゲート電極 11の幅とが等しいトポロジーも、第 1転送ゲ ート電極 16a及び第 2転送ゲート電極 16bによる信号電荷の完全転送の点では難が あるものの可能である。図 11に示す平面構造では、信号電荷の転送方向と直交する 方向に沿って、長方形の第 1排出ゲート電極 12aと第 2排出ゲート電極 12bとが対向 配置されることになる。この様な長方形の第 1排出ゲート電極 12a及び第 2排出ゲート 電極 12bを採用した場合であっても、第 1排出ゲート電極 12aは、背景光が電荷生成 領域で生成した背景光電荷を図 11の上方向に排出し、第 2排出ゲート電極 12bは、 背景光が電荷生成領域で生成した背景光電荷を図 11の下方向に排出するように機 能するので、背景光の影響を抑えることが可能である。
[0055] この様に、第 1の実施の形態の変形例に係る半導体測距素子においても、第 1の 実施の形態の変形例に係る半導体測距素子と同様に、第 1排出ゲート電極 12a及び 第 2排出ゲート電極 12bに所定の電圧を印力！]して、第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 21bに背景光電荷の転送を行い、背景光の影響を抑制できるの で、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度 ( 距離分解能)と最大測距範囲が達成できる。 [0056] 更に、第 1の実施の形態の変形例に係る半導体測距素子によれば、第 1浮遊ドレイ ン領域 23a及び第 2浮遊ドレイン領域 23bへの背景光電荷の蓄積が防止でき、第 1 浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bの容量を最大に生力して信号電 荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジ を、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減 るので、ダイナミックレンジが増大する。
[0057] (第 2の実施の形態）
本発明の第 2の実施の形態に係る固体撮像装置（2次元イメージセンサ)の全体構 成は、図 1にしたブロック図と同一であるため、重複した説明を省略するが、第 2の実 施の形態に係る固体撮像装置のそれぞれの画素 X 〜X ;X 〜X ； ;X 〜
11 lm 21 2m nl
X 内の TOF画素回路 81として機能する半導体測距素子の構造は、図 12に平面構 nm
造を示すように、第 1の実施の形態に係る半導体測距素子の平面構造とは異なる。
[0058] 即ち、本発明の第 2の実施の形態に係る半導体測距素子は、背景光による成分も 外部に読み出して背景光成分をキャンセルする機能を備えている。このため、図 12 に示すように、第 1転送ゲート電極 16aにより転送された信号電荷を蓄積する第 1浮 遊ドレイン領域 23aが右側に、第 2転送ゲート電極 16bにより転送された信号電荷を 蓄積する第 2浮遊ドレイン領域 23bが左側に配置されている。図 12の右側には、更 に、第 1浮遊ドレイン領域 23aに隣接し、第 1リセットゲート電極 13aと、この第 1リセット ゲート電極 13aを介して、第 1浮遊ドレイン領域 23に対向する第 1リセットソース領域 2 4aが配置されている。一方、図 12の左側には第 2浮遊ドレイン領域 23bに隣接し、第 2リセットゲート電極 13bと、この第 2リセットゲート電極 13bを介して、第 2浮遊ドレイン 領域 23に対向する第 2リセットソース領域 24bが更に配置されている。
[0059] 図 12に示されるように、第 2の実施の形態に係る半導体測距素子においては、半 導体光電変換素子が生成した信号電荷が互いに反対方向 (左右方向）に転送され るように、平面パターン上、第 1転送ゲート電極 16aと第 2転送ゲート電極 16bのそれ ぞれの中心線（図示省略)が、図 12の横方向（左右方向）に同一直線上に配置され ている。図 12から明らかなように、第 1転送ゲート電極 16aと第 2転送ゲート電極 16b のそれぞれの中心線は、受光ゲート電極 11の中心線とは一致せず、受光ゲート電極 11の中心線よりも、上方にその中心線が位置して！/、る。
[0060] 但し、図 12においても、信号電荷の転送方向に直交する方向（図 12において、上 下方向）に測った第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bのそれぞれの 幅力 直交する方向に測った受光ゲート電極 11の幅よりも狭くすることにより、受光ゲ ート電極 11の直下の受光部の面積を大きくしても、第 1転送ゲート電極 16a及び第 2 転送ゲート電極 16bによる信号電荷の完全転送が行えるようにしている点は、図 2の 平面図に示した第 1の実施の形態に係る半導体測距素子の構造と同一設計思想に 依拠している。
[0061] 図 12では、図 12の上方に、信号電荷の転送方向と直交する方向に沿って、第 3転 送ゲート電極 16eが配置されている。即ち、図 12に示されるように、平面パターン上、 第 3転送ゲート電極 16eの中心線（図示省略）が、図 12の縦方向（上下方向）に沿つ た直線上に配置されている。第 3転送ゲート電極 16eは、図 3及び図 4に示した電荷 生成領域と同一の半導体領域である表面埋込領域 22からなる第 3転送チャネルの 電位をこの第 3転送チャネルの上部に形成された絶縁膜 31を介して静電的に制御し 、背景光電荷を、第 3転送チャネルを介して転送する。第 3転送ゲート電極 16eにより 転送された背景光電荷は、第 3浮遊ドレイン領域 23cに蓄積される。
[0062] 一方、図 12の下方に、信号電荷の転送方向と直交する方向に沿って、且つ第 3転 送ゲート電極 16eのパターンに対向して、上向きコの字型の排出ゲート電極 12が配 置されている。排出ゲート電極 12は、第 1の実施の形態に係る半導体測距素子で説 明したように、背景光が電荷生成領域で生成した背景光電荷を図 12の下方向に排 出する。排出ゲート電極 12により排出された背景光電荷は、図 12の下方向に設けら れた排出ドレイン領域 21に受け入れられる。
[0063] 第 2の実施の形態に係る半導体測距素子に与える制御パルスのタイミング図は、図 13に示すとおりである。受光ゲート電極 11下で発生した光パルス信号による信号電 荷は、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bによってそれぞれ第 1浮 遊ドレイン領域 23a,第 2浮遊ドレイン領域 23bに転送される。
[0064] 光パルス信号が当たっていない期間は、まず排出ゲート電極 12によって排出ドレイ ン領域 21に、背景光による背景光電荷を排出する。ついで、制御パルス信号 TX1, 制御パルス信号 TX2と同じ時間幅で、制御パルス信号 TX3を第 3転送ゲート電極 1 6eに印加し、背景光電荷を第 3浮遊ドレイン領域 23cに転送する。そして、第 3浮遊 ドレイン領域 23cにおける背景光電荷による電圧変化を、第 1浮遊ドレイン領域 23a, 第 2浮遊ドレイン領域 23bとともに外部に読み出す。第 1転送ゲート電極 16a及び第 2 転送ゲート電極 16bによる信号電荷の取り込みの際にも背景光が存在し、第 3転送 ゲート電極 16eによる取りこまれる背景光電荷と同じ強度であるとすれば、第 3転送ゲ ート電極 16eによる背景光電荷を第 1転送ゲート電極 16a及び第 2転送ゲート電極 1 6bによる信号電荷成分力も差し引くことによって背景光の影響を軽減することができ る。
[0065] 以上説明したように、第 2の実施の形態に係る半導体測距素子によれば、排出ゲー ト電極 12に所定の電圧を印加して、排出ドレイン領域 21に背景光電荷の転送を行う と共に、第 3転送ゲート電極 16eを用いて、背景光電荷を第 3浮遊ドレイン領域 23c に転送し、この背景光電荷を第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bに よる信号電荷成分力も差し引くことが可能なため、背景光の影響を軽減することがで きる。このため、背景光の影響を抑制できるので、背景光電荷に起因したショットノィ ズを抑制でき、これにより、高い距離計測精度 (距離分解能)と最大測距範囲が達成 できる。
[0066] 更に、第 2の実施の形態に係る半導体測距素子によれば、第 1浮遊ドレイン領域 2 3a及び第 2浮遊ドレイン領域 23bへの背景光電荷の蓄積が防止でき、第 1浮遊ドレイ ン領域 23a及び第 2浮遊ドレイン領域 23bの容量を最大に生力して信号電荷を蓄積 できるので、広いダイナミックレンジが達成できる。更に、ダイナミックレンジを、信号と の最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、 ダイナミックレンジが増大する。
[0067] 尚、第 2の実施の形態に係る半導体測距素子を画素として構成した場合の 2次元 アレイによる距離画像センサ全体の構成及び、その全体の動作は、第 1の実施の形 態における図 1及び図 7に、背景光成分を読み出す回路を追加すれば良ぐ詳細は 省略するが、第 1の実施の形態に係る固体撮像装置と同様に、それぞれの画素にお いて、背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制 でき、これにより、高い距離計測精度 (距離分解能)と最大測距範囲が達成できる。 更に、第 2の実施の形態に係る固体撮像装置によれば、それぞれの画素において、 第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bへの背景光電荷の蓄積が 防止でき、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bの容量を最大に 生力して信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダ イナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起 因したノイズが減るので、ダイナミックレンジが増大する。
[0068] (第 3の実施の形態）
本発明の第 3の実施の形態に係る固体撮像装置（2次元イメージセンサ)の全体構 成は、図 1にしたブロック図と同一であるため、重複した説明を省略するが、第 3の実 施の形態に係る固体撮像装置のそれぞれの画素 X 〜X ;X 〜X ； ;X 〜
11 lm 21 2m nl
X 内の TOF画素回路 81として機能する半導体測距素子の構造は、図 14に断面構 nm
造を示すように、第 1の実施の形態に係る半導体測距素子の断面構造とは、表面埋 込領域 22を備えない点で、異なる。但し、平面構造は、図 2に示した第 1の実施の形 態に係る半導体測距素子の平面構造と同様であるので、重複した説明を省略する。
[0069] 図 14 (a)は図 2に示した半導体測距素子の A— A方向から見た断面構造に対応し 、第 1導電型 (p型)の半導体基板 19と、半導体基板 19の上に配置された第 1導電型 (P型）の半導体層（ェピタキシャル成長層） 20が示されて 、る。中央部の受光ゲート 電極 11の直下の絶縁膜 31と、半導体層（ェピタキシャル成長層） 20と半導体基板 1 9とで半導体光電変換素子を構成している。受光ゲート電極 11の直下に位置する第 1導電型 (P型)の半導体層（ェピタキシャル成長層） 20の一部が、半導体光電変換 素子の電荷生成領域として機能して 、る。
[0070] 絶縁膜 31は、受光ゲート電極 11の直下から左右の第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで延伸し、この絶縁膜 31の下には、受光ゲート電極 11 の直下力も第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで左右に延 伸するように半導体層（ェピタキシャル成長層） 20が配置されている。即ち、受光ゲ ート電極 11の直下の電荷生成領域となる半導体層（ェピタキシャル成長層） 20の右 側の半導体層（ェピタキシャル成長層） 20の一部の第 1転送ゲート電極 16aの直下 に位置する部分が第 1転送チャネルとして機能している。一方、受光ゲート電極 11の 直下 (電荷生成領域の直上)の半導体層（ェピタキシャル成長層） 20の左側に隣接し た半導体層（ェピタキシャル成長層） 20の他の一部の第 2転送ゲート電極 16bの直 下に位置する部分が第 2転送チャネルとして機能している。そして、第 1転送ゲート電 極 16a及び第 2転送ゲート電極 16bは、第 1及び第 2転送チャネルの電位を、この第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜 31を介して静電的に 制御し、信号電荷を、第 1及び第 2転送チャネルを介して交互に、第 2導電型 (n型） の第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bにそれぞれ転送する。
[0071] 図 14 (b)は図 2に示した半導体測距素子の B— B方向力も見た断面構造であり、第 1導電型 (P型)の半導体基板 19と、半導体基板 19の上に配置された第 1導電型 (p 型）の半導体層（ェピタキシャル成長層） 20が示されている。中央部の受光ゲート電 極 11の直下の絶縁膜 31と、半導体層（ェピタキシャル成長層） 20と半導体基板 19と で半導体光電変換素子を構成し、受光ゲート電極 11の直下に位置する第 1導電型（ p型)の半導体層（ェピタキシャル成長層） 20の一部が、半導体光電変換素子の電荷 生成領域として機能して 、る。
[0072] 絶縁膜 31は、受光ゲート電極 11の直下から図 14 (b)の左右（図 2の上下方向に相 当する。）の第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bの下まで延伸し、こ の絶縁膜 31の下には、受光ゲート電極 11の直下力も第 1排出ゲート電極 12a及び 第 2排出ゲート電極 12bの下まで左右に延伸するように半導体層（ェピタキシャル成 長層） 20が配置されている。即ち、受光ゲート電極 11の直下 (電荷生成領域の直上 )の半導体層（ェピタキシャル成長層） 20の右側に隣接した半導体層（ェピタキシャ ル成長層） 20の他の一部が、第 1排出ゲート電極 12aの直下に位置する部分が第 1 排出チャネルとして機能している。一方、受光ゲート電極 11の直下 (電荷生成領域の 直上)の半導体層（ェピタキシャル成長層） 20の左側に隣接した半導体層（ェピタキ シャル成長層） 20の他の一部で、第 2排出ゲート電極 12bの直下に位置する部分が 第 2排出チャネルとして機能している。そして、第 1排出ゲート電極 12a及び第 2排出 ゲート電極 12bは、第 1及び第 2排出チャネルの電位を、この第 1及び第 2排出チヤネ ルの上部にそれぞれ形成された絶縁膜 31を介して静電的に制御し、背景光電荷を 、第 1及び第 2排出チャネルを介して、第 2導電型 (n型)の第 1浮遊ドレイン領域 23a 及び第 2浮遊ドレイン領域 23bにそれぞれ転送する。
[0073] 図 14 (a)及び図 14 (b)に示した断面構造にぉ 、て、半導体基板 19の不純物密度 よりも電荷生成領域となる半導体層 20の不純物密度の方が低い。即ち、半導体基板 19は、不純物密度 4 X 1017cm 3程度以上、 1 X 1021cm 3程度以下、電荷生成領域と なる半導体層（ェピタキシャル成長層） 20が不純物密度 6 X 10u Cm 3程度以上、 2 X 1015cm 3程度以下程度が好ましい。特に、半導体基板 19を不純物密度 4 X 1017cm 3程度以上、 l X 1021cm 3程度以下のシリコン基板、半導体層（ェピタキシャル成長層 ) 20を不純物密度 6 X 10ucm 3程度以上、 2 X 1015cm 3程度以下のシリコンェピタキ シャル成長層 20とすれば、通常の CMOSプロセスが採用できる。工業的な意味から は、不純物密度 8 X 1017cm 3程度以上、 1 X 102Qcm 3程度以下のシリコン基板 19、 不純物密度 6 X 1013cm 3程度以上、 1. 5 X 1015cm 3程度以下のシリコンェピタキシ ャル成長層 20とすれば、巿場での入手も容易で好ましい。シリコンェピタキシャル成 長層 20の厚さは 4〜20 /z m程度、好ましくは 6〜 10 m程度とすれば良い。受光ゲ ート電極 11の直下、及び左右の第 1転送ゲート電極 16a及び第 2転送ゲート電極 16 bの直下に位置する半導体層（ェピタキシャル成長層） 20は、通常の CMOSプロセ スにおける pゥエルや nゥエルが配置されて!ヽな 、領域である。
[0074] 他は、第 1の実施の形態に係る半導体測距素子と実質的に同様であるので、重複 した説明を省略するが、第 1の実施の形態に係る半導体測距素子と同様に、第 3の 実施の形態に係る半導体測距素子によっても、背景光の影響を有効に低減でき、こ れにより高!ヽ距離計測精度 (距離分解能)、広!ヽ最大測距範囲及び広!ヽダイナミック レンジを達成できる。
[0075] 又、第 3の実施の形態に係る半導体測距素子を画素として構成した場合の 2次元 アレイによる固体撮像装置においても、第 1の実施の形態に係る固体撮像装置と同 様に、背景光の影響を有効に低減でき、これにより高い距離計測精度 (距離分解能） 、広 、最大測距範囲及び広 、ダイナミックレンジが達成できる。
[0076] (第 4の実施の形態）
本発明の第 4の実施の形態に係る固体撮像装置（2次元イメージセンサ)の全体構 成は、図 1にしたブロック図と同一であるため、重複した説明を省略するが、第 4の実 施の形態に係る固体撮像装置のそれぞれの画素 X 〜X ;X 〜X ； ;X 〜
11 lm 21 2m nl
X 内の TOF画素回路 81として機能する半導体測距素子の構造は、図 15に断面構 nm
造を示すように、第 3の実施の形態に係る半導体測距素子の断面構造とは、「半導体 基板 19の上に配置された半導体層（ェピタキシャル成長層） 20」の代わりに第 1導電 型 (P型）の半導体基板 18を用いている点で異なる。但し、平面構造は、図 2に示した 第 1の実施の形態に係る半導体測距素子の平面構造と同様であるので、重複した説 明を省略する。図 15に示した断面構造において、半導体基板 18は、不純物密度 6 X 10ucm 3程度以上、 2 X 1015cm 3程度以下程度が好ましい。
[0077] 図 15 (a)は図 2に示した半導体測距素子の A— A方向から見た断面構造に対応し 、中央部の受光ゲート電極 11の直下の絶縁膜 31と、半導体基板 18とで半導体光電 変換素子を構成している。受光ゲート電極 11の直下に位置する第 1導電型 (P型)の 半導体基板 18の一部が、半導体光電変換素子の電荷生成領域として機能して ヽる 。そして、受光ゲート電極 11の直下の電荷生成領域となる半導体基板 18の右側の 半導体基板 18の一部で、第 1転送ゲート電極 16aの直下に位置する部分が第 1転 送チャネルとして機能している。一方、受光ゲート電極 11の直下の半導体基板 18の 左側に隣接した半導体基板 18の他の一部で、第 2転送ゲート電極 16bの直下に位 置する部分が第 2転送チャネルとして機能している。そして、第 1転送ゲート電極 16a 及び第 2転送ゲート電極 16bは、第 1及び第 2転送チャネルの電位を、この第 1及び 第 2転送チャネルの上部にそれぞれ形成された絶縁膜 31を介して静電的に制御し、 信号電荷を、第 1及び第 2転送チャネルを介して交互に、第 2導電型 (n型)の第 1浮 遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bにそれぞれ転送する。
[0078] 図 15 (b)は図 2に示した半導体測距素子の B— B方向力も見た断面構造であり、受 光ゲート電極 11の直下の半導体基板 18の右側に隣接した半導体基板 18の他の一 部で、第 1排出ゲート電極 12aの直下に位置する部分が第 1排出チャネルとして機能 し、受光ゲート電極 11の直下の半導体基板 18の左側に隣接した半導体基板 18の 他の一部で、第 2排出ゲート電極 12bの直下に位置する部分が第 2排出チャネルとし て機能している。そして、第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bは、第 1及び第 2排出チャネルの電位を、この第 1及び第 2排出チャネルの上部にそれぞれ 形成された絶縁膜 31を介して静電的に制御し、背景光電荷を、第 1及び第 2排出チ ャネルを介して、第 2導電型 (n型)の第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン 領域 23bにそれぞれ転送する。
[0079] 他は、第 1の実施の形態に係る半導体測距素子と実質的に同様であるので、重複 した説明を省略するが、第 1の実施の形態に係る半導体測距素子と同様に、第 4の 実施の形態に係る半導体測距素子によっても、背景光の影響を有効に低減でき、こ れにより高!ヽ距離計測精度 (距離分解能)、広!ヽ最大測距範囲及び広!ヽダイナミック レンジを達成できる。
[0080] 又、第 4の実施の形態に係る半導体測距素子を画素として構成した場合の 2次元 アレイによる固体撮像装置においても、第 1の実施の形態に係る固体撮像装置と同 様に、背景光の影響を有効に低減でき、これにより高い距離計測精度 (距離分解能） 、広 、最大測距範囲及び広 、ダイナミックレンジが達成できる。
[0081] (その他の実施の形態）
上記のように、本発明は第 1〜第 4の実施の形態によって記載した力 この開示の 一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。こ の開示力 当業者には様々な代替実施の形態、実施例及び運用技術が明らかとな ろう。
[0082] 例えば、既に述べた第 1〜第 4の実施の形態の説明では、第 1導電型を p型、第 2 導電型を n型として説明したが、図 16に示すように第 1導電型を n型、第 2導電型を p 型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解 できるであろう。図 16に示す半導体測距素子を画素とした固体撮像装置 (2次元ィメ ージセンサ）の全体構成は、図 1にしたブロック図と同一であるため、重複した説明を 省略する。又、平面構造は、図 2に示した第 1の実施の形態に係る半導体測距素子 の平面構造と同様であるので、重複した説明を省略する。
[0083] 図 16は第 1の実施の形態に係る固体撮像装置の説明において用いた図 2に示し た半導体測距素子の A— A方向力 見た断面構造に対応し、第 1導電型 (n型)の半 導体基板 61と、半導体基板 61の上に配置された第 1導電型 (n型)の半導体層（ェピ タキシャル成長層） 62と、半導体層（ェピタキシャル成長層） 62の上に配置された第 2導電型 (p型）の表面埋込領域 63が示されて 、る。中央部の受光ゲート電極 11の 直下の絶縁膜 31と、表面埋込領域 63と、半導体層（ェピタキシャル成長層） 62と半 導体基板 61とで半導体光電変換素子を構成している。受光ゲート電極 11の直下に 位置する第 1導電型 (n型)の半導体層（ェピタキシャル成長層） 62の一部が、半導体 光電変換素子の電荷生成領域として機能して 、る。電荷生成領域で生成されたキヤ リア (正孔）は、電荷生成領域の直上の表面埋込領域 63の一部に注入される。
[0084] 絶縁膜 31は、受光ゲート電極 11の直下から左右の第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで延伸し、この絶縁膜 31の下には、受光ゲート電極 11 の直下力も第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで左右に延 伸するように表面埋込領域 63が配置されている。即ち、受光ゲート電極 11の直下（ 電荷生成領域の直上)の表面埋込領域 63の右側に隣接した表面埋込領域 (表面埋 込領域 63の他の一部） 63で、第 1転送ゲート電極 16aの直下に位置する部分が第 1 転送チャネルとして機能している。一方、受光ゲート電極 11の直下 (電荷生成領域の 直上）の表面埋込領域 63の左側に隣接した表面埋込領域 (表面埋込領域 63の他の 一部） 63で、第 2転送ゲート電極 16bの直下に位置する部分が第 2転送チャネルとし て機能している。そして、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bは、第 1及び第 2転送チャネルの電位を、この第 1及び第 2転送チャネルの上部にそれぞれ 形成された絶縁膜 31を介して静電的に制御し、信号電荷を、第 1及び第 2転送チヤ ネルを介して交互に、第 2導電型 (p型)の第 1浮遊ドレイン領域 23a及び第 2浮遊ドレ イン領域 23bにそれぞれ転送する。第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン 領域 23bは、それぞれ、表面埋込領域 63より高不純物密度の半導体領域である。図 16から明らかなように、表面埋込領域 63は左右の第 1浮遊ドレイン領域 23a及び第 2 浮遊ドレイン領域 23bに接触するように形成している。
[0085] 図 2に示した半導体測距素子の B— B方向から見た断面構造の図示は省略するが 、図 4と同様に、受光ゲート電極 11の直下 (電荷生成領域の直上)の表面埋込領域 6 3の右側に隣接した表面埋込領域 (表面埋込領域 63の他の一部)で、第 1排出ゲー ト電極 12aの直下に位置する部分が第 1排出チャネルとして機能している。一方、受 光ゲート電極 11の直下 (電荷生成領域の直上)の表面埋込領域 63の左側に隣接し た表面埋込領域 (表面埋込領域 63の他の一部)で、第 2排出ゲート電極 12bの直下 に位置する部分が第 2排出チャネルとして機能している。そして、第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bは、第 1及び第 2排出チャネルの電位を、この第 1 及び第 2排出チャネルの上部にそれぞれ形成された絶縁膜 31を介して静電的に制 御し、背景光電荷を、第 1及び第 2排出チャネルを介して、第 2導電型 (p型)の第 1浮 遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bにそれぞれ転送することは容易に 理解できるであろう。
[0086] 又、既に述べた第 1〜第 4の実施の形態の説明においては、 2次元固体撮像装置（ エリアセンサ）としての TOF型距離画像センサを例示的に説明した力 本発明の半 導体測距素子は 2次元固体撮像装置の画素のみに用いられるように限定して解釈す るべきではない。
[0087] 例えば、図 1に示した 2次元マトリクスにおいて、 j =m= lとした 1次元固体撮像装 置 (ラインセンサ）の画素として複数の半導体測距素子を 1次元に配列しても良いこと は、上記開示の内容から、容易に理解できるはずである。
[0088] この様に、本発明はここでは記載して 、な 、様々な実施の形態等を含むことは勿 論である。したがって、本発明の技術的範囲は上記の説明力 妥当な特許請求の範 囲に係る発明特定事項によってのみ定められるものである。
産業上の利用の可能性
[0089] 本発明によれば、背景光の影響を有効に低減でき、これにより高い距離計測精度（ 距離分解能)、広い最大測距範囲及び広いダイナミックレンジを有した TOF型半導 体測距素子及びこの TOF型半導体測距素子を 1次元及び 2次元配列した TOF型固 体撮像装置を提供できるので、自動車用の距離センサの分野や 3次元画像の取得 や生成の分野に応用可能である。更に 3次元画像を利用した運動競技選手の動作 解析やゲーム機の分野にも利用可能である。

Claims

請求の範囲
[1] 対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変 換する半導体光電変換素子と、
前記電荷生成領域と同一の半導体領域力 なる第 1及び第 2転送チャネルの電位 を該第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的 に制御し、前記電荷生成領域において生成した信号電荷を、前記第 1及び第 2転送 チャネルを介して交互に転送する第 1及び第 2転送ゲート電極と、
前記第 1及び第 2転送ゲート電極により転送された前記信号電荷を、順次それぞれ 蓄積する第 1及び第 2浮遊ドレイン領域と、
前記電荷生成領域と同一の半導体領域力 なる第 1排出チャネルの電位を該第 1 排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光を受光し て前記電荷生成領域が生成した背景光電荷を排出する第 1排出ゲート電極と、 前記第 1排出ゲート電極により排出された前記背景光電荷を受け入れる第 1排出ド レイン領域
とを備え、前記第 1、第 2転送ゲート電極及び第 1排出ゲート電極に、前記パルス光 と同期して、順次制御パルス信号を与えて動作させることにより、前記第 1及び第 2浮 遊ドレイン領域に蓄積された電荷の配分比カゝら前記対象物までの距離を測定するこ とを特徴とする半導体測距素子。
[2] 前記第 1排出ゲート電極に加える制御パルス信号の時間幅が、前記第 1及び第 2 転送ゲート電極に加える制御パルス信号の時間幅よりも長いことを特徴とする請求項 1に記載の半導体測距素子。
[3] 前記信号電荷の転送方向と前記背景光電荷の排出方向が直交することを特徴と する請求項 1又は 2に記載の半導体測距素子。
[4] 前記信号電荷の転送方向と直交する方向において前記第 1排出ゲート電極と対向 し、前記電荷生成領域と同一の半導体領域力 なる第 2排出チャネルの電位を該第 2排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電 荷を前記第 1排出チャネルを走行する前記背景光電荷とは逆方向に排出する第 2排 出ゲート電極と、 前記第 2排出ゲート電極により排出された前記背景光電荷を受け入れる第 2排出ド レイン領域
とを更に備えることを特徴とする請求項 1〜3のいずれか 1項に記載の半導体測距 素子。
[5] 前記電荷生成領域と同一の半導体領域力 なる第 3転送チャネルの電位を該第 3 転送チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電 荷を、前記第 3転送チャネルを介して転送する第 3転送ゲート電極と、
前記第 3転送ゲート電極により転送された前記背景光電荷を蓄積する第 3浮遊ドレ イン領域
とを更に備えることを特徴とする請求項 1〜3のいずれか 1項に記載の半導体測距 素子。
[6] 前記第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜の厚さが、熱 酸ィ匕膜の比誘電率換算で 150nm以上、 lOOOnm以下であることを特徴とする請求 項 1〜5のいずれか 1項に記載の半導体測距素子。
[7] 前記電荷生成領域、前記第 1転送チャネル、前記第 2転送チャネル及び前記第 1 排出チャネルが、半導体基板上の該半導体基板より低不純物密度で該半導体基板 と同一導電型のェピタキシャル成長層力もなり、
前記第 1浮遊ドレイン領域、前記第 2浮遊ドレイン領域及び前記第 1排出ドレイン領 域が、前記半導体基板と反対導電型の半導体領域からなることを特徴とする請求項 1〜6のいずれか 1項に記載の半導体測距素子。
[8] 前記電荷生成領域、前記第 1転送チャネル、前記第 2転送チャネル及び前記第 1 排出チャネルが、半導体基板より低不純物密度で該半導体基板と同一導電型のェ ピタキシャル成長層を介して、該半導体基板上に配置された該半導体基板と反対導 電型の表面埋込領域からなり、
前記第 1浮遊ドレイン領域、前記第 2浮遊ドレイン領域及び前記第 1排出ドレイン領 域が、前記半導体基板と反対導電型で、前記表面埋込領域よりも高不純物密度の 半導体領域力 なることを特徴とする請求項 1〜6のいずれ力 1項に記載の半導体測 距素子。
[9] 対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変 換する半導体光電変換素子と、
前記電荷生成領域と同一の半導体領域力 なる第 1及び第 2転送チャネルの電位 を該第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的 に制御し、前記電荷生成領域において生成した信号電荷を、前記第 1及び第 2転送 チャネルを介して交互に転送する第 1及び第 2転送ゲート電極と、
前記第 1及び第 2転送ゲート電極により転送された前記信号電荷を、順次それぞれ 蓄積する第 1及び第 2浮遊ドレイン領域と、
前記電荷生成領域と同一の半導体領域力 なる第 1排出チャネルの電位を該第 1 排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光を受光し て前記電荷生成領域が生成した背景光電荷を排出する第 1排出ゲート電極と、 前記第 1排出ゲート電極により排出された前記背景光電荷を受け入れる第 1排出ド レイン領域
とを備える画素を 1次元方向に配列し、前記パルス光と同期して、すべての画素の 前記第 1、第 2転送ゲート電極及び第 1排出ゲート電極に、順次制御パルス信号を与 え、
それぞれの画素において、前記第 1及び第 2浮遊ドレイン領域に蓄積された電荷の 配分比から前記対象物までの距離を測定することを特徴とする固体撮像装置。
[10] 対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変 換する半導体光電変換素子と、
前記電荷生成領域と同一の半導体領域力 なる第 1及び第 2転送チャネルの電位 を該第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的 に制御し、前記電荷生成領域において生成した信号電荷を、前記第 1及び第 2転送 チャネルを介して交互に転送する第 1及び第 2転送ゲート電極と、
前記第 1及び第 2転送ゲート電極により転送された前記信号電荷を、順次それぞれ 蓄積する第 1及び第 2浮遊ドレイン領域と、
前記電荷生成領域と同一の半導体領域力 なる第 1排出チャネルの電位を該第 1 排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光を受光し て前記電荷生成領域が生成した背景光電荷を排出する第 1排出ゲート電極と、 前記第 1排出ゲート電極により排出された前記背景光電荷を受け入れる第 1排出ド レイン領域
とを備える画素を 2次元マトリクス状に配列し、前記パルス光と同期して、すべての 画素の前記第 1、第 2転送ゲート電極及び第 1排出ゲート電極に、順次制御パルス信 号を与え、
それぞれの画素において、前記第 1及び第 2浮遊ドレイン領域に蓄積された電荷の 配分比から前記対象物までの距離を測定し、全画素を 2次元アクセスし、前記測定さ れた距離に対応する 2次元画像を得ることを特徴とする固体撮像装置。
[11] 前記第 1排出ゲート電極に加える制御パルス信号の時間幅が、前記第 1及び第 2 転送ゲート電極に加える制御パルス信号の時間幅よりも長いことを特徴とする請求項 9又は 10に記載の固体撮像装置。
[12] 前記信号電荷の転送方向と前記背景光電荷の排出方向が直交することを特徴と する請求項 9〜： L 1の 、ずれか 1項に記載の固体撮像装置。
[13] 前記信号電荷の転送方向と直交する方向において前記第 1排出ゲート電極と対向 し、前記電荷生成領域と同一の半導体領域力 なる第 2排出チャネルの電位を該第 2排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電 荷を前記第 1排出チャネルを走行する前記背景光電荷とは逆方向に排出する第 2排 出ゲート電極と、
前記第 2排出ゲート電極により排出された前記背景光電荷を受け入れる第 2排出ド レイン領域
とを更に備えることを特徴とする請求項 9〜11のいずれ力 1項に記載の固体撮像装 置。
[14] 前記電荷生成領域と同一の半導体領域力 なる第 3転送チャネルの電位を該第 3 転送チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電 荷を、前記第 3転送チャネルを介して転送する第 3転送ゲート電極と、
前記第 3転送ゲート電極により転送された前記背景光電荷を蓄積する第 3浮遊ドレ イン領域 とを更に備えることを特徴とする請求項 9〜11のいずれ力 1項に記載の固体撮像装 置。
[15] 前記第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜の厚さが、熱 酸ィ匕膜の比誘電率換算で 150nm以上、 lOOOnm以下であることを特徴とする請求 項 9〜 14のいずれか 1項に記載の固体撮像装置。
[16] 前記電荷生成領域、前記第 1転送チャネル、前記第 2転送チャネル及び前記第 1 排出チャネルが、半導体基板上の該半導体基板より低不純物密度で該半導体基板 と同一導電型のェピタキシャル成長層力もなり、
前記第 1浮遊ドレイン領域、前記第 2浮遊ドレイン領域及び前記第 1排出ドレイン領 域が、前記半導体基板と反対導電型の半導体領域からなることを特徴とする請求項 9〜 15のいずれか 1項に記載の固体撮像装置。
[17] 前記電荷生成領域、前記第 1転送チャネル、前記第 2転送チャネル及び前記第 1 排出チャネルが、半導体基板より低不純物密度で該半導体基板と同一導電型のェ ピタキシャル成長層を介して、該半導体基板上に配置された該半導体基板と反対導 電型の表面埋込領域からなり、
前記第 1浮遊ドレイン領域、前記第 2浮遊ドレイン領域及び前記第 1排出ドレイン領 域が、前記半導体基板と反対導電型で、前記表面埋込領域よりも高不純物密度の 半導体領域力 なることを特徴とする請求項 9〜 15のいずれ力 1項に記載の固体撮 像装置。
[18] 前記絶縁膜を CMOS集積回路のフィールド酸ィ匕膜の工程で同時に形成される酸 化膜とし、前記半導体光電変換素子、前記第 1転送ゲート電極、前記第 2転送ゲート 電極、前記第 1浮遊ドレイン領域及び前記第 2浮遊ドレイン領域を CMOS集積回路 の製造工程の一部の工程として形成することを特徴とする請求項 9〜 17のいずれか 1項に記載の固体撮像装置。
[19] 前記画素が、前記第 1及び第 2浮遊ドレイン領域にそれぞれ接続され、前記第 1及 び第 2浮遊ドレイン領域に蓄積された電荷をそれぞれ読み出す電圧読み出し用バッ ファアンプを更に備えることを特徴とする請求項 9〜18のいずれか 1項に記載の固体 撮像装置。 前記画素が、
前記第 1浮遊ドレイン領域に平面パターン上隣接した第 1リセットゲート電極と、 該第 1リセットゲート電極を介して、前記第 1浮遊ドレイン領域に対向する第 1リセット ソース領域と、
前記第 2浮遊ドレイン領域に平面パターン上隣接した第 2リセットゲート電極と、 該第 2リセットゲート電極を介して、前記第 2浮遊ドレイン領域に対向する第 2リセット ソース領域とを更に備え、
前記第 1及び第 2リセットゲート電極にリセット信号を印力!]して前記第 1及び前記第 2 浮遊ドレイン領域に蓄積された電荷を前記第 1及び第 2リセットソース領域にそれぞ れ吐き出し、前記第 1及び前記第 2浮遊ドレイン領域をリセットすることを特徴とする請 求項 9〜 19のいずれか 1項に記載の固体撮像装置。
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