WO2007013132A1

WO2007013132A1 - 半導体装置およびその制御方法

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Publication number: WO2007013132A1
Application number: PCT/JP2005/013607
Authority: WO
Inventors: Akira Okada; Masaru Yano; Kazuhide Kurosaki
Original assignee: Spansion Japan Ltd; Spansion LLC
Current assignee: Spansion Japan Ltd; Spansion LLC
Priority date: 2005-07-25
Filing date: 2005-07-25
Publication date: 2007-02-01
Anticipated expiration: 2008-01-25
Also published as: US7724071B2; JPWO2007013132A1; US20070085597A1; JP4950049B2

Abstract

本発明は、メモリセルアレイに接続された出力ノードを昇圧するポンプ回路（１０）と、ポンプ回路にクロックを出力する発振器（１２）と、ポンプ回路の出力ノード（１７）の電圧が第１の参照電圧より低い場合、発振器を動作させ、出力ノードの電圧が第２の参照電圧より高い場合、発振器を停止させる動作信号を発振器に出力する検出回路（１６）と、を具備する半導体装置およびその制御方法である。本発明によれば、ポンプ回路の出力ノードの電圧が目標の電圧以上のときは、発振器を停止する。そのため、ポンプ回路も停止する。よって、不要な電荷をグランドに流してしまうことがない。よって、昇圧回路の消費電力を削減することができる。

Description

明細書

半導体装置およびその制御方法

技術分野

[0001] 本発明は半導体装置およびその制御方法に関し、特にメモリセルに接続されたラインを昇圧するポンプ回路を有する半導体装置およびその制御方法に関する。

背景技術

[0002] 半導体記憶装置にお!/、ては、メモリセルに接続するライン (例えば、ビットラインゃヮ一ドライン)を電源電圧より昇圧する場合があり、昇圧のためポンプ回路が使用される。例えば、代表的な不揮発性メモリであるフラッシュメモリを例に説明する。フラッシュメモリのメモリセルを構成するトランジスタは電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。電荷蓄積層への電荷の蓄積 (書き込み）は、ソース'ドレイン間で高工ネルギとなったホットエレクトロンやホットホールを電荷蓄積層に注入することにより行う。そのため、ゲートに接続したワードラインに正電圧を印加し、ドレインに接続したビットラインに高い正電圧を印加する。例えば、電源電圧 3Vに対し、ビットラインに 4Vを印加する。

[0003] 従来のポンプ回路 (従来例 1)について、図 1を用い説明する。図 1は昇圧回路の回路構成図である。例えば、ビットラインに 4Vを供給する際は以下のように動作する。発振器 2がポンプ回路 8にクロックを出力する。ポンプ回路 8はクロックがハイレベルの際、電荷を貯め、電源電圧 Vccである 3Vに対しポンプ回路 8の出力ノードの電圧 DPUMPが約 6Vとなるまで昇圧する。 DPUMPが 6Vを超えると、ポンプ回路 8により昇圧された電荷はレギュレーション回路 6よりグランドに流れ、ほぼ一定のレベルを維持する。ポンプ回路 8の出力 DPUMPはレベル調整回路 4により、ビットラインに必要な 4Vに調整される。

[0004] フラッシュメモリには、高記憶容量ィ匕のため窒化シリコン層力なるトラップ層に電荷を蓄積させる SONOS (Silicon Oxide Nitride Oxide Silicon)型フラッシュメモリがある。さらに、その中に、例えば、特許文献 1に開示されたフレッシュメモリがある。このメモリセルはソースとドレインを入れ替えて対称的に動作させる仮想接地型構造を有している。このようなフラッシュメモリにおいては、データ書き込みの際、ソースを接地し、ゲートとドレインに高電圧を印加する。これにより、ホットエレクトロンをトラップ層へ注入することによりデータの書き込みを行う。このとき、ドレインには電源電圧以上の電圧を印加する（例えば 4V)。そのため、電源電圧力も昇圧する（例えば 3V力 4V)ポンプ回路が必要となる。特許文献 2には、ポンプ回路の出力ノードにキャパシタを接続された回路 (従来例 2)が開示されている。

[0005] 特許文献 1：特表 2000— 514946号公報

特許文献 2：特開平 6 - 20485号公報

発明の開示

発明が解決しょうとする課題

[0006] し力しながら、従来例 1によれば、例えば、前述のフラッシュメモリにおいて、共通のワードラインに接続された複数のコアセル (例えば 128bit分)のプログラミングを連続して行う場合、ビットラインを複数本同時に昇圧する。この場合、ポンプ回路 8はこの昇圧動作を連続的に行うため、昇圧回路の消費電力が大きくなる。本発明は、昇圧回路の消費電力を抑制することが可能な半導体装置およびその制御方法を提供することを目的とする。

課題を解決するための手段

[0007] 本発明は、メモリセルアレイに接続された出力ノードを昇圧するポンプ回路と、前記ポンプ回路にクロックを出力する発振器と、動作信号を前記発振器に出力する検出回路と、を具備し、前記動作信号は前記ポンプ回路の出力ノードの電圧が第 1の参照電圧より低い場合、前記発振器を動作させ、前記出力ノードの電圧が第 2の参照電圧より高い場合、前記発振器を停止させる信号である半導体装置である。本発明によれば、ポンプ回路の出力ノードの電圧が目標の電圧以上のときは、発振器を停止する。そのため、ポンプ回路も停止する。よって、不要な電荷をグランドに流すことがない。よって、昇圧回路の消費電力を削減することができる。

[0008] 本発明は、前記出力ノードに結合するキャパシタを具備する半導体装置とすることができる。本発明によれば、ポンプ回路の出力ノードの電圧の低下を小さくすることができる。

[0009] 本発明は、前記キャパシタの容量値は、前記出力ノードに接続し同時に選択可能なラインの配線容量の和より大きい半導体装置とすることができる。本発明によれば、同時に昇圧することが求められるラインの昇圧するために必要な電荷をキャパシタに蓄積することができる。よって、ポンプ回路の出力ノードの電圧の低下を小さくすることがでさる。

[0010] 本発明は、前記クロックの周波数は、前記ポンプ回路の効率が実質的に周波数に依存しなくなる周波数以下である半導体装置とすることができる。本発明によれば、ポンプ回路の効率を上げることができ、消費電力の低減することが可能となる。

[0011] 本発明は、前記第 1の参照電圧は前記第 2の参照電圧より低ぐ前記動作信号は、出力ノードの電圧が前記第 1の参照電圧より低くなると、出力ノードの電圧が前記第 2 の参照電圧より高くなるまで、前記ポンプ回路を動作させ、出力ノードの電圧が前記第 2の参照電圧より高くなると、出力ノードの電圧が前記第 1の参照電圧より低くなるまで、前記ポンプ回路を停止させる信号である半導体装置とすることができる。本発明によれば、ポンプ回路のオンオフの周期が長くなる。よって、ポンプ回路の効率が向上し、消費電力を低減できる。

[0012] 本発明は、前記ポンプ回路は複数のサブポンプ回路を有し、前記発振器は各サブポンプ回路に各々位相をシフトしたクロックを出力する半導体装置とすることができる。本発明によれば、実質的に周期を短く回路ポンプの出力ノードを昇圧することができる。よって、回路ポンプの出力ノードの電圧が急激に低下した場合も、昇圧するタイミングを早くすることができる。

[0013] 本発明は、前記発振器は、前記クロックの位相のシフトと同じ位相をシフトさせ、各クロックを停止させる半導体装置とすることができる。本発明によれば、サブポンプの停止するタイミングがシフトするため、サブポンプが同時に動作することはなぐ回路ポンプの出力ノードの電圧が一時的に高くなることを抑制することができる。

[0014] 本発明は、前記出力ノードに出力電圧を一定に保つように調整するレベル調整器を具備する半導体装置とすることができる。本発明によれば、レベル調整器により、ラインの電圧をより一定に保つことができる。 [0015] 本発明は、前記メモリセルアレイはフラッシュメモリセルアレイである半導体装置とすることができる。本発明は、前記ポンプ回路は、前記フラッシュメモリセルアレイのプログラム時に前記出力ノードを昇圧する半導体装置とすることができる。本発明は、出力ノードは前記メモリセルアレイのビットラインに接続された半導体装置とすることができる。本発明によれば、これら昇圧回路の消費電力が大きくなる可能性が高い場合も、消費電力を抑制することができる。

[0016] 本発明は、メモリセルアレイに接続された出力ノードを昇圧するポンプ回路と、前記ポンプ回路にクロックを出力する発振器と、を具備する半導体装置の制御方法において、前記ポンプ回路の出力ノードの電圧が第 1の参照電圧より低い場合、前記発振器を動作させるステップと、前記出力ノードの電圧が第 2の参照電圧より高い場合、前記発振器を停止させるステップと、を有する半導体装置の制御方法である。本発明によれば、ポンプ回路の出力ノードの電圧が目標の電圧以上のときは、発振器を停止する。そのため、ポンプ回路も停止する。よって、不要な電荷をグランドに流すことがない。よって、昇圧回路の消費電力を削減することができる。

[0017] 本発明は、前記ステップは、前記出力ノードの電圧が前記第 1の参照電圧より低くなると、前記出力ノードの電圧が前記第 2の参照電圧より高くなるまで、前記ポンプ回路を動作させ、前記出力ノードの電圧が前記第 2の参照電圧より高くなると、前記出力ノードの電圧が前記第 1の参照電圧より低くなるまで、前記ポンプ回路を停止させるステップである半導体装置の制御方法とすることができる。本発明によれば、ポンプ回路のオンオフの周期が長くなる。よって、ポンプ回路の効率が向上する。

発明の効果

[0018] 本発明によれば、ポンプ回路の消費電力を抑制することが可能な半導体装置およびその制御方法を提供することができる。

図面の簡単な説明

[0019] [図 1]図 1は従来例 1に係るフラッシュメモリの昇圧回路の構成を示す図である。

[図 2]図 2は実施例 1に係るフラッシュメモリの昇圧回路の構成を示す図である。

[図 3]図 3は実施例 1に係るフラッシュメモリのメモリセル周辺を示した図である。

[図 4]図 4は従来例 1と実施例 1におけるプログラミング時の各電圧の時間変化を示した図である。図 4 (a)は従来例 1の DPUMPおよびビットラインの電圧（BL)の時間変ィ匕、図 4 (b)は実施例 1の DPUMPおよび BLの時間変化、図 4 (c)は実施例 1の Clo ck— enable信号の電圧を示した図である。

[図 5]図 5は実施例 1において、ポンプ回路の出力ノードにキャパシタが設けてある場合におけるプログラミング時の各電圧の時間変化を示した図である。図 5 (a)はキャパシタのない場合、図 5 (b)はキャパシタのある場合の図である。

[図 6]図 6はポンプ回路の周波数に対する効率を計算した結果を示す図である

[図 7]図 7 (a)ないしは図 7(c)は実施例 1に係るフラッシュメモリの検出回路の一部の回路図（その 1)である。

[図 8]図 8 (a)および図 8 (b)は実施例 1に係るフラッシュメモリの検出回路の一部の回路図（その 2)である。

[図 9]図 9は実施例 1に係るフラッシュメモリの検出回路の一部の回路図（その 3)である。

[図 10]図 10 (a)および図 10 (b)は実施例 1に係るフラッシュメモリの検出回路の動作を説明するための図である。

[図 11]図 11は実施例 1に係るフラッシュメモリのサブポンプの回路図である。

[図 12]図 12 (a)および図 12 (b)は実施例 1に係るフラッシュメモリのポンプ回路および発振器の一部の構成を示す図である。

[図 13]図 13 (a)および図 13 (b)は実施例 1に係るフラッシュメモリのポンプ回路の動作を説明するための図である。

[図 14]図 14は実施例 1に係るフラッシュメモリのレベル調整回路の構成を示す図である。

発明を実施するための最良の形態

[0020] 以下、図面を用い本発明に係る実施例について説明する。

実施例 1

[0021] 実施例 1に係るフラッシュメモリは、特許文献 1に記載されている SONOS型フラッシュメモリであり、仮想接地型のアレー方式を採用している。また、 NAND型と同じィンターフェースで動作させるフラッシュメモリとして使用する。 NAND型フラッシュメモリはフローティングゲートに電荷を蓄積させるメモリセルを用いすることが一般的である。そして、メモリセルへの書き込みは、フローティングゲート上のコントロールゲートと基板間に高電位を生成し FNトンネン現象により行う。このため、ページ単位 (例えば 2 kByte)でデータを一括に書き込むことが可能である。一方、実施例 1に係るフラッシュメモリにおいては、ホットエレクロトン現象を用いデータを書き込むため、書き込み時に必要な電流が大きぐ同時に書き込めるデータに制限がある。しかし、実施例 1 に係るフラッシュメモリは、外部とのインターフェースは NAND型フラッシュメモリとして動作させる。そこで、連続してデータをプログラミングする数は、プログラミング速度向上のため可能な限り多くのデータをプログラミングする要請、および、データ書き込み時に多くの電流を必要とした場合、ビットラインの電圧を安定化する要請、を考慮して決められる。実施例 1においては、例えば、 128bit単位で連続してプログラミングが行われる。つまり、同一のワードラインに接続されたコアセル、 128個連続でプログラミングされる。

[0022] 図 2は実施例 1に係るフラッシュメモリの昇圧回路 40の構成図である。発振器 12がクロックをポンプ回路 10に出力する。ポンプ回路 10はメモリセル 22 (コアセル）に接続されており、クロックにより、ポンプ回路 10の出力ノード 17を電源電圧 Vcc (例えば 3V)より高電圧に昇圧する。出力ノード 17の電圧 (DPUMP)は検出回路 16により検出される。検出回路 16は、 DPUMPが参照電圧 (例えば 6V)より高ければ、動作信号 Clock— enableをローレベルにし、 DPUMPが参照電圧より低ければ、動作信号 Clock— enableをハイレベルにする。発振器 12は動作信号 Clock— enableがハイレベルのときはポンプ回路 10にクロックを出力する力 Clock— enableがローレベルのときはクロックを出力しない。

[0023] 出力ノード 17にはキャパシタ 18が結合しており、ポンプ回路 10により運ばれた電荷を蓄積する。出力ノード 17はレベル調整回路 14に接続される。レベル調整回路 1 4はビットラインに出力する電圧 (4V)を一定になるように調整し、ビットラインに出力する。

[0024] 図 3は実施例 1に係るフラッシュメモリのメモリセルアレイ周辺の構成図である。メモリセルアレイ 20にはコアセル 22がマトリックス状に配置されて!、る。コアセル 22のゲートはワードライン 26に接続され、ソース、ドレインは異なるビットライン 24に接続されている。ワードライン 26は図 3の縦方向に、ビットライン 24は横方向に複数配置されてヽる。ヒ、、ッライン 24a、 24b, 24ciま FET28a、 28b, 28cを介しライ卜アンプ 30【こ接続される。 FET28a、 28b、 28cは Yデコーダに接続され、プログラミングを行うビットライン 24をライトアンプ 30に接続する。ライトアンプ 30には昇圧回路 40が接続される。

[0025] コアセル 22にデータの書き込みを行う際は、まず、書き込みを行うワードライン 26を選択し、正電圧が印加される。昇圧回路 40より電源電圧（3V)以上に昇圧された電圧（4V)がライトアンプ 30に供給される。ライトアンプ 30は、 Υデコーダより FET28a で選択されたビットライン 24aを 4Vとする。これによりコアセル 22aのトランジスタのドレイン力 S4Vとなる。コアセル 22aのソースは図示して!/、な!/、FETに選択されグランドに接続される。以上により、コアセル 22aにデータが書き込みされる。次にコアセル 2 2bにデータを書き込む場合も、コアセル 22aと同様に行う。同一のワードライン 26に接続されたコアセル 22を例えば 128個単位で連続してプログラミングする場合、プログラミングする 128個のコアセル 22のうち、データを書き込むコアセル 22はライトアンプ 30により選択される。そして、選択されたコアセル 22には上記のようにデータが書き込まれる。

[0026] このように、例えば 128bit単位で連続してプログラミングを行う場合、昇圧回路 40 は最大で同時に 128本のビットライン 24を昇圧するため、大きい電荷をチャージできる昇圧回路 40が求められる。これは、書き込みの初期には、メモリセルに大きな書き込み電流がグランドに流れてしまうためである。一方、プログラミングされる 128bitのうち書き込みを行うコアセル 22が比較的少ない場合もありうる。この場合、昇圧するビットライン 24も比較的少なくなる。従来例 1においては、このような場合、 DPUMPの電圧が高くなると、必要でない電荷はレギュレーション回路 6よりグランドに流してしまう。これでは、消費電力が大きくなつてしまう。

[0027] 実施例 1に係るフラッシュメモリの昇圧回路 40は、ポンプ回路 10の出力ノード 17の電圧 DPUMPが目標とする電圧 (第 1の参照電圧)より低い場合、発振器 12を動作させ、出力ノード 17電圧 DPUMPが目標とする電圧 (第 2の参照電圧)より高い場合、発振器 10を停止させる動作信号を発振器 10に出力する検出回路 16とを有している。これにより、 DPUMPが目標の電圧以上のときは、発振器 12を停止する。そのため、ポンプ回路 10も停止する。よって、従来例 1のようにレギュレーション回路 6により不要な電荷をグランドに流してしまうことがない。よって、消費電力を削減することができる。ここで、第 1の参照電圧と第 2の参照電圧とは同じでも良いが異なっていても良い

[0028] また、昇圧回路 40は、出力ノード 17に結合するキャパシタ 18を有している。実施例 1のように、 128本のビットライン 24を昇圧する場合、多くの電荷が必要になる。そこで、ポンプ回路 10が昇圧した電荷をキャパシタ 18に蓄積することにより、書き込み時の電圧の低下を小さくすることができる。

[0029] さらに、キャパシタ 18の容量値は、その出力ノードに接続し同時に選択可能なビットライン (ライン)の配線容量の和より大きくすることもできる。これにより、多数同時に昇圧することが求められるビットライン 24の昇圧をするために必要な電荷をキャパシタ 18に蓄積することができる。実施例 1においては、ビットライン 24の配線容量は約 5 pFである。そして、同時に選択可能なビットラインは、連続してプログラミングするため同時に昇圧されうる 128bit分すなわち 128本である。そこで、キャパシタ 18の容量値は 5pF X 128本 = 640pF以上とすることが好まし!/、。

[0030] さらに、昇圧回路 40は、出力ノード 17にビットライン 24の電圧を一定に保つように調整するレベル調整器 14を有することができる。レベル調整器 14により、ビットライン 24の電圧をより一定に保つことができる。

[0031] 図 4は実施例 1および従来例 1に係るフラッシュメモリにお、て、 128bitのプログラミングを連続的に 4回行ったときの消費電流をシユミレーシヨンした結果である。図 4 (a) は従来例 1の DPUMPおよびビットラインの電圧 (BL)の時間変化、図 4 (b)は実施例 1の DPUMPおよび BLの時間変化を示している。図 4 (c)は実施例 1の Clock— e nable信号の電圧を示している。図 4 (a)および図 4 (b)中、両矢印の範囲がプロダラミングを 4回繰り返したときを示して、る。

[0032] 図 4 (b)および図 4 (c)を参照に、プログラミング開始と共に DPUMPから BLに電荷が供給されるため、 DPUMPの電圧が低下する。 DPUMPが参照電圧以下となると検出回路 16は Clock enableをハイレベルとする。 Clock enableを入力した発振器 12が動作し、ポンプ回路 10が動作する。 DPUMPから BLに電荷が供給され、 BLの電圧は上昇する。 BLの電圧が一定となり、 DPUMPの電圧も回復し参照電圧より高くなると、検出回路 16は Clock— enableをローレベルとする。発振器 12は動作を停止するため、ポンプ回路 10も動作を停止する。次のプログラミングが開始されると、 DPUMP力 BLに電荷が供給されるため、 DPUMPの電圧が低下する。以上を繰り返す。ここで、各電圧の波形が各プログラミングにより、若干異なるのは、プログラミングの際の書き込むビットパターンが異なるためである。

[0033] このようにプログラミングを 4回繰り返したときの昇圧回路 40の 1回あたりの消費電流は、従来例では 150mAに対し、実施例 1では 85mAであった。このように、実施例 1 によれば、検出回路 16を設けたことにより消費電力を小さくすることができる。

[0034] 図 5は実施例 1に係るフラッシュメモリにおいて、キャパシタ 18の有無による DPUM P、 BLの電圧をシユミレーシヨンした結果である。図 5 (a)はキャパシタ 18のない場合、図 5 (b)はキャパシタ 18のある場合 (実施例 1)の結果を示している。プログラミングの方法や図の記載は図 4と同様である。図 5 (a)を参照し、プログラミング初期の DPU MPの電圧が低ぐ回復が遅い。特に、 1回目および 3回目のプログラミングの後半では、ポンプ回路 10が停止し、 DPUMPが低下したところで、 2回目および 4回目のプログラミングを開始しているため、 BLの上昇が遅い。一方、図 5 (b)を参照し、実施例 1では、 DPUMPの低下や BLの上昇の遅延は小さい。このように、キャパシタ 18を設けることにより DPUMPの電圧低下を小さくし、 BLの電圧上昇を早めることができる。

[0035] ポンプ回路 10による昇圧を早めるためには発振器 12から出力される Clockの周波数を高くする（周期を短くする）ことも考えられる。図 6はポンプ回路 10の clockの周波数に対する効率を計算した結果である。ここで、ポンプ回路 10の出力電圧を Vp、ポンプ回路 10に印加する電源電圧を Vcc、ポンプ回路 10の出力を接地し強制的に電流を流した場合の電流を Ip、電源力もの消費電流を Ivccとする。このとき効率である Effは Eff = (Vp X Ip) Z (Vcc X Ivcc) X 100 (%)とする。

[0036] 図 6のように、 Clockの周波数が低、とき効率は一定である力周波数が高くなると効率は低下する。これは、ポンプ回路 10などの CMOSがスイッチングする機会が増えるため、 CMOSにリーク電流が流れてしまうためである。図 5 (a)のような DPUMP の電圧低下を抑制するため、 Clock周波数を高くすると消費電力が高くなつてしまう。実施例 1によれば、キャパシタ 18を付加することにより、 DPUMPの電圧低下を抑制する。これにより、 Clockの周波数は、ポンプ回路 10の効率が実質的に周波数に依存しなくなる (すなわち、ポンプ回路 10の効率が消費電力に影響しない程度の)周波数以下とすることができる。これにより、ポンプ回路 10の効率を上げることができ、より消費電力を低減することが可能となる。

[0037] 次に、実施例 1の検出回路 16の例について説明する。図 7ないし図 9は検出回路 1 6の回路図である。図 7 (a)はポンプ回路 10の出力 DPUMPを抵抗分割し一定比率の電圧に低下させる回路 60である。ポンプ回路 10の出力ノード 17とグランド間に抵抗 Rl、 R2、 R3、 R4、 R5、 R6および R7が直列に接続されている。抵抗 R1と R2の間、 R2と R3の間、 R3と R4の間、 R4と R5の間、 R5と R6の間並びに R6と R7の間には、それぞれ端子 LA、 UA、 LB、 UB、 LCおよび UCが接続されている。これらは、ビットラインを異なる電圧にチャージするモード A、 Bおよび C (例え読み出し、消去、書き込みする場合）に相当する端子である。それぞれのモードでポンプ回路 10をオフする基準とオンする基準を有している。 UCは Cモードでオフする基準であり、 LCは Cモードでオンする基準である。 UA、 LA、 UB、 LBも同様である。

[0038] 図 7 (b)、図 7 (c)は各モードのオフする基準、オンする基準を選択する回路 62a、 6 2bである。図 7 (b)を参照に、オフする基準の選択回路 60aは、各選択 FET64a、 66 aおよび 68aのソースにそれぞれ UA、 UBおよび UCが入力する。そして、 FET64a、 66aおよび 68aの各ゲートに入力されている FET選択信号 SelA、 SelBおよび SelC により、一つが選択され REFUとしてドレインより出力される。本例では書き込み (C) モードのアツパリミットである UCが選択される。図 7 (c)のローァリミットの選択回路 62 bも同様の構成機能であり、 LCが選択され REFLとして出力される。

[0039] 図 8 (a)は、 DPUMPが第 2の参照電圧より高ければ OU信号をハイレベルにし、低ければローレベルとする比較回路 70aである。カレントミラー型差動増幅器 72aが電源 Vccとグランド間に接続されている。差動増幅器 72aは P— FET76a、 78a, N— F ET80a、 82a, 84aを有している。 FET84aは DEF一 Cにより、差動増幅器 72aにカロわる電圧を調整する電流源である。差動増幅器 72aの入力に REFUおよび参照電圧 VREFが入力する。 VREFと REFUの差が増幅され、差動増幅器 72aの出力に出力する。比較器 74aが電源 Vccとグランド間に接続され、 P— FET86a、 N— FET88 aを有している。差動増幅器 72aの出力が FET86aのゲートに入力し、 DEF— Cが F ET88a〖こ入力する。比較器 74aの出力ノード 94aは、 REFUが VREFより高ければローレベル、低ければハイレベルとなる。 P— FET71a、 90aはポンプ駆動信号 PU MP— ENBまたは PUMP— ENにより比較回路 72aをオンオフするスィッチである。比較回路 70aの出力 OUは、出力ノード 94aよりインバータ 92を介し信号を反転し出力される。よって、 REFUが VREFより高ければ OUはハイレベル、低ければローレべルとなる。 REFU (UC)は DPUMPを分圧された電圧であるから、 REFUと VREFの比較は、 DPUMPと VREFをこの分圧比で除した電圧との比較と等価となる。よって、 VREFを分圧比で除した電圧が第 2の参照電圧となる。

[0040] 図 8 (b)は、 DPUMPが第 1の参照電圧より低ければ OL信号をハイレベルにし、高ければローレベルとする比較回路 70bである。インバータ 92の相当するインバータがないこと以外は比較回路 70aと同じ構成機能である。よって、 REFLが VREFより低ければ OLはハイレベル、高ければローレベルとなる。また、 VREFを REFL (LC)の DPUMPに対する分圧比で除した電圧が第 1の参照電圧となる。

[0041] 図 9は、 DPUMPが第 1の参照電圧より低くなると、 DPUMPが第 2の参照電圧より高くなるまで、 Clock— enableをハイレベルとし、 DPUMPが第 2の参照電圧より高くなると、 DPUMPが第 1の参照電圧より低くなるまで、 Clock— enableをローレベルとする回路 100である。図 9を参照に、電源 Vccとグランドの間に P— FET104、 106、 108および N— FET110、 112、 114が直列に接続されている。 FET104および 11 4のゲートには OLが入力する。 FET106および 112のゲートにはインバータ 102で反転した OUが入力する。 FET108、 110のゲートにはポンプ駆動信号 PUMP— E NBおよび PUMP— ENが入力する。 FET108と 110の間のノード 115にはインバータ 116、 118からなるフリップフロップ 120の入力が接続される。フリップフロップ 120 の出力はインバータ 112, 124が接続され Clock— enableとして出力する。ノード 11 5はさらに FET126を介し接地される。 FET126にはインバータ 128を介し PUMP— ENが接続され、ポンプ駆動信号 PUMP ENによりオンオフされる。 [0042] 回路 100において、 OUがハイレベルおよび OLがローレベルのときノード 115はハィレベルとなる。よって、 Clock— enableはローレベルとなる。一方、 OUがローレべルおよび OLがハイレベルのとき、ノード 115はローレベルとなり、 Clock— enableはハイレベルとなる。 OLおよび OUが共にローレベルまたはハイレベルのときはノード 1 15は電源 Vccにもグランドにも非接続となる。この場合、 Clock— enableはフリップフロップ 120に設定された前のレベルとなる。

[0043] 図 10は検出回路 16の動作を説明するための図である。図 10 (a)は、実施例 1の昇圧回路 40の時間に対する出力ノード 17の電圧 DPUMPを模式的に描いた図である。 DPUMPが第 1の参照電圧より低い場合、 OUはローレベルおよび OLはハイレべルであり、回路 100は Clock— enableとしてハイレベルを出力する。よって、ポンプ回路 10は動作する。次に、 DPUMPが第 1の参照電圧より高ぐ第 2の参照電圧より低くなる。このとき OUおよび OLは共にローレベルとなる。回路 100は前の Clock— ena bleレベルであるハイレベルを出力する。よって、ポンプ回路 10は動作したままである。次に、 DPUMPが第 2の参照電圧より高くなる。 OUはハイレベルおよび OLはローレベルであり、回路 100は Clock— enableとしてローレベルを出力する。よって、ポンプ回路 10は停止する。次に、 DPUMPが第 2の参照電圧より低ぐ第 1の参照電圧より高くなる。このとき OUおよび OLは共にローレベルとなる。回路 100は前の Clock— enableレベルであるローレベルを出力する。よって、ポンプ回路 10は停止したままである。次に、 DPUMPが第 1の参照電圧より低くなり、 Clock— enableはハイレベルとなり、ポンプ回路 10は動作する。

[0044] このように、 Clock— enable (動作信号）は、 DPUMP (ポンプ回路の出力ノードの電圧）が第 1の参照電圧より低くなると、 DPUMPが第 2の参照電圧より高くなるまで、ポンプ回路 10を動作させ、 DPUMPが第 2の参照電圧より高くなると、 DPUMPが第 1の参照電圧より低くなるまで、ポンプ回路 10を停止させる信号とすることが好ましい

[0045] ポンプ回路 10を実施例 1のように動作させた場合の効果について説明する。図 10

(b)は DPUMPと 1つの参照電圧のみでポンプ回路 10を制御した場合の時間に対する DPUMPの模式図である。この場合、 Clock enableは DPUMPが参照電圧より低いとハイレベル、高いとローレベルとなる。よって、ポンプ回路 10は、 DPUMPが参照電圧より低いと動作し、高いと停止する。このように、ポンプ回路 10のオンオフ周期が短くなる。この場合、ポンプ回路 10をスイッチングすると CMOSに電流が流れる。これより、図 6において説明した発振器 12の周波数が高い場合と同様に、ポンプ回路 10の効率が低下する。

[0046] 一方、ポンプ回路 10を実施例 1のように動作させた場合、 DPUMPが第 2の参照電圧より高くなり、ポンプ回路が停止したのち、 DPUMPが第 1の参照電圧を下回るまでポンプは動作しない。 DPUMPが第 1の参照電圧より低くなり、ポンプ回路 10が動作した場合、 DPUMPが第 2の参照電圧より高くなるまでポンプ回路 10は停止しない。このように、ポンプ回路のオンオフの周期が長くなる。よって、図 6において説明したように、発振器 12の周波数が低い場合に対応し、ポンプ回路 10の効率が向上する。

[0047] 次に、実施例 1のポンプ回路 10の例について説明する。図 11ないし図 13はポンプ回路 10を説明するための図である。ポンプ回路 10は複数のサブポンプ 130を有している。図 11の上の図はサブポンプ 130の回路図である。サブポンプ 130は FET134 と複数の昇圧段 132〜132を有する。図 11の下の図は発振器 12の一部 136の構成図である。発振器 12の一部 136は Clock— enableがハイレベルになると、互いに相補的な Clockである OSC0と OSC0Bを出力する。 FET134は電源 Vccと昇圧段 1 32の間に設けられ、ゲートにポンプ動作信号 PUMP— ENが入力する。ポンプ動作信号 PUMP— ENによりサブポンプ 130をオンするスィッチである。昇圧段 132は電源 Vccからノード N10に順方向にダイオード D1が接続され、ノード N10と ClockOS COとの間にキャパシタ C11が接続されている。 N10から次段昇圧段 132のノード N

2

10に順方向にダイオード D12が接続されている。次段昇圧段 132はキャパシタ C1

2

1に OSC0Bが接続されている以外は昇圧段 132と同様に構成される。このようにして、 n段の昇圧段が接続し、 n段目の昇圧段 132力 DPUMPに出力される。

[0048] 昇圧段 132のノード N10はダイオード D1により、 Vcc— Vth (ダイオードの順方向高圧電圧）にプリチャージされている。 OSC0がハイレベルになるとキャパシタ C11が昇圧される。このとき次段の C11に接続された OSCB0はローレベルのため、 C11にチャージされていた電荷がダイオード D12を介し次段昇圧段 132のキャパシタ C11

2

にチャージされる。同様に OSCBOがハイレベルになると、昇圧段 132のキャパシタ

2

C11にチャージされていた電荷が次段昇圧段 132のキャパシタ C11にチャージされ

3

る。このときダイオード D12により、前段昇圧段 132には流れない。このようにして、ノード N10の電圧は昇圧段を経るごとに昇圧され、 n段の昇圧段を経て昇圧された電圧が DPUMPとなる。

[0049] 図 12 (a)はポンプ回路 10の構成を示した図である。ポンプ回路 10は図 11で説明したサブポンプ 130を複数有して!/、る。複数のサブポンプ 151〜 158は並列に接続されている。それぞれのサブポンプ 151〜158には Clockとして、 OSC0、 OSC0B、 OSCl、 OSClB、 OSC2、 OSC2B、 OSC3および OSC3Bが入力している。実際は、図 11で説明したように、各サブポンプには、各 Clockの相補的な Clockも入力しているが、説明を簡単にするために、相補的な Clockの入力は説明していない。

[0050] 図 12 (b)は発振器 10の一部を示した構成図である。まず、発振 Clock信号 OSCと Clock— enableが AND回路 141に入力する。これにより、 Clock— enableがハイレベルのとき発振 Clock信号 OSCが AND回路 141を出力する。この出力を OSC0とする。 OSC0は位相シフタ 142を通過し位相をシフトし OSC1となる。さらに、 OSC1 は位相シフタ 143を通過し OSC2となる。さらに OSC2は位相シフタ 144を通過し OS C3となる。位相シフタ 142〜144はそれぞれ位相を 45° シフトする位相シフタである。 OSC0、 OSCl、 OSC2および OSC3をそれぞれインバータ 146、 147、 148および 149を通過し相補的な OSC0B、 OSClB、 OSC2Bおよび OSC3Bを出力する。このようにして出力された OSC0、 OSCl、 OSC2、 OSC3、 OSC0B、 OSClB、 OS C2Bおよび OSC3Bは位相が 45° づっシフトした Clockとなる。

[0051] 以上のように、ポンプ回路 10は複数のサブポンプ 151〜158を有し、発振器 10は各サブポンプ 151〜158に各々位相をシフトしたクロックを出力する。これにより、周期を短く DPUMPを昇圧することができる。よって、 DPUMPが急激に低下した場合も、昇圧するタイミングを早くすることができる。図 12 (a)および図 12 (b)においては、サブポンプ 151〜158が 8個の場合を説明した力 8個に限られるものではない。サブポンプの個数を増やせば、昇圧する周期を短くできるが、回路サイズは大きくなる。これらを考慮し、サブポンプの個数は決定される。

[0052] さらに、図 12 (a)の構成のポンプ回路 10においては、発振器 12は Clock— enable 信号により Clockを停止させる場合、 Clockの位相のシフトと同じ位相をシフトさせ、 Clockを停止させている。図 13 (a)および図 13 (b)は、この構成による効果を説明するための図である。図 13 (a)は、 Clock— enable信号がローレベルになると、 OSC0 〜OSC4がローレベルとなる場合のタイムチャートである。 Clock— enable信号が口一レベルになると、 OSC0〜OSC4はハイレベルの途中であるが残りのハイレベル（図中破線）を出力せずに、 OSC0〜OSC4が同時にローレベルとなる。このため、サブポンプ 151〜158は同時に動作する。よって、 DPUMPは一時的に高くなる。

[0053] 一方、図 13 (b)は、図 12 (a)のポンプ回路 10において、 OSC0〜OSC3を停止させる場合のタイムチャートである。 Clock— enable信号がローレベルになると、 OSC 0はハイレベルの途中である力残り時間のハイレベル（図中破線）を出力せずに口一レベルになる。 OCS1は Clockの OSC0からの位相シフトの分の時間 tl分 OSC0 より遅れている。そして Clock— enable信号がローレベルになると、 OSC1は Clock —enable信号より tl遅れてローレベルになる。同様に、 OSC2、 OSC3はそれぞれ、 OSC0からの位相シフトの分の時間 t2、 t3遅れてローレベルになる。このように、ポンプ回路 10を停止する際、サブポンプ 151〜158の停止時間をシフトして停止させている。

[0054] このように、各サブポンプ 151〜158の停止するタイミングがシフトするため、サブポンプ 151〜158が同時に動作することはなぐ DPUMPが一時的に高くなることを抑 ff¾することができる。

[0055] 最後に、レベル調整回路 14の構成を説明する。図 14はレベル調整回路 14の構成を示す図である。ビットラインに出力される電圧 (VPROG)とグランド間をキャパシタ 1 66と 168を直列に接続し、 VPROGを VCOMに分圧する。キャパシタ 168は、ビットライン 24を異なる電圧にチャージするモード A、 Bおよび C (例え読み出し、消去、書き込み等に相当する）毎に、それぞれ、キャパシタ 168a、 168bおよび 168cがそれぞれスィッチ 169a、 169bおよび 169cによって選択される。これにより、 VCOMPを各モードに対応する電圧に分圧している。本例では、書き込みのモードであるキャパシタ 168cが選択される。 VCOMPは差動増幅器 162の正入力に、参照電圧 VREF が差動増幅器 162の負入力に入力する。差動増幅器 162の電源は DPUMPに接続される。差動増幅器 162の出力が P— FET164のゲートに入力し、 P— FET164のソース、ドレインはそれぞれ、 VPROG、 DPUMPに接続される。以上により、 VCOMP が VREFより低い場合、差動増幅器 162の出力は低くなり、 FET164を流れる電流が大きくなる。よって、 VPROGの電圧は上昇する。一方、 VCOMPが VREFより高い場合、 FET164を流れる電流は小さくなる。このように、レベル調整器 14は、 VCO PMと VREFが等しくなるように制御する。 VCOMPは VPROGを分圧した電圧である。これより、 VCOMPと VREFの比較は、 VPROGと VREFを分圧比で除した電圧との比較に相当する。

[0056] 以上にように、ポンプ回路 10の出力ノード 17に電圧を一定に保つように調整するレベル調整器 14を設けることにより、ビットラインの電圧を一定に保つことができる。

[0057] 実施例 1においては、フラッジュメモリのプログラムの際、ビットラインを昇圧する昇圧ポンプ 40を例に説明した。本発明の適用はフラッシュメモリに限られるものではない。しかし、フラッシュメモリは電荷蓄積層に電荷を蓄積させる際、高電圧が求められる。そこで、本発明をメモリセルアレイ 20がフラッシュメモリセルアレイである半導体装置に適用することにより、昇圧回路 40の消費電力を、より抑制することができる。

[0058] また、本発明の適用はプログラミングに限られるものではなぐ読み出しや消去にも提供することができる。しかし、プログラミングは読み出しに比べ大きな電圧が必要である。さら〖こ、実施例 1に示した SONOS型の仮想接地型アレー方式を有するフラッシュメモリを、 NAND型インターフェースとして使用する場合は、同時にプロダラミングする bit分のビットラインを昇圧することが求められる。このため、昇圧回路は大きい電荷を求められる。このような理由から、昇圧回路 40は、フラッシュメモリセルアレイ 2 0のプログラム時に出力ノード 17を昇圧することにより、昇圧回路 40の消費電力を、より抑帘 Uすることができる。

[0059] さらに、本発明の適用はビットラインに限られるものではなぐ例えばワードラインにも適用することができる。しかし、実施例 1に示した、 SONOS型の仮想接地型アレー方式を有するフラッシュメモリを、 NAND型インターフェースとして使用する場合は、同時にプログラミングする bit分のビットライン 24を昇圧することが求められる。このため、出力ノード 17はメモリセルアレイ 20のビットライン 24に接続された場合、昇圧回路 40の消費電力を、より抑制することができる。

以上、本発明の好ましい実施例について詳述した力本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形 '変更が可能である。

Claims

請求の範囲

[1] メモリセルアレイに接続された出力ノードを昇圧するポンプ回路と、

前記ポンプ回路にクロックを出力する発振器と、

動作信号を前記発振器に出力する検出回路と、を具備し、

前記動作信号は前記ポンプ回路の出力ノードの電圧が第 1の参照電圧より低い場合、前記発振器を動作させ、前記出力ノードの電圧が第 2の参照電圧より高い場合、前記発振器を停止させる信号である半導体装置。

[2] 前記出力ノードに結合するキャパシタを具備する請求項 1記載の半導体装置。

[3] 前記キャパシタの容量値は、前記出力ノードに接続し同時に選択可能なラインの配線容量の和より大きい請求項 2記載の半導体装置。

[4] 前記クロックの周波数は、前記ポンプ回路の効率が実質的に周波数に依存しなくなる周波数以下である請求項 1から 3のいずれか一項記載の半導体装置。

[5] 前記第 1の参照電圧は前記第 2の参照電圧より低ぐ

前記動作信号は、前記出力ノードの電圧が前記第 1の参照電圧より低くなると、前記出力ノードの電圧が前記第 2の参照電圧より高くなるまで、前記ポンプ回路を動作させ、

前記出力ノードの電圧が前記第 2の参照電圧より高くなると、前記出力ノードの電圧が前記第 1の参照電圧より低くなるまで、前記ポンプ回路を停止させる信号である請求項 1から 4の、ずれか一項記載の半導体装置。

[6] 前記ポンプ回路は複数のサブポンプ回路を有し、前記発振器は各サブポンプ回路に各々位相をシフトしたクロックを出力する請求項 1から 5のいずれか一項記載の半導体装置。

[7] 前記発振器は、前記クロックの位相のシフトと同 Cf立相をシフトさせ、各クロックを停止させる請求項 6記載の半導体装置。

[8] 前記出力ノードに接続され、出力電圧を所定電圧を保つように調整するレベル調整器を具備する請求項 1から 7のいずれか一項記載の半導体装置。

[9] 前記メモリセルアレイはフラッシュメモリセルアレイである請求項 1から 8の!、ずれか一項記載の半導体装置。

[10] 前記ポンプ回路は、前記フラッシュメモリセルアレイのプログラム時に前記出力ノードを昇圧する請求項 9記載の半導体装置。

[11] 前記出力ノードは前記メモリセルアレイのビットラインに接続された請求項 9または 10 記載の半導体装置。

[12] メモリセルアレイに接続された出力ノードを昇圧するポンプ回路と、前記ポンプ回路にクロックを出力する発振器と、を具備する半導体装置の制御方法において、前記ポンプ回路の出力ノードの電圧が第 1の参照電圧より低い場合、前記発振器を動作させるステップと、

前記出力ノードの電圧が第 2の参照電圧より高い場合、前記発振器を停止させるステツプと、を有する半導体装置の制御方法。

[13] 前記発振器を動作させるステップは、前記出力ノードの電圧が前記第 1の参照電圧より低くなると、前記出力ノードの電圧が前記第 2の参照電圧より高くなるまで、前記ポンプ回路を動作させるステップであり、

前記発振器を停止させるステップは、前記出力ノードの電圧が前記第 2の参照電圧より高くなると、前記出力ノードの電圧が前記第 1の参照電圧より低くなるまで、前記ポンプ回路を停止させるステップである請求項 12記載の半導体装置の制御方法。