WO2006134643A1 - 半導体装置及びその製造方法 - Google Patents

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Tomoo Matsuzawa
Hiroshi Horibe
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing technique thereof, and in particular, in order to reduce inter-wiring capacitance, an insulating film having a low relative dielectric constant and a material (low-k material) force is used as an interlayer insulating film.
  • the present invention relates to a technology that is effective when applied to semiconductor devices.
  • a plurality of chip formation regions each having an integrated circuit and a plurality of electrode pads are formed on a semiconductor wafer, and each chip is formed in a wafer state.
  • a wafer inspection process (probe inspection process) is performed to inspect the electrical characteristics of the integrated circuit in the formation area.
  • the wafer inspection process is performed by pressing the tip of the probe needle against an electrode pad that is electrically connected to the integrated circuit.
  • Japanese Patent Application Laid-Open No. 10-270512 discloses that “a measurement is performed by applying a probe with an antireflection film (titanium lightride film) formed on the uppermost layer film of the bonding pad. A technique that prevents an increase in contact resistance between the pad and the probe due to the oxide film and enables accurate measurement is disclosed.
  • Japanese Patent Laid-Open No. 2003-86624 states that “a layer structure is formed of a die electrode pad to which a die sort probe is contacted and a wire bonding electrode pad to which a bonding wire is connected.
  • a technique is disclosed in which the electrical characteristics of the bonding wire and the electrode pad for wire bonding are improved without increasing the area of the electrode pad region on the surface of the semiconductor chip.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-270512
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-86624
  • Semiconductor device manufacturing is mainly classified into a pre-process and a post-process.
  • the previous process is This is also referred to as a wafer process, and is a process of forming a plurality of chip formation regions each of which is defined by a scribe line, each having an integrated circuit and a plurality of electrode pads, on a semiconductor wafer.
  • the post-process is also called an assembling process, and is a process in which a semiconductor wafer is divided along a scribe line to form a plurality of semiconductor chips and the semiconductor chips are packaged in various forms of packages.
  • the electrical characteristics of the integrated circuit formed in each chip formation region are inspected to determine the quality grades such as non-defective products, defective products, and operating frequencies.
  • a wafer inspection process (probe inspection process) is performed. In this wafer inspection process, the tip of the probe needle is pressed against an electrode pad electrically connected to the integrated circuit, so that an impact at the time of the pressure contact is transmitted to an interlayer insulating film below the electrode pad.
  • the low-k material has a lower elastic modulus than the conventional insulating material and is weak in impact resistance
  • the low-k material is insulated in the interlayer insulating film under the electrode pad.
  • a defect such as a crack is likely to occur in the interlayer insulating film due to the impact when the probe needle is pressed against the electrode pad during the wafer inspection process.
  • Such a failure causes a decrease in the reliability of the semiconductor device.
  • An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.
  • the purpose is to provide a layer including an insulating film such as a low-k material in a previous process (wafer process).
  • the reliability of a semiconductor device can be improved.
  • FIG. 1 is a diagram showing the internal structure of a semiconductor device that is Embodiment 1 of the present invention ((a) is a schematic plan view, and (b) is along the aa line of (a).
  • FIG. 1 is a diagram showing the internal structure of a semiconductor device that is Embodiment 1 of the present invention ((a) is a schematic plan view, and (b) is along the aa line of (a).
  • FIG. 2 is a schematic plan view showing a planar layout of the semiconductor chip of FIG.
  • FIG. 3 is a schematic cross-sectional view showing the internal structure of the semiconductor chip of FIG.
  • FIG. 4 is an enlarged schematic cross-sectional view of a part of FIG.
  • FIG. 5 is a schematic plan view showing a part of a multi-wiring substrate used for manufacturing the semiconductor device of Example 1.
  • FIG. 6 is a flowchart showing manufacturing steps of the semiconductor device of Example 1.
  • FIG. 7 is a schematic plan view showing a state where a plurality of chip formation regions are formed on a semiconductor wafer in the manufacture of the semiconductor device of Example 1.
  • FIG. 8 is a schematic plan view of a semiconductor wafer used for manufacturing the semiconductor device of Example 1.
  • FIG. 9 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Example 1.
  • FIG. 10 is a schematic cross-sectional view showing the manufacturing process (conductive film forming process) of the semiconductor device of Example 1.
  • FIG. 11 is a schematic cross-sectional view showing the manufacturing process (electrode pad forming process) of the semiconductor device of Example 1.
  • FIG. 12 is a schematic cross-sectional view showing the manufacturing process (probe inspection process) of the semiconductor device of Example 1.
  • FIG. 13 is a schematic cross-sectional view showing the manufacturing process (protective film forming process) of the semiconductor device of Example 1.
  • FIG. 14 is a schematic cross-sectional view showing the manufacturing process (opening forming process) of the semiconductor device of Example 1.
  • FIG. 15 is a schematic cross-sectional view showing the manufacturing process (protective film forming process) of the semiconductor device of Example 1.
  • FIG. 16 is a schematic cross-sectional view showing the manufacturing process (opening forming process) of the semiconductor device of Example 1.
  • FIG. 17 is a schematic plan view showing the manufacturing process (dicing process) of the semiconductor device of Example 1.
  • FIG. 18 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Example 1 ((a) is a chip mounting process, (b) is a wire bonding process).
  • FIG. 19 is a schematic cross-sectional view enlarging a part of FIG. 18 (b).
  • FIG. 20 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Example 1 ((a) is a sealing process and (b) is a bump forming process).
  • FIG. 21 is a schematic cross-sectional view showing the manufacturing process (dicing process) of the semiconductor device of Example 1.
  • FIG. 22 is a flowchart showing a manufacturing process of the semiconductor device which is Embodiment 2 of the present invention.
  • FIG. 23 is a schematic cross-sectional view showing the manufacturing process (opening forming process) of the semiconductor device of Example 2.
  • FIG. 24 is a schematic cross-sectional view showing the manufacturing process (probe inspection process) of the semiconductor device of Example 2.
  • FIG. 25 is a schematic cross-sectional view showing the manufacturing process (conductive film patterning process) of the semiconductor device of Example 2.
  • FIG. 26 is a schematic cross-sectional view showing the internal structure of a semiconductor chip incorporated in a semiconductor device that is Embodiment 3 of the present invention.
  • FIG. 27 is a schematic plan view showing the wiring pattern of FIG. 25.
  • FIG. 28 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Example 3.
  • FIG. 29 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Example 3.
  • FIG. 30 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Example 3.
  • FIG. 31 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Example 3.
  • FIG. 32 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of Example 3.
  • FIG. 33 is a schematic cross-sectional view showing a manufacturing step of a semiconductor device which is a modification of the third embodiment.
  • FIG. 34 is a schematic cross-sectional view showing the internal structure of a semiconductor device that is Embodiment 4 of the present invention.
  • FIG. 35 is a schematic cross-sectional view showing the internal structure of a semiconductor chip incorporated in a semiconductor device that is Embodiment 5 of the present invention.
  • FIG. 36 is a diagram for explaining the effect of the present invention ((a) is a schematic plan view showing a pad layout of a conventional semiconductor chip, and (b) is a pad of a semiconductor chip to which the present invention is applied.
  • FIG. 6 is a schematic plan view showing an arrangement).
  • FIG. 37 is a diagram for explaining the effect of the present invention ((a) is a schematic plan view showing the pad layout of a conventional semiconductor chip, and (b) is a pad of a semiconductor chip to which the present invention is applied.
  • FIG. 6 is a schematic plan view showing an arrangement).
  • FIG. 38 is a diagram for explaining the effect of the present invention ((a) is a schematic plan view showing a pad layout of a conventional semiconductor chip, and (b) is a pad of a semiconductor chip to which the present invention is applied.
  • FIG. 6 is a schematic plan view showing an arrangement).
  • SYMBOLS 1 Semiconductor substrate, 2a ... Internal circuit formation part, 2b ... Peripheral part, 3 ... Element isolation region, 5 ... Wiring, 6 ... Conductive film, 7 ... Conductive film, 8 ... Conductive film, 9 ... ⁇ Protective film, 17 ... opening, 18 ... Protective film, 19 ... opening, 20 ... Semiconductor chip, 21 ... Input / output cell, 25 ... Semiconductor wafer, 26 ... Chip forming area, 27 ... scribe Line, 28 ... Probe needle, 30 ... Wiring board, 31 ... Electrode pad, 32 ... Electrode pad, 35 ... Multi-wiring board (multi-wiring board), 36 ...
  • Mold Area coupling area
  • 37 Device formation area (manufactured Product formation area), 41 ... bonding wire, 42, 42a ... grease sealing body, 43 ... solder bump, 45 ... semiconductor device, 46 ... wiring, 47 ... inspection electrode pad, 51 ... wiring, 52 ... Electrode pad for inspection, 53... Protective film, 54... Opening.
  • an electrode BGA (Ball Grid Array) type semiconductor device having an electrode pad that serves both as an inspection electrode pad to which a probe needle is pressed and a wire connection electrode pad to which a bonding wire is connected is provided.
  • An example to which the present invention is applied will be described.
  • FIG. 1 to FIG. 21 are diagrams related to a semiconductor device which is Embodiment 1 of the present invention.
  • FIGS. 1A and 1B are diagrams showing an internal structure of a semiconductor device ((a) is a schematic plan view, and (b) is a schematic cross-sectional view taken along line aa in (a)).
  • FIG. 2 is a schematic plan view showing a planar layout of the semiconductor chip of FIG.
  • FIG. 3 is a schematic cross-sectional view showing the internal structure of the semiconductor chip of FIG.
  • FIG. 4 is a schematic cross-sectional view enlarging a part of FIG.
  • FIG. 5 is a schematic plan view showing a part of a multi-wiring substrate used for manufacturing a semiconductor device.
  • FIG. 6 is a flowchart showing the manufacturing process of the semiconductor device.
  • FIG. 7 is a schematic plan view showing a state where a plurality of chip formation regions are formed on a semiconductor wafer.
  • FIG. 8 is a schematic plan view of a semiconductor wafer used for manufacturing a semiconductor device.
  • 9 to 16 are schematic cross-sectional views showing a wafer process (pre-process) in manufacturing a semiconductor device.
  • FIGS. 17 to 21 are diagrams showing an assembly process (post-process) in manufacturing a semiconductor device
  • FIG. 17 is a schematic plan view
  • FIGS. 18 to 21 are schematic cross-sectional views.
  • the semiconductor device 45 of the first embodiment is called an interposer.
  • a semiconductor package 20 is mounted on the main surface of the wiring board 30 and a BGA type package structure in which, for example, a plurality of ball-shaped solder bumps 43 are arranged as protruding electrodes on the back surface opposite to the main surface of the wiring board 30. Become.
  • the semiconductor chip 20 has a square shape that intersects the thickness direction, and in the first embodiment, it is a square of 10 mm ⁇ 10 mm, for example.
  • the semiconductor chip 20 has a main surface (element forming surface, circuit forming surface) and a back surface located on opposite sides of each other, and the back surface is bonded to the main surface of the wiring board 30 with an adhesive interposed therebetween. .
  • a plurality of electrode pads 14 are arranged on the main surface of the semiconductor chip 20.
  • the plurality of electrode pads 14 are arranged along each side of the semiconductor chip 20, for example.
  • the wiring board 30 has a square shape that intersects the thickness direction thereof, and in the first embodiment, for example, is a square of 13 mm ⁇ 13 mm.
  • the wiring board 30 is not limited to this, but, for example, a core material, a first protective film formed so as to cover the main surface of the core material, and a main surface of the core material are covered.
  • the second protective film is formed.
  • the core material has a configuration in which, for example, a wiring layer (conductive layer) is provided on the main surface and the back surface of a highly elastic resin substrate in which glass fiber is impregnated with epoxy resin or polyimide resin.
  • the first and second protective films are formed mainly for the purpose of protecting the wiring formed on the wiring layers on the front and back surfaces of the core material.
  • the first and second protective films for example, insulating resin films (solder resist films) are used.
  • a plurality of electrode pads 31 are arranged on the main surface of the wiring board 30.
  • the plurality of electrode nodes 31 are arranged around the semiconductor chip 20 corresponding to the plurality of electrode pads of the semiconductor chip 20.
  • a plurality of electrode pads 32 are arranged on the back surface of the wiring board 30. Solder bumps 43 are fixed (electrically and mechanically connected) to the plurality of electrode nodes 32.
  • the plurality of electrode pads 14 of the semiconductor chip 20 are electrically connected to the plurality of electrode pads 31 of the wiring board 30 via the plurality of bonding wires 41.
  • the bonding wire 41 for example, an Au wire mainly composed of gold (Au) is used.
  • a method for connecting the bonding wire 41 for example, a nail head that uses ultrasonic vibration in combination with thermocompression bonding.
  • the bond bonding (ball bonding) method is used.
  • the semiconductor chip 20 and the plurality of bonding wires 41 are sealed with a resin sealing body 42 formed on the main surface of the wiring board 30.
  • the resin sealing body 42 is formed of, for example, a biphenyl thermosetting resin to which phenolic hardener, silicone rubber, filler (for example, silica) and the like are added.
  • the resin sealing body 42 has a rectangular planar shape that intersects the thickness direction. In the first embodiment, for example, it has the same planar size as the wiring board 30.
  • a transfer molding method suitable for mass production is used as a method for forming the resin sealing body 42.
  • a multi-wiring board (multiple-wiring wiring board) having a plurality of product forming areas (device forming areas, product acquiring areas) partitioned by scribe lines is used.
  • a separate transfer molding method that encapsulates the semiconductor chip mounted in each product formation area for each product formation area, or a multi-wiring board that has multiple product formation areas.
  • the batch transfer molding method is used in which the semiconductor chips mounted in each product formation area are encapsulated together with a single encapsulant. In the first embodiment, for example, a batch type transfer molding method is employed.
  • the resin sealing body 42 and the wiring board 30 of Example 1 have almost the same outer size.
  • an internal circuit forming portion 2a and a peripheral portion 2b surrounding the internal circuit forming portion 2a in a plane are arranged on the main surface of the semiconductor chip 20.
  • a microcomputer is mounted as an integrated circuit.
  • the microcomputer is constituted by a plurality of circuit blocks partitioned by the wiring channel region in the internal circuit forming section 2a, and each circuit block is constituted by, for example, a plurality of MISFETs as transistor elements.
  • a plurality of electrode pads 14 are arranged along each side of the semiconductor chip 20, and a plurality of electrode pads 14 corresponding to the plurality of electrode pads 14 are arranged.
  • Input / output cells (IZO cells) 21 are arranged. The plurality of input / output cells 21 are arranged between the plurality of electrode pads 14 and the internal circuit forming portion 2a.
  • the semiconductor chip 20 mainly includes a semiconductor substrate 1 and a thin film laminate la in which a plurality of insulating layers and wiring layers are stacked on the main surface of the semiconductor substrate 1. It has a configuration.
  • the thin film laminate la is not limited to this.
  • it has a three-layer metal wiring structure.
  • An element isolation region 3 for defining an active region (active region) in which a transistor element is formed is formed on the main surface of the semiconductor substrate 1, and a plurality of regions separated by the element isolation region 3 are formed.
  • a MISFET-Q is formed as a transistor element in the element formation region.
  • An interlayer insulating film 4 is provided on the main surface of the semiconductor substrate 1. This interlayer insulating film 4 is mainly for electrically separating the transistor element formed on the semiconductor substrate 1 from the first metal wiring layer.
  • a first-layer metal wiring 5 is provided, and an interlayer insulating film 9 is further provided so as to cover the metal wiring 5.
  • This interlayer insulating film 9 is mainly for electrically separating the first-layer metal wiring from the second-layer metal wiring.
  • a second-layer metal wiring 12 is provided on the interlayer insulating film 9, and an interlayer insulating film 13 is further provided so as to cover the metal wiring 12.
  • This interlayer insulating film 13 is for electrically separating the second-layer metal wiring from the third-layer metal wiring.
  • An electrode pad 14 formed in the third metal wiring layer is provided on the interlayer insulating film 13, and the protective film 16 and the third metal wiring layer are further covered so as to cover the third metal wiring layer. 18 is provided.
  • the interlayer insulating film 13 has a multilayer structure (laminated structure) including an insulating film 10 and an insulating film 11 formed on the insulating film 10.
  • the upper insulating film 11 is formed by, for example, a plasma CVD method using tetraethoxysilane (TEOS: Si (OC H)) as a reaction gas.
  • TEOS tetraethoxysilane
  • the lower insulating film 10 is a material having a lower specific dielectric constant (Low-k) force than the insulating film 11 (for example, P-TEOS oxide silicon film) in order to reduce the capacitance between wirings ( For example, it is made of SiOF, SiOC).
  • Low-k specific dielectric constant
  • the low-k material film has a lower relative dielectric constant than the P-TEOS oxide silicon film, but it is hard and brittle with a low Young's modulus, so it is extremely vulnerable to impact.
  • the Young's modulus of the P-TEOS silicon oxide film is about 50 GPa
  • the Young's modulus of an insulating film generally called a low-k material is about 10 to 20 GPa.
  • the interlayer insulating film 9 also has a multilayer structure including a low-k material film in the same manner as the interlayer insulating film 13 in order to reduce the capacitance between wirings.
  • the protective film 16 is formed of an inorganic insulating film made of, for example, an oxide silicon film or a silicon nitride film, or an oxide silicon film and a silicon nitride film.
  • the protective film 18 is formed of an organic insulating film such as a polyimide film.
  • the protective film 16 is provided mainly for the purpose of protecting the uppermost wiring layer of the thin film laminate la.
  • the protective film 18 is mainly used for the purpose of suppressing damage to the protective film 10 caused by the filler contained in the resin encapsulant 42, and the semiconductor chip 20 and the resin encapsulant 42. It is provided for the purpose of improving adhesiveness.
  • an opening 17 formed by etching the protective film 16 is provided, and an opening 19 formed by etching the protective film 18 is further provided.
  • the electrode pad 14 is not limited to this.
  • a multi-layer structure including the film 8 is formed.
  • the conductive films 6 and 8 are formed with a relatively thinner film thickness than the conductive film 7.
  • the conductive film 7 as the main conductive material is formed with a film thickness of, for example, about 600 to 2000 [nm].
  • the lower conductive film 6 is formed with a film thickness of about 30 [nm], for example.
  • the upper conductive film 8 is formed with a film thickness of, for example, about 50 to L00 [nm].
  • the conductive film 7 has a higher bond strength (adhesiveness) with the bonding wire 41 mainly composed of Au than the conductive film 8, and is formed of, for example, a conductive film mainly composed of aluminum (A1). ing.
  • the conductive films 6 and 8 also have a harder material strength than the conductive film 7, and are formed of, for example, a single layer film of titanium nitride (TiN) or a multilayer film in which titanium (Ti) is stacked on titanium nitride.
  • the Vickers hardness of aluminum is approximately 80
  • the Vickers hardness of titanium is approximately 100 to 150
  • the Vickers hardness of titanium nitride is approximately 300.
  • the conductive film 6 has a function of suppressing atomic diffusion of the conductive film 7 and a function of improving adhesion with the insulating film.
  • the conductive film 8 has a function similar to that of the conductive film 6, and further has a function of reducing halation during an exposure process for wiring formation.
  • one end side of a bonding wire 41 made of an Au wire is connected to the electrode pad 14.
  • Au wire has lower bondability than titanium nitride film or titanium film, but higher bondability than A1 film or alloy film mainly composed of A1. Accordingly, in order to improve the bondability between the bonding wire 41 and the electrode pad 14, the conductive film 8 in the wire connection region of the electrode pad 14 is removed as shown in FIG. 4, and as shown in FIG. One end of the wire 41 is connected to the conductive film 7 of the electrode pad 14.
  • the wiring 12 and the wiring 5 are not limited to this, but have a multilayer structure in which conductive films 6, 7, and 8 are sequentially stacked from the semiconductor substrate 1 side, for example, like the electrode pad 14.
  • the multi-wiring substrate 35 has a rectangular planar shape that intersects with its thickness direction, and is rectangular in the first embodiment.
  • the main surface of the multi-wiring board 35 is provided with a mold region (resin sealing region) 36, and a plurality of product formation regions (device regions) 37 arranged in a plane are provided in the mold region 36. In each of these product formation regions 37, chip mounting regions are provided.
  • Each product formation region 37 is partitioned by a scribe line 38, and basically has the same configuration and planar shape as the wiring board 30 shown in FIG.
  • the wiring board 30 is formed by dividing the multi-wiring board 35 along the scribe line 38.
  • the multi-wiring board 35 is not limited to this.
  • the multi-wiring substrate 35 has a configuration (9 X 3) in which nine product formation regions 37 in the X direction are arranged in three stages in the Y direction.
  • the pre-process ⁇ 100> includes a wafer preparation process ⁇ 101> to an opening formation process 109>
  • the post-process ⁇ 110> includes a wafer fragmentation process ⁇ 110> to a substrate fragmentation process ⁇ 116>.
  • the pre-process ⁇ 100> will be described.
  • a plurality of chip formation regions 26 partitioned in a matrix by scribe lines 27 are formed on the main surface of the semiconductor wafer 25.
  • an integrated circuit and a plurality of electrode pads 14 are formed in each chip formation region 26.
  • Each chip formation region 26 is formed mainly by performing the following steps.
  • the semiconductor wafer 25 shown in FIG. 8 is prepared (wafer preparation step ⁇ 101> in FIG. 6).
  • the semiconductor wafer 25 for example, a wafer having a single crystal silicon force is used.
  • an element isolation region 3 (see FIG. 9) is formed on the main surface of the semiconductor wafer 25, and then, for example, an Ml SFET as a transistor element in an active region (active region) partitioned by the element isolation region 3 —Q (see FIG. 9) is formed (element forming step ⁇ 102> in FIG. 6).
  • an interlayer insulating film 4 (see FIG. 9) is formed on the main surface of the semiconductor substrate 1 so as to cover the MISFET Q, and then the surface of the interlayer insulating film 4 is, for example, CMP (Chemical Mechanical Polishing) Then, the first metal wiring 5 (see FIG. 9) is formed on the interlayer insulating film 4.
  • CMP Chemical Mechanical Polishing
  • an interlayer insulating film 9 (see FIG. 9) is formed on the interlayer insulating film 4 so as to cover the metal wiring 5.
  • the interlayer insulating film 9 has a multilayer structure including an insulating film 10 and an insulating film 11 formed on the insulating film 10.
  • the upper insulating film 11 is made of, for example, a P-TEOS oxide silicon film
  • the lower insulating film 10 is made of a low k material film having a lower dielectric constant and a lower Young's modulus than the insulating film 11.
  • a second-layer metal wiring 12 (see FIG. 9) is formed on the interlayer insulating film 9.
  • an interlayer insulating film 13 (see FIG. 9) is formed on the interlayer insulating film 9 so as to cover the metal wiring 12.
  • the interlayer insulating film 13 has a multilayer structure including the insulating film 10 and the insulating film 11 formed on the insulating film 10.
  • the upper insulating film 11 is made of, for example, a P-TEOS oxide silicon film, and the lower insulating film 10 has a lower dielectric constant and a lower Young's modulus than the insulating film 11 L ow—K material film.
  • a conductive film 14a is formed as a third metal wiring layer on the interlayer insulating film 13 as shown in FIG. To do.
  • the conductive film 14 a has a multilayer structure including a conductive film 6, a conductive film 7 formed on the conductive film 6, and a conductive film 8 formed on the conductive film 7.
  • the conductive films 6 and 8 are relatively thinner than the conductive film 7 and are formed with a film thickness.
  • the conductive film 7 has a higher material strength than the conductive film 8 in bondability (adhesion) with the bonding wire 41 mainly composed of Au, and is formed of a conductive film mainly composed of aluminum (A1), for example. ing.
  • the conductive films 6 and 8 also have a harder material strength than the conductive film 7, and are formed of, for example, a single layer film of titanium nitride (TiN) or a multilayer film in which titanium (Ti) is stacked on titanium nitride.
  • the conductive film 6 has a function of suppressing atomic diffusion of the conductive film 7 and a function of improving adhesion with the insulating film.
  • the conductive film 8 has a function similar to that of the conductive film 6, and further has a function of reducing halation during an exposure process for wiring formation.
  • the conductive film 14a is patterned by etching using a photolithography technique to form an electrode pad 14 on the interlayer insulating film 13 as shown in FIG.
  • a third layer metal wiring is also formed.
  • a thin film laminate la having a three-layer metal wiring structure is formed on the main surface of the semiconductor substrate 1 (multi-layer wiring layer forming step ⁇ 103> in FIG. 6).
  • the electrical characteristics of the integrated circuit formed in each chip formation region 26 are inspected, and a wafer inspection is performed to determine characteristic grades such as non-defective products, defective products, and operating frequencies (probe detection process in FIG. 6). ⁇ 104>).
  • the wafer inspection is performed by pressing the tip of the probe needle 28 against the conductive film 8 of the electrode pad 14. In wafer inspection, it is necessary to uniformly contact a plurality of probe needles 28 with a plurality of electrode pads 14, so that the tips of the probe needles 28 are pressed against the electrode pads 14 so as to strike the electrode pads 14.
  • the force transmitted when the tip of the probe needle 28 is pressed against the electrode pad 14 is transmitted to the interlayer insulating film 13 below the electrode pad 14.
  • the electrode pad 14 is applied to the conductive film 7 on the conductive film 7. It has a structure in which a conductive film 8 that is harder than the film 7 is provided, and the tip of the probe needle 28 is pressed against the hard conductive film 8, so that the impact during pressure contact is softer than that of the hard conductive film 8. The shock absorbed by 7 and transmitted to the interlayer insulating film 13 under the electrode pad 14 can be mitigated.
  • the electrode pad 14 of Example 1 has a structure in which the conductive film 6 harder than the conductive film 7 is provided under the conductive film 7, it is transmitted to the interlayer insulating film 13 under the electrode pad 14. Can be further mitigated. As a result, even if a low-k material film is applied to the interlayer insulating film 13 under the electrode pad 14, it is generated in the interlayer insulating film 13 due to the impact when the probe needle 28 is pressed against the electrode pad 14. Therefore, the reliability of the semiconductor device can be improved.
  • the probe needle 28 is in pressure contact with the conductive film 8 that is harder than the conductive film 7. Even in this case, the conductive film 8 is scratched by the pressure contact of the probe needle 28 (pressure contact mark). However, during the bonding process, the conductive film 7 to which the bonding wire is connected has no pressure contact mark.
  • the protective film 16 is patterned by etching to form an opening 17 on the electrode pad 14 as shown in FIG. 14 (opening forming step ⁇ 106> in FIG. 6).
  • the conductive film 8 in the wire connection region of the electrode pad 14 is also removed by etching, so that a pressure contact mark is formed by the pressure contact of the probe needle 28, and the conductive film 7 is exposed (FIG. 6).
  • a protective film 18 made of, for example, an organic insulating film is formed on the protective film 16 so as to cover the electrode pad 14 (the protective film formation of FIG. 6). Step ⁇ 108>), and then patterning the protective film 18 by etching to form an opening 19 on the electrode pad 14 as shown in FIG. 16 (opening forming step ⁇ 109> in FIG. 6).
  • a plurality of chip formation regions each defined by a scribe line 27 and each having an integrated circuit and a plurality of electrode pads 14 on the main surface of the semiconductor wafer 25 26 is formed.
  • a semiconductor wafer 25 that has been subjected to a pre-process is attached to a scribe line 27.
  • a plurality of semiconductor chips 20 are formed by dividing the wafer along the line (wafer fragmentation step ⁇ 111> in FIG. 6). The division of the semiconductor wafer 25 is performed, for example, by dicing the semiconductor wafer 25 along the scribe line 27.
  • the semiconductor chip 20 is bonded and fixed to each product formation region 37 of the multi-wiring substrate 35 with an adhesive interposed therebetween (chip mounting step ⁇ 112> in FIG. 6). ).
  • the bonding and fixing of the semiconductor chip 20 is performed in a state where the back surface of the semiconductor chip 20 is aligned with the main surface of the multi-wiring substrate 35.
  • each product formation region 37 as shown in FIG. 18 (b), a plurality of electrode pads 14 of the semiconductor chip 20 and a plurality of electrode pads 31 arranged around the semiconductor chip 20 are provided. Electrical connection is made with multiple bonding wires 41 (wire bonding step ⁇ 113> in FIG. 6). Through this process, a plurality of semiconductor chips 20 are mounted on the main surface of the multi-wiring substrate 35 so as to correspond to the plurality of product formation regions 37.
  • the mounting means a state in which the semiconductor chip is bonded and fixed to the substrate, and the connection pad of the substrate and the connection pad of the semiconductor chip are electrically connected.
  • the semiconductor chip 20 is bonded and fixed by an adhesive, and the connection pad (electrode pad 31) of the multi-wiring board 35 and the connection pad (electrode pad 14) of the semiconductor chip 20 are connected to each other. These electrical connections are made by bonding wires 41.
  • one end side of the bonding wire 41 is connected to the conductive film 7 of the electrode pad 14 of the semiconductor chip 20 as shown in FIG. 19, and the other end side is shown in FIG. 18 (b). It is connected to an electrode pad 31 arranged around the semiconductor chip 20.
  • the semiconductor chip 2 mounted on each product formation region 37 on the main surface of the multi-wiring substrate 35 as shown in FIG. Forms a resin encapsulant 42a that encapsulates 0 in a lump (oil seal process ⁇ 114> in Fig. 6)
  • solder bump 43 is not limited to this, but, for example, a flux material is applied on the electrode pad 32 on the back surface of the multi-wiring board 35, and then the solder ball is applied on the electrode pad 32. Then, the solder ball is melted and bonded to the electrode pad 32.
  • the flux used in the solder bump formation process is removed by cleaning, and then, on the upper surface of the resin encapsulant 42a corresponding to each product formation region 37 of the multi-wiring board 35, for example, the product name Identification marks such as company name, product type, production lot number, etc. are formed using an inkjet marking method, a direct printing method, a laser marking method, or the like.
  • the multi-wiring substrate 35 and the resin sealing body 42a are divided into a plurality of small pieces corresponding to each product formation region 27 (the small piece forming step ⁇ 116> in FIG. 6). ).
  • This division is performed, for example, with the multi-wiring board 35 and the resin-sealing body 42a along the scribe line 38 of the multi-wiring board 35 in a state where the resin-sealing body 42a is attached to the dicing sheet 44 shown in FIG. This is done by dicing with a dicing blade.
  • the semiconductor device 45 shown in FIG. 1 is almost completed.
  • Example 1 in the previous process (wafer process), the conductive film 7 and the conductive film are formed on the interlayer insulating film 13 including the insulating film 10 made of a low-k material. 7 and an electrode pad 14 including a conductive film 8 harder than the conductive film 7 is formed. Thereafter, in the wafer inspection process, a probe needle 28 is attached to the hard conductive film 8 in the electrode pad 14. Since the electrical characteristics are inspected by pressure welding, the impact during pressure welding is absorbed by the soft conductive film 7 rather than the hard conductive film 8, and the shock transmitted to the interlayer insulating film 13 under the electrode pad 14 can be mitigated. it can .
  • the electrode pad 14 of Example 1 has a structure in which the conductive film 6 harder than the conductive film 7 is provided under the conductive film 7, the electrode pad 14 is transmitted to the interlayer insulating film 13 under the electrode pad 14. The impact can be further mitigated. As a result, even when a hard and brittle low-k material film is applied to the interlayer insulating film 13 under the electrode pad 14, a crack is generated in the interlayer insulating film 13 due to an impact when the probe needle 28 is pressed against the electrode pad 14. Therefore, the reliability of the semiconductor device can be improved.
  • the effect of mitigating the impact transmitted to the interlayer insulating film 13 below the electrode pad 14 during the probe needle pressure contact is increased by increasing the thickness of the hard conductive films 6 and 8, but the hard conductive If the thicknesses of the films 6 and 8 are too thick, the etching time becomes long and the productivity is lowered. On the other hand, if the thickness of the hard conductive films 6 and 8 is made too thin, the impact relaxation effect will be reduced. Mae. Therefore, it is desirable to set the film thickness of the hard conductive films 6 and 8 in consideration of productivity and impact mitigation effect.
  • the upper conductive film 8 has a large influence on the impact mitigation effect depending on the setting of the film thickness, so the upper limit is preferably about 100 [nm] and the lower limit is preferably about 10 [nm], for example.
  • the conductive film 6 has a function of suppressing atomic diffusion of the conductive film 7 and a function of improving adhesion with the insulating film.
  • the conductive film 8 has a function similar to that of the conductive film 6, and further has a function of reducing halation during an exposure process for wiring formation. Therefore, it is desirable to set the film thickness of the conductive films 6 and 8 in consideration of such a function.
  • the impact when the probe needle 28 is pressed is absorbed by a conductive film 7 that is softer than the hard conductive film 8.
  • This shock absorbing effect is increased by increasing the film thickness of the conductive film 7.
  • the film thickness of the conductive film 7 is increased too much, the etching time becomes longer. Therefore, it is desirable to set the film thickness of the conductive film 7 in consideration of productivity and impact absorption effect.
  • the tip of the probe needle 28 is pressed against the conductive film 8 of the electrode pad 14 to inspect the electrical characteristics. Therefore, the conductive needle 8 is pressed against the conductive film 8 due to the pressure contact of the probe needle 28 (pressure contact mark). Is attached. Since this pressure contact mark deteriorates the bondability between the electrode pad 14 and the bonding wire 41, it is necessary that the pressure contact mark does not exist in the region where the bonding wire 41 is connected.
  • the force of the wafer inspection process ⁇ 104> in which the electrode pad for inspection to which the probe needle is pressed and the electrode pad for wire connection to which the bonding wire is connected are combined with one electrode pad.
  • the conductive film 8 with the press-contact marks was removed in the hard film pattern Jung process ⁇ 107>, and after that, the wire-bonding process ⁇ 113> had the press-contact marks. Since the bonding wire 41 is connected to the conductive film 7 that is not present, the electrode pad for inspection to which the probe needle is pressed and the electrode pad for wire connection to which the bonding wire is connected are combined with one electrode pad 14. Even in this case, the bondality between the electrode pad 14 and the bonding wire 41 can be improved.
  • Example 1 since the conductive film 8 of the electrode pad 14 is removed after the wafer inspection process, the first region where the probe needle 28 is pressed against the electrode pad 14 and the electrode pad 14 The second region connecting the bonding wire 41 can be planarly overlapped. Accordingly, the area of the first region that has been conventionally provided can be eliminated, and the area occupied by the electrode pad 14 can be reduced, so that the semiconductor chip 20 can be reduced in size.
  • the wafer inspection process is performed before the protective film 16 is formed has been described.
  • the wafer inspection process is performed after the protective film 16 is formed. An example of implementation will be described.
  • FIGS. 22 to 25 are diagrams related to a semiconductor device which is Embodiment 2 of the present invention.
  • FIG. 22 is a flowchart showing a manufacturing process of a semiconductor device
  • 23 to 25 are schematic cross-sectional views showing the manufacturing process of the semiconductor device.
  • a protective film 16 is formed on the interlayer insulating film 13 so as to cover the electrode pad 14 (the protective film of FIG. 22). Then, the protective film 16 is patterned by etching to form an opening 17 on the electrode pad 14 as shown in FIG. 23 (opening forming process ⁇ 106> in FIG. 22). In this step, the conductive film 8 of the electrode pad 14 is not removed.
  • the tip of the probe needle 28 is pressed against the conductive film 8 of the electrode pad 14 to inspect the electrical characteristics (probe inspection step ⁇ 104>).
  • the conductive film 8 of the electrode pad 14 is selectively etched to remove a portion of the conductive film 8 to which the bonding wires are connected as shown in FIG. 25 (the hard film of FIG. 22). Patterning process ⁇ 107>).
  • the protective film 18 and the bonding opening 19 are formed, whereby the pre-process is almost completed.
  • Example 2 after the protective film 16 is formed, a wafer inspection process (probe inspection process ⁇ 10
  • the uppermost wiring layer of the thin film laminate la is contaminated by foreign matter. Can be suppressed, and the manufacturing yield of the semiconductor device can be improved.
  • Example 1 In Example 1 described above, an example in which the electrode pad for inspection to which the probe needle is pressed and the electrode pad for wire connection to which the bonding wire is connected is used as one electrode pad has been described. In Example 3, an example in which the inspection electrode pad and the wire connection electrode pad are separated will be described.
  • FIGS. 26 to 32 are diagrams related to the semiconductor device of the third embodiment.
  • FIG. 26 is a schematic cross-sectional view showing the internal structure of a semiconductor chip incorporated in a semiconductor device.
  • FIG. 27 is a schematic plan view showing a wiring pattern.
  • 28 to 32 are schematic cross-sectional views showing the manufacturing process of the semiconductor device.
  • the semiconductor chip 20 of Example 3 is provided with an electrode pad 14 and an inspection electrode pad 47 on the interlayer insulating film 13.
  • the electrode pad 14 and the inspection electrode pad 47 are formed by part of the third-layer metal wiring 46 provided on the interlayer insulating film 13, and are electrically connected to each other. It is connected to the.
  • the electrode pad 14 is disposed on the peripheral portion 2b of the semiconductor chip 20, and the inspection electrode pad 47 is disposed on the active region (active region) of the internal circuit forming portion 2a of the semiconductor chip 20.
  • the inspection electrode pad 47 On the inspection electrode pad 47, an opening 17a formed by etching the protective film 16 is provided, and an opening 19a formed by etching the protective film 18 is further provided.
  • the inspection electrode pad 47 has a multilayer structure similar to that of the electrode pad 14.
  • a conductive film 14a is formed as a third metal wiring layer on the interlayer insulating film 13, and then the conductive film 14a is patterned by etching using a photolithography technique. As shown in FIG. 28, a metal wiring 46 including an electrode pad 14 and an inspection electrode pad 47 is formed on the interlayer insulating film 13.
  • a protective film 16 is formed on the interlayer insulating film 13 so as to cover the metal wiring 46, and then the protective film 16 is patterned by etching to form electrodes as shown in FIG. pad An opening 17 is formed on 14, and an opening 17 a is formed on the inspection electrode pad 47. In this step, the conductive film 8 of the electrode pad 14 and the inspection electrode pad 47 is not removed.
  • the tip of the probe needle 28 is pressed against the conductive film 8 of the inspection electrode pad 47 to inspect the electrical characteristics.
  • the impact transmitted to the interlayer insulating film 13 under the test electrode pad 47 can be reduced, so that the transistor element is formed on the active region where the transistor element is formed.
  • Inspection electrode pads 47 can be arranged.
  • the conductive film 8 on the electrode pad 14 is selectively etched to remove the conductive film 8 at the portion to which the bonding wire is connected, as shown in FIG.
  • the conductive film 8 of the inspection electrode pad 47 may or may not be removed.
  • a protective film 18 is formed on the protective film 16 so as to cover the electrode pad 14 and the inspection electrode pad 47, and then the protective film 18 is patterned by etching, so that FIG. As shown in FIG. 5, the opening 19 is formed on the electrode pad 14 and the opening 19a is formed on the inspection electrode pad 47, respectively.
  • the bonding wire 41 is connected to the conductive film 7 of the electrode pad 14 in the subsequent wire bonding step.
  • the Low-k An inspection electrode pad 47 including a conductive film 7 on the interlayer insulating film 13 including the insulating film 10 made of a material, and a conductive film 8 provided on the conductive film 7 and harder than the conductive film 7.
  • the inspection electrode pad 47 can be disposed on the active region where the transistor is formed. As a result, the semiconductor chip can be reduced in size as compared with the case where the wire connection electrode pad and the inspection electrode pad are arranged along the side of the semiconductor chip. In addition, since the inspection electrode pad 47 can be disposed in the internal circuit forming portion 2a of the semiconductor chip 20, the inspection electrode pad 47 can be increased without increasing the size of the semiconductor chip 20. Thus, the alignment between the inspection electrode pad 47 and the probe needle 28 can be easily performed.
  • FIG. 33 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device which is a modification of the third embodiment.
  • Example 3 the example in which the wafer inspection process is performed after forming the protective film 16 has been described. However, as in Example 1, the protective film 16 is formed as shown in FIG. Prior to this, a wafer inspection process may be performed.
  • FIG. 34 is a schematic cross-sectional view showing the internal structure of the semiconductor device that is Embodiment 4 of the present invention.
  • Example 3 the example in which the conductive film 8 of the inspection electrode pad 47 is removed has been described. However, since the bonding wire 41 is connected to the electrode pad 14, as shown in FIG. The conductive film 8 on the electrode pad 47 does not have to be removed.
  • FIG. 35 is a schematic cross-sectional view showing the internal structure of a semiconductor chip incorporated in a semiconductor device that is Embodiment 5 of the present invention.
  • the metal wiring layer on which the electrode pad 14 is formed may be provided with a power supply wiring 15 extending in a ring shape along the side of the semiconductor chip. In such a case, it is difficult to form the electrode pad 14 and the inspection electrode pad 47 in the same wiring layer as in the third embodiment.
  • the inspection electrode pad 52 is formed in the metal wiring layer above the electrode pad 14 and the metal wiring 51 is used.
  • the electrode pad 14 and the inspection electrode pad 52 are electrically connected.
  • the conductive film 7 and the conductive film 8 are sequentially formed on the protective film 16 including the electrode pad 14, and then the conductive film 8 and 7 is sequentially patterned, and has an inspection electrode pad 52 on one end side, and the other end side is electrically connected through the opening 17.
  • a metal wiring 51 electrically connected to the electrode pad 14 is formed, and then a protective film 53 made of an inorganic insulating film is formed on the electrode pad 14 and the protective film 16 including the metal wiring 51, and thereafter Then, the protective film 53 is etched to remove the protective film 53 on the electrode pad 14 and to form an opening 54 on the inspection electrode pad 52, and then on the electrode pad 14 and the inspection electrode pad 52.
  • the protective film 18 is formed on the protective film 53 including the upper part, and then the protective film 18 is patterned by etching to form the opening 19 on the electrode pad 14 and the opening 19a on the inspection electrode pad 52. Formed by.
  • FIG. 36 to FIG. 38 are diagrams for explaining the effect of the present invention.
  • 36 to 38 (a) is a schematic plan view showing a pad arrangement of a conventional semiconductor chip, and (b) is a schematic plan view showing a pad arrangement of a semiconductor chip to which the present invention is applied. is there.
  • 14m is the first area where the probe needle is pressed
  • 14 ⁇ is the second area where the bonding wire is connected
  • 28a is the probe pressure mark
  • 41a is the wire connection mark
  • 20a is the periphery of the semiconductor chip 20 (periphery) ).
  • the first region 14m where the probe needle is pressed against one electrode pad 14 and the second region 14 ⁇ where the bonding wire is connected are planarly arranged.
  • a technique is known that is arranged separately and suppresses a decrease in bondability between the electrode pad and the bonding wire due to the probe needle pressure contact mark 28a. In this case, since the area occupied by the electrode pad 14 increases, it is difficult to reduce the size of the semiconductor chip 20.
  • Example 1 since the conductive film 8 of the electrode pad 14 is removed after the wafer inspection process, the first region 14m in which the probe needle 28 is pressed against the electrode pad 14 and the electrode pad 14 are removed.
  • the second region 14 ⁇ connecting the bonding wire 41 to the wire 14 can be planarly overlapped. Therefore, as shown in FIG. 36 (b), the area of the first region 14m, which has been conventionally provided, can be deleted, and the area occupied by the electrode pad 14 can be reduced. Can be achieved.
  • probe needle pressure contact mark 28a does not exist in the first region 14m provided conventionally, wire bonding is possible at an arbitrary position of the electrode pad 14 as shown in FIG. 37 (b). .
  • a plurality of bonding carriers are connected to the same pad such as double bonding. (A plurality of wire connection marks 41a can be formed on one electrode pad 14).

Landscapes

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Abstract

　前工程（ウエハ工程）において、Ｌow-ｋ材からなる絶縁膜を含む層間絶縁膜上に、第１の金属膜と、前記第１の金属膜上に設けられ、かつ前記第１の金属膜よりも硬質の第２の金属膜とを含む電極パッドを形成し、その後、ウエハ検査工程において、前記電極パッドの前記第２の電極膜にプローブ針を圧接して電気特性を検査する。これにより、半導体装置の信頼性向上を図ることができる。

Description

半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造技術に関し、特に、配線間容量の低減化を 図るため、層間絶縁膜に比誘電率が低 、材料 (Low— k材)力もなる絶縁膜を用いた 半導体装置に適用して有効な技術に関するものである。
背景技術
[0002] 半導体装置の製造では、半導体ウェハに、各々がスクライブラインによって区画さ れ、かつ各々が集積回路及び複数の電極パッドを有する複数のチップ形成領域を 形成した後、ウェハ状態で各々のチップ形成領域における集積回路の電気特性を 検査するウェハ検査工程 (プローブ検査工程）が施される。ウェハ検査工程は、集積 回路と電気的に接続された電極パッドにプローブ針の先端を圧接することによって行 われる。
[0003] なお、特開平 10— 270512号公報には、「ボンディングパッドの最上層膜に反射防 止膜 (チタンライトライド膜)を形成したままの状態でプローブをあてて測定を行うこと により、酸ィ匕膜に起因するパッドとプローブとの接触抵抗の増大を防ぎ、測定を正確 に行えるようにした技術」が開示されて 、る。
[0004] また、特開 2003— 86624号公報〖こは、「ダイソート用プローブが接触されるダイソ ート用電極パッドとボンディングワイヤが接続されるワイヤボンディング用電極パッドと を層構造とすることで、半導体チップ表面における電極パッド領域の面積を増加させ ずに、ボンディングワイヤとワイヤボンディング用電極パッドとの電気特性を向上させ た技術」が開示されている。
特許文献 1 :特開平 10— 270512号公報
特許文献 2：特開 2003 - 86624号公報
発明の開示
発明が解決しょうとする課題
[0005] 半導体装置の製造においては、主に前工程と後工程に分類される。前工程は、ゥ ェハ工程とも呼ばれ、半導体ウェハに、各々がスクライブラインによって区画され、か つ各々が集積回路及び複数の電極パッドを有する複数のチップ形成領域を形成す る工程である。後工程は、組立工程とも呼ばれ、半導体ウェハをスクライブラインに沿 つて分割して複数の半導体チップを形成し、この半導体チップを様々な形態のパッ ケージにパッケージングする工程である。
[0006] 前工程では、半導体ウェハに複数のチップ形成領域を形成した後、各チップ形成 領域に形成された集積回路の電気特性を検査し、良品、不良品、動作周波数等の 特性グレードを判別するウェハ検査工程 (プローブ検査工程）が実施される。このゥ ェハ検査工程では、集積回路と電気的に接続された電極パッドにプローブ針の先端 を圧接して行われるため、この圧接時の衝撃が電極パッド下の層間絶縁膜に伝達さ れる。
[0007] 一方、集積回路においては、高集積化や多機能化、更に高速ィ匕の一途を迪つてお り、微細化や高速化を図るうえで配線間容量の低減化が余儀なくされている。
[0008] そこで、配線間容量の低減ィ匕を図るため、層間絶縁膜に比誘電率の低 、材料 (Lo w - k材)力もなる絶縁膜が適用されつつある。
[0009] し力しながら、 Low— k材は、従来の絶縁材と比べて弾性率が低ぐ対衝撃性に弱 いため、電極パッド下の層間絶縁膜に Low— k材カゝらなる絶縁膜を適用した場合、ゥ ェハ検査工程にぉ 、て、電極パッドにプローブ針を圧接した時の衝撃で層間絶縁膜 に亀裂等の不具合が発生し易くなる。このような不具合は半導体装置の信頼性を低 下させる要因となる。
[0010] 本発明の目的は、半導体装置の信頼性向上を図ることが可能な技術を提供するこ とにある。
[0011] 本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図 面によって明らかになるであろう。
課題を解決するための手段
[0012] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 下記のとおりである。
[0013] 前記目的は、前工程 (ウェハ工程）において、 Low— k材カゝらなる絶縁膜を含む層 間絶縁膜上に、第 1の導電膜と、前記第 1の導電膜上に設けられ、かつ前記第 1の導 電膜よりも硬質の第 2の導電膜とを含む電極パッドを形成し、その後、ウェハ検査ェ 程にぉ ヽて、前記電極パッドの前記第 2の電極膜にプローブ針を圧接して電気特性 を検査することによって達成される。
発明の効果
[0014] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば、下記のとおりである。
[0015] 本発明によれば、半導体装置の信頼性向上を図ることができる。
図面の簡単な説明
[0016] [図 1]図 1は本発明の実施例 1である半導体装置の内部構造を示す図（(a)は模式的 平面図， (b)は（a)の a— a線に沿う模式的断面図）である。
[図 2]図 2は図 1の半導体チップの平面レイアウトを示す模式的平面図である。
[図 3]図 3は図 2の半導体チップの内部構造を示す模式的断面図である。
[図 4]図 4は図 3の一部を拡大した模式的断面図である。
[図 5]図 5は実施例 1の半導体装置の製造に使用されるマルチ配線基板の一部を示 す模式的平面図である。
[図 6]図 6は実施例 1の半導体装置の製造工程を示すフローチャートである。
[図 7]図 7は実施例 1の半導体装置の製造において、半導体ウェハに複数のチップ 形成領域が形成された状態を示す模式的平面図である。
[図 8]図 8は実施例 1の半導体装置の製造に使用される半導体ウェハの模式的平面 図である。
[図 9]図 9は実施例 1の半導体装置の製造工程を示す模式的断面図である。
[図 10]図 10は実施例 1の半導体装置の製造工程 (導電膜形成工程)を示す模式的 断面図である。
[図 11]図 11は実施例 1の半導体装置の製造工程 (電極パッド形成工程)を示す模式 的断面図である。
[図 12]図 12は実施例 1の半導体装置の製造工程 (プローブ検査工程)を示す模式的 断面図である。 [図 13]図 13は実施例 1の半導体装置の製造工程 (保護膜形成工程)を示す模式的 断面図である。
圆 14]図 14は実施例 1の半導体装置の製造工程 (開口形成工程)を示す模式的断 面図である。
[図 15]図 15は実施例 1の半導体装置の製造工程 (保護膜形成工程)を示す模式的 断面図である。
圆 16]図 16は実施例 1の半導体装置の製造工程 (開口形成工程)を示す模式的断 面図である。
[図 17]図 17は実施例 1の半導体装置の製造工程 (ダイシング工程)を示す模式的平 面図である。
圆 18]図 18は実施例 1の半導体装置の製造工程を示す模式的断面図（(a)はチップ 搭載工程， （b)はワイヤボンディング工程)である。
[図 19]図 19は図 18 (b)の一部を拡大した模式的断面図である。
圆 20]図 20は実施例 1の半導体装置の製造工程を示す模式的断面図（ (a)は封止 工程， （b)はバンプ形成工程)である。
圆 21]図 21は実施例 1の半導体装置の製造工程 (ダイシング工程)を示す模式的断 面図である。
圆 22]図 22は本発明の実施例 2である半導体装置の製造工程を示すフローチャート である。
圆 23]図 23は実施例 2の半導体装置の製造工程 (開口形成工程)を示す模式的断 面図である。
圆 24]図 24は実施例 2の半導体装置の製造工程 (プローブ検査工程)を示す模式的 断面図である。
圆 25]図 25は実施例 2の半導体装置の製造工程 (導電膜パター-ング工程)を示す 模式的断面図である。
[図 26]図 26は本発明の実施例 3である半導体装置に組み込まれる半導体チップの 内部構造を示す模式的断面図である。
[図 27]図 27は図 25の配線パターンを示す模式的平面図である。 [図 28]図 28は実施例 3の半導体装置の製造工程を示す模式的断面図である。
[図 29]図 29は実施例 3の半導体装置の製造工程を示す模式的断面図である。
[図 30]図 30は実施例 3の半導体装置の製造工程を示す模式的断面図である。
[図 31]図 31は実施例 3の半導体装置の製造工程を示す模式的断面図である。
[図 32]図 32は実施例 3の半導体装置の製造工程を示す模式的断面図である。
[図 33]図 33は実施例 3の変形例である半導体装置の製造工程を示す模式的断面図 である。
[図 34]図 34は本発明の実施例 4である半導体装置の内部構造を示す模式的断面図 である。
[図 35]図 35は本発明の実施例 5である半導体装置に組み込まれる半導体チップの 内部構造を示す模式的断面図である。
[図 36]図 36は本発明の効果を説明するための図（(a)は従来の半導体チップのパッ ド配置を示す模式的平面図， (b)は本発明を適用した半導体チップのパッド配置を 示す模式的平面図)である。
[図 37]図 37は本発明の効果を説明するための図（(a)は従来の半導体チップのパッ ド配置を示す模式的平面図， (b)は本発明を適用した半導体チップのパッド配置を 示す模式的平面図)である。
[図 38]図 38は本発明の効果を説明するための図（(a)は従来の半導体チップのパッ ド配置を示す模式的平面図， (b)は本発明を適用した半導体チップのパッド配置を 示す模式的平面図)である。
符号の説明
1…半導体基板、 2a…内部回路形成部、 2b…周辺部、 3…素子分離領域、 5…配 線、 6…導電膜、 7···導電膜、 8···導電膜、 9···層間絶縁膜、 10···絶縁膜 (Low— k 材膜)、 11···絶縁膜、 12…配線、 13···層間絶縁膜、 14…電極パッド、 15…配線、 1 6…保護膜、 17…開口、 18…保護膜、 19…開口、 20···半導体チップ、 21…入出力 セル、 25···半導体ウエノ、、 26···チップ形成領域、 27···スクライブライン、 28···プロ ーブ針、 30…配線基板、 31···電極パッド、 32···電極パッド、 35···マルチ配線基板（ 多数個取り配線基板)、 36···モールド領域 (封止領域)、 37…デバイス形成領域 (製 品形成領域）、 41…ボンディングワイヤ、 42, 42a…榭脂封止体、 43· · ·半田バンプ、 45· · ·半導体装置、 46…配線、 47…検査用電極パッド、 51…配線、 52…検査用電 極パッド、 53…保護膜、 54…開口。
発明を実施するための最良の形態
[0018] 以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を 説明するための全図において、同一機能を有するものは同一符号を付け、その繰り 返しの説明は省略する。
実施例 1
[0019] 本実施例 1では、プローブ針が圧接される検査用電極パッドとボンディングワイヤが 接続されるワイヤ接続用電極パッドとを兼用した電極パッドを有する電極 BGA (Ball Grid Array)型半導体装置に本発明を適用した例にっ 、て説明する。
[0020] 図 1乃至図 21は本発明の実施例 1である半導体装置に係る図である。
図 1は、半導体装置の内部構造を示す図（(a)は模式的平面図， （b)は (a)の a— a 線に沿う模式的断面図）である。
図 2は、図 1の半導体チップの平面レイアウトを示す模式的平面図である。 図 3は、図 2の半導体チップの内部構造を示す模式的断面図である。
図 4は、図 3の一部を拡大した模式的断面図である。
図 5は、半導体装置の製造に使用されるマルチ配線基板の一部を示す模式的平 面図である。
図 6は、半導体装置の製造工程を示すフローチャートである。
図 7は、半導体ウェハに複数のチップ形成領域が形成された状態を示す模式的平 面図である。
図 8は、半導体装置の製造に使用される半導体ウェハの模式的平面図である。 図 9乃至図 16は、半導体装置の製造において、ウェハ工程 (前工程)を示す模式 的断面図である。
図 17乃至図 21は、半導体装置の製造において、組み立て工程 (後工程)を示す図 であり、図 17は模式的平面図、図 18乃至図 21は模式的断面図である。
[0021] 図 l ( (a) , (b) )に示すように、本実施例 1の半導体装置 45は、インターポーザと呼 ばれる配線基板 30の主面に半導体チップ 20が実装され、配線基板 30の主面と反 対側の裏面に突起状電極として例えばボール形状の半田バンプ 43が複数配置され た BG A型パッケージ構造になって 、る。
[0022] 半導体チップ 20は、厚さ方向と交差する平面形状が方形状になっており、本実施 例 1では、例えば 10mm X 10mmの正方形になっている。半導体チップ 20は、互い に反対側に位置する主面 (素子形成面，回路形成面)及び裏面を有し、その裏面が 接着材を介在して配線基板 30の主面に接着されて 、る。
[0023] 半導体チップ 20の主面には、複数の電極パッド 14が配置されている。この複数の 電極パッド 14は、例えば半導体チップ 20の各辺に沿って配置されて 、る。
[0024] 配線基板 30は、その厚さ方向と交差する平面形状が方形状になっており、本実施 例 1では、例えば 13mm X 13mmの正方形になっている。配線基板 30は、これに限 定されないが、例えば、コア材と、このコア材の主面を覆うようにして形成された第 1の 保護膜と、前記コア材の主面を覆うようにして形成された第 2の保護膜とを有する構 成になっている。前記コア材は、例えばガラス繊維にエポキシ系、若しくはポリイミド 系の榭脂を含浸させた高弾性榭脂基板の主面及び裏面に配線層 (導電層）を有す る構成になっている。前記第 1及び第 2の保護膜は、主に前記コア材の表裏面の配 線層に形成された配線を保護する目的で形成されている。前記第 1及び第 2の保護 膜としては、例えば絶縁性の榭脂膜 (ソルダーレジスト膜)が用いられている。
[0025] 配線基板 30の主面には、複数の電極パッド 31が配置されている。この複数の電極 ノッド 31は、半導体チップ 20の複数の電極パッドに対応して半導体チップ 20の周囲 に配置されている。
[0026] 配線基板 30の裏面には、複数の電極パッド 32が配置されて 、る。この複数の電極 ノッド 32には、半田バンプ 43が夫々固着 (電気的にかつ機械的に接続)されている
[0027] 半導体チップ 20の複数の電極パッド 14は、複数のボンディングワイヤ 41を介して 配線基板 30の複数の電極パッド 31と電気的に接続されて!、る。ボンディングワイヤ 4 1としては、例えば金 (Au)を主体とする Auワイヤが用いられている。また、ボンディン グワイヤ 41の接続方法としては、例えば熱圧着に超音波振動を併用したネイルへッ ドボンディング（ボールボンディング）法が用いられて 、る。
[0028] 半導体チップ 20及び複数のボンディングワイヤ 41等は、配線基板 30の主面上に 形成された榭脂封止体 42によって榭脂封止されている。榭脂封止体 42は、低応力 化を図る目的として、例えば、フエノール系硬ィ匕剤、シリコーンゴム及びフィラー（例え ばシリカ）等が添加されたビフヱニール系の熱硬化性榭脂で形成されて 、る。
[0029] 榭脂封止体 42は、厚さ方向と交差する平面形状が方形状になっており、本実施例 1では例えば配線基板 30と同一の平面サイズになって ヽる。榭脂封止体 42の形成 方法としては、大量生産に好適なトランスファ 'モールディング法を用いている。
[0030] ここで、 BGA型半導体装置の製造にぉ 、ては、スクライブラインによって区画され た複数の製品形成領域 (デバイス形成領域，製品取得領域)を有するマルチ配線基 板 (多数個取り配線基板)を使用し、各製品形成領域に搭載された半導体チップを 各製品形成領域毎に榭脂封止する個別方式のトランスファ 'モールディング法や、複 数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に搭載され た半導体チップを 1つの榭脂封止体で一括して榭脂封止する一括方式のトランスフ ァ 'モールディング法が採用されている。本実施例 1では、例えば一括方式のトランス ファ ·モールディング法を採用して 、る。
[0031] 一括方式のトランスファ ·モールディング法の場合、榭脂封止体を形成した後、マル チ配線基板及び榭脂封止体は、例えばダイシングによって複数の小片に分割される 。従って、本実施例 1の榭脂封止体 42と配線基板 30は、外形サイズがほぼ同一にな つている。
[0032] 次に、半導体チップ 20の具体的な構造について、図 2乃至図 4を用いて説明する。
[0033] 図 2に示すように、半導体チップ 20の主面には、内部回路形成部 2aと、この内部回 路形成部 2aを平面的に囲む周辺部 2bとが配置されている。内部回路形成部 2aには 、集積回路として例えばマイクロコンピュータが搭載されている。マイクロコンピュータ は、図示していないが、内部回路形成部 2aにおいて、配線チャネル領域で区画され た複数の回路ブロックで構成され、各回路ブロックは、トランジスタ素子として例えば 複数の MISFETで構成されている。周辺部 2bには、半導体チップ 20の各辺に沿つ て複数の電極パッド 14が配置されており、更に複数の電極パッド 14に対応して複数 の入出力セル (IZOセル） 21が配置されている。複数の入出力セル 21は、複数の電 極パッド 14と内部回路形成部 2aとの間に配置されている。
[0034] 図 3に示すように、半導体チップ 20は、主に、半導体基板 1と、この半導体基板 1の 主面上において絶縁層、配線層の夫々を複数段積み重ねた薄膜積層体 laとを有す る構成になっている。本実施例 1において、薄膜積層体 laは、これに限定されないが
、例えば 3層メタル配線構造になっている。
[0035] 半導体基板 1の主面には、トランジスタ素子が形成される活性領域 (能動領域)を区 画するための素子分離領域 3が形成されており、この素子分離領域 3で区画された 複数の素子形成領域にはトランジスタ素子として例えば MISFET—Qが形成されて いる。
[0036] 半導体基板 1の主面上には層間絶縁膜 4が設けられている。この層間絶縁膜 4は、 主に、半導体基板 1に形成されたトランジスタ素子と、第 1層目のメタル配線層とを電 気的に分離するためのものである。
[0037] 層間絶縁膜 4上には、第 1層目のメタル配線 5が設けられており、更にメタル配線 5 を覆うようにして層間絶縁膜 9が設けられている。この層間絶縁膜 9は、主に、第 1層 目のメタル配線と第 2層目のメタル配線とを電気的に分離するためのものである。
[0038] 層間絶縁膜 9上には、第 2の層目のメタル配線 12が設けられており、更にメタル配 線 12を覆うようにして層間絶縁膜 13が設けられている。この層間絶縁膜 13は、第 2 層目のメタル配線と、第 3層目のメタル配線とを電気的に分離するためのものである。
[0039] 層間絶縁膜 13上には、第 3層目のメタル配線層に形成された電極パッド 14が設け られており、更に第 3層目のメタル配線層を覆うようにして保護膜 16及び 18が設けら れている。
[0040] 図 4に示すように、層間絶縁膜 13は、絶縁膜 10と、この絶縁膜 10上に成膜された 絶縁膜 11とを含む多層構造 (積層構造）になっている。上層の絶縁膜 11は、例えば 反応ガスとしてテトラエトキシシラン (TEOS : Si(OC H ) )を用いるプラズマ CVD法
2 5 4
によって成膜された P—TEOS酸ィ匕シリコン膜からなる。下層の絶縁膜 10は、配線間 容量の低減ィ匕を図るため、絶縁膜 11 (例えば P—TEOS酸ィ匕シリコン膜)よりも比誘 電率が低い材料 (Low— k)力 なる膜 (例えば SiOF, SiOC)で形成されている。こ の Low— k材膜は、 P—TEOS酸ィ匕シリコン膜よりも比誘電率が低い半面、ヤング率 が低ぐ硬くて脆い性質があるため、衝撃に対して極めて弱い。
[0041] ここで、 P—TEOS酸化シリコン膜のヤング率は 50GPa程度であり、一般的に Low — k材と呼ばれる絶縁膜のヤング率は 10〜20GPa程度である。
[0042] なお、層間絶縁膜 9においても、配線間容量の低減ィ匕を図るため、層間絶縁膜 13 と同様に、 Low— k材膜を含む多層構造になっている。
[0043] 保護膜 16は、例えば酸ィ匕シリコン膜又は窒化シリコン膜、若しくは酸ィ匕シリコン膜及 び窒化シリコン膜からなる無機質系絶縁膜で形成されている。保護膜 18は、例えば ポリイミド膜等の有機質系絶縁膜で形成されている。保護膜 16は、主に、薄膜積層 体 laの最上層の配線層を保護する目的で設けられている。保護膜 18は、主に、榭 脂封止体 42に含まれているフイラ一等によって保護膜 10に与える損傷等を抑制する 目的や、半導体チップ 20と榭脂封止体 42の榭脂との接着性向上を図る目的で設け られている。
[0044] 電極パッド 14上には、保護膜 16をエッチングして形成された開口 17が設けられ、 更に保護膜 18をエッチングして形成された開口 19が設けられている。
[0045] 電極パッド 14は、これに限定されないが、例えば、主導電材である導電膜 7と、導 電膜 7の下層に設けられた導電膜 6と、導電膜 7の上層に設けられた導電膜 8とを含 む多層構造になっている。導電膜 6及び 8は、相対的に導電膜 7よりも薄い膜厚で形 成されている。本実施例 1において、主導電材である導電膜 7は例えば 600〜2000 [nm]程度の膜厚で形成される。下層の導電膜 6は例えば 30[nm]程度の膜厚で形 成される。上層の導電膜 8は例えば 50〜： L00[nm]程度の膜厚で形成される。
[0046] 導電膜 7は、 Auを主体とするボンディングワイヤ 41とのボンダピリティ (接着性）が導 電膜 8よりも高い材料力もなり、例えばアルミニウム (A1)を主体とする導電膜で形成さ れている。導電膜 6及び 8は、導電膜 7よりも硬質の材料力もなり、例えば窒化チタン（ TiN)の単層膜、又は窒化チタン上にチタン (Ti)を積み重ねた多層膜で形成されて いる。
[0047] ここで、アルミニウムのビッカース硬度は概ね 80程度であり、チタンのビッカース硬 度は概ね 100〜150程度であり、窒化チタンのビッカース硬度は概ね 300程度であ る。
[0048] なお、導電膜 6は、導電膜 7の原子拡散を抑制する機能や、絶縁膜との密着性向 上を図る機能を有する。導電膜 8は、導電膜 6と同様の機能を有し、更に配線形成の ための露光処理時におけるハレーションを低減する機能を有する。
[0049] 電極パッド 14には、図 l ( (a) , (b) )に示すように、 Auワイヤからなるボンディングヮ ィャ 41の一端側が接続されている。 Auワイヤは、窒化チタン膜やチタン膜に対して ボンダピリティが低 ヽが、 A1膜や A1を主体とする合金膜に対してはボンダピリティが 高い。従って、ボンディングワイヤ 41と電極パッド 14とのボンダピリティ向上を図るた め、図 4に示すように、電極パッド 14のワイヤ接続領域における導電膜 8は除去され ており、図 19に示すように、ボンディングワイヤ 41の一端側は電極パッド 14の導電膜 7に接続されている。
[0050] なお、配線 12及び配線 5は、これに限定されないが、例えば電極パッド 14と同様に 、半導体基板 1側から導電膜 6, 7, 8を順次積層した多層構造になっている。
[0051] 次に、半導体装置 45の製造に使用されるマルチ配線基板について、図 5を用いて 説明する。
[0052] 図 5に示すように、マルチ配線基板 35は、その厚さ方向と交差する平面形状が方 形状になっており、本実施例 1では長方形になっている。マルチ配線基板 35の主面 にはモールド領域 (榭脂封止領域） 36が設けられ、このモールド領域 36の中には平 面的に配置された複数の製品形成領域 (デバイス領域) 37が設けられ、この各々の 製品形成領域 37の中にはチップ搭載領域が設けられて ヽる。
[0053] 各製品形成領域 37は、スクライブライン 38によって区画され、基本的に図 1に示す 配線基板 30と同様の構成及び平面形状になっている。配線基板 30は、スクライブラ イン 38に沿ってマルチ配線基板 35を分割することによって形成される。本実施例 1 において、マルチ配線基板 35は、これに限定されないが、例えば、 X方向に 9個の製 品形成領域 37が並ぶ列を Y方向に 3段配置した構成 (9 X 3)になって 、る。
[0054] 次に、本実施例 1の半導体装置 45の製造について、図 6乃至図 21を用いて説明 する。
[0055] 本実施例 1の半導体装置 45の製造では、図 6に示すように、前工程〈100〉と後ェ 程〈110〉に分類される。前工程〈100〉は、ウェハ準備工程〈101〉〜開口形成工程く 109〉を含み、後工程〈110〉は、ウェハ小片化工程〈110〉〜基板小片化工程〈116〉 を含む。
[0056] まず、前工程〈100〉について説明する。前工程〈100〉では、図 7に示すように、半 導体ウェハ 25の主面に、スクライブライン 27によって行列状に区画された複数のチッ プ形成領域 26を形成する。各チップ形成領域 26には、集積回路及び複数の電極パ ッド 14が形成される。各チップ形成領域 26は、主に、以下に示す工程を施すことによ つて形成される。
[0057] まず、図 8に示す半導体ウェハ 25を準備する（図 6のウェハ準備工程〈101〉）。半 導体ウェハ 25としては、例えば単結晶シリコン力もなるものを用いる。
[0058] 次に、半導体ウェハ 25の主面に素子分離領域 3 (図 9参照）を形成し、その後、素 子分離領域 3で区画された活性領域 (能動領域）にトランジスタ素子として例えば Ml SFET—Q (図 9参照)を形成する（図 6の素子形成工程〈102〉）。
[0059] 次に、 MISFET Qを覆うようにして半導体基板 1の主面上に層間絶縁膜 4 (図 9 参照）を形成し、その後、層間絶縁膜 4の表面を例えば CMP (Chemical Mechanical Polishing)法を用いて平坦ィ匕し、その後、層間絶縁膜 4上に第 1層目のメタル配線 5 ( 図 9参照)を形成する。
[0060] 次に、メタル配線 5を覆うようにして層間絶縁膜 4上に層間絶縁膜 9 (図 9参照）を形 成する。層間絶縁膜 9は、絶縁膜 10と、この絶縁膜 10上に成膜された絶縁膜 11とを 含む多層構造になっている。上層の絶縁膜 11は、例えば P— TEOS酸ィ匕シリコン膜 からなり、下層の絶縁膜 10は、絶縁膜 11よりも誘電率が低ぐヤング率が低い Low k材膜からなる。
[0061] 次に、層間絶縁膜 9の表面を例えば CMP法で平坦ィ匕した後、層間絶縁膜 9上に第 2層目のメタル配線 12 (図 9参照）を形成する。
[0062] 次に、メタル配線 12を覆うようにして層間絶縁膜 9上に層間絶縁膜 13 (図 9参照）を 形成する。層間絶縁膜 13は、絶縁膜 10と、この絶縁膜 10上に成膜された絶縁膜 11 とを含む多層構造になっている。上層の絶縁膜 11は、例えば P— TEOS酸ィ匕シリコ ン膜からなり、下層の絶縁膜 10は、絶縁膜 11よりも誘電率が低ぐヤング率が低い L ow— k材膜からなる。
[0063] 次に、層間絶縁膜 13の表面を例えば CMP法で平坦ィ匕した後、図 10に示すように 、層間絶縁膜 13上に第 3層目のメタル配線層として導電膜 14aを形成する。この導 電膜 14aは、導電膜 6と、この導電膜 6上に成膜された導電膜 7と、この導電膜 7上に 成膜された導電膜 8とを含む多層構造になっている。導電膜 6及び 8は、相対的に導 電膜 7よりも薄 、膜厚で形成されて!、る。
[0064] 導電膜 7は、 Auを主体とするボンディングワイヤ 41とのボンダピリティ (接着性）が導 電膜 8よりも高い材料力もなり、例えばアルミニウム (A1)を主体とする導電膜で形成さ れている。導電膜 6及び 8は、導電膜 7よりも硬質の材料力もなり、例えば窒化チタン（ TiN)の単層膜、又は窒化チタン上にチタン (Ti)を積み重ねた多層膜で形成されて いる。導電膜 6は、導電膜 7の原子拡散を抑制する機能や、絶縁膜との密着性向上 を図る機能を有する。導電膜 8は、導電膜 6と同様の機能を有し、更に配線形成のた めの露光処理時におけるハレーションを低減する機能を有する。
[0065] 次に、フォトリソグラフィ技術を用いてエッチングにより導電膜 14aをパターンユング して、図 11に示すように、層間絶縁膜 13上に電極パッド 14を形成する。この工程に おいて、図示していないが、第 3層目のメタル配線も形成される。この工程により、半 導体基板 1の主面上に 3層メタル配線構造の薄膜積層体 laが形成される（図 6の多 層配線層形成工程〈103〉）。
[0066] 次に、各チップ形成領域 26に形成された集積回路の電気特性を検査し、良品、不 良品、動作周波数等の特性グレードを判別するウェハ検査を行う（図 6のプローブ検 查工程〈104〉）。ウェハ検査は、図 12に示すように、電極パッド 14の導電膜 8にプロ ーブ針 28の先端を圧接して行う。ウェハ検査では、複数の電極パッド 14に複数のプ ローブ針 28を均一に接触させる必要があるため、電極パッド 14を叩くようにして電極 パッド 14にプローブ針 28の先端が圧接される。
[0067] この工程において、電極パッド 14にプローブ針 28の先端を圧接した時の衝撃が電 極パッド 14下の層間絶縁膜 13に伝達される力 電極パッド 14は導電膜 7上にこの導 電膜 7よりも硬質の導電膜 8を設けた構造になっており、プローブ針 28の先端は硬質 の導電膜 8に圧接されるため、圧接時の衝撃は硬質の導電膜 8よりも柔らかい導電膜 7に吸収され、電極パッド 14下の層間絶縁膜 13に伝達される衝撃を緩和することが できる。また、本実施例 1の電極パッド 14は、導電膜 7下にもこの導電膜 7よりも硬質 の導電膜 6を設けた構造になっているため、電極パッド 14下の層間絶縁膜 13に伝達 される衝撃を更に緩和することができる。これにより、電極パッド 14下の層間絶縁膜 1 3に硬くて脆!ヽ Low - k材膜を適用しても、電極パッド 14にプローブ針 28を圧接した 時の衝撃で層間絶縁膜 13に発生する亀裂等の不具合を抑制することができるため、 半導体装置の信頼性向上を図ることができる。
[0068] なお、プローブ針 28は、導電膜 7よりも硬質の導電膜 8に圧接される。この場合にお いても導電膜 8にプローブ針 28の圧接による傷 (圧接痕）が付くが、ボンディングェ 程にぉ 、てボンディングワイヤが接続される導電膜 7には圧接痕は付かな 、。
[0069] 次に、図 13に示すように、電極パッド 14を覆うようにして、層間絶縁膜 13上に例え ば無機質系の絶縁膜からなる保護膜 16を形成する（図 6の保護膜形成工程〈105 。この工程において、図示していないが、第 3層目のメタル配線も保護膜 16で覆われ る。
[0070] 次に、エッチングにより保護膜 16をパターンユングして、図 14に示すように、電極パ ッド 14上に開口 17を形成する（図 6の開口形成工程〈106〉）。この工程において、電 極パッド 14のワイヤ接続領域における導電膜 8もエッチングにより除去され、プロ一 ブ針 28の圧接による圧接痕が付 、て 、な 、導電膜 7が露出される（図 6の硬質膜パ ターンニング工程〈107〉 )。
[0071] 次に、図 15に示すうに、電極パッド 14上を覆うようにして、保護膜 16上に例えば有 機質系の絶縁膜からなる保護膜 18を形成し (図 6の保護膜形成工程〈108〉）、その 後、エッチングにより保護膜 18をパターンユングして、図 16に示すように、電極パッド 14上に開口 19を形成する（図 6の開口形成工程〈109〉）。
[0072] この工程により、図 7に示すように、半導体ウェハ 25の主面上に、各々がスクライブ ライン 27によって区画され、かつ各々が集積回路及び複数の電極パッド 14を有する 複数のチップ形成領域 26が形成される。
[0073] 次に、後工程〈110〉について説明する。
まず、図 17に示すように、前工程が施された半導体ウェハ 25をスクライブライン 27 に沿って分割して、複数の半導体チップ 20を形成する（図 6のウェハ小片化工程〈1 11〉）。この半導体ウェハ 25の分割は、例えば、半導体ウェハ 25をスクライブライン 2 7に沿ってダイシングすることによって行われる。
[0074] 次に、図 18 (a)に示すように、マルチ配線基板 35の各製品形成領域 37に接着材 を介在して半導体チップ 20を接着固定する（図 6のチップ搭載工程〈112〉）。半導体 チップ 20の接着固定は、半導体チップ 20の裏面がマルチ配線基板 35の主面と向 力 、合う状態で行う。
[0075] 次に、各製品形成領域 37において、図 18 (b)に示すように、半導体チップ 20の複 数の電極パッド 14と半導体チップ 20の周囲に配置された複数の電極パッド 31とを複 数のボンディングワイヤ 41で電気的に接続する（図 6のワイヤボンディング工程〈113 〉）。この工程により、マルチ配線基板 35の主面に、複数の製品形成領域 37に対応 して複数の半導体チップ 20が実装される。
[0076] ここで、実装とは、基板に半導体チップが接着固定され、基板の接続用パッドと半 導体チップの接続用パッドとが電気的に接続された状態を言う。本実施例 1では、半 導体チップ 20の接着固定は、接着材によって行われており、マルチ配線基板 35の 接続用パッド (電極パッド 31)と半導体チップ 20の接続用パッド (電極パッド 14)との 電気的な接続は、ボンディングワイヤ 41によって行われて 、る。
[0077] この工程において、ボンディングワイヤ 41の一端側は、図 19に示すように、半導体 チップ 20の電極パット 14の導電膜 7に接続され、他端側は図 18 (b)に示すように半 導体チップ 20の周囲に配置された電極パッド 31に接続される。
[0078] 次に、一括方式のトランスファ 'モールディング法を使用して、図 20 (a)に示すように 、マルチ配線基板 35の主面上に、各製品形成領域 37に実装された半導体チップ 2 0を一括して榭脂封止する榭脂封止体 42aを形成する（図 6の榭脂封止工程〈114〉 )
[0079] 次に、図 20 (b)に示すように、マルチ配線基板 35の主面と反対側の裏面に、各製 品形成領域 37に対応して複数の半田バンプ 43を形成する（図 6のバンプ形成工程く 115〉）。半田バンプ 43は、これに限定されないが、例えば、マルチ配線基板 35の裏 面の電極パッド 32上にフラックス材を塗布し、その後、電極パッド 32上に半田ボール を供給し、その後、半田ボールを溶融して電極パッド 32との接合を行うことによって 形成される。
[0080] 次に、半田バンプ形成工程において使用したフラックスを洗浄にて除去し、その後 、マルチ配線基板 35の各製品形成領域 37に対応して榭脂封止体 42aの上面に、例 えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング 法、ダイレクト印刷法、レーザマーキング法等を用いて形成する。
[0081] 次に、図 21に示すように、マルチ配線基板 35及び榭脂封止体 42aを各製品形成 領域 27に対応して複数の小片に分割する（図 6の小片化工程〈116〉）。この分割は 、例えば、図 21に示すダイシングシート 44に榭脂封止体 42aを貼り付けた状態で、 マルチ配線基板 35のスクライブライン 38に沿ってマルチ配線基板 35及び榭脂封止 体 42aをダイシングブレードでダイシングすることによって行われる。この工程により、 図 1に示す半導体装置 45がほぼ完成する。
[0082] このように、本実施例 1では、前工程（ウェハ工程）において、 Low— k材カゝらなる絶 縁膜 10を含む層間絶縁膜 13上に、導電膜 7と、この導電膜 7上に設けられ、かつ導 電膜 7よりも硬質の導電膜 8とを含む電極パッド 14を形成し、その後、ウェハ検査ェ 程において、電極パッド 14における硬質の導電膜 8にプローブ針 28を圧接して電気 特性を検査するため、圧接時の衝撃は硬質の導電膜 8よりも柔らかい導電膜 7に吸 収され、電極パッド 14下の層間絶縁膜 13に伝達される衝撃を緩和することができる 。また、本実施例 1の電極パッド 14は、導電膜 7下にもこの導電膜 7よりも硬質の導電 膜 6を設けた構造になっているため、電極パッド 14下の層間絶縁膜 13に伝達される 衝撃を更に緩和することができる。これにより、電極パッド 14下の層間絶縁膜 13に硬 くて脆い Low— k材膜を適用しても、電極パッド 14にプローブ針 28を圧接した時の 衝撃で層間絶縁膜 13に発生する亀裂等の不具合を抑制することができるため、半 導体装置の信頼性向上を図ることができる。
[0083] プローブ針圧接時に電極パッド 14下の層間絶縁膜 13に伝達される衝撃を緩和す る効果は、硬質の導電膜 6及び 8の膜厚を厚くすることで大きくなるが、硬質の導電膜 6及び 8の膜厚を厚くしすぎるとエッチング時間が長くなり、生産性が低下してしまう。 一方、硬質の導電膜 6及び 8の膜厚を薄くしすぎると、衝撃緩和効果が小さくなつてし まう。従って、硬質の導電膜 6及び 8の膜厚は、生産性及び衝撃緩和効果を考慮して 設定することが望ましい。特に上層の導電膜 8においては膜厚の設定によって衝撃 緩和効果への影響が大きいため、上限としては例えば 100 [nm]程度、下限としては 例えば 10[nm]程度が望ましい。
[0084] また、導電膜 6は、導電膜 7の原子拡散を抑制する機能や、絶縁膜との密着性向上 を図る機能を有する。導電膜 8は、導電膜 6と同様の機能を有し、更に配線形成のた めの露光処理時におけるハレーションを低減する機能を有する。従って、このような 機能を考慮して導電膜 6及び 8の膜厚を設定することが望ましい。
[0085] また、プローブ針 28の圧接時の衝撃は、硬質の導電膜 8よりも軟らかい導電膜 7〖こ 吸収される。この衝撃吸収効果は導電膜 7の膜厚を厚くすることで大きくなるが、導電 膜 7においても膜厚を厚くしすぎるとエッチング時間が長くなる。従って、導電膜 7の 膜厚は、生産性及び衝撃吸収効果を考慮して設定することが望ま ヽ。
[0086] ウェハ検査工程では、電極パッド 14の導電膜 8にプローブ針 28の先端を圧接して 電気特性の検査を行っているため、導電膜 8にプローブ針 28の圧接による傷 (圧接 痕）が付く。この圧接痕は、電極パッド 14とボンディングワイヤ 41とのボンダピリティを 劣化させるため、ボンディングワイヤ 41が接続される領域に圧接痕が存在しないよう にする必要がある。本実施例 1では、プローブ針が圧接される検査用電極パッドと、 ボンディングワイヤが接続されるワイヤ接続用電極パッドとを 1つの電極パッド 14で兼 用している力 ウェハ検査工程〈104〉の後であってワイヤボンディング工程〈113〉の 前に、圧接痕が付いた導電膜 8を硬質膜パターンユング工程〈107〉において除去し 、その後、ワイヤボンディング工程〈113〉において、圧接痕が付いていない導電膜 7 にボンディングワイヤ 41を接続して ヽるため、プローブ針が圧接される検査用電極パ ッドと、ボンディングワイヤが接続されるワイヤ接続用電極パッドとを 1つの電極パッド 14で兼用する場合にぉ 、ても、電極パッド 14とボンディングワイヤ 41とのボンダピリ ティ向上を図ることができる。
[0087] また、従来、 1つの電極パッドに、プローブ針が圧接される第 1の領域とボンディング ワイヤが接続される第 2の領域とを平面的に配置し、プローブ針の圧接痕に起因する 、電極パッドとボンディングワイヤとのボンダピリティ低下を抑制する技術が知られて いる。この場合、電極パッドの占有面積が増加するため、半導体チップの小型化が困 難になる。
[0088] これに対し、本実施例 1では、ウェハ検査工程後に電極パッド 14の導電膜 8を除去 しているため、電極パッド 14にプローブ針 28を圧接する第 1の領域と、電極パッド 14 にボンディングワイヤ 41を接続する第 2の領域とを平面的に重ねることができる。従つ て、従来設けていた第 1の領域の面積を削除することができ、電極パッド 14の占有面 積を縮小することができるため、半導体チップ 20の小型化を図ることができる。
実施例 2
[0089] 前述の実施例 1では、保護膜 16を形成する前に、ウェハ検査工程を実施する例に ついて説明したが、本実施例 2では、保護膜 16を形成した後に、ウェハ検査工程を 実施する例について説明する。
[0090] 図 22乃至図 25は、本発明の実施例 2である半導体装置に係る図であり、
図 22は、半導体装置の製造工程を示すフローチャート、
図 23乃至図 25は、半導体装置の製造工程を示す模式的断面図である。
[0091] 図 11に示すように、層間絶縁膜 13上に電極パッド 14を形成した後、電極パッド 14 を覆うようにして層間絶縁膜 13上に保護膜 16を形成し (図 22の保護膜形成工程〈1 05〉）、その後、エッチングにより保護膜 16をパターンユングして、図 23に示すように 、電極パッド 14上に開口 17を形成する（図 22の開口形成工程〈106〉）。この工程に おいて、電極パッド 14の導電膜 8は除去しない。
[0092] 次に、図 24に示すように、電極パッド 14の導電膜 8にプローブ針 28の先端を圧接 して電気特性を検査する（プローブ検査工程〈104〉）。
[0093] 次に、電極パッド 14の導電膜 8を選択的にエッチングして、図 25に示すように、ボ ンデイングワイヤが接続される部分の導電膜 8を除去する（図 22の硬質膜パターン- ング工程〈107〉）。
[0094] この後、前述の実施例 1と同様に、保護膜 18及びボンディング開口 19を形成する ことにより、前工程がほぼ終了する。
[0095] 本実施例 2では、保護膜 16を形成した後、ウェハ検査工程 (プローブ検査工程〈10
4〉）を実施しているため、薄膜積層体 laの最上層の配線層が異物によって汚染され る不具合を抑制でき、半導体装置の製造歩留まり向上を図ることができる。
実施例 3
[0096] 前述の実施例 1では、プローブ針が圧接される検査用電極パッドと、ボンディングヮ ィャが接続されるワイヤ接続用電極パッドとを 1つの電極パッドで兼用した例につい て説明したが、本実施例 3では、検査用電極パッドとワイヤ接続用電極パッドとを分け た例について説明する。
[0097] 図 26乃至図 32は、本実施例 3の半導体装置に係る図であり、
図 26は、半導体装置に組み込まれる半導体チップの内部構造を示す模式的断面 図、
図 27は、配線パターンを示す模式的平面図、
図 28乃至図 32は、半導体装置の製造工程を示す模式的断面図である。
[0098] 図 26に示すように、本実施例 3の半導体チップ 20は、層間絶縁膜 13上に電極パッ ド 14及び検査用電極パッド 47が設けられている。電極パッド 14及び検査用電極パッ ド 47は、図 26及び図 27に示すように、層間絶縁膜 13上に設けられた第 3層目のメタ ル配線 46の一部で形成され、互いに電気的に接続されている。電極パッド 14は、半 導体チップ 20の周辺部 2bに配置され、検査用電極パッド 47は、半導体チップ 20の 内部回路形成部 2aの活性領域 (能動領域)上に配置されて!ヽる。
[0099] 検査用電極パッド 47上には、保護膜 16をエッチングして形成された開口 17aが設 けられ、更に保護膜 18をエッチングして形成された開口 19aが設けられている。検査 用電極パッド 47は、電極パッド 14と同様の多層構造になっている。
[0100] 次に、本実施例 3の半導体装置の製造について、図 28乃至図 31を用いて説明す る。
[0101] 図 10に示すように、層間絶縁膜 13上に第 3層目のメタル配線層として導電膜 14a を形成し、その後、フォトリソグラフィ技術を用いてエッチングにより導電膜 14aをバタ ーンユングして、図 28に示すように、層間絶縁膜 13上に電極パッド 14及び検査用電 極パッド 47を含むメタル配線 46を形成する。
[0102] 次に、メタル配線 46を覆うようにして、層間絶縁膜 13上に保護膜 16を形成し、その 後、エッチングにより保護膜 16をパターンユングして、図 29に示すように、電極パッド 14上に開口 17、検査用電極パッド 47上に開口 17aを夫々形成する。この工程にお いて、電極パッド 14及び検査用電極パッド 47の導電膜 8は除去しない。
[0103] 次に、図 30に示すように、検査用電極パッド 47の導電膜 8にプローブ針 28の先端 を圧接して電気特性を検査する。この工程において、前述の実施例 1で説明したよう に、検査用電極パッド 47下の層間絶縁膜 13に伝達される衝撃を緩和することができ るため、トランジスタ素子が形成される活性領域上に検査用電極パッド 47を配置する ことができる。
[0104] 次に、電極パッド 14の導電膜 8を選択的にエッチングして、図 31に示すように、ボ ンデイングワイヤが接続される部分の導電膜 8を除去する。この工程において、検査 用電極パッド 47の導電膜 8は、除去しても良いし、除去しなくても良い。
[0105] 次に、電極パッド 14上及び検査用電極パッド 47上を覆うようにして、保護膜 16上に 保護膜 18を形成し、その後、エッチングにより保護膜 18をパターンユングして、図 26 に示すように、電極パッド 14上に開口 19、検査用電極パッド 47上に開口 19aを夫々 形成する。この工程により、前工程がほぼ終了する。
[0106] この後、図 32に示すように、後工程のワイヤボンディング工程において、電極パッド 14の導電膜 7にボンディングワイヤ 41が接続される。
[0107] このように、プローブ針 28が圧接される検査用電極パッド 47とボンディングワイヤ 4 1が接続されるワイヤ接続用電極パッド (電極パッド 14)とを分けた場合においても、 L ow—k材カゝらなる絶縁膜 10を含む層間絶縁膜 13上に、導電膜 7と、この導電膜 7上 に設けられ、かつ導電膜 7よりも硬質の導電膜 8とを含む検査用電極パッド 47を形成 し、その後、ウェハ検査工程において、検査用電極パッド 47の電極膜 8にプローブ 針 28を圧接して電気特性を検査することにより、前述の実施例 1と同様に、プローブ 針 28の圧接時に検査用電極パッド 47下の層間絶縁膜 13に伝達される衝撃を緩和 することができる。
[0108] また、検査用電極パッド 47下の層間絶縁膜 13に伝達される衝撃を緩和することが できるため、検査用電極パッド 47をトランジスタが形成される活性領域上に配置する ことができる。この結果、ワイヤ接続用電極パッドと検査用電極パッドとを半導体チッ プの辺に沿って配置する場合と比べて、半導体チップの小型化を図ることができる。 [0109] また、検査用電極パッド 47を半導体チップ 20の内部回路形成部 2aに配置すること ができるため、半導体チップ 20の大型化を図ることなぐ検査用電極パッド 47の大型 化を図ることができ、検査用電極パッド 47とプローブ針 28との位置合わせを容易に 行うことができる。
[0110] 図 33は、実施例 3の変形例である半導体装置の製造工程を示す模式的断面図で ある。
[0111] 前述の実施例 3では、保護膜 16を形成した後に、ウェハ検査工程を実施する例に ついて説明したが、実施例 1と同様に、図 33に示すように、保護膜 16を形成する前 に、ウェハ検査工程を実施してもよい。
実施例 4
[0112] 図 34は、本発明の実施例 4である半導体装置の内部構造を示す模式的断面図で ある。
[0113] 前述の実施例 3では、検査用電極パッド 47の導電膜 8を除去する例について説明 したが、ボンディングワイヤ 41は電極パッド 14に接続されるため、図 34に示すように 、検査用電極パッド 47の導電膜 8は除去しなくとも良い。
実施例 5
[0114] 図 35は、本発明の実施例 5である半導体装置に組み込まれる半導体チップの内部 構造を示す模式的断面図である。
[0115] 図 35に示すように、電極パッド 14が形成されるメタル配線層には、半導体チップの 辺に沿ってリング状に延在する電源用配線 15が設けられる場合がある。このような場 合、実施例 3のように、電極パッド 14と検査用電極パッド 47とを同一の配線層に形成 することが困難である。
[0116] 従って、電源用配線 15が延在する場合は、図 35に示すように、電極パッド 14よりも 上層のメタル配線層に検査用電極バッド 52を形成し、メタル配線 51を用 、て電極パ ッド 14と検査用電極パッド 52とを電気的に接続する。
[0117] このような構造は、保護膜 16に開口 17を形成した後、電極パッド 14上を含む保護 膜 16上に導電膜 7及び導電膜 8を順次成膜し、その後、導電膜 8及び 7を順次バタ ーンユングして、一端側に検査用電極パッド 52を有し、他端側が開口 17を通して電 極パッド 14と電気的に接続されたメタル配線 51を形成し、その後、電極パッド 14上 およびメタル配線 51上を含む保護膜 16上に無機質系の絶縁膜からなる保護膜 53 を形成し、その後、エッチングにより保護膜 53をエッチングして、電極パッド 14上の 保護膜 53を除去すると共に、検査用電極パッド 52上に開口 54を形成し、その後、電 極パッド 14上および検査用電極パッド 52上を含む保護膜 53上に保護膜 18を形成 し、その後、エッチングにより保護膜 18をパターンユングして、電極パッド 14上に開 口 19、検査用電極パッド 52上に開口 19aを形成することによって形成される。
[0118] このように、本実施例 5においても、前述の実施例 4と同様の効果が得られる。
[0119] 図 36乃至図 38は、本発明の効果を説明するための図である。図 36乃至図 38にお いて、（a)は従来の半導体チップのパッド配置を示す模式的平面図であり、（b)は本 発明を適用した半導体チップのパッド配置を示す模式的平面図である。図中、 14m はプローブ針が圧接される第 1の領域、 14ηはボンディングワイヤが接続される第 2の 領域、 28aはプローブ圧接痕、 41aはワイヤ接続痕、 20aは半導体チップ 20の周辺（ 周縁)である。
[0120] 従来、図 36 (a)に示すように、 1つの電極パッド 14に、プローブ針が圧接される第 1 の領域 14mと、ボンディングワイヤが接続される第 2の領域 14ηとを平面的に分けて 配置し、プローブ針圧接痕 28aに起因する、電極パッドとボンディングワイヤとのボン ダビリティ低下を抑制する技術が知られている。この場合、電極パッド 14の占有面積 が増加するため、半導体チップ 20の小型が困難になる。
[0121] これに対し、本実施例 1では、ウェハ検査工程後に電極パッド 14の導電膜 8を除去 しているため、電極パッド 14にプローブ針 28を圧接する第 1の領域 14mと、電極パッ ド 14にボンディングワイヤ 41を接続する第 2の領域 14ηとを平面的に重ねることがで きる。従って、図 36 (b)に示すように、従来設けていた第 1の領域 14mの面積を削除 することができ、電極パッド 14の占有面積を縮小することができるため、半導体チップ 20の小型化を図ることができる。
[0122] また、従来設けていた第 1の領域 14mにプローブ針圧接痕 28aが存在しないため、 図 37 (b)に示すように、電極パッド 14の任意の位置でワイヤボンディングが可能とな る。 [0123] また、従来設けていた第 1の領域 14mにプローブ針圧接痕 28aが存在しないため、 図 38 (b)に示すように、ダブルボンディング等、同一のパッドに複数のボンディングヮ ィャを接続（1つの電極パッド 14に複数のワイヤ接続痕 41a)することができる。
[0124] 以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明した 力 本発明は、前記実施例に限定されるものではなぐその要旨を逸脱しない範囲に お ヽて種々変更可能であることは勿論である。

Claims

請求の範囲
[1] (a)半導体基板上に、第 1の絶縁膜及び前記第 1の絶縁膜よりも硬質の第 2の絶縁 膜を含む層間絶縁膜を形成する工程と、
(b)前記層間絶縁膜上に、第 1の導電膜と、前記第 1の導電膜上に積層され、かつ 前記第 1の導電膜よりも硬質の第 2の導電膜とを含む電極パッドを形成する工程と、
(c)前記電極パッドの前記第 2の導電膜にプローブ針を接触させて電気特性を検査 する工程とを有することを特徴とする半導体装置の製造方法。
[2] 請求項 1に記載の半導体装置の製造方法にお!、て、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率が低い材料力 なることを 特徴とする半導体装置の製造方法。
[3] 請求項 1に記載の半導体装置の製造方法にお!、て、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率及びヤング率が低 、材料 からなることを特徴とする半導体装置の製造方法。
[4] (a)半導体基板上に、第 1の絶縁膜及び前記第 1の絶縁膜よりも硬質の第 2の絶縁 膜を含む層間絶縁膜を形成する工程と、
(b)前記層間絶縁膜上に、第 1の導電膜と、前記第 1の導電膜上に積層され、かつ 前記第 1の導電膜よりも硬質の第 2の導電膜とを含む電極パッドを形成する工程と、
(c)前記電極パッドの前記第 2の導電膜にプローブ針を接触させて電気特性を検査 する工程と、
(d)前記電極パッドの前記第 2の導電膜を除去する工程と、
(e)前記電極パッドの前記第 1の導電膜にボンディングワイヤを接続する工程とを有 することを特徴とする半導体装置の製造方法。
[5] 請求項 4に記載の半導体装置の製造方法にお 、て、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率が低い材料力 なることを 特徴とする半導体装置の製造方法。
[6] 請求項 4に記載の半導体装置の製造方法にお 、て、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率及びヤング率が低 、材料 からなることを特徴とする半導体装置の製造方法。
[7] 請求項 4に記載の半導体装置の製造方法において、
前記第 1の導電膜は、前記第 2の導電膜よりも前記ボンディングワイヤとの接着性が 高い材料からなることを特徴とする半導体装置の製造方法。
[8] 請求項 4に記載の半導体装置の製造方法にお 、て、
前記第 2の導電膜は、前記第 1の導電膜よりも反射率が低い材料からなることを特 徴とする半導体装置の製造方法。
[9] 請求項 4に記載の半導体装置の製造方法において、
前記第 2の導電膜は、前記第 1の導電膜よりも膜厚が薄いことを特徴とする半導体 装置の製造方法。
[10] 請求項 4に記載の半導体装置の製造方法において、
前記電極パッドは、前記第 1の導電膜の下層に、前記第 1の導電膜よりも硬質の第 3の導電膜を有することを特徴とする半導体装置の製造方法。
[11] 請求項 4に記載の半導体装置の製造方法において、
前記第 1の導電膜は、アルミニウムを主体とする材料力 なり、
前記第 2の導電膜は、窒化チタンの単層膜、若しくはチタン上に窒化チタンを積み 重ねた積層膜からなり、
前記ボンディングワイヤは、金を主体とする材料からなることを特徴とする半導体装 置の製造方法。
[12] 請求項 4に記載の半導体装置の製造方法において、
前記電極パッドは、フォトリソグラフィ技術を用いて前記第 2及び第 1の導電膜をパ ターンニングすることによって形成されることを特徴とする半導体装置の製造方法。
[13] 請求項 4に記載の半導体装置の製造方法において、
前記 (c)工程の後であって、前記 ）工程の前に、前記電極パッドを覆うようにして 前記層間絶縁膜上に保護膜を形成する工程と、前記保護膜をエッチングして前記電 極パッド上に開口を形成する工程とを有し、
前記 (d)工程は、前記開口形成工程にお ヽて実施されることを特徴とする半導体 装置の製造方法。
[14] 請求項 4に記載の半導体装置の製造方法にお 、て、 前記 (b)工程の後であって、前記 (C)工程の前に、前記電極パッドを覆うようにして 前記層間絶縁膜上に保護膜を形成する工程と、前記保護膜をエッチングして前記電 極パッド上に開口を形成する工程とを有することを特徴とする半導体装置の製造方 法。
[15] 請求項 4に記載の半導体装置の製造方法において、
前記半導体基板は、各々がスクライブラインによって区画され、かつ各々に前記層 間絶縁膜及び前記電極パッドが形成された複数の領域を有し、
前記 (d)工程の後であって、前記 (e)工程の前に、前記スクライブラインに沿って前 記半導体基板を分割することにより、複数の半導体チップを形成する工程を有するこ とを特徴とする半導体装置の製造方法。
[16] 請求項 4に記載の半導体装置の製造方法において、
前記 (e)工程は、前記電極パッドと、前記半導体基板の周囲に配置された接続部と を前記ボンディングワイヤで電気的に接続する工程であることを特徴とする半導体装 置の製造方法。
[17] (a)半導体ウェハに、各々カ^クライブラインによって区画され、かつ各々が集積回 路及び複数の電極パッドを有する複数のチップ形成領域を形成する工程と、
(b)前記スクライブラインに沿って前記半導体ウェハを分割することにより、各々が前 記集積回路及び複数の電極パッドを有する複数の半導体チップを形成する工程と、
(c)前記半導体チップの複数の電極パッドと前記半導体チップの周囲に配置された 複数の接続部とを複数のボンディングワイヤで電気的に接続する工程とを有し、 前記 (a)工程は、
(al)前記半導体ウェハ上に、第 1の絶縁膜及び前記第 1の絶縁膜よりも硬質の第 2 の絶縁膜を含む層間絶縁膜を形成する工程と、
(a2)前記層間絶縁膜上に、第 1の導電膜と、前記第 1の導電膜上に積層され、かつ 前記第 1の導電膜よりも硬質の第 2の導電膜とを含む電極パッドを形成する工程と、 (a3)前記電極パッドの前記第 2の導電膜にプローブ針を接触させて電気特性を検 查する工程と、
(a4)前記 (a3)工程の後、前記電極パッドの前記第 2の導電膜を除去する工程とを 有し、
前記 (c)工程において、前記ボンディングワイヤは、前記電極パッドの第 2の導電膜 に接続されることを特徴とする半導体装置の製造方法。
[18] 請求項 17に記載の半導体装置の製造方法において、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率が低い材料力 なることを 特徴とする半導体装置の製造方法。
[19] 請求項 17に記載の半導体装置の製造方法において、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率及びヤング率が低 、材料 からなることを特徴とする半導体装置の製造方法。
[20] 請求項 17に記載の半導体装置の製造方法において、
前記第 1の導電膜は、前記第 2の導電膜よりも前記ボンディングワイヤとの接着性が 高い材料からなることを特徴とする半導体装置の製造方法。
[21] 請求項 17に記載の半導体装置の製造方法にぉ 、て、
前記第 2の導電膜は、前記第 1の導電膜よりも反射率が低い材料からなることを特 徴とする半導体装置の製造方法。
[22] (a)半導体基板上に、第 1の絶縁膜及び前記第 1の絶縁膜よりも硬質の第 2の絶縁 膜を含む層間絶縁膜を形成する工程と、
(b)前記層間絶縁膜上に、第 1の導電膜と、前記第 1の導電膜上に積層され、かつ 前記第 1の導電膜よりも硬質の第 2の導電膜とを含む積層膜を形成する工程と、
(c)前記積層膜をパターンユングして前記層間絶縁膜上に、互いに電気的に接続さ れた第 1及び第 2の電極パッドを形成する工程と、
(d)前記第 1の電極パッドの前記第 2の導電膜にプローブ針を接触させて電気特性 を検査する工程と、
(e)前記第 1の電極パッドの前記第 2の導電膜を除去する工程と、
(f)前記第 1の電極パッドの前記第 1の導電膜にボンディングワイヤを接続する工程と を有することを特徴とする半導体装置の製造方法。
[23] 請求項 22に記載の半導体装置の製造方法において、
前記 (a)工程の前に、前記半導体基板の第 1の領域に複数のトランジスタ素子を形 成する工程を有し、
前記第 2の電極パッドは、前記半導体基板の第 1の領域上に形成され、 前記第 1の電極パッドは、前記半導体基板の第 1の領域の周囲における第 2の領 域上に形成されることを特徴とする半導体装置の製造方法。
[24] 請求項 22に記載の半導体装置の製造方法において、
前記半導体基板は、スクライブラインによって区画されるチップ形成領域を有し、 前記チップ形成領域は、複数のトランジスタ素子が形成される第 1の領域と、前記 第 1の領域の周囲に配置された第 2の領域とを有し、
前記第 2の電極パッドは、前記第 1の領域上に形成され、
前記第 1の電極パッドは、前記第 2の領域上に形成されることを特徴とする半導体 装置の製造方法。
[25] 請求項 22に記載の半導体装置の製造方法において、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率が低い材料力 なることを 特徴とする半導体装置の製造方法。
[26] 請求項 22に記載の半導体装置の製造方法において、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率及びヤング率が低 、材料 からなることを特徴とする半導体装置の製造方法。
[27] 請求項 22に記載の半導体装置の製造方法において、
前記第 1の導電膜は、前記第 2の導電膜よりも前記ボンディングワイヤとの接着性が 高い材料からなることを特徴とする半導体装置の製造方法。
[28] 請求項 22に記載の半導体装置の製造方法において、
前記第 2の導電膜は、前記第 1の導電膜よりも反射率が低い材料からなることを特 徴とする半導体装置の製造方法。
[29] (a)半導体基板上に、第 1の絶縁膜及び前記第 1の絶縁膜よりも硬質の第 2の絶縁 膜を含む第 1の層間絶縁膜を形成する工程と、
(b)前記第 1の層間絶縁膜上に、第 1の電極パッドを形成する工程と、
(c)前記第 1の層間絶縁膜上に第 2の層間絶縁膜を形成する工程と、
(d)前記第 2の層間絶縁膜上に、前記第 1の電極パッドと電気的に接続された第 2の 電極パッドを形成する工程と、
(e)前記第 2の電極パッドにプローブ針を接触させて電気特性を検査する工程と、
(f)前記第 1の電極パッドにボンディングワイヤを接続する工程とを有し、 前記第 2の電極パッドは、第 1の導電膜と、前記第 1の導電膜上に積層され、かつ 前記第 1の導電膜よりも硬質の第 2の導電膜とを含み、
前記 (e)工程は、前記第 2の電極パッドの前記第 2の導電膜に前記プローブ針を接 触させて行われることを特徴とする半導体装置の製造方法。
[30] 請求項 29に記載の半導体装置の製造方法において、
前記半導体基板は、スクライブラインによって区画されるチップ形成領域を有し、 前記チップ形成領域は、複数のトランジスタ素子が形成される第 1の領域と、前記 第 1の領域の周囲に配置された第 2の領域とを有し、
前記第 2の電極パッドは、前記第 1の領域上に形成され、
前記第 1の電極パッドは、前記第 2の領域上に形成されることを特徴とする半導体 装置の製造方法。
[31] 請求項 29に記載の半導体装置の製造方法において、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率が低い材料力 なることを 特徴とする半導体装置の製造方法。
[32] 請求項 29に記載の半導体装置の製造方法において、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率及びヤング率が低 、材料 からなることを特徴とする半導体装置の製造方法。
[33] 請求項 29に記載の半導体装置の製造方法において、
前記第 1の電極パッドは、第 3の導電膜と、前記第 3の導電膜上に積層され、かつ 前記第 3の導電膜よりも反射率が低 、第 4の導電膜とを含み、
前記 (f)工程の前に、前記第 4の導電膜を除去する工程を有し、
前記ボンディングワイヤは、前記第 1の電極パッドの第 3の導電膜に接続されること を特徴とする半導体装置の製造方法。
[34] 主面に互いに電気的に接続された第 1及び第 2の電極パッドを有する半導体チッ プと、 前記半導体チップの前記第 1の電極パッドと前記半導体チップの周囲に配置され た接続部とを電気的に接続するボンディングワイヤとを有し、
前記第 1及び第 2の電極パッドは、第 1の絶縁膜及び前記第 1の絶縁膜よりも硬質 の第 2の絶縁膜を含む層間絶縁膜上に配置され、
前記第 2の電極パッドは、第 1の導電膜と、前記第 1の導電膜上に積層され、かつ 前記第 1の導電膜よりも硬質の第 2の導電膜とを含む積層膜からなることを特徴とす る半導体装置。
[35] 請求項 34に記載の半導体装置において、
前記半導体チップは、複数のトランジスタ素子が形成された第 1の領域と、前記第 1 の領域の周囲に配置された第 2の領域とを有し、
前記第 2の電極パッドは、前記第 1の領域上に配置され、
前記第 1の電極パッドは、前記第 2の領域上に配置されていることを特徴とする半 導体装置。
[36] 請求項 34に記載の半導体装置において、
前記第 2の電極パッドは、電気特性を検査する時にプローブ針が圧接される検査 用パッドであることを特徴とする半導体装置。
[37] 請求項 34に記載の半導体装置において、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも比誘電率及びヤング率が低 、材料 力 なることを特徴とする半導体装置。
[38] 請求項 34に記載の半導体装置において、
前記第 1及び第 2の電極パッドは、同一層に形成されていることを特徴とする半導 体装置。
[39] 請求項 34に記載の半導体装置において、
前記第 2の電極パッドは、前記第 1の電極パッドよりも上層に形成されていることを 特徴とする半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318014A (ja) * 2006-05-29 2007-12-06 Renesas Technology Corp 半導体装置
JP2009231724A (ja) * 2008-03-25 2009-10-08 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置
JP2018154090A (ja) * 2017-03-21 2018-10-04 キヤノン株式会社 液体吐出ヘッド用基板、半導体基板、およびそれらの製造方法
JP2023158057A (ja) * 2018-04-11 2023-10-26 ローム株式会社 半導体装置
WO2024122395A1 (ja) * 2022-12-07 2024-06-13 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270512A (ja) * 1997-03-24 1998-10-09 Nec Kyushu Ltd 半導体装置の製造方法
JP2000183104A (ja) * 1998-12-15 2000-06-30 Texas Instr Inc <Ti> 集積回路上でボンディングするためのシステム及び方法
JP2004288672A (ja) * 2003-03-19 2004-10-14 Renesas Technology Corp 半導体集積回路装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100746A (ja) * 2001-09-27 2003-04-04 Hitachi Ltd 半導体装置の製造方法
JP2003332423A (ja) * 2002-05-14 2003-11-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6924172B2 (en) * 2003-08-26 2005-08-02 Freescale Semiconductor, Inc. Method of forming a bond pad
JP2005142553A (ja) * 2003-10-15 2005-06-02 Toshiba Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270512A (ja) * 1997-03-24 1998-10-09 Nec Kyushu Ltd 半導体装置の製造方法
JP2000183104A (ja) * 1998-12-15 2000-06-30 Texas Instr Inc <Ti> 集積回路上でボンディングするためのシステム及び方法
JP2004288672A (ja) * 2003-03-19 2004-10-14 Renesas Technology Corp 半導体集積回路装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318014A (ja) * 2006-05-29 2007-12-06 Renesas Technology Corp 半導体装置
JP2009231724A (ja) * 2008-03-25 2009-10-08 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置
JP2018154090A (ja) * 2017-03-21 2018-10-04 キヤノン株式会社 液体吐出ヘッド用基板、半導体基板、およびそれらの製造方法
JP2023158057A (ja) * 2018-04-11 2023-10-26 ローム株式会社 半導体装置
US12183663B2 (en) 2018-04-11 2024-12-31 Rohm Co., Ltd. Semiconductor device
JP7662728B2 (ja) 2018-04-11 2025-04-15 ローム株式会社 半導体装置
WO2024122395A1 (ja) * 2022-12-07 2024-06-13 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法

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