WO2006134629A1

WO2006134629A1 - 半導体回路基板及び半導体回路

Info

Publication number: WO2006134629A1
Application number: PCT/JP2005/010785
Authority: WO
Inventors: Takashi Okano; Masaya Nishimura; Shuhei Kawamura
Original assignee: Daikin Industries, Ltd.
Priority date: 2005-06-13
Filing date: 2005-06-13
Publication date: 2006-12-21
Also published as: US20090278593A1; ES2388290T3; EP1893011A4; EP1893011B1; AU2005332852A1; US8130052B2; EP1893011A1; CN101189929A

Description

半導体回路基板及び半導体回路

技術分野

[0001] 本発明は、半導体回路基板及び半導体回路に関し、例えば設計技術に適用することができる。

背景技術

[0002] 空調機器等には、その動作を制御するために、例えば半導体回路基板が設けられている。従来の半導体回路基板は、集積回路群、その制御回路、電源回路等を同一の基板上に形成していた。集積回路群は、例えば高速スイッチング素子や送信 Z受信回路等を含む。制御回路は、例えばマイクロプロセッサ等を含み、集積回路群を制御する。電源回路は、集積回路群に電源を供給する。

[0003] なお、放射ノイズをシミュレーションする技術が特許文献 1に開示されて!、る。また、フェライトビーズやコイル等のインダクタと、ノィパスコンデンサとを用いることで、電源から発生するノイズを低減する技術が非特許文献 1に紹介されて！ヽる。電子機器の構造を多層積層基板にすることで、電子機器から発生するノイズを低減する技術が非特許文献 2に紹介されてヽる。

[0004] 特許文献 1 :特開平 6— 309420号公報

非特許文献 1 :「トランジスタ技術」， CQ出版， 2001年 10月号， p202

非特許文献 2 :宫崎誠一著，「ノイズ対策 Q&A101問」，システム総研， p88-89 発明の開示

発明が解決しょうとする課題

[0005] 近年では、空調機器等の高性能化に伴、、半導体回路基板での処理速度、例えば高速スイッチング素子のスイッチング速度が高速ィ匕されている。一方、処理速度の高速ィ匕に伴って、高速スイッチング素子など力も不要ノイズが発生する。不要ノイズは、半導体回路基板内の他の回路や、空調機器等の周辺に配置された装置に影響を及ぼす可能性がある。

[0006] そこで、例えば上記した非特許文献 1や非特許文献 2で紹介される技術によって、ノイズが低減される。しかし、従来の半導体回路基板では、同一の基板上に各回路が形成されていたため、半導体回路基板ごとにノイズ対策を施す必要があった。このため、開発コストがかかる等の問題が生じていた。

[0007] また、従来の半導体回路基板に対するノイズ対策は、半導体回路基板の設計の後段で行われることが多力つた。このため、必要とされるノイズ対策を効率良く施すことができなかった。

[0008] 本発明は、上述の事情に鑑みてなされたものであり、半導体回路基板に対してノィズ対策を効率良く行うこと、更には開発コスト及び部品コストを低減することが目的とされる。

課題を解決するための手段

[0009] この発明にかかる第 1の半導体回路基板は、制御基板（1)と、前記制御基板に接続される半導体回路 (2)とを備え、前記半導体回路は、基板 (21)と、前記基板上に搭載される集積回路群 (22)と、前記基板上に搭載されるノイズ対策手段 (23)とを有し、前記集積回路群は、ノイズ発生源となる集積回路 (221)を含み、前記制御基板から分離して構成される。

[0010] この発明にかかる第 2の半導体回路基板は、第 1の半導体回路基板であって、前記ノイズ対策手段 (23)を介して前記集積回路群 (22)と前記制御基板（1)とが接続される。

[0011] この発明にかかる第 3の半導体回路基板は、第 1または第 2の半導体回路基板であつて、前記基板 (21)は、前記集積回路群 (22)が搭載される第 1層基板 (31)と、前記第 1層基板に対して内層であって、互いに異なる固定電位が供給されるパターンが形成される複数の第 2層基板 (32, 33)とを含む多層積層基板である。

[0012] この発明にかかる第 4の半導体回路基板は、第 1乃至第 3の半導体回路基板のいずれか一つであって、前記ノイズ対策手段（23)は、前記集積回路群（22)から発生するノイズの高周波成分を減衰させる。

[0013] この発明にかかる第 5の半導体回路基板は、第 1乃至第 4の半導体回路基板のいずれか一つであって、前記ノイズ対策手段（23)はフィルタである。

[0014] この発明にかかる第 6の半導体回路基板は、第 1の半導体回路基板であって、前記半導体回路は、前記基板 (21)上に搭載される第 2のノイズ対策手段（231)を更に有し、前記基板 (21)は、前記集積回路群 (22)が搭載される第 1層基板 (31)と、前記第 1層基板に対して内層であって、互いに異なる固定電位が供給されるパターンが形成される複数の第 2層基板 (32, 33)とを含む多層積層基板であって、前記第 2のノイズ対策手段を介して前記集積回路群と前記固定電位が供給される前記バターンとが接続される。

[0015] この発明にかかる第 7の半導体回路基板は、第 6の半導体回路基板であって、前記ノイズ対策手段（23)は、前記固定電位が供給される前記パターンと接続される。

[0016] この発明にかかる第 8の半導体回路基板は、第 6または第 7の半導体回路基板であつて、前記ノイズ対策手段（23)及び前記第 2のノイズ対策手段（231)は、前記集積回路群（22)力発生するノイズの高周波成分を減衰させる。

[0017] この発明にかかる第 9の半導体回路基板は、第 6乃至第 8の半導体回路基板のいずれか一つであって、前記ノイズ対策手段（23)及び前記第 2のノイズ対策手段（23

1)はフィルタである。

[0018] この発明にかかる第 10の半導体回路基板は、第 1乃至第 9の半導体回路基板のいずれか一つであって、前記集積回路（221)は高速スイッチング素子を含む。

[0019] この発明にかかる第 1の半導体回路は、制御基板（1)に接続可能な半導体回路（2 )であって、基板 (21)と、前記基板上に搭載される集積回路群 (22)と、前記基板上に搭載されるノイズ対策手段（23)とを有し、前記集積回路群は、ノイズ発生源となる集積回路 (221)を含み、前記制御基板から分離して構成される。

[0020] この発明にかかる第 2の半導体回路は、第 1の半導体回路であって、前記ノイズ対策手段 (23)を介して前記集積回路群 (22)と前記制御基板（1)とが接続可能である

[0021] この発明にかかる第 3の半導体回路は、第 1または第 2の半導体回路であって、前記基板 (21)は、前記集積回路群 (22)が搭載される第 1層基板 (31)と、前記第 1層基板に対して内層であって、互いに異なる固定電位が供給されるパターンが形成される複数の第 2層基板 (32, 33)とを含む多層積層基板である。

[0022] この発明にかかる第 4の半導体回路は、第 1乃至第 3の半導体回路のいずれか一つであって、前記ノイズ対策手段（23)は、前記集積回路群（22)から発生するノイズの高周波成分を減衰させる。

[0023] この発明にかかる第 5の半導体回路は、第 1乃至第 4の半導体回路のいずれか一つであって、前記ノイズ対策手段（23)はフィルタである。

[0024] この発明にかかる第 6の半導体回路は、第 1の半導体回路であって、前記基板 (21

)上に搭載される第 2のノイズ対策手段（231)を更に有し、前記基板 (21)は、前記集積回路群 (22)が搭載される第 1層基板 (31)と、前記第 1層基板に対して内層であつて、互いに異なる固定電位が供給されるパターンが形成される複数の第 2層基板 (3

2, 33)とを含む多層積層基板であって、前記第 2のノイズ対策手段を介して前記集積回路群と前記固定電位が供給される前記パターンとが接続される。

[0025] この発明にかかる第 7の半導体回路は、第 6の半導体回路であって、前記ノイズ対策手段（23)は、前記固定電位が供給される前記パターンと接続される。

[0026] この発明にかかる第 8の半導体回路は、第 6または第 7の半導体回路であって、前記ノイズ対策手段 (23)及び前記第 2のノイズ対策手段 (231)は、前記集積回路群（

22)力発生するノイズの高周波成分を減衰させる。

[0027] この発明にかかる第 9の半導体回路は、第 6乃至第 8の半導体回路のいずれか一つであって、前記ノイズ対策手段（23)及び前記第 2のノイズ対策手段（231)はフィルタである。

[0028] この発明にかかる第 10の半導体回路は、第 1乃至第 9の半導体回路のいずれか一つであって、前記集積回路（221)は高速スイッチング素子を含む。

発明の効果

[0029] この発明にかかる第 1の半導体回路基板によれば、ノイズ発生源となる集積回路を含む集積回路群と、制御基板とを分離することにより、ノイズ対策手段によるノイズ除去で制御基板へのノイズの伝搬が低減される。しかも、ノイズ対策手段が施された半導体回路を後付けして、半導体回路基板を設計することができるので、半導体回路基板に対してノイズ対策を効率良く行うことができ、開発コストも低減される。

[0030] この発明にかかる第 2の半導体回路基板または第 2の半導体回路によれば、集積回路群で発生したノイズが、制御基板へと至る前に、ノイズ対策手段によりその伝搬が妨げられる。

[0031] この発明にかかる第 3の半導体回路基板または第 3の半導体回路によれば、半導体回路で発生するノイズの周波数が高周波側へとシフトする。よって、ノイズ対策手段が除去する対象は、ノイズの高周波成分とすれば足りる。よって、ノイズ対策手段の設計が容易となる。

[0032] この発明にかかる第 4の半導体回路基板または第 4の半導体回路によれば、半導体回路から高周波ノイズが伝搬しな!、。

[0033] この発明にかかる第 5の半導体回路基板、または第 5の半導体回路によれば、フィルタはノイズを除去することができるので、第 1乃至第 4の半導体回路基板のいずれか一つの態様、または第 1乃至第 4の半導体回路のいずれか一つの態様で用いることがでさる。

[0034] この発明にかかる第 6の半導体回路基板または第 6の半導体回路によれば、半導体回路で発生するノイズの周波数が高周波側へとシフトする。よって、ノイズ対策手段及び第 2のノイズ対策手段が除去する対象は、ノイズの高周波成分とすれば足りる。よって、ノイズ対策手段の設計が容易となる。また、第 2のノイズ対策手段により、集積回路群から、固定電位が供給されるパターンへのノイズの伝搬が更に低減される。

[0035] この発明にかかる第 7の半導体回路基板または第 7の半導体回路によれば、固定電位が供給されるパターンカゝら制御基板へのノイズの伝搬が低減される。

[0036] この発明にかかる第 8の半導体回路基板または第 8の半導体回路によれば、半導体回路で、ノイズの周波数を高周波側へとシフトさせ、ノイズ対策手段及び第 2のノィズ対策手段でノイズの高周波成分を減衰させ、半導体回路力のノイズ伝搬が抑制される。

[0037] この発明にかかる第 9の半導体回路基板、または第 9の半導体回路によれば、フィルタはノイズを除去することができるので、第 6乃至第 8の半導体回路基板のいずれか一つの態様、または第 6乃至第 8の半導体回路のいずれか一つの態様で用いることがでさる。

[0038] この発明にかかる第 10の半導体回路基板、または第 10の半導体回路によれば、高速スイッチング素子はノイズ発生源となるので、第 1乃至第 9の半導体回路基板のいずれか一つの態様、または第 1乃至第 9の半導体回路のいずれか一つの態様で用!/、ることができる。

[0039] この発明にかかる第 1の半導体回路によれば、ノイズ発生源となる集積回路を含む集積回路群と、制御基板とを分離することにより、ノイズ対策手段によるノイズ除去で制御基板へのノイズの伝搬が低減される。しかも、接続されるべき制御基板を種々採用しつつも、当該制御基板にノイズ対策は不要である。よって、半導体回路を後付けして、例えば半導体回路基板を設計する態様で用いることができる。

[0040] この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによつて、より明白となる。

図面の簡単な説明

[0041] [図 1]本発明にかかる半導体回路基板を概念的に示す斜視図である。

[図 2]多層積層基板である基板 21を概念的に示す斜視図である。

[図 3]半導体回路基板を概念的に示すブロック図である。

発明を実施するための最良の形態

[0042] 図 1は、本発明にかかる半導体回路基板の構造を概念的に示す斜視図である。半導体回路基板は、制御基板 1と、当該制御基板 1に接続される半導体回路 2とを備える。制御基板 1は、例えばマイクロプロセッサを有し、半導体回路 2を制御する。半導体回路 2は、基板 21、集積回路群 22及びノイズ対策手段 23, 231を有し、制御基板 1から分離して構成される。集積回路群 22及びノイズ対策手段 23, 231は、基板 21 上に搭載される。

[0043] 集積回路群 22は、ノイズ発生源となる集積回路、例えば高速スイッチング素子 221 を含む。その他、送信 Z受信回路 222等の他の集積回路を含んでもよい。上記したように半導体回路 2は制御基板 1から分離して構成されるので、集積回路群 22も制御基板 1から分離して構成される。

[0044] 図 2は、基板 21の構成を示す斜視図である。基板 21は、多層積層基板であって、基板 31, 32, 33, 34をこの順に積層して有する。図 2では、各基板に形成されるパターンが明確になるように、便宜的に各基板が積層方向に分離して示されている。

[0045] 基板 31は、基板 21の最外層であり、集積回路群 22及びノイズ対策手段 23, 231 が搭載されている。基板 31には、集積回路群 22以外の回路が形成されてもよい。また、ノイズ対策手段 23、 231は、そのいずれか一方もしくは両方力基板 34に搭載されてもよい。

[0046] 基板 32, 33は、基板 21に対して内層であり、互いに異なる固定電位が供給されるパターンがそれぞれ形成され、例えば相互に隣接する。図 2では、当該パターンが、基板 31側の基板 32, 33の表面にそれぞれ形成されている。基板 32に形成されるパターンは、例えばグランドに接続され、基板 33に形成されるパターンは、例えば外部電源に接続される。

[0047] 各基板は積層されるので、各基板に形成された回路は相互に接続されて、基板 21 は、通信機能等の所定の機能を有する。

[0048] 上述した多層積層基板によれば、基板 32, 33に形成されるパターンを電極として、その電極が絶縁層を挟みこんでコンデンサが形成される。これにより、例えば高速スイッチング素子 221で発生したノイズを高周波側へとシフトすることができる。よって、ノイズ対策手段 23, 231が除去する対象は、ノイズの高周波成分とすれば足りるので、ノイズ対策手段 23, 231の設計が容易となる。

[0049] 例えば基板 21が多層積層基板でない場合であっても、ノイズ対策手段 23, 231によって半導体回路 2からの高周波ノイズの伝搬を抑制することはできる。しかし、上述したようにノイズが除去しやすヽ点で、基板 21への多層積層基板の採用が望まヽ

[0050] 図 3は、図 1及び図 2で示される半導体回路基板を概念的に示すブロック図である。

ノイズ対策手段 23は、例えばフェライトビーズやチップインダクタであって、集積回路群 22と制御基板 1との間に接続される。図 3では、集積回路群 22のうち高速スィッチング素子 221がノイズ対策手段 23に接続されている。ノイズ対策手段 23を介して高速スイッチング素子 221と制御基板 1とを接続する配線は、たとえば信号線 111と電源線 112を含む。

[0051] ノイズ対策手段 23は、上記したように基板 21が多層積層基板である場合には、特にノイズの高周波を減衰させるフィルタであれば足りる。そして、ノイズ対策手段 23は、集積回路群 22と制御基板 1との間に接続されるので、集積回路群 22で発生したノィズは制御基板 1へと至る前に除去される。換言すれば、半導体回路 2からの低周波ノイズの発生を抑制しつつも、半導体回路 2からの高周波ノイズの伝搬が妨げられる

[0052] ノイズ対策手段 231は、例えばフェライトビーズやチップインダクタ等のフィルタであつて、集積回路群 22と、基板 32上に形成される固定電位が供給されるパターンとの間に接続される。図 3では、集積回路群 22のうち高速スイッチング素子 221がノイズ対策手段 231に配線 114により接続されている。また、基板 32上に形成される固定電位が供給されるパターンが、符号 113を用いて示されて、る。

[0053] また、ノイズ対策手段 23は、基板 32上に形成される固定電位が供給されるパターンに接続される。

[0054] 図 2では、ノイズ対策手段 23, 231が、基板 32上に形成される固定電位が供給されるパターンに接続されることが、破線によって示されて！/、る。

[0055] ノイズ対策手段 231についても、上記したように基板 21が多層積層基板である場合には、特にノイズの高周波を減衰させるフィルタであれば足りる。そして、ノイズ対策手段 231は、集積回路群 22と固定電位が供給されるノ^ーンとの間に接続されるので、当該パターンへのノイズの伝搬を低減する。

[0056] 上述の内容によれば、ノイズ発生源となる高速スイッチング素子 221を含む集積回路群 22と、制御基板 1とを分離することにより、ノイズ対策手段 23によるノイズ除去で制御基板 1への高周波ノイズの伝搬が低減できる。更に、基板 21に上述の構成の多層積層基板を採用することにより、半導体回路 2での低周波ノイズの発生も低減できる。し力も、ノイズ対策手段が施された半導体回路 2を後付けして、半導体回路基板を設計することができるので、半導体回路基板に対してノイズ対策を効率良く行うことができ、開発コストも低減される。

[0057] 本実施の形態では、制御基板 1と半導体回路 2とを備える半導体回路基板について説明したが、半導体回路 2が単独で構成されてもよい。この場合、半導体回路 2は、半導体回路 2を制御可能な外部回路、例えば制御基板 1に接続可能である。よつて、半導体回路 2は、後付けして例えば半導体回路基板を設計する態様で用いることがでさる。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例力この発明の範囲力外れることなく想定され得るものと解される。

Claims

請求の範囲

[1] 制御基板 (1)と、

前記制御基板に接続される半導体回路 (2)と

を備え、

前記半導体回路は、

基板 (21)と、

前記基板上に搭載される集積回路群 (22)と、

前記基板上に搭載されるノイズ対策手段 (23)と

を有し、

前記集積回路群は、ノイズ発生源となる集積回路 (221)を含み、前記制御基板から分離して構成される、半導体回路基板。

[2] 前記ノイズ対策手段 (23)を介して前記集積回路群 (22)と前記制御基板（1)とが接続される、請求項 1記載の半導体回路基板。

[3] 前記基板 (21)は、

前記集積回路群 (22)が搭載される第 1層基板 (31)と、

前記第 1層基板に対して内層であって、互いに異なる固定電位が供給されるバターンが形成される複数の第 2層基板 (32, 33)と

を含む多層積層基板である、請求項 1または請求項 2記載の半導体回路基板。

[4] 前記ノイズ対策手段 (23)は、前記集積回路群 (22)から発生するノイズの高周波成分を減衰させる、請求項 3記載の半導体回路基板。

[5] 前記ノイズ対策手段（23)はフィルタである、請求項 4記載の半導体回路基板。

[6] 前記ノイズ対策手段（23)はフィルタである、請求項 3記載の半導体回路基板。

[7] 前記ノイズ対策手段 (23)は、前記集積回路群 (22)から発生するノイズの高周波成分を減衰させる、請求項 1または請求項 2記載の半導体回路基板。

[8] 前記ノイズ対策手段（23)はフィルタである、請求項 7記載の半導体回路基板。

[9] 前記ノイズ対策手段（23)はフィルタである、請求項 1または請求項 2記載の半導体回路基板。

[10] 前記半導体回路は、前記基板 (21)上に搭載される第 2のノイズ対策手段（231)を

更に有し、

前記基板（21)は、

前記集積回路群 (22)が搭載される第 1層基板 (31)と、

を含む多層積層基板であって、

前記第 2のノイズ対策手段を介して前記集積回路群と前記固定電位が供給される前記パターンとが接続される、請求項 1記載の半導体回路基板。

[11] 前記ノイズ対策手段（23)は、前記固定電位が供給される前記パターンと接続される、請求項 10記載の半導体回路基板。

[12] 前記ノイズ対策手段 (23)及び前記第 2のノイズ対策手段 (231)は、前記集積回路群（22)力も発生するノイズの高周波成分を減衰させる、請求項 10または請求項 11 記載の半導体回路基板。

[13] 前記ノイズ対策手段（23)及び前記第 2のノイズ対策手段（231)はフィルタである、請求項 12記載の半導体回路基板。

[14] 前記ノイズ対策手段（23)及び前記第 2のノイズ対策手段（231)はフィルタである、請求項 10または請求項 11記載の半導体回路基板。

[15] 前記集積回路（221)は高速スイッチング素子を含む、請求項 1、請求項 2、請求項

10及び請求項 11の、ずれか一つに記載の半導体回路基板。

[16] 制御基板（1)に接続可能な半導体回路（2)であって、

基板 (21)と、

前記基板上に搭載される集積回路群 (22)と、

前記基板上に搭載されるノイズ対策手段 (23)と

を有し、

前記集積回路群は、ノイズ発生源となる集積回路 (221)を含み、前記制御基板から分離して構成される、半導体回路。

[17] 前記ノイズ対策手段 (23)を介して前記集積回路群 (22)と前記制御基板（1)とが接続可能である、請求項 16記載の半導体回路。

[18] 前記基板（21)は、

前記集積回路群 (22)が搭載される第 1層基板 (31)と、

を含む多層積層基板である、請求項 16または請求項 17記載の半導体回路。

[19] 前記ノイズ対策手段 (23)は、前記集積回路群 (22)から発生するノイズの高周波成分を減衰させる、請求項 18記載の半導体回路。

[20] 前記ノイズ対策手段（23)はフィルタである、請求項 19記載の半導体回路。

[21] 前記ノイズ対策手段（23)はフィルタである、請求項 18記載の半導体回路。

[22] 前記ノイズ対策手段（23)は、前記集積回路群（22)から発生するノイズの高周波成分を減衰させる、請求項 16または請求項 17記載の半導体回路。

[23] 前記ノイズ対策手段（23)はフィルタである、請求項 22記載の半導体回路。

[24] 前記ノイズ対策手段（23)はフィルタである、請求項 16または請求項 17記載の半導体回路。

[25] 前記基板 (21)上に搭載される第 2のノイズ対策手段（231)を

更に有し、

前記基板（21)は、

前記集積回路群 (22)が搭載される第 1層基板 (31)と、

を含む多層積層基板であって、

前記第 2のノイズ対策手段を介して前記集積回路群と前記固定電位が供給される前記パターンとが接続される、請求項 16記載の半導体回路。

[26] 前記ノイズ対策手段（23)は、前記固定電位が供給される前記パターンと接続される、請求項 25記載の半導体回路。

[27] 前記ノイズ対策手段 (23)及び前記第 2のノイズ対策手段 (231)は、前記集積回路群（22)力も発生するノイズの高周波成分を減衰させる、請求項 25または請求項 26 記載の半導体回路。

[28] 前記ノイズ対策手段（23)及び前記第 2のノイズ対策手段（231)はフィルタである、請求項 27記載の半導体回路。

[29] 前記ノイズ対策手段（23)及び前記第 2のノイズ対策手段（231)はフィルタである、請求項 25または請求項 26記載の半導体回路。

[30] 前記集積回路（221)は高速スイッチング素子を含む、請求項 16、請求項 17、請求項 25及び請求項 26のいずれか一つに記載の半導体回路。