WO2006117851A1 - 半導体装置およびその製造方法 - Google Patents

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WO2006117851A1 PCT/JP2005/008056 JP2005008056W WO2006117851A1 WO 2006117851 A1 WO2006117851 A1 WO 2006117851A1 JP 2005008056 W JP2005008056 W JP 2005008056W WO 2006117851 A1 WO2006117851 A1 WO 2006117851A1
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diffusion region
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film
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PCT/JP2005/008056
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Hiroaki Kouketsu
Masahiko Higashi
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Spansion Llc
Spansion Japan Limited
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device that is a nonvolatile memory using a transistor having a plurality of charge storage regions and a manufacturing method thereof.
  • Non-volatile memories which are semiconductor devices capable of rewriting data, have been widely used.
  • technological development is being promoted for the purpose of miniaturizing memory cells and reducing fluctuations in electrical characteristics of transistors constituting the memory due to high storage capacity.
  • Non-volatile memories include flash memories having a structure such as a MONOS (Metal Oxide Nitride Oxide Silicon) type and a SONOS (Silicon Oxide Nitride Oxide Silicon) type in which electric charges are stored in an ONO (Oxide / Nitride / Oxide) film.
  • a flash memory having two or more charge storage areas in one transistor has been developed for the purpose of high storage capacity.
  • Patent Document 1 discloses a transistor having two charge storage regions between a gate electrode and a semiconductor substrate. This transistor operates symmetrically by switching the source and drain. Thus, the source region and the drain region are not distinguished. Further, it also serves as a bit line force source region and a drain region, and has a structure embedded in a semiconductor substrate. As a result, the memory cell is miniaturized.
  • the manufacturing method of the above prior art (prior art 1) will be described with reference to FIG.
  • the left side shows the core area
  • the right side shows the peripheral circuit area.
  • the core region is a region where memory cells are arranged
  • the peripheral circuit region is a region constituting a decoder, an input / output circuit, and the like.
  • FIG. 1 (a) as a ONO film 18 on a semiconductor substrate 10, a tunnel oxide film 12 (acid silicon film), a trap layer 14 (silicon nitride film), and a top oxide film 16 ( An oxide silicon film) is formed.
  • a tunnel oxide film 12 (acid silicon film), a trap layer 14 (silicon nitride film), and a top oxide film 16 ( An oxide silicon film) is formed.
  • arsenic is ion-implanted using the photoresist 60 as a mask to form a bit line 62 including a source region and a drain region.
  • FIG. 1 (c) Photoresist 60 is removed.
  • FIG. 1D the ONO film 18 in the peripheral circuit region is removed, and a gate oxide film 70 (acid silicon film) is formed.
  • a word line 68 also serving as a gate electrode in the core region and a gate electrode 69 in the peripheral circuit region are formed. Thereafter, a transistor is formed in the peripheral circuit region, and a flash memory is completed by forming an interlayer insulating film, a wiring layer, and a protective film.
  • the semiconductor substrate 10 between the bit lines 62 functions as a channel, charges are accumulated in the ONO film 18 between the channel and the word line 68, and functions as a nonvolatile memory.
  • Two charge storage regions can be formed between the bit lines 62 below the word lines 68. Since the bit line 62 is formed of a diffusion region, the resistance is higher than that of metal. For this reason, the write / erase characteristics deteriorate. Therefore, every time a plurality of word lines 68 exceed the word line 68, the bit line 62 is connected to the wiring layer through a contact hole formed in the interlayer insulating film. Therefore, in order to miniaturize the memory cell, it is required to reduce the resistance of the bit line 62 and reduce the contact hole with the wiring layer.
  • Patent Document 2 discloses the following prior art 2.
  • Prior art 2 is a charge storage region consisting of an ONO film between the control gate provided on both sides of the memory gate connected to the word line and the semiconductor substrate, and a bit line embedded in the semiconductor substrate that also serves as the source region and drain region.
  • MONOS type flash memory The bit line has a high concentration diffusion region and a low concentration diffusion region force provided on both sides thereof.
  • a high concentration diffusion region is formed by ion implantation using the control gate as a mask, and after etching the control gate, a low concentration diffusion region is formed by ion implantation.
  • Patent Document 1 US Patent No. 6011725
  • Patent Document 2 Japanese Patent Laid-Open No. 2004-253571
  • the high energy of the ion implantation for forming the bit line 62 is preferable. That's right.
  • the source region and the drain region may also be formed at high doses, and the source-drain breakdown voltage of the transistor is lowered.
  • impurities in the high concentration diffusion region diffuse in the heat treatment process after the formation of the bit line 62, and the electrical characteristics of the transistor fluctuate!
  • the contact hole connecting the bit line 62 and the wiring layer is misaligned and the bit line force is also lost, a junction current flows between the bit line 62 and the semiconductor substrate 10.
  • the dimensions of the high-concentration diffusion region and the low-concentration diffusion region are determined by the amount of side etching of the control gate. Furthermore, unlike the prior art 1, it cannot be used for a transistor having two charge storage regions between a gate electrode and a semiconductor substrate.
  • the present invention provides a semiconductor device capable of improving the source / drain breakdown voltage of a transistor, suppressing fluctuations in electrical characteristics, or suppressing a junction current between a bit line and a semiconductor substrate, and its semiconductor device
  • An object is to provide a manufacturing method.
  • the present invention provides a gate electrode provided on a semiconductor substrate, an ONO film formed between the gate electrode and the semiconductor substrate and having a charge storage region under the gate electrode, and embedded in the semiconductor substrate A low concentration diffusion region, a high concentration diffusion region formed at the center of the low concentration diffusion region and having a higher impurity concentration than the low concentration diffusion region, and a bit line including a source region and a drain region.
  • It is a semiconductor device. According to the present invention, it has a bit line force LDD structure. This can prevent a decrease in the source-drain breakdown voltage of the transistor. In addition, fluctuations in transistor characteristics can be prevented. Furthermore, leakage current can be prevented from flowing between the bit line and the semiconductor substrate.
  • the present invention may be a semiconductor device in which the bit line includes pocket injection diffusion regions formed on both sides of the low concentration diffusion region. According to the present invention, a semiconductor device capable of suppressing the short channel effect of a transistor can be provided.
  • the ONO film can be a semiconductor device having a plurality of the charge storage regions. Further, the present invention can be a semiconductor device including a first line that intersects with the bit line and is in contact with the gate electrode. According to the present invention, high storage capacity Even in a semiconductor device having a plurality of charge storage regions that can be fabricated, a bit line LDD structure can be employed.
  • the present invention may be a semiconductor device having a side wall on the side surface of the gate electrode. According to the present invention, it is possible to prevent fluctuations in transistor characteristics that occur when an LDD structure of a bit line is formed.
  • the present invention provides the semiconductor device according to any one of claims 1 to 5, further comprising a silicide metal film formed continuously on the bit line in a longitudinal direction of the bit line. it can. According to the present invention, the bit line can be reduced in resistance and the memory cell can be miniaturized.
  • the present invention includes a step of forming an ONO film on a semiconductor substrate, a step of forming a mask layer on the ONO film, ion implantation using the mask layer as a mask, and being embedded in the semiconductor substrate.
  • a semiconductor device having a bit line force LDD structure can be manufactured. As a result, it is possible to prevent a decrease in the source-drain breakdown voltage of the transistor. The fluctuation of transistor characteristics can be prevented. Furthermore, leakage current can be prevented from flowing between the bit line and the semiconductor substrate.
  • the present invention can be a method for manufacturing a semiconductor device in which pocket implantation is performed using the mask layer as a mask, and pocket implantation diffusion regions are formed on both sides of the low-concentration diffusion region.
  • ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can suppress the short channel effect of a transistor can be provided.
  • the present invention can be a method for manufacturing a semiconductor device in which the mask layer includes a metal or an insulating film. According to the present invention, sidewalls can be formed on the side surfaces of the mask layer, and fluctuations in transistor characteristics that occur when forming an LDD structure of a bit line can be prevented.
  • the present invention includes a step of forming a metal layer on the mask layer, etching the metal layer and the mask layer, a word line including the metal layer, and a gate electrode including the mask layer.
  • a method of manufacturing a semiconductor device for forming an electrode since the mask layer and the gate electrode are combined, the manufacturing method can be simplified.
  • the present invention can be a method for manufacturing a semiconductor device comprising a step of forming a silicide metal film on the bit line using the mask layer and the side wall as a mask.
  • the bit line can be reduced in resistance, and the memory cell can be miniaturized.
  • the present invention includes a step of selectively forming a resin layer on the silicide metal film and a step of removing the mask layer.
  • the step of removing the mask layer It can be a method for manufacturing a semiconductor device in which a fat layer covers the trap layer in the ONO film. According to the present invention, it is possible to prevent the trap layer from being removed when the mask layer is removed.
  • a semiconductor device capable of improving the source / drain breakdown voltage of a transistor, suppressing fluctuations in electrical characteristics, or suppressing a junction current between a bit line and a semiconductor substrate, and a method for manufacturing the same. be able to.
  • FIG. 1 is a cross-sectional view showing a flash memory and a manufacturing method according to the prior art.
  • FIG. 2 is a sectional view (No. 1) showing the flash memory and the manufacturing method according to the first embodiment.
  • FIG. 3 is a sectional view (No. 2) showing the flash memory and the manufacturing method according to the first embodiment.
  • FIG. 4 is a three-dimensional view and a cross-sectional view (part 1) of the flash memory and the manufacturing method according to the first embodiment.
  • FIG. 5 is a three-dimensional view and a cross-sectional view (part 2) of the flash memory and the manufacturing method according to the first embodiment.
  • FIG. 6 is a three-dimensional view and a cross-sectional view (part 3) of the flash memory and the manufacturing method according to the first embodiment.
  • FIG. 7 is a sectional view (No. 1) showing a flash memory and a manufacturing method according to Embodiment 2. is there.
  • FIG. 8 is a sectional view (No. 2) showing the flash memory and the manufacturing method according to the second embodiment.
  • FIG. 9 is a sectional view (No. 3) showing the flash memory and the manufacturing method according to the second embodiment.
  • FIG. 10 is a sectional view (No. 4) showing the flash memory and the manufacturing method according to the second embodiment.
  • FIGS. 2 to 6 are cross-sectional views of the transistor forming the core in the bit line width direction, in which the core region of the left-side force memory cell and the peripheral circuit region are shown on the right side.
  • 4 to 6 are a diagram and a cross-sectional view as viewed obliquely from above.
  • a tunnel oxide film 12 (oxide silicon film) is formed as an ONO film 18 on a P-type silicon semiconductor substrate 10 (or a P-type semiconductor region formed in the semiconductor substrate).
  • a trap layer 14 (silicon nitride film) and a top oxide film 16 (acid silicon film).
  • the tunnel oxide film 12 is formed by, for example, a thermal acid method, and the trap layer 14 and the top oxide film 16 are formed by, for example, a CVD method.
  • the ONO film 18 in the peripheral circuit region is removed, and a gate oxide film 70 (silicon oxide film) is formed by, for example, a thermal oxidation method.
  • a first polycrystalline silicon film 30 that forms gate electrodes 31 and 38 and also functions as a mask layer is formed on the entire surface.
  • the first polycrystalline silicon film 30 in the region where the bit line 28 is to be formed is etched to form an opening. Thereafter, arsenic is implanted into the semiconductor substrate 10 with the first polycrystalline silicon film 30 as the mask layer as a mask, for example, under conditions of an implantation energy of 30 keV and an implantation dose of 5 ⁇ 10 14 cm — 2 , and then heat treatment. A lower concentration diffusion region 24 is formed.
  • ion implantation is performed using the mask layer formed on the ONO film 18 as a mask to form a low-concentration diffusion region 24 that is embedded in the semiconductor substrate 10 and constitutes the bit line 28 including the source region and the drain region.
  • pocket implantation is performed under the conditions that the implantation energy is 30 keV, the implantation dose is 4 ⁇ 10 13 cm _2 , the ion incident angle is 15 ° from the normal of the semiconductor substrate, and then heat treatment is performed.
  • Pocket injection diffusion regions 26 are formed on both sides of 24. That is, pocket implantation is performed using the mask layer as a mask, and a pocket implantation diffusion region 26 is formed on both sides in the width direction of the low concentration diffusion region 24. By forming the pocket injection diffusion region 26, the short channel effect of the transistor can be prevented.
  • a sidewall film 32 having a film thickness of 50 nm is formed on the first polycrystalline silicon film 30 with, for example, an oxide silicon film.
  • etching is performed to form side walls 33 on the side surfaces of the first polycrystalline silicon film 30 in the bit line 28 width direction.
  • the width of the sidewall 33 can be controlled by the thickness of the sidewall film 32. When the thickness of the sidewall film 32 is lOnm, the width of the sidewall 33 can be about 7 nm.
  • the sidewall 33 may be an insulating film or a metal.
  • Arsenic in the semiconductor substrate 10 the first polycrystalline silicon film 30 and the sidewalls 33 as masks eg if injection Enerugika OkeV, implantation dose was injected at 2 X 10 15 cm_ 2 conditions, high by heat treatment after the A concentration diffusion region 22 is formed. That is, ion implantation is performed using the side wall 33 formed on the side surfaces of the mask layer and the mask layer as a mask to form the high concentration diffusion region 22 constituting the bit line 28 having a higher impurity concentration than the low concentration diffusion region 24.
  • an oxide silicon film 36 is formed so as to fill the opening and cover the polycrystalline silicon film 30.
  • planarization is performed by CMP to leave the silicon oxide film 36 in the opening of the first polycrystalline silicon film 30.
  • FIG. 4 is a diagram showing a three-dimensional configuration at this time.
  • Figure 4 (a) is a view from the top, with the core area on the left and the peripheral circuit area on the right. Further, the side wall 33, the semiconductor substrate 10, and the ONO film 18 are not shown.
  • Figure 4 (b) is a cross-sectional view along the line AA.
  • Bit lines 28 are formed in the semiconductor substrate 10 in the core region.
  • an ONO film 18 is formed in the core region, and a gate oxide film 70 is formed on the entire surface in the peripheral circuit region.
  • An oxide silicon film 36 is formed on the bit line 28.
  • a first polycrystalline silicon film 30 is formed on the ONO film 18 or the gate oxide film 70 in the region other than the bit line 28.
  • FIG. 5 a second polycrystalline silicon film 34 (metal layer) is formed on the entire surface.
  • Fig. 5 (a) is a view from the top, with the left side showing the core area and the right side showing the peripheral circuit area.
  • FIG. 5 (c) is a cross-sectional view of the bit line 28 in the longitudinal direction of the bit line 28, B-B
  • FIG. 10 is a cross-sectional view taken along the line CC in the longitudinal direction of the bit line 28 in the region.
  • an ONO film 18 is formed on the bit line 28, and an oxide silicon film 36 and a second polycrystalline silicon film 34 (metal layer) are stacked thereon.
  • FIG. 6 and FIG. 3 (d) the second polycrystalline silicon film 34 (metal layer) and the first polycrystalline silicon film 30 (mask layer) are etched to cross the bit line 28.
  • a word line 35 including a layer and a gate electrode 31 including a mask layer are formed.
  • Figure 6 (a) is a view from the top, showing the core area on the left and the peripheral circuit area on the right.
  • 6 (b) is a cross-sectional view of the word line 35 in the longitudinal direction of the word line 35 in the word line 35
  • FIG. 6 (c) is a cross-sectional view of the word line 35 in the longitudinal direction of the word line 35 in the longitudinal direction. is there.
  • 6 (d) is a cross-sectional view of the bit line 28 in the longitudinal direction of the bit line 28
  • FIG. 6 (e) is a cross-sectional view of the bit line 28 in the longitudinal direction of the bit line 28 in the longitudinal direction. is there.
  • the ONO film 18 is formed on the bit line 28 below the word line 35, and the oxide silicon film 36 is formed thereon.
  • An ONO film 18 is formed on a region between the bit lines 28 below the word line 35, and a gate electrode 31 is formed thereon.
  • the ONO film 18 is formed on the bit line 28 in the region between the word lines 35, and only the oxide silicon film 36 is formed thereon. Only the ONO film 18 is formed on the region between the bit lines 28 in the region between the word lines 35.
  • a gate electrode 38 made of the first polycrystalline silicon film 30 and the second polycrystalline silicon 34 is formed on the gate oxide film 70 in the gate formation region.
  • a transistor for the peripheral circuit is formed.
  • An interlayer insulating film having a contact hole is formed.
  • a wiring layer connected to the bit line 28 through the contact hole is formed.
  • a protective film is formed to complete the flash memory according to Example 1. To do.
  • Example 1 the gate electrode 31 provided on the semiconductor substrate 10 and the ON O film formed between the gate electrode 13 and the semiconductor substrate 10 and having a charge storage region under the gate electrode 31 18, buried in the semiconductor substrate 10, a low concentration diffusion region 24, a high concentration diffusion region 22 having a higher impurity concentration than the low concentration diffusion region 24 formed at the center of the low concentration diffusion region 24, a source region and a drain And a bit line 28 including a region.
  • a low concentration diffusion region 24 having a low concentration is formed inside the high concentration diffusion region 22 as viewed from the gate electrode 31. This is a so-called LDD (Lightly Doped Drain) structure. This prevents the breakdown of the source / drain breakdown voltage of the transistor even when the high concentration diffusion region 22 is formed by ion implantation with high energy and high dose to reduce the bit line 28 resistance. it can.
  • LDD Lightly Doped Drain
  • the diffusion of impurities from the low concentration diffusion region can prevent the fluctuation of the transistor characteristics. Furthermore, even when the contact hole for connecting to the wiring layer is out of the high concentration diffusion region 22, the low concentration diffusion region 24 is provided, so that the contact hole between the semiconductor substrate 10 and the contact hole is not Absent. Thereby, a junction current flows between the semiconductor substrate 10 and the contact hole, and a leak current can be prevented from flowing between the bit line 28 and the semiconductor substrate 10.
  • the low concentration diffusion region 24 can be formed on both sides of the high concentration diffusion region 22 in the first polycrystalline silicon film 30 in which the mask layer when forming the bit line 28 is a metal. This is because the side walls of the first polycrystalline silicon (gate electrode) 30 are provided with side walls.
  • the bit line is formed using the photoresist 60 as in the conventional technique 1, the photoresist cannot be exposed to high temperature, so that the side wall cannot be formed on the side surface.
  • the high-concentration diffusion region 22 and the low-concentration diffusion region 24 are formed using different photoresists as masks, and the overlapping dimension of the high-concentration diffusion region 22 and the low-concentration diffusion region 24 cannot be improved. For this reason, the electrical characteristics of the transistor fluctuate greatly.
  • the high concentration diffusion region 22 and the low concentration diffusion region 24 are formed by forming the side wall 33. Since the width of the side wall 33 can be controlled by the thickness of the side wall layer 32, the size of the side wall 33 can be manufactured with good control as compared with the case of controlling the side etching amount as in the conventional technique 2. it can. Therefore, fluctuations in the electrical characteristics of the transistor due to fluctuations in the dimensions of the high concentration diffusion region 22 and the low concentration diffusion region 24 can be suppressed.
  • the ONO film 18 under the gate electrode 31 has two charge storage regions, and includes a word line 35 that intersects with the bit line 28 and is in contact with the gate electrode 31.
  • the bit line 28 can have an LDD structure.
  • the pocket implantation can be performed to form the pocket implantation diffusion region 26. That is, the pocket injection diffusion regions 26 formed on both sides of the bit line 28 and the low concentration diffusion region 24 in the bit line width direction can be included. Thereby, the short channel effect of the transistor can be suppressed. Further, in the first embodiment, the mask layer for forming the bit line 28 becomes the gate electrode 31, so that the manufacturing process can be reduced.
  • FIG. 7 to FIG. 10 are cross-sectional views in the bit line width direction of the transistors forming the core, in which the core region of the left-side force cell and the peripheral circuit region are shown on the right side.
  • a tunnel oxide film 12 and a trap layer 14 are formed on a semiconductor substrate 10 in the same manner as in the first embodiment.
  • An oxide silicon film is formed as a protective layer 15 on the trap layer 14.
  • the protective layer 15 is a layer for protecting the trap layer 14 during the manufacturing process. At least lOnm or more is formed by thermal oxidation or CVD.
  • a silicon nitride film is formed as a mask layer 40 on the protective layer 15.
  • the subsequent mask layer 40 can be easily etched, and the selectivity with the protective layer 15 can be ensured during the etching.
  • the surface of the semiconductor substrate 10 where the surface is not silicided can be selectively silicided.
  • an opening for forming the bit line 28 is formed in the mask layer 40.
  • Arsenic in the semiconductor substrate 10 of the mask layer 40 as a mask for example, implantation energy is implanted at 30 keV, Note entrance dose of 5 X 10 14 cm_ 2 conditions, to form a low concentration diffusion region 24 by subsequent heat treatment .
  • the pocket implantation implantation energy is 30 keV, carried out under the conditions of implantation dose force S4 X 10 13 cm_ 2, to form the pocket implantation diffusion regions 26 on both sides of the low concentration diffusion region 24.
  • a sidewall film 42 having a film thickness of 50 nm is formed on the mask layer 40 with, for example, a silicon nitride film.
  • the sidewall film 42 is entirely anisotropically etched by dry etching to form the sidewall 43 on the side surface in the bit line 28 width direction of the mask layer 40.
  • the width of the side wall 43 can be controlled by the thickness of the side wall film 42.
  • the protective layer 15 and the trap layer 14 are etched using the mask layer 40 and the side wall 43 as a mask.
  • the arsenic in the semiconductor substrate 10 using the mask layer 40 and the sidewalls 43 as a mask for example, injection Enerugika 0KeV, implantation dose was injected at 2 X 10 15 cm_ 2 conditions, high by subsequent heat treatment A concentration diffusion region 22 is formed.
  • the ion implantation energy can be reduced as compared with the case where the through film is the ONO film 18 as in the first embodiment.
  • the lateral spread of the impurities implanted by ion implantation can be reduced.
  • a finer bit line 28 can be formed.
  • the tunnel oxide film 12 is etched using the mask layer 40 and the side wall 43 as a mask.
  • a silicide metal film 50 is formed on the surface of the bit line 28.
  • the silicide metal film 50 is formed, for example, by forming titanium oxide on the entire surface by a sputtering method and performing a heat treatment. By forming the silicide metal film 50 continuously formed in the longitudinal direction of the bit line 28 on the bit line 28, the low resistance of the bit line 28 can be achieved.
  • a resin layer is applied to cover the mask layer 40 to form a resin layer 52.
  • HSQ hydrogen-silsesquioxane
  • FIG. 9 (b) a part of the resin layer 52 is removed by, for example, an ashing method and is formed on the silicide metal film between the side walls 43.
  • the resin layer 52 remains. That is, the resin layer 52 is selectively formed on the silicide metal film.
  • the resin layer 52 preferably covers the side surface of the trap layer 14.
  • the mask layer 40 and the side wall 43 are removed by, for example, hot phosphoric acid. At this time, since the side surface of the trap layer 14, which is a silicon nitride film, is protected by the resin layer 52, the mask layer 40 and the side wall 43 can be easily removed before the trap layer 14 is removed. It becomes possible.
  • a silicon oxide film is formed as the top oxide film 16 on the surface of the trap layer 14 and the surface of the silicide metal film 50 by, for example, the CVD method.
  • the formation temperature is preferably set to a temperature for preventing the silicide metal film 50 from being oxidized, for example, 800 ° C. or less.
  • the ONO film 18 having the tunnel oxide film 12, the trap layer 14, and the top oxide film 16 is formed. Since the top oxide film 16 has a good film quality that has not been exposed to ion implantation, good insulation characteristics between the silicide metal film 50 and the word line 58 can be obtained.
  • the ONO film 18 in the peripheral circuit region is removed, and a gate oxide film 60 is formed.
  • a polycrystalline silicon film is deposited and a predetermined region is etched to form a word line 58 that also serves as a gate electrode in the core region.
  • peripheral circuit transistors are formed in the peripheral circuit region.
  • an interlayer insulating film having a contact hole is formed.
  • a wiring layer connected to the bit line 28 through the contact hole is formed.
  • a protective film is formed to complete the flash memory according to the second embodiment.
  • the bit line 28 has an LDD structure. This can prevent a decrease in the source-drain breakdown voltage of the transistor. It can prevent fluctuations in transistor characteristics. Further, even when the outer contour hole is out of the high concentration diffusion region 22, it is possible to prevent leakage current from flowing between the bit line 28 and the semiconductor substrate 10. Further, since the mask layer 40 is a silicon nitride film which is an insulating film, and the side wall 43 can be formed on the side surface thereof, fluctuations in the electrical characteristics of the transistor can be reduced.
  • the short channel effect of the transistor can be suppressed by pocket implantation.
  • the silicide film 50 can be selectively formed on the bit line 28. As a result, the bit line can be reduced in resistance and the memory cell can be miniaturized.

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Abstract

　本発明は、半導体基板（１０）上に設けられたゲート電極（３１）と、ゲート電極と半導体基板の間に形成され、ゲート電極（３１）の下に電荷蓄積領域を有するＯＮＯ膜（１８）と、半導体基板（１０）に埋め込まれ、低濃度拡散領域（２４）と、低濃度拡散領域（２４）の中心部に形成され低濃度拡散領域（２４）より不純物濃度が高い高濃度拡散領域（２２）と、ソース領域およびドレイン領域を含むビットライン（２８）と、を具備する半導体装置である。これにより、トランジスタのソース・ドレイン耐圧の向上、電気的特性の揺らぎの抑制若しくはビットラインと半導体基板の接合電流の抑制することが可能な半導体装置を提供することができる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、特に電荷蓄積領域を複数有す るトランジスタを用いた不揮発性メモリである半導体装置およびその製造方法に関す る。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されて いる。このような不揮発性メモリの技術分野においては、高記憶容量ィ匕のためメモリ セルの微細化、メモリを構成するトランジスタの電気的特性の揺らぎの低減を目的とし た技術開発が進められている。不揮発性メモリとして、 ONO (Oxide/Nitride/Oxide) 膜に電荷を蓄積される MONOS (Metal Oxide Nitride Oxide Silicon)型や SONOS ( Silicon Oxide Nitride Oxide Silicon)型といった構造を有するフラッシュメモリがある。 さらに、その中に、高記憶容量ィ匕を目的に、 1つのトランジスタに 2以上の電荷蓄積領 域を有するフラッシュメモリが開発されている。例えば、特許文献 1には、ゲート電極と 半導体基板の間に 2つの電荷蓄積領域を有するトランジスタが開示されている。この トランジスタはソースとドレインを入れ替えて対称的に動作させる。これより、ソース領 域とドレイン領域を区別しない構造を有している。さらに、ビットライン力ソース領域お よびドレイン領域を兼ねており、半導体基板に埋め込まれた構造となっている。これ により、メモリセルの微細化を図っている。
[0003] 上記従来技術 (従来技術 1)の製造方法につ!、て図 1を用い説明する。左側がコア 領域、右側が周辺回路領域を示している。コア領域とはメモリセルが配置される領域 であり、周辺回路領域はデコーダや入出力回路等を構成する領域である。
[0004] 図 1 (a)において、半導体基板 10上に ONO膜 18として、トンネル酸ィ匕膜 12 (酸ィ匕 シリコン膜)、トラップ層 14 (窒化シリコン膜)およびトップ酸ィ匕膜 16 (酸ィ匕シリコン膜） を形成する。図 1 (b)において、フォトレジスト 60をマスクに例えば砒素をイオン注入 し、ソース領域およびドレイン領域を含むビットライン 62を形成する。図 1 (c)において フォトレジスト 60を除去する。図 1 (d)において、周辺回路領域の ONO膜 18を除去し 、ゲート酸ィ匕膜 70 (酸ィ匕シリコン膜)を形成する。多結晶シリコンを形成し、所定領域 を除去することにより、コア領域においてゲート電極を兼ねるワードライン 68、周辺回 路領域おいてゲート電極 69を形成する。その後、周辺回路領域でトランジスタを形 成し、層間絶縁膜の形成、配線層の形成、保護膜の形成により、フラッシュメモリが完 成する。
[0005] 従来技術 1は、ビットライン 62間の半導体基板 10がチャネルとして機能し、チヤネ ルとワードライン 68の間の ONO膜 18に電荷を蓄積し、不揮発性メモリとして機能す る。電荷蓄積領域はワードライン 68下のビットライン 62間に 2箇所形成できる。ビット ライン 62を拡散領域で形成しているため金属に比べると高抵抗である。そのため、書 き込み消去特性が悪くなる。そこで、ビットライン 62は、ワードライン 68を複数本越え る毎に、層間絶縁膜に形成されたコンタクトホールにより配線層と接続している。これ より、メモリセルの微細化のためには、ビットライン 62を低抵抗ィ匕し、配線層との接続 コンタクトホールを減らすことが求められて 、る。
[0006] 一方、特許文献 2には以下の従来技術 2が開示されている。従来技術 2は、ワード ラインと接続したメモリゲートの両側に設けられたコントロールゲートと半導体基板の 間に ONO膜からなる電荷蓄積領域と、ソース領域およびドレイン領域を兼ね半導体 基板に埋め込まれたビットラインを有する MONOS型フラッシュメモリである。そして、 ビットラインが高濃度拡散領域と、その両側に設けられた低濃度拡散領域力 なって いる。その製造方法は、コントロールゲートをマスクにイオン注入により高濃度拡散領 域を形成し、コントロールゲートをエッチングした後、イオン注入により低濃度拡散領 域を形成している。
[0007] 特許文献 1 :米国特許第 6011725号明細書
特許文献 2：特開 2004— 253571公報
発明の開示
発明が解決しょうとする課題
[0008] 従来技術 1において、メモリセルの微細化を目的にビットライン 62の低抵抗ィ匕する ためには、ビットライン 62を形成するイオン注入の高工ネルギ化ゃ高ドーズィ匕が好ま しい。しかし、ソース領域およびドレイン領域も高工ネルギゃ高ドーズで形成されてし まい、トランジスタのソース'ドレイン耐圧が低下する。また、ビットライン 62形成後の熱 処理工程で高濃度拡散領域の不純物が拡散し、トランジスタの電気的特性が揺ら!/、 でしまう。さらに、ビットライン 62と配線層を接続するコンタクトホールが合わせずれで ビットライン力も外れると、ビットライン 62と半導体基板 10の間に接合電流が流れてし まつ。
[0009] 一方、従来技術 2においては、高濃度拡散領域と低濃度拡散領域の寸法は、コント ロールゲートのサイドエッチング量によって決まるため寸法精度が悪ぐトランジスタの 特性の揺らぎが大きくなる。さらに、従来技術 1のように、ゲート電極と半導体基板の 間に 2つの電荷蓄積領域を有するトランジスタに用いることはできない。
[0010] 本発明は、上記課題に鑑み、トランジスタのソース'ドレイン耐圧の向上、電気的特 性の揺らぎの抑制若しくはビットラインと半導体基板の接合電流の抑制することが可 能な半導体装置とその製造方法を提供することを目的とする。
課題を解決するための手段
[0011] 本発明は、半導体基板上に設けられたゲート電極と、該ゲート電極と前記半導体基 板の間に形成され、前記ゲート電極の下に電荷蓄積領域を有する ONO膜と、前記 半導体基板に埋め込まれ、低濃度拡散領域と、該低濃度拡散領域の中心部に形成 され前記低濃度拡散領域より不純物濃度が高い高濃度拡散領域と、ソース領域およ びドレイン領域を含むビットラインと、を具備する半導体装置である。本発明によれば 、ビットライン力LDD構造を有する。これにより、トランジスタのソース'ドレイン耐圧の 低下を防止できる。また、トランジスタの特性の揺らぎを防止できる。さらに、ビットライ ンと半導体基板間にリーク電流が流れることを防ぐことができる。
[0012] 本発明は、前記ビットラインは、前記低濃度拡散領域の両側に形成されたポケット 注入拡散領域を含む半導体装置とすることができる。本発明によれば、トランジスタ のショートチャネル効果を抑制することが可能な半導体装置を提供することができる。
[0013] 本発明は、前記 ONO膜は複数の前記電荷蓄積領域を有する半導体装置とするこ とができる。また、本発明は、前記ビットラインと交差し、前記ゲート電極上で接するヮ 一ドラインを具備する半導体装置とすることができる。本発明によれば、高記憶容量 化が可能な複数の前記電荷蓄積領域を有する半導体装置にぉ 、ても、ビットライン の LDD構造を採用することができる。
[0014] 本発明は、前記ゲート電極の側面に側壁を具備する半導体装置とすることができる 。本発明によれば、ビットラインの LDD構造を形成する際生じるトランジスタの特性の 揺らぎを防止できる。
[0015] 本発明は、前記ビットライン上に、ビットラインの長手方向に連続して形成されたシリ サイド金属膜を具備する請求項 1から 5のいずれか一項記載の半導体装置とすること ができる。本発明によればビットラインを低抵抗ィ匕することができ、メモリセルを微細化 することができる。
[0016] 本発明は、半導体基板上に ONO膜を形成する工程と、前記 ONO膜上にマスク層 を形成する工程と、前記マスク層をマスクにイオン注入し、前記半導体基板に埋め込 まれ、ソース領域およびドレイン領域を兼ねるビットラインを構成する低濃度拡散領域 を形成する工程と、前記マスク層および該マスク層の側面に形成された側壁をマスク にイオン注入し、前記低濃度拡散領域より不純物濃度が高く前記ビットラインを構成 する高濃度拡散領域を形成する工程と、を具備する半導体装置の製造方法である。 本発明によれば、ビットライン力LDD構造を有する半導体装置を製造することができ る。これにより、トランジスタのソース'ドレイン耐圧の低下を防止できる。トランジスタの 特性の揺らぎを防止できる。さらに、ビットラインと半導体基板間にリーク電流が流れ ることを防ぐことができる。
[0017] 本発明は、前記マスク層をマスクにポケット注入を行い、前記低濃度拡散領域の両 側に、ポケット注入拡散領域を形成する半導体装置の製造方法とすることができる。 本発明によれば、トランジスタのショートチャネル効果を抑制することが可能な半導体 装置の製造方法を提供することができる。
[0018] 本発明は、前記マスク層は、金属または絶縁膜を含む半導体装置の製造方法とす ることができる。本発明によれば、マスク層の側面に側壁を形成することができ、ビット ラインの LDD構造を形成する際生じるトランジスタの特性の揺らぎを防止できる。
[0019] 本発明は、前記マスク層上に金属層を形成する工程と、前記金属層および前記マ スク層をエッチングし、前記金属層を含むワードラインと前記マスク層を含むゲート電 極を形成する半導体装置の製造方法である。本発明によれば、マスク層とゲート電 極を兼ねるため製造方法を簡略ィ匕することができる。
[0020] 本発明は、前記マスク層および前記側壁をマスクに前記ビットライン上にシリサイド 金属膜を形成する工程を具備する半導体装置の製造方法とすることができる。本発 明によればビットラインを低抵抗ィ匕することができ、メモリセルを微細化することができ る。
[0021] 本発明は、前記シリサイド金属膜上に選択的に榭脂層を形成する工程と、前記マス ク層を除去する工程と、を具備し、前記マスク層を除去する工程において、前記榭脂 層が前記 ONO膜中のトラップ層を覆っている半導体装置の製造方法とすることがで きる。本発明によれば、マスク層を除去する際にトラップ層が除去されることを防ぐこと ができる。
発明の効果
[0022] 本発明によれば、トランジスタのソース'ドレイン耐圧の向上、電気的特性の揺らぎ の抑制若しくはビットラインと半導体基板の接合電流の抑制することが可能な半導体 装置およびその製造方法を提供することができる。
図面の簡単な説明
[0023] [図 1]図 1は従来技術に係るフラッシュメモリおよび製造方法を示す断面図である。
[図 2]図 2は実施例 1に係るフラッシュメモリおよび製造方法を示す断面図（その 1)で ある。
[図 3]図 3は実施例 1に係るフラッシュメモリおよび製造方法を示す断面図（その 2)で ある。
[図 4]図 4は実施例 1に係るフラッシュメモリおよび製造方法を立体的に示す図および 断面図（その 1)である。
[図 5]図 5はは実施例 1に係るフラッシュメモリおよび製造方法を立体的に示す図およ び断面図（その 2)である。
[図 6]図 6はは実施例 1に係るフラッシュメモリおよび製造方法を立体的に示す図およ び断面図（その 3)である。
[図 7]図 7は実施例 2に係るフラッシュメモリおよび製造方法を示す断面図（その 1)で ある。
[図 8]図 8は実施例 2に係るフラッシュメモリおよび製造方法を示す断面図（その 2)で ある。
[図 9]図 9は実施例 2に係るフラッシュメモリおよび製造方法を示す断面図（その 3)で ある。
[図 10]図 10は実施例 2に係るフラッシュメモリおよび製造方法を示す断面図（その 4) である。
発明を実施するための最良の形態
[0024] 以下、図面を用い本発明に係る実施例について説明する。
実施例 1
[0025] 図 2から図 6を用い実施例 1に係るフラッシュメモリおよびその製造方法を説明する 。図 2および図 3はコアを形成するトランジスタのビットライン幅方向の断面を示す図 であり、左側力メモリセルのコア領域、右側が周辺回路領域を示している。図 4から図 6は、斜め上方から観た図および断面図である。
[0026] 図 2 (a)において、 P型シリコン半導体基板 10 (または、半導体基板内に形成された P型半導体領域)上に ONO膜 18として、トンネル酸ィ匕膜 12 (酸ィ匕シリコン膜)、トラッ プ層 14 (窒化シリコン膜)およびトップ酸ィ匕膜 16 (酸ィ匕シリコン膜)を形成する。トンネ ル酸ィ匕膜 12は例えば熱酸ィ匕法、トラップ層 14、トップ酸ィ匕膜 16は例えば CVD法に より形成する。周辺回路領域の ONO膜 18を除去し、ゲート酸化膜 70 (酸化シリコン 膜)を例えば熱酸化法で形成する。
[0027] 図 2 (b)において、全面にゲート電極 31、 38となりマスク層としても機能する第 1の 多結晶シリコン膜 30を形成する。図 2 (c)において、ビットライン 28を形成する領域の 第 1の多結晶シリコン膜 30をエッチングし開口部を形成する。その後、マスク層である 第 1の多結晶シリコン膜 30をマスクに半導体基板 10に砒素を例えば注入エネルギが 30keV、注入ドーズ量が 5 X 1014cm_2の条件で注入し、その後熱処理することによ り低濃度拡散領域 24を形成する。すなわち、 ONO膜 18上に形成されたマスク層を マスクにイオン注入し、半導体基板 10に埋め込まれソース領域およびドレイン領域を 含むビットライン 28を構成する低濃度拡散領域 24を形成する。さらに、ボロンを用い ポケット注入を、例えば注入エネルギが 30keV、注入ドーズ量が 4 X 1013cm_2、ィォ ンの入射角度を半導体基板の垂線から 15° の条件で行い、その後熱処理すること により、低濃度拡散領域 24の両側にポケット注入拡散領域 26を形成する。すなわち 、マスク層をマスクにポケット注入を行い、低濃度拡散領域 24の幅方向両側に、ボケ ット注入拡散領域 26を形成する。ポケット注入拡散領域 26を形成することにより、トラ ンジスタのショートチャネル効果を防止することができる。
[0028] 図 2 (d)において、第 1の多結晶シリコン膜 30上に、膜厚 50nmを有する側壁膜 32 を例えば酸ィ匕シリコン膜で形成する。図 3 (a)においてエッチングし、第 1の多結晶シ リコン膜 30のビットライン 28幅方向側面に側壁 33を形成する。側壁 33の幅は側壁膜 32の膜厚によって制御することができる。側壁膜 32の膜厚が lOnmの場合は、側壁 33の幅は約 7nmとすることができる。側壁 33は絶縁膜であっても、金属であっても良 い。第 1の多結晶シリコン膜 30および側壁 33をマスクに半導体基板 10に砒素を、例 えば注入エネルギカ OkeV、注入ドーズ量が 2 X 1015cm_2の条件で注入し、その 後熱処理することにより高濃度拡散領域 22を形成する。すなわち、マスク層およびマ スク層の側面に形成された側壁 33をマスクにイオン注入し、低濃度拡散領域 24より 不純物濃度が高いビットライン 28を構成する高濃度拡散領域 22を形成する。
[0029] 図 3 (b)において、開口部を埋め多結晶シリコン膜 30を覆うように酸ィ匕シリコン膜 36 を形成する。図 3 (c)において CMP法により平坦ィ匕し、酸ィ匕シリコン膜 36を第 1の多 結晶シリコン膜 30の開口部に残存させる。
[0030] 図 4はこのときの立体的な構成を示す図である。図 4 (a)は斜上方から観た図であり 、左側がコア領域、右側が周辺回路領域を示す。また、側壁 33、半導体基板 10、 O NO膜 18は図示していない。図 4 (b)は A— A断面図である。コア領域の半導体基板 10内にビットライン 28が形成されている。半導体基板 10上に、コア領域では ONO膜 18が、周辺回路領域ではゲート酸ィ匕膜 70が全面に形成されている。ビットライン 28 上には酸ィ匕シリコン膜 36が形成されている。ビットライン 28以外の領域の ONO膜 18 またはゲート酸ィ匕膜 70上に、第 1の多結晶シリコン膜 30が形成されている。
[0031] 図 5において、全面に第 2の多結晶シリコン膜 34(金属層)を全面に形成する。図 5 ( a)は斜上方から観た図であり、左側がコア領域、右側が周辺回路領域を示す図 5 (b )はビットライン 28の幅方向の A— A断面図、図 5 (c)はビットライン 28領域のビットラ イン 28の長手方向の B—B断面図、図 5 (d)はビットライン 28間の領域のビットライン 2 8の長手方向の C— C断面図である。ビットライン 28領域では、ビットライン 28上に O NO膜 18があり、その上に酸ィ匕シリコン膜 36、第 2の多結晶シリコン膜 34 (金属層）が 積層されている。ビットライン 28間の領域では、ビットライン 28上に ONO膜 18があり 、その上に多結晶シリコン膜 34 (マスク層）、第 2の多結晶シリコン膜 34 (金属層）が 積層されている。
[0032] 図 6および図 3 (d)において、第 2の多結晶シリコン膜 34(金属層)および第 1の多結 晶シリコン膜 30 (マスク層）をエッチンングし、ビットライン 28に交差する金属層を含む ワードライン 35およびマスク層を含むゲート電極 31を形成する。図 6 (a)は斜上方か ら観た図であり、左側がコア領域、右側が周辺回路領域を示す。図 6 (b)はワードライ ン 35領域のワードライン 35の長手方向の A— A断面図、図 6 (c)はワードライン 35間 の領域のワードライン 35の長手方向の B— B断面図である。図 6 (d)はビットライン 28 領域のビットライン 28の長手方向の C— C断面図、図 6 (e)はビットライン 28間の領域 のビットライン 28の長手方向の D— D断面図である。
[0033] コア領域においては、ワードライン 35下のビットライン 28上に ONO膜 18、その上に 酸ィ匕シリコン膜 36が形成されている。ワードライン 35下のビットライン 28間の領域上 には ONO膜 18、その上にゲート電極 31が形成されている。ワードライン 35間の領 域のビットライン 28上には ONO膜 18、その上に酸ィ匕シリコン膜 36のみが形成されて いる。ワードライン 35間の領域のビットライン 28間の領域上には ONO膜 18のみが形 成されている。周辺回路領域においては、ゲート形成領域のゲート酸ィ匕膜 70上に第 1の多結晶シリコン膜 30および第 2の多結晶シリコン 34からなるゲード電極 38が形 成されている。このように、 2層の多結晶シリコン膜を同時にエッチングすることにより 、コア領域におけるゲート電極 31と、その上で接続するワードライン 35並びに周辺回 路領域におけるゲート電極 38を同時に形成している。
[0034] その後、周辺回路領域では、周辺回路用のトランジスタを形成する。コンタクトホー ルを有する層間絶縁膜を形成する。コンタクトホールを介しビットライン 28と接続する 配線層を形成する。最後に保護膜を形成し、実施例 1に係るフラッシュメモリが完成 する。
[0035] 実施例 1においては、半導体基板 10上に設けられたゲート電極 31と、ゲート電極 1 3と半導体基板 10の間に形成され、ゲート電極 31の下に電荷蓄積領域を有する ON O膜 18と、半導体基板 10に埋め込まれ、低濃度拡散領域 24と、低濃度拡散領域 24 の中心部に形成され低濃度拡散領域 24より不純物濃度が高い高低濃度拡散領域 2 2と、ソース領域およびドレイン領域を含むビットライン 28と、を具備している。ビットラ イン 28は、ゲート電極 31からみて高濃度拡散領域 22の内側に低濃度の低濃度拡 散領域 24が形成されている。これは、いわゆる LDD (Lightly Doped Drain)構造であ る。これにより、ビットライン 28を低抵抗ィ匕するため高工ネルギ、高ドーズ量のイオン 注入で高濃度拡散領域 22を形成した場合であっても、トランジスタのソース ·ドレイン 耐圧が低下することを防止できる。
[0036] さらに、ビットライン 28形成後の熱処理工程によっても、低濃度拡散領域からの不 純物の拡散は小さぐトランジスタの特性の揺らぎを防止できる。さらに、配線層と接 続するためのコンタクトホールが高濃度拡散領域 22より外れた場合であっても、低濃 度拡散領域 24が設けてあるため、半導体基板 10とコンタクトホールが接続することは ない。これにより、半導体基板 10とコンタクトホール間に接合電流が流れ、ビットライ ン 28と半導体基板 10間にリーク電流が流れることを防ぐことができる。
[0037] このように、高濃度拡散領域 22の両側に低濃度拡散領域 24が形成できたのは、ビ ットライン 28を形成する場合のマスク層が金属である第 1の多結晶シリコン膜 30であ り、第 1の多結晶シリコン (ゲート電極) 30の側面に側壁を具備したことによる。従来技 術 1のように、フォトレジスト 60を用いビットラインを形成すると、フォトレジストは高温に 曝すことができないため、その側面に側壁を形成することができない。そのため、高 濃度拡散領域 22と低濃度拡散領域 24を別々のフォトレジストをマスクに形成すること となり、高濃度拡散領域 22と低濃度拡散領域 24の重ね寸法を精度良くすることがで きない。このため、トランジスタの電気的特性の揺らぎが大きくなつてしまう。
[0038] 実施例 1においては、側壁 33の形成により、高濃度拡散領域 22と低濃度拡散領域 24を形成している。側壁 33の幅は、側壁層 32の厚さで制御できるため、従来技術 2 ように、サイドエッチング量で制御するのに比べ、その寸法を制御よく製造することが できる。よって、高濃度拡散領域 22と低濃度拡散領域 24寸法の揺らぎによるトランジ スタの電気的特性の揺らぎを抑えることができる。
[0039] さらに、ゲート電極 31下の ONO膜 18に 2つの電荷蓄積領域を有し、ビットライン 28 と交差し、ゲート電極 31上で接するワードライン 35を具備する。これにより、ゲート電 極 31下の ONO膜 18に 2つ以上の電荷蓄積領域を有するトランジスタにおいても、ビ ットライン 28を LDD構造とすることができる。
[0040] 実施例 1のように、低濃度拡散領域 24を形成するときに、ポケット注入を行 、、ボケ ット注入拡散領域 26を形成することもできる。すなわち、ビットライン 28、低濃度拡散 領域 24のビットライン幅方向両側に形成されたポケット注入拡散領域 26を含むこと ができる。これにより、トランジスタのショートチャネル効果を抑制することができる。さ らに、実施例 1では、ビットライン 28を形成するマスク層がゲート電極 31となるため、 製造工程を削減することができる。
実施例 2
[0041] 図 7から図 10を用い実施例 2に係るフラッシュメモリおよびその製造方法について 説明する。図 7から図 10はコアを形成するトランジスタのビットライン幅方向の断面を 示す図であり、左側力^モリセルのコア領域、右側が周辺回路領域を示している。
[0042] 図 7 (a)において、半導体基板 10上に、実施例 1と同様に、トンネル酸ィ匕膜 12、トラ ップ層 14を形成する。トラップ層 14上に保護層 15として酸ィ匕シリコン膜を形成する。 保護層 15は、製造工程中トラップ層 14を保護するための層である。熱酸化法または CVD法により少なくとも lOnm以上形成する。保護層 15として例えば酸ィ匕シリコン膜 を用いることにより、保護膜 15の除去が容易であり、除去の際トラップ層 14である窒 化シリコン膜との選択性を確保することができる。
[0043] 図 7 (b)において、保護層 15上にマスク層 40として窒化シリコン膜を形成する。ここ で、マスク層 40層として、例えば窒化シリコン膜を使用することにより、その後のマスク 層 40のエッチングが容易であり、エッチングの際保護層 15との選択性を確保するこ とができる。さらに、その後のシルサイド金属膜形成において、表面がシリサイド化す ることがなぐ半導体基板 10表面を選択的にシリサイド化させることができる。
[0044] 図 7 (c)において、マスク層 40にビットライン 28を形成するための開口部を形成する 。マスク層 40をマスクに半導体基板 10に砒素を、例えば注入エネルギが 30keV、注 入ドーズ量が 5 X 1014cm_2の条件で注入し、その後熱処理することにより低濃度拡 散領域 24を形成する。さらに、ポケット注入を注入エネルギが 30keV、注入ドーズ量 力 S4 X 1013cm_2の条件で行い、低濃度拡散領域 24の両側にポケット注入拡散領域 26を形成する。
[0045] 図 7 (d)にお 、て、マスク層 40上に、膜厚 50nmを有する側壁膜 42を例えば窒化シ リコン膜で形成する。側壁層 42としてマスク層 40と同じ窒化シリコン膜を用いことによ り、後にマスク層 40と側壁 43の除去を同時に行うことができる。図 8 (a)において側壁 膜 42を全面を異方性のドライエッチングし、マスク層 40のビットライン 28幅方向側面 に側壁 43を形成する。側壁 43の幅は側壁膜 42の膜厚によって制御することができ る。
[0046] 図 8 (b)にお!/、て、マスク層 40および側壁 43をマスクに保護層 15およびトラップ層 14をエッチングする。図 8 (c)において、マスク層 40および側壁 43をマスクに半導体 基板 10に砒素を、例えば注入エネルギカ 0keV、注入ドーズ量が 2 X 1015cm_2の 条件で注入し、その後熱処理することにより高濃度拡散領域 22を形成する。このよう にイオン注入のスルー膜をトンネル酸ィ匕膜 12のみとすることにより、実施例 1のように スルー膜を ONO膜 18とするのに比べイオン注入エネルギを小さくすることができる。 これにより、イオン注入されるの不純物の横方向の拡がりを小さくすることができる。こ の結果、さらに微細なビットライン 28を形成することができる。
[0047] 図 8 (d)において、マスク層 40および側壁 43をマスクにトンネル酸化膜 12をエッチ ングする。マスク層 40および側壁 43をマスクに、ビットライン 28表面にシリサイド金属 膜 50を形成する。シリサイド金属膜 50の形成は、例えば、コノ レトゃチタンをスパッ タ法により全面に形成し、熱処理することにより形成する。ビットライン 28上に、ビット ライン 28の長手方向に連続して形成されたシリサイド金属膜 50を形成することにより 、ビットライン 28の低抵抗ィ匕を図ることができる。
[0048] 図 9 (a)において、マスク層 40を覆うように、榭脂を塗布し榭脂層 52を形成する。榭 脂としては、例えば HSQ (hydrogen- silsesquioxane)を用いる。図 9 (b)において、榭 脂層 52の一部を例えばアツシング法で除去し、側壁 43の間のシリサイド金属膜上に 榭脂層 52を残存させる。すなわち、シリサイド金属膜上に選択的に榭脂層 52を形成 する。ここで、榭脂層 52はトラップ層 14の側面を覆っていることが好ましい。マスク層 40および側壁 43を例えば熱燐酸により除去する。このとき、窒化シリコン膜であるトラ ップ層 14の側面が榭脂層 52により保護されているため、トラップ層 14が除去されるこ となぐ容易にマスク層 40および側壁 43を除去することが可能となる。
[0049] 図 9 (d)において、榭脂層 52を除去し、保護層 15を除去する。図 10 (a)において、 トラップ層 14表面およびシリサイド金属膜 50の表面に、トップ酸化膜 16として酸化シ リコン膜を、例えば CVD法で形成する。このとき、形成温度はシリサイド金属膜 50の 酸化を防止する温度、例えば 800°C以下とすることが好ましい。これにより、トンネル 酸化膜 12、トラップ層 14およびトップ酸ィ匕膜 16を有する ONO膜 18が形成される。ト ップ酸ィ匕膜 16が、イオン注入に曝されていない良好な膜質であるため、シリサイド金 属膜 50とワードライン 58間の良好な絶縁特性が得られる。
[0050] 最後に、図 10 (b)おいて、周辺回路領域の ONO膜 18を除去し、ゲート酸ィ匕膜 60 を形成する。多結晶シリコン膜を堆積させ、所定の領域をエッチングすることにより、 コア領域に、ゲート電極を兼ねるワードライン 58を形成する。その後、周辺回路領域 では、周辺回路用のトランジスタを形成する。さらに、コンタクトホールを有する層間 絶縁膜を形成する。コンタクトホールを介しビットライン 28と接続する配線層を形成す る。最後に保護膜を形成し、実施例 2に係るフラッシュメモリが完成する。
[0051] 実施例 2においては、実施例 1と同様に、ビットライン 28が LDD構造を有する。これ により、トランジスタのソース'ドレイン耐圧の低下を防止できる。トランジスタの特性の 揺らぎを防止できる。また、コンタ外ホールが高濃度拡散領域 22から外れた場合で あっても、ビットライン 28と半導体基板 10間にリーク電流が流れることを防ぐことがで きる。さらに、マスク層 40は絶縁膜である窒化シリコン膜であり、その側面に側壁 43を 形成することができるため、トランジスタの電気的特性の揺らぎを小さくできる。
[0052] さらに、ポケット注入により、トランジスタのショートチャネル効果を抑制することがで きる。さらに、実施例 2においては、マスク層 30として、窒化シリコン膜を使用している ため、ビットライン 28上に選択的にシリサイド膜 50を形成することができる。これにより 、ビットラインを低抵抗ィ匕でき、メモリセルを微細化することが可能となる。 以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施 形態に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲 内において、種々の変形 ·変更が可能である。

Claims

請求の範囲
[1] 半導体基板上に設けられたゲート電極と、
該ゲート電極と前記半導体基板の間に形成され、前記ゲート電極の下に電荷蓄積 領域を有する ONO膜と、
前記半導体基板に埋め込まれ、低濃度拡散領域と、該低濃度拡散領域の中心部 に形成され前記低濃度拡散領域より不純物濃度が高!、高濃度拡散領域と、ソース領 域およびドレイン領域を含むビットラインと、
を具備する半導体装置。
[2] 前記ビットラインは、前記低濃度拡散領域の両側に形成されたポケット注入拡散領域 を含む請求項 1記載の半導体装置
[3] 前記 ONO膜は複数の前記電荷蓄積領域を有する請求項 1または 2記載の半導体装 置。
[4] 前記ビットラインと交差し、前記ゲート電極上で接するワードラインを具備する請求項
1から 3の 、ずれか一項記載の半導体装置。
[5] 前記ゲート電極の側面に側壁を具備する請求項 4記載の半導体装置。
[6] 前記ビットライン上に、ビットラインの長手方向に連続して形成されたシリサイド金属膜 を具備する請求項 1から 5のいずれか一項記載の半導体装置。
[7] 半導体基板上に ONO膜を形成する工程と、
前記 ONO膜上にマスク層を形成する工程と、
前記マスク層をマスクにイオン注入し、前記半導体基板に埋め込まれ、ソース領域 およびドレイン領域を含むビットラインを構成する低濃度拡散領域を形成する工程と 前記マスク層および該マスク層の側面に形成された側壁をマスクにイオン注入し、 前記低濃度拡散領域より不純物濃度が高く前記ビットラインを構成する高濃度拡散 領域を形成する工程と、を具備する半導体装置の製造方法。
[8] 前記マスク層をマスクにポケット注入を行!ヽ、前記低濃度拡散領域の両側に、ポケッ ト注入拡散領域を形成する請求項 7記載の半導体装置の製造方法。
[9] 前記マスク層は、金属または絶縁膜を含む請求項 7または 8記載の半導体装置の製 造方法。
[10] 前記マスク層上に金属層を形成する工程と、
前記金属層および前記マスク層をエッチングし、前記金属層を含むワードラインと 前記マスク層を含むゲート電極を形成する工程と、を具備する請求項 7または 8記載 の半導体装置の製造方法。
[11] 前記マスク層および前記側壁をマスクに前記ビットライン上にシリサイド金属膜を形成 する工程を具備する請求項 7または 8記載の半導体装置の製造方法。
[12] 前記シリサイド金属膜上に選択的に榭脂層を形成する工程と、
前記マスク層を除去する工程と、を具備し、
前記マスク層を除去する工程において、前記榭脂層が前記 ONO膜中のトラップ層 を覆って!/ヽる請求項 11記載の半導体装置の製造方法。
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