WO2006095551A1 - 遅延線 - Google Patents

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WO2006095551A1
WO2006095551A1 PCT/JP2006/302774 JP2006302774W WO2006095551A1 WO 2006095551 A1 WO2006095551 A1 WO 2006095551A1 JP 2006302774 W JP2006302774 W JP 2006302774W WO 2006095551 A1 WO2006095551 A1 WO 2006095551A1
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WO
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delay line
delay
output terminal
resonator
delay circuit
Prior art date
Application number
PCT/JP2006/302774
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English (en)
French (fr)
Inventor
Hiroyuki Morikaku
Itsuaki Katsumata
Masahiko Yokoyama
Original Assignee
Soshin Electric Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soshin Electric Co., Ltd. filed Critical Soshin Electric Co., Ltd.
Priority to US11/817,419 priority Critical patent/US20090009264A1/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/20—Frequency-selective devices, e.g. filters
    • H01P1/201—Filters for transverse electromagnetic waves
    • H01P1/205—Comb or interdigital filters; Cascaded coaxial cavities
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/30—Time-delay networks
    • H03H7/32—Time-delay networks with lumped inductance and capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P9/00—Delay lines of the waveguide type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/30—Time-delay networks
    • H03H7/32—Time-delay networks with lumped inductance and capacitance
    • H03H7/325—Adjustable networks

Definitions

  • the present invention relates to a delay line capable of realizing a wide passband, a reduction in absolute delay time deviation, and an increase in absolute delay time.
  • variable delay line is used for the purpose of distortion detection and distortion suppression. Is used.
  • variable delay line 300 includes an input terminal 302 and an output terminal.
  • Capacitors 306 and 308 and a variable capacitor 310 are connected in series with 304, and further, the first resonator 312 and the second resonator are connected between one end and the other end of the variable capacitor 310 and the ground.
  • the resonators 314 are connected to each other (for example, see Patent Document 1).
  • variable delay line 300 the absolute delay time can be easily fine-tuned simply by changing the capacitance Ca of the variable capacitor 310.
  • a feedforward circuit of a distortion compensation amplifier, etc. Productivity can be improved.
  • variable delay line 400 is connected to hybrid coupler 402 and first output terminal 404a and second output terminal 404b of hybrid force bra 402. 1 reactance part 406a and 2nd reactance part 406b (for example, refer patent document 2).
  • the hybrid Cabra 402 outputs the input terminal 406 to which an input signal is supplied, and the first output terminal 404a and the second output terminal 404b.
  • a reflection signal based on the first output signal and the second output signal is provided with an isolation terminal 408 that is output as an output signal (third output signal) of the variable delay line 400.
  • the first reactance unit 406a and the second reactance unit 406b include the first capacitor 408a and This is a series circuit including a second capacitor 408b, a first varactor diode 410a and a second varactor diode 410b, and a first dielectric resonator 412a and a second dielectric resonator 412b.
  • one end of the first capacitor 408a and the second capacitor 408b is connected to the first output terminal 404a and the second output terminal 404b, and the other end is connected to the force sword terminals of the first varactor diode 410a and the second varactor diode 410b.
  • the anode terminals of the first varactor diode 410a and the second varactor diode 410b are connected to the first dielectric resonator 412a and the second dielectric resonator 412b. Further, a first voltage control terminal 414a and a second voltage control terminal 414b are connected to the force sword terminal so that a control voltage can be supplied.
  • the first voltage control terminal 414a corresponds to the value of the control voltage.
  • the coupling capacitance Cb of the 1 varactor diode 410a and the second varactor diode 410b changes. Specifically, when the value of the control voltage increases, the coupling capacitance Cb of the first varactor diode 410a and the second varactor diode 410b decreases.
  • variable delay line 400 When the coupling capacitance Cb changes, the admittance in the first reactance unit 406a and the second reactance unit 406b changes, and the absolute delay time of the variable delay line 400 increases. In this case, if the coupling capacitance Cb can be varied in a wide range as the first varactor diode 410a and the second varactor diode 410b, the variable delay line 400 having a wider variable delay time can be obtained.
  • the deviation of the absolute delay time for the frequency band of 100 MHz or higher can be suppressed to 0. Ins or lower, and the variable delay time can be increased to Ins.
  • variable delay line 400 even if the absolute delay time changes to about 2 ns, the transmission characteristics and mismatch attenuation amount hardly change. Therefore, the pass band of the variable delay line 400 can be widened to 60 MHz or more.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-119206
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-153815
  • variable delay line 300 described in Patent Document 1 has a capacitor 306 and a first resonator 312 on the input terminal 302 side and an output terminal 304 side when the coupling capacitance Ca changes.
  • the balance between the capacitor 308 and the second resonator 314 is lost, and the input impedance value and the output impedance value in the variable delay line 300 change. This makes it difficult to obtain impedance matching in the variable delay line 300.
  • the deviation absolute delay time deviation
  • variable delay line 400 described in Patent Document 2 can suppress fluctuations in input / output impedance, and can realize a wide passband and a reduction in absolute delay time deviation.
  • the absolute delay time is about Ins and the application range as the variable delay line 400 is narrow.
  • the present invention has been made in view of such problems, and can achieve a wide passband, a reduction in absolute delay time deviation, and an increase in absolute delay time with a simple configuration. It is an object to provide a delay line capable of performing
  • a delay line includes a hybrid circuit including a first delay circuit having a first input terminal and an output terminal, and a second input terminal, a first output terminal, a second output terminal, and an isolation terminal. And a second delay circuit having a first reactance unit connected to the first output terminal and a second reactance unit connected to a second output terminal, the output of the first delay circuit The terminal and the second input terminal of the hybrid force bra in the second delay circuit are electrically connected.
  • the second delay circuit can suppress fluctuations in the input / output impedance, and can realize widening of the pass band and reduction in deviation of the absolute delay time. Furthermore, an increase in absolute delay time can be realized by the first delay circuit.
  • the first delay circuit and the second delay circuit may be integrated. This is advantageous for downsizing the delay line.
  • the conductance unit may have a reactance element having a constant reactance, or each control unit may have a control terminal to which a control voltage is applied, and the control voltage applied to the control terminal. It may be possible to have a variable reactance element whose reactance changes accordingly.
  • the first delay circuit may be configured by a band pass filter.
  • a bandpass filter having a plurality of resonators between the first input terminal and the output terminal or a bandpass filter having a plurality of LC resonance circuits between the first input terminal and the output terminal.
  • the first delay circuit includes one resonator between the first input terminal and the one resonator adjacent to the first input terminal, and between the output terminal and the output terminal. And between each resonator and each resonator may be capacitively coupled or inductively coupled.
  • the first input terminal and one resonator adjacent to the first input terminal are capacitively coupled or inductively coupled, and the output terminal and the output terminal are adjacent to each other.
  • One resonator may be capacitively coupled or inductively coupled, and each resonator may be capacitively coupled or inductively coupled, and a combination of the capacitive coupling and the inductive coupling may be symmetric.
  • the flatness of the absolute delay time in the passband can be secured with a simple configuration, and the miniaturization can be promoted.
  • the “flatness of the absolute delay time in the passband” means that the region (flatness region) whose deviation is within 0.5 ns based on the absolute delay time at the center frequency of the passband is the center. It shows how much of the frequency power is occupied by the low and high frequencies.
  • the flat region exists over a wide range with respect to the passband (approximately 50% to 80% of the passband).
  • the first delay circuit may include a low-pass filter, a circuit having a delay amount due to a stripline line length, or a SAW delay line.
  • FIG. 1 is a circuit diagram showing a delay line according to the present embodiment.
  • FIG. 2 is a circuit diagram showing a delay line according to the first embodiment.
  • FIG. 3 is a circuit diagram showing a delay line according to a second embodiment.
  • FIG. 4 is a circuit diagram showing a delay line according to the first embodiment.
  • FIG. 5 is a diagram illustrating delay characteristics of the delay line according to the first embodiment.
  • FIG. 6 is a diagram showing attenuation characteristics of the delay line according to the first example.
  • FIG. 7 is a characteristic diagram showing a change in mismatch attenuation with respect to the frequency of the delay line according to the first example.
  • FIG. 8 is a circuit diagram showing a delay line according to a comparative example.
  • FIG. 9 is a characteristic diagram showing a change in mismatch attenuation with respect to delay characteristics, attenuation characteristics, and frequency of a delay line according to a comparative example.
  • FIG. 10 is a circuit diagram showing a delay line according to a second embodiment.
  • FIG. 11 is a diagram illustrating delay characteristics of the delay line according to the second embodiment.
  • FIG. 12 is a diagram showing attenuation characteristics of the delay line according to the second example.
  • FIG. 13 is a characteristic diagram showing a change in mismatch attenuation with respect to the frequency of the delay line according to the second embodiment.
  • FIG. 14 is a circuit diagram showing a delay line according to a third embodiment.
  • FIG. 15 is a diagram showing delay characteristics of the delay line according to the third example.
  • FIG. 16 is a diagram showing attenuation characteristics of the delay line according to the third example.
  • FIG. 17 is a characteristic diagram showing a change in mismatch attenuation with respect to the frequency of the delay line according to the third example.
  • FIG. 18 is a circuit diagram showing another example of the first delay circuit.
  • FIG. 19 is a circuit diagram showing still another example of the first delay circuit.
  • FIG. 20 is a circuit diagram showing a delay line according to a conventional example.
  • FIG. 21 is a circuit diagram showing a delay line according to another conventional example.
  • the delay line 10 includes a first delay circuit 12 and a second delay circuit 14.
  • the first delay circuit 12 can be composed of a band-pass delay line (bandpass filter: BPF) having a first input terminal 16 and an output terminal 18 and other delay lines.
  • BPF band-pass filter
  • the second delay circuit 14 is connected to a hybrid force bra 26 having a second input terminal 20, a first output terminal 22a, a second output terminal 22b, and an isolation terminal 24, and the first output terminal 22a.
  • the first reactance unit 28A and the second reactance unit 28B connected to the second output terminal 22b. Furthermore, the output terminal 18 of the first delay circuit 12 and the second input terminal 20 of the hybrid cabling 26 in the second delay circuit 14 are electrically connected.
  • the isolation terminal 24 of the hybrid cab 26 there is a reflected signal based on the first output signal output from the first output terminal 22a and the second output signal output from the second output terminal 22b.
  • the output signal (third output signal) of the delay line 10 according to the present embodiment is output through the output terminal 30.
  • the first output terminal 22a is a 0 ° output terminal that outputs a first output signal in phase with the input signal supplied to the second input terminal 20, and the second output terminal 22b This is a 90 ° output terminal that outputs a second output signal that has a 90 ° phase difference with respect to the input signal.
  • the first reactance section 28A and the second reactance section 28B have substantially the same and constant reactance X, respectively. Each one end of the first reactance unit 28A and the second reactance unit 28B is connected to the corresponding first output terminal 22a and second output terminal 22b, and the other end is grounded to GND (ground).
  • the first reactance unit 28A is also configured with a series circuit force of the first capacitive element 32a as the reactance element and the first resonator 34a.
  • the reactance unit 28B also includes a series circuit force of the second capacitive element 32b as the reactance element and the second resonator 34b.
  • the first resonator 34a and the second resonator 34b A resonator such as a resonator, a distributed constant circuit, or a dielectric resonator ( ⁇ 4 resonator or ⁇ 2 resonator) is desirable.
  • the operation of the second delay circuit 14 will be described. First, when an input signal is supplied to the hybrid force bra 28 through the second input terminal 20 of the hybrid force bra 26, the first output signal and the second output are supplied to the first output terminal 22a and the second output terminal 22b. A signal is output. In this case, the phase difference between the first output signal and the second output signal is 90 °.
  • the first output terminal 22a is grounded via the first reactance unit 28A and the second output terminal 22b is grounded via the second reactance unit 28B, the first output terminal 22a and the second output terminal The first reflected signal and the second reflected signal are generated in 22b. Then, a reflected signal, which is a composite signal of the first reflected signal and the second reflected signal, is output to the isolation terminal 24, and the reflected signal is output as an output signal of the delay line 10A, that is, as the third output signal. Output through 0. This reflected signal has a phase difference of 180 ° with respect to the input signal.
  • the isolation terminal 24 and the second input terminal 20 function as an isolator, the reflected wave of the reflected signal propagates from the isolation terminal 24 to the second input terminal 20 but is attenuated on the way. Therefore, the signal is not output to the second input terminal 20. That is, the reflected wave does not affect the input impedance and output impedance of the delay line 10A. Therefore, the hybrid force bra 26, the first reactance unit 28A, and the second reactance unit 28B can suppress fluctuations in input impedance and output impedance in the delay line 10A. As a result, impedance matching in the delay line 10A can be easily performed.
  • the first resonator 34a and the second resonator 34b each have a resonance frequency.
  • the center frequency in the pass band of the delay line 10A is determined by this resonance frequency. That is, by setting the resonance frequency to a desired value, it is possible to obtain a delay line 10A having a desired pass band.
  • the first delay circuit 12 since the first delay circuit 12 composed of BPF and other delay lines is connected to the preceding stage of the second delay circuit 14, the first delay circuit 12 is connected.
  • the delay circuit 12 can increase the absolute delay time. That is, in the delay line 10A according to the first embodiment, the passband is widened, the absolute delay time deviation is reduced, and the absolute delay time is increased with a simple configuration. It is out.
  • the delay line 10B according to the second embodiment has substantially the same configuration as the delay line 10A according to the first embodiment described above, as shown in FIG.
  • the first reactance section 28A in the circuit 14 is also configured with a series circuit force of the first variable capacitance element 40a as the reactance element and the first resonator 34a, and the second reactance section 28B is the second reactance element as the reactance element.
  • the difference is that the series circuit force of the variable capacitance element 40b and the second resonator 34b is also configured.
  • the first variable capacitance element 40a and the second variable capacitance element 40b may be any circuit elements that can change the reactance X by changing the coupling capacitance C thereof. There are diodes and trimmer capacitors.
  • the first reactance unit 28A and the second reactance unit 28B have the first By changing the coupling capacitance C of the variable capacitance element 40a and the second variable capacitance element 40b by the same amount, the reactance X of the first reactance unit 28A and the second reactance unit 28B can be changed by the same amount, As a result, the absolute delay time of the third output signal can be changed.
  • the first delay circuit 12 and the second delay circuit 14 may be integrated.
  • the first delay circuit 12 and the second delay circuit 14 are mounted on the same wiring board, or the first delay circuit 12 and the second delay circuit 14 are mounted on the same substrate (dielectric substrate, etc.). It may be formed. By integrating them, it is possible to further promote the downsizing of the delay lines 10A and 10B.
  • the configuration of the second delay circuit 14 is similar to that of FIG. 2 in that the hybrid switch 26, the first reactance unit 28A, the second reactance unit 28B, It has.
  • the first reactance unit 28A is configured by a series circuit of the first capacitive element 32a and the first resonator 34a
  • the second reactance unit 28B is configured by the series of the second capacitive element 32b and the second resonator 34b.
  • the circuit cover is configured.
  • the first delay circuit 12 is a band pass filter 44 having a plurality of ⁇ 4 resonators (first resonator 42a to fourth resonator 42d) between the first input terminal 16 and the output terminal 18. It is composed.
  • This band-pass filter 44 has capacitances Cl l, C12, C13, between the first input terminal 16 and the first resonator 42a, between the fourth resonator 42d and the output terminal 18, and between each resonator 42a-42d, respectively. It is composed of C14 and CI5.
  • FIG. 5 shows the delay characteristics of the delay line 100A according to the first embodiment
  • FIG. 6 shows the attenuation characteristics
  • FIG. 7 shows the change in mismatch attenuation with respect to the frequency. 5 to 7 show the characteristics in the frequency fl to f 2 range.
  • the operation and effect of the delay line 100A according to the first embodiment will be described in comparison with the delay line 200 (see FIG. 8) according to the comparative example.
  • the delay line 200 according to the comparative example has substantially the same configuration as the first delay circuit of the delay line according to the first embodiment as shown in FIG.
  • the resonators 204a, the fourth resonator 204d and the output terminal 206, and the resonators 204a to 204d are coupled by capacitors C21, C22, C23, C24, and C25, respectively.
  • FIG. 9 shows changes in mismatch attenuation with respect to delay characteristics, attenuation characteristics, and frequencies of the delay line 200 according to this comparative example.
  • curve A shows the delay characteristics
  • curve B shows the attenuation characteristics
  • curve C shows the change in mismatch attenuation.
  • the characteristics in the frequency range of fl to f2 are shown.
  • the center frequency of the comparative example is fO
  • the passband is f3 to f4
  • the relationship is fl ⁇ f3 ⁇ fO and f0 ⁇ f4 ⁇ f2.
  • the delay line 100A according to the first example does not drop by 3 dB with respect to the value of the center frequency fO within the range of frequencies fl to f2. It can be seen that the range is wider than the range of fl to f2.
  • the passband of the delay line 100A according to the first embodiment is in the range of frequencies f5 to f6 (not shown), and has a relationship of f5 ⁇ fl ⁇ f0 and f0 ⁇ f2 ⁇ f6.
  • the delay line 100A according to the first example has a mismatch attenuation amount of 20 dB or more in the frequency fl to f2 range from FIG. 7, and the reflected energy is higher than that of the comparative example. It is obvious that it is decreasing.
  • the deviation is 0.5 ns with reference to the absolute delay time at the center frequency fO of the passband.
  • the region that is within (flat region) is almost 65% of the passband, which is a significant improvement over 30% of the comparative example.
  • the delay line 100B according to the second embodiment has substantially the same configuration as the delay line 100A according to the first embodiment described above. However, as illustrated in FIG.
  • the configurations of the reactance unit 28A and the second reactance unit 28B are different as follows.
  • the first reactance unit 28A is configured by a series circuit including a first capacitor 50a, a first varactor diode 52a, and a first resonator 34a
  • the second reactance unit 28B includes a second capacitor It is composed of a series circuit having 50b, a second varactor diode 52b, and a second resonator 34b.
  • one end of the first capacitor 50a is connected to the first output terminal 22a, and the other end is connected to the force sword terminal of the first varactor diode 52a.
  • the anode terminal of the first varactor diode 52a is connected to the first resonator 34a.
  • the first voltage control terminal 54a is connected to the force sword terminal of the first varactor diode 52a so that a DC control voltage can be applied.
  • one end of the second capacitor 50b is connected to the second output terminal.
  • the other end is connected to the power sword terminal of the second varactor diode 52b.
  • the anode terminal of the second varactor diode 52b is connected to the second resonator 34b.
  • the second voltage control terminal 54b is connected to the force sword terminal of the second varactor diode 52b so that a DC control voltage can be applied.
  • FIG. 11 shows the delay characteristic of the delay line 100 B according to the second embodiment
  • FIG. 12 shows the attenuation characteristic
  • FIG. 13 shows the change in mismatch attenuation with respect to the frequency.
  • the characteristics in the frequency fl to f2 range are shown.
  • a curve D1 shows the characteristics when the coupling capacitance C of each of the first varactor diode 52a and the second varactor diode 52b is C1
  • a curve D2 shows the coupling capacitance C.
  • the characteristic when C2 is shown is shown
  • the curve D3 shows the characteristic when the coupling capacitance C is C3. Note that C 1> C 2> C 3.
  • the first voltage control terminal 54a and the second voltage control terminal 54b are connected to the first varactor diode 52a and the second varactor diode 52b, not shown in the figure.
  • the coupling capacitances C of the first varactor diode 52a and the second varactor diode 52b correspond to the control voltage value by the same amount. Change. Specifically, when the voltage value of the control voltage increases, the coupling capacitance C of the first varactor diode 52a and the second varactor diode 52b decreases.
  • the pass band of the delay line 100B according to the second embodiment is in the range of frequencies f7 to f8 (not shown), and has a relationship of f7 ⁇ fl ⁇ fO, f0 ⁇ f2 ⁇ f8.
  • the delay line 100B according to the second embodiment has a mismatch attenuation amount of 20 dB or more in the frequency fl to f2 range, which is the same as in the first embodiment. It can also be seen that the reflected energy is lower than that of the comparative example.
  • the deviation is 0.5 ns with reference to the absolute delay time at the center frequency fO of the passband.
  • the area within (the flatness area) is approximately 65% of the passband for both curves D1 to D3, which is a significant improvement over 30% of the comparative example.
  • the delay line 100C according to the third embodiment has substantially the same configuration as the delay line 100B according to the second embodiment described above, but as shown in FIG.
  • the structure of is different as follows.
  • the first input terminal 16 and the first resonator 42a adjacent to the first input terminal 16 are coupled by the capacitor C11, and the first resonator 42a and the first resonance circuit 12 are coupled.
  • the second resonator 42b adjacent to the resonator 42a is coupled by the capacitor C12, and the second resonator 42b and the third resonator 42c adjacent to the second resonator 42b are inductively coupled by the inductance L1.
  • the third resonator 42c and the fourth resonator 42d adjacent to the third resonator 42c are coupled by a capacitor C13, and the fourth resonator 42d and the output terminal 18 are coupled by a capacitor C14.
  • a combination of four capacitive couplings and one inductive coupling is arranged symmetrically.
  • FIG. 15 shows the delay characteristic of the delay line 100 C according to the third embodiment
  • FIG. 16 shows the attenuation characteristic
  • FIG. 17 shows the change in mismatch attenuation with respect to the frequency.
  • the characteristics in the range of frequencies fl to f2 are shown.
  • the curve E1 shows the characteristics when the coupling capacitance C of the first and second varactor diodes 52a and 52b is C1
  • the curve E2 shows the coupling capacitance C as C2.
  • the curve E3 shows the characteristic when the coupling capacitance C is C3.
  • C1>C2> C3 Have a relationship.
  • the pass band of the delay line 100C according to the third embodiment is in the range of frequencies f9 to f10 (not shown), and has a relationship of f9 ⁇ fl ⁇ f0, f0 ⁇ f2 and flO.
  • the delay line 100C according to the third embodiment has a mismatch attenuation amount of 20 dB or more in the frequency fl to f2 range from FIG. 17, and in particular, the second embodiment
  • the mismatch attenuation amount on the high frequency side of the pass band is increased, which means that the reflected energy is reduced more than in the second embodiment.
  • the flatness of the absolute delay time in the delay line 100C according to the third embodiment when compared with the second embodiment, the deviation of the passband on the high frequency side Is getting smaller. Therefore, it can be seen that the flatness region in the third example is almost 70% of the passband for both the curves E1 to E3, which is an improvement over the second example.
  • the bandpass filter 44 constituting the first delay circuit 12 is used as the bandpass filter 44 between the first input terminal 16 and the first resonator 42a, the fourth resonator 42d, and the output terminal 18
  • the resonators 42a to 42d are coupled by capacitors Cl1, C12, C13, C14, and C15.
  • the first input terminal 16 And the first resonator 42a, the fourth resonator 42d and the output terminal 18, and the resonators 42a to 42d are inductively coupled with the inductances Ll l, L12, L13, L14, and LI 5, respectively. Also good.
  • the example in which the first delay circuit 12 is configured by the band-pass filter 44 is shown.
  • the first delay circuit 12 may be a low-pass filter or a stripline line.
  • a circuit with a delay amount due to the length or a SAW delay line may be used. An example is shown in FIG.
  • the example of the first delay circuit 12 shown in FIG. 19 includes, for example, a first capacitor 60a and a second capacitor 60b (both ends are connected to the ground) between the first input terminal 16 and the output terminal 18. Between the first input terminal 16 and the first capacitor 60a, between the second capacitor 60b and the output terminal 18, and between each capacitor 60a and 60b with inductances Ll l, L12, and L13, respectively. Constructed by conductive coupling!
  • the delay line according to the present invention is not limited to the above-described embodiment, and various configurations can be adopted without departing from the gist of the present invention.

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Abstract

　遅延線（１０Ａ）は、第１遅延回路（１２）と第２遅延回路（１４）とを有する。第１遅延回路（１２）は、第１入力端子（１６）と出力端子（１８）とを有する帯域通過遅延線やその他の遅延線で構成される。第２遅延回路（１４）は、第２入力端子（２０）、第１出力端子（２２ａ）、第２出力端子（２２ｂ）及びアイソレーション端子（２４）を備えたハイブリッドカプラ（２６）と、第１出力端子（２２ａ）に接続された第１リアクタンス部（２８Ａ）と、第２出力端子（２２ｂ）に接続された第２リアクタンス部（２８Ｂ）とを有する。さらに、第１遅延回路（１２）の出力端子（１８）と第２遅延回路（１４）におけるハイブリッドカプラ（２６）の第２入力端子（２０）とが電気的に接続されている。

Description

明 細 書
遅延線
技術分野
[0001] 本発明は、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の 増大化を実現させることができる遅延線に関する。
背景技術
[0002] 近時、例えば移動体通信システム等の基地局無線装置に使用される基地局の低 歪化のための歪補償型増幅器においては、歪検出や歪抑圧を目的として例えば可 変遅延線が用いられている。
[0003] 可変遅延線 300は、例えば図 20に示すように、入力端子 302と出力端子
304との間に、コンデンサ 306及び 308と可変容量コンデンサ 310とが直列に接続さ れ、さらに、可変容量コンデンサ 310の一端及び他端とアースとの間に、第 1共振器 312及び第 2の共振器 314がそれぞれ接続されることによって構成されている（例え ば特許文献 1参照)。
[0004] この可変遅延線 300によれば、可変容量コンデンサ 310の容量 Caを可変させるだ けで、容易に絶対遅延時間を微調整することができ、例えば歪み補償型増幅器のフ イードフォワード回路等の生産性の向上を図ることができる。
[0005] また、他の従来例に係る可変遅延線 400は、図 21に示すように、ハイブリッドカプラ 402と、ハイブリッド力ブラ 402の第 1出力端子 404a及び第 2出力端子 404bに接続 された第 1リアクタンス部 406a及び第 2リアクタンス部 406bとを有する（例えば特許文 献 2参照)。
[0006] ノ、イブリツドカブラ 402は、第 1出力端子 404a及び第 2出力端子 404bのほかに、 入力信号が供給される入力端子 406と、第 1出力端子 404a及び第 2出力端子 404b 力 出力された第 1出力信号及び第 2出力信号に基づく反射信号が、可変遅延線 4 00の出力信号 (第 3出力信号）として出力されるアイソレーション端子 408とを備えて いる。
[0007] 第 1リアクタンス部 406a及び第 2リアクタンス部 406bは、第 1コンデンサ 408a及び 第 2コンデンサ 408bと、第 1バラクタダイオード 410a及び第 2バラクタダイオード 410 bと、第 1誘電体共振器 412a及び第 2誘電体共振器 412bとを有する直列回路であ る。この場合、第 1コンデンサ 408a及び第 2コンデンサ 408bの一端は第 1出力端子 404a及び第 2出力端子 404bに接続され、その他端は第 1バラクタダイオード 410a 及び第 2バラクタダイオード 410bの力ソード端子に接続されている。また、第 1バラク タダイオード 410a及び第 2バラクタダイオード 410bのアノード端子は第 1誘電体共 振器 412a及び第 2誘電体共振器 412bに接続されている。さらに、前記力ソード端子 には、制御電圧が供給可能となるように、第 1電圧制御端子 414a及び第 2電圧制御 端子 414bが接続されて 、る。
[0008] そして、第 1電圧制御端子 414a及び第 2電圧制御端子 414bから第 1バラクタダイ オード 410a及び第 2バラクタダイオード 410bに、それぞれ制御電圧を印加したとき、 制御電圧の値に対応して該第 1バラクタダイオード 410a及び第 2バラクタダイオード 410bの結合容量 Cbが変化する。具体的には、制御電圧の値が増加すると第 1バラ クタダイオード 410a及び第 2バラクタダイオード 410bの結合容量 Cbが減少する。
[0009] 結合容量 Cbが変化すると、第 1リアクタンス部 406a及び第 2リアクタンス部 406bに おけるアドミタンスが変化して、可変遅延線 400の絶対遅延時間が増加する。この場 合、第 1バラクタダイオード 410a及び第 2バラクタダイオード 410bとして結合容量 Cb を広い範囲で可変できるものにすれば、より広い可変遅延時間を有する可変遅延線 400を得ることができる。
[0010] 例えば、アイソレーション端子 408に出力される第 3出力信号について、その絶対 遅延時間の最小値が Ins程度となるように、第 1リアクタンス部 406a及び第 2リアクタ ンス部 406bを構成する回路素子の値を適宜調整すれば、 100MHz以上の周波数 帯域に対する絶対遅延時間の偏差を 0. Ins以下に抑制することができると共に、可 変遅延時間を Insにまで増加することができる。
[0011] また、可変遅延線 400において、絶対遅延時間が 2ns程度まで変化しても、伝送特 性や不整合減衰量はほとんど変化しない。そのため、可変遅延線 400の通過帯域を 60MHz以上の広 、帯域幅とすることが可能となる。
[0012] 特許文献 1 :特開 2001— 119206号公報 特許文献 2：特開 2004 - 153815号公報
発明の開示
[0013] し力しながら、特許文献 1に記載された可変遅延線 300は、結合容量 Caが変化す ると、入力端子 302側のコンデンサ 306及び第 1共振器 312と、出力端子 304側のコ ンデンサ 308及び第 2共振器 314とのバランスが崩れ、可変遅延線 300における入 力インピーダンスの値と出力インピーダンスの値とが変動する。これによつて、可変遅 延線 300において、インピーダンスマッチングを取ることが困難となる。また、絶対遅 延時間が大きくなると、その偏差 (絶対遅延時間の偏差)も大きくなるという問題があ る。
[0014] 一方、特許文献 2に記載された可変遅延線 400は、入出力インピーダンスの変動を 抑制することができ、通過帯域の広帯域化、絶対遅延時間の偏差の低減を実現する ことができる。しかし、絶対遅延時間が Ins程度であり、可変遅延線 400としての応用 範囲が狭 、と 、う問題がある。
[0015] 本発明はこのような課題を考慮してなされたものであり、簡単な構成で、通過帯域 の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させるこ とができる遅延線を提供することを目的とする。
[0016] 本発明に係る遅延線は、第 1入力端子と出力端子とを有する第 1遅延回路と、第 2 入力端子、第 1出力端子、第 2出力端子及びアイソレーション端子を備えたハィブリツ ドカブラと、前記第 1出力端子に接続された第 1リアクタンス部と、第 2出力端子に接 続された第 2リアクタンス部とを有する第 2遅延回路とを具備し、前記第 1遅延回路の 前記出力端子と前記第 2遅延回路における前記ハイブリッド力ブラの前記第 2入力端 子とが電気的に接続されていることを特徴とする。
[0017] これにより、まず、第 2遅延回路にて、入出力インピーダンスの変動を抑制すること ができ、通過帯域の広帯域化、絶対遅延時間の偏差の低減を実現することができる 。さらに、第 1遅延回路にて、絶対遅延時間の増大化を実現させることができる。
[0018] そして、前記構成において、前記第 1遅延回路と前記第 2遅延回路が一体化されて いてもよい。この場合、遅延線の小型化に有利となる。
[0019] また、前記構成において、前記第 2遅延回路の前記第 1リアクタンス部及び第 2リア クタンス部は、それぞれリアクタンスが一定とされたリアクタンス素子を有するようにし てもよいし、あるいは、制御電圧が印加される制御端子をそれぞれ有し、且つ、前記 制御端子に印加された前記制御電圧に応じてリアクタンスが変化する可変のリアクタ ンス素子を有するようにしてもょ ヽ。
[0020] 一方、前記第 1遅延回路は、前記第 1遅延回路がバンドパスフィルタにて構成され ていてもよい。この場合、前記第 1入力端子と前記出力端子との間に複数の共振器 を有するバンドパスフィルタや、前記第 1入力端子と前記出力端子との間に複数の L C共振回路を有するバンドパスフィルタ等がある。
[0021] また、前記第 1遅延回路は、前記第 1入力端子と該第 1入力端子に隣接する 1つの 前記共振器との間、前記出力端子と該出力端子に隣接する 1つの前記共振器との 間、並びに各共振器間とがそれぞれ容量結合あるいはそれぞれ誘導結合されて ヽ てもよい。
[0022] あるいは、前記第 1遅延回路は、前記第 1入力端子と該第 1入力端子に隣接する 1 つの前記共振器とが容量結合もしくは誘導結合され、前記出力端子と該出力端子に 隣接する 1つの前記共振器とが容量結合もしくは誘導結合され、並びに各共振器間 とが容量結合もしくは誘導結合され、且つ、前記容量結合と前記誘導結合の組み合 わせが対称的であってもよい。この場合、簡単な構成で、通過帯域内における絶対 遅延時間の平坦性を確保でき、小型化を促進させることができる。ここで、「通過帯域 における絶対遅延時間の平坦性」とは、通過帯域の中心周波数における絶対遅延 時間を基準に、その偏差が 0. 5ns以内である領域 (平坦性の領域)が、前記中心周 波数力ゝら低域側及び高域側にどれだけ占めているかを示す。この発明では、前記平 坦性の領域が通過帯域に対して広い範囲（通過帯域のほぼ 50%〜80%)にわたつ て存在する。
[0023] また、前記第 1遅延回路は、ローパスフィルタ、あるいはストリップライン線路長によ る遅延量をもった回路、あるいは SAWディレイラインを含むようにしてもよい。
[0024] 以上説明したように、本発明に係る遅延線によれば、簡単な構成で、通過帯域の広 帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることが できる。 図面の簡単な説明
[0025] [図 1]図 1は、本実施の形態に係る遅延線を示す回路図である。
[図 2]図 2は、第 1の実施の形態に係る遅延線を示す回路図である。
[図 3]図 3は、第 2の実施の形態に係る遅延線を示す回路図である。
[図 4]図 4は、第 1の実施例に係る遅延線を示す回路図である。
[図 5]図 5は、第 1の実施例に係る遅延線の遅延特性を示す図である。
[図 6]図 6は、第 1の実施例に係る遅延線の減衰特性を示す図である。
[図 7]図 7は、第 1の実施例に係る遅延線の周波数に対する不整合減衰量の変化を 示す特性図である。
[図 8]図 8は、比較例に係る遅延線を示す回路図である。
[図 9]図 9は、比較例に係る遅延線の遅延特性、減衰特性及び周波数に対する不整 合減衰量の変化を示す特性図である。
[図 10]図 10は、第 2の実施例に係る遅延線を示す回路図である。
[図 11]図 11は、第 2の実施例に係る遅延線の遅延特性を示す図である。
[図 12]図 12は、第 2の実施例に係る遅延線の減衰特性を示す図である。
[図 13]図 13は、第 2の実施例に係る遅延線の周波数に対する不整合減衰量の変化 を示す特性図である。
[図 14]図 14は、第 3の実施例に係る遅延線を示す回路図である。
[図 15]図 15は、第 3の実施例に係る遅延線の遅延特性を示す図である。
[図 16]図 16は、第 3の実施例に係る遅延線の減衰特性を示す図である。
[図 17]図 17は、第 3の実施例に係る遅延線の周波数に対する不整合減衰量の変化 を示す特性図である。
[図 18]図 18は、第 1遅延回路の他の例を示す回路図である。
[図 19]図 19は、第 1遅延回路のさらに他の例を示す回路図である。
[図 20]図 20は、従来例に係る遅延線を示す回路図である。
[図 21]図 21は、他の従来例に係る遅延線を示す回路図である。
発明を実施するための最良の形態
[0026] 以下、本発明に係る遅延線の実施の形態例を図 1〜図 19を参照しながら説明する [0027] 本実施の形態に係る遅延線 10は、図 1に示すように、第 1遅延回路 12と第 2遅延 回路 14とを有する。第 1遅延回路 12は、第 1入力端子 16と出力端子 18とを有する帯 域通過遅延線 (バンドパスフィルタ： BPF)やその他の遅延線で構成することができる
[0028] 第 2遅延回路 14は、第 2入力端子 20、第 1出力端子 22a、第 2出力端子 22b及び アイソレーション端子 24を備えたハイブリッド力ブラ 26と、第 1出力端子 22aに接続さ れた第 1リアクタンス部 28Aと、第 2出力端子 22bに接続された第 2リアクタンス部 28B とを有する。さらに、第 1遅延回路 12の出力端子 18と第 2遅延回路 14におけるハイ ブリツドカブラ 26の第 2入力端子 20とが電気的に接続されている。
[0029] ノ、イブリツドカブラ 26のアイソレーション端子 24からは、第 1出力端子 22aから出力 された第 1出力信号と、第 2出力端子 22bから出力された第 2出力信号とに基づく反 射信号が、本実施の形態に係る遅延線 10の出力信号 (第 3出力信号)として出力端 子 30を通じて出力される。この場合、第 1出力端子 22aは、第 2入力端子 20に供給さ れる入力信号に対して同相の第 1出力信号が出力される 0° の出力端子であり、第 2 出力端子 22bは、前記入力信号に対して 90° の位相差を有する第 2出力信号が出 力される 90° の出力端子である。
[0030] 第 1リアクタンス部 28A及び第 2リアクタンス部 28Bは、それぞれ略同一で、且つ、 一定とされたリアクタンス Xを有する。第 1リアクタンス部 28A及び第 2リアクタンス部 2 8Bの各一端は対応する第 1出力端子 22a及び第 2出力端子 22bに接続され、各他 端は GND (グランド）に接地されている。
[0031] 次に、本実施の形態に係る遅延線 10について、 2つの実施の形態を図 2及び図 3 を参照しながら説明する。
[0032] まず、第 1の実施の形態に係る遅延線 10Aについて図 2を参照しながら説明する。
[0033] この第 1の実施の形態に係る遅延線 10Aにおいて、第 1リアクタンス部 28Aは、リア クタンス素子としての第 1容量素子 32aと第 1共振器 34aとの直列回路力も構成され、 第 2リアクタンス部 28Bは、リアクタンス素子としての第 2容量素子 32bと第 2共振器 3 4bとの直列回路力も構成されている。第 1共振器 34a及び第 2共振器 34bは、 LC共 振器、分布定数回路カゝらなる共振器又は誘電体共振器（ λ Ζ4共振器又は λ Ζ2共 振器)が望ましい。
[0034] ここで、第 2遅延回路 14の動作について説明する。先ず、ハイブリッド力ブラ 26の 第 2入力端子 20を通じて入力信号が該ハイブリッド力ブラ 28に供給されると、第 1出 力端子 22a及び第 2出力端子 22bには、第 1出力信号及び第 2出力信号が出力され る。この場合、前記第 1出力信号及び第 2出力信号の位相差は 90° である。
[0035] 第 1出力端子 22aが第 1リアクタンス部 28Aを介して接地され、第 2出力端子 22bが 第 2リアクタンス部 28Bを介して接地されているため、第 1出力端子 22a及び第 2出力 端子 22bには、第 1反射信号及び第 2反射信号が発生する。そして、前記第 1反射信 号及び第 2反射信号の合成信号である反射信号がアイソレーション端子 24に出力さ れ、該反射信号が遅延線 10Aの出力信号、すなわち第 3出力信号として出力端子 3 0を通じて出力される。この反射信号は、前記入力信号に対し 180° の位相差を持 つ。
[0036] アイソレーション端子 24と第 2入力端子 20との間は、アイソレータとして機能するの で、前記反射信号の反射波は、アイソレーション端子 24から第 2入力端子 20に伝搬 するが途中で減衰するので、第 2入力端子 20に出力されることはない。つまり、前記 反射波は、遅延線 10Aの入力インピーダンス及び出力インピーダンスに影響を及ぼ さない。従って、ハイブリッド力ブラ 26と第 1リアクタンス部 28A及び第 2リアクタンス部 28Bとによって、遅延線 10Aにおける入力インピーダンス及び出力インピーダンスの 変動を抑制することができる。これによつて、遅延線 10Aにおけるインピーダンスマツ チングを容易に行うことができる。
[0037] また、第 1共振器 34a及び第 2共振器 34bは、それぞれ共振周波数を有している。
この共振周波数によって遅延線 10Aの通過帯域における中心周波数が決定される 。つまり、前記共振周波数を所望の値に設定することで、所望の通過帯域を有する 遅延線 10Aを得ることが可能となる。
[0038] 特に、この第 1の実施の形態では、第 2遅延回路 14の前段に、 BPFやその他の遅 延線で構成された第 1遅延回路 12が接続されていることから、該第 1遅延回路 12に て、絶対遅延時間の増大化を実現させることができる。 [0039] つまり、この第 1の実施の形態に係る遅延線 10Aにおいては、簡単な構成で、通過 帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させ ることがでさる。
[0040] 次に、第 2の実施の形態に係る遅延線 10Bについて図 3を参照しながら説明する。
図 2と対応するものについては同符号を付してその重複説明を省略する。
[0041] この第 2の実施の形態に係る遅延線 10Bは、図 3に示すように、上述した第 1の実 施の形態に係る遅延線 10Aとほぼ同様の構成を有するが、第 2遅延回路 14におけ る第 1リアクタンス部 28Aが、リアクタンス素子としての第 1可変容量素子 40aと第 1共 振器 34aとの直列回路力も構成され、第 2リアクタンス部 28B力 リアクタンス素子とし ての第 2可変容量素子 40bと第 2共振器 34bとの直列回路力も構成されている点で 異なる。
[0042] 第 1可変容量素子 40a及び第 2可変容量素子 40bは、その結合容量 Cを変化させ ることによって、リアクタンス Xを変化できるものであればよぐこのような回路素子とし ては、バラクタダイオード、トリマコンデンサ等がある。
[0043] この第 2の実施の形態に係る遅延線 10Bにおいては、上述した第 1の実施の形態 に係る遅延線 10Bの効果のほか、第 1リアクタンス部 28A及び第 2リアクタンス部 28B における第 1可変容量素子 40a及び第 2可変容量素子 40bの結合容量 Cをそれぞれ 同一量だけ変化させることによって、第 1リアクタンス部 28A及び第 2リアクタンス部 2 8Bのリアクタンス Xを同一量だけ変化させることができ、これにより、第 3出力信号が 有する絶対遅延時間を変化させることができる。
[0044] 上述した第 1及び第 2の実施の形態に係る遅延線 10A及び 10Bにおいては、第 1 遅延回路 12と第 2遅延回路 14を一体ィ匕してもよい。一体化としては、第 1遅延回路 1 2及び第 2遅延回路 14を同一の配線基板に実装する場合や、第 1遅延回路 12及び 第 2遅延回路 14を同一の基体 (誘電体基板等）に形成する場合等がある。一体化す ることで、遅延線 10A及び 10Bの小型化をより一層促進させることができる。
実施例 1
[0045] 次に、第 1の実施の形態に係る遅延線 10Aの実施例（第 1の実施例に係る遅延線 100A)について図 4〜図 7を参照しながら説明する。 [0046] この第 1の実施例に係る遅延線 100Aは、第 2遅延回路 14の構成が、図 2と同様に 、ノ、イブリツドカブラ 26と、第 1リアクタンス部 28Aと、第 2リアクタンス部 28Bとを有す る。また、第 1リアクタンス部 28Aは、第 1容量素子 32aと第 1共振器 34aとの直列回 路から構成され、第 2リアクタンス部 28Bは、第 2容量素子 32bと第 2共振器 34bとの 直列回路カゝら構成されている。
[0047] 第 1遅延回路 12は、第 1入力端子 16と出力端子 18との間に複数の λ Ζ4共振器（ 第 1共振器 42a〜第 4共振器 42d)を有するバンドパスフィルタ 44にて構成されて ヽ る。このバンドパスフィルタ 44は、第 1入力端子 16と第 1共振器 42a間、第 4共振器 4 2dと出力端子 18間、各共振器 42a〜42d間とがそれぞれ容量 Cl l、 C12、 C13、 C 14、 CI 5で結合されて構成されている。
[0048] この第 1の実施例に係る遅延線 100Aの遅延特性を図 5に示し、減衰特性を図 6に 示し、周波数に対する不整合減衰量の変化を図 7に示す。これら図 5〜図 7において は、周波数 fl〜f 2の範囲における特性を図示している。
[0049] ここで、この第 1の実施例に係る遅延線 100Aの作用.効果を、比較例に係る遅延 線 200 (図 8参照）と比較しながら説明する。
[0050] まず、比較例に係る遅延線 200は、図 8に示すように、第 1の実施例に係る遅延線 の第 1遅延回路とほぼ同様の構成を有し、入力端子 202と第 1共振器 204a間、第 4 共振器 204dと出力端子 206間、各共振器 204a〜 204d間とがそれぞれ容量 C21、 C22、 C23、 C24、 C25で結合されて構成されている。
[0051] この比較例に係る遅延線 200の遅延特性、減衰特性及び周波数に対する不整合 減衰量の変化を図 9に示す。この図 9において、曲線 Aは遅延特性を示し、曲線 Bは 減衰特性を示し、曲線 Cは不整合減衰量の変化を示す。なお、図 9においては周波 数 fl〜f2の範囲における特性を図示している。
[0052] 比較例の中心周波数は fO、通過帯域は f3〜f4であり、 fl <f3<fO、 f0<f4<f2 の関係となっている。
[0053] そして、比較例における絶対遅延時間の平坦性を曲線 Aから読み取ると、通過帯 域の中心周波数 fOにおける絶対遅延時間を基準に、その偏差が 0. 5ns以内である 領域（平坦性の領域）は、通過帯域のほぼ 30%であることがわかる。 [0054] 一方、第 1の実施例に係る遅延線 100Aは、図 6から、周波数 f l〜f2の範囲内では 、中心周波数 fOの値に対して 3dB落ちしていないことから、通過帯域が周波数 fl〜f 2の範囲よりも広い範囲にわたっていることがわかる。つまり、第 1の実施例に係る遅 延線 100Aの通過帯域は周波数 f5〜f6 (図示せず）の範囲であって、 f5<fl <f0、 f 0<f2<f6の関係にある。
[0055] また、この第 1の実施例に係る遅延線 100Aは、図 7から、周波数 fl〜f2の範囲で は、不整合減衰量が 20dB以上となっており、反射エネルギが比較例よりも低減して いることがわ力る。
[0056] さらに、第 1の実施例に係る遅延線 100Aにおける絶対遅延時間の平坦性を図 5か ら読み取ると、通過帯域の中心周波数 fOにおける絶対遅延時間を基準に、その偏差 が 0. 5ns以内である領域（平坦性の領域）は、通過帯域のほぼ 65%であり、比較例 の 30%と比して大幅に向上していることがわ力る。
実施例 2
[0057] 次に、第 2の実施の形態に係る遅延線 10Bの実施例（第 2の実施例に係る遅延線 1 00B)について図 10〜図 13を参照しながら説明する。
この第 2の実施例に係る遅延線 100Bは、上述した第 1の実施例に係る遅延線 100 Aとほぼ同様の構成を有するが、図 10に示すように、第 2遅延回路 14における第 1リ ァクタンス部 28A及び第 2リアクタンス部 28Bの構成が以下のように異なる。
[0058] すなわち、第 1リアクタンス部 28Aは、第 1コンデンサ 50aと、第 1バラクタダイオード 52aと、第 1共振器 34aとを有する直列回路にて構成され、第 2リアクタンス部 28Bは 、第 2コンデンサ 50bと、第 2バラクタダイオード 52bと、第 2共振器 34bとを有する直 列回路にて構成されている。
[0059] この場合、第 1リアクタンス部 28Aにおいては、第 1コンデンサ 50aの一端は第 1出 力端子 22aに接続され、その他端は第 1バラクタダイオード 52aの力ソード端子に接 続されている。また、第 1バラクタダイオード 52aのアノード端子は第 1共振器 34aに 接続されている。さらに、第 1バラクタダイオード 52aの力ソード端子には、直流の制 御電圧が印加可能となるように、第 1電圧制御端子 54aが接続されている。
[0060] 第 2リアクタンス部 28Bにおいても同様に、第 2コンデンサ 50bの一端が第 2出力端 子 22bに接続され、その他端が第 2バラクタダイオード 52bの力ソード端子に接続さ れている。また、第 2バラクタダイオード 52bのアノード端子は第 2共振器 34bに接続 されている。さらに、第 2バラクタダイオード 52bの力ソード端子には、直流の制御電 圧が印加可能となるように、第 2電圧制御端子 54bが接続されている。
[0061] この第 2の実施例に係る遅延線 100Bの遅延特性を図 11に示し、減衰特性を図 12 に示し、周波数に対する不整合減衰量の変化を図 13に示す。これら図 11〜図 13に おいては、周波数 fl〜f2の範囲における特性を図示している。また、図 11〜図 13に おいて、曲線 D1は、第 1バラクタダイオード 52a及び第 2バラクタダイオード 52bの各 結合容量 Cを C1としたときの特性を示し、曲線 D2は、前記結合容量 Cを C2としたと きの特性を示し、曲線 D3は、前記結合容量 Cを C3としたときの特性を示す。なお、 C 1 > C2 > C3の関係を有する。
[0062] ここで、この第 2の実施例に係る遅延線 100Bの作用.効果を、比較例に係る遅延 線 200と比較しながら説明する。
[0063] この第 2の実施例に係る遅延線 100Bでは、第 1電圧制御端子 54a及び第 2電圧制 御端子 54bから第 1バラクタダイオード 52a及び第 2バラクタダイオード 52bに、図示 しな 、抵抗又はコイルを介して、それぞれ略同一値の直流の制御電圧を印加したと き、制御電圧の値に対応して該第 1バラクタダイオード 52a及び第 2バラクタダイォー ド 52bの各結合容量 Cがそれぞれ同一量だけ変化する。具体的には、制御電圧の電 圧値が増加すると第 1バラクタダイオード 52a及び第 2バラクタダイオード 52bの各結 合容量 Cが減少する。
[0064] 結合容量 Cが C = C1から C = C2又は C = C3まで変化すると（C1 >C2>C3)、第 1リアクタンス部 28A及び第 2リアクタンス部 28Bにおけるアドミタンスが変化して、図 1 1に示すように、遅延線 100Bの絶対遅延時間が増加する。この場合、第 1バラクタダ ィオード 52a及び第 2バラクタダイオード 52bとして結合容量 Cを広い範囲で可変でき るものにすれば、より広い可変遅延時間を有する遅延線 100Bを得ることができる。
[0065] そして、この第 2の実施例に係る遅延線 100Bにおいては、図 12から、周波数 fl〜 f 2の範囲内では、中心周波数 fOの値に対して 3dB落ちしていないことから、通過帯 域が周波数 fl〜f 2の範囲よりも広い範囲にわたっていることがわかる。つまり、この第 2の実施例に係る遅延線 100Bの通過帯域は周波数 f7〜f8 (図示せず)の範囲であ つて、 f7く fl <fO、 f0<f2<f8の関係にある。
[0066] また、この第 2の実施例に係る遅延線 100Bは、図 13から、周波数 fl〜f2の範囲で は、不整合減衰量が 20dB以上となっており、第 1の実施例と同様に、反射エネルギ が比較例よりも低減して 、ることがわかる。
[0067] さらに、第 2の実施例に係る遅延線 100Bにおける絶対遅延時間の平坦性を図 11 から読み取ると、通過帯域の中心周波数 fOにおける絶対遅延時間を基準に、その偏 差が 0. 5ns以内である領域 (平坦性の領域）は、曲線 D1〜D3共に、通過帯域のほ ぼ 65%であり、比較例の 30%と比して大幅に向上していることがわかる。
実施例 3
[0068] 次に、第 2の実施の形態に係る遅延線 10Bの他の実施例（以下、第 3の実施例に 係る遅延線 100Cと記す）について図 14〜図 17を参照しながら説明する。
[0069] この第 3の実施例に係る遅延線 100Cは、上述した第 2の実施例に係る遅延線 100 Bとほぼ同様の構成を有するが、図 14に示すように、第 1遅延回路 12の構成が以下 のように異なる。
[0070] すなわち、第 1遅延回路 12は、第 1入力端子 16と該第 1入力端子 16に隣接する第 1共振器 42aとが容量 C11で結合され、第 1共振器 42aと該第 1共振器 42aに隣接す る第 2共振器 42bとが容量 C12で結合され、第 2共振器 42bと該第 2共振器 42bに隣 接する第 3共振器 42cとがインダクタンス L1にて誘導結合され、第 3共振器 42cと該 第 3共振器 42cに隣接する第 4共振器 42dとが容量 C13で結合され、第 4共振器 42 dと出力端子 18とが容量 C14で結合されて構成されている。つまり、 4つの容量結合 と 1つの誘導結合の組み合わせが対称的に配列されて 、る。
[0071] この第 3の実施例に係る遅延線 100Cの遅延特性を図 15に示し、減衰特性を図 16 に示し、周波数に対する不整合減衰量の変化を図 17に示す。これら図 15〜図 17に おいては、周波数 fl〜f2の範囲における特性を図示している。また、図 15〜図 17に おいて、曲線 E1は、第 1及び第 2のバラクタダイオード 52a及び 52bの結合容量 Cを C1としたときの特性を示し、曲線 E2は、前記結合容量 Cを C2としたときの特性を示し 、曲線 E3は、前記結合容量 Cを C3としたときの特性を示す。なお、 C1 >C2>C3の 関係を有する。
[0072] そして、この第 3の実施例に係る遅延線 100Cにおいても、図 16から、周波数 fl〜f 2の範囲内では、中心周波数 fOの値に対して 3dB落ちしていないことから、通過帯域 が周波数 fl〜f 2の範囲よりも広い範囲にわたっていることがわかる。つまり、第 3の実 施例に係る遅延線 100Cの通過帯域は周波数 f9〜f 10 (図示せず）の範囲であって 、 f9<fl <f0、 f0<f2く flOの関係にある。
[0073] また、この第 3の実施例に係る遅延線 100Cは、図 17から、周波数 fl〜f2の範囲で は、不整合減衰量が 20dB以上となっており、特に、第 2の実施例と比較したとき、通 過帯域の高域側の不整合減衰量が増カロして 、ることから、反射エネルギが第 2の実 施例よりも低減して ヽることがゎカゝる。
[0074] さらに、第 3の実施例に係る遅延線 100Cにおける絶対遅延時間の平坦性は、図 1 5に示すように、第 2の実施例と比較したとき、通過帯域の高域側の偏差が小さくなつ ている。従って、第 3の実施例における平坦性の領域は、曲線 E1〜E3共に、通過帯 域のほぼ 70%であり、第 2の実施例と比して向上していることがわかる。
[0075] なお、上述した実施例 1及び 2では、第 1遅延回路 12を構成するバンドパスフィルタ 44として、第 1入力端子 16と第 1共振器 42a間、第 4共振器 42dと出力端子 18間、各 共振器 42a〜42d間とをそれぞれ容量 Cl l、 C12、 C13、 C14、 C15で結合して構 成した例を示したが、その他、図 18に示すように、第 1入力端子 16と第 1共振器 42a 間、第 4共振器 42dと出力端子 18間、各共振器 42a〜42d間とをそれぞれインダクタ ンス Ll l、 L12、 L13、 L14、 LI 5で誘導結合して構成してもよい。
[0076] また、上述した実施例 1〜3では、第 1遅延回路 12をバンドパスフィルタ 44にて構 成した例を示したが、その他、第 1遅延回路 12をローパスフィルタ、あるいはストリップ ライン線路長による遅延量をもった回路、あるいは SAWディレイラインにて構成して もよい。その一例を図 19に示す。
[0077] 図 19に示す第 1遅延回路 12の例は、第 1入力端子 16と出力端子 18との間に例え ば第 1コンデンサ 60a及び第 2コンデンサ 60b (共に一端がグランドに接続されている )を有し、第 1入力端子 16と第 1コンデンサ 60a間、第 2コンデンサ 60bと出力端子 18 間、各コンデンサ 60a及び 60b間とがそれぞれインダクタンス Ll l、 L12、 L13で誘 導結合されて構成されて!ヽる。
本発明に係る遅延線は、上述の実施の形態に限らず、本発明の要旨を逸脱するこ となく、種々の構成を採り得ることはもちろんである。

Claims

請求の範囲
[1] 第 1入力端子（16)と出力端子（18)とを有する第 1遅延回路（12)と、
第 2入力端子 (20)、第 1出力端子 (22a)、第 2出力端子 (22b)及びアイソレーショ ン端子（24)を備えたハイブリッド力ブラ（26)と、前記第 1出力端子（22a)に接続され た第 1リアクタンス部（28A)と、第 2出力端子（22b)に接続された第 2リアクタンス部（
28B)とを有する第 2遅延回路（14)とを具備し、
前記第 1遅延回路（12)の前記出力端子（18)と前記第 2遅延回路（14)における前 記ハイブリッド力ブラ（26)の前記第 2入力端子（20)とが電気的に接続されて 、ること を特徴とする遅延線。
[2] 請求項 1記載の遅延線において、
前記第 1遅延回路（12)と前記第 2遅延回路（14)が一体化されていることを特徴と する遅延線。
[3] 請求項 1又は 2記載の遅延線において、
前記第 2遅延回路（14)の前記第 1リアクタンス部（28A)及び第 2リアクタンス部（28 B)は、それぞれリアクタンスが一定とされたリアクタンス素子（32a、 32b)を有すること を特徴とする遅延線。
[4] 請求項 1又は 2記載の遅延線において、
前記第 2遅延回路（14)の前記第 1リアクタンス部（28A)及び第 2リアクタンス部（28 B)は、制御電圧が印加される制御端子（54a、 54b)をそれぞれ有し、且つ、前記制 御端子（54a、 54b)に印加された前記制御電圧に応じてリアクタンスが変化する可変 のリアクタンス素子（52a、 52b)を有することを特徴とする遅延線。
[5] 請求項 1〜4の 、ずれか 1項に記載の遅延線にお!、て、
前記第 1遅延回路（12)がバンドパスフィルタにて構成されていることを特徴とする 遅延線。
[6] 請求項 5記載の遅延線において、
前記第 1遅延回路（12)は、前記第 1入力端子（16)と前記出力端子（18)との間に 複数の共振器を有するバンドパスフィルタにて構成されていることを特徴とする遅延 線。
[7] 請求項 6記載の遅延線において、
前記第 1遅延回路（12)は、前記第 1入力端子（16)と該第 1入力端子（16)に隣接 する 1つの前記共振器との間、前記出力端子（18)と該出力端子（18)に隣接する 1 つの前記共振器との間、並びに各共振器間とがそれぞれ容量結合されていることを 特徴とする遅延線。
[8] 請求項 6記載の遅延線において、
前記第 1遅延回路（12)は、前記第 1入力端子（16)と該第 1入力端子（16)に隣接 する 1つの前記共振器との間、前記出力端子（18)と該出力端子（18)に隣接する 1 つの前記共振器との間、並びに各共振器間とがそれぞれ誘導結合されていることを 特徴とする遅延線。
[9] 請求項 6記載の遅延線において、
前記第 1遅延回路（12)は、前記第 1入力端子（16)と該第 1入力端子（16)に隣接 する 1つの前記共振器とが容量結合もしくは誘導結合され、前記出力端子（18)と該 出力端子（18)に隣接する 1つの前記共振器とが容量結合もしくは誘導結合され、並 びに各共振器間とが容量結合もしくは誘導結合され、且つ、前記容量結合と前記誘 導結合の組み合わせが対称的に配列されて 、ることを特徴とする遅延線。
[10] 請求項 1〜4の 、ずれか 1項に記載の遅延線にお!ヽて、
前記第 1遅延回路（12)が、ローパスフィルタ、あるいはストリップライン線路長による 遅延量をもった回路、あるいは SAWディレイラインを含むことを特徴とする遅延線。
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