CN101138129A

CN101138129A - 延迟线

Info

Publication number: CN101138129A
Application number: CNA2006800077810A
Authority: CN
Inventors: 森角博行; 胜俣逸朗; 横山正彦
Original assignee: Soshin Electric Co Ltd
Current assignee: Soshin Electric Co Ltd
Priority date: 2005-03-10
Filing date: 2006-02-16
Publication date: 2008-03-05
Also published as: WO2006095551A1; US20090009264A1; KR100942489B1; KR20070110427A; JP2006254114A

Abstract

一种延迟线(10A)，具有第一延迟电路(12)和第二延迟电路(14)。第一延迟电路(12)包括具有第一输入端子(16)和输出端子(18)的带通延迟线和其它延迟线。第二延迟电路(14)包括配备有第二输入端子(20)、第一输出端子(22a)、第二输出端子(22b)和隔离端子(24)的混合耦合器(26)、连接至第一输出端子(22a)的第一电抗单元(28A)和连接至第二输出端子(22b)的第二电抗单元(28B)。此外，第一延迟电路(12)的输出端子(18)和第二延迟电路(14)的混合耦合器(26)的第二输入端子(20)彼此电连接。

Description

延迟线

技术领域

本发明涉及一种延迟线，所述延迟线能够加宽通带、降低绝对延迟时间偏移和增加绝对延迟时间。

背景技术

近来，例如为了检测失真并抑制失真，在诸如移动通信系统等的基站无线装置中使用的用于降低基站中失真的失真补偿放大器使用了可变延迟线。

例如，如图20所示，可变延迟线300包括：相互串联连接在输入端子302和输出端子304之间的电容器306、308和电容可变的电容器310，以及分别连接在电容可变的电容器310的端子与地之间的第一和第二谐振器312和314(例如，参见专利文件1)。

可变延迟线300使得可以简单地通过改变电容可变的电容器310的电容Ca来容易地对绝对延迟时间进行微调。可变延迟线300例如使得可能增加失真补偿放大器的前馈电路的生产率。

如图21所示，另一传统可变延迟线400包括混合耦合器402以及分别连接至混频耦合器402的第一输出端子404a和第二输出端子404b的第一电抗单元406a和第二电抗单元406b(例如，参见专利文件2)。

除第一输出端子404a和第二输出端子404b之外，混频耦合器402还包括提供以输入信号的输入端子406，以及隔离端子408，所述隔离端子408基于第一输出信号和第二输出信号输出反射信号而作为来自可变延迟线400的输出信号(第三输出信号)，所述第一输出信号和第二输出信号是来自第一输出端子404a和第二输出端子404b的输出。

第一电抗单元406a和第二电抗单元406b包括具有相应第一和第二电容器408a、408b、相应第一和第二变容二极管410a、410b以及相应第一和第二介质谐振器412a和412b的相应串联连接电路。第一和第二电容器408a、408b的相应端连接至第一输出端子404a和第二输出端子404b，同时其相应的另外端连接至第一和第二变容二极管410a、410b相应的阴极端子。第一和第二变容二极管410a、410b使相应阳极端子分别连接至第一和第二介质谐振器412a和412b。第一和第二电压控制端子414a、414b分别连接至阴极端子，以向其提供控制电压。

当第一和第二电压控制端子414a、414b分别为第一和第二变容二极管410a、410b提供了相应控制电压时，第一和第二变容二极管410a、410b的耦合电容Cb根据控制电压的值而改变。具体地，当控制电压的值增加时，第一和第二变容二极管410a、410b的耦合电容Cb降低。

当耦合电容Cb改变时，第一电抗单元406a和第二电抗单元406b的导纳改变，从而增加了可变延迟线400的绝对延迟时间。如果第一和第二变容二极管410a、410b的耦合电容Cb可在更宽的范围内改变时，则可变延迟线400就具有更加宽广的可变延迟时间。

例如，如果调整了第一电抗单元406a和第二电抗单元406b的电路部件的值，使得关于隔离端子408输出的第三输出信号的绝对延迟时间为大约1ns的最小值，那么对于高于100MHz的频带，绝对延迟时间的偏差可以减小至0.1ns或者更短，而可变延迟时间可以增加至1ns。

即使当可变延迟线400的绝对延迟时间改变至大约2ns时，其传输特性和失配衰减实际上保持不变。因此可变延迟线400的通带可以具有60MHz或者更高的宽广带宽。

专利文件1：日本早期公开(laid-open)专利公开No.2001-119206

专利文件2：日本早期公开专利公开No.2004-153815

发明内容

当专利文件1中描述的可变延迟线300的耦合电容Ca改变时，使电容器306和输入端子302侧上的第一谐振器312以及电容器308和输入端子304侧上的第二谐振器314不再平衡，因此改变了可变延迟线300的输入阻抗值和输出阻抗值。因此就变得很难在可变延迟线300中实现阻抗匹配。另一个问题是，由于绝对延迟时间增加，因此其偏差(绝对延迟时间的偏差)也增加了。

另一方面，除了加宽了通带和减小了绝对延迟时间偏差之外，专利文件2中描述的可变延迟线400还能够减小输入和输出阻抗的改变。然而，可变延迟线400具有的问题在于，绝对延迟时间大约为1ns，因此其应用范围受到约束。

鉴于上述问题，提出了本发明。本发明的一个目标是提供具有简单结构的延迟线，所述延迟线能够加宽通带，降低绝对延迟时间偏差，并且能够增加绝对延迟时间。

根据本发明的延迟线包括：第一延迟电路，所述第一延迟电路包含第一输入端子和输出端子；和第二延迟电路，所述第二延迟电路包括混合耦合器、第一电抗单元和第二电抗单元，所述混合耦合器包括第二输入端子、第一输出端子、第二输出端子和隔离端子，所述第一电抗单元连接至所述第一输出端子，所述第二电抗单元连接至所述第二输出端子，其中所述第一延迟电路的所述输出端子和所述第二延迟电路的所述混合耦合器的所述第二输入端子彼此电连接。

第二延迟电路能够抑制延迟线的输入阻抗和输出阻抗的改变，能够加宽通带，并能够降低绝对延迟时间偏差。第一延迟电路能够增加绝对延迟时间。

在上述方案中，第一延迟电路和第二延迟电路可以彼此集成结合在一起。在这样的情况下，有利的是降低了延迟线的尺寸。

在上述方案中，第二延迟电路的第一电抗单元和第二电抗单元可以包括具有恒定电抗的相应电抗元件。备选地，第二延迟电路的第一电抗单元和第二电抗单元可以包括相应控制端子和相应的可变电抗元件，控制电压施加至所述控制端子，所述可变电抗元件具有根据施加在控制端子上的控制电压而改变的电抗。

第一延迟电路可以包括带通滤波器。带通滤波器可以在第一输入端子和输出端子之间包括多个谐振器。备选地，带通滤波器可以在第一输入端子和输出端子之间包括多个LC谐振电路。

第一输入端子与同第一输入端子相邻的一个谐振器、输出端子与同输出端子相邻的一个谐振器以及所述多个谐振器可以通过电容或者电感彼此连接。

备选地，第一输入端子与同第一输入端子相邻的一个谐振器可以通过电容或者电感彼此连接，输出端子与同输出端子相邻的一个谐振器可以通过电容或者电感彼此连接，并且所述多个谐振器可以通过电容或者电感彼此连接，从而提供了电容耦合和电感耦合的对称阵列。这样构造的延迟线具有简单的结构，并且可以提供通带内的绝对延迟时间平滑度(flatness)，还可以使尺寸降低。用语“通带内的绝对延迟时间平滑度”表示区域(平滑区域)从中心频率开始占据更高频率范围或更低频率范围的程度，在所述区域中距通带中心频率处的绝对延迟时间的偏差落在0.5ns内。根据本发明，平滑区域占用了通带内的较宽范围(基本上从通带的50％至80％)。

第一延迟电路可以包括低通滤波器、具有带状线长度导致的延迟的电路和SAW延迟线其中至少一种。

如上所述，根据本发明的延迟线具有简单的结构，并能够加宽通带、降低绝对延迟时间偏差和增加绝对延迟时间。

附图说明

图1是示出了根据本发明实施例的延迟线的电路图；

图2是示出了根据第一实施例的延迟线的电路图；

图3是示出了根据第二实施例的延迟线的电路图；

图4是示出了根据第一发明实例的延迟线的电路图；

图5是示出了根据第一发明实例的延迟线的延迟特性图；

图6是示出了根据第一发明实例的延迟线的衰减特性图；

图7是示出了根据第一发明实例的失配衰减相对于延迟线的频率如何改变的图示；

图8是示出了根据对比实例的延迟线的电路图；

图9是示出了根据对比实例的延迟特性、衰减特性以及失配衰减相对于延迟线的频率如何改变的图示；

图10是示出了根据第二发明实例的延迟线的电路图；

图11是示出了根据第二发明实例的延迟线的延迟特性图；

图12是示出了根据第二发明实例的延迟线的衰减特性图；

图13是示出了根据第二发明实例的失配衰减相对于延迟线的频率如何改变的图示；

图14是示出了根据第三发明实例的延迟线的电路图；

图15是示出了根据第三发明实例的延迟线的延迟特性图；

图16是示出了根据第三发明实例的延迟线的衰减特性图；

图17是示出了根据第三发明实例的失配衰减相对于延迟线的频率如何改变的图示；

图18是示出了另一第一延迟电路的电路图；

图19是示出了又一第一延迟电路的电路图；

图20是示出了传统延迟线的电路图；以及

图21是示出了另一传统延迟线的电路图。

具体实施方式

下面将参考图1至图19来描述根据本发明的延迟线的实施例。

如图1所示，根据本发明实施例的延迟线10包括第一延迟电路12和第二延迟电路14。第一延迟电路12包括具有第一输入端子16和输出端子18的带通延迟线(带通滤波器BPF)或者其它延迟线。

第二延迟电路14包括混合耦合器26，所述混合耦合器26包括第二输入端子20、第一输出端子22a、第二输出端子22b和隔离端子24。第一电抗单元28A连接至第一输出端子22a，第二电抗单元28B连接至第二输出端子22b。第一延迟电路12的输出端子18和第二延迟电路14的混合耦合器26的第二输入端子20彼此电连接。

基于从第一输出端子22a输出的第一输出信号和从第二输出端子22b输出的第二输出信号，混合耦合器26的隔离端子24通过输出端子30输出反射信号，作为根据本实施例的延迟线10的输出信号(第三输出信号)。第一输出端子22a是用于输出第一输出信号的0°输出端子，所述0°输出端子与提供至第二输入端子20的那个输入端子同相。第二输出端子22b是用于输出第二输出信号的90°输出端子，所述第二输出信号与所述输入信号90°异相。

第一电抗单元28A和第二电抗单元28B基本相互相同，并生成恒定电抗X。第一电抗单元28A和第二电抗单元28B具有相应连接至第一和第二输出端子22a和22b的相应端，并且其中其相应的另外端连接至GND(地)。

下面将参考图2和图3对根据本实施例的延迟线10的实施例进行描述。

下面结合图2来描述根据第一实施例的延迟线10A。

在根据第一实施例的延迟线10A中，第一电抗单元28A包括由充当电抗元件的第一电容元件32a和第一谐振器34a构成的串联连接电路。第二电抗单元28B包括由充当电抗元件的第二电容元件32b和第二谐振器34b构成的串联连接电路。优选地，第一谐振器34a和第二谐振器34b每个都应当是LC谐振器、包括分布常数电路的谐振器或者介质谐振器(λ/4谐振器或λ/2谐振器)。

下面将描述第二延迟电路14的操作。当输入信号经过第二输入端子20提供至混合耦合器26时，第一和第二输出端子22a、22b分别输出第一和第二输出信号。第一和第二输出信号彼此90°异相。

由于第一输出端子22a经过第一电抗单元28A接地，第二输出端子22b经过第二电抗单元28B接地，因此第一和第二输出信号分别生成第一和第二反射信号。作为第一和第二反射信号的组合的反射信号被输出至隔离端子24。反射信号经过输出端子30作为延迟电路10A的输出信号(即，第三输出信号)而输出。反射信号与输入信号180°异相。

隔离端子24和第二输入端子20之间的部分用作隔离器。因此，从隔离端子24朝着第二输入端子20传播的反射信号的反射波沿着该路线衰减，并未输出至第二输入端子20。因此反射波并未影响延迟线10A的输入阻抗和输出阻抗。因而，混合耦合器26、第一电抗单元28A、第二电抗单元28B就能够抑制延迟线10A的输入和输出阻抗中的改变，从而容易地实现阻抗匹配。

第一谐振器34a和第二谐振器34b具有相应的谐振频率。该谐振频率确定了延迟线10A的通带中的中心频率。换言之，当把谐振频率设定为期望值时，延迟线10A可以具有期望的通带。

根据第一实施例，由于连接了包括BFP或者另一延迟线的第一延迟电路12，并且第一延迟电路12形成了第二延迟电路14的前级，因此第一延迟电路12的绝对延迟时间可以得到增加。

因此根据第一实施例的延迟线10A具有简单结构，同时能够加宽通带、降低绝对延迟时间偏差并增加绝对延迟时间。

下面将参考图3描述根据第二实施例的延迟线10B。使用相同的附图标记来指示延迟线10B与图2中示出的延迟线10A的部分相对应的部分，这种特征在下面将不再描述。

如图3所示，根据第二实施例的延迟线10B基本上与根据第一实施例的延迟线10A的结构相同，但是不同之处在于，第二延迟电路14的第一电抗单元28A包括由用作电抗元件的第一可变电容元件40a和第一谐振器34a构成的串联连接电路。另外，第二电抗单元28B包括由用作电抗元件的第二可变电容元件40b和第二谐振器34b构成的串联连接电路。

第一可变电容元件40a和第二可变电容元件40b中每个均可包括能够通过改变其耦合电容器C来改变电抗X的电路元件，其中第一和第二可变电容元件40a、40b中每个均由变容二极管、微调电容器等构成。

根据第二实施例的延迟线10B提供了与第一实施例的延迟线10A相同的优势，并且具有额外的优势，即当第一电抗单元28A的第一可变电容元件40a和第二电抗单元28B的第二可变电容元件40b的耦合电容C改变时，第一电抗单元28A和第二电抗单元28B的电抗X能够以同等量改变，从而改变了第三输出信号的绝对延迟时间。

在根据第一和第二实施例的延迟线10A和10B中，第一延迟电路12和第二延迟电路14可以相互集成结合在一起。第一延迟电路12和第二延迟电路14可以通过一起安装在一个接线板上或者通过形成在单块衬底(电介质衬底等)上而相互集成地结合。当第一延迟电路12和第二延迟电路14相互集成地结合在一起时，可以进一步降低延迟线10A和10B的尺寸。

发明实例1

下面将参考图4-7描述根据第一实施例的延迟线10A的发明实例(根据第一发明实例的延迟线100A)。

在根据第一发明实例的延迟线100A中，第二延迟电路14包括与图2所述的特征类似的混合耦合器26、第一电抗单元28A和第二电抗单元28B。第一电抗单元28A包括由第一电容元件32a和第一谐振器34a构成的串联连接电路。第二电抗单元28B包括由第二电容元件32b和第二谐振器34b构成的串联连接电路。

第一延迟电路12包括带通滤波器44，所述带通滤波器44包括布置在第一输入端子16和输出端子18之间的多个λ/4谐振器(第一至第四谐振器42a至42d)。在带通滤波器44中，第一输入端子16与第一谐振器42a、第四谐振器42d与输出端子18以及谐振器42a至42d通过相应电容器C11、C12、C13、C14、C15彼此连接。

根据第一发明实例的延迟线100A具有如图5所示的延迟特性和如图6所示的衰减特性。延迟线100A的失配衰减如图7所示相对于频率进行改变。在图5至图7中，示出了从频率f1至频率f2的频率范围内的特性。

下面将与根据对比实例的延迟线200(参见图8)比较来描述根据第一发明实例的延迟线100A的操作和优势。

如图8所示，根据对比实例的延迟线200具有与根据第一发明实例的第一延迟电路基本相同的结构，输入端子202与第一谐振器204a、第四谐振器204d与输出端子206以及谐振器204a至204d通过相应电容器C21、C22、C23、C24、C25彼此连接。

根据对比实例的延迟线200的延迟特性、衰减特性以及失配衰减相对于频率的改变如图9所示。在图9中，曲线A表示延迟特性，曲线B表示衰减特性，而曲线C示出了相对于频率而改变的失配衰减。在图9中，示出了从频率f1至频率f2的频率范围内的特性。

根据对比实例的延迟线200还具有位于频率f3至频率f4的频率范围内的通带以及中心频率f0。这些频率相互关系如下：f1<f3<f0且f0<f4<f2。

对根据对比实例的绝对延迟时间的平滑度检查表明，距通带中心频率f0处绝对延迟时间的偏差落在0.5ns内的区域(平滑区域)占用了通带的大约30％。

从图6中可以看出，因为在从频率f1至f2的频率范围内，信号并未从中心频率f0处的值降低3dB，所以根据第一发明实例的延迟线100A具有比频率f1至f2的频率范围更宽的通带。具体来讲，根据第一发明实例的延迟线100A的通带由从频率f5延伸至f6的频率范围(未示出)来表示，其中这些频率相互关系如下：f5<f1<f0且f0<f2<f6。

从图7中还可以看出，在从频率f1至f2的频率范围内，根据第一发明实例的延迟线100A的失配衰减是20dB或者更大，并且反射能量比对比实例更低。

对根据第一发明实例的延迟线100A的绝对延迟时间的平滑度检查表明，距通带中心频率f0处绝对延迟时间的偏差落在0.5ns内的区域(平滑区域)占用了通带的65％，这比根据对比实例所实现的30％的值大得多。

发明实例2

下面将参考图10-13描述根据第二实施例的延迟线10B的发明实例(根据第二发明实例的延迟线100B)。

根据第二发明实例的延迟线100B具有与根据第一发明实例的延迟线100A基本相同的结构。然而，如图10所示，第二延迟电路14的第一电抗单元28A和第二电抗单元28B具有如下不同：

第一电抗单元28A包括由第一电容器50a和第一变容二极管52a和第一谐振器34a构成的串联连接电路。第二电抗单元28B包括由第二电容器50b和第二变容二极管52b和第二谐振器34b构成的串联连接电路。

在第一电抗单元28A中，第一电容器50a一端连接至第一输出端子22a，另一端连接至第一变容二极管52a的阴极端子。第一变容二极管52a使其阳极端子连接至第一谐振器34a。第一电压控制端子54a连接至第一变容二极管52a的阴极端子，以对所述阴极端子施加DC控制电压。

同样，在第二电抗单元28B中，第二电容器50b一端连接至第二输出端子22b，另一端连接至第二变容二极管52b的阴极端子。第二变容二极管52b使其阳极端子连接至第二谐振器34b。第二电压控制端子54b连接至第二变容二极管52b的阴极端子，以对所述阴极端子施加DC控制电压。

根据第二发明实例的延迟线100B具有如图11所示的延迟特性以及如图12所述的衰减特性。延迟线100B的失配衰减如图13所示相对于频率进行改变。在图11至图13中，示出了从频率f1至频率f2的频率范围内的特性。在图11至图13中，曲线D1表示当第一变容二极管52a和第二变容二极管52b中每个的耦合电容C为C1时的特性，曲线D2表示所述耦合电容C为C2时的特性，曲线D3表示所述耦合电容C为C3时的特性。这些电容相互关系如下：C1>C2>C3。

下面将与根据对比实例的延迟线200比较来描述根据第二发明实例的延迟线100B的操作和优势。

在根据第二发明实例的延迟线100B中，当分别把具有基本相同值的DC控制电压经过电阻器和线圈(未示出)从第一电压控制端子54a和第二电压控制端子54b施加至第一变容二极管52a和第二变容二极管52b时，第一变容二极管52a和第二变容二极管52b的耦合电容C根据控制电压值以相同量进行改变。具体来讲，当控制电压值增加时，第一变容二极管52a和第二变容二极管52b中每一个的耦合电容C下降。

当耦合电容C从C＝C1变为C＝C2或者C＝C3时(C1>C2>C3)，第一电抗单元28A和第二电抗单元28B的导纳改变，并且进一步地延迟线100B的绝对延迟时间增加，如图11所示。如果使得第一和第二变容二极管52a、52b的耦合电容C可在更宽的范围内改变，则延迟线100B的可变延迟时间可以更加广泛地改变。

从图12中可以看出，因为在从频率f1至f2的频率范围内信号并未从中心频率f0处的值降低3dB，所以根据第二发明实例的延迟线100B具有比从频率f1至频率f2的频率范围更宽的通带。具体来讲，根据第二发明实例的延迟线100B的通带由从频率f7延伸至f8的频率范围(未示出)来表示，其中这些频率相互关系如下：f7<f1<f0，f0<f2<f8。

从图13中还可以看出，在从频率f1至f2的频率范围内，根据第二发明实例的延迟线100B的失配衰减是20dB或者更大，并且反射能量比对比实例更低，这与第一发明实例的情况类似。

对根据第二发明实例的延迟线100B的绝对延迟时间的平滑度检查表明，距通带中心频率f0处绝对延迟时间的偏差落在0.5ns内的区域(平滑区域)占用了大约通带的65％，这比根据对比实例所实现的所有曲线D1至D3的30％的值大得多。

发明实例3

下面将参考图14-17描述根据第二实施例的延迟线10B的另一发明实例(根据第三发明实例的延迟线100C)。

根据第三发明实例的延迟线100C具有与根据第二发明实例的延迟线100B基本相同的结构。然而，如图14所示，第一延迟电路12具有如下不同：

在第一延迟电路12中，第一输入端子16与同第一输入端子16相邻的第一谐振器42a通过电容器C11彼此连接，第一谐振器42a与同第一谐振器42a相邻的第二谐振器42b通过电容器C12彼此连接。第二谐振器42b与同第二谐振器42b相邻的第三谐振器42c通过电感器L1彼此连接。第三谐振器42c与同第三谐振器42c相邻的第四谐振器42d通过电容器C13彼此连接，第四谐振器42d与输出端子18通过电容器C14彼此连接。因此，提供了四个电容耦合和单个电感耦合的对称阵列。

根据第三发明实例的延迟线100C具有如图15所示的延迟特性和如图16所示的衰减特性。延迟线100C的失配衰减如图17所示相对于频率进行改变。在图15至图17中，示出了从频率f1至频率f2的频率范围内的特性。在图15至图17中，曲线E1表示当第一和第二变容二极管52a、52b中每个的耦合电容C为C1时的特性，曲线E2表示所述耦合电容C为C2时的特性，曲线E3表示所述耦合电容C为C3时的特性。这些电容相互关系如下：C1>C2>C3。

从图16中可以看出，因为在从频率f1至f2的频率范围内信号并未从中心频率f0处的值降低3dB，所以根据第三发明实例的延迟线100C还具有比从频率f1至频率f2的频率范围更宽的通带。具体来讲，根据第三发明实例的延迟线100C的通带由从频率f9延伸至f10的频率范围(未示出)来表示，其中这些频率相互关系如下：f9<f1<f0且f0<f2<f10。

从图17中还可以看出，在从频率f1至f2的频率范围内，根据第三发明实例的延迟线100C的失配衰减是20dB或者更大，并且因为与第二发明实例相比通带的更高频率范围内的失配衰减更大，所以反射能量比第二发明实例的反射能量更低。

如图15所示，对根据第三发明实例的延迟线100C的绝对延迟时间的平滑度检查表明，与第二发明实例相比，在通带的更高频率范围内的偏差更小。对于所有的曲线D1至D3来讲，根据第三发明实例的平滑区域占用了大约通带的70％，因此比第二发明实例的情况更佳。

在上述发明实例1和发明实例2中，第一延迟电路12的带通滤波器44包括通过相应电容器C11、C12、C13、C14、C15彼此连接的第一输入端子16与第一谐振器42a、第四谐振器42d与输出端子18以及谐振器42a至42d。然而，如图18所示，第一输入端子16与第一谐振器42a、第四谐振器42d与输出端子18以及谐振器42a至42d还可通过相应的电感L11、L12、L13、L14、L15相互连接。

在上述本发明实例1至3中，第一延迟电路12包括带通滤波器44。然而，第一延迟电路12可以包括低通滤波器、具有带状线长度导致的延迟的电路或SAW延迟线。在图19中示出了这样的实例。

在如图19所示延迟电路12的实例中，第一电容器60a和第二电容器60b(都具有连接至地的端)布置在第一输入端子16和输出端子18之间。另外第一输入端子16与第一电容器60a、第二电容器60b与输出端子18以及电容器60a、60b通过相应的电感L11、L12、L13相互连接。

根据本发明的延迟线并不限于上述实施例，而是可以在未脱离本发明的范围的情况下，具有各种结构。

Claims

1.一种延迟线，包括：

第一延迟电路(12)，所述第一延迟电路包含第一输入端子(16)和输出端子(18)；和

第二延迟电路(14)，所述第二延迟电路包括混合耦合器(26)、第一电抗单元(28A)和第二电抗单元(28B)，所述混合耦合器(26)包括第二输入端子(20)、第一输出端子(22a)、第二输出端子(22b)和隔离端子(24)，所述第一电抗单元(28A)连接至所述第一输出端子(22a)，所述第二电抗单元(28B)连接至所述第二输出端子(22b)，

其中所述第一延迟电路(12)的所述输出端子(18)和所述第二延迟电路(14)的所述混合耦合器(26)的所述第二输入端子(20)彼此电连接。

2.根据权利要求1所述的延迟线，其中所述第一延迟电路(12)和所述第二延迟电路(14)彼此集成结合在一起。

3.根据权利要求1或2所述的延迟线，其中所述第二延迟电路(14)的所述第一电抗单元(28A)和所述第二电抗单元(28B)包括具有恒定电抗的相应电抗元件(32a，32b)。

4.根据权利要求1或2所述的延迟线，其中所述第二延迟电路(14)的所述第一电抗单元(28A)和所述第二电抗单元(28B)包括对其施加控制电压的相应控制端子(54a，54b)，和相应的可变电抗元件(52a，52b)，所述可变电抗元件(52a，52b)具有根据施加在所述控制端子(54a，54b)上的所述控制电压而改变的电抗。

5.根据权利要求1至4任一项所述的延迟线，其中所述第一延迟电路(12)包括带通滤波器。

6.根据权利要求5所述的延迟线，其中所述第一延迟电路(12)包括在所述第一输入端子(16)和所述输出端子(18)之间具有多个谐振器的带通滤波器。

7.根据权利要求6所述的延迟线，其中在所述第一延迟电路(12)中，所述第一输入端子(16)与同所述第一输入端子(16)相邻的一个所述谐振器、所述输出端子(18)与同所述输出端子(18)相邻的一个所述谐振器以及所述多个谐振器通过电容彼此连接。

8.根据权利要求6所述的延迟线，其中在所述第一延迟电路(12)中，所述第一输入端子(16)与同所述第一输入端子(16)相邻的一个所述谐振器、所述输出端子(18)与同所述输出端子(18)相邻的一个所述谐振器以及所述多个谐振器通过电感彼此连接。

9.根据权利要求6所述的延迟线，其中在所述第一延迟电路(12)中，所述第一输入端子(16)与同所述第一输入端子(16)相邻的一个所述谐振器通过电容或者电感彼此连接，所述输出端子(18)与所述输出端子(18)相邻的一个所述谐振器通过电容或者电感彼此连接，并且所述多个谐振器通过电容或者电感彼此连接，从而提供了电容耦合和电感耦合的对称阵列。

10.根据权利要求1至4任一项所述的延迟线，其中所述第一延迟电路(12)包括低通滤波器、具有带状线长度导致的延迟的电路和SAW延迟线中的至少一种。