WO2006092117A1 - Halbleiterbauelement sowie verfahren zum herstellen eines halbleiterbauelements - Google Patents

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Michael Bauer
Alfred Haimerl
Angela Kessler
Joachim Mahler
Wolfgang Schober
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Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing a semiconductor device.
  • a semiconductor chip mounted on and bonded to a chip carrier or lead frame is encapsulated in a molding compound to form a semiconductor package, for example, by lead wires.
  • These semiconductor packages are usually made of a plastic. Particularly widespread use find this thermosets, especially epoxy resin.
  • the object of the present invention is to provide a method for producing a semiconductor component as well as a corresponding semiconductor component, wherein a sufficient adhesion between the molding compound, from which the housing of the semiconductor component is made, and in a simple and therefore cost effective manner Substrate or metallic leadframe, on which a semiconductor chip is arranged, is achieved.
  • Coating polymers have intrinsically surfactant groups or can be linked to a number of highly active groups, such as silanes or isocyanates, which are based on the
  • the polymer coating during cleavage leads to a cleavage of CO, CO 2 or other molecular segments which split off at higher temperatures from the polymer chain, resulting in a solid polymer foam.
  • Layer is created.
  • the polymer foam layer has pores, into which during the encapsulation with the Ep ⁇ xidharz-
  • the polymer foam has the advantage that a very low dielectric loss occurs at high switching frequencies due to the low dielectric constant ( ⁇ ⁇ 3) and the low loss factor tan ⁇ ( ⁇ 10 "2 ) of the material, in particular if the foam is also used as" low K dielectrics "on the chip top is used.
  • a step of establishing an electrical connection between the chip carrier and the semiconductor chip arranged on the chip carrier is carried out before the application of the solution to the chip carrier.
  • a step of establishing the electrical connection between the chip carrier and the semiconductor chip arranged on the chip carrier may be carried out after the application of the solution to the chip carrier.
  • the step of establishing the electrical connection is performed by means of a die / wire bonding process.
  • a die / wire bonding process for example, a polyimide or a high-performance thermoplastic can be used.
  • a block copolymer may be used as the organic substance, in which the foam is formed by the thermal decomposition of a thermolabile co-component. This has the advantage that the pores of the foam can be made very fine.
  • thermolabile co-component is polypropylene oxide.
  • the layer of polymer foam with pores of an order of magnitude which is predominantly in the sub-micron range is produced.
  • the plastic material used to encapsulate the semiconductor chip is preferably a duroplastic, in particular epoxy resin or a silicone resin.
  • the encapsulation is carried out with an epoxy resin molding compound by means of a transfer molding or transfer molding process.
  • the invention provides a semiconductor component which has a semiconductor chip arranged on a substrate, in particular on a chip carrier, and a housing which at least partially surrounds the semiconductor chip, wherein the chip carrier is at least partially provided with a layer of polymer foam.
  • the layer of polymer foam is provided on the chip carrier at the boundary surfaces to the housing, so that a sufficient adhesion of the housing to the chip carrier can be ensured.
  • the substrate or the chip carrier is made of metal.
  • the substrate or the chip carrier may be made of ceramic or polymer or a plastic substrate.
  • the improvement in the molding compound adhesion by applying a layer of polymer foam can berflachen on all O, d. H. on surfaces of any materials.
  • the layer of polymer foam has a dielectric constant of ⁇ ⁇ 3, in particular ⁇ 1.5.
  • ⁇ ⁇ 3 in particular ⁇ 1.5.
  • the layer of polymer foam is made of polyimide or a high-performance thermoplastic.
  • the layer of polymer foam is made from a block copolymer in which the foam is formed by the thermal decomposition of a thermolabile co-component.
  • thermolabile co-component is polypropylene oxide.
  • the layer of polymer foam has pores in the order of magnitude which lie predominantly in the sub- ⁇ m range.
  • the still molten oligomer chains diffuse into these pores, which, in addition to the increased chemical-physical adhesion between the two polymers (polymer foam and molding compound), due to the larger surface area and the pores of a foam firm mechanical anchoring of the molding compound brings with it.
  • the housing is made of a plastic material.
  • the plastic material is advantageously a thermoset, in particular epoxy resin.
  • the housing is produced by means of a transfer press process.
  • the layer of polymer foam has a thickness in a range between 2 nm - 10 microns depending on the polymeric system, the concentration of the starting solution and the processing conditions such as coating technique, temperature, type of solvent, coating speed, etc.
  • the processing conditions such as coating technique, temperature, type of solvent, coating speed, etc.
  • FIG. 1 shows two perspective sectional views through a layer of a block copolymer.
  • Fig. 2 is a molecular representation of a polymer foam
  • FIG. 5 shows a schematic sectional view through a semiconductor component with encapsulation
  • Fig. 6 shows two schematic sectional views through the
  • Figure 1 shows in perspective two sectional views through a layer 1 of a block copolymer.
  • Figure 1 a) is a
  • FIG. 2 shows a molecular representation of a polymer foam, as has been described with reference to FIG. 1, and how it can be used for the production of the semiconductor component 4 according to the invention (not shown).
  • (U-Bu-O-CO) 2 O has been incorporated as a thermally labile group into the main polymer chain, which decomposes below T g of the polymer and thus leads to the formation of pores in the size range of around.
  • FIG. 3 shows a semiconductor component 4 which has been at least partially coated with an organic substance, from which the layer 1 of polymer foam is formed in two further method steps.
  • the layer 1 was deposited on the surface of the semiconductor chip 5 and the upper and lower surfaces of the substrate 2 and chip carrier, respectively.
  • the semiconductor chip 5 has already been electrically connected to the substrate 2 by lead wires 6.
  • FIG. 4 schematically shows the formation of the layer 1 of polymer foam in the two process steps following the method step shown in FIG. Viewed from top to bottom, in this figure, the organic substance layer 1, which comprises polymers and functional organic molecules which react and crosslink after being applied to a polymer layer, is represented as a solid black bar, which corresponds to the state shown in FIG 3 reflected coating.
  • the temperature being kept below 200 ° C., during the hardening of the layer 1, an ner cleavage for example of CO 1 CO 2 and other at higher temperatures cleaving off molecular segments or thermolabile groups.
  • the polymer foam thus formed crosslinks to form a solid mass or layer 1 with the finest pores 3 or cavities.
  • FIG. 5 shows a schematic sectional view through a semiconductor component 4 with an encapsulation or a housing 7, which surrounds the semiconductor chip 5, which is arranged on a substrate 2 or chip carrier.
  • the boundary surfaces of the substrate 2 and the semiconductor chip 5 to the housing 7 are coated with a layer 1 of polymer foam, so that a very good adhesion of the molding compound of the housing 7 made of epoxy resin is ensured thereon.
  • FIG. 6 shows two schematic sectional views through the layer 1 of polymer foam during the transfer molding process to form the housing 7 made of epoxy resin.
  • FIG. 6 a which represents the beginning of the transfer molding process
  • the molding compound with epoxy chains 8 is applied to the surface of the layer 1 of polymer foam which has the pores 3.
  • the oligomer chains or epoxide chains 8 can diffuse into the pores 3 of the layer 1 of polymer foam, as shown in FIG. is shown. This is achieved, as already mentioned, in addition to the increased physical adhesion between the polymer foam and the molding compound.

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die Erfindung betrifft ein Halbleiterbauelement (4), welches einen auf einem Substrat (2), insbesondere auf einem Chipträger, angeordneten Halbleiterchip (5) und ein Gehäuse (7), welches den Halbleiterchip (5) zumindest teilweise umgibt, aufweist, wobei der Chipträger zumindest teilweise mit einer Schicht (1) aus Polymerschaum versehen ist.

Description

Besehreibung
Halbleiterbauelement sowie Verfahren zum Herstellen eines Halbleiterbauelements
Die vorliegende Erfindung betrifft ein Halbleiterbauelement sowie ein Verfahren zum Herstellen eines Halbleiterbauelements .
Gewöhnlich wird ein Halbleiterchip, der auf einem Chipträger oder einem Anschlussrahmen montiert und mit diesem beispielsweise durch Anschlussdrähte elektrisch verbunden bzw. gebon- det ist, in einer Formmasse eingekapselt, um ein Halbleitergehäuse zu bilden. Diese Halbleitergehäuse sind meist aus ei- nem Kunststoff hergestellt. Besonders weit verbreitete Verwendung finden hierfür Duroplaste, insbesondere Epoxidharz.
Jedoch weisen diese Verkapselungsmassen eine unzureichende Haftung zu den Grenz- bzw. Oberflächen des Halbleiterchips oder des Chipträgers auf, welche sie umschließen oder an die sie angrenzen. Dies führt zu erhöhten Ausfall- und Fehlerrisiken beim Halbleiterbauelement und nicht zuletzt zum Nicht- bestehen von Bauteilqualifikationen.
Um eine ausreichende Haftung gemäß den an das Halbleiterbauelement gestellten Anforderungen und den Bauteilqualifikationen zu gewährleisten, wurde im Stand der Technik eine sehr gezielte und aufwändige Auswahl und Evaluierung geeigneter Pressmassen getroffen und die Chipträger-, Leadframe- bzw. Substratoberflächen wurden durch aufwändige mechanische Verfahren behandelt, wie Aufrauhen der zu verbindenden Oberflächen usw. Auch wurden physikalisch-chemische Methoden wie Plasmaätzen, elektrolytische Beschichtung mit haftverbessern- den Schichten auf der Basis von anorganischen, metallischen Verbindungen zur Gewährleistung einer ausreichenden Haftung durchgeführt .
Jedoch entstehen durch die oben genannten mechanischen oder physikalisch-chemischen Verfahren zum Erreichen einer Haftverbesserung zwischen der Pressmasse und einem Substrat sehr hohe Prozesskosten und der Nachteil der Beschränkung der Applikation auf elektrisch leitfähige Oberflächen. Außerdem führten diese Verfahren auch nur teilweise zu der gewünschten bzw. erforderlichen Verbesserung der Pressmassenhaftung.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Halbleiterbauelements sowie ein entspre- chendes Halbleiterbauelement zu schaffen, wobei auf einfache und somit auch kostengünstige Art und Weise eine ausreichende Haftung zwischen der Pressmasse, aus welchem das Gehäuse des Halbleiterbauelements hergestellt ist, und einem Substrat bzw. metallischem Leadframe, auf welchem ein Halbleiterchip angeordnet ist, erreicht wird.
Diese Aufgabe wird durch ein Verfahren zum Herstellen eines Halbleiterbauelements mit den Merkmalen gemäß Anspruch 1 sowie durch ein Halbleiterbauelement mit den Merkmalen gemäß Anspruch 11 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen definiert .
Erfindungsgemäß bereitgestellt wird demnach ein Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren die Schritte aufweist:
- Aufbringen einer Lösung einer organischen Substanz auf ein Substrat, insbesondere auf einen Chipträger, wobei die organische Substanz Polymere und funktionale Moleküle aufweist, die geeignet sind, zu einer Schicht aus Polymerschäum zu reagieren und vernetzen;
- Erzeugen des Polymerschaums durch Anwenden von Wärme auf die organische Substanz, wobei die Temperatur unterhalb von 200 0C gehalten wird;
- Vernetzen des Polymerschaums durch Anwenden von Wärme auf den Polymerschäum, wobei die Temperatur oberhalb von 200 0C gehalten wird; - Verkapseln eines auf dem Substrat angeordneten Halbleiterchips mit einem Kunststoffmaterial .
Beschichtungspolymere besitzen intrinsisch oberflächenaktive Gruppen oder können mit einer Reihe von hochaktiven Gruppen wie Silanen oder Isocyanaten verbunden werden, die auf dem
Polymeren metallischen oder keramischen Untergrund eine starke Haftung gewährleisten. Der Nachteil solcher hochreaktiven Polymergruppen besteht jedoch darin, dass sie aufgrund ihrer hohen Reaktivität dann meist nicht mehr für eine chemische Reaktion mit der Pressmasse, aus welcher das den Halbleiterchip umgebende Gehäuse gebildet wird, zur -Verfügung stehen, wodurch die Anbindung des Verkapselungsmaterials auf einem anderen Weg sichergestellt werden muss. Daher wird das Substrat bzw. der Chipträger oder der Leadframe vor oder nach dem Die-/Wirebonden mit der Lösung der organischen Substanz, welche Polymere und funktionale organische Moleküle aufweist, die nach dem Aufbringen zu einer Polymerschicht reagieren und vernetzen, beschichtet. Die Lösung kann mittels eines Tauch-, Sprüh-, Tropf- oder Schablonendruckverfahrens auf das Sub- strat aufgebracht werden. Die Polymerbeschichtung führt während dem Aushärten zu einer Abspaltung von CO, CO2 oder anderen sich bei höheren Temperaturen abspaltenden MolekülSegmenten aus der Polymerkette, wodurch eine feste Polymerschaum- Schicht entsteht. Auch können spezielle Blockcopolymere, bei denen der Schaum durch die thermische Zersetzung einer ther- molabilen Co-Komponente, z. B. Polypropylenoxid, entsteht, verwendet werden. Die Polymerschaumschicht weist Poren auf, in welche während der Verkapselung mit der Epσxidharz-
Pressmasse die noch geschmolzenen Oligomerketten eindiffundieren können, was neben der erhöhten chemisch-physikalischen Haftung zwischen den Polymeren (Polymerschaum und Pressmasse, z. B. Epoxidharz) aufgrund der größeren Oberfläche und der Poren eines Schaumes, auch eine feste mechanische Verankerung der Pressmasse mit sich bringt. Weiterhin hat der Polymer- schaum den Vorteil, dass ein sehr geringer dielektrischer Verlust bei hohen Schaltfrequenzen aufgrund der geringen Dielektrizitätskonstante (ε < 3) und des geringen Verlustfaktors tan δ (< 10"2) des Materials auftritt, insbesondere wenn der Schaum auch als "low K Dielektrika" auf der Chipoberseite eingesetzt wird.
Gemäß einer weiteren Ausführungsform wird ein Schritt des Herstellens einer elektrischen Verbindung zwischen dem Chipträger und dem auf dem Chipträger angeordneten Halbleiterchip vor dem Aufbringen der Lösung auf den Chipträger durchgeführt .
Alternativ hierzu kann ein Schritt des Herstellens der elektrischen Verbindung zwischen dem Chipträger und dem auf dem Chipträger angeordneten Halbleiterchip nach dem Aufbringen der Lösung auf den Chipträger durchgeführt werden.
Vorzugsweise wird der Schritt des Herstellens der elektrischen Verbindung mittels eines Die-/Wire-Bonden-Prozesses durchgeführt . Als organische Substanz kann z.B. ein Polyimid oder ein Hochleistungsthermoplast verwendet werden.
Alternativ hierzu kann als organische Substanz ein Blockcopo- lymer verwendet werden, bei welchem der Schaum durch die thermische Zersetzung einer thermolabilen Co-Komponente entsteht. Dies hat den Vorteil, dass die Poren des Schaums besonders fein hergestellt werden können.
Vorzugsweise ist die thermolabile Co-Komponente Polypropylenoxid.
In einem weiteren Ausführungsbeispiel der Erfindung wird die Schicht aus Polymerschaum mit Poren in einer Größenordnung hergestellt, welche überwiegend im sub-μm-Bereich liegt.
Vorzugsweise wird als Kunststoffmaterial zum Verkapseln des Halbleiterchips ein Duroplast, insbesondere Epoxidharz oder ein Silikonharz, verwendet.
In einem weiteren Ausführungsbeispiel der Erfindung wird das Verkapseln mit einer Epoxidharzpressmasse mittels eines Transferpress- bzw. SpritzpressVorgangs durchgeführt.
Des weiteren erfindungsgemäß bereitgestellt wird ein Halbleiterbauelement, welches einen auf einem Substrat, insbesondere auf einem Chipträger, angeordneten Halbleiterchip und ein Gehäuse, welches den Halbleiterchip zumindest teilweise umgibt, aufweist, wobei der Chipträger zumindest teilweise mit einer Schicht aus Polymerschäum versehen ist. Durch die auf dem Chipträger, Leadframe oder Substrat vorgesehene Schicht aus Polymerschaum wird auf einfache und kostengünstige Weise eine besonders gute Haftung auf die oben beschriebene Art und Wei- se an die Verkapselungsmasse aus Kunststoffmaterial, insbesondere aus einem Duroplast, erzielt, wodurch Fehlerrisiken des Halbleiterbauelements minimiert werden und somit die Qualität des Halbleiterbauelements verbessert wird, auch hin- sichtlich spezieller Bauteilqualifikationen.
Vorzugsweise ist die Schicht aus Polymerschäum auf dem Chipträger an den Grenzoberflächen zu dem Gehäuse vorgesehen, so dass eine ausreichende Haftung des Gehäuses an dem Chipträger sichergestellt werden kann.
Gemäß einer Ausführungsform der Erfindung ist das Substrat bzw. der Chipträger aus Metall hergestellt.
Alternativ hierzu kann das Substrat bzw. der Chipträger aus Keramik oder Polymer oder einem Kunststoffsubstrat hergestellt sein. Die Verbesserung der Pressmassenhaftung durch Aufbringen einer Schicht aus Polymerschäum kann an allen O- berflachen, d. h. an Oberflächen jeglicher Materialien, er- zielt werden.
Vorteilhafterweise weist die Schicht aus Polymerschaum eine Dielektrizitätskonstante von ε < 3, insbesondere < 1,5 auf. So werden sehr geringe Energieverluste bei hohen Schaltfre- quenzen aufgrund der niedrigen Dielektrizitätskonstante und des geringen Verlustfaktors tan δ (< 10~2)des Materials erzielt.
Gemäß einer Ausführungsform der Erfindung ist die Schicht aus Polymerschaum aus Polyimid oder einem Hochleistungsthermo- plast hergestellt. Vorteilhafterweise ist die Schicht aus Polymerschäum aus einem Blockcopolymer hergestellt, bei welchem der Schaum durch die thermische Zersetzung einer thermolabilen Co-Komponente entsteht.
Weiterhin vorteilhafterweise ist die thermolabile Co- Komponente Polypropylenoxid.
Vorteilhaft ist es ferner, wenn die Schicht aus Polymerschaum Poren in einer Größenordnung aufweist, welche überwiegend im sub-μm-Bereich liegen. In diese Poren diffundieren während der Verkapselung mit der Epoxidharz-Pressmasse die noch geschmolzenen Oligomerketten hinein, was neben der erhöhten chemisch-physikalischen Haftung zwischen den beiden Polyme- ren (Polymerschaum und Pressmasse) aufgrund der größeren O- berfläche und der Poren eines Schaums auch eine feste mechanische Verankerung der Pressmasse mit sich bringt.
Gemäß einer weiteren Ausführungsform der Erfindung ist das Gehäuse aus einem Kunststoffmaterial hergestellt.
Hierbei ist das Kunststoffmaterial vorteilhafterweise ein Duroplast, insbesondere Epoxidharz.
Vorteilhaft ist es ferner, wenn das Gehäuse mittels eines TransferpressVorgangs hergestellt ist.
Vorzugsweise weist die Schicht aus Polymerschaum eine Dicke in einem Bereich zwischen 2 nm - 10 μm in Abhängigkeit des polymeren Systems, der Konzentration der Ausgangslösung und den Verarbeitungsbedingungen wie Beschichtungstechnik, Temperatur, Lösungsmitteltyp, Beschichtungsgeschwindigkeit usw. auf. Die Erfindung wird anhand der Zeichnung näher beschrieben. In der Zeichnung zeigt
Fig. 1 zwei perspektivische Schnittansichten durch eine Schicht aus einem Blockcopolymer;
Fig. 2 eine molekulare Darstellung eines Polymerschaums ;
Fig. 3 ein Halbleiterbaύelement , welches zumindest teilweise mit einer organischen Substanz beschichtet wurde;
Fig. 4 schematisch die Bildung der Schicht aus Polymer- schäum in zwei Verfahrensschritten;
Fig. 5 eine schematische Schnittansicht durch ein Halbleiterbauelement mit Verkapseiung;
Fig. 6 zwei schematische Schnittansichten durch die
Schicht aus Polymerschaum beim Transferpressvorgang.
Figur 1 zeigt perspektivisch zwei Schnittansichten durch eine Schicht 1 aus einem Blockcopolymer. In Figur 1 a) ist eine
Darstellung der Schicht 1 gezeigt, wie sie auf ein Substrat 2 (nicht gezeigt) aufgetragen werden kann, bevor eine Temperaturbehandlung zur Bildung eines Schaumes durchgeführt worden ist. Die Schicht 1 weist hier noch getrennte Phasen auf, wo- bei die schwarzen gefüllten Kreise eine thermolabile Co-
Komponente darstellen, welche sich unter Temperatureinwirkung zersetzt und so die Poren 3 in der Schicht 1 bildet, wie es in Figur 1 b) dargestellt ist, wobei die in der Schicht 1 dargestellten offenen Kreise hier Leerstellen bzw. Luft in dem Material darstellen.
Figur 2 zeigt eine molekulare Darstellung eines Polymer- schaums, wie er in Bezug auf die Figur 1 beschrieben wurde und wie er für die Herstellung des erfindungsgemäßen Halbleiterbauelements 4 (nicht gezeigt) verwendet werden kann. Hier ist (U-Bu-O-CO)2O als thermisch labile Gruppe in die Polymer- hauptkette eingebaut worden, die sich unterhalb von Tg des Polymeren zersetzt und so zur Bildung der Poren im Größenbereich von um führt.
Figur 3 zeigt ein Halbleiterbauelement 4, welches zumindest teilweise mit einer organischen Substanz beschichtet wurde, aus welcher in zwei weiteren Verfahrensschritten die Schicht 1 aus Polymerschaum gebildet wird. In diesem Beispiel wurde die Schicht 1 auf der Oberfläche des Halbleiterchips 5 und der oberen und unteren Oberfläche des Substrats 2 bzw. Chipträgers aufgebracht. Auch ist hier der Halbleiterchip 5 be- reits durch Leitungsdrähte 6 mit dem Substrat 2 elektrisch verbunden worden.
In Figur 4 ist schematisch die Bildung der Schicht 1 aus Polymerschaum in den zwei sich dem in Figur 3 dargestellten Verfahrensschritt anschließenden Verfahrensschritten gezeigt. Von oben nach unten betrachtet, ist in dieser Figur die Schicht 1 aus einer organischen Substanz, welche Polymere und funktionale organische Moleküle, die nach dem Aufbringen zu einer Polymerschicht reagieren und vernetzen, als durchgehen- der schwarzer Balken dargestellt, was dem Zustand der in Figur 3 dargestellten Beschichtung widerspiegelt. Unter Wärmeeinwirkung, wobei die Temperatur unterhalb von 200 0C gehalten wird, kommt es während dem Aushärten der Schicht 1 zu ei- ner Abspaltung beispielsweise von CO1 CO2 und anderen sich bei höheren Temperaturen abspaltenden Molekülsegmenten oder thermolabilen Gruppen. Diese treiben aus dem Material aus und hinterlassen Poren 3 in Form von Hohlräumen im überwiegend sub-μm-Größenbereich. In einem weiteren Verfahrensschritt, welcher unter Einwirkung von Temperaturen oberhalb von 200 0C durchgeführt wird, vernetzt dann der so gebildete Polymerschaum zu einer festen Masse bzw. Schicht 1 mit feinsten Poren 3 bzw. Hohlräumen.
In Figur 5 ist eine schematische Schnittansieht durch ein Halbleiterbauelement 4 mit einer Verkapselung bzw. einem Gehäuse 7 dargestellt, welches den Halbleiterchip 5, welcher auf einem Substrat 2 bzw. Chipträger angeordnet ist, umgibt. Die Grenzflächen des Substrats 2 und des Halbleiterchips 5 zu dem Gehäuse 7 sind mit einer Schicht 1 aus Polymerschaum beschichtet, so dass eine sehr gute Haftung der Pressmasse des Gehäuses 7 aus Epoxidharz darauf sichergestellt ist.
Figur 6 zeigt schließlich zwei schematische Schnittansichten durch die Schicht 1 aus Polymerschaum beim Transferpressvorgang zur Bildung des Gehäuses 7 aus Epoxidharz. In Figur 6 a) , welche den Beginn des Transferpressvorgangs darstellt, wird die Pressmasse mit Epoxidketten 8 auf die Oberfläche der Schicht 1 aus Polymerschäum, welche die Poren 3 aufweist, aufgebracht. Während dem Fortschreiten des Transferpressvorgangs, d. h. hier auch während dem Verkapselungsprozess des Halbleiterbauelements 4 (nicht dargestellt) mit der Epoxidharz-Pressmasse, können die Oligomerketten bzw. Epoxidketten 8 in die Poren 3 der Schicht 1 aus Polymerschaum hineindiffundieren, wie es in Figur 6 b) dargestellt ist. Dies erzielt, wie bereits erwähnt, neben der erhöhten physikalischen Haftung zwischen dem Polymerschaum und der Pressmasse auf- _ _
grund der größeren Oberfläche und der Poren eines Schaums , auch eine feste mechanische Verankerung der Pressmasse.

Claims

Patentansprüche
1. Verfahren zum Herstellen eines Halbleiterbauelements
(4), wobei das Verfahren die Schritte aufweist: - Aufbringen einer Lösung einer organischen Substanz auf ein Substrat (2) , insbesondere auf einen Chipträger, wobei die organische Substanz Polymere und funktionale Moleküle aufweist, die geeignet sind, zu einer Schicht (1) aus Polymerschaum zu reagieren und vernetzen; - Erzeugen des Polymerschaums durch Anwenden von Wärme auf die organische Substanz, wobei die Temperatur unterhalb von 200 0C gehalten wird;
- Vernetzen des Polymerschaums durch Anwenden von Wärme auf den Polymerschaum, wobei die Temperatur oberhalb von 200 0C gehalten wird;
- Verkapseln eines auf dem Substrat (2) angeordneten Halbleiterchips (5) mit einem Kunststoffmaterial.
2. Verfahren nach Anspruch 1, wobei ein Schritt des Her- stellens einer elektrischen Verbindung zwischen dem
Chipträger und dem auf dem Chipträger angeordneten Halbleiterchip (5) vor dem Aufbringen der Lösung auf den Chipträger durchgeführt wird.
3. Verfahren nach Anspruch 1, wobei ein Schritt des Her- stellens der elektrischen Verbindung zwischen dem Chipträger und dem auf dem Chipträger angeordneten Halbleiterchip (5) nach dem Aufbringen der Lösung auf den Chipträger durchgeführt wird.
4. Verfahren nach Anspruch 2 oder 3, wobei der Schritt des Hersteilens der elektrischen Verbindung mittels eines Die-/Wire-Bonden-Prozesses durchgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, wobei als organische Substanz ein Polyimid oder ein Hochleistungs- thermoplast verwendet wird.
6. Verfahren nach einem der Ansprüche 1 bis 4, wobei als organische Substanz ein Blockcopolymer verwendet wird, bei welchem der Schaum durch die thermische Zersetzung einer thermolabilen Co-Korαponente entsteht.
7. Verfahren nach Anspruch 6, wobei die thermolabile Co- Komponente Polypropylenoxid ist.
8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die Schicht (1) aus Polymerschaum mit Poren (3) in einer
Größenordnung hergestellt wird, welche überwiegend im sub-μm-Bereich liegt.
9. Verfahren nach einem der Ansprüche 1 bis 8, wobei als Kunststoffmaterial zum Verkapseln des Halbleiterchips
(5) ein Duroplast, insbesondere Epoxidharz oder ein Si- 1ikonharz , verwendet wird.
10. Verfahren nach Anspruch 9, wobei das Verkapseln mit ei- ner Epoxidharzpressmasse mittels eines Transferpressvorgangs durchgeführt wird.
11. Halbleiterbauelement (4), welches einen auf einem Substrat (2) , insbesondere auf einem Chipträger, angeordne- ten Halbleiterchip (5) und ein Gehäuse (7), welches den Halbleiterchip (5) zumindest teilweise umgibt, aufweist, dadurch gekennzeichnet, dass der Chipträger zumindest teilweise mit einer Schicht (1) aus Polymerschaum versehen ist.
12. Halbleiterbauelement (4) nach Anspruch 11, dadurch gekennzeichnet, dass die Schicht (1) aus Polymerschaum auf dem Chipträger an den Grenzoberflächen zu dem Gehäuse (7) vorgesehen ist.
13. Halbleiterbauelement (4) nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass der Chipträger aus Metall hergestellt ist.
14. Halbleiterbauelement (4) nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass der Chipträger aus Keramik oder Polymer hergestellt ist.
15. Halbleiterbauelement (4) nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die Schicht (1) aus Polymerschaum eine Dielektrizitätskonstante von ε < 3, insbesondere < 1,5 aufweist.
16. Halbleiterbauelement (4) nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass die Schicht (1) aus Polymerschaum aus Polyimid oder einem Hochleistungsthermoplast hergestellt ist.
17. Halbleiterbauelement (4) nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass die Schicht (1) aus Polymerschaum aus einem Blockcopoly- mer hergestellt ist, bei welchem der Schaum durch die thermische Zersetzung einer thermolabilen Co-Komponente entsteht.
18. Halbleiterbauelement (4) nach Anspruch 17, dadurch gekennzeichnet, dass die thermolabile Co-Komponente Polypropylenoxid ist.
19. Halbleiterbauelement (4) nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, dass die Schicht (1) aus Polymerschaum Poren (3) in einer Größenordnung aufweist, welche überwiegend im sub-μm- Bereich liegt.
20. Halbleiterbauelement (4) nach einem der Ansprüche 11 bis
19, dadurch gekennzeichnet, dass das Gehäuse (7) aus einem Kunststoffmaterial hergestellt ist.
21. Halbleiterbauelement (4) nach Anspruch 20, dadurch gekennzeichnet, dass das Kunststoffmaterial ein Duroplast, insbesondere ein Epoxidharz oder ein Silikonharz, ist.
22. Halbleiterbauelement (4) nach einem der Ansprüche 11 bis 21, dadurch gekennzeichnet, dass das Gehäuse (7) mittels eines TransferpressVorgangs her- gestellt ist.
23. Halbleiterbauelement (4) nach einem der Ansprüche 11 bis 22, dadurch gekennzeichnet, dass die Schicht (1) aus Polymers chaurα eine Dicke in einem
Bereich zwischen 2 nm - 10 um aufweist.
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